KR960004567B1 - 반도체 메모리 장치의 데이타 출력 버퍼 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치의 데이타 출력 버퍼

제1도는 종래의 기술에 의한 반도체 메모리 장치의 데이타 출력 버퍼를 보이는 도면.

제2도는 제1도에 따른 타이밍도를 보이는 도면.

제3도는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 버퍼를 보이는 도면.

제4도는 제3도에 다른 타이밍도를 보이는 도면.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부에서 입력되는 일정한 주기의 클럭을 사용하는 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것이다.

일반적으로, DRAM(dynamic random access memory)와 같은 반도체 메모리 장치는 기본적으로 로우 어드레스 스트로브 신호를 칩의 외부로부터 입력하므로 메모리 장치의 데이타 리이드 및 라이트 동작을 수행할 수 있다. 즉, 로우 어드레스 스트로브 신호가 인에이블되고 난 후 소정의 시간이 경과한 후에 컬럼 어드레스 스트로브 신호를 출력시키면 출력 데이타가 외부로 발생되는 시간은 일정하다.

제1도는 종래의 기술에 의한 반도체 메모리 장치의 데이타 출력 버퍼를 보이는 도면이다. 제1도에 도시된 반도체 메모리 장치는 외부에서 입력되는 클록 CLK를 입력받는 인버터 35와, 인버터 35의 출력 신호를 반전하기 위한 인버터 40와, 인버터 35의 출력 신호 및 인버터 40의 출력 신호에 의하여 제어되는 전송 게이트 5, 55로 구성된다. 이러한 전송 게이트 5, 55에는 도시되어 있지 않은 센스 앰프로부터 출력되는 데이타 DO,를 입력한다. 데이타 입력부 90의 전송 게이트 5, 55의 각 출력 신호는 래치부 85 및 97를 통하여 일시적으로 저장된 다음 데이타 DO 드라이버 95 및 데이타드라이버 100으로 전송된다. 데이타 DO 드라이버 95의 풀업 트랜지스터 25는 전원을 반도체 메모리 장치내에서 승압된 승압 전압 VPP를 사용하는데, 이는 출력용 풀업 트랜지스터 30의 게이트 전위를 충분히 상승시켜서 출력용 풀업 트랜지스터 30으로 하여금 전원전압 VCC를 데이타 출력 노드 N1으로 충분히 공급하기 위한 것이다.

제2도는 제1도에 따른 타이밍도를 보이는 도면이다. 제2도의 도면에 있어서, 외부에서 공급되는 시스템 클럭 CLK는 연속적으로 발생하게 되며, 컬럼 어드레스 스트브 신호가 인에이블된 후 두번째 클럭이 논리 ＂로우＂상태에서 논리 ＂하이＂상태로 인에이블됨에 따라 데이타 출력 버퍼 인에이블 신호 데이타 출력 버퍼 인에이블 신호 ψTRST는 논리 ＂하이＂상태로 인에이블되고, 이에 따라 제1데이타가 발생하게 되어 데이타 출력 버퍼를 인에이블시키게 된다. 이러한 경우, 데이타 출력 버퍼 인에이블 신호 ψTRST를 인에이블하기 위한 시간이 지연되므로 인하여 데이타 출력 버퍼를 인에이블하기까지에는 시간 지연이 발생되어 데이타 출력 동작 속도의 저하가 발생한다. 그러나, 제2데이타부터는 데이타 출력 버퍼 인에이블 신호 ψTRST가 논리 ＂하이＂상태를 유지하고 있으므로 인하여 4번 클럭에 대응하여 발생하게 된다.

한편, 제1도에 도시된 종래의 기술에 의한 반도체 메모리 장치의 데이타 출력 버퍼에 있어서는 데이타 출력 버퍼 인에이블 신호 ψTRST가 변화가 발생하게 되면, 유효 데이타 출력에 영향을 미치게 된다.

외부에서 인가되는 일정 주기의 시스템 클럭에 동기하여 동작하는 반도체 메모리 장치에 있어서는 데이타 출력 버퍼에서 유효 데이타를 적절하게 출력하게 하여 주기 위해서는 데이타 출력 버퍼를 인에이블시키는 시점이 중요하다. 또한, 시스템 클럭의 주파수에 따라 동작 가능한 시스템에서 주파수에 따라 클럭의 주기가 변화하는데 그에 따라 데이타 출력 버퍼 인에이블 신호 ψTRST가 인에이블되어야 한다.

따라서, 본 발명의 목적은 비유효한 데이타의 출력을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 동작 속도를 향상시켜 안정적인 동작을 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.

이러한 본 발명의 목적은 외부에서 공급되는 일정 주기의 클럭에 대응하여 동작하는 반도체 메모리 장치에 있어서, 상기 클럭에 동기하여 입력되는 데이타를 래치하여 소정의 지연 시간을 설정하는 데이타 래치수단과, 상기 클럭에 동기하여 인에이블되는 소정의 제어 신호를 소정 시간 래치하기 위한 래치 제어 수단, 상기 데이타 래치 수단으로부터 출력되는 출력 신호를 입력하며 상기 래치 제어 수단의 출력 신호에 의해 제어되는 데이타 출력 드라이버 수단과, 상기 데이타 출력 드라이버 수단에 접속하여 상기 데이타를 출력하여 출력 수단을 구비함을 특징으로 하는 반도체 메모리 장치를 제공함으로서 달성된다. 이러한 경우, 상기 제어 신호는 상기 클럭의 주파수에 따라서 데이타를 페치(fetch)해가는 정해진 소정의 클럭의 이전 클럭에 동기되어 래치 제어 수단에 의해 래치됨을 특징으로 한다.

이하 본 발명을 첨부한 제3도 및 제4도의 도면을 참조하여 더욱 상세하게 설명한다. 이하 본 발명에 의한 데이타 출력 버퍼의 구성 소자가 종래의 기술에 의한 데이타 출력 버퍼의 구성 소자의 동일한 경우에는 동일한 참조 번호를 사용하였다.

제3도는 본 발명에 따른 반도체 메모리 장치의 데이타 출력 버퍼를 보이는 도면이다. 제3도에 도시된 반도체 메모리 장치는 외부에서 공급되는 클럭 신호 CLK를 입력하는 인버터 105와 ,인버터 105의 출력 신호를 반전하기 위한 인버터 40와, 인버터 105의 출력 신호 및 인버터 40의 출력 신호에 의하여 제어되는 전송 게이트 5, 55로 구성된다. 이러한 전송 게이트 5, 55에는 도시되어 있지 않은 센스 엠프로부터 출력되는 데이타 DO,를 입력한다. 데이타 입력부90의 전송 게이트 5, 55의 각 출력 신호는 래치부 85 및 97를 통하여 일시적으로 저장된 다음 데이타 DO 드라이버 95 및 데이타드라이버 100으로 전송된다. 즉, 외부에서 공급되는 클럭 CLK에 동기하여 래치부 85 및 95에 의하여 데이타를 래치하여 소정의 지연 시간이 설정되며, 이러한 지연 시간 경과 후 데이타는 드라이버 100으로 전송된다. 데이타 DO 드라이버 95의 풀업 트랜지스터 25는 전원을 반도체 메모리 장치내에서 승압된 승압전압 VPP를 사용하는데, 이는 출력용 풀업 트랜지스터 30의 게이트 전위를 충분히 상승시켜서 출력용 풀업 트랜지스터 30으로 하여금 전원전압 VCC를 데이타 출력 노드 N1으로 충분히 공급하기 위한 것이다. 이러한 데이타 출력 드라이버 95, 100은 래치부 85및 97로 부터 출력되는 출력 신호를 입력하며 노드 N1에 설정되는 신호에 대응하여 래치부 85 및 97로부터 출력되는 출력 신호를 구동하게 된다.

또한 제3도에 도시된 데이타 출력 버퍼는 외부에서 입력되는 클럭 CLK에 동기하여 발생되는 데이타 출력 버퍼 인에이블 신호ψTRST를 입력하며, 인버터 105 및 인버터 40의 출력 신호에 따라 제어되는 데이타 출력 버퍼 인에이블 신호 입력부인 전송 게이트 120과, 전송 게이트 120의 출력 신호를 래치하기 위한 인버터 130, 135와, 전원전압 VCC를 소오스 단자로 입력하며 게이트 단자로 파워 업 전압 ψVCCH를 입력하는 PMOS 트랜지스터 125로 구성된 래치 제어부 145로 구성된다.

제3도에 도시된 본 발명에 의한 반도체 메모리 장치의 데이타 출력 버퍼를 첨부한 제4도의 타이밍도를 참조하여 더욱 상세하게 설명한다. 먼저, 컬럼 어드레스 스트로브 신호가 인에이블된 후 소정의 시간이 경과하면 유효한 데이타 DO 및가 데이타 전송부 90의 전송 게이트 5,55로 입력된다. 클럭 CLK가 논리＂하이＂상태로 입력됨에 따라 전송 게이트 5, 55는 턴온되어, 전송 게이트 5, 55의 출력 신호는 래치부 85, 97를 통하여 일시적으로 저장된 다음 데이타 DO 드라이버 95 및 데이타드라이버 100의 NAND게이트 20, 45, 70으로 각각 전송된다.

래치 제어부 145의 PMOS 트랜지스트 125의 게이트 단자로 입력되는 파워 업 전압 ψVCCH는 동작 초기에는 논리 ＂로우＂상태로 유지되므로 PMOS트랜지스터 125는 턴온되어 노드 N2에는 논리 ＂로우＂상태의 전위가 설정된다. 이는 데이타 DO 드라이버 95 및 데이타드라이버 100을 동작 초기시에 비활성화 상태로 설정하기 위한 것이다. 동작이 개시된 후 시간이 점점 경과함에 따라 파워 업 전압 ψVCCH는 논리 ＂하이＂상태로 설정되고, 따라서 PMOS트랜지스터 125는 턴 오프되어 노드 N2의 전위는 데이타 출력 버퍼 인에이블 신호 ψTRST에 대응되어 설정된다.

제4도에 도시된 바와 같이 컬럼 어드레스 스트로브 신호가 인에이블된 후 제1클럭의 폴링 에지에 동기하여 데이타 출력 버퍼 인에이블 신호 ψTRST는 논리＂하이＂상태로 인에이블된다. 컬럼 어드레스 스트로브 신호가 인에이블된 후 두번째 클럭이 논리 ＂로우＂상태로 논리＂하이＂상태로 인에이블되면 전송 게이트 120이 턴온되면서 데이타 출력 버퍼 인에이블 신호 ψTRST는 래치 제어부 145에 의하여 일시적으로 저장된 후 노드 N2에 설정되는 신호는 제4도에 도시된 바와 같이 논리＂하이＂상태로 전위를 유지하게 된다. 데이타 출력 버퍼 인에이블 신호 ψTRST는 클럭의 주파수에 따라서 데이타를 페치(fetch)해가는 정해진 클럭의 이전 클럭에 동기되어 래치된다.

따라서, 노드 N2는 NAND 게이트 20, 47, 70의 일입력으로 입력됨에 따라 데이타 DO 드라이버 95 및 데이타드라이버 100이 동작하여 유효한 데이타를 출력하게 된다.

제3도 및 제4도에 도시된 바와 같이 본 발명에 있어서는 데이타 출력 버퍼 인에이블 신호ψTRST의 신호발생은 제2클럭이 논리＂하이＂상태로 논리＂로우＂상태로 변화함에 따라 이러한 논리 ＂하이＂상태의 신호를 데이타 출력 버퍼의 전단까지 전달한 후 제3번 클럭이 논리＂로우＂상태에서 논리＂하이＂상태로 변화함에 따라 제3도에 래치 제어부 145에 래치를 시킴과 동시에 유효한 데이타가 출력되므로 종래의 기술에 의한 데이타 출력 버퍼보다는 동작 속도가 훨씬 빠르게 된다.

즉, 본 발명에 의한 반도체 메모리 장치이 데이타 출력 버퍼에 있어서는 노드 N2을 논리 ＂하이＂상태로 설정시켜주는 시점을 데이타가 출력이 되어야 할 시점에 정확하게 맞추어줌으로써 비유효한 데이타의 출력이 없어지고, 특히 일정 주기의 클럭에 동기되어 동작하는 메모리 장치에 있어서 중요한 인자인 tSAC, 즉 클럭이 발생한 이후부터 유효 출력 데이타가 발생할 때까지 시간을 만족시켜주는데 중요한 역할을 하게 된다.

유효한 데이타 DO,그리고 데이타 출력 버퍼 인에이블 신호ψTRST를 동일한 클럭 CLK에 동기를 시킴으로써 비유효한 데이타의 출력을 방지할 수 있을 뿐만아니라 제3번 클럭 및 제4번 클럭의 사이의 논리＂로우＂구간에서 데이타 출력 버퍼 인에이블 신호 ψTRST가 논리 ＂하이＂상태에서 논리 ＂로우＂상태로 변한다하더라도 클럭 CLK가 논리 ＂로우＂인 구간에서도 제3도의 전송 게이트 120를 턴온시키지 못하므로 인하여 그 전에 래치되어 있던 노드 N2의 논리 ＂하이＂상태는 변화하지 않게 되어 유효한 데이타의 출력에는 아무런 영향을 미치지 않는다.

본 발명에 의한 반도체 메모리 장치에 의하여 비유효한 데이타의 출력을 방지할 수 있을뿐만 아니라 동작속도를 향상시켜 안정적인 동작을 수행할 수 있는 효과가 있다.

Claims (6)

1. 외부에서 공급되는 일정 주기의 클럭에 대응하여 동작하는 반도체 메모리 장치에 있어서, 상기 클럭에 동기하여 입력되는 데이타를 래치하여 소정의 지연 시간을 설정하는 데이타 래치 수단과, 상기 클럭에 동기하여 인에이블되는 소정의 제어신호를 소정 시간 래치하기 위한 래치 제어 수단과, 상기 데이타 래치 수단으로부터 출력되는 출력 신호를 입력하며 상기 래치 제어 수단의 출력 신호에 의해 제어되는 데이타 출력 드라이버 수단과,상기 데이타 출력 드라이버 수단에 접속하여 상기 데이타를 출력하는 출력 수단을 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제어 신호는 상기 클럭의 주파수에 따라서 상기 데이타를 페치해가는 정해진 소정의 클럭의 이전 클럭에 동기되어 상기 래치 제어 수단에 의해 래치됨을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 제어 신호는 데이타 출력 버퍼 인에이블 신호임을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서, 상기 래치 제어 수단은 소정의 파워 업 신호에 대응하여 제어됨을 특징으로 하는 반도체 메모리 장치.
5. 외부에서 공급되는 일정 주기의 클럭에 대응하여 동작하는 반도체 메모리 장치에 있어서, 상기 클럭에 의해 제어되며 상기 클럭에 동기하여 데이타를 입력하는 데이타 입력부와, 상기 데이타 입력부를 통하여 출력되는 데이타를 래치하여 소정의 지연 시간을 설정하는 데이타 래치 수단과, 상기 클럭에 의해 제어되며 소정의 제어 신호를 입력하는 제어 신호를 입력하는 제어 신호 입력부와, 상기 제어 신호 입력부를 통하여 출력되는 제어 신호를 소정 시간 래치하기 위한 래치 제어 수단과, 상기 데이타 래치 수단으로부터 출력되는 출력 신호를 입력하며 상기 래치 제어 수단의 출력 신호에 의해 제어되는 데이타 출력 드라이버 수단과, 상기 데이타 출력 드라이버 수단에 접속하여 상기 데이타를 출력하는 출력수단을 구비함을 특징으로 하는 데이타 출력 버퍼.
6. 제5항에 있어서, 상기 제어 신호는 상기 클럭의 주파수에 따라서 상기 데이타를 페치해가는 정해진 소정의 클럭의 이전 클럭에 동기되어 상기 래치 제어 수단에 의해 래치됨을 특징으로 하는 데이타 출력 버퍼.