DE3207210A1 - Monolithische speichervorrichtung - Google Patents

Description

Monolithische Speichervorrichtung

Die Erfindung betrifft einen monolithischen Speicher wie z.B. einen Dynamischen MOS-Speicher.

Die Figur 1 zeigt den schematischen Schaltungsaufbau eines im Stand der Technik bekannten dynamischen Speichers mit N-MOS-Transistoren, bei dem das sogenannte Adressenmultiplexsystem gewählt ist, bei dem Adressensignale in zwei Gruppen von Zeilenadressen und Spaltenadressen aufgeteilt und im Zeitmultiplex über den gleichen Eingangsanschluß zugeführt werden, und bei dem in der sogenannten Seiten-Betriebsweise ("page mode") nacheinander nur die Spaltenadressen verändert werden, während die Zeilenadressen fest bleiben. In der Figur 1 und in den anderen Zeichnungen beziehen sich . Bezugszeichen mit den tiefgestellten Indizes R und C auf Schaltungsteile, die den Betrieb der Zeilenauswahl bzw. den der Spaltenauswahl betreffen. Die Zeichen 1R und 1C bezeichnen äußere Steuer-Taktgeber. Im Prinzip steuert der erste von diesen den Start der Zeilenauswahl und der letztere den Start der Spaltenauswahl. Schaltungen 2R und 2Cempfangen die Eingänge 1R und 1C und sie erzeugen eine Vielzahl von Zeitgeberimpulsen, die für die verschiedenen Tätigkeiten innerhalb des Speichers notwendig sind. In der Figur sind von den Zeitgeberimpulsen nur die typischen Ausgänge 11R, 12R, 13R und . 12C angegeben, die anderen sind weggelassen.

Die Schaltung 2C spricht auf das Signal 1C nur unter der Bedingung an, daß das Signal 11R an sie angelegt ist.

Ein Adresseneingangsanschluß 3 besitzt für das parallele Anlegen einer Mehrzahl von Bits von Zeilen- oder Spaltenadressen eine Mehrzahl von Signalleitungen. Adressenpufferschaltungen 4R-und 4C nehinon die Zeilenadrecson und die Spaltenadressen auf, die über den Anschluß 3 im Zeitmultiplex angelegt werden, und sie liefern nach Maßgabe der Adressenpuffersteuersignale 12R und 12C, die von den Schaltungen 2R bzw. 2C zugeführt

werden, ein internes Zeilenadressensignal 14R und dessen invertiertes 14R sowie ein internes Spaltenadressensignal 1 4C und dessen invertiertes Signal 14C. Die Signale 14R und T4R werden einer Wortleitungsauswahlvorrichtung 5R zugeführt, die aus einem (nicht dargestellten) Zeilendecoder (nicht dargestellten) Treibern für Wortleitungen W₁ - W , usw. besteht, während die Signale 14C und 14C einer Bitleitungsauswahlvorrichtung 5C zugeführt werden, die aus einem (nicht dargestellten) Spaltendecoder, (nicht dargestellten) Treibern für die Bitleitungs-Auswahlleitungen Y₁ - Y , usw., besteht. Mit dem Bezugszeichen 100 ist ein Teil eines. Speicherzellenfeldes bezeichnet, bei dem Paare von Bitleitungen B₁ - B als sogenannte "gefaltete Bitleitungen" (englisch: folded bit lines) vorhanden sind. An einem der beiden Überkreuzungspunkte zwischen jedem Bitleitungspaar B₁-B und jeder Wortlitung W₁-W ist eine mit einem MOS-Transistor aufgebaute. Speicherzelle MC angeordnet. Mit den jeweiligen Bitleitungen sind ebenfalls(nicht dargestellte) Blindzellen (englisch: dummy cells) verbunden. Ein Schaltkreis 6R, der für das Lesen eines kleinen Signals aus der Speicherzelle MC vorgesehen ist, weist Transistoren Q₁ und Q auf und arbeitet nach Anweisung des Lesesteuersignals 13R, das von der Schaltung 2R geliefert wird. Eine Gatterschaltung 101 weist ein Paar von MOS-Transistoren auf, das an jedem Datenleitungspaar angeordnet ist, und sie verbindet unter Ansprechen auf das Signal auf der Leitung Y₁-Y das Eingangs/Ausgangsdatenleitungspaar I/O mit dem entsprechenden Bitleitungspaar. Das Bezugszeichen 6C bezeichnet eine Detektorschaltung, das Bezugszeichen 7C eine Ausgangsverstärkerschaltung und das Bezugszeichen 8 einen Ausgangsanschluß. Das Bezugszeichen 9 bezeichnet einen Dateneingangsanschluß, das Bezugszeichen IOC einen Dateneingangspuffer.Die verschiedenen Schaltkreise in der Figur 1 sind dynamische Schaltkreise. Nachfolgend wird die Betriebsweise der Schaltungsanordnung der Figur 1 unter Bezugnahme auf die Figur.2 beschrieben.

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Wenn das Zeilenauswahlsteuertaktsignal. 1R den tiefen Pegel annimmt, so wird von dem internen, für die internen Operationen notwendigen Taktsignalen das Taktsignal 12R durch die Schaltung 2.R erzeugt, während eine Zeilenadresse (g) , das über die Leitungen 3 synchron mit dem Abfall des Signals 1R zugeführt wird, von der Schaltung 4R empfangen wird. Damit werden interne Adressensignale 14R und 14R erzeugt. Da der Speicher nach dem Adressenmultiplexsystem arbeitet, wird zuerst an die Leitungen 3 nur die Zeilenadresse R ange-

legt. Mit (ei) , (c2J, [C3j (cjjwerden in der Figur 2

Spaltenadressen bezeichnet, die später zugeführt werden.

Nach Maßgabe der internen Adressensignale 14R und 14R wählt- der Schaltkreis 5R eine der Wortleitungen W₁ - W , beispielsweise W-, aus. Damit werden diejenigen Speicherzellen, die an die ausgewählte Wortleitung W- angeschlossen sind, ausgelesen. Die jeweiligen Bitleitungen sind mit (nicht dargestellten) Blindzellen versehen; durch die Schaltung 5R werden diejenigen Blindzellen ausgelesen, die an die Bitleitungen angeschlossen sind, die gepaart sind mit den Bitleitungen, mit denen die ausgewählten Speicherzellen verbünden sind. Auf diese Weise werden kleine Signale'auf die n-Paare von Bitleitungen ausgelesen. Danach nimmt das Signal 13R tiefen Pegel an, und die Leseschaltungen 6R arbeiten als Differenzverstärker für die Spannungen der zugehörigen Datenleitungspaare. Damit ist das Auswählen der· Zeilen im wesentlichen abgeschlossen.

Wenn danach das Spaltenauswahlsteuertaktsignal 1C den tiefen Pegel annimmt, so erzeugt die Schaltung 2C das Signal 12C. Das Signal 11R ist das invertierte Signal des Signals 1R, die Schaltung 2C ist so ausgelegt, daß sie auf den Abfall des Signals IC nur anspricht, wenn das Signal 11R auf hohem Pegel ist. Die Schaltung 2C spricht auf das Ansteigen des Signals 1C an, unabhängig von dem Pegel des Signals 11R. Nach Maßgabe des Signals 12C empfängt die Schaltung 4C die über die Leitungen 3 zugeführte Spaltenadresse (C1!synchron

mit dem Abfällen des Signals 1C und sie erzeugt die internen Adressensignale 1 4C und 14C. Die Schaltung 5C spricht auf die Signale 14C und 14C an und wählt von den Bitleitungsauswahlleitungen Y.. - Y eine aus, beispielsweise die Leitung Y-. Damit gelangen die JMOS-Trans istoren Q₃ und Q₄ der Gatterschaltung 101 in den "Ein"-Zustand, so daß die Signale des Datenleitungspaars B- an das Eingangs/Ausgangs-Datenleitungspaar I/O übertragen werden und durch den Detektor 6C differentiell verstärkt werden. Der Ausgang des Detektors 6C wird weiterhin' durch den Ausgangsverstärker 7C verstärkt, mit dem Ergebnis, daß ein Auslesewert (J) dem Ausgangsanschluß 8 zugeführt wird.

Bei der normalen Betriebsweise werden beide Signale 1R und 1C nacheinander auf ihre hohe Potentiale zurückgebracht, und der Speicher wird in den ursprünglichen Bereitschaftszustand zurückgebracht. Zu diesem Zeitpunkt nehmen die Signale des Speichers Pegel an, die in Figur 2 durch gestrichelte Linien angedeutet sind.

Die Schaltung 2R enthält insbesondere einen (nicht dargestellten) Schaltkreis, der dann, wenn das Signal 1R hohen Pegel angenommen hat, den für das Auswählen der Zeilen relevanten Schaltungen, d.h. die Schaltungen 4R, 5R und 6R, sowie den Teil 100 der Zellenanordnung Signale zuführt, um sie in den Bereitschaftsz.ustand (d.h. den unbelasteten Zustand) zu bringen. Andererseits weist die Schaltung 2C einen (nicht dargestellten) Schaltkreis auf, der dann, wenn das Signal 1C hohen Pegel angenommen hat, die für das Auswählen der Spalte relevanten Schaltungen, d.h. die Schaltungen 4C, 5C, 6C, 7C und 10C, sowie das'Datenleitungspaar I/O mit Signalen versorgt, um sie in den Bereitschaftszustand (Reservezustand) vorzuladen.

Bei'dem "Seiten-Betrieb" (page mode.operation) wird andererseits nach dem Auftreten eines Ausgangssignals an dem Ausgangsanschluß 8 das Signal 1R unverändert im Zustand des tiefen Potentials belassen, und es wird nur das Signal 1C

entsprechend den ausgezogenen Linien in Figur 2 "ein" und "aus" geschaltet, wodurch nur die Spaltenauswahloperationen nacheinander ausgeführt werden.

Bei der Seiten-Betriebsweise (page mode) ist das Signal 1R im Zustand tiefen Potentials. Daher behalten die Schaltungen, die für das Auswählen der Zeilen maßgebend sind, die vorherigen Zustände bei, d.h. in dem vorliegenden Beispiel wir d die Wortleitung W- ausgewählt. Weiterhin werden die Sensoren 6R im Betriebszustand behalten. Wenn das Signal IC in den Zustand hohen Potentials fällt, so fallen dementsprechend wegen der vorgegebenen Zeitfolge nur die für das Auswählen der Spalte relevanten Schaltungen, d.h. die Schaltungen 2C, 4C, 5C, 6C und 7C in den Bereitschaftszustand (standby state) und sind für den nachfolgenden Arbeitsschritt bereit.

Nimmt danach das Signal 1C tiefen Pegel an, so arbeiten die Schaltungen 2C und 4C wie zuvor beschrieben, und die Schaltung 4C empfängt die nächste Spaltenadresse (C2j , die über Leitungen 3 angelegt werden, und führt die Signale 14C und 14C der Schaltung 5C zu. Die Schaltung 5C wählt von den Bitleitungspaar-Auswahlleitungen Y- - Y diejenige aus, die den Signalen 14C und 14C entspricht. Die Signale der BitleitungspaarauswahHaltung entsprechenden Bitleitungspaars werden' zu dem Eingangs/Ausgangs-Datenleitungspaar I/O übertragen und eine einzelne Datengröße wird dem Ausgangsanschluß 8 über die Schaltung 7 C zugeführt. Danach werden ähnliche Operationen fortgesetzt und es werden nacheinander dem Ausgangsanschluß 8 Daten zugeführt, die den Spaltenadressen (c3j, (c4j ... fcjj entsprechen. Am Ende des "Seiten-Betriebs" (page mode) werden die Signale 1C und 1R in hohe Pegel zurückgebracht, und der Speicher wird in den ursprünglichen Stand-by-Zustand (Bereitschaftszustand) zurückgebracht. ·

Wie zuvor beschrieben, wird bei der Seiten-Betriebsweise das Auswählen der Zeile nicht wiederholt. Daher wird es möglich, mit höherer Geschwindigkeit zu arbeiten als bei dem normalen Betriebszustand. Die Zugriffszeit während der Seiten-Betriebsweise ist gleich der Zeitperiode t-, zwischen dem

Empfang der Spaltenadresse bis zum Ausgeben der Daten, und diese Zeitperiode t_CA beträgt etwa 1/2 bis 2/3 der Zugriffszeit t„, bei der normalen Betriebsweise (die Zeitperiode zwischen dem Empfang der Zeilenadresse bis zum Ausgeben der Daten).

Die größte Zahl von Daten j., bis zu der Daten bei der Seiten-Betriebsweise nacheinander ausgelesen werden können, ist im Prinzip der Zahl ri von Bitleitungspaaren gleich, die durch Spaltenadressen festgesetzt werden können, wenn man voraussetzt, daß zu jeder Zeit die Daten von Speicherzellen verschiedener Adressen ausgelesen werden. Bei .Speichern des Adressenmultiplexsystems sind die Zahl η der Bitleitungspaare und die Zahl m der Wortleitungen gewöhnlich gleich. Die zuvor erwähnte größte Zahl j wird daher zu /N, wobei N die Speicherkapazität des gesamten Speichers bezeichnet. Dieser Wert ist ein prinzipeller Wert und er kann geeignet in Bezug auf andere Charakteristika verändert werden. Gewöhnlich liegt diese größte Zahl ^ von Daten im Bereich von einigen 10 bis zu einigen 100. Bei der Seiten-Betriebsweise können verschiedene Daten in dieser Größenordnung nacheinander in den zuvor erwähnten Zugriffszeiten ausgelesen werden. Bei der Verwendung des Speichers als Hauptspeicher eines elektronischen Rechners hat jedoch die oben beschriebene Seiten-Betriebsweise eine kleine Zugriffsgeschwindigkeit.

Dementsprechend ist es Aufgabe der vorliegenden Erfindung, einen Speicher anzugeben, der in einer Betriebsweise mit kürzerer .Zugriffszeit als bei der "Seiten-Betriebsart" des Standes der Technik arbeiten kann.

Diese Aufgabe wird mit einer Speicheranordnung nach dem Oberbegriff des Patentanspruchs 1 gelöst, die erfindungsgemäß die im kennzeichnenden Teil dieses Anspruchs angegebene Ausgestaltung besitzt.

Gemäß der vorliegenden Erfindung ist ein Speicherzellenfeld in eine Vielzahl einzelner Blöcke aufgeteilt, wobei jeder dieser Blöcke.mit einem Eingangs/Ausgangs-Datenleitungs-

paar ausgestattet ist. Unter Ansprechen auf die gleiche Spaltenadresse überträgt eine Auswahlvorrichtung Ausgangssignale der jeweiligen Blöcke zu dem entsprechenden Eingangs/ /Ausgangs-Datenleitungspaar in einer solchen Art und Weise, daß von jedem Block ein Ausgangssignal geliefert wird. Ein Seriell-Umsetzer liefert Signale auf den Eingangs/Ausgangs-Datenleitungspaaren in serieller Form.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und erläutert. Figur 1 ist ein schematisches Schaltbild eines mit MOS-Transistoren ausgestatteten dynamischen Speichers gemäß dem Stand der Technik.
Figur 2 ist ein Zeitdiagramm, das die Betriebsweise des Speichers nach Figur 1 darstellt.

Figur 3 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, bei dem als Bestandteile statische Schaltungen eingesetzt werden.
Figur 4A ist ein Schaltbild für den Schaltungsaufbau eines Puffers, der in dem Speicher der Figur 3 verwendet wird.

■ Figur 4B ist ein Schaltbild für eine Auswahlvorrichtung, die

in dem Speicher der Figur 3 eingesetzt wird. Figur 4C ist ein Schaltbild eines Ausgangsverstärkers, der in . dem Speicher der Figur 3 eingesetzt wird. Figur 5 ist ein Zeitdiagramm, das die Betriebsweise des Speichers nach Figur 3 darstellt.

Figur 6 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, das auf der Basis einer Kombination einer kontinuierlichen Betriebsweise und einer Seiten-Betriebsweise arbeitet.

Figur 7 zeigt ein Zeitdiagramm für den Betrieb des Speichers 'nach Figur 6.

Figur 8 zeigt ein Schaltungsdiagramm eines Speichers, der nur aus dynamischen Schaltungen aufgebaut ist und der in der kontinuierlichen Betriebsweise arbeitet.

Figur 9 zeigt ein Zeitdiagramm für die Betriebsweise des

_ y —

Speichers nach Figur 8.

Figur 10 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, die auf der Basis einer Kombination der kontinuierlichen Betriebsweise und der "Seiten-Betriebsweise" arbeitet. .

Figur 11 zeigt ein Schaltbild eines Impulsgenerators zur Verwendung indem Speicher der Figur 10,

Figur 12 zeigt ein Zeitdiagramm für die Betriebsweise der Schaltung in Figur 11.

Figur 13 zeigt ein Schaltbild einer Verriegelungsschaltung, die in dem Speicher der Figur 10 eingesetzt wird.

Figur 14 zeigt ein Zeitdiagramm für den Betrieb des Speichers der Figur 10.

Figur 15 zeigt ein Ausführungsbeispiel der vorliegenden Erfindung, die kontinuierlich die kontinuierliche Betriebsweise, die "Seiten-Betriebsweise" und die Zeilenauswahl ausführt.

Figur 16 zeigt ein Schaltbild für einen Impulsgenerator zur Verwendung in dem Speicher der Figur 15.

Figur 17 zeigt ein Zeitdiagramm für den Betrieb der Schaltung nach Figur 16.

Figur 18 zeigt ein Zeitdiagramm für den Betrieb des Speichers nach Figur 15.

Figur 19 zeigt ein modifiziertes Ausführungsbeispiel einer Äuswählvorrichtung für das Arbeiten in der kontinuierlichen Betriebsweise.

Figur 20 zeigt ein modifiziertes Ausführungsbeispiel einer Datenschreibschaltung.

Figur 21 zeigt ein Zeitdiagramm für die Schaltung der Figur Figur 22 zeigt eine weitere Abwandlung der Datenschreibschaltung.

Figur 23 zeigt das Layout eines erfindungsgemäßen Speichers.

Figur 24 zeigt ein anderes Layout für einen erfindungsgemäßen Speicher.

Figur 25 zeigt ein anderes Layout eines erfindungsgemäßen Speichers.

Figur 26 zeigt ein weiteres Layout eines erfindungsgemäßen

Speichers.
Figur 27 zeigt noch ein weiteres Layout eines erfindungsgemäßen Speichers, und
Figur 28 zeigt noch ein weiteres Layout eines erfindungsgemäßen Speichers.

Im folgenden wird die Erfindung in Verbindung mit den Ausführungsb'eispielen beschrieben.
(1) Kontinuierliche Betriebsweise

In der Figur 3, die einen erfindungsgemäßen Speicher darstellt, bezeichnen die Bezugszeichen die gleichen Teile wie in der Figur 1. Ein Speicherzellenfeld 1OO ist ein Feld von Speicherzellen mit der gleichen Struktur wie in Figur 1. Bei diesem Ausführungsbeispiel sind vier Eingangs/Ausgangs-Datenleitungspaare I/O (?) - I/O (D angeordnet, so daß bei der Durchführung einer Spaltenauswahl vier Bitleitungspaare simultan aus dem Zellenfeld 100 ausgewählt werden. Hierzu ist das Zellenfeld 100 in vier Blöcke 100© - 100 © aufgeteilt, die Bitleitungspaare mit der gleichen Nummer i. besitzen. Die Bitleitungspaare des Blocks j_ (1 = j = 4) werden durch die Symbole B (J) 1 - B Q) i bezeichnet. Die Spaltenadressen der Bitleitungspaare B (T) k - B (4) k (1 =k=i) sind so festgesetzt, daß deren Bits, die nicht die unteren zwei Bits sind, identisch sind.

· Bie diesem Ausführungsbeispiel wird das Adressenmultiplexsystem wie bei dem in Figur 1 dargestellten Stand der Technik angewendet.

Eine Adressenpufferschaltung 4CA unterscheidet sich von der Schaltung 4C in Figur 1 darin, daß sie nur die oberen Bits, die nicht die unteren zwei Bits sind, aus einer über Leitungen 3 zugeführten Spaltenadresse empfängt und anschließend ein ihnen entsprechendes internes Spaltenadressensignal 14CA sowie das dazu invertierte Signal 14CA liefert.

Eine Bitleitungsauswahlvorrichtung 5CA spricht dementsprechend auf die internen Adressensignale 14CA und 14CÄ an,

und sie unterscheidet sich von dor Bitleitungsauswahlvorrrichtung 5C der Figur 1. Um die Darstellung' abzukürzen, sind Signalleitungen für die Verbindung der Bitleitungsauswah!vorrichtung 5CA mit der Gatterschaltung 101 nicht dargestellt.

Entsprechend den vier Datenleitungspaaren I/O (T) - I/O @ sind vier Detektorschaltungen 6C (?) - 6C (£) vorgesehen. Weiterhin unterscheidet sich der Speicher nach Figur 3 von dem nach Figur 1 darin, daß er folgende Schaltungen enthält:

Eine Sdhaltung 201 zum Auswählen der Ausgänge der Detektor-schaltung, eine Schaltung 5ZS zum Steuern der Schaltung 201, eine Schaltung 7CS zum Verstärken des Ausgangs der Schaltung 5ZS, einen Puffer 4C¹S zum Zuführen einer auszuwählenden Adresse an die Schaltung 5ZS, eine Schaltung 2C zum Erzeugen eines den Puffer 4C¹S startenden Impulses, eine Schaltung 203 zum Auswählen der zu schreibenden Daten und einen Datenschreibpuffer 1OCS.

Der Puffer 4C¹S, die Auswahlvorrichtung 5ZS und der Ausgangsverstärker 7CS sind mit statischen Schaltkreisen aufgebaut, die jeweiligen Schaltbilder sind in den Figuren 4A bis 4C dargestellt. Der Puffer IOCS ist ebenfalls vom statischen Typ. Die anderen Schaltungen sind vom dynamischen Typ. Da der Ausgangsverstärker 7C in Figur 1 vom dynamischen Typ ist, besitzt die Schaltung 2C einen (nicht dargestellten) Schsiltkreis, der der Schaltung 7C zuführt, um sie jedesmal dann, wenn das Signal 1C einen hohen Pegel annimmt, in den Bereitstellungszustand vorzuladen. Im Gegensatz dazu ist der Ausgangsverstärker 7CS in Figur 3 vom statischen Typ, so daß das Signal nicht von einer Schaltung 2CA zu der Schaltung 7CS zugeführt werden muß. Die Schaltung 2CA unterscheidet sich dementsprechend von der Schaltung 2C der Figur 1-, indem sie keinen solchen (Zuführungs-)Schaltkreis aufweist.

Die Schaltung 2C ist eine Schaltung, die das invertierte Signal 12C¹ des Signals 1C jedesmal dann liefert, wenn der Pegel des Signals 1C invertiert wird.

Bei dem Ausführungsbeispiel der Figur 3 wird der Sensor

(Abtastschaltung) 6R der Figur 1 unverändert verwendet. Aus Gründen der Kürze der Beschreibung ist er nicht in Figur 3 dargestellt, es wird unterstellt, daß er in dem Teil 100 des Speicherzellenfeldes enthalten ist.

Unter Bezugsnahme auf Figur 5 wird nun die Betriebsweise dieses Ausführungsbeispieles beschrieben.

Eine Zeilenauswahl wird auf der Basis einer Zeilenadresse (S) entsprechend einem Signal 1R in der völlig gleichen Weise wie .bei Figur 1 durchgeführt. Anschließend wird die Spaltenauswahl auf der Basis einer Spaltenadresse (el) nach Maßgabe des Signals .1C ausgeführt.

Die Spaltenadresse (C1 J wird im wesentlichen synchron mit dem Abfall des Signals 1C oder vor dem Abfall des Signals 1C an die Leitungen 3 und dann an den Puffer 4CA angelegt.

Beim·Ansteigen des Signals 12C, das nach Maßgabe des Signals 1C erzeugt wird, empfängt der Puffer 4CA die Bits der oberen Seite der Adresse (C1 j, die nicht deren untere zwei Bits sind. Damit erzeugt der Puffer 4CA die internen Adressensignale 14CA und 14CA. Hiernach ändert er, selbst wenn sich die Adresse auf den Leitungen 3 geändert hat, seine Ausgänge nicht, bis das Signal 1C einen hohen Pegel annimmt und der Puffer 4CA vorgeladen wird.

Entsprechend den internen Adressensignalen 14CA und

14CA steuert die Bitleitungsauswahlvorrxchtung 5CA die Gatterschaltung 101 so, daß sie simultan die Bitleitungspaare der jeweiligen Blöcke 100 (T) - 100® auswählt, indem sie ein Paar von jedem Block auswählt, beispielsweise die Bitleitungspaare B φ 1 , B © 1 , B (5) 1 und B (5) 1 . Folglich werden Signale auf die Datenleitungspaare I/O (T) - I/O (ζ) gegeben." Diese Signale werden durch die jeweiligen Detektoren 6C 1 6C 4 differentiell verstärkt, die verstärkten Signale werden der mit MOS-Transistoren Q₅ - Qg aufgebauten Auswahlschaltung 201 zugeführt. Nach Maßgabe des Signals 1C erzeugt die Schaltung 2C eine Mehrzahl von Taktimpulsen für ein Arbeiten gemäß der vorliegenden Erfindung (im folgenden wird dieses

Arbeiten als "Arbeiten in der kontinuierlichen Betriebsart" bezeichnet). In der Figur ist als typisches Ausgangssignal der Schaltung 2C nur das invertierte Signal 12C des Signals 1C dargestellt, die arideren Ausgangssignale sind weggelassen. Wenn das Signal 12C einen hohen Pegel hat, so liefert der Adressenpuffer 4CS ein internes Adressensignal 14C und dessen invertiertes Signal 14C nach Maßgabe der beiden untersten Bits der Spaltenadresse fen, die über die Leitungen 3 angelegt sind. Wie zuvor beschrieben, ist dieser Puffer

vom statischen Typ. . '

Die Figur 4A zeigt ein Beispiel für denjenigen Teil des Adressenpuffers 4C¹S, der ein Adressenbit betrifft. Er besteht aus einer Inverterschaltung mit zwei Stufen, die aus Treiber-MOS-Transistoren Q₁- und Q-, und aus Last-MQS-Transistoren Q₁₂ und Q₁₃ aufgebaut ist. Das Signal 14C ist das nicht invertierte Signal eines Bits der über die Leitungen 3 angelegten Adresse, während das Signal 14C das dazu invertierte Signal ist. Der Grund dafür, weshalb die Gateelektroden der Lasttränsistore.n Q₁₂ und Q₁-, hier durch das Signal 12C gesteuert werden, liegt darin, daß dann, wenn das Signal 1C

nicht angelegt wird, das heißt in dem Bereitstellungszustand (Stand-by-Zustand). diese Last-MOS-Transistoren auf '^μΞ¹¹ gehalten werden, so daß der Leistungsverbrauch reduziert wird. Derjenige Teil des Puffers 4C¹S, der das andere eine Bit der Spaltenadresse betrifft, ist völlig gleich zu dem obigen aufgebaut. Der Puffer 4C¹S ist eine statische Schaltung und er beginnt zu arbeiten, wenn das Signal 12 C hohes Potential angenommen hat. Er empfängt daher die unteren beiden Bits der ersten Spaltenadresse /ei j synchron mit dem Signal 12C. In dem Zustand, bei dem das Signal 12C auf hohem Potential gehalten wird, ändern sich die Ausgangssignale 14C und 14C¹ entsprechend der Veränderung der über die Leitungen 3 zugeführten Adresse und nach einer der Schaltung .innewohnenden Verzögerungszeit (eine bis mehrere Nanosekunden). Der Decoder 5ZS wählt eine der Leitungen Z (?) - Z (3) nach

Maßgabe der Ausgangssignale des Puffers 4C'S aus. Hier wird ein Fall dargestellt, bei dem die Leitung Z (T) entsprechend der Adresse (C1J ausgewählt wird.

Die Figur 4B zeigt jenen Teil des Decoders 5ZS, der die Ausgangsleitung Z Q) auswählt. Er ist als NOR-Schaltung für die unteren beiden Bits der an die Gateelektroden der Transistoren Q₁₅ und Q₁₆ angelegten Spaltenadresse ausgestaltet und er legt über einen Lasttransistor Q..- ein hohes Potential an den Ausgang Z (T) dann, wenn beide Eingänge auf tiefem Potential sind. Diese Schaltung ist ebenfalls eine statische Schaltung, so daß der Ausgang sich unmittelbar nach Maßgabe der Pegeländerung der Eingangsadresse ändert, wenn das Signal 12C auf hohem Pegel ist.

Derjenige Teil des Decoders 5ZC, der die Ausgangsleitung Z(J) auswählt, ist ähnlich aufgebaut. Der Grund dafür, daß die Gateelektrode des Lasttr.ansistors Q₁₇ durch das Signal 12C gesteuert wird, ist der gleiche wie in dem Fall der Figur 4A.

Wenn durch die jeweiligen Detektoren 6C (T) - 6C (4) die Signale der Datenleitungspaare I/0(j) -' I/O (3) dif f erentiell verstärkt worden sind, so hat der Decoder 5ZS bereits die Leitung Z (T) entsprechend der Spaltenadresse id J ausgewählt, so daß der Ausgang der Schaltung 6C (T) durch den MOS-Transistor Q₅ ausgewählt und über eine Leitung 202 dem Ausgangsverstärker 7CS zugeführt wird.

Entsprechend der Figur 4C enthält der Ausgangsverstärker 7CS eine aus MOS-Transistoren Q₁₈ und-Q₁₉ bestehende Inverterschaltung und eine aus MOS-Transisotren Q^₀ und Q_?1 bestehende Gegentaktschaltung. Diese Schaltung ist ebenfalls vom statisehen Typ, sie gibt das auf der Leitung 202 befindliche Signal an einen Anschluß 8 nach einer dieser Schaltung eigenen Verzögerungszeit. Das Signal 12C wird aus dem gleichen Grund wie bei Figur 4A dem Lasttransistor Q-„ zugeführt.

Auf diese Weise werden wie beim Stand der Technik entsprechend den Adressen (S) und (Ci) erste Daten 1 dem Anschluß 8 nach Ablauf der Zeit tj^ bzw. t zugeführt, da das

Signal 1R bzw. 1C den tiefen Pegel angenommen hat.

Danach werden die Signale 1R und 1C auf tiefem Potential gehalten, und der Speicher befindet sich in dem ursprünglichen Betriebszustand. Dementsprechend erhält man die aus dan vier Blöcken des Speichers ausgelesenen vier Daten auf den Datenleitungspaaren I/O (T) - I/O (4) , und die Detektoren 6C (T) - 6C @ liefern weiterhin die verstärkten Signale dieser vier Daten.

Zu dem Zeitpunkt, bei dem der Ausgangsverstärker 7CS aufhört die Daten (T) abzugeben, wird die nächste Spaltenadresse @ über die Leitungen 3 angelegt. Diese Spaltenadresse @ unterscheidet sich von der Spaltenadresse (el J nur in den beiden unteren Bits. Die Ausgangssignale 14C und 14C der Schaltung 4C¹S ändern sich nach Maßgabe der unteren zwei Bits der Adresse \C2j, und die .den beiden unteren Bits der Adresse (c2J entsprechende Ausgangsleitung Z (2) wird durch die Schaltung 5ZS ausgewählt. Damit wird der Transistor Q_fi auf "ein" geschaltet, so daß über den Ausgangsverstärker 7CS der Inhalt des Detektors 6C (2) als Daten (2) an den Anschluß 8 gegeben wird. Von da an wird jedesmal, wenn der- Ausgangsverstärker 7CS seine Tätigkeit beendet hat,

(C3)

die Spaltenadresse \C3) oder (C4j angelegt, und ein ähnlicher Arbeitsvorgang wird ausgeführt. Damit werden entsprechende Daten (3) und (4) nacheinander abgegeben. . In der Zwischenzeit bleibt das Signal 12C auf hohem Pegel. Daher erhält der Paffer 4CA nicht die oberseitigen Bits der Adressen [Cz) - (C4), und dta Ausgangssignale 14CA und 14CA bleiben jene der Adresse \.C1J . Dies zeigt an, daß die oberseitigen Bits der Adressen (C2j - (c4J nicht von den Leitungen 3 angelegt werden müssen.· In Figur 5 sind dementsprechend die Signale auf den Leitungen 3 unter der Bedingung dargestellt, daß die oberen Bits der Adressen (c2j - (c4J · nicht angelegt werden.

Am Ende dieser kontinuierlichen Betriebsart werden die Signale 1C und 1R auf hohe Pegel zurückgestellt und der

Speicher kehrt in den Wartezustand (Stand-by-Zustand) zurück. Insbesondere fallen die statischen Schaltungen 4C¹S, 5ZS ,und 7CS in den Wartezustand gemäß der Tatsache, daß ihre Eingangssignale 12C tiefen Pegel angenommen haben, und die anderen Schaltungen des Speichers, die dynamisch sind, werden durch ein Signal vorgeladen, das entweder von der Schaltung 2R oder der Schaltung 2CA zugeführt wird.

Bei dem oben beschriebenen Ausführungsbeispiel wird durch die Arbeitsgeschwindigkeit der wenigen Schaltkreise der Schaltungen 4C¹S, 5ZS und 7CS die Zugriffszeit für die kontinuierliche Betriebsweise bestimmt, d.h., die Zeitperiode ■£„„,, innerhalb der die Daten (D ~ © nach dem Anlagen der zweiten oder folgenden Spaltenadresse (C2j - fC4j abgegeben werden. Weiterhin sind diese Schaltungen vom statischen Typ, so daß im Gegensatz zu dynamischen Schaltungen kein Vorladen (precharging) notwendig ist. Damit wird die vorerwähnte Zeit t„_CJ, sehr klein und beträgt etwa 1/2 bis 1/5 der Zugriffszeit t.-,_A der Seiten-Betriebsweise bei einem Speicher nach dem Stand der Technik, und es wird eine kontinuierliche Betriebsweise mit hoher Geschwindigkeit möglich. Zusätzlich wird die Zykluszeit t_r/c,,, für die Hochgeschwindigkeits-Betriebsweise auf 1/2 bis 1/5 derjenigenZeit verkürzt, die beim Stand der Techni, im wesentlichen ähnlich der Zugriffszeit t„_s, ist.

Ein Schreibvorgang wird ähnlich zu dem zuvor beschriebenen 5 Lesevorgang ausgeführt. Entsprechend der Darstellung von Fig. wird ein Paar von differentiellen Schreibdaten kontinuierlich von einem Da.teneingangsanschluß den- Datenleitungspaaren I/O (T) I/O @ über den Dateneingangspuffer 1OCS₇ Leitungen 204 und der Auswahlvorrichtung 203 zugeführt, welche einen ähnlichen Aufbau wie die Auswahlschaltung 201 für das Lesen besitzt und. die von der Schaltung 5ZS gesetuert wird. Damit wird ein kontinuierliches Schreiben bei hoher Geschwindigkeit ausgeführt.
(2) Aus kontinuierlicher Betriebsart und Seiten-Betriebsart kombinierte Betriebsart.

Bei dem oben beschriebenen Ausführungsbeispiel ist es für das Lesen/Schreiben von wenigstens fünf verschiedenen Daten nach dem Verarbeiten von vier Daten in der kontinuierlichen Betriebsart notwendig, daß entsprechend der Figur 5 die Signale 1R und 1C auf hohes Potential zurückgebracht werden, so daß alle Schaltungen in den Wartezustand rückgestellt werden, woraufhin das Arbeiten in der kontinuierlichen Betriebsart erneut gestartet wird. Dementsprechend"wird die kontinuierliche Betriebsart nur intermittierend ausgeführt und es'bleibt für den Fall des Auslesens einer großen Datenmenge Raum für die Verbesserung der Geschwindigkeit. Im folgenden werden verschiedene Ausführungsbeispielo beschrieben, die bei großen Datenmengen, für ein Arbeiten in der kontinuierlichen Betriebsart geeignet sind.

Die. Figur 6 zeigt ein Ausführungsbeispiel eines Speichers, der in einer Betriebsart arbeitet, bei dem die kontinuierliche Betriebsart und die "Seiten-Betriebsart" miteinander kombiniert sind. Bei der Figur 6 bezeichnen die Bezugszeichen die gleichen Teile wie bei der Figur 3. Aus Gründen der Kürze werden Teile, die das Schreiben von Daten betreffen in der Darstellung der Figur 6 weggelassen.

Das Ausführungsbeispiel der Figur 6 unterscheidet sich von dem der Figur 3 hauptsächlich in folgenden Punkten: Es sind MOS-Transistoren Q„₇ - Q-. . zum Abschalten und dynami-

sehe Verriegelungsschaltungen 6C(T)" - 6C (4) " zum zeitweisen Speichern von Daten vorgesehen, und die Schaltung 2C in Fig. ist durch die Schaltung 2C¹A ersetzt."Für die Verriegelungsschaltkreise 6C (T) " - 6C (?) " werden verschiedene Anordnungen vorgesehen, und unter Bezugsnahme auf Fig. 13 wird im folgenden ein Beispiel hierfür beschrieben. Die Schaltung 2C¹A ist identisch zu der Schaltung 2C in Figur 3 in dem Punkt," daß sie auf den ersten Abfall des Signals 1C anspricht und dessen invertiertes Signal 12C¹ abgibt, sie unterscheidet sich aber von der letzteren in dem Punkt, daß sie nicht auf nachfolgende Pegeländerungen des Signals 1C anspricht, solange das Signal 11R auf hohem Pegel ist. Weiterhin unterscheidet sich die

Schaltung 2C¹A von der Schaltung 2C der Figur 3 darin, daß sie ein Signal 15C abgibt, das nach Ablauf einer vorgegebenen Periode nach dem Abfall des Signals 1C einen hohen Pegel annimmt. Die Transistoren Q„₇ - Q-,, werden von dem Signal 15C gesteuert auf "aus" geschaltet, nachdem Kontrolldaten der Detektoren'6C (T) - 6C (4) in die Verriegelungsschaltungen 6C (T) " - 6C(T)" eingegeben worden sind. In dieser Hinsicht haben die Transistoren die Funktion, die Verriegelungsschaltungen 6C (T) " - 6C (T) " von den Detektoren 6C 0 - 6C © abzuschalten.

Unter Bezugnahme auf die Figur 7 wird nun die Betriebsweise des Speichers nach Figur 6 beschrieben.

Die Betriebsart ist die gleiche wie bei dem Ausführungsbcispiel der Figur 3 bis zu der Zeit, wenn Daten auf die Datonleitungspaare I/O (T) - I/O (4) auf dor Basis der Anfangsadresse (ei) des ersten Satzes von Adressen ausgelesen werden.

Jeder der Detektoren 6 C (T) - 6C (T) verstärkt dif ferentiell die Spannungen des korrespondierenden Datenleitungspaars der Datenleitungspaare I/O (T) - I/O Q) und gibt in Übereinstimmung mit den verstärkten Ergebnissen ein Paar von Signalen mit unterschiedlichem Pegel aid Detektordaten (Kenndaten) ab.

Zu der Zeit, zu der der· Prozeß der differentiellen Verstärkung durch die Detektoren 6C (T) - 6C (4) beendet wird, fällt das Signal 15C in denZustand hohen Potentials, und die Verriegelungsschaltungen 6C (T) " - 6C(4) " werden über Transistoren Q_0n - Qoλ 3-ⁿ Zuständen verriegelt, die den von den jeweiligen Detektoren 6'C (T) - 6C (T) abgegebenen .gepaarten Signalen entsprechen. Einer von den Ausgängen der Verriegelungsschaltungen · 6C (T) " - 6C (T) " , beispielsweise der Ausgang der Verriegelungsschaltung 6C 0", wird durch die Auswahlvorrichtung 5ZS unter Ansprechen auf die Adresse fei Jausgewählt, worauf er als Daten (T) vom Ausgangsverstärker 7CS abgegeben wird. Man kann annehmen, daß durch nachfolgendes und successives Verändern der über die Leitungen 3 anzulegenden Spaltenadresse in die Adressen (C2J - (C4 ) Daten (2) - (T) auf der Basis der Ausgänge

der Verriegelungs schaltungen 6C (5) " - 6C (3) " in der kontinuierlichen Betriebsart abgegeben werden können.

Um ein Arbeiten in der "Seiten-Betriebsart" parallel mit einem Arbeiten in der kontinuierlichen Betriebsart starten zu können, wird bei diesem Ausführungsbeispiel das Signal TC in den Zustand hohen Potential gebracht, nachdem der Verriegelungsvorgang für die Verriegelungsschaltungen 6C (T)" 6C (4) " zu Ende geführt worden ist. Als Ergebnis davon wird das Signal 15C in den ursprünglichen Zustand tiefen Potentials durch die Schaltung 2C¹A zurückgebracht, und die Transistoren Q„₇ - Q~. werden "aus" geschaltet. Damit werden die Verriegelungsschaltungen 6C(J) " - 6C (4) " von den Detektoren 6C (T) 6C (4) abgeschaltet. Wie im Fall der "Seiten-Betriebsweise" nach dem Stand der Technik werden dazu simultan die den SpaltenauswahlVorgang betreffenden Schaltungen, d.h. der Puffer 4CA, die Bxtlextungsauswahlschaltung 5CA, die Datenleitungspaare I/O (T) .- I/O (4) und die Detektoren 6C (T) - 6C (f) in Wartezustand (Stand-by-Zustand) des Speichers durch die Schaltung 2CA nach Maßgabe des hohen Pegels des Signals 1C zurückgesetzt.

Wenn der Rücksetzvorgang der Spaltenauswahlschaltungen gestartet worden ist, so wird der in der kontinuierlichen Betriebsart durchgeführte Prozeß bezüglich der Adresse (c2j unabhängig von diesem Rücksetzvorgang ausgeführt und damit wird die nächste Spaltenadresse fc2jüber die Leitungen 3 zu derjenigen Zei.t angelegt, zu der der AusgangsverstärkGr 7CS die Daten © abgegeben hat. Diesbezüglich brauchen bloß die untersten beiden Bits der Adresse (C2J angelegt werden. Der Grund ergibt sich aus folgendem: Da der Puffer 4CA in den Wartezustand beim Ansteigen des Signals 1C gebracht worden ist, spricht er'nicht auf die in den Leitungen 3 befindliche Adresse an. Dementsprechend brauchen die oberen Bits der Adresse (csj nicht angelegt werden. Wie. später beschrieben wird, gilt dies für das Anlegen der nachfolgenden Spaltenadressen (C3) und (c4). Im Ergebnis genügt es, daß nur die oberen Bits der Adresse ( C1) von allen oberen Bits der

Adressen (C1 ; - (C4j eingesetzt werden.

Um selbst dann ein Arbeiten in der kontinuierlichen Betriebsweise zu erlauben, wenn dac Signal 1C sich auf hohem Pegel befindet, hält die Schaltung 2CÄ während des tiefen Pegels des Signals 11R das Signal 12C selbst dann auf hohem Pegel, wenn das Signal 1C in den hohen Pegel zurückkehrt. Auf diese Weise wird ein Arbeiten in der kontinuierlichen Betriebsweise auf der Basis der unteren beiden Bits der Adresse (C2j parallel mit dem Rücksetzen der Spaltenauswahlschaltungen durchgeführt, und Daten (2) werden ausgelesen.

Unter der Voraussetzung, daß das Rücksetzen der den Spaltenauswahl Vorgang betreffenden Schaltungen zu der Zeit beendet worden ist, wenn der Ausgangsverstärker 7CS die Daten (2) abgegeben und auf der Basis der Adresse (C3J ein Arbeiten in der kontinuierlichen Betriebsart gestartet worden ist, ist es für das Starten des nächsten Spaltenauswahlvorganges wünschenswert, daß die Anfangsadresse (elides zweiten Satzes von Adressen (C1 M , (c2 Ί · · - zu der vorerwähnten Zeit empfangen wird, indem zu der genannten Zeit das Signal ic wieder in den Zustand tiefen Potentials gebracht wird.

• Zu diesem Zweck müssen die Adressen (C1M und die Adresse simultan über-die Leitungen 3 angelegt werden. Da für ein Arbeiten in der kontinuierlichen Betriebsart nur die zwei ■ tieferartigen Bits der Spaltenadresse verwendet werden können, werden die zwei tieferseitigeri Bits der Adresse C3 extern über zwei der Leitungen 3 zu der den niederen Bits zugeordneten Seite gesendet, und die oberseitigen Bits der Adresse /ei V, die von deren zwei tieferseitigen Bits verschieden sind, werden über die verbleibenden Leitungen der Leitungen 3 angelegt.· Wenn der auf den zwei tieferseitigen Bits der Adresse ( C3) basierende kontinuierliche Betrieb beendet worden ist, werden bezüglich der Adresse fc4jnur die beiden tieferseitigen Bits in ähnlicher Weise angelegt. Zwischenzeitlich führt der Speicher den Spaltenauswahlvorgang nach Maßgabe der oberseitigen Bits der Adresse (C1M aus, da das Signal 12C auf hohen Pegel zurückgekehrt ist, so daß die

Spannungen der Eingang/Ausgangs-Datenleitungspaare I/O (T) - (4) sich ändern und die Detektoren 6C (T) - (4) arbeiten. Es wird angenommen, daß der Ausgangsverstärker 7CS das Abgeben der Daten (3) und @ für die Adressen fc3) und Cc4) beendet, bevor die Detektoren 6C (T) - @ ihre Tätigkeit nach der Rückkehr des Signals 1C auf tiefen Pegel beenden. Nach dem Ende der Betätigung der Detektoren 6C(T) - (3) wird das Signal 1C wieder auf hohen Pegel gebracht. Daneben nimmt das Signal 15C für einen vorgegebenen Zeitabschnitt einen hohen Pegel an. Demzufolge werden Daten der I/O Leitungspaare I/O (T) - (?) , die auf der Basis der oberseitigen Bits der Adresse fci ¹J ausgelesen wurden, in der Verriegelungsschaltungen 6C (T) " '-6C (4) " eingegeben. Hiermit wird die auf den Adressen C1' , (C2M basierende kontinuierliche Betriebsart gestartet und es werden-Daten (i' i, i2') auf den Anschluß 8 ausgelesen.

Wenn nach dom Ende dor auf der Adresse (C2¹J basierenden kontinuierlichen Betriebsweise die auf der nächsten Adresse

C3¹ basierende nächste kontinuierliche Betriebsweise gestartet werden soll, wird das Signal 1C auf tiefen Pegel gebracht und es werden die oberseitigen Bits der Anfangsasdressen (C1"} des dritten Satzes von Adressen an die den oberen Bits zugeordneten Leitungen der Leitungen 3 angelegt, um für den dritten Satz von Adressen /CVm , ... die kontinuierliche Betriebsart durchzuführen.

Nachfolgend-werden ähnliche Vorgänge wiederholt.

Auf diese Weisο werden UaLern kontinuierlich in einer aus einer kontinuierlichen Betriebsart und der Seiten-Betriebsart bestehenden kombinierten Betriebsart ausgelesen. Wenn das Auslesen der Daten abgeschlossen ist, werden das Signal 1C wie das Signal 1R auf hohen Pegel gebracht und es werden alle Schaltungen innerhalb des Speichers in den Wartezustand zurückversetzt. Wie zuvor beschrieben, werden bei diesem Ausführung'sbeispiel jedesmal dann, wenn das Signal IC einen tiefen Pegel annimmt, die Prozesse bis zum Ende der Prozesse der Detektoren 6C G) - G) ausgeführt. Bei solchen

Prozessen werden jedesmal vier Daten zur Verfügung gestellt, sie werden kontinuierlich an dem Anschluß 8 abgegeben. Damit können kontinuierlich ohne Unterbrechung an dem Anschluß 8 Daten abgenommen werden.

Die vorangehende Beschreibung betraf nur can Auslesevorgang, das Schreiben kann natürlich ähnlich ausgeführt werden. Im Fall des Schreibens ist es ungünstig, daß die Adresse eines einzuschreibenden Bits sich-,während dieses Vorganges ändert. Daher kann die Schreibadresse in dem Zyklus der nächsten Seiten-Betriebsweise angelegt werden.

Bei diesem Ausführungsbeispiel erhält man die oberseitigen Bits der Anfangsadresse (el M des zweiten Satzes von Adressen, wenn man die zwei tieferseitigen Bits der Adresse (C3j erhält. Dies ändert sich jedoch in verschiedener Weise in Abnängigkeit der Ausführungsgeschwindigkeit des Speichers und seiner Konstruktion; und- dieser' Gesichtspunkt des Ausführungsbeispiels ist nicht beschränkend gemeint. Natürlich ist. die Zahl k von kontinuierlich auszulesenden Daten nicht auf vier beschränkt, sondern kann in verschiedener Weise verändert werden. Weiterhin können wenigstens k Daten kontinuierlich ohne Zeitzwischenraum abgeleitet werden, wenn die Zykluszeit t„_c der Seiten-Betriebsweise und die Zykluszeit t„_s_, bei der kontinuierlichen Betriebsweise in der Beziehung t„_ - k-t„„„ stehen. Selbst wenn t_cc > k-t „_c gilt, so tritt nur eine kleine Zeitlücke auf, und der Effekt dieses Ausführungsbeispiels geht nicht verloren.

Die Menge von Daten, die bei diesem Ausführungsbeispiel kontinuierlich mit' hoher Geschwindigkeit ausgelesen bzw. eingeschrieben werden können, ist j - k, wobei j_ ^^e Zahl der

30. Seiten-rBetriebsweisen bezeichnet. Sie ist erheblich über den Wert des vorangehenden Ausführungsbeispiels erhöht. Das bedeutet, daß gemäß diesem Ausführungsbeispiel ein kontinuierliches Hochgeschwindigkeits-Lesen/Schreiben, das eine Zeit von 1/2 bis 1/5 derjenigen der Seitenbetriebsweise nach dem Stand der Technik benötigt, mit einem der Seiten-Betriebsweise

des Standes der Technik im wesentlichen gleichen Arbeitsformat ermöglicht wird.

Die beschriebene Betriebsart des aus dem kontinuierlichen Modus und dem.Seiten-Modus bestehenden kombinierten Modus ist ebenfalls bei einem Speicher realisierbar, der aus dynamischen Schaltungen besteht. .

Bevor ein solches Ausführungsbeispiel beschrieben wird, wird ein Überblick über einen nur mit dynamischen Schaltungen aufgebauten Speicher gegeben, der nur ähnlich zu dem Speicher der Figur 3 ein Arbeiten im kontinuierlichen Modus ausführt.

Der Speicher gemäß Figur 8 ist happtsächlich dadurch von dem Speicher gemäß Figur 3 unterschieden, daß der Puffer 4C¹S die Auswahlvorrichtung 5ZS und der Ausgangsverstärker 7CS in Figur 3 jeweils durch einen Puffer 4C, eine Auswahlschaltung 5Z und einen Ausgangsverstärker ?C vom dynamischen Tpy ersetzt sind und weiterhin dadurch, daß Impulsgeneratoren 2CA und 2C¹ bei der Figur 3 jeweils durch Pulsgeneratoren 2CD und 2C¹B ersetzt sind. Der in Figur 3 dargestellte Dateneingangspuffer 100S ist ebenfalls durch eine dynamische Schaltμng ersetzt, jedoch werden Teile, die das Schreiben von Daten betreffen, aus Gründen der Übersichtlichkeit bei der Darstellung der Figur 8 weggelassen. Die Schaltung 2CD ist mit der Schaltung 2CA bezüglich des Punktes identisch, daß das invertierte Signal 12C des Signals 1C nach Maßgabe des Abfalls des Signals 1C nur dann abgegeben wird> wenn dieses Signal 1R auf tiefem Pegel ist, das bedeutet, wenn das Signal 11R auf hohem Pegel ist. Die erstere Schaltung unterscheidet sich von der- letzteren Schaltung darin, daß nur dann, wenn das Signal 11R auf tiefem Pegel ist, die letztere auf das Ansteigen des Signals 1C anspricht, um das Invertieren des Pegels des Signals 1.2C und das Erzeugen eines Signals zum Vorladen der für den Zeilenauswahl vor gang zu dieser Zeit relevanten Schaltkreise zu erzeugen.

Die Schaltung 2C¹B stimmt mit der Schaltung 2C¹ der Figur 3 darin überein, daß der Pegel des invertierten Ausgangs 12C jedesmal geändert wird, wenn der Pegel des Signals 1C

invertiert wird, jedoch unterscheidet sich die Schaltung 2C¹B von der Schaltung 2C darin, daß sie jedesmal dann, wenn das Signal 1C ansteigt, ein Vorladungssignal erzeugt, mit dem der Puffer 4C¹, der Wahlschalter 5Z und der Ausgangspuffer 7C in den Wartezustand gebracht werden.

Die Figur 9 zeigt ein Zeitdiagramm für den Betrieb des Speichers der Figur 8. Wie man anhand von Figur 9 sehen kann, sind bei dem Spaltenauswahlvorgang, der auf den Spaltenadressen R basiert, und bei dem Zeilenauswahlvorgang, dor auf

.10 den Zeilenadressen (C1j basiert, die Wirkungsweisen bis zum

Abgeben der ersten Daten (T) völlig gleich wie bei dem Speicher der Figur 3.

Bei dem Speicher der Figur 8 steigt das Signal 1C zu der Zeit an, wenn der Ausgangsverstärker 7C die Daten (T) liefert. Dementsprechend werden durch die Schaltung 2C¹B der Puffer 4C, die Auswahlvorrichtung 5Z und der Ausgangsverstärker 7C wieder in den Wartezustand zurückgebracht. Da zu dieser Zeit das Signal 11R auf hohem Pegel ist, spricht die Schaltung 2CD überhaupt nicht auf das Ansteigen des Signals IC an. Daher behalten der Puffer 4CA, der Bitleitungsauswahl-ί·, cha I I. cm; ·>(' und die Do t.o>. I nrcii f>C (T) - (/O ihre Zunttindo bis dahin bei., ohne vorgeladen zu werden.

Zu der Zeit, zu der die ersten Daten (T) von dem Ausgangsverstärker 7C abgegeben v/erden, wird das Signal 1C angehoben.

Nach Maßgabe des Ansteigens des Signals 1C erzeugt die Schaltung 2C'B ein Signal (die Signalleitungen dazu sind in den Figuren fortgelassen), mit dem die für die kontinuierliche Betriebsweise relevanten Schaltungen 4C', 5Z und 7C in den Wartezustand vor-aufgeladen werden, und bringt das Signal 12C auf den tiefen Pegel. Bevor diese Schaltungen in den Wartezustand zurückkehren, werden über die Leitungen 3 die zwei tieferen Bits der nächsten Spaltenadresse (C2) angelegt. Es ist zu beachten, daß zu dieser Zeit selbst dann, wenn die oberen Bits der Adresse (C2j über die Leitungen 3 zugeführt werden, die Schaltung 4CA nierauf nicht anspricht, so daß

ein Anlegen der oberen Bits über die Leitungen 3 ohne Bedeutung ist. Am Ende der Rückkehr in den Wartezustand wird das Signal 1C auf den tiefen Pegel gebracht. Die Schaltung 2C¹B spricht auf diesen Pegel an und stoppt die Übertragung des Vor-Aufladungssignals und bringt das Signal 12C' auf hohen Pegel. Beim Ansteigen des Signals 12C empfängt der Puffer 4C die beiden niedrigen Bits der Adresse ic2) und liefert die entsprechenden internen Adressensignale 14C und 14C. Danach wird wie im Fall der Adresse (C-1J der Ausgang des Detektors 6C(2) durch die Auswahlvorrichtung 5Z ausgewählt, und von dem Ausgangsverstärker 7C werden Daten 2 abgegeben. Nachfolgend werden in der gleichen Woise die beiden tieferen Bits der Adressen (C3j und KM J aufeinanderfolgend zugeführt und Daten (3) und (3) werden aufeinanderfolgend abgegeben. Danach erhalten die Signale 1C und 1R hohe Pegel, die Schaltung 2R spricht auf den Anstieg des Signals 1R an um die Schaltung 5R, das Zellenfeld 100 usw., die für die Zeilenauswahl relevant sind, vor-aufzuladen und sie in den Wartezustand zurückzusetzen. Zu diesem Zeitpunkt nimmt das Signal 11R einen tiefen Pegel an und nach Maßgabe des tiefen Pegels des Signals 11R und dem hohen Pegel des Signals 1C erzeugt die Schaltung 2CD ein Signal zum Vor-Aufladen der Schaltungen 4CA, 5C und 6C (T) - @ , die für die Spaltenauswahl relevant sind und sie bringt das Signal 12C auf tiefen Pegel.

Auf diese Weise können Daten (T) - (4) in der kontinuierlichen Betriebsweise unter Verwendung, dynamischer Schaltungen ausgelesen werden. Der Speicher nach Figur 8 kann gegenüber dem Speicher der Figur 3, der die kontinuierliche Betriebsweise mit statischen Schaltungen ausführt, als unterschiedlich in dem Punkt angesehen werden, daß jedesmal dann, wenn eine Dateneinheit geliefert wird, die für die kontinuierliche Betriebsweise relevanten Schaltungen in den Wartezustand vor-aufgeladen werden. Daher kann ein Speicher, der in einer aus der kontinuierlichen Betriebsweise und der Seiten-Betriebs-

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weise zusammengesetzten kombinierten Betriebsweise arbeitet, leicht entsprechend der Figur 10 auf der Basis der Figur 6 aufgebaut werden.

Der Speicher der Figur 10 unterscheidet sich von dem Speicher der Figur 6 nur darin, daß der Puffer 4C', die Auswahlvorrichtung 5Z und der Ausgangsverstärker 7C, die vom dynamischen Typ sind und in dem Speicher, der Figur 8 verwendet wurden, eingesetzt werden und daß der Impulsgenerator 2CD in Figur 8 durch den Impulsgenerator 2CA, der in dem Speicher der Figur 6 verwendet.wird, und durch eine im einzelnen in Figur 11 dargestellte Schaltung 2CE ersetzt ist, und daß der Impulsgenerator 2C¹A in Figur 6 mit einem Impulsgenerator 2C¹D, der nach Maßgabe des Signals 1C ein Signal 12C' erzeugt, und mit einer Schaltung 2CE, die nach Maßgabe des Ausgangs der Schaltung 2CE ein Signal 15C erzeugt, ersetzt ist.

Die Schaltung 2CE liefert ein Signal 1C nach Maßgabe ■des Signals 1C, wenn das Signal 1R auf tiefem Pegel ist. Entsprechend der Figur 12 fällt das-Signal 1C nach Maßgäbe des ersten Abfalls des Signals 1C (Intervall I) ab, und es fällt innerhalb einer Zeitperiode, in der das Signal 1C viermal einschließlich des ersten Abfalls (Intervalle II - V) abfällt, einmal ab. Wie später beschrieben wird, kann das Signal ~\C' mit einer Häufigkeitszahl abfallen, die ein Viertel der gesamten Häufigkeitszahl für das Abfallen des Signals 1C ist, und der .Abfall in dem Intervall V ist nicht immer notwendig. Hierbei bezeichnen die Zahlen 4 und 1/4 die Zahl k von Daten, die in der kontinuierlichen Betriebsweise ausgelesen werden sollen, bzw. die dazu inverse Zahl.

In Figur 11 bezeichnen die Bezugszeichen 202 und Schaltungen zum Teilen der Frequenz des Signals 1C auf 1/4 (d.h. 1/k). Hierbei ist ein Ausführungsbeispiel dargestellt, das ein bekanntes J-K-Flip-Flop verwendet. Es ist natürlich möglich, wie unter Verwendung von anderen Flip-

— ί I —

Flop-Typen aufzubauen, z.B. mit Flip-Flops des D-Typs. Als das J-K-Flip-Flop wird ein solches verwendet, dessen Zustand durch den abfallenden Teil des als Taktimpulssignal Cp angelegten Signals 1C invertiert wird (Triggerung durch die negative Kante). Das Bezugszeichen 204 bezeichnet ein S-R-Flip-Flop, das die Startzeit eines Betriebsvorgangs erkennt und dessen Zustand durch die ansteigenden Teile der Eingangssignale S und R invertiert wird. Dabei ist das Rücksetzen (oder Setzen) der jeweiligen Flip-Flops in deren Anfangszustand nicht dargestellt, mit dem selbst in dem Fall, bei dem der Speicherbetrieb auf halbem Wege abgebrochen wird, im nächsten Zyklus ein normaler Betrieb gestartet werden kann. Dieses gilt ebenso für die folgenden Ausführungsbeispiele. Das Bezugszeichen 205 bezeichnet einen Inverter, die Bezugszeichen 206 bis 209 UND-Schaltungen, das Bezugszeichen 210 eine ODER-Schaltung.

Der nicht-invertierte Ausgang 218 des Flip-Flops 204 steigt an, wenn das Signal 1R wie auch das Signal 1C hohes Potential (am Ende des Vorgangs) angenommen haben, und er fällt zu der Zeit ab, wenn der Vorgang gestartet wird (wo-. bei das Signal 1R auf tiefem Potential ist),und das Signal 1C zum erstenmal ansteigt. Der invertierte Ausgang 212 des Flip-Flops 202, der nicht-invertierte Ausgang 213 des Flip-Flops 203, das Signal 218 und der invertierte Ausgang 219 des Flip-Flops 204 werden durch Gatter 208 bis 210 logischen Operationen unterworfen, um so das Signal 1C zu bilden.

Entsprechend der Figur 12 nimmt demzufolge das Signal 1C tiefen Pegel an in dem Intervall I, in dem das Signal 1C den ersten tiefen Pegel einnimmt, und in den Intervallen II - V ab den Zeitpunkten, zu denen das Signal 1C zum

(3 + 4 χ a)-ten Mal ( α = 0, 1, 2 ) den tiefen Pegel

annimmt bis zu den Zeitpunkten, zu denen das Signal 1C zum (5 + 4 χ a)-ten Mal den tiefen Pegel annimmt.

Dieses Signal 1C¹ wird der Schaltung 2CA zugeführt.

Während das Signal 1C der Schaltung 2CA in Figur 6 zugeführt worden ist, wird das Signal 1C" der Schaltung 2CA in Figur 10 anstelle des Signals 1C zugeführt.

Die Schaltung 2C¹D unterscheidet sich von der Schaltung 2C¹B der Figur 8 nur darin, daß erstere keinen Schaltungsteil zum Erzeugen des Signals 15C besitzt. Die Schaltung 2C¹E besteht aus jenem Teil der Schaltung 3CA in Figur 8, die das Signal 15C erzeugt. Sie ist an die Schaltung 2CE angeschlossen, so daß nach Maßgabe des Ausgangs 1C der Schaltung 2CE das Signal 15C erzeugt wird.

• Die Figur 13 zeigt ein Schaltungsbeispiel für die Verriegelungjsschaltung 6C (T) " . Die anderen Verriegelungsschaltungen' 6C @ " bis 6C (3) " sind ähnlich aufgebaut. Wie zuvor erwähnt, kann der hier dargestellte Schaltungsaufbau ebenso auf den Speicher der Figur 6 angewendet werden. Entsprechend der Figur 13 besteht die Verriegelungsschaltung aus Transistoren Q,_i und Q_T _ und Kondensatoren C_ _Λ und

Ii I J-j Z Jb I

C . Wenn das Signal 15C hohes Potential angenommen hat,

L2
werden die Transistoren Q₂₇ und Q„„ auf "ein" geschaltet, und Ausgangssignale des Detektors 6C¹Cj) werden zu Knoten (S) und (B) übertragen. Wenn das Signal 15C tiefes Potential angenommen hat, werden die Transistoren Q_₇ und Q„_R "aus"-geschaltet, und die vorher erwähnten Signale bezüglich der Knoten (A) und (B) beschränkt und werden jeweils in Kapa-Zitaten C .. und C ~ ⁱⁿ Form von Ladungen erhalten. Das bedeutet, daß die Ausgangssignale des Detektors 6C (T) verriegelt sind. Zu dieser Zeit sind die Signale der Knoten (A)

und (S) wechselweise die invertierten Signale der anderen, und jeder der Transistoren Q_.. und Q₁-schaltet nach Maßgäbe der Signale auf den Knoten(A) und (S)auf "ein". Ist der Knoten (A) auf hohem Potential (d.h..der Knoten (b) ist auf tiefem Potential), so schaltet der Transistor Q_{T Λ}

auf "ein" und der Transistor Q__o auf "aus", so daß der Auswahlschaltung 201 ein hohes Potential zugeführt wird. Befindet sich der Knoten(A) auf tiefem Potential (d.h. der

Knoten (S) ist auf hohem Potential), so wird der Transistor Q_T1 auf "aus" und der Transistor Q_ _? auf "ein" geschaltet, so daß an die Auswahlschaltung 201 ein tiefes Potential abgegeben wird.

Wie zuvor beschrieben, schalten die Transistoren Q_{T Λ} und 0_2 nicht simultan auf "ein", so daß ein überflüssiger Leistungsverbrauch verhindert wird. Die zu verriegelnden Signale werden nur durch das Signal 15C verändert, und es ist kein besonderes Signal notwendig, um diese Schaltung in den Wartestand zurückzubringen. Natürlich müssen für einen normalen Betrieb der Verriegelungsschaltung die Detektoren 6C (T) - 6C (4) genügend ansteuerbar sein, um das Laden und Entladen der Kapazitäten C₁ und C_r „ zu ermöglichen. .

Unter Bezugnahme auf die Figur 14 wird nun der Betrieb des Speichers gemäß Figur 10 beschrieben» Wenn infolge des tiefen Pegels des Signals 1R das Signal 1C erstmals tiefen Pegel angenommen hat, so nimmt das Signal 1C¹ synchron dazu den tiefen Pegel an. Nach Maßgabe des.ersten Abfalls des Signals 1C¹ wird der Spaltenauswahlvorgang völlig ähnlich zu dem Fall der Figur 6 ausgeführt, und die festgestellten Daten werden in die Verriegelungsschaltungen 6C (£)" - 6C(T)" gesetzt. Demgegenüber beendet nach Maßgabe des Abfallens des Signals 1C die Schaltung 2C¹D das Vor-Aufladen des Puffers 4C, der Auswahlschaltung 5Z und des Ausgangsverstärkers 7C und bringt das Signal 12C auf hohen Pegel. Nach Maßgabe des Ansteigens des Signals 12C' wird die auf den beiden unteren Bits der Adressen |C1j - (c4j basierende Betriebsweise in kontinuierlichem Modus völlig ähnlich zu dem Fall der Figur gestartet, und von dem Anschluß 8 werden Daten (T) ausgelesen.. Um hierbei die MOS Transistoren Q₂T "" Q34 ^{zu der} Zeit auf "ein" zu schalten, zu der die Daten auf die Datenleitungspaare I/O (T)- (J) ausgelesen worden sind, ist eine Schaltung 2C¹E vorgesehen, die das Signal 15C synchron mit

dem Starten des Spaltenauswahlvorgangs auf hohen Pegel bringt. Um die "Seiten-Betriebsweise" parallel zu der kontinuierlichen Betriebsweise auszuführen, wird das Signal 1C¹ angehoben, wenn das Signal 1C zuvor angestiegen ist. Nach Maßgabe des Ansteigens des Signals 1C¹ gibt die Schaltung 2CA das Signal zum Zurückstellen der für die' Spaltenauswahl relevanten Schaltungen 4CA, 5CA und 6C G) - (?) in den vor-aufgeladenen Wartezüstand ab. Bei der Durchführung des Zurückstellens der Schaltungen in den Wartezustand wird das Signal 1C wiederholt geändert und die auf den Adressenfc2) - (C4) basierende kontinuierliche Betriebsweise wird in der gleichen Weise wie bei Figur 8 fortgesetzt. Es wird nun angenommen, daß der Rückstellvorgang beendet ist, bevor die auf der Spaltenadresse (C3 ) basierende kontinuierliche Betriebsweise gestartet wird. Wenn die zwei tieferen Bits der Adresse (c3 ) über die ' Leitungen 3 zugeführt werden, so werden die oberen Bits der Anfangsadresse (C1 ') des nächsten Satzes von vier Adressen (CI¹) ~(C4M bereitgestellt. Wenn das Signal 1C danach abgefallen ist, wird die auf der Adresse C1' basierende Zeilenauswahl gestartet. Zwischenzeitlich wird die auf der Adressefc3J basierende Arbeitsweise im kontinuierlichen Modus parallel ausgeführt. Nachfolgend werden die Seiten-Betriebsweise und die kontinuierliche Betriebsweise parallel in der gleichen Weise wie bei der Figur ausgeführt. Im Fall der Figur 10 sind die für die kontinuierliche Betriebsweise relevanten Schaltungen 4C', 5Z und IC vom dynamischen Typ. Daher unterscheidet sich die Betriebsweise des Speichers nach Figur 10 von der des Speichers in Figur 6 darin, daß der Vorgang des Vor-Aufladens dieser Schaltungen in den Wartezustand mittels der Schaltung 2C¹D ebenso wie bei der Figur 8 jedesmal notwendig wird, wenn ein Arbeiten in der kontinuierlichen Betriebsweise nach Maßgabe der zwei untersten Bits der SpaltenadresseniC1J - (C4 ) beendet worden ist.

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Dementsprechend hat der Speicher gemäß Figur 10 gegenüber der Figur 6 eine um die für das Vor-Aufladen erforderliche Zeitperiode kleinere Arbeitsgeschwindigkeit. Da jedoch alle Schaltungen des Speichers der Figur 10 von dynamischem Typ sind, verbraucht er weniger Leistung als der Speicher gemäß Figur 6. Dies gilt ebenso für den Vergleich der jeweiligen Speicher der Figuren 3 und 6. (3) Kontinuierlicher Zeilen-Modus Wie zuvor beschrieben können bei dem obigen Ausführungsbeispiel j χ k Daten mit hoher Geschwindigkeit verarbeitet werden. Diese Datenmenge ist auf einen Bereich begrenzt, der durch eine Zeilenauswahladresse festgelegt ist. Das nachfolgend beschriebene Ausführungsbeispiel ist derart, daß das vorangehende Konzept - d.h. das Konzept, bei dem während der kontinuierlichen Betriebsweise die anderen Schaltungen betrieben werden und damit die bloße kontinuierliche Betriebsweise ohne Unterbrechung ausgeführt wird - weiter ausgedehnt, so daß sowohl die Zeilenauswahl wie die Spaltenauswahl ausgeführt werden und alle Daten des Speichers mit hoher Geschwindigkeit und kontinuierlich ausgelesen werden.

Figur 15 zeigt ein Ausfüh'rungsbeispiel, das einen ähnlich zu dem Ausführungsbeispiel der Figur 10 aus dynamischen Schaltungen aufgebauten Speicher darstellt.

. Der Speicher der Figur 15 unterscheidet sich von dem Speicher der Figur 10 darin, daß die in Figur 16 im einzelnen dargestellte Schaltung 2CF. anstelle des Impulsgenerators 2CE der Figur 10 angesetzt wird,und daß die von der Schaltung 2CF gebildeten Signale 1C" und 1R¹ den Schaltungen 2CA und 2R anstelle der Signale 1C" und IR bei'Figur 10 zugeführt werden.

Die Schaltung 2CF gibt nach Maßgabe des Signals 1C Signale 1R¹ und 1C" ab, wenn das Signal 1R auf tiefem-Pegel ist. Entsprechend der Figur 17 fällt das Signal 1R¹ nach Maßgabe des ersten Abfalls des Signals 1R (Intervall I - R) ab, und es fällt einmal ab innerhalb einer Zeitperiode, in

der das Signal 1C viermal einschließlich des ersten Abfalls abfällt. (Intervalle H-R bis V-R) .

Ähnlich zu dem Signal 1R¹ fällt das Signal 1C" nach Maßgabe des Abfalls des Signals 1C (Intervall I-C) ab, und es fällt einmal ab innerhalb einer Zeitperiode, in der das Signal 1C viermal einschließlich des ersten Abfalls (Intervalle II-C bis V-C) abfällt. Wie man anhand von Figur 17 erkennen kann, unterscheiden sich das Signal 1R¹ und das Signal 1C darin, daß das Zeitintervall,, in dem das erstere auf tiefem Pegel liegt, gleich 2 Zyklen des Signals 1C ist, während das Zeitintervall des letzteren gleich einem Zyklus des Signals 1C ist. Die erwähnte Zeitbeziehung, ist ein Beispiel, bei dem eine kontinuierliche Betriebsweise hoher Geschwindigkeit (C1 : - (C4 ;) - mit. k =.4.

durchgeführt wird; sie wird natürlich nach Maßgabe der Zahl k geeignet verändert.

Das Signal 1R¹ oder 1C" fällt nur 1/4 mal so oft wie das Signal 1C ab, und ein Abfallen in dem Intervall V-R oder -C ist nicht immer notwendig. Hierbei bezeichnen die Zahlen 4 bzw. 1/4 k bzw. 1/k.

In der Figur 16 sind die gleichen Teile wie bei der Schaltung 2CE der Figur 11 mit den gleichen Bezugszeichen versehen. Die Schaltung 2CF in Figur 16. unterscheidet sich von der Schaltung 2CE der Figur 11 darin, daß eine UND-Schaltung 222 und eine ODER-Schaltung 224 hinzugefügt sind, .und daß eine ODER-Schaltung 210¹ mit drei Eingängen anstelle der ODER-Schaltung 210 mit zwei Eingängen gesetzt ist.

Die Flip-Flops 202 bis 204 führen die gleichen, zuvor beschriebenen Arbeiten aus. ihre Ausgänge sind logischen Operationen durch die Gatter 208 - 210', 222 und 224 unterworfen, so daß die bereits erläuterten Signale 1R¹ und .1C" gebildet worden. Demzufolge nimmt entsprechend der Figur 17 das Signal 1R¹ einem bieten Pegel in dem Intervall 1-R an, das von dem Zeitpunkt, zu dem das Signal 1R tiefen Pegel annimmt, bis zu dem Zeitpunkt reicht, zu dem das Sig-

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nal 1C zuerst ansteigt, sowie in den Intervallen II-R bis V-R von den Zeitpunkten, zu denen das Signal IC den tiefen

Pegel zum (3 + 4 a)-ten Mal (α = O, 1, 2 ) annimmt,

bis zu den Zeitpunkten, zu denen das Signal 1C zum (5+4 a)-ten Mal beginnt, den tiefen Pegel anzunehmen. Andererseits nimmt das Signal 1C" den tiefen Pegel in dem Intervall I-C an, in dem das Signal 1C den ersten tiefen Pegel einnimmt, sowie in den Intervallen H-C bis V-C, die von den Zeitpunkten, zu denen das Signal 1C das

TO (4+4 α)-te Mal tiefen Pegel annimmt, bis zu den Zeitpunkten, zu denen das Signal 1C zum (5+4 a)-ten Mal tiefen Pegel annimmt.

Das auf diese Weise gebildete Signal 1R¹ wird an die .Schaltung 2R angelegt, das Signal 1C" an die Schaltung 2CA. Bei der Figur 10 wird das Signal 1R an die Schaltung 2R, und das Signal 1C' an die Schaltung 2CA angelegt, wohingegen in Figur 15 das Signal 1R¹ an die Schaltung 2R und das Signal 1C" an die Schaltung 2CA angelegt wird.

Die Figur 18 zeigt im einzelnen die Betriebswellenformen des vorliegenden Speichers. Der vorliegende Speicher unterscheidet sich von dem Speicher der Figur 10 darin, daß in dem letzteren die kontinuierliche Betriebsart und die •"Seitr;ri-Datri.cbr:art" pcirallel durchgeführt werden, wohingegen die kontinuierliche Betriebsart und die normalen Zeilen- und Spaltenauswahlvorgänge in der letzteren kontinuierlich und parallel ausgeführt werden. Die Zeilen- und Spaltenauswahl-Speichervorgänge bis zu der Schaltung der Transistoren Q_?7' ~ Qo₄ und die kontinuierliche Betriebsweise in dem nachfolgenden Teil werden parallel und kontinuierlich ausgeführt.

Wenn das Signal 1R tiefen Pegel annimmt, nimmt das Signal 1R¹tiefen Pegel an. Nach Maßgabe dieses tiefen Pegels wird der auf dem Adresseneingang (K) basierende Zeilenauswahl Vorgang in der gleichen Weise wie bei Figur 10 ausgeführt. Nachfolgend nimmt das Signal 1C" tiefen Pegel an, wenn das Signal 1C tiefen Pegel annimmt. Sodann wird der

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auf den oberen Bits der Adresse(el) basierende Spaltenauswahlvorgang wie in Figur 10 ausgeführt, und die festgestellten Daten werden in die Verriegelungsschaltung 6C (T) " - 6C (4) " gesetzt. Danach steigen zu der Zeit, zu der das Signal 1C zum erstenmal ansteigt, die Signale 1R¹ und 1C" an. Für die Vorbereitung der nächsten Zeilen- und Spaltenauswahlvorgänge sprechen die Schaltungen 2R und 2CA auf das Ansteigen an, um die für diese Vorgänge ■ relevanten Schaltungen in den Wartezustand■in der gleichen Weise wie bei Figur 10 zurückzusetzen. In der Zwischenzeit wird unter Ansprechen auf das Signal 1C, das auf den tieferen zwei Bits der AdressenfC1j - (C4) basierende Arbeiten in der kontinuierlichen Betriebsweise wie in Figur 10 ausgeführt, so daß die Daten (T) - (4) kontinuierlich von dem Anschluß 8 ausgelesen werden.

Es wird nun unterstellt, daß wie im Fall der Figur der Rücksetzvorgang für diejenigen Schaltungen, die für die Zeilen- und Spalten-Auswahlvorgänge relevant sind, beendet worden ist, bevor das Arbeiten in der kontinuierliehen Betriebsweise, das auf der Adresse (c3j basiert, gestartet ist. Bei Anlegen der.Adresse (C3j fällt das Signal 1R¹ nach Maßgabe des Signals TC ab, und es wird der Zeilenauswahlvorgang gestartet auf der Basis der ZeilenauswahladresseiR )' des nächsten Satzes von vier Adressen, die simultan mit der Adresse!C3; über die Leitung 3 ange-

V_y /-ν

legt werden. Zu dieser Zeit wird das auf den Adressen ( C3] basierende Arbeiten in der kontinuierlichen Betriebsweise parallel dazu ausgeführt. Wenn nachfolgend die Adresse MZ4j angelegt wird, so fällt das Signal 1C" nach Maßgabe des Signals 1C ab, und der auf der Spaltenauswahladresse ic V basierende Spaltenauswiihlvorgang wird ähnlich zu dem obigen gestartet. Zu dieser Zeit wird die auf der Adresse!C4) basierende kontinuierliche Betriebsweise parallel dazu aus-

geführt. Wenn die auf den Adressen (R y und (C J¹ basieren-'35 den Zeilen- und Spaltenauswahlvorgänge in dieser Weise be-

endet sind, werden die festgestellten Daten in die Verriegelungsschaltungen 6C 0 " - 6C(D" gesetzt, wie zuvor beschrieben worden ist.

Nachfolgend werden die Zeilen-und Spaltenauswahlvorgänge und das Arbeiten in der kontinuierlichen Betriebsweise in ähnlicher Weise parallel zueinander ausgeführt.

Wenn bei diesem Ausführungsbeispiel die Zeilenadresse in der Phase von ΓC3) o.a. zugeführt wird, so wird das Zuführen einer Adresse, die für die kontinuierliche Betriebsweise in (c3J zugeführt werden muß, unmöglich. Diesbezüglich ergibt sich keine Schwierigkeit, wenn der Speicher so aufgebaut ist, daß die Zahl von Zeilenadressen kleiner als die Zahl der Spaltenadressen ist. Wenn es nötig ist, daß beide Zahlen gleich sind, so kann die notwendige Komponente von (C3) auf einmal mit den oberen Bits der Eingangsleitungen 3 angelegt werden, wenn (C2jangelegt wird. D.h., die Adressen für die kontinuierliche Betriebsweise werden bei dem insoweit beschriebenen Ausführungsbeispiel sukzessiv zugeführt, aber sie können auch kol- lektiv auf einmal zugeführt werden.

Betrachtet man weiterhin die Methode der Datenadressierung, so ist das Verfahren, bei dem die kontinuierlich hervorzuholenden Daten in den Zeilenadressen übereinstimmen und sich nur in den Spaltenadressen unterscheiden, hauptsächlich in den vorangehenden Ausführungsbeispielen erklärt worden. Natürlich ist dieses Verfahren nicht für die vorliegende Erfindung wesentlich, sondern es kann in allen Ausführungsbeispielen verändert werden, beispielsweise zu einem Verfahren, bei dem nur die Spaltenadressen· sich unterscheiden, während die Zeilenadressen überein- · sb.iinmem, ao daß die Adrcur.cn id J - (C4J air,- '/eilenadrassen zugeführt werden, oder beispielsweise ein Verfahren, box dem die Adressen von Zeilen und Spalten zusammen auftreten. Entsprechend dem hier gegebenen Ausführungsbeispiel wird die kontinuierliche Betriebsweise ermöglicht ohne Beschränkung auf die Zahl von Daten (innerhalb des Bereiches

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der Gesamtkapazität des Speichers). Es wird ferner ermöglicht, den Speicher so zu verwenden, als wäre er ein Schieberegister hoher Geschwindigkeit. Obwohl hier das Verfahren des dynamischen Typs angegeben worden ist, kann natürlich nicht nur die Seiten-Betriebsweise sondern auch die ganz gewöhnliche Speicherbetriebsweise mit der kontinuierlichen Betriebsweise bei dem statischen Typ kombiniert werden, wie im Hinblick auf die gleiche Idee unter Bezugnahme auf Figur 6 erläutert wurde.
.io (4) Modifizierte Ausführungsbeispiele

Bei der kontinuierlichen Betriebsart der vorangehenden Ausführungsbeispiele kann die Folge, in der die vier Daten ausgelesen werden, willkürlich durch die zwei unteren Bits der Adressen (C1j- (c*\ festgesetzt werden. Es ist T5 jedoch auch eine Konstruktion möglich, in der die Reihenfolge im voraus festgelegt ist.

Zu diesem Zweck kann beispielsweise die Auswahlvorrichtung 5Z in Figur 8 durch einen Decoder 5ZA ersetzt werden, der so aufgebaut ist, daß er die Ausgangsleitungen Z (T) bis (5) in der erwähnton Folge jedesmal dann auswählt, wenn das Eingangssignal 12C hohen Pegel hat. Als solche Schaltung 5ZA können vorgesehen sein ein Schieberegister von vier Stufen, das sukzessive die die Auswahl leitenden Impulse jedesmal dann verschiebt, wenn das Signal 12C) zugeführt wird, und dessen jeweilige.Stufen direkt an die Leitungen 2 0- (T)angeschlossen ist, sowie eine Flip-Flop-Schaltung, die die Frequenz des Signals 12C teilt,und das Signale zur sukzessiven Auswahl der Leitungen Z (T) (D liefert, usw.

Ein weiteres Beispiel zum Auslesen der vier Daten in der festen Folge bei der kontinuierlichen Betriebsart ist in'Figur 19 dargestellt. Der Decoder 5Z und die Auswahlschaltung 201 sind durch ein vierstufiges Schieberegister SR ersetzt, bei dem die Ausgänge der Detektoren 6C (T) 6C (|) parallel gesetzt werden, und das die Schiebeoperation unter Verwendung des Signals 12C' ausführt. Der Aus-

gang des Schieberegisters SR ist an den Ausgangsverstärker 7C angeschlossen. Damit werden jedesmal dann, wenn das Signal T2C erzeugt wird, Daten zu dem Ausgangsverstärker 7C in vorgegebener Reihenfolge übertragen, und sie können kontinuierlich von dem Ausgangsanschluß 8 abgenommen werden.

Bei den obigen Beispielen ist die Folge der vier in der kontinuierlichen Betriebsweise zu verarbeitenden Daten festgelegt.· Daher sind die tieferen zwei Bits der Spaltenadressen, die für die Festlegung der Folge bei dem Ausführungsbeispiel der Figur 8 notwendig sind, unnötig geworden, und dies trägt zur Verminderung der Eingangs/Ausgangs-Anschlüsse des Speichers (Zahl der Anschlußstifte eines Bauteils) bei. Der Decoder 5Z und die Auswahlvorrichtung 201 können ebenfalls so aufgebaut sein, daß für die Festlegung der ersten Dateneinheit der vier in der kontinuierlichen Betriebsweise auszulesenden Daten nur die unteren zwei Bits der Spaltenadresse der ersten Dateneinheit zugeführt werden, woraufhin die drei der ersten Dateneinheit folgenden Dateneinheiten in fester Folge ausgelesen werden. Beispielsweise.kann das Schieberegister SR in Figur 19 no aufgebaut sein, daß dessen Inhalt zyklisch zirkuliert und ein Ausgangssignal von einem Teil liefert, der die Anfangsdaten festlegt.

Bei diesen Modifikationen ist die Folge der abzugebenden Daten im voraus festgelegt. Daher wird ein Betrieb mit höherer Geschwindigkeit als bei dem vorangehenden Ausführungsbeispiel . der Figur 8 erlaubt.

Während bei den verschiedenen oben beschriebenen Ausführungsbeispielen die Vorgänge des Lesens und Schreibens individuell ausgeführt worden sind, sind durch einfache Verbesserungen Betriebsweisen in verschiedenen Kombinationen von Lesen un d Schreiben möglich. Beispielsweise wird es möglich, beide Operationen zur gleichen Zeit auszuführen oder Daten nur in einige Adressen im Verlauf der

kontinuierlichen Betriebsart einzuschreiben. Dies wird im folgenden in Verbindung mit einem Ausführungsbeispiel beschrieben. . . .

In Figur 20 ist das Signal 1W ein externes Steuertaktsignal, das das Lesen/Schreiben steuert. Hierbei entspricht der .Zustand hohen Potentials des Steuersignals dem Lesen, der Zustand tiefen Potentials dem.Schreiben. Das Zeichen 2W bezeichnet eine Schaltung, die eine Vielzahl von Zeittaktimpulsen erzeugt, welche für die Operationen innerhalb des Speichers notwendig sind, ähnlich zu den Impulsgeneratoren 2R und 2C (vergleiche Figur 1). Die erzeugten Impulse werden hauptsächlich den Teilen zugeführt, die für die Steuerung des Lese/Schreib-Vorganges notwendig sind. Hier ist ein Signal 12W, das unten angegebenen Puffern G (T) ~ G (D zugeführt wird, als typisches Beispiel angegeben. Die Puffer G(J)-G(D sind UND-Schaltungen, die die logischen Produkte aus dem Signal 12W und den korrespondierenden Ausgängen Z (V) - Z (T) des vorangehenden Decoders 5Z (Figur 8) bilden, so daß die entsprechenden Auswahl-MOS Transistoren Qo, Qor iⁿ einer Auswahlvorrichtung 203 gesteuert werden. Gemäß der Steuerung durch die Puffer wird eine Eingangs-Qateneinheit, die über einen Puffer 1OC von einem Eingangsanschluß 9 ankommt, einem der gemeinsamen Eingangs/ Ausgangsdatenleitungspaare I/O (T).-(3) zugeführt. Für die ·Kürze der Darstellung ist in der Figur das Signal eines jeden der gemeinsamen Eingangs/Ausgangs-Datenleitungspaare I/O (T) - (4) , der Schreibdatenleitungen 104 usw. als einzelne Linie dargestellt. Dementsprechend ist mit Q₂₃ - Q₃₆ ■ nur ein einzelner Auswahl-MOS Transistor für jedes der Datenleitungspaare I/O (T) - (J) dargestellt..

Bei den Betriebswellenformen der Figur 21 werden Spaltenadressenlcy-fc4j jeweils wie bei der Figur 8 in den in Figur 21 mit(C1\-/C4\ bezeichneten Intervallen zugeführt, in denen das Signal·-"!C tiefen Pegel hat. Ist das Signal 1W auf tiefem Potential, so erzeugt die Schaltung 2W das invertierte Signal 12W des Signals 1C synchron mit dem Ab-

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fall des Signals 1C. Aus dem Signal 12W und den Signalen Z 0 - Z ©werden durch die UND-Schaltungen G(T) - G (4) die logischen Produkte gebildet. Daher wird dann, wenn das Signal 12W erzeugt wird, eine der Leitungen Z (T) ' - Z (Q) ' nach Maßgabe der tieferen zwei Bits der an den Puffer 4C (Figur 8) angelegten Spaltenadresse zu dieser Zeit ausgewählt, und der Inhalt des Puffers 1OC wird zu einem der gemeinsamen Eingangs/Ausgangsdatenleitungspaare I/O (T)- © über die Auswahlvorrichtung 203 übertragen. Damit wird die Spannung des Datenleitungspaars in Abhängigkeit von den Schreibdaten geändert. Danach wird auf der Basis des Spannungsleitungspaars die Dateneinheit wie beim Stand der Technik in eine Speicherzelle eingeschrieben. -·

Wenn das Signal 1W auf hohem Pegel ist, so nimmt das Signal 12W diesen Pegel ein, und es wird kein Schreiben ausgeführt. Durch bloßes Ändern des Pegels des Signals 1W kann dementsprechend entweder das Schreiben oder das Lesen in der kontinuierlichen Betriebsart ausgeführt werden.

Wird beispielsweise das Signal IW während der Zuführung der Spaltenadressen (C1 J - tC4 J auf tiefem Pegel gehalten, wie dies in Figur 21 durch die ausgezogene Linie dargestellt ist, so wird auf der Basis der Adressen ιC1)-ic4) das Schreiben ausgeführt. Ist andererseits das Signal 1W während der Zufuhr von nur den Adressen.Cl)und(C3j auf tiefen Pegel gebracht, wie dies durch die gestrichelten Linien in Figur 21 angedeutet ist, so werden auf den Adressen (C1 ι undM33j basierende Schreibvorgänge und auf den Adressen^C2^ und [C4 ι basierende Lesevorgänge gemischt in der kontinuierlichen Betriebsart ausgeführt. Wird weiter- · hin das Signal 1W mit einer festen Zeitverzögerung bezüglich des Signals 1C zugeführt, so wird der sogenannte "Lesen Modifizieren Schreiben"-Vorgang (englisch: read modify write) erlaubt, bei dem nach dem Auslesen einer 5 Dateneinheit aus einer bestimmten Speicherzelle die gleiche Speicherzelle dem Schrcibvorgarig unterworfen wird. Es ist leicht einzusehen, daß dann, wenn dieser "Lesen

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Modifizieren Schreiben"-Vorgang möglich ist, die Lese-/ Schreib-Vorgänge für die jeweiligen Speicherzellen zur gleichen '/oil: durchgeführt, werden können.

In Abhängigkeit von dom Schaltungsaufbau eines Speichers ist es manchmal notwendig, die Datenleitungspaare I/O (T) - (£) und die Detektoren 6C elektrisch zu trennen, wenn bei Figur 20 der Schreibvorgang ausgeführt wird. In diesem Fall können die Schaltungen 6C mit der Funktion des Abtrennens ausgestattet sein, oder es können Schalt-MOS Transistoren Q₂o' ^{die in der F;i}-3^{ur 20} durch gestrichelte Linien angedeutet sind, vorgesehen sein.

Mit dem "Lesen Modifizieren Schreiben"-Vorgang ist ein Verfahren gegeben, bei dem Daten simultan und kollektiv in vier Speicherzellen eingeschrieben werden. Die Figur 22 zeigt ein der.irl ige:; Aur.JüUirungnbciop.icl. Die Schre Lbdal'.en werden suk'/ess Lvo mi.I'Lei.::; der Auswahlvorrichtung 203 in Verr icKjGlungsschaltungon (oder■Flip-Flops) 10C¹ (T)- 1OC (4) eingeschrieben, die entsprechend den jeweiligen Datenleitungspaaren 1/0(T)-(T) angeordnet sind.

Nach dem Ende des Einschreibens in die Verriegelungsschaltungen IOC (T)- 1OC (a) werden die Schreibdaten, gesteuert durch das Signal 12W, zu den gemeinsamen Eingangs/Ausgangs-Datenleitungen I/O (T)-(T) parallel übertragen, woraufhin sie eingeschrieben werden. Hierbei wird das Signal

25. 12W¹ durch die Schaltung 2W erzeugt.

Bei dem Beispiel der Figur 20 muß, falls das Lesen und das Schreiben der Adresse(C1J ausgeführt wird, der Schreibvorgang nach der Ausführung des Lesevorgangs der gemeinsamen Eingangs/Ausgangs-Datenleitungspaare I/O (T)- (Ϊ) ausgeführt werden. Es besteht daher die Gefahr, daß die Geschwindigkeit bei einigen Speicherbauarten etwas kleiner ist. Demgegenüber besteht bei dem vorliegenden Ausführungsbeispiel keine Schwierigkeit, weil das Schreiben für die gemeinsamen Eingangs/Ausgangs-Datenleitungen ausgeführt wird, die bereits.ausgelesen wurden.

Obgleich die vorangehenden Ausführungsbeispiele auf das sogenannte gefaltete Bitleitungsformat bezogen sind, bei dem die Bitleitungen aufeinandergelegt sind, ist weiter die vorliegende Erfindung auch auf Speicher des sogenannten offenen Bitformats anwendbar, bei dem die Bitleitungen so angeordnet sind, daß sie- an beiden Seiten des Leseverstärkers 6R offen sind. Obgleich bislang die in der kontinuierlichen Betriebsweise zu verarbeitenden Daten bezüglich der Zeilenadressen als fest und nur bezüglich der SpalLcnadrossori als unterschiedlich erläutert wurden, ist die Erfindung weiterhin auf solche Daten anwendbar, deren Spaltehadrcssen fest sind,und deren Zeilenadressen unterschiedlich sind, sowie auf Daten,, bei deren Adressen diese beiden Gesichtspunkte kombiniert sind, usw.

Obgleich in Figur 17 ein Speicher dargestellt ist, der die kontinuierliche Betriebsweise und die "Seiten-Betriebsart" unter Verwendung der Signale 1C und 1R ausführt, kann weiterhin das Signal 1R v/eggelassen werden, indem vorgegebene Regeln für das Verfahren der Zuführung des Signals 1C aufgestellt werden. Diese Regeln sind beispielsweise LJO, daß dann, worin dar, Signal. 1C nur einmal zugeführt wurde, nur die die Auswahl oxnor Zcalcnadresse betreffenden Vorgänge ausgeführt werden, woraufhin ein dem dynamischen Speicher eigener Auffrischvorgang ausgeführt wird, und daß dann, wenn das Signal 1C kontinuierlich zweimal zugeführt wurde, die gewöhnlichen Lese/Schreibvorgänge ausgeführt werden. Damit wird das Signal 1R überflüssig, was dazu beiträgt, die Zahl der Anschlußstifte einer Baueinheit zu vermindern, die dazu dienen, den Chip des Speichers mit einem Gehäuse zu versehen.

Obgleich hier der Fall angegeben ist, bei dem die Eingangs- und Ausgangsanschlüsse 8 und 9 separat angeordnet sind, kann die vorliegende Erfindung natürlich auch auf einen Speicher angewendet werden, bei dem .ein einzelner Anschluß sowohl für die Eingabe als auch für die Aus-

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gäbe verwendet wird, ferner ist in ähnlicher Weise die Erfindung auch auf einen Speicher anwendtbar, bei dem eine Mehrzahl von Anschlüssen 8 und Anschlüssen 9 gegensätzlich zu dem obigen hergestellt sind.
(5) Layout des Zellenfeldes

Bei den bislang beschriebenen Ausführungsbeispielen ist nur ein einziges Speicherzellenfeld zentral angeordnet. Bei einem praktisch angewendeten Speicher ist es jedoch manchmal notwendig, die Wortleitungen in einzelne Gruppen aufzuteilen, um die Verzögerungszeit auf den Wortleitungen auf das äußerste zu verkürzen, oder die Bitleitungen aufzuteilen, um die parasitären Kapazitäten der Bitleitungen zu reduzieren und die Auslese-Signale der Speicherzellen groß zu machen. Dementsprechend werden nun Ausführungsbeispiele von Speichern beschrieben, bei denen das Speicherzellenfeld in einzelne Felder aufgeteilt ist. Die folgenden Ausführungsbeispiele sind auf alle im Zusammenhang mit den Figuren 3, 6, 8, 10 und 13 beschriebenen Ausführungsbeispiele anwendbar. Dementsprechend werden nur die ■das Layout des Feldes betreffenden Teile beschrieben. In der nachfolgenden Beschreibung bezeichnen, die Bezugszeichen mit den untenstehenden Indices L, R usw. die gleichen Teile wie in den vorangehenden Ausführungsbeispielen, die mit den Bezugszeichen ohne Indices bezeichnet waren.

Bei dem Ausführungsbeispiel der Figur 23 sind zwei Felder 100L und 100R vorgesehen, bei denen nur die Bit— leitungen aufgeteilt sind. Jedes dieser Felder 100L und 100R ist in vier Blöcke 100 (T)L - 100(T)L oder 100 (T)R 100 (4) R untertei 11.

Acht Eingangs/Ausgangs-Datenleitungspaare I/O (Y)L 1/0(T)L und I/o(j)r - 1/0(T)R sind entsprechend den jeweiligen Blöcken vorgesehen. Der entsprechende der Detektoren 6C0L - 6C@L und 6c(i)r - 6C@R ist an jedes der Eingangs/Ausgangs-Datenleituncfspaare angeschlossen.

Wortleitungsauswahlvorrichtungen 5RL und 5RR sind entsprechend den jeweiligen Feldern vorgesehen, und jede von

ihnen wählt eine Wortleitung des entsprechenden Feldes nach Maßgabe der Zeilenadresse aus. Damit wird eine Wortleitung für jedes der rechten bzw. linken Felder 1OOL und 100R ausgewählt. Ein Bitleitungspaar-Auswahlschalter 5CA ist zwisehen den beiden Feldern angeordnet. Nach Maßgabe der oberen Bits einer Zeilenadresse, die von deren unteren zwei Bits verschieden sind, steuert die Auswahlvorrichtung 5CA eine Gatterschaltung 101L, so daß ein Bitleitungspaar aus jedem Block des Feldes 100L ausgewählt wird, und sie wählt in ähnlicher Weise von jedem Block des Feldes 100R eine von vier Bitleitungspaaren <uis, die jeweils einem der vier Bitleitungspaaro do υ Feldes 100L entsprechen. Die acht AusgangssignaIe, die die vier Ausgangssignale des Feldes mit der ausgewählten Wortleitung einschließen, werden durch die Detektoren 6C(T)r - 6C (?) R und 6C (?) L - 6C (4)L verstärkt. Eine Auswahlvorrichtung 300 wählt auf der Basis des untersten Bits der Zeilenadresse diejenigen vier'Ausgangssignale aus acht Ausgangssignalen der Detektoren 6c(T) L usw. aus, die entweder dem Feld 100L oder dem Feld 100R entsprechen, und sie führt sie für die kontinuierliche Betriebsweise einer Auswahlschaltung 201 zu. Um wie bei Figur 6 ein Arbeiten sowohl in der Seiten-Betriebsweise und in der kontinuierlichen Betriebsweise zu realisieren, können Verri.(;gulungs;;chü I t-unqon GC <T) " - GC (T) " r.ow.ie MOS-Trum; i νΛ:ο~ reu Q₂₇ - Q-, zwischen die bei dem Aur;w,ihl:-;cliu I Lungen 300 und 201 zwischengeschaltet :;ein.

Dieses Ausführungsbeispiel erlaubt ein Arbeiten in der kontinuierlichen Betriebsweise in dem/Fall, bei dem die Datenleitungen in zwei Gruppen.aufgeteilt sind.

Bei dem Ausführungsbeispiel der Figur 24 sind vier Eingangs/Ausgangs-Datenleitungspaare I/O (T) - (4)und Detektoren 6C (T) - 6C (4) für die beiden gleichen Felder wie in der Figur 23 vorgesehen.

Jeder Block ist mit einem Zwischen-DatenleLtungspaar

SS Λ>Ί)Ι, (IO ·■ ΛΜ,Μ. (U) ν<·ι :;cluMi, d.i:; -ti It'll H i t I r · i I" ιιικ|:;|μ.π-< mi innerhalb dc:; ι·. i.ir/.c I neu Bio«:!·::; ijitikm n:;.un i::L. Um die je·-·

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weiligen Zwischen-Datenlaitungspaare an die entsprechenden Datenleitungspaare I/O (T)-(4) anzuschließen, sind Schalter-Schaltkreise 301R mit MOS-Transistoren Q₃₅ - Q.„ sowie ein Schalter-Schaltkreis 1011. aus MOS-Transistoren Q₄₃ - Q₅₀ vorgesehen.

•Vier Daten werden aus dem linken Feld 100L oder dem rechten Feld 100R zu dem betreffenden Zwischen-Datenlei-. tungspaar A (T)l - Ά (4) L oder A (T) R - A (J) R mittels einer (nicht dargestellten) Bitleitungsauswahlvorrichtung 5CA ausgelesen, die wie bei Figur 23 zwischen den Feldern 100L und 100R angeordnet ist. Setzt man voraus, daß die Spaltenadressen der Wortleitungen der Felder 100L und 100R gerade bzw. ungerade sind, so wird das unterste Bit der Zeilenadresse und das dazu invertierte Bit an die Leitungen 3O2R und 3O2L angolctjL, und es wird entweder die Auswahlvorrichtung 301L oder d.i ο Auswahlvorrichtung 301R auf "ein" geschaltet. Damit werden vier Ausgänge von beiden Feldern vier Datenleitungspaaren I/O (j) - (T) zugeführt und durch die vier Detektoren 6 C (T) - (^) festgestellt.

Gemäß diesem Ausführungsbeispiel kann die Zahl der Eingangs/Ausgangs-Datenleitungspaare oder auch der Detektoren gleich der für ein Arbeiten in der kontinuierlichen Betriebsart notwendigen Zahl k sein, in diesem Fall vier, und man erleidet keine Vergrößerung der Chipfläche. Weiterhin qonügein die Verb i ndunqcm zwischen den Bitleitungspaaren und clc«n Zw i .·;οΙκ.-η-Ι),ι I .·ι> lei t ιιιΐ'ρ-.ρα.Ί reu Λ '1)1. (U) - Λ Cf)I', (R) der gleichen einfachen liüziohung wie beim Stand dor Technik, und der Aufbau des Musters wird erleichtert.

Figur 25 zeigt einen Speicher, bei dem sowohl die Wortleitungen wie die Datenleitungen in zwei Gruppen aufgeteilt sind, d.h. ein Feld ist in vier einzelne Teile aufgeteilt. Dies entspricht einem Fall, bei dem die Wortleitungen der Felder 100L und 100R in Figur 24 jeweils zwischen den Blökken 100 (2) L und 100 .3) L und zwischen den Blöcken 100 (2) R und 100 (5) R aufgetej.lt sind. Wortleitungsauswahlvorrichtungen

5RL und 5RR sind zwischen den aufgeteilten Wortleitungen angeordnet. Wegen der Aufteilung der Wortleitungen ist jede der Gatterschaltungen 101L und 1O1R oder auch die Schalter-Schaltung 301L und 301R vertikal in zwei Teile aufgeteilt. Das gleiche gilt für die nicht dargestellte Bitleitungsauswahlschaltung.

Für die Vereinfachung der Zeichnung sind das Zwischendatenleitungspaar A(T)L (R) - A (4) L (R), das Eingangs/Ausgangs-Datenleitungspaar I/O ^- (T) und die jeweiligen einen Satz bildenden Signale typir.cherweise mit einer einzelnen Linie bezeichnet:.

Figur 26 zeigt ein Aus Iührungsbeisplel, bei dem Wortleitungen in zv/ei und Da Lon leitungen in vier aufgeteilt sind, d.h. der gesamte Speicher ist in acht Teile aufgeteilt.

Das Ausführungsbeispiel der Figur 26 ist dann, wenn sowohl die Wortleitungen wie die Datenleitungen entsprechend der Figur 25 in zwei aufgeteilt sind, mit einem Zellenfeld 100 und mit einem Zellenfeld 100 versehen, welches den gleichen Aufbau aufweist, wie das zuvor'erwähnte Zellenfeld. Kingangs/Ausganqs-Datenleitungspaare I/O (T) - (4), die den Zellenfeldern 100 und 100 gemeinsam sind, bestehen aus ersten Teilen, die parallel zu den Wortleitungen zwischen den Zellenfeldern angeordnet sind, aus zweiten Teilen, die parallel mit den Datenleitungen zwischen den Blökken 100 0 R und 100 (5) R in dem Zellenfeld 100 und zwischen den Blöcken 100 (2) L und 100"(3) L innerhalb des Zellenfeldes 100 angeordnet sind, und aus dritten Teilen zum Verbinden der zweiten Teile mit einer Auswahlschaltung 301L bzw. 301R.

Die Auswahlschaltungen 301L und 301R, die in jedem

der Zellenfelder 100 und 100 enthalten sind, werden jeweils mit 2 Bits in einer Zeilenadresse von den Leitungen 302L und 3O2R versorgt. Zum Beispiel kann angenommen werden, daß die unteren zwei Bits der Zeilenadresson der linksseitigen Wortleitungsgruppe und der rechtsseitigen

Wortleitungsgruppe des Zellenfeldes 100 und die linksseitige Wortleitungsgruppe und die rechtsseitige Wortleitungsgruppe des Zellenfeldes 100 "00", "10", "01" bzw "11" sind. In diesem Fall werden an die Leitungen 3O2L und 3O2R innerhalb des Zellenfeldes 100 und an- die Leitungen 3O2L und 3O2R innerhalb des Zollenfeldes 100 Signale von hohem Pegel angelegt, wenn die extern zugeführten Adressen "00", ¹MO", "01", bzw. "11" sind.

Das oben beschriebene Ausführungsbeispiel kann so mo~ difiziert werden, daß die zweiten Teile der Eingangs/Ausgangs-Datenleitungspaare I/O (T)-(T weiter nach rechts ausgedehnt werden, und daß die Detektoren 6C (T) - (a) in diesen Ausdehnungsgebieten angeordnet werden. In diesem Fall sind die ersten Teile der Eingangs/Ausgangs-Datenleitungspaare I/O (l)-(Ϊ) nicht notwendig. Weiterhin können die Eingangs/ Ausgangs-Datenleitungspaare I/O (T)- © aus Teilen aufgebaut sein, die sich parallel zu den Wortleitungen entsprechend Figur 25 erstrecken, und aus Teilen, die sich parallel zu den Datenleitungen über die Zellenfelder 100 und 1.00 erstrecken. In diesem Fall sind die vorerwähnten ersten und zweiten Teile natürlich fortgelassen.

Die Figur 27 zeigt ein Ausführungsbeispiel, das sich von dem Ausführungsbeispiel der Figur 26 darin unterscheidet, daß bezüglich der Wortleitungsrichtung die Position der Auswahlvorrichtungen 301L und 301R innerhalb eines jeden der Zellenfelder 100 und 100 zwischen den Blöcken 100 (2^ l'j und 100 (3) ■"■ angeordnet-, ist-, während deren Position in WortleitungsrichLung zwischen die Auswahlvorrichtung 5RL und 5RR gesetzt ist. Diese Positionen entsprechen Plätzen, bei denen bezüglich der.Fläche des .Layout-Entwurfes ein Rand verbleibt, so daß der Layout-Entwurf der Auswahlschaltungen 301L und 301R erleichtert wird.

Zuvor wurden Beispiele für die Anwendung der vorliegenden Erfindung auf verschiedene Speicherzellenanordnungen beschrieben. Das hierbei eingeführte System, bei dem Eingancjs/Ausgangs-Daterileitungspaare zwischen den Bitleitungs-

paaren und den gemeinsamen Eingangs/Ausgangs-Datenleitungspaaren angeordnet sind und durch Schalter ausgewählt werden, trägt zur Verminderung der parasitären Kapazitäten der Eingangs/Ausgangs-Datenleitungspaare bei . Sie ist nicht nur auf einen Speicher anwendbar, der ein Arbeiten in der kontinuierlichen Betriebsweise ausführt, sondern auch auf einen Speicher nach dem Stand der Technik.

Die Figur 28 zeigt ein solches Ausführungsbeispiel. Es unterscheidet sich hauptsächlich von dem Speicher der Figur 1 darin, daß alle Bitleitungspaare in vier Blöcke aufgeteilt sind, die jeweils aus den Bitleitungspaaren B 01 - B©i, B (2)1 - b(2)x, B (3) 1 - B@i und B (4) 1 B(4) i bestehen, daß ferner Zwischen-Eingangs/Ausgangs-Datenleitungspaare A(T) — A (A) entsprechend den■jeweiligen Blöcken angeordnet sind, daß weiter eine aus Transistoren Qc* - Ο,-« bestehende Auswahlvorrichtung 301 für die Verbindung der Zwischen-Eingangs/Ausgangs-Datenleitungspaare A(T)-A(J) mit einem gemeinsamen Eingangs/Ausgangs-Datenleitungspaar I/O vorgesehen ist, und daß wie in Figur 3 eine BitleitungsauswahlvorrLchtung 5CA vorgesehen ist, die auf die oberen Bits einer Spalteriadrcsr.e anspricht, welche von den tieferen zwei Bits dieser Adresse verschieden sind» Die Bitleitungsauswahlvorrichtung 5CA steuert die Gatterschaltung 101 so, daß von jedem Block ein Bitleitungspaar ausgewählt wird, und daß die ausgewählten Bitleitungspaare an das entsprechende Zwischen-Eingangs/Ausgangs-Datenleitungspaar angeschlossen werden. Von den vier Paaren von Transistoren in der Auswahlvorrichtung 301 wird nur ein Paar auf "ein" mittels eines (nicht dargestellten) Schaltkreises geschaltet, welcher auf die unteren zwei Bits der Spaltenadresse anspricht. Damit ist nur ein gewünschtes BifLcvi.Lunqnpaar «in da;; qoinc i noatne OaLrnl-oi l.unqr.paar I/O an-

Von don pura:; i.t areii Kapu/. 11 .'it cu day, tjuiuc· i.n:;amc^vri Hj 11— gangs/Ausgangs-Datenleituncjspaars I/O überwiegt bei weitem

die Kapazität einer Verarmungsschicht, die sich ausbildet zwischen einer Diffusionsschicht von Source oder von Drain des einen Besbandteil· der Gatterschaltung 101 (vergleiche Figur 1) bildenden MOS-Transistors und dem Siliciumsubstrat des MOS-Transistors. Bei dem vorliegenden. Ausführungsbeispiel sind nur 1/4 der Gesamtzahl der MOS-Transistoren der Gatterschaltung 101 simultan mit dem Datenleitungspaar 301 verbunden. Dementsprechend beträgt die parasitäre. Kapazität, die den in der Gatterschaltung 101 befindlichen MOS-Tran-, sistoren zugeordnet ist, nur 1/4 von der des Standes der Technik. Daher wird die parasitäre Kapazität stark reduziert und Operationen bezüglich des Eingangs/Ausgangs-Datenleitungspaars I/O können sehr schnell ablaufen.

Wie man aus der obigen Boschreibung ersehen kann, können die Layouts der Figuren 24 bis 27 ebenso auf einen Speicher angewendet werden, der wie bei Figur 28 ein Paar von gemeinsamen Eingangs/Ausgangs-Datenleitungen besitzt. Bei dem Ausführungsbeispiel der Figur 28 werden neben dem auszuwählenden Bitleitungspaar drei Bitleitungspaare ausgewählt und an die entsprechenden drei Zwischen-Datenleitungspaare angeschlossen. Da die drei Zwischen-Datenleitungspaare nur von solchen (nicht dargestellten) DeteKtoren angesteuert werden, die für die betreffenden Bitleitungspaare vorgesehen sind, besteht die Gefahr, daß das Arbeiten dieser Detektoren langsam wird. Um diese Beschrän- · kung zu vermeiden, kann die Bitleitungspaar-Auswahlvorrichtung 5CA in einer Schaltung ausgebildet sein, die die Gatterschaltungen so steuert, daß nur eines der Bitleitungspaare B (T) 1 - B (T) i nach Maßgabe aller Bits der Spaltenadresse ausgewählt wird (d.h. die gleiche Schaltung wie die Schaltung 5C der Figur 1).

RS/Ug/US

Claims (1)

1. F AT E N TA N W/i LT E

   SCHIFF ν. FÜNER STREHL SCHÜ BEL-HOPF EBBINGHAUS FINCK

   MARIAHILFPLATZ 2 & 3, MÜNCHEN QO POSTADRESSE: POSTFACH 95 O1 6O. D-8O00 MÖNCHEN 95

   HITACHI, LTD.
   DEA-25691

   27. Februar 1982

   MONOLITHISCHE SPEICHERVORRICHTUNG

   Patentanspruch

   Monolithische Speichervorrichtung mit Bitleitungen, an die"eine Vielzahl von Speicherzellen angeschlossen sind, und mit I/O-Leitungen, die einen externen Dateneingangs/ Ausgangsanschluß mit Bitleitungen verbindet und die Daten zwischen dem Eingangs/Ausgangsanschluß und den Bitleitungen austauscht, dadurch gekennzeichnet', daß die Bitleitungen in eine Vielzahl von Gruppen aufgeteilt sind, die jede I/O-Leitungen besitzen, und daß eine Schaltung zum Rückumsetzen serieller Daten (deserializer) zwischen jeder I/O-Leitung und einem Eingangsamschluß angeordnet ist.