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Hintergrund der Erfindung
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Technisches Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich allgemein auf eine synchrone
Halbleiterspeichervorrichtung, in der eine Datenübertragung in Synchronismus
mit einem Taktgeber ausgeführt
wird. Genauer gesagt bezieht sich die Erfindung auf ein internes
Datenübertragungssystem
in einem DDR synchronen DRAM usw., in dem ein Vor-dem-Holevorgang
(Englisch: Pre-Fetch)-System für
eine Vielzahl von Datenbits eingesetzt wird.
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Zugehöriger Stand der Technik
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Herkömmlicherweise
werden zum Realisieren eines schnellen Datenzugriffs und einer hohen
Datenbandbreite in DRAMs synchrone DRAMs (SDRAMs) vorgeschlagen.
Die SDRAMs sind von 4-Mbit DRAMs praktikabel und machen die Mehrzahl
der derzeitigen 64-Mbit DRAMs aus. Die SDRAMs sind dadurch gekennzeichnet,
dass eine schnelle Zugriffszeit und Zykluszeit realisiert werden,
indem eine Taktgebersynchronisation benutzt wird. Kürzlich wurde
dazu aufgefordert, die SDRAMs weiter zu beschleunigen.
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Die
Betriebsgeschwindigkeit eines SDRAM wird durch eine Reihe von Datentransferoperationen
zum Übertragen
von Daten bestimmt, wobei die Daten über ein Spaltenauswahlgatter
zu einer Hauptdatenleitung auf Bitleitungen einer Speicherzellenanordnung
ausgelesen werden, um die übertragenen
Daten zu verstärken,
so dass die verstärkten
Daten zu einem Eingabe-/Ausgabeanschluss über eine periphere Datenleitung übertragen
werden können.
Für das
Beschleunigen der Datenübertragungsoperationen
besteht [jedoch] eine Begrenzung. Daher gibt es als eine Technik zum
scheinbaren Verbessern der Datenübertragungsgeschwindigkeit
ein System zum Unterteilen eines Spaltenzugriffspfads in 2, 3 oder
4 Stufen einer Pipeline gemäß der Anzahl
von CAS Latenzen bzw. Wartezeiten, um den Überlappbetrieb dieser Pipeline-Stufen
auszuführen.
Zusätzlich
wird eine Vielzahl von Datenbits pro Eingabe-/Ausgabeanschluss simultan aus der Speicherzellenanordnung
ausgelesen, wobei diese, um geholt zu werden, von einem peripheren
Schaltkreis parallel-zu-seriell umgewandelt werden. Diese Technik
wird ein Daten-Vorhole (Englisch: Data Pre-Fetch) Vorgang genannt,
was im Folgenden als ein 2-Bit Vor-Holen (Englisch: Pre-Fetch) bezeichnet
wird, wenn 2-Bit Daten pro Eingabe-/Ausgabeanschluss simultan ausgelesen
werden, und als ein 4-Bit Vor-Holen (Pre-Fetch), wenn 4-Bit Daten
pro Eingabe-/Ausgabeanschluss simultan ausgelesen werden.
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Im
Fall des 2-Bit Vor-Holens bzw. Pre-Fetch werden 2-Bit Daten, die über eine
Spaltenauswahlleitung zu einer Datenleitung parallel übertragen
werden, jeweils durch Datenleitungspuffer verstärkt, um auf die getrennten
peripheren Datenleitungen übertragen
zu werden. Die Reihenfolge, in der die zu den peripheren Datenleitungen
parallel übertragenen
2-Bit Daten geholt werden, wird gemäß der am wenigsten signifikanten Spaltenadresse
A0 bestimmt, so dass die 2-Bit Daten, um geholt zu werden, parallel-zu-seriell
umgewandelt werden.
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Derzeit
ist der Hauptstrom der Taktgeberfrequenzen von SDRAMs im Bereich
von 100 MHz bis 133 MHz. Wenn das oben beschriebene Daten Vor-Hole
(Pre-Fetch)-System durch eine Technik zum Ausführen einer Spaltenauswahl in
einem Taktgeberzyklus abgeändert
wird, um Ausgabedaten sowohl mit führenden als auch abfallenden
Flanken eines Taktgebersignals zu synchronisieren oder um Ausgabedaten
mit einer Unterteilungszeit zwischen einem Taktgebersignal CLK und
einem dazu komplementären
Taktgebersignal/CLK zu synchronisieren, ist es möglich, eine Datenübertragungsgeschwindigkeit
von 200 MHz bis 266 MHz zu realisieren, die zweimal so groß wie die
Taktgeberfrequenz (DDR SDRAM) ist.
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Jedoch
besteht in DRAMs stets eine Begrenzung für die Chip-Größe. Insbesondere
wenn ein Pre-Fetch System eingesetzt wird, dann gibt es ein Problem
dahingehend, dass ein peripherer Verdrahtungsbereich zusammengedrückt wird.
Beispielsweise ist in dem 2-Bit Vor-Holen (Pre-Fetch) die Anzahl der peripheren Datenleitungen
zweimal so groß als
die, wenn irgendwelche Pre-Fetch Systeme eingesetzt werden. Im Fall
eines SDRAM zum Auslesen von Daten auf 16 parallel zueinander angeordneten
Eingabe-/Ausgabeanschlüssen, ist
die Anzahl der erforderlichen peripheren Datenleitungen 32, und
im Fall des parallelen Auslesens von 32 Bit ist die Anzahl der erforderlichen
peripheren Datenleitungen 64.
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Wenn
die Kapazität
eines Speichers weiter vergrößert wird,
wie etwa auf einem 256-Mbit Speicher, dann nimmt die Anzahl der
von einer Speicherzellenanordnung besetzten Bereiche zu, so dass
der Einfluss der vergrößerten Anzahl
von peripheren Datenleitungen relativ verringert ist. Jedoch kann
bei einer Speicherkapazität
von 64 Mbits oder 128 Mbits der durch die peripheren Datenleitungen
besetzte Bereich nicht ignoriert werden, so dass ein vorgabeartiger
Overhead in Bezug auf einen herkömmlichen,
das das Pre-Fetch System nicht einsetzenden DRAM besteht.
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US 5,784,705 beschreibt
ein Verfahren und einen Aufbau zum Ausführen eines Pipeline-Burst-Zugriffs in
einem Halbleiterspeicher. Eine Speicherbank wird gezeigt, die folgendes
umfasst: eine DRAM Zellenanordnung, einen Treiber für eine [Daten]-Wortleitung,
einen Bankauswahlschaltkreis, eine Vielzahl von Messverstärkern und
Spal tenauswahlschaltkreise. Des weiteren wird ein Lesedaten-Puffer mit einem
Datenverstärkerschaltkreis,
der wiederum Datensignale von den Spaltenauswahlschaltkreisen empfängt und
mit einem transparenten Auffangregisterschaltkreis gekoppelt ist,
bereitgestellt. Der transparente Auffangregisterschaltkreis ist
mit einem Multiplexer verbunden, der wiederum an ein Eingabe-/Ausgabegerät angeschlossen
ist. Der transparente Auffangregisterschaltkreis wird durch ein
von einem Schreib-/Lesespeichersteuerschaltkreis erzeugten Übertragungsaktivierungssignal
aktiviert. Der Multiplexer leitet Datenworte sequentiell aus dem
transparenten Auffangregisterschaltkreis zu einem Eingabe-/Ausgabegerät weiter
in Antwort auf ein von einer Burstzugangs-Folgesteuerung erzeugtes
Burst-Zugangssignal.
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Zusammenfassung der Erfindung
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes synchrones
Halbleiterspeichergerät bereitzustellen.
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Diese
Aufgabe wird gelöst
durch eine synchrone Halbleiterspeichervorrichtung mit den Merkmalen
des Anspruchs 1. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen beschrieben.
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Kurze Beschreibung der Zeichnungen
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Die
vorliegende Erfindung wird aus der im Folgenden abgegebenen ausführlichen
Beschreibung und aus den beigefügten
Zeichnungen von bevorzugten Ausführungsformen
der Erfindung vollständiger
verstanden werden. Es ist jedoch nicht beabsichtigt, dass die Zeichnungen
irgendwelche Beschränkungen
der Erfindung auf eine bestimmte Ausführungsform implizieren, sondern
sie sind nur zur Erläuterung
und zum Verständnis.
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Für die Zeichnungen
gilt:
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1 ist
ein Blockdiagramm einer bevorzugten Ausführungsform eines SDRAM nach
der vorliegenden Erfindung;
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2 und 2A sind
Schaltpläne,
die jeweils einen Hauptteil eines Datenübertragungspfads von einem
DRAM Kern zu einem Eingabe-/Ausgabeanschluss in den bevorzugten
Ausführungsformen
zeigen;
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3 ist
ein Schaltplan, der ein Beispiel eines Datenleitungspuffers in 2 zeigt;
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4 ist
ein Diagramm, das eine Zeitablaufsteuerung für eine Datenübertragungsvorgang
in der bevorzugten Ausführungsform
zeigt;
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5 ist
ein Schaubild, das den Aufbau der peripheren Datenleitungen in einer
anderen bevorzugten Ausführungsform
zeigt;
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6 ist
ein Schaltplan eines Datenleitungsmessverstärkers in einer anderen bevorzugten
Ausführungsform;
und
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7 ist
ein Schaubild, das einen FIFO Puffer zeigt.
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Beschreibung der bevorzugten
Ausführungsformen
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Mit
Verweis nun auf die beigefügten
Zeichnungen werden im Folgenden die bevorzugten Ausführungsformen
der vorliegenden Erfindung beschrieben.
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1 ist
ein Blockdiagramm einer bevorzugten Ausführungsform eines DDR SDRAMs
nach der vorliegenden Erfindung. In der Ausführungsform der 1 werden
während
eines Taktgeberzyklus keine 1-Bit Daten, sondern 2-Bit Daten aus
dem SDRAM ausgegeben. Ein DRAM Kern 1 enthält eine
Speicherzellenanordnung 2, einen Zeilendecodierer 3 und
einen Spaltendecodierer 4 zum Auswählen einer Wortleitung und
einer Bitleitung in der Speicherzellenanord nung 2, sowie
einen Bitleitungsmessverstärker 5 zum
Verstärken
der Bitleitungsdaten.
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Eine
externe Zeitsteuerung CLK ist in einem Taktsteuerungspuffer 11 mit
aufgenommen, um einen internen Taktsteuerung zu erzeugen. Ein Befehlsdecodierer 6 decodiert
einen Befehl ACT zum Markieren des Auslesens bzw. des Einschreibens
von Daten von außen.
Auf der Basis des erhaltenen Decodiersignals und der internen Taktsteuerung
erzeugt ein Steuersignalerzeugungsschaltkreis 7 verschiedene
Steuersignale, wie etwa ein Messverstärkeraktivierungssignal, das
durch die interne Taktsteuerung zeitgesteuert ist. Ein Adresspuffer 8 nimmt
einen Adress ADD in Synchronismus mit der internen Zeitsteuerung
auf, um eine Zeilenadresse bzw. eine Spaltenadresse zu dem Zeilendecodierer 3 bzw.
dem Spaltendecodierer 4 zu übertragen. Das Datenauslesen
des DRAM Kerns 1, von dem aus auf die Hauptdatenleitung
MDQ zu übertragen
ist, wird von einem Datenleitungspuffer 9 verstärkt. Die
durch den bzw. von dem Datenleitungspuffer 9 verstärkten Daten
werden zu einer peripheren Datenleitung RD übertragen, um über einen
durch die interne Taktsteuerung gesteuerten Eingabe-/Ausgabepuffer 10 zu
einem Eingabe-/Ausgabeanschluss
geholt zu werden.
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2 zeigt
den Aufbau des hauptsächlichen
Teils, der sich auf die Datenübertragung
von dem DRAM Kern 1 zu dem Eingabe-/Ausgabeanschluss bezieht,
indem eine periphere Datenleitung RD beachtet wird, wenn ein 2-Bit
Pre-Fetch System eingesetzt wird. Wenn die Anzahl der Eingabe-/Ausgabeanschlüsse 16 ist, dann
ist im Fall eines festen Drahts die Anzahl der peripheren Datenleitungen
RD ebenfalls 16. 2 zeigt einen
Zellenblock 21 der Speicherzellenanordnung 2,
der gewöhnlich
eine Vielzahl von Zellenblöcken
umfasst. Wie in dieser Figur gezeigt, werden in dem Zellenblock 21 eine
Vielzahl von Wortleitungen WL und eine Vielzahl von die Arbeitsleitungen
WL (Englisch: Work Lines) kreuzenden Bitleitungspaaren BL und bBL
ausgebildet, und an den Kreuzungen dazwischen sind dynamische Speicherzellen
MC angeordnet.
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In
dem Bereich der Speicherzellenanordnung 2 wird eine Vielzahl
von Hauptdatenleitungspaaren MDQ und bMDQ bereitgestellt. Von den
Hauptdatenleitungspaaren, werden zwei Paare von Hauptdatenleitungen
MDQ(E), bMDQ(E) und MDQ(O), bMDQ(O) entsprechend von zwei parallel
ausgelesenen 2-Bit Daten in 2 gezeigt.
Beispielsweise entspricht das Paar MDQ(E) und bMDQ(E) den Kopfdaten,
die in den am wenigsten signifikantesten Spaltenadressen CA0 = 0
ausgewählt
werden, und das Paar MDQ(O) und bMDQ(O) entspricht den nachfolgenden,
bei CA0 = 1 ausgewählten
Daten. Diese zwei Paare von Hauptdatenleitungen halten gemeinsam
eine periphere Datenleitung RD.
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Die
Bitleitungsdaten des Zellenblocks 21 werden von dem Bitleitungsmessverstärker verstärkt 5, um über das
von einem Spaltenauswahlsignal CSL getriebene Spaltenauswahlgatter 22, 23 auf
das Hauptbitleitungspaar MDQ, bMDQ übertragen zu werden. Die Endbereiche
der Hauptdatenleitungspaare MDQ, bMDQ sind versehen mit Datenleitungspuffern
DQB(E), DQB(O), die jeweils in den Datenleitungspuffern 9 der 1 enthalten
sind.
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In
dieser bevorzugten Ausführungsform
werden die zwei als ein Beispiel gezeigten Spaltenauswahlleitungen
CSL(E), CSL(O) simultan in Synchronismus mit einer Taktsteuerung
ausgewählt,
so dass 2-Bit Bitleitungsdaten gleichzeitig zu den Hauptdatenleitungspaaren
MDQ(E), bMDQ(E) und MDQ(O), bMDQ(O) übertragen zu werden, um von
den Datenleitungspuffern DQB(E) und DQB(O) verstärkt werden. D. h. dass obwohl der
2-Bit Pre-Fetch Vorgang ausgeführt
wird, werden die 2-Bit Daten zu einer peripheren Datenleitung RD
in einer Zeitaufteilungs-(Englisch: Time Sharing) Operation übertragen,
im Gegensatz zu dem herkömmlichen System.
Aus diesem Grund umfasst ein jeweiliger der Datenleitungspuffer
DQB einen Messverstärker 24 und einen
Auffangschaltkreis, der als ein Cache zum vorübergehenden Halten von von
den Messerverstärkern 24 verstärkten Daten
dient.
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Die
zu den peripheren Datenleitungen RD übertragenen Daten werden von
einem Eingabe-/Ausgabeanschluss über
einen FIFO Puffer 26 und den Eingabe-/Ausgabepuffer 10 geholt.
Der FIFO Puffer 26 kann ein in 7 gezeigter,
wohlbekannter FIFO Puffer sein.
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3 zeigt
ein Beispiel eines Datenleitungspuffers DQB. Der Messverstärker 24 weist
einen Flip-Flop-artigen Messverstärkerhauptteil 241 mit
PMOS Transistoren QP4, QP5 und NMOS Transistoren QN1, QN2 auf. Der
Messverstärkerhauptteil 241 weist
auf der Seite einer Spannungsversorgung bzw. Erde einen aktivierenden
PMOS Transistor QP6 bzw. einen aktivierenden NMOS Transistor QN5,
jeweils, auf. Der aktivierende PMOS Transistor QN5 bzw. der aktivierende
NMOS Transistor QP6 werden durch komplementär aktivierende Signale QSE
bzw. bQSE, die durch die Taktsteuerungen zeitlich gesteuert sind,
getrieben. Zwischen den Hauptdatenleitungspaaren MDQ und bMDQ und
den Messknoten N1, N2 wird ein Transfergatter mit TMOS Transistoren
QP11 und QP12 bereitgestellt. Dieses Transfergatter wird durch ein
den Messverstärker
aktivierendes Signal QSE gesteuert und wird während der Aktivierung des Messverstärkers 241 ausgeschaltet,
so dass das Datenleitungspaar MDQ und bMDQ von dem Messknoten N1
und N2 getrennt wird.
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In
den Messknoten N1 und N2 wird ein Datenleitungsentzerrerschaltkreis 241 mit
PMOS Transistoren QP1, QP2 und QP3 bereitgestellt. Ein Messknoten
N1 ist über
einen Inverter I1 mit dem Gatter eines Dummy NMOS Transistors QN6
verbunden, dessen Drain mit einem durch ein Zurück setzungssignal (Vor-Ladesignal) bRST
gesteuerten Vor-Lade
PMOS Transistor QP9 verbunden ist, um abgeschlossen zu werden. Der
Knoten N2 für
die andere Richtung ist über
einen Inverter I2 mit dem Gatter eines Ausgangs NMOS Transistors
QN3 verbunden, dessen Drain mit einem Vor-Lade PMOS Transistor QP7 verbunden ist.
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Der
Auffangschaltkreis 25 weist einen Auffangschaltkreishauptteil 251 auf,
dem die Aktivierungssignale QSE und bQSE als Auffang-(Englisch:
Latch)-Signale direkt zugeführt
werden. Der Auffangschaltkreishauptteil 251 umfasst Inverter
I3 und I4, deren Eingaben/Ausgaben miteinander über Kreuz verbunden sind. Die
Daten des Auffangschaltkreishauptteils 251 werden auf eine
periphere Datenleitung RD über
einen Treiber 251 übertragen,
der durch komplementäre
Steuersignale EOSW und bEOSW gesteuert wird, die in Synchronismus mit
dem am wenigsten signifikantesten Spaltenadresse CA0 „Hoch" („H") oder „Tief" („L") sind. Der Treiber 252 umfasst
folgendes: einen TMOS Transistor QP8, der durch den Ausgang eines
NAND Gatters G1 mit zwei Eingängen,
denen die Ausgabe des Auffangschaltkreishauptteils 251 und
das Steuersignal EOSW eingegeben werden, gesteuert ist, sowie einen
NMOS Transistor QN4, der durch die Ausgabe eines NOR Gatters G2
mit zwei Eingaben, denen der Ausgang des Auffangschaltkreishauptteils 251 und
das Steuersignal bEOSW eingegeben werden, gesteuert wird.
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D.
h. von den Datenleitungspuffern DQB(E) und DQB(O) zum Messen der
2-Bit Daten der von dem Messverstärker parallel verstärkten Hauptdatenleitungspaare
MDQ(E), bMDQ(E) und MDQ(O), bMDQ(O), es wird bestimmt, dass die
Pufferseite DQB(E) gleich A0 = „Hoch" ist, d. h. EOSW(E) = „Hoch” und bEOSW(E)
= „Tief", so dass die Daten
Kopfdaten sind, die über
den Treiber 252 zu den peripheren Datenleitungen RD übertragen
werden. Während
dessen ist in den anderen Datenleitungspuffer DQB(O), EOSW(O) = „Tief" und bEOSW(O) = „Hoch", so dass der Treiber 252 eingeschaltet
bleibt. D. h., Daten werden in dem Auffangschaltkreishauptteil 251 gehalten.
Dann, wenn A0 = „Tief", d. h. EOSW(O) = „Hoch" und bEOSW(O) = „Tief", wird der Treiber 252 eingeschaltet,
so dass die Daten als aufeinanderfolgende Daten zu den peripheren
Datenleitungen RD übertragen
werden.
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4 ist
ein Zeitablaufdiagramm für
einen Datenübertragungsvorgang
in dieser bevorzugten Ausführungsform.
Zum Zeitpunkt t0, der einer führenden
Taktsteuerung eines Taktgebers CLK vorangeht, ist ein Rücksetzsignal
bRST im Zustand „Hoch", so dass die Vor-Lade
Periode des Messverstärkers 24 des
Datenleitungspuffers DQB abläuft.
Während
dieser Vor-Lade Periode verbleiben die PMOS Transistoren QP1, QP2 und
QP3 des Entzerrerschaltkreises 242 eingeschaltet, so dass
die Messknoten N1 und N2 auf VCC vor-aufgeladen werden. Zusätzlich werden
die PMOS Transistoren QP7 und QP9 eingeschaltet, so dass die Drain-Knoten
der NMOS Transistoren QN6 und QN3 auf VCC vor-aufgeladen werden.
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Danach
steigt zum Zeitpunkt t1 ein Spaltenauswahlsignal an. Dadurch werden
Bitleitungsdaten zu dem Hauptdatenleitungspaar MDQ und bMDQ übertragen,
so dass eine Spannungsdifferenz gemäß den in der Figur gezeigten
Daten auftritt. Zu diesem Zeitpunkt werden für einen jeweiligen Eingabe-/Ausgabeanschluss
2-Bit Daten simultan auf das Hauptdatenleitungspaar übertragen,
wie oben beschrieben.
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Anschließend steigt
beim Zeitpunkt t2 ein Aktivierungssignal QSE des Datenleitungsmessverstärkers an,
und ein komplementäres
Signal bQSE dazu ist im Zustand „Tief". Folglich wird gemäss den Daten einer der Messknoten
N1 und N2 auf VCC verändert,
und der andere wird auf VSS verändert.
Die Daten des Knotens N2 werden durch den Inverter I2 invertiert,
und durch den NMOS Transistor QN3 erneut invertiert, um zu dem Auffangschaltkreishauptteil 251 übertragen
zu werden. Der Auffangschaltkreishauptteil 251 empfängt die Aktivierungssignale
QSE und bQSE des Messverstärkers
als Datenauffang (Englisch: Latch) – Signale, um die übertragenen
Daten aufzunehmen.
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Dann
steigt zum Zeitpunkt t3 ein Steuerungssignal EOSW(E) an, das in
Synchronismus mit der am wenigsten signifikanten Spaltenadresse
CA0 erzeugt worden ist. Folglich werden von den vorab geholten (Pre-Fetched)
2-Bit Daten, Daten,
die zu dem Auffangschaltkreishauptteil 251 auf der Seite
des Datenleitungspaares MDQ(E) und bMDQ(E) übertragen worden sind, über den
Treiber 252 zu der peripheren Datenleitung RD als Kopfdaten
D(E) übertragen.
Währenddessen
ist in dem Auffangschaltkreis 25 auf der Seite des anderen
Datenleitungspaars MDQ(O) und bMDQ(O) das Steuersignal EOSW(O) im
Zustand „Tief" und bEOSW(O) ist
im Zustand „Hoch", so dass die Gatter
G1 und G2 des Treibers 252 geschlossen bleiben. Daher werden nachfolgende
Daten vorübergehend
in dem Auffangschaltkreishauptteil 251 gehalten.
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Nachdem
die Messknoten N1 und N2 auf VCC und VSS verändert worden sind, ist das
Aktivierungssignal QSE des Messverstärkers zum Zeitpunkt t4 im Zustand „Tief". Dann ist zum Zeitpunkt
t5 das Rücksetzsignal
bRST im Zustand „Tief", so dass der Messverstärker 24 einen
Vor-Auflade-Vorgang
beginnt. Danach geht gemäß der Inversion
der am wenigsten signifikanten Spaltenadresse CA0 zum Zeitpunkt
t5 das Steuersignal EOSW(O) der Zustand in „Hoch" und bEOSW(0) ist im Zustand „Tief", so dass die nachfolgenden,
in dem Auffangschaltkreishauptteil 251 gehaltenen Daten
D(O) über
den Treiber 252 zu der peripheren Datenleitung RD übertragen
werden. Bevor die nachfolgenden Daten zu der peripheren Datenleitung
RD übertragen werden,
werden die vorhergehend bei der abfallenden Flanke der Taktsteuerung
CLK übertragenen
Kopfdaten in dem FIFO Puffer 26 aufgenommen.
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Danach
ist zum Zeitpunkt t7 das Rücksetzsignal
bSRT im Zustand „Hoch" und der vor-aufgeladene Messverstärker 241 ist
im Betriebszustand für
den nächsten
Zyklus.
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Folglich
werden in dieser bevorzugten Ausführungsform in einem Taktgeberzyklus
die zu dem Datenleitungspuffer vorab-geholten (Englisch: Pre-Fetched)
2-Bit Daten zu der gemeinsamen peripheren Datenleitung RD in der
bzw. durch die Mehrbenutzer (Englisch: Time Sharing)-Vorgang sequentiell übertragen.
Der Zeitpunkt für
die nachfolgenden, aufzufangenden Daten ist im Wesentlichen die
Hälfte
der Zeitsteuerungsfrequenz. Die 2-Bit Daten, die zu der peripheren
Datenleitung RD in der Mehrbenutzeroperation seriell übertragen werden,
werden von dem gleichen Eingabe-/Ausgabeanschluss geholt über, beispielsweise,
den FIFO Puffer 26, der von beiden Flanken des Taktsteuerungssignals
CLK getriggert wird, und den Eingabe-/Ausgabepuffer 9.
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Wie
oben beschrieben, durchlaufen nach dieser bevorzugten Ausführungsform
von den 2-Bit Daten pro Eingabe-/Ausgabeanschluss,
die zu dem Datenleitungspuffer parallel über die Hauptdatenleitung übertragen
werden, die Kopfdaten den Datenleitungspuffer, und die nachfolgenden
Daten werden vorübergehend
gehalten, um zu der gemeinsamen peripheren Datenleitung übertragen
zu werden. Daher kann die Anzahl der peripheren Datenleitungen auf
die Hälfte
dessen verringert werden, was in dem herkömmlichen Pre-Fetch System erforderlich
ist. Insbesondere ist im Fall eines SDRAM, bei dem die Anzahl der
Eingabe-/Ausgabeanschlüsse groß ist, 16
oder 32, um 16-Bit oder 32-Bit Daten parallel zu lesen, die Wirkung
des Verringerns der Anzahl der peripheren Datenleitungen groß, so dass
es möglich
ist, die Chip-Größe zu verringern.
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Zusätzlich wird
in dieser bevorzugten Ausführungsform
die parallel-zu-seriell Umwandlung von dem Datenübertragungsvorgang von dem
Datenleitungspuffer zu der peripheren Datenleitung ausgeführt, so
dass es im Gegensatz zu dem herkömmlichen
Pre-Fetch System nicht erforderlich ist, irgendwelche parallel-zu-seriell
Umwandlungsschaltkreise bereitzustellen.
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Darüber hinaus
funktioniert der Auffangschaltkreis 25 in dieser bevorzugten
Ausführungsform
so, dass er das Aktivierungssignal des Datenleitungsmessverstärkers 24 als
das Auffangsignal benutzt. Folglich ist, während die nachfolgenden Daten
in dem Auffangschaltkreis 25 gehalten werden, das Aktivierungssignal
QSE des Messverstärkers,
das das Auffangsignal ist, im Zustand „Tief". Bei diesem Prozessschritt beginnt
der Messverstärker 24 der
Datenleitung den Vor-Lade Vorgang für den nächsten Zyklus. D. h. weil der
Vor-Lade Vorgang des Datenpuffers und der Datenauffang Vorgang sich
zeitweise einander überlappen
können,
wird durch das Hinzufügen
des Auffangschaltkreises kein unnötiger Taktgeberzyklus benutzt,
so dass es möglich ist,
zu verhindern, dass die Zykluszeit ansteigt.
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5 zeigt
den Aufbau eines Hauptteils einer anderen bevorzugten Ausführungsform
eines SDRAM gemäss
der vorliegenden Erfindung, die der 2 entspricht.
In dieser bevorzugten Ausführungsform
umfasst die periphere Datenleitung, zu der die 2-Bit Daten in einem
Mehrbenutzervorgang übertragen
werden, komplementäre
Signalleitungen RD und bRD ähnlich
der die Hauptdatenleitung. An dere Konstruktionen sind die gleichen
wie in der vorhergehenden bevorzugten Ausführungsform.
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In
dieser bevorzugten Ausführungsform
ist die Anzahl der peripheren Datenleitungen doppelt so groß wie in
der vorhergehenden bevorzugten Ausführungsform. Jedoch ist die
Anzahl der peripheren Datenleitungen auf die Hälfte verringert in Bezug auf
den Fall, wenn die vorabgeholten (Englisch: Pre-Fetched) 2-Bit Daten zu
den peripheren Datenleitungen, die den Aufbau von komplementären, parallelen
Signalleitungen aufweisen, übertragen
werden.
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6 ist
ein Schaltplan eines Messverstärkerschaltkreises
eines Datenleitungspufferschaltkreises in einer anderen bevorzugten
Ausführungsform.
Dieser Datenleitungsmessverstärker
umfasst hauptsächlich
Differenzverstärker 61 und 62 vom
Stromspiegelungstyp. Eingangsknoten der Differenzverstärker 61 und 62 sind Messknoten
N1 und N2, die mit den Hauptdatenleitungen MDQ und bMDQ verbunden
sind. In einem jeweiligen der Messknoten N1 und N2 ähnlich zu
dem Fall der 3 ist ein Entzerrerschaltkreis 62 bereitgestellt.
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Die
Ausgabeknoten N11 und N12 der Differenzverstärker 61 und 62 sind
mit den Gates der PMOS Transistoren QP63 und QP64 verbunden, deren
Drains jeweils mit den Messknoten N2 und N1 verbunden sind. Die
PMOS Transistoren QP63 und QP64 dienen dazu, die Variationen des
Potentials der Ausgabeknoten N11 und N12 den Messknoten N1 und N2
zuzuführen,
um den Messvorgang zu beschleunigen. Die mit den Ausgangsknoten
N11 und N12 verbundenen PMOS Transistoren QP61 und QP62 werden zum
Vor-Laden bereitgestellt. Ein Ausgangsknoten N11 wird über einen
Ausgangstreiber mit einem PMOS Transistor QP65 und einem NMOS Transistor
QN62 abgeschlossen, und der andere Ausgangsknoten N12 ist über einen
Ausgangstreiber mit einem PMOS Transistor QP66 und einem NMOS Transistor
QN61 mit einem Auffangschaltkreis verbunden, ähnlich wie in der vorhergehenden
bevorzugten Ausführungsform.
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In
diesem Datenleitungsmessverstärker
ist während
eines Vor-Lade-Vorgangs ein Steuersignal bRST im Zustand „Tief" und ein Steuersignal
RST ist im Zustand „Hoch". Folglich werden
die Messknoten N1 und N2 und die Ausgangsknoten N11 und N12 auf
VCC vor-geladen. Zu diesem Zeitpunkt ist der Ausgang des Ausgangstreibers
im Zustand „Tief". In einem Messvorgang,
wenn der Ausgabeknoten N12 im Zustand „Tief" ist, wird der PMOS Transistor QP66
des Ausgangstreibers eingeschaltet, so dass zu dem Auffangschaltkreis
ein „Hoch"-Pegel als Ausgabe übertragen
wird.
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In
der oben beschriebenen bevorzugten Ausführungsform gilt, dass während die
2-Bit Daten pro Eingabe-/Ausgabeanschluss
parallel zu den Hauptdatenleitungen übertragen werden, um in dem
Mehrbenutzervorgang zu der gemeinsamen peripheren Datenleitung übertragen
zu werden, eine Vielzahl von Bits von Daten allgemein parallel zu
den Hauptdatenleitungen übertragen
werden kann, um in einem Mehrbenutzervorgang zu der gemeinsamen
Datenleitung übertragen
zu werden. Folglich kann die Anzahl der peripheren Datenleitungen
weiter verringert werden.
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2A zeigt
einen wesentlichen Teil eines Beispiels des obigen, wobei ein 4-Bit
Daten Pre-Fetch ausgeführt
wird. In dieser Ausführungsform
wird jedes Ein-Bit Datum von jedem Datenleitungspuffer DQB der vier Datenleitungspuffer
DQB zu einer peripheren Datenleitung RD übertragen, und zwar auf der
Basis der am wenigsten signifikanten Spaltenadresse CA0 und der
benachbarten Spaltenadresse CA1. Gemäß der Logik von CA0 und CA1
wird je des Datum aus jedem der vier Datenleitungspuffer ausgegeben,
wie in der unten stehenden Tabelle angegeben. Tabelle
| Fall | CA0 | CA1 | Ausgabereihenfolge
von DQS |
| 1 | 0 | 0 | (0) → (1) → (2) → (3) |
| 2 | 1 | 0 | (1) → (2) → (3) → (0) |
| 3 | 0 | 1 | (2) → (3) → (0) → (1) |
| 4 | 1 | 1 | (3) → (0) → (1) → (2) |
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Wie
aus der Tabelle bekannt, werden z. B. im Fall 1 (CA0 = „0" und CA1 = „0"), vier Ein-Bit Daten
ausgegeben aus den vier Datenleitungspuffern DQB zu bzw. auf die
periphere Datenleitung RD in der Reihenfolge (0) → (1) → (2) → (3). In
den Fällen
2–4 sind
die Ausgabevorgänge ähnlich wie
der obige. In diesen Fällen
werden die Pegel von CA0 und CA1 in vorbestimmten Zeitintervallen
verändert.
Zu jedem vorbestimmten Zeitpunkt werden die Pegel von CA0 und CA1
wie folgt verändert:
(CA0 = 0, CA1 = 0) → (CA0
= 1, CA1-0) → (CA0 =
0, CA1 = 1) → (CA0
= 1, CA1 = 0). In einem jeweiligen Status wird ein jeweiliges Steuersignal
erzielt, wobei durch diese Steuersignale ein jeweiliger Datenleitungspuffer
die 1-Bit Daten in einer Reihenfolge wie folgt ausgibt: (0) → (1) → (2) → (3).
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Im
Allgemeinen gilt in dem Fall, dass die Anzahl der Vor-geholten (Pre-Fetched)
Daten 2n (n: Ganzzahl größer als 1) ist, dass die n
Spaltenadressbits der am wenigsten signifikanten Bitseite benutzt
werden. Ein jeweiliges Datum wird zu einer peripheren Datenleitung
RD auf der Basis eines aus den obigen n Bits der Spaltenadresse
erzielten Steuersignals übertragen.
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Wie
oben beschrieben, ist es nach der vorliegenden Erfindung möglich, die
Anzahl der peripheren Datenleitungen zu verringern, um die Chip-Größe eines
SDRAM zu verringern, während
ein Pre-Fetch System zum Beschleunigen eines Datenübertragungszyklus
eingesetzt wird.