DE112004001676T5

DE112004001676T5 - Direktzugriffsspeicher mit Postampel-Datenübernahmesignal-Rauschunterdrückung

Info

Publication number: DE112004001676T5
Application number: DE112004001676T
Authority: DE
Inventors: George William Alexander; Jonghee Han; Torsten Partsch
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-09-29
Filing date: 2004-09-24
Publication date: 2006-07-20
Anticipated expiration: 2024-09-25
Also published as: WO2005031746A2; US20050068810A1; DE112004001676B4; US20060168470A1; CN1860553A; US7031205B2; WO2005031746A3

Abstract

Ein Direktzugriffspeicher, der folgende Merkmale umfasst:
eine erste Schaltung, die konfiguriert ist, um ein Übernahmesignal zu empfangen, und um ansprechend auf Übergänge in dem Übernahmesignal Pulse zu liefern; und
eine zweite Schaltung, die konfiguriert ist, um das Übernahmesignal zu empfangen, um Daten in der zweiten Schaltung zwischenzuspeichern, und um die Pulse zu empfangen, um die zwischengespeicherten Daten nach den Übergängen in dem Übernahmesignal in der zweiten Schaltung zwischenzuspeichern.

Description

Hintergrund
Ein Speichertyp, der in der Technik bekannt ist, ist ein synchroner Doppeldatenratendirektzugriffsspeicher mit dynamischem Zugriff (DDR-SDRAM). Im Allgemeinen umfasst ein DDR-SDRAM zumindest ein Array von Speicherzellen. Die Speicherzellen in dem Array von Speicherzellen sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und die Spalten entlang einer y-Richtung erstrecken. Leitfähige Wortleitungen erstrecken sich über das Array von Speicherzellen der x-Richtung und leitfähige Bitleitungen erstrecken sich über das Array von Speicherzellen entlang der y-Richtung. An jedem Kreuzungspunkt einer Wortleitung und einer Bitleitung ist eine Speicherzelle angeordnet. Auf Speicherzellen wird unter Verwendung einer Zeilenadresse und einer Spaltenadresse zugegriffen.
Ein DDR-SDRAM verwendet ein Haupttaktsignal und ein Datenübernahmesignal (DQS) zum Adressieren des Arrays von Speicherzellen und zum Ausführen von Befehlen in dem Speicher. Das Taktsignal wird als eine Referenz für die Zeitgebung von Befehlen verwendet, wie z. B. Lese- und Schreibbefehlen, einschließlich Adress- und Steuersignalen. DQS wird als eine Referenz zum Zwischenspeichern von Daten in dem Speicher und zum Ausgeben von Daten in ein externes Gerät verwendet.
Während einer Schreiboperation werden zwei Bits, vier Bits oder eine andere gerade Zahl von Bits gesammelt und in dem Speicher gleichzeitig verarbeitet, um die Bandbreite des Speichers zu maximieren. DQS wird durch eine Speichersteue rung gesteuert, und Datenbits werden bei jedem Übergang von DQS gesammelt. An der ersten ansteigenden Taktflanke nach der letzten abfallenden DQS-Flanke endet die Sammlung von Datenbits und eine interne Verarbeitung beginnt.
Sobald die Sammlung der Datenbits abgeschlossen ist, kann die Speichersteuerung das DQS-Signal nicht mehr treiben, was zu Rauschen auf der DQS-Signalleitung führt. Dieses Rauschen, das als Postambel-DQS-Rauschen bezeichnet wird, kann um die Abschlussspannung des Datenbusses oszillieren. Falls das Postambel-DQS-Rauschen auftritt, bevor das innere Verarbeiten der gesammelten Daten beginnt, können die gesammelten Daten in dem Postambel-DQS-Rauschzwischenspeicher als Übergänge in undefinierten Daten anstatt gültigen Daten verfälscht werden.
Zusammenfassung
Ein Ausführungsbeispiel der vorliegenden Erfindung liefert einen Direktzugriffsspeicher. Der Direktzugriffsspeicher umfasst eine erste Schaltung, die konfiguriert ist, um ein Übernahmesignal zu empfangen, und ansprechend auf Übergänge in dem Übernahmesignal Pulse zu liefern. Der Direktzugriffsspeicher umfasst eine zweite Schaltung, die konfiguriert ist, um das Übernahmesignal zu empfangen, um Daten in der zweiten Schaltung zwischenzuspeichern, und um die Pulse zu empfangen, um die zwischengespeicherten Daten in der zweiten Schaltung zwischenzuspeichern, nach den Übergängen in dem Übernahmesignal.
Kurze Beschreibung der Zeichnungen
Ausführungsbeispiele der Erfindung sind mit Bezugnahme auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockdiagramm, das ein beispielhaftes Ausführungsbeispiel eines Direktzugriffsspeichers gemäß der vorliegenden Erfindung darstellt.
2 ist ein Diagramm, das ein beispielhaftes Ausführungsbeispiel einer Speicherzelle darstellt.
3 ist ein schematisches Diagramm, das ein beispielhaftes Ausführungsbeispiel von Latch-Schaltungen und einer Signalerzeugungsschaltung zum Zwischenspeichern der Daten während einer Schreiboperation darstellt;
4 ist ein schematisches Diagramm, das ein weiteres beispielhaftes Ausführungsbeispiel von Latch-Schaltungen und Signalerzeugungsschaltungen zum Zwischenspeichern von Daten während einer Schreiboperation darstellt.
5 ist ein Zeitdiagramm, das eine Signalzeitgebung für Latch-Schaltungen darstellt.
6 ist ein schematisches Diagramm, das ein beispielhaftes Ausführungsbeispiel einer DQS-Flankensteuerschaltung darstellt.
7 ist ein schematisches Diagramm, das ein beispielhaftes Ausführungsbeispiel eines Pulsgenerators darstellt.
8 ist ein Zeitdiagramm, das Signalzeitgebung für die DQS-Flankensteuerschaltung darstellt.
Detaillierte Beschreibung
1 ist ein Blockdiagramm, das einen Direktzugriffsspeicher 10 darstellt. Bei einem Ausführungsbeispiel ist der Direktzugriffsspeicher 10 ein synchroner Doppeldatenraten-Direktzugriffsspeicher mit dynamischem Zugriff (DDR-SDRAM). Der DDR-SDRAM 10 umfasst eine Speichersteuerung 20 und zumindest eine Speicherbank 30. Die Speicherbank 30 umfasst ein Array von Speicherzellen 32, einen Zeilendecodierer 40, einen Spaltendecodierer 44, Erfassungsverstärker 42 und eine Daten-Ein/Aus-Schaltung 46. Die Speichersteuerung 20 ist elektrisch gekoppelt mit der Speicherbank 30, angezeigt bei 22.
Leitfähige Wortleitungen 34, die als Zeilenauswahlleitungen bezeichnet werden, erstrecken sich in der x-Richtung über das Array von Speicherzellen 32. Leitfähige Bitleitungen 36, die als Spaltenauswahlleitungen bezeichnet werden, erstrecken sich in der y-Richtung über das Array von Speicherzellen 32. Eine Speicherzelle 38 ist an jedem Kreuzungspunkt einer Wortleitung 34 in einer Bitleitung 36 angeordnet. Jede Wortleitung 34 ist elektrisch gekoppelt mit einem Zeilendecodierer 40 und jede Bitleitung 36 ist elektrisch gekoppelt mit einem Erfassungsverstärker 42. Die Erfassungsverstärker 42 sind durch leitfähige Spaltendecodiererleitungen 45 elektrisch gekoppelt mit dem Spaltendecodierer 44 und durch Datenleitungen 47 mit der Daten-Ein/Aus-Schaltung 46.
Die Daten-Ein/Aus-Schaltung 46 umfasst eine Mehrzahl von Zwischenspeichern und Dateneingabe/ausgabe- (I/O-) Anschlussflächen oder Stiften (DQs) zum Übertragen von Daten zwischen der Speicherbank 30 und einem externen Gerät. Daten, die in die Speicherbank 30 geschrieben werden, werden als Spannungen auf dem DQs von einem externen Gerät präsentiert. Die Spannungen werden in die entsprechenden Signale übersetzt und in ausgewählten Speicherzellen 38 gespeichert. Daten, die von der Speicherbank 30 gelesen werden, werden der Speicherbank 30 auf dem DQs präsentiert, zum Wiedergewinnen für ein externes Gerät. Daten, die von ausgewählten Speicherzellen 38 gelesen werden, erscheinen an dem DQs, sobald der Zugriff abgeschlossen ist und der Ausgang freigegeben ist. Zu anderen Zeitpunkten sind die DQs in einem hochohmigen Zustand.
Ein bidirektionales Datenübernahmesignal (DQS) wird als eine Referenz zum Zwischenspeichern von Eingangsdaten in die Daten-Ein/Aus-Schaltung 46 von dem DQs während Schreiboperationen und Ausgangsdaten in ein externes Gerät durch das DQs während Leseoperationen verwendet. Während einer Schreiboperation wird das DQS durch die Speichersteuerung 20 getrieben und Datenbits werden bei jedem Übergang von DQS gesammelt. Sobald die Sammlung der Datenbits abgeschlossen ist, kann die Speichersteuerung 20 das DQS-Signal nicht mehr treiben, was zu Rauschen auf der DQS-Signalleitung führt. Um zu verhindern, dass das Rauschen undefinierte Daten zwischenspeichert, ist eine Signalerzeugungsschaltung vorgesehen, um drei Signale von dem DQS-Signal und einem Taktsignal zu erzeugen. Ein internes DQS-Signal (DQSi) und ein internes invertiertes DQS-Signal (bDQSi) werden von dem DQS-Signal erzeugt, und ein Signal fDQS wird von dem DQS-Signal und dem Taktsignal erzeugt. Ein Puls wird auf der Signalleitung fDQS auf der ersten abfallenden Flanke des DQS erzeugt, nach einer ansteigenden Flanke des Taktsignals.
Jedes DQ in der Daten-Ein/Aus-Schaltung 46 umfasst eine Dreistufen-Latch-Schaltung. Daten, die in die Speicherbank 30 geschrieben werden sollen, werden in der ersten und zweiten Stufe der Latch-Schaltung zwischengespeichert, durch DQSi und bDQSi, und in der dritten Stufe der Latch-Schaltung durch fDQS. Das fDQS-Signal verhindert, dass Rauschen auf der DQS-Signalleitung undefinierte Daten in der dritten Stufe zwischenspeichert.
Die Speichersteuerung 20 steuert das Lesen der Daten von und das Schreiben der Daten in die Speicherbank 30. Während einer Leseoperation leitet die Speichersteuerung 20 die Zeilenadresse einer ausgewählten Speicherzelle oder -zellen 38 zu dem Zeilendecodierer 40. Der Zeilendecodierer 40 aktiviert die ausgewählte Wortleitung 34. Wenn die ausgewählte Wortleitung 34 aktiviert ist, wird der Wert, der in jeder Speicherzelle 38 gespeichert ist, die mit der ausgewählten Wortleitung 34 gekoppelt ist, zu der jeweiligen Bitleitung 36 geleitet. Der Wert jeder Speicherzelle 38 wird durch einen Erfassungsverstärker 42 gelesen, der elektrisch mit der jeweiligen Bitleitung 36 gekoppelt ist. Die Speichersteuerung 20 leitet eine Spaltenadresse der ausgewählten Speicherzelle oder Zellen 38 zu dem Spaltendecodierer 44. Der Spaltendecodierer 44 wählt aus, welche Erfassungsverstärker 42 Daten zu der Daten-Ein/Aus-Schaltung 46 liefern, für die Wiedergewinnung durch ein externes Gerät.
Während einer Schreiboperation werden die Daten, die in einem Array 32 zu speichern sind, durch ein externes Gerät in die Daten-Ein/Aus-Schaltung 46 platziert. Die Speichersteuerung 20 leitet die Zeilenadresse für die ausgewählte Speicherzelle oder -zellen 38, wo die Daten zu speichern sind, zu dem Zeilendecodierer 40. Der Zeilendecodierer 40 aktiviert die ausgewählte Wortleitung 34. Die Speichersteuerung 20 leitet die Spaltenadresse für die ausgewählte Speicherzelle oder Zellen 38, wo die Daten zu speichern sind, an den Spaltendecodierer 44. Der Spaltendecodierer 44 wählt aus, an welche Erfassungsverstärker 42 die Daten von der Daten-Ein/Aus-Schaltung 46 geleitet werden. Die Erfassungsverstärker 42 schreiben die Daten durch die Bitleitungen 36 in die ausgewählte Speicherzelle oder -zellen 38.
2 stellt ein beispielhaftes Ausführungsbeispiel einer Speicherzelle 38 in dem Array von Speicherzellen 32 dar. Die Speicherzelle 38 umfasst einen Transistor 48 und einen Kondensator 50. Das Gate des Transistors 48 ist elektrisch gekoppelt mit der Wortleitung 34. Der Drain-Source-Weg des Transistors 48 ist elektrisch gekoppelt mit der Bitleitung 36 und dem Kondensator 50. Der Kondensator 50 ist geladen, um entweder eine logische 0 oder eine logische 1 darzustellen. Während einer Leseoperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der Wert, der auf dem Kondensator 50 gespeichert ist, wird durch einen entsprechenden Erfassungsverstärker 42 durch die Bitleitung 36 und den Transistor 48 gelesen. Während einer Schreiboperation wird die Wortleitung 34 aktiviert, um den Transistor 48 einzuschalten, und der Wert, der auf dem Kondensator 50 gespeichert ist, wird durch einen entsprechenden Erfassungsverstärker 42 durch die Bitleitung 36 und den Transistor 48 geschrieben.
Die Leseoperation auf der Speicherzelle 38 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 50 mit dem Wert neu geladen, der gerade gelesen wurde. Außerdem entlädt sich die Ladung auf dem Kondensator 50 im Verlauf der Zeit, selbst ohne Leseoperationen. Um einen gespeicherten Wert beizubehalten, wird die Speicherzelle 38 regelmäßig aufgefrischt durch Lesen oder Schreiben der Speicherzelle 38. Alle Speicherzellen 38 in dem Array von Speicherzellen 32 werden regelmäßig aufgefrischt, um ihre Werte beizubehalten.
In einem DDR-SDRAM werden die Lese- und Schreiboperationen zu einem Systemtakt synchronisiert. Der Systemtakt wird durch ein Hostsystem geliefert, das den DDR-SDRAM 10 umfasst. DDR-SDRAM arbeitet von einem unterschiedlichen Takt, CK und bCK. Die Kreuzung von CK, der in einen hohen Zustand übergeht, und bCK, der in einen niedrigen Zustand übergeht, wird als die positive Flanke von CK bezeichnet. Befehle, wie z. B. Lese- und Schreiboperationen, einschließlich Adress- und Steuersignalen werden an der positiven Flanke von CK registriert. Operationen werden sowohl auf der ansteigenden als auch der abfallenden Flanke des Systemtakts durchgeführt.
Der DDR-SDRAM verwendet eine Doppeldatenratenarchitektur, um eine Hochgeschwindigkeitsoperation zu erreichen. Die Doppeldatenratenarchitektur ist im Wesentlichen eine 2n Vorabrufarchitektur mit einer Schnittstelle, die entworfen ist, um zwei Datenworte pro Taktzyklus an dem DQs zu übertragen. Ein einzelner Lese- oder Schreibzugriff für den DDR-SDRAM besteht effektiv aus einer einzigen 2n bitbreiten, Eintaktzyklusdatenübertragung an dem inneren Speicherarray und zwei entsprechenden n Bit breiten, Halber-Takt-Zyklusdatenübertragungen an den DQs.
Das bidirektionale Datenübernahmesignal (DQS) wird zusammen mit Daten für die Verwendung bei der Datenerfassung an der Daten-Ein/Aus-Schaltung 46 übertragen. DQS ist ein Übernahmesignal, das durch den DDR-SDRAM während Leseoperationen, und durch die Speichersteuerung, wie z. B. die Speichersteuerung 20, während Schreiboperationen übertragen wird. DQS ist flankenausgerichtet mit Daten für Leseoperationen und mittig ausgerichtet mit Daten für Schreiboperationen. Eingabe- und Ausgabedaten sind auf beiden Flanken von DQS ausgerichtet.
Während einer Schreiboperation wird DQS durch die Speichersteuerung 20 gesteuert. Sobald die Schreiboperation abgeschlossen ist, steuert die Speichersteuerung 20 das DQS-Signal nicht mehr, was zu Rauschen auf dem DQS-Signal führt. Dieses Rauschen, das als Postambel-DQS-Rauschen bezeichnet wird, kann um die Abschlussspannung des Datenbusses herum oszillieren. Falls dieses Postambel-DQS-Rauschen auftritt, bevor das innere Verarbeiten der gesammelten Daten beginnt, können die gesammelten Daten verfälscht werden, da Übergänge in dem Postambel-DQS-Rauschen anstatt den gültigen Daten undefinierte Daten zwischenspeichern können.
Lese- und Schreibzugriffe zu dem DDR-SDRAM sind burstorientiert. Die Zugriffe beginnen an einer ausgewählten Position und fahren für eine programmierte Anzahl von Positionen in einer programmierten Sequenz fort. Die Zugriffe beginnen mit der Registrierung eines aktiven Befehls, dem ein Lese- oder Schreibbefehl folgt. Die Adressbits, die zusammenfallend mit dem aktiven Befehl ausgerichtet sind, werden verwendet, um die Bank und Zeile auszuwählen, auf die zuzugreifen ist. Die Adressbits, die registriert sind, die mit dem Lese- oder Schreibbefehl zusammenfallen, werden verwendet, um die Bank und die Anfangsspaltenposition für den Burstzugriff auszuwählen.
Der DDR-SDRAM in der vorhergehenden Beschreibung wird als DDR-I-SDRAM bezeichnet, da er die erste Generation von DDR-SDRAM ist. Die nächste Generation von DDR-SDRAM, DDR-II-SDRAM, hat die gleichen Merkmale wie DDR-I-SDRAM, außer dass die Datenrate verdoppelt ist. Die DDR-II-SDRAM-Architektur ist im Wesentlichen eine 4n Vorababrufarchitektur mit einer Schnittstelle, die entworfen ist, um vier Datenwörter pro Taktzyklus an der DQs zu übertragen. Ein einzelner Lese- oder Schreibzugriff für den DDR-II-SDRAM besteht effektiv aus einer einzigen 4n Bit breiten, Eintaktzyklusdatenübertragung an dem inneren Speicherarray und vier entsprechenden n Bit breiten, Viertel-Taktzyklusdatenübertragungen an dem DQs. Bei einem Ausführungsbeispiel ist der DDR-SDRAM 10 ein DDR-II-SDRAM.
3 ist eine schematische Darstellung, die ein beispielhaftes Ausführungsbeispiel von Latch-Schaltungen 100–100n und eine Signalerzeugungsschaltung 130 zum Zwischenspeichern von Daten während einer Schreiboperation darstellt. Die Latch-Schaltung 100–100n und die Signalerzeugungsschaltung 130 sind Teil der Daten-Ein/Aus-Schaltung 46. Die Daten-Ein/Aus-Schaltung 46 umfasst n Latch-Schaltungen 100 –100n, wobei n gleich der Anzahl von DQs für den Speicher ist. Die Latch-Schaltungen 100–100n sind ähnlich zueinander aufgebaut.
Jede Latch-Schaltung 100 umfasst einen DQ-Signalweg 102, einen Eingabepuffer 104, einen Inverter 126 und Latches 112, 114, 116, 118 und 120. Außerdem umfasst jede Latch-Schaltung 100 einen DQSi-Signalweg 106, einen bDQSi-Signalweg 108, einen fDQS-Signalweg 110 und Ausgangssignalwege DQ_rise 122 und DQ_fall 124.
Der DQ-Signalweg 102 ist elektrisch gekoppelt mit dem Eingabepuffer 104. Der Eingabepuffer 104 ist durch den Datenweg 105 elektrisch gekoppelt mit Latches 112 und 118. Das Latch 112 ist durch den Datenweg 113 elektrisch gekoppelt mit dem Latch 114. Das Latch 114 ist durch den Datenweg 115 elektrisch gekoppelt mit dem Latch 116. Das Latch 116 ist elektrisch gekoppelt mit dem Ausgangssignalweg DQ_rise 122. Das Latch 118 ist durch den Datenweg 119 elektrisch gekoppelt mit dem Latch 120, und das Latch 120 ist elektrisch gekoppelt mit dem Ausgangssignalweg DQ_fall 124.
Die Eingangssignalwege DQSi 106 und bDQSi 108 sind elektrisch gekoppelt mit Latches 112, 114 und 118. Der fDQS-Signalweg 110 ist elektrisch gekoppelt mit dem Inverter 126, und der Inverter 126 ist elektrisch gekoppelt mit dem bfDQS-Signalweg 111. Signalwege fDQS 110 und bfDQS 111 sind elektrisch gekoppelt mit Latches 116 und 120. Latches 112, 114, 116, 118 und 120 können jeder geeigneter Latchtyp zum Zwischenspeichern eines Datenbits sein.
Das Latch 112 umfasst ein Übertragungsgatter 150 und Inverter 152, 154 und 156. Das Übertragungsgatter 150 umfasst ein Paar von Komplementär-Metalloxid-Halbleiter-Feldeffekttransistoren- (MOSFET-) Schaltern parallel zueinander, so dass ein Eingangssignal zu dem Übertragungsgatter 150 entweder durch das Übertragungsgatter 150 geleitet wird oder gesperrt wird. Das Übertragungsgatter 150 wird eingeschaltet, um ein Eingangssignal zu leiten, falls ein logisch hohes Signal an das Gate des aktiven hohen MOSFET-Schalters angelegt ist, und falls ein logisch niedriges Signal an das Gate des aktiven niedrigen MOSFET-Schalters angelegt ist. Das Übertragungsgatter 150 ist ausgeschaltet (nicht-leitend), um ein Eingangssignal zu sperren, falls ein logisch niedriges Signal an das Gate des aktiven hohen MOSFET-Schalters angelegt ist, und falls ein logisch hohes Signal an das Gate des aktiven niedrigen MOSFET-Schalters angelegt ist. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 150 ein oder aus.
Der Datenweg 105 ist elektrisch gekoppelt mit dem Übertragungsgatter 150, um Daten zu dem Übertragungsgatter 150 zu leiten. Das Übertragungsgatter 150 ist durch den Datenweg 151 elektrisch gekoppelt mit Invertern 152 und 154. Der Ausgang des Inverters 154 ist elektrisch gekoppelt mit dem Eingang des Inverters 152, und der Ausgang des Inverters 152 ist elektrisch gekoppelt mit dem Eingang des Inverters 154. Inverter 152 und 154 sind durch den Datenweg 155 elektrisch gekoppelt mit dem Inverter 156. Der Ausgang des Inverters 156 ist elektrisch gekoppelt mit dem Datenweg 113.
Wenn das Übertragungsgatter 150 leitend ist, verlaufen Daten auf dem Datenweg 105, die durch einen logisch hohen Pegel oder einen logisch niedrigen Pegel dargestellt sind, zu dem Datenweg 151. Die Daten auf dem Datenweg 151 werden durch Inverter 152 und 154 zwischengespeichert, wenn das Übertragungsgatter 150 aufhört, zu leiten. Der Inverter 156 invertiert die Daten und liefert die Ausgabe an den Datenweg 113, so dass die Ausgabe des Latch 112 gleich ist wie die Eingabe zu dem Latch 112.
Das Latch 114 umfasst ein Übertragungsgatter 160 und Inverter 162, 164 und 166. Der Datenweg 113 ist elektrisch gekoppelt mit dem Übertragungsgatter 160, um Daten zu dem Übertragungsgatter 160 zu leiten. Das Übertragungsgatter 160 arbeitet ähnlich wie das Übertragungsgatter 150. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 160 ein oder aus. Das Übertragungsgatter 160 ist durch den Datenweg 161 elektrisch gekoppelt mit den Invertern 162 und 164. Der Ausgang des Inverters 164 ist elektrisch gekoppelt mit dem Eingang des Inverters 162, und der Ausgang des Inverters 162 ist elektrisch gekoppelt mit dem Eingang des Inverters 164. Die Inverter 162 und 164 sind durch den Datenweg 165 elektrisch gekoppelt mit dem Inverter 166. Der Ausgang des Inverters 166 ist elektrisch gekoppelt mit dem Datenweg 115. Das Latch 114 arbeitet ähnlich wie das Latch 112.
Das Latch 116 umfasst ein Übertragungsgatter 170 und Inverter 172, 174 und 176. Der Datenweg 115 ist elektrisch gekoppelt mit dem Übertragungsgatter 170, um Daten zu dem Übertragungsgatter 170 zu leiten. Das Übertragungsgatter 170 arbeitet ähnlich wie das Übertragungsgatter 150. Die fDQS- und bfDQS-Signale schalten das Übertragungsgatter 170 ein oder aus. Das Übertragungsgatter 170 ist durch den Datenweg 171 elektrisch gekoppelt mit Invertern 172 und 174. Der Ausgang des Inverters 174 ist elektrisch gekoppelt mit dem Eingang des Inverters 172, und der Ausgang des Inverters 172 ist elektrisch gekoppelt mit dem Eingang des Inverters 174. Die Inverter 172 und 174 sind durch den Datenweg 175 elektrisch gekoppelt mit dem Inverter 176. Der Ausgang des Inverters 176 ist elektrisch gekoppelt mit dem Datenweg DQ_rise 122. Das Latch 116 arbeitet ähnlich wie das Latch 112.
Das Latch 118 umfasst ein Übertragungsgatter 180 und Inverter 182, 184 und 186. Der Datenweg 105 ist elektrisch gekoppelt mit dem Übertragungsgatter 180, um Daten zu dem Übertragungsgatter 180 zu leiten. Das Übertragungsgatter 180 arbeitet ähnlich wie das Übertragungsgatter 150. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 180 ein oder aus. Das Übertragungsgatter 180 ist durch den Datenweg 181 elektrisch gekoppelt mit Invertern 182 und 184. Der Ausgang des Inverters 184 ist elektrisch gekoppelt mit dem Eingang des Inverters 182, und der Ausgang des Inverters 182 ist elektrisch gekoppelt mit dem Eingang des Inverters 184. Die Inverter 182 und 184 sind durch den Datenweg 185 elektrisch gekoppelt mit dem Inverter 186. Der Ausgang des Inverters 186 ist elektrisch gekoppelt mit dem Datenweg 119. Das Latch 118 arbeitet ähnlich wie das Latch 112.
Das Latch 120 umfasst ein Übertragungsgatter 190 und Inverter 192, 194 und 196. Der Datenweg 119 ist elektrisch gekoppelt mit dem Übertragungsgatter 190, um Daten zu dem Übertragungsgatter 190 zu leiten. Das Übertragungsgatter 190 arbeitet ähnlich wie das Übertragungsgatter 150. Die fDQS- und bfDQS-Signale schalten das Übertragungsgatter 190 ein oder aus. Das Übertragungsgatter 190 ist durch den Datenweg 191 elektrisch gekoppelt mit Invertern 192 und 194. Der Ausgang des Inverters 194 ist elektrisch gekoppelt mit dem Eingang des Inverters 192, und der Ausgang des Inverters 192 ist elektrisch gekoppelt mit dem Eingang des Inverters 194. Die Inverter 192 und 194 sind durch den Datenweg 195 elektrisch gekoppelt mit dem Inverter 196. Der Ausgang des Inverters 196 ist elektrisch gekoppelt mit dem Datenweg DQ_fall 124. Das Latch 120 arbeitet ähnlich wie das Latch 112.
Die Signalerzeugungsschaltung 130 umfasst einen DQS-Eingabepuffer 136, einen Takteingabepuffer 138, eine DQS-Freigabesteuerung 140 und einen gesteuerten Puffer 142. Außerdem umfasst die Signalerzeugungsschaltung 130 einen DQS-Signalweg 132, CLK-Signalweg 134, DQSi-Signalweg 106, bDQSi-Signalweg 108 und fDQS-Signalweg 110.
Der DQS-Signalweg 132 ist elektrisch gekoppelt mit dem DQS-Eingabepuffer 136. Der DQS-Eingabepuffer 136 ist elektrisch gekoppelt mit dem DQSi-Signalweg 106 und dem bDQSi-Signalweg 108. Der CLK-Signalweg 134 ist elektrisch gekoppelt mit dem Takteingabepuffer 138. Der Takteingabepuffer 138 ist durch den CLKi-Signalweg 139 elektrisch gekoppelt mit der DQS-Freigabesteuerung 140. Die DQS-Freigabesteuerung 140 ist durch den DQS-Freigabesignalweg 144 elektrisch gekoppelt mit dem gesteuerten Puffer 142. Der gesteuerte Puffer 142 ist elektrisch gekoppelt mit dem fDQS-Signalweg 110 und dem bDQSi-Signalweg 108. Der fDQS-Signalweg 110 ist elektrisch gekoppelt mit dem Deaktiviereingang der DQS-Freigabesteuerung 140.
Das DQSi-Signal wird von DQS erzeugt, durch den DQS-Eingabepuffer 136. Das bDQSi-Signal wird von DQS durch den DQS-Eingabepuffer 136 erzeugt und ist das Inverse von DQSi. Das fDQS-Signal wird von CLK und bDQSi erzeugt. Das CLKi-Signal wird in die DQS-Freigabesteuerung 140 von dem Takteingabepuffer 138 eingegeben. Die DQS-Freigabesteuerung 140 gibt ein logisch hohes Signal auf dem DQS-Freigabeausgangsweg 144 aus, mit dem Freigabeeingangssignal CLKi in einem logisch hohen Zustand und dem Freigabeeingangssignal fDQS in einem logisch niedrigen Zustand. Falls das Freigabeeingangssignal (fDQS) logisch hoch ist, oder das Freigabeeingangssignal CLKi logisch niedrig ist, gibt die DQS-Freigabesteuerung 140 auf dem DQS-Freigabeausgangsweg 144 ein logisch niedriges Signal aus. Der gesteuerte Puffer 142 empfängt das DQS-Freigabesignal und das bDQSi-Signal als Eingangssignale und erzeugt fDQS. Das fDQS-Signal ist in einem logisch hohen Zustand, falls das DQS-Freigabesignal in einem logisch hohen Zustand ist und das bDQSi-Signal in einem logisch hohen Zustand ist. Das fDQS-Signal pulst einmal logisch hoch, bei der ersten abfallenden Flanke von DQS nach einer ansteigenden Flanke von CLK.
Der Eingabepuffer 104 empfängt ein Datensignal durch den DQ-Signalweg 102. Das Datensignal auf dem DQ-Signalweg 102 (Taktanstiegsflankendatensignal) wird zu dem Latch 112 auf der abfallenden Flanke von DQSi geleitet, während DQSi zu einem logisch niedrigen Zustand übergeht und bDQSi zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 150 einzuschalten (leitend zu machen). Das Datensignal auf dem Signalweg 105 wird in das Latch 112 zwischengespeichert, während DQSi zu einem logisch hohen Zustand übergeht und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 150 auszuschalten (nicht-leitend zu machen).
Während DQSi zu einem logisch hohen Zustand übergeht und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 160 des Latch 114 einzuschalten (leitend zu machen), wird das Datensignal auf dem Datenweg 113 in dem Latch 112 zu dem Latch 114 geleitet. Außerdem wird das Datensignal auf dem Signalweg 105 (Taktabfallflankendatensignal) zu dem Latch 118 geleitet, während DQSi zu einem logisch hohen Zustand übergeht und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 180 einzuschalten. Die Daten in dem Latch 114 und die Daten in dem Latch 118 werden auf der abfallenden Flanke von DQSi zwischengespeichert, während DQSi zu einem logisch niedrigen Zustand übergeht, und bDQSi zu einem logisch hohen Zustand übergeht, um die Übertragungsgatter 160 und 180 auszuschalten.
Eine ansteigende Flanke von fDQS leitet die Daten in dem Latch 114 zu dem Latch 116, durch den Datenweg 115, während fDQS zu einem logisch hohen Zustand übergeht und bfDQS zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 170 einzuschalten. Die ansteigende Flanke von fDQS leitet die Daten von dem Latch 118 zu dem Latch 120 durch den Datenweg 119, während fDQS zu einem logisch hohen Zustand übergeht und bfDQS zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 190 einzuschalten.
Die abfallende Flanke von fDQS speichert die Daten in das Latch 116 zwischen, während fDQS zu einem logisch niedrigen Zustand übergeht, und bfDQS zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 170 auszuschalten. Das Latch 116 leitet die Daten zu dem DQ_rise-Signalweg 122. Außerdem speichert die abfallende Flanke von fDQS die Daten in das Latch 120 zwischen, während fDQS zu einem logisch niedrigen Zustand übergeht und bfDQS zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 190 auszuschalten. Das Latch 120 leitet die Daten zu DQ_fall-Signalweg 124. Der DQ_rise-Signalweg 122 und der DQ_fall-Signalweg 124 leiten die Daten zu den Erfassungsverstärkern 42, für die Speicherung in dem Array von Speicherzellen 32.
Während einer Schreiboperation liefert ein externes Gerät Daten auf der ansteigenden und abfallenden Flanke von CLK an die DQ-Signalwege 102–102n. DQSi und bDQSi speichern die Ansteigende-Flanke-Daten in den Latches 112 und 114 zwischen und die Abfallende-Flanke-Daten in dem Latch 118. Das fDQS-Signal speichert die Ansteigende- und Abfallende-Flanke-Daten in den Latches 116 und 120 zwischen, für die Ausgabe zu dem DQ_rise-Signalweg 122 bzw. dem DQ_fall-Signalweg 124. Die Daten auf dem DQ_rise-Signalweg 122 und dem DQ_fall-Signalweg 124 werden in ausgewählte Speicherzellen 38 des Arrays von Speicherzellen 32 geschrieben.
4 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel von Latch-Schaltungen darstellt, die bei 200–200n angezeigt sind. Die Latch-Schaltungen 200–200n umfassen DQS-Freigabesteuerungen 240–240n und gesteuerte Puffer 242–242n für jede Latch-Schaltung 200 – 200n. Die Latch-Schaltungen 200–200n und die Signalerzeugungsschaltung 230 sind Teil der Daten-Ein/Aus-Schaltung 46. Die Daten-Ein/Aus-Schaltung 46 umfasst n Latch-Schaltungen 200–200n, wobei n gleich der Anzahl von DQS für den Speicher ist. Die Latch-Schaltungen 200–200n sind ähnlich zueinander aufgebaut.
Jede Latch-Schaltung 200 umfasst einen DQ-Signalweg 202, einen Eingabepuffer 204, einen Inverter 226 und Latches 212, 214, 216, 218 und 220. Außerdem umfasst jede Latch-Schaltung 200 einen DQSi-Signalweg 206, bDQSi-Signalweg 208, fDQS-Signalweg 210, und Ausgangssignalweg DQ_rise 222 und DQ_fall 224.
Der DQ_Signalweg 202 ist elektrisch gekoppelt mit dem Eingabepuffer 204. Der Eingabepuffer 204 ist durch den Datenweg 205 elektrisch gekoppelt mit Latches 212 und 218. Das Latch 212 ist durch den Datenweg 213 elektrisch gekoppelt mit dem Latch 214. Das Latch 214 ist durch den Datenweg 215 elektrisch gekoppelt mit dem Latch 216. Das Latch 216 ist elektrisch gekoppelt mit dem Ausgangssignalweg DQ_rise 222. Das Latch 218 ist durch den Datenweg 219 elektrisch gekoppelt mit dem Latch 220, und das Latch 220 ist elektrisch gekoppelt mit dem Ausgangssignalweg DQ_fall 224.
Die Eingangssignalwege DQSi 206 und bDQSi 208 sind elektrisch gekoppelt mit Latches 212, 214 und 218. Der fDQS-Signalweg 210 ist elektrisch gekoppelt mit dem Inverter 226, und der Inverter 226 ist elektrisch gekoppelt mit dem bfDQS-Signalweg 211. Die Signalwege fDQS 210 und bfDQS 211 sind elektrisch gekoppelt mit Latches 216 und 220. Die Latches 212, 214, 216, 218 und 220 können jeder geeignete Latchtyp zum Zwischenspeichern eines Datenbits sein.
Das Latch 212 umfasst ein Übertragungsgatter 250 und Inverter 252, 254 und 256. Das Übertragungsgatter 250 umfasst ein Paar von Komplementär-Metalloxid-Halbleiter-Feldeffekttransistor- (MOSFET-) Schaltern parallel zueinander, so dass ein Eingangssignal zu dem Übertragungsgatter 250 entweder durch das Übertragungsgatter 250 geleitet wird oder gesperrt wird. Das Übertragungsgatter 250 wird eingeschaltet, um ein Eingangssignal zu leiten, falls ein logisch hohes Signal an das Gate des aktiven hohen MOSFET-Schalters angelegt ist, und falls ein logisch niedriges Signal an das Gate des aktiven niedrigen MOSFET-Schalters angelegt ist. Das Übertragungsgatter 250 ist ausgeschaltet (nicht-leitend), um ein Eingangssignal zu sperren, falls ein logisch niedriges Signal an das Gate des aktiven hohen MOSFET-Schalters angelegt wird, und falls ein logisch hohes Signal an das Gate des aktiven niedrigen MOSFET-Schalters angelegt wird. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 250 ein oder aus.
Der Datenweg 205 ist elektrisch gekoppelt mit dem Übertragungsgatter 250, um Daten zu dem Übertragungsgatter 250 zu leiten. Das Übertragungsgatter 250 ist durch den Datenweg 251 elektrisch gekoppelt mit den Invertern 252 und 254. Der Ausgang des Inverters 254 ist elektrisch gekoppelt mit dem Eingang des Inverters 252, und der Ausgang des Inverters 252 ist elektrisch gekoppelt mit dem Eingang des Inverters 254. Die Inverter 252 und 254 sind durch den Datenweg 255 elektrisch gekoppelt mit dem Inverter 256. Der Ausgang des Inverters 256 ist elektrisch mit dem Datenweg 213 gekoppelt.
Wenn das Übertragungsgatter 250 leitet, verlaufen Daten auf dem Datenweg 205, dargestellt durch einen logisch hohen Pegel und einen logisch niedrigen Pegel, zu dem Datenweg 251. Die Daten auf dem Datenweg 251 werden durch die Inverter 252 und 254 zwischengespeichert, wenn das Übertragungsgatter 250 nicht mehr leitet. Der Inverter 256 invertiert die Daten und liefert die Ausgabe an den Datenweg 213, so dass die Ausgabe des Latch 212 gleich ist wie die Eingabe des Latch 212.
Das Latch 214 umfasst ein Übertragungsgatter 260 und Inverter 262 und 264. Der Datenweg 213 ist elektrisch gekoppelt mit dem Übertragungsgatter 260, um Daten zu dem Übertragungsgatter 260 zu leiten. Das Übertragungsgatter 260 arbeitet ähnlich wie das Übertragungsgatter 250. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 260 ein oder aus. Das Übertragungsgatter 260 ist durch den Datenweg 261 elektrisch gekoppelt mit Invertern 262 und 264. Der Ausgang des Inverters 264 ist elektrisch gekoppelt mit dem Eingang des Inverters 262, und der Ausgang des Inverters 262 ist elektrisch gekoppelt mit dem Eingang des Inverters 264. Die Inverter 262 und 264 sind elektrisch gekoppelt mit dem Datenweg 215.
Wenn das Übertragungsgatter 260 leitet, verlaufen Daten auf dem Datenweg 213, die durch einen logisch hohen Pegel oder einen logisch niedrigen Pegel dargestellt sind, zu dem Datenweg 261. Die Daten auf dem Datenweg 261 werden durch die Inverter 262 und 264 zwischengespeichert, wenn das Übertragungsgatter 260 nicht mehr leitet. Der Inverter 264 invertiert die Daten und liefert die Ausgabe an den Datenweg 215, so dass die Ausgabe des Latch 214 das Inverse der Eingabe zu dem Latch 214 ist.
Das Latch 216 umfasst ein Übertragungsgatter 270 und Inverter 272 und 274. Der Datenweg 215 ist elektrisch gekoppelt mit dem Übertragungsgatter 270, um Daten zu dem Übertragungsgatter 270 zu leiten. Das Übertragungsgatter 270 arbeitet ähnlich wie das Übertragungsgatter 250. Die fDQS- und bfDQS-Signale schalten das Übertragungsgatter 270 ein oder aus. Das Übertragungsgatter 270 ist durch den Datenweg 271 elektrisch gekoppelt mit Invertern 272 und 274. Der Ausgang des Inverters 274 ist elektrisch gekoppelt mit dem Eingang des Inverters 272, und der Ausgang des Inverters 272 ist elektrisch gekoppelt mit dem Eingang des Inverters 274. Die Inverter 272 und 274 sind elektrisch gekoppelt mit dem Datenweg DQ_rise 222. Das Latch 216 arbeitet ähnlich wie das Latch 214.
Das Latch 218 umfasst ein Übertragungsgatter 280 und Inverter 282 und 284. Der Datenweg 205 ist elektrisch gekoppelt mit dem Übertragungsgatter 280, um Daten zu dem Übertragungsgatter 280 zu leiten. Das Übertragungsgatter 280 arbeitet ähnlich wie das Übertragungsgatter 250. Die DQSi- und bDQSi-Signale schalten das Übertragungsgatter 280 ein oder aus. Das Übertragungsgatter 280 ist durch den Datenweg 281 elektrisch gekoppelt mit Invertern 282 und 284. Der Ausgang des Inverters 284 ist elektrisch gekoppelt mit dem Eingang des Inverters 282, und der Ausgang des Inverters 282 ist elektrisch gekoppelt mit dem Eingang des Inverters 284. Die Inverter 282 und 284 sind elektrisch gekoppelt mit dem Datenweg 219. Das Latch 218 arbeitet ähnlich wie das Latch 214.
Das Latch 220 umfasst ein Übertragungsgatter 290 und Inverter 292 und 294. Der Datenweg 219 ist elektrisch gekoppelt mit dem Übertragungsgatter 290, um Daten zu dem Übertragungsgatter 290 weiterzuleiten. Das Übertragungsgatter 290 arbeitet ähnlich wie das Übertragungsgatter 250. Die fDQS- und bfDQS-Signale schalten das Übertragungsgatter 290 ein oder aus. Das Übertragungsgatter 290 ist durch den Datenweg 291 elektrisch gekoppelt mit den Invertern 292 und 294. Der Ausgang des Inverters 294 ist elektrisch gekoppelt mit dem Eingang des Inverters 292, und der Ausgang des Inverters 292 ist elektrisch gekoppelt mit dem Eingang des Inverters 294. Die Inverter 292 und 294 sind elektrisch gekoppelt mit dem Datenweg DQ_fall 224. Das Latch 220 arbeitet ähnlich wie das Latch 214.
Der CLKi-Signalweg 239 ist elektrisch gekoppelt mit der DQS-Freigabesteuerung 240. Die DQS-Freigabesteuerung 240 ist durch den DQS-Freigabesignalweg 244 elektrisch gekoppelt mit dem gesteuerten Puffer 242. Der gesteuerte Puffer 242 ist elektrisch gekoppelt mit dem fDQS-Signalweg 210 und dem bDQSi-Signalweg 208. Der fDQS-Signalweg 210 ist elektrisch gekoppelt mit dem Freigabeeingang der DQS-Freigabesteuerung 240.
Die Signalerzeugungsschaltung 230 umfasst einen DQS-Eingabepuffer 236 und einen Takteingabepuffer 238. Außerdem umfasst die Signalerzeugungsschaltung 230 einen CLK-Signalweg 234, CLKi-Signalweg 239, DQS-Signalweg 232, DQSi-Signalweg 206 und bDQSi-Signalweg 208.
Der DQS-Signalweg 232 ist elektrisch gekoppelt mit dem DQS-Eingabepuffer 236. Der DQS-Eingabepuffer 236 ist elektrisch gekoppelt mit dem DQSi-Signalweg 206 und dem bDQSi-Signalweg 208. Der CLK-Signalweg 234 ist elektrisch gekop pelt mit dem Takteingabepuffer 238. Der Takteingabepuffer 238 ist elektrisch gekoppelt mit dem CLKi-Signalweg 239.
Das DQSi-Signal wird von DQS durch den DQS-Eingabepuffer 236 erzeugt. Das bDQSi-Signal wird von DQS durch den DQS-Eingabepuffer 236 erzeugt und ist das Inverse von DQSi. Das fDQS-Signal wird von CLK und bDQSi erzeugt. Das CLKi-Signal wird von dem Takteingabepuffer 238 in die DQS-Freigabesteuerung 240 eingegeben. Die DQS-Freigabesteuerung 240 gibt ein logisch hohes Signal auf dem DQS-Freigabeausgangsweg 244 aus, wobei das Freigabeeingangssignal CLKi logisch Hoch ist und das Deaktiviereingangssignal fDQS logisch niedrig ist. Falls das Deaktiviereingangssignal (fDQS) logisch hoch ist, oder das Freigabeeingangssignal CLKi logisch niedrig ist, gibt die DQS-Freigabesteuerung 240 auf dem DQS-Freigabeausgangsweg 244 ein logisch niedriges Signal aus. Der gesteuerte Puffer 242 empfängt das DQS-Freigabesignal und das bDQSi-Signal als Eingänge und erzeugt fDQS. Das fDQS-Signal ist logisch hoch, falls das DQS-Freigabesignal logisch hoch ist, und das bDQSi-Signal logisch hoch ist. Das fDQS-Signal pulst logisch Hoch, einmal bei der ersten abfallenden Flanke des DQS nach einer ansteigenden Flanke von CLK.
Der Eingabepuffer 204 empfängt ein Datensignal durch den DQ-Signalweg 202. Das Datensignal auf dem DQ-Signalweg 202 (Taktanstiegsflankendatensignal) wird zu dem Latch 212 auf der abfallenden Flanke von DQSi geleitet, während DQSi zu einem logisch niedrigen Zustand übergeht und bDQSi zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 250 einzuschalten (leitend). Das Datensignal auf dem Signalweg 205 wird in das Latch 212 zwischengespeichert, während DQSi zu einem logisch hohen Zustand übergeht und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 250 auszuschalten (nicht-leitend).
Während DQSi zu einem logisch hohen Zustand übergeht und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 260 des Latch 214 einzuschalten (leitend), wird das Datensignal in dem Latch 212 zu dem Latch 214 auf dem Datenweg 213 geleitet. Außerdem wird das Datensignal auf dem Signalweg 205 (Taktabfallflankendatensignal) zu dem Latch 218 geleitet, während DQSi zu einem logisch hohen Zustand übergeht, und bDQSi zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 280 einzuschalten. Die Daten in dem Latch 214 und die Daten in dem Latch 218 werden auf der abfallenden Flanke von DQSi zwischengespeichert, während DQSi zu einem logisch niedrigen Zustand übergeht und bDQSi zu einem logisch hohen Zustand übergeht, um die Übertragungsgatter 260 und 280 auszuschalten.
Die ansteigende Flanke von fDQS leitet die Daten in dem Latch 214 zu dem Latch 216 durch den Datenweg 215, während fDQS zu einem logisch hohen Zustand übergeht, und bfDQS zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 270 einzuschalten. Die ansteigende Flanke von fDQS leitet die Daten von dem Latch 218 zu dem Latch 220, durch den Datenweg 219, während fDQS zu einem logisch hohen Zustand übergeht und bfDQS zu einem logisch niedrigen Zustand übergeht, um das Übertragungsgatter 290 einzuschalten.
Die abfallende Flanke von fDQS speichert die Daten in das Latch 216 zwischen, während fDQS zu einem logisch niedrigen Zustand übergeht, und bfDQS zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 270 auszuschalten. Das Latch 216 leitet die Daten zu dem DQ_rise-Signalweg 222. Außerdem speichert die abfallende Flanke von fDQS die Daten in dem Latch 220 zwischen, während fDQS zu einem logisch niedrigen Zustand übergeht und bfDQS zu einem logisch hohen Zustand übergeht, um das Übertragungsgatter 290 auszuschalten. Das Latch 220 leitet die Daten zu dem DQ_fall-Signalweg 224. Der DQ_rise-Signalweg 222 und der DQ_fall-Signalweg 224 leiten die Daten zu den Erfassungsverstärkern 42 für die Speicherung in dem Array von Speicherzellen 32.
Während einer Schreiboperation liefert ein externes Gerät Daten auf der ansteigenden und abfallenden Flanke von CLK an die DQ_Signalwege 202–202n. DQSi und bDQSi speichern die Ansteigende-Flanke-Daten in den Latchen 212 und 214 zwischen, und die Abfallende-Flanke-Daten in dem Latch 218. Das fDQS-Signal speichert die Ansteigende- und Abfallende-Flanke-Daten in den Latches 216 und 220 zwischen, für die Ausgabe zu dem DQ_rise-Signalweg 222 bzw. dem DQ_fall-Signalweg 224. Die Daten auf dem DQ_rise-Signalweg 222 und DQ_fall-Signalweg 224 werden in ausgewählte Speicherzellen 38 des Arrays von Speicherzellen 32 geschrieben.
5 ist ein Zeitdiagramm, das Signalzeitgebung für Latch-Schaltungen 100–100n und 200–200n darstellt. Das Zeitdiagramm umfasst die Signale CLK bei 320 auf den Signalwegen 134 und 234, DQS_enable bei 322 auf den Signalwegen 144 und 244, fDQS bei 324 auf den Signalwegen 110 und 210, DQS bei 326 auf den Signalwegen 132 und 232, DQSi bei 328 auf den Signalwegen 106 und 206, bDQSi bei 330 auf den Signalwegen 108 und 208 und DATA bei 332 auf den DQ-Signalwegen 102 und 202.
Die ansteigende Flanke bei 300 von CLK 320 aktiviert die DQS-Freigabesteuerung 140 und 240, und bewirkt, dass der Ausgang DQS_enable 322 bei 302 zu einem logisch hohen Zustand übergeht. Mit DQS_enable 322 bei einem logisch hohen Zustand, erzeugt die abfallende Flanke bei 304 von DQS 326 eine ansteigende Flanke bei 306 auf fDQS 324 durch den gesteuerten Puffer 142 und 242. Die ansteigende Flanke bei 306 von fDQS 324 deaktiviert die DQS-Freigabesteuerung 140 und 240, was bewirkt, dass DQS_enable 322 bei 308 zu einem logisch niedrigen Zustand übergeht. Da DQS_enable 322 bei 308 zu einem logisch niedrigen Zustand übergeht, geht fDQS 324 bei 310 zu einem logisch niedrigen Zustand über.
Die Latches 112 und 212 speichern Daten 312 auf der ansteigenden Flanke bei 316 von DQSi 328 zwischen. Latches 114 und 214 speichern Daten 312, die von den Latches 112 bzw. 212 weitergeleitet werden, auf der abfallenden Flanke bei 318 von DQSi 328 zwischen. Außerdem speichern Latches 118 und 218 Daten 314 auf der abfallenden Flanke bei 318 von DQSi 328 zwischen. Zu den Latches 116 und 216 werden Daten 312 weitergeleitet, von den Latches 114 bzw. 214 auf der ansteigenden Flanke bei 306 von fDQS 324. Außerdem werden zu den Latches 120 und 220 Daten 314 geleitet, von den Latches 118 bzw. 218, auf der ansteigenden Flanke bei 306 von fDQS 324. Auf der abfallenden Flanke bei 310 von fDQS 324 speichern Latches 116 und 216 Daten 312 zwischen, und Latches 120 und 220 speichern Daten 314 zwischen. Der Prozess wird für jeden Zyklus von CLK 320 wiederholt.
6 ist ein schematisches Diagramm, das ein beispielhaftes Ausführungsbeispiel einer DQS-Flankensteuerschaltung darstellt, die bei 400 angezeigt ist. Die DQS-Flankensteuerschaltung 400 ersetzt die DQS-Freigabesteuerung 140 und 240 und die gesteuerten Puffer 142 und 242. Die DQS-Flankensteuerschaltung 400 umfasst eine Verzögerungskette 414, Inverter 402 und 404, einen Pulsgenerator oder eine Logikschaltung 406, ein Latch 408 und ein NOR-Gatter 410. Die DQS-Flankensteuerschaltung 400 ist elektrisch gekoppelt mit CLKi-Signalwegen 139 und 239, DQSi-Signalwegen 106 und 206, und fDQS-Signalwegen 110 und 210.
CLKi wird an die Verzögerungskette 414 und den Inverter 404 geliefert. Die Verzögerungskette 414 ist durch den Signalweg 415 elektrisch gekoppelt mit dem Eingang des Inverters 402, und der Ausgang des Inverters 402 ist durch den bCLKi_DEL-Signalweg 418 elektrisch gekoppelt mit einem Eingang des Latch 408. Der Inverter 404 ist durch den Signalweg 405 elektrisch gekoppelt mit einem Eingang des Pulsgenerators 406 und invertiert das CLKi-Signal zu dem invertierten Signal bCLKi. DQSi wird an einen Eingang des Pulsgenerators 406 und an einen Eingang des NOR-Gatters 410 geliefert. Der Ausgang des Pulsgenerators 406 ist durch den SHAPE_DEL-Signalweg 416 elektrisch gekoppelt mit einem Eingang des Latch 408.
Der Ausgang des Latch 408 ist durch den Signalweg 409 elektrisch gekoppelt mit einem Eingang des NOR-Gatters 410. Der Ausgang des NOR-Gatters 410 liefert das fDQS-Signal auf dem fDQS-Signalweg 110 und 210. Das Rücksetzsignal 417 wird in das Latch 408 eingegeben, um das Latch 408 zurückzusetzen und fDQS niedrig zu halten.
Das Latch 408 ist ein NAND-Gatter-Latch. Das Latch 408 umfasst NAND-Gatter 430 und 436. Der Ausgang des NAND-Gatters 430 ist durch den Signalweg 434 elektrisch gekoppelt mit einem Eingang des NAND-Gatters 436. Der Ausgang des NAND-Gatters 436 ist durch den Signalweg 432 und mit dem Signalweg 409 elektrisch gekoppelt mit einem Eingang des NAND-Gatters 430. Der Signalweg 418 ist elektrisch gekoppelt mit einem Eingang des NAND-Gatters 430. Der Signalweg 416 und der bRST-Signalweg 417 sind elektrisch gekoppelt mit dem NAND-Gatter 436.
Die Verzögerungskette 414 verzögert das CLKi-Signal und der Inverter 402 invertiert das verzögerte CLKi-Signal, um bCLKi_DEL als ein Eingangssignal zu dem Latch 408 zu liefern. Der Pulsgenerator 406 erzeugt einen logisch niedrigen Puls SHAPE_DEL von den bCLKi- und DQSi-Signalen an der abfallenden Flanke von CLKi. Wenn bCLKi_DEL logisch niedrig ist, bRST logisch Hoch ist und SHAPE_DEL logisch Hoch ist, ist der Ausgang des Latch 408 logisch niedrig. Während SHAPE_DEL zu einem logisch niedrigen Zustand übergeht und bCLKi_DEL logisch niedrig bleibt, geht der Ausgang des Latch 408 in einen logisch hohen Zustand über. Während bCLKi_DEL zu einem logisch hohen Zustand übergeht, bleibt der Ausgang des Latch 408 in einem logisch hohen Zustand.
Wenn der Ausgang des Latch 408 logisch hoch ist und DQSi logisch hoch ist, ist der Ausgang des NOR-Gatters 410 logisch niedrig. Während bCLKi_DEL zu einem logisch niedri gen Zustand übergeht, mit SHAPE_DEL und bRST logisch hoch, geht der Ausgang des Latch 408 zu einem logisch niedrigen Zustand über. Der Ausgang des NOR-Gatters 410 bleibt logisch niedrig. Während DQSi zu einem logisch niedrigen Zustand übergeht und der Ausgang des Latch 408 logisch niedrig bleibt, geht der Ausgang des NOR-Gatters 410, der fDQS liefert, zu einem logisch hohen Zustand über. Während SHAPE_DEL zu einem logisch niedrigen Zustand übergeht, geht der Ausgang des Latch 408 zu einem logisch hohen Zustand über, und der Ausgang des NOR-Gatters 410 geht zu einem logisch niedrigen Zustand über. Das fDQS-Signal pulst einmal logisch hoch bei der ersten abfallenden Flanke von DQS nach einer ansteigenden Flanke von CLK und CLKi.
7 ist ein schematisches Diagramm, das einen Pulsgenerator 406 näher darstellt. Der Pulsgenerator 406 umfasst eine Verzögerungskette 420 und ein NAND-Gatter 422. DQSi wird in die Verzögerungskette 420 eingegeben. Die Verzögerungskette 420 ist durch den bDQSi_DEL-Signalweg 421 elektrisch gekoppelt mit dem NAND-Gatter 422. Das bCLKi-Signal wird in das NAND-Gatter 422 eingegeben, und das NAND-Gatter 422 gibt SHAPE_DEL auf dem Signalweg 416 aus.
Die Verzögerungskette 420 umfasst eine ungerade Zahl von Invertern. Wenn DQSi logisch niedrig ist und bCLKi logisch niedrig, ist das Ausgangssignal SHAPE_DEL logisch hoch. Wenn DQSi logisch niedrig ist und bCLKi logisch hoch ist, ist das Ausgangssignal SHAPE_DEL logisch niedrig. Wenn DQSi logisch hoch ist und bCLKi logisch hoch, ist das Ausgangssignal SHAPE_DEL logisch hoch. Wenn DQSi logisch hoch ist und bCLKi logisch niedrig ist, ist das Ausgangssignal SHAPE_DEL logisch hoch.
8 ist ein Zeitdiagramm, das eine Signalzeitgebung für eine DQS-Flankensteuerschaltung 400 darstellt. Das Zeitdiagramm umfasst die Signale CLKi bei 530 auf dem Signalweg 139 und 239, bCLKi bei 532 auf dem Signalweg 405, DQSi bei 534 auf den Signalwegen 106 und 206, bDQSi_DEL bei 536 auf dem Signalweg 421, SHAPE_DEL bei 538 auf dem Signalweg 416, bCLKi_DEL bei 540 auf dem Signalweg 418, RES bei 542 auf dem Signalweg 409, und fDQS bei 544 auf den Signalwegen 110 und 210.
CLKi 530 geht bei 500 zu einem logisch hohen Zustand über, und bewirkt, dass bCLKi 532 bei 502 zu einem logisch niedrigen Zustand übergeht und bCLKi_DEL 540 bei 508 zu einem logisch niedrigen Zustand übergeht. DQSi 534 geht bei 504 zu einem logisch hohen Zustand über und bewirkt, dass bDQSi_DEL 536 bei 506 zu einem logisch niedrigen Zustand übergeht. Der Übergang von bCLKi_DEL 540 zu einem logisch niedrigen Zustand bei 508 bewirkt, dass RES 542 bei 516 zu einem logisch niedrigen Zustand übergeht. Wenn RES 542 in einem logisch niedrigen Zustand ist, bewirkt der Übergang von DQSi 534 zu einem logisch niedrigen Zustand bei 520, dass fDQS 544 bei 522 zu einem logisch hohen Zustand übergeht. Das bDQSi_DEL-Signal 536 geht bei 510 zu einem logisch hohen Zustand über, und bCLKi 532 geht bei 512 zu einem logisch hohen Zustand über, und bewirkt, dass SHAPE_DEL 538 bei 514 zu einem logisch niedrigen Zustand übergeht. Der Übergang von SHAPE_DEL 538 zu einem logisch niedrigen Zustand bei 514 bewirkt, dass RES 542 bei 518 zu einem logisch hohen Zustand übergeht, was bewirkt, dass fDQS 544 bei 524 zu einem logisch niedrigen Zustand übergeht. Der Prozess wiederholt sich auf der ansteigenden Flanke bei 526 von CLKi 530.
Die Ausführungsbeispiele beschrieben das Verhindern, dass Postambel-DQS-Rauschen Eingangsdaten während Schreiboperationen verfälscht. Das fDQS-Signal, das von dem DQS-Signal erzeugt wird, und dem Taktsignal, liefert einen einzigen Puls zum Zwischenspeichern von Schreibdaten in den Latches 116 und 120, und in den Latches 216 und 220, bevor die Daten zu dem Speicherarray 32 geleitet werden. Gültige Daten gehen nicht verloren aufgrund von Postambel-DQS-Rauschzwischenspeichern von undefinierten Daten statt gültigen Daten.
Zusammenfassung
Ein Direktzugriffspeicher umfasst eine erste Schaltung, die konfiguriert ist, um ein Übernahmesignal zu empfangen, und ansprechend auf Übergänge in dem Übernahmesignal Pulse zu liefern. Der Direktzugriffspeicher umfasst eine zweite Schaltung, die konfiguriert ist, um das Übernahmesignal zu empfangen, um Daten in der zweiten Schaltung zwischenzuspeichern, und um die Pulse zu empfangen, um die zwischengespeicherten Daten in der zweiten Schaltung nach den Übergängen in dem Übernahmesignal zwischenzuspeichern.

Claims

Ein Direktzugriffspeicher, der folgende Merkmale umfasst: eine erste Schaltung, die konfiguriert ist, um ein Übernahmesignal zu empfangen, und um ansprechend auf Übergänge in dem Übernahmesignal Pulse zu liefern; und eine zweite Schaltung, die konfiguriert ist, um das Übernahmesignal zu empfangen, um Daten in der zweiten Schaltung zwischenzuspeichern, und um die Pulse zu empfangen, um die zwischengespeicherten Daten nach den Übergängen in dem Übernahmesignal in der zweiten Schaltung zwischenzuspeichern.
Der Direktzugriffspeicher gemäß Anspruch 1, bei dem die erste Schaltung folgende Merkmale umfasst: eine Freigabeschaltung, die konfiguriert ist, um ein Freigabesignal zu liefern; und eine Pufferschaltung, die konfiguriert ist, um das Übernahmesignal und das Freigabesignal zu empfangen, und um ansprechend auf das Freigabesignal und das Übernahmesignal die Pulse zu liefern.
Der Direktzugriffspeicher gemäß Anspruch 2, bei dem die Freigabeschaltung konfiguriert ist, um die Pulse von der Pufferschaltung zu empfangen, und um ansprechend auf das Empfangen der Pulse das Freigabesignal nicht mehr an die Pufferschaltung zu liefern.
Der Direktzugriffspeicher gemäß Anspruch 1, bei dem die erste Schaltung einen der Pulse während jedes Zyk lus des Übernahmesignals und jedes Zyklus eines Taktsignals liefert.
Der Direktzugriffspeicher gemäß Anspruch 1, bei dem die zweite Schaltung folgende Merkmale umfasst: ein erstes Latch, das konfiguriert ist, um erste Daten an ersten Übergängen in dem Übernahmesignal zwischenzuspeichern; und zweite Latches, die konfiguriert sind, um die zwischengespeicherten ersten Daten von dem ersten Latch und die zweiten Daten bei zweiten Übergängen in dem Übernahmesignal zwischenzuspeichern.
Der Direktzugriffspeicher gemäß Anspruch 5, bei dem die zweite Schaltung folgende Merkmale umfasst: dritte Latches, die konfiguriert sind, um die zwischengespeicherten ersten und zweiten Daten von den zweiten Latches mit den Pulsen nach den zweiten Übergängen zwischenzuspeichern.
Der Direktzugriffspeicher gemäß Anspruch 1, bei dem der Speicher einen synchronen Doppeldatenraten-I-Direktzugriffspeicher mit dynamischem Zugriff umfasst.
Der Direktzugriffspeicher gemäß Anspruch 1, bei dem der Speicher einen synchronen Doppeldatenraten-II-Direktzugriffspeicher mit dynamischem Zugriff umfasst.
Ein Direktzugriffsspeicher, der folgendes Merkmal umfasst: eine Steuerschaltung, die konfiguriert ist, um ein Übernahmesignal zu empfangen und nach einer Flanke des Übernahmesignals und vor der nächsten Flanke des Über nahmesignals für jeden Zyklus eines Taktsignals einen Puls zu erzeugen.
Der Direktzugriffspeicher gemäß Anspruch 1, der eine Latch-Schaltung umfasst, die konfiguriert ist, um das Übernahmesignal und den Puls zu empfangen, wobei die Latch-Schaltung konfiguriert ist, um Datensignale mit dem Übernahmesignal in der Latch-Schaltung zwischenzuspeichern, und um den Puls zu empfangen, um zu verhindern, dass Postambel-Rauschen auf dem Übernahmesignal andere Signale in der Latch-Schaltung zwischenspeichert.
Der Direktzugriffspeicher gemäß Anspruch 9, bei dem die Steuerschaltung eine Verzögerungskette umfasst, die konfiguriert ist, um das Taktsignal zu empfangen.
Der Direktzugriffspeicher gemäß Anspruch 11, bei dem die Steuerschaltung eine Logikschaltung umfasst, die konfiguriert ist, um das Übernahmesignal und ein invertiertes Taktsignal zu empfangen.
Der Direktzugriffspeicher gemäß Anspruch 12, bei dem die Steuerschaltung ein Latch umfasst, das konfiguriert ist, um ein Verzögerungskettenausgangssignal von der Verzögerungskette und ein Ausgangssignal von der Logikschaltung zu empfangen.
Der Direktzugriffspeicher gemäß Anspruch 13, bei dem die Steuerschaltung ein NOR-Gatter umfasst, das konfiguriert ist, um das Übernahmesignal und ein Latchausgangssignal von dem Latch zu empfangen.
Ein Direktzugriffspeicher, der folgende Merkmale umfasst: eine Signalerzeugungsschaltung, die folgende Merkmale umfasst: eine Freigabesteuerung, die konfiguriert ist, um ein Freigabesignal zu liefern; und einen gesteuerten Puffer, der konfiguriert ist, um das Freigabesignal und ein Übernahmesignal zu empfangen, wobei die Freigabesteuerung und der gesteuerte Puffer konfiguriert sind, um an einer Flanke des Übernahmesignals für jeden Zyklus eines Taktsignals einen Puls zu erzeugen; und eine Mehrzahl von Latch-Schaltungen, wobei jede Latch-Schaltung konfiguriert ist, um das Übernahmesignal zum Zwischenspeichern von Daten in der Latch-Schaltung und den Puls zu empfangen, um Rauschen auf dem Übernahmesignal daran zu hindern, Daten in der Latch-Schaltung zwischenzuspeichern.
Der Direktzugriffspeicher gemäß Anspruch 15, bei dem jede Latch-Schaltung in der Mehrzahl von Latch-Schaltungen eine erste Latch-Stufe, eine zweite Latch-Stufe und eine dritte Latch-Stufe umfasst.
Der Direktzugriffspeicher gemäß Anspruch 16, bei dem der Puls Daten in der dritten Latch-Stufe zwischenspeichert.
Der Direktzugriffspeicher gemäß Anspruch 16, bei dem die erste Latch-Stufe und die zweite Latch-Stufe konfiguriert sind, um das Übernahmesignal zu empfangen, um Daten in der ersten Latch-Stufe und der zweiten Latch-Stufe zwischenzuspeichern.
Ein Direktzugriffspeicher, der folgende Merkmale umfasst: eine Mehrzahl von Signalerzeugungsschaltungen, wobei jede Signalerzeugungsschaltung folgende Merkmale umfasst: eine Freigabesteuerung, die konfiguriert ist, um ein Freigabesignal zu liefern; und einen gesteuerten Puffer, der konfiguriert ist, um das Freigabesignal und ein Übernahmesignal zu empfangen, wobei die Freigabesteuerung und der gesteuerte Puffer konfiguriert sind, um an einer Flanke des Übernahmesignals für jeden Zyklus eines Taktsignals einen Puls zu erzeugen; und eine Mehrzahl von Latch-Schaltungen, wobei jede Latch-Schaltung konfiguriert ist, um den Puls von einer Signalerzeugungsschaltung in der Mehrzahl von Signalerzeugungsschaltungen zu empfangen, um Rauschen auf dem Übernahmesignal daran zu hindern, Daten in der Latch-Schaltung zwischenzuspeichern.
Der Direktzugriffspeicher gemäß Anspruch 19, bei dem jede Latch-Schaltung in der Mehrzahl von Latch-Schaltungen eine erste Latch-Stufe, eine zweite Latch-Stufe und eine dritte Latch-Stufe umfasst.
Der Direktzugriffspeicher gemäß Anspruch 20, bei dem der Puls Daten in der dritten Latch-Stufe zwischenspeichert.
Der Direktzugriffspeicher gemäß Anspruch 20, bei dem die erste Latch-Stufe und die zweite Latch-Stufe konfiguriert sind, um das Übernahmesignal zu empfangen, um Daten in der ersten Latch-Stufe und der zweiten Latch-Stufe zwischenzuspeichern.
Ein Direktzugriffsspeicher, der folgende Merkmale umfasst: eine Einrichtung zum Erzeugen eines Pulses nach einem Übergang in einem Datenübernahmesignal; eine Einrichtung zum Zwischenspeichern von Daten unter Verwendung des Datenübernahmesignals; eine Einrichtung zum Zwischenspeichern der zwischengespeicherten Daten unter Verwendung des Pulses.
Der Direktzugriffspeicher gemäß Anspruch 23, bei dem die Einrichtung zum Erzeugen eines Pulses eine Einrichtung zum Erzeugen des Pulses nach einer abfallenden Flanke des Datenübernahmesignals und vor einer ansteigenden Flanke des Datenübernahmesignals umfasst.
Der Direktzugriffspeicher gemäß Anspruch 23, bei dem die Einrichtung zum Zwischenspeichern von Daten folgende Merkmale umfasst: eine Einrichtung zum Zwischenspeichern von Daten bei einer ansteigenden Flanke des Datenübernahmesignals; eine Einrichtung zum Zwischenspeichern von Daten bei einer abfallenden Flanke des Datenübernahmesignals; und eine Einrichtung zum Zwischenspeichern von zwischengespeicherten Daten mit dem Datenübernahmesignal.
Der Direktzugriffspeicher gemäß Anspruch 23, bei dem die Einrichtung zum Zwischenspeichern der zwischengespeicherten Daten eine dritte Latch-Stufe umfasst, die konfiguriert ist, um den Puls zu empfangen und die zwischengespeicherten Daten in der dritten Latch-Stufe zwischenzuspeichern.
Ein Verfahren zum Unterdrücken von Postambel-Rauschen auf einem Datenübernahmesignal in einem Direktzugriffspeicher, das folgende Schritte umfasst: Erzeugen eines Pulses, bevor das Datenübernahmesignal floatet; und Zwischenspeichern von Daten in einer Zwischenspeicherstufe mit dem Puls, um die Daten zu bewahren.
Das Verfahren gemäß Anspruch 27, bei dem das Erzeugen des Pulses das Erzeugen des Pulses während jedes Zyklus des Datenübernahmesignals und jedes Zyklus eines Taktsignals umfasst.
Das Verfahren gemäß Anspruch 27, bei dem das Erzeugen des Pulses das Erzeugen des Pulses nach einer abfallenden Flanke des Datenübernahmesignals umfasst.
Das Verfahren gemäß Anspruch 27, bei dem das Erzeugen des Pulses folgende Schritte umfasst: Erzeugen eines Freigabesignals; und Erzeugen eines Beginns des Pulses basierend auf dem Freigabesignal und dem Datenübernahmesignal.
Das Verfahren gemäß Anspruch 27, bei dem das Erzeugen des Pulses folgende Schritte umfasst: Empfangen eines Signals an einer Freigabeschaltung; Erzeugen eines Freigabesignals von einem Übergang auf dem empfangenen Signal; Empfangen des Freigabesignals und des Datenübernahmesignals an einer Pufferschaltung; Erzeugen eines Beginns des Pulses basierend auf dem empfangenen Freigabesignal und dem empfangenen Datenübernahmesignal; und Empfangen des Beginns des Pulses an der Freigabeschaltung.