JP2000260181A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 データ転送サイクルを高速化するプリフェッ
チ方式を採用しながら、周辺データ線の本数を削減して
チップサイズ縮小を実現できる同期型半導体記憶装置を
提供する。 【解決手段】 メモリセルアレイ２から読出されたビッ
ト線データは、Ｉ／Ｏ端子当たり２ビットのデータが並
列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及
びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ
（Ｅ），ＤＱＢ（Ｏ）に転送される。ＤＱＢ（Ｅ），Ｄ
ＱＢ（Ｏ）はそれぞれセンスアンプ２４とラッチ回路２
５を有する。最下位カラムアドレスにより、２ビットデ
ータの取り出し順序が判定され、先頭データはＤＱＢ
（Ｅ）内のラッチ回路２５をスルーして周辺データ線Ｒ
Ｄに転送される。その間、後続データはＤＱＢ（Ｏ）内
のラッチ回路２５に一時保持され、その後先頭データと
同じ周辺データ線ＲＤに転送される。
チ方式を採用しながら、周辺データ線の本数を削減して
チップサイズ縮小を実現できる同期型半導体記憶装置を
提供する。 【解決手段】 メモリセルアレイ２から読出されたビッ
ト線データは、Ｉ／Ｏ端子当たり２ビットのデータが並
列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及
びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ
（Ｅ），ＤＱＢ（Ｏ）に転送される。ＤＱＢ（Ｅ），Ｄ
ＱＢ（Ｏ）はそれぞれセンスアンプ２４とラッチ回路２
５を有する。最下位カラムアドレスにより、２ビットデ
ータの取り出し順序が判定され、先頭データはＤＱＢ
（Ｅ）内のラッチ回路２５をスルーして周辺データ線Ｒ
Ｄに転送される。その間、後続データはＤＱＢ（Ｏ）内
のラッチ回路２５に一時保持され、その後先頭データと
同じ周辺データ線ＲＤに転送される。
Description
【０００１】
【発明の属する技術分野】この発明は、クロックに同期
してデータ転送が行われる同期型半導体記憶装置に係
り、特に複数ビットデータのプリフェッチ方式が用いら
れるシンクロナスＤＲＡＭでの内部データ転送システム
に関する。
してデータ転送が行われる同期型半導体記憶装置に係
り、特に複数ビットデータのプリフェッチ方式が用いら
れるシンクロナスＤＲＡＭでの内部データ転送システム
に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭの高速のデータアク
セスと高いデータバンド幅を実現するために、シンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）が発案されている。ＳＤＲ
ＡＭは４ＭビットＤＲＡＭから実用化され、現在の６４
ＭビットＤＲＡＭの殆どをＳＤＲＡＭが占めている。Ｓ
ＤＲＡＭは、クロック同期を利用することにより高速の
アクセスタイムとサイクルタイムを実現することが特徴
であるが、最近はこのＳＤＲＡＭに対する更なる高速化
の要求が高くなっている。
セスと高いデータバンド幅を実現するために、シンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）が発案されている。ＳＤＲ
ＡＭは４ＭビットＤＲＡＭから実用化され、現在の６４
ＭビットＤＲＡＭの殆どをＳＤＲＡＭが占めている。Ｓ
ＤＲＡＭは、クロック同期を利用することにより高速の
アクセスタイムとサイクルタイムを実現することが特徴
であるが、最近はこのＳＤＲＡＭに対する更なる高速化
の要求が高くなっている。
【０００３】ＳＤＲＡＭの動作速度を決定しているの
は、メモリセルアレイのビット線に読み出されたデータ
をカラム選択ゲートを介してメインデータ線に転送して
データ線バッファで増幅し、更に周辺データ線を介して
入出力端子に転送するまでの一連のデータ転送動作であ
る。このデータ転送動作の高速化には限界があるため、
見かけ上データ転送速度を向上させる手法として、カラ
ムアクセスパスをＣＡＳレイテンシーの数に応じて２，
３或いは４個のパイプラインステージに分割し、これら
をオーバーラップ動作させる方式が用いられる。また、
メモリセルアレイからは、Ｉ／Ｏ端子当たり複数ビット
のデータが同時に読み出され、これを周辺回路でパラレ
ル／シリアル変換して取り出すようにする。この手法
は、データプリフェッチと呼ばれ、Ｉ／Ｏ端子当たり２
ビットのデータを同時に読み出す場合を２ビットプリフ
ェッチ、４ビットのデータを同時に読み出す場合には４
ビットプリフェッチと称する。
は、メモリセルアレイのビット線に読み出されたデータ
をカラム選択ゲートを介してメインデータ線に転送して
データ線バッファで増幅し、更に周辺データ線を介して
入出力端子に転送するまでの一連のデータ転送動作であ
る。このデータ転送動作の高速化には限界があるため、
見かけ上データ転送速度を向上させる手法として、カラ
ムアクセスパスをＣＡＳレイテンシーの数に応じて２，
３或いは４個のパイプラインステージに分割し、これら
をオーバーラップ動作させる方式が用いられる。また、
メモリセルアレイからは、Ｉ／Ｏ端子当たり複数ビット
のデータが同時に読み出され、これを周辺回路でパラレ
ル／シリアル変換して取り出すようにする。この手法
は、データプリフェッチと呼ばれ、Ｉ／Ｏ端子当たり２
ビットのデータを同時に読み出す場合を２ビットプリフ
ェッチ、４ビットのデータを同時に読み出す場合には４
ビットプリフェッチと称する。
【０００４】２ビットプリフェッチの場合を説明すれ
ば、カラム選択線によりデータ線にパラレルに転送され
た２ビットデータは、それぞれデータ線バッファで増幅
されて、別々の周辺データ線に転送される。周辺データ
線に並列転送された２ビットデータは、最下位カラムア
ドレスＡ０に従って取り出し順序が決定され、パラレル
／シリアル変換されて取り出される。
ば、カラム選択線によりデータ線にパラレルに転送され
た２ビットデータは、それぞれデータ線バッファで増幅
されて、別々の周辺データ線に転送される。周辺データ
線に並列転送された２ビットデータは、最下位カラムア
ドレスＡ０に従って取り出し順序が決定され、パラレル
／シリアル変換されて取り出される。
【０００５】現在、ＳＤＲＡＭのクロック周波数は、１
００ＭＨｚから１３３ＭＨｚが主流である。１クロック
周期で１回カラム選択を行い、クロックの立ち上がりと
立ち下がりの両方のエッジに出力データを同期させ、或
いはクロックＣＬＫとその相補クロック／ＣＬＫの交差
時刻に出力データを同期させるといった手法で上述のデ
ータプリフェッチ方式を採用すると、クロック周波数の
２倍の２００ＭＨｚ〜２６６ＭＨｚのデータ転送速度を
実現することが可能となる。
００ＭＨｚから１３３ＭＨｚが主流である。１クロック
周期で１回カラム選択を行い、クロックの立ち上がりと
立ち下がりの両方のエッジに出力データを同期させ、或
いはクロックＣＬＫとその相補クロック／ＣＬＫの交差
時刻に出力データを同期させるといった手法で上述のデ
ータプリフェッチ方式を採用すると、クロック周波数の
２倍の２００ＭＨｚ〜２６６ＭＨｚのデータ転送速度を
実現することが可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍには常にチップサイズの制約があり、特にプリフェッ
チ方式を採用した場合に周辺の配線領域を圧迫するとい
う問題がある。例えば、２ビットプリフェッチでは、プ
リフェッチ方式を採用しない場合に比べて、周辺データ
線の本数は２倍になる。入出力端子１６本に並列読み出
しを行うＳＤＲＡＭの場合であれば、必要な周辺データ
線は３２本、更に３２ビット並列読み出しの場合には必
要な周辺データ線は６４本となる。メモリ容量が２５６
Ｍビットのように更に大きくなれば、メモリセルアレイ
の面積占有率が上昇するため、周辺データ線の本数増加
の影響は相対的に小さくなる。しかし、６４Ｍ，１２８
Ｍ等のメモリ容量では、周辺データ線の面積が無視でき
ず、プリフェッチ方式を採用しない従来のＤＲＡＭに対
して、デフォルト的なオーバーヘッドとなっている。
Ｍには常にチップサイズの制約があり、特にプリフェッ
チ方式を採用した場合に周辺の配線領域を圧迫するとい
う問題がある。例えば、２ビットプリフェッチでは、プ
リフェッチ方式を採用しない場合に比べて、周辺データ
線の本数は２倍になる。入出力端子１６本に並列読み出
しを行うＳＤＲＡＭの場合であれば、必要な周辺データ
線は３２本、更に３２ビット並列読み出しの場合には必
要な周辺データ線は６４本となる。メモリ容量が２５６
Ｍビットのように更に大きくなれば、メモリセルアレイ
の面積占有率が上昇するため、周辺データ線の本数増加
の影響は相対的に小さくなる。しかし、６４Ｍ，１２８
Ｍ等のメモリ容量では、周辺データ線の面積が無視でき
ず、プリフェッチ方式を採用しない従来のＤＲＡＭに対
して、デフォルト的なオーバーヘッドとなっている。
【０００７】この発明は、上記事情を考慮してなされた
もので、データ転送サイクルを高速化するプリフェッチ
方式を採用しながら、周辺データ線の本数を削減してチ
ップサイズ縮小を実現できる同期型半導体記憶装置を提
供することを目的としている。
もので、データ転送サイクルを高速化するプリフェッチ
方式を採用しながら、周辺データ線の本数を削減してチ
ップサイズ縮小を実現できる同期型半導体記憶装置を提
供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、メモリセルアレイと、クロックに同期
して供給されるアドレスをデコードして前記メモリセル
アレイのメモリセルを選択するデコード回路と、前記メ
モリセルアレイのデータが転送される複数のメインデー
タ線対と、各メインデータ線対毎に設けられた、ラッチ
回路を内蔵するデータ線バッファと、各データ線バッフ
ァのデータをデータ入出力端子に転送するための複数の
周辺データ線とを備え、前記メモリセルアレイから読み
出されたデータ入出力端子当たり複数ビットのデータが
前記メインデータ線対を介して前記データ線バッファに
並列転送され、その複数ビットのデータのうち先頭デー
タが前記ラッチ回路をスルーして前記周辺データ線に転
送される間、後続データが前記ラッチ回路に一時保持さ
れ、その後先頭データと同じ周辺データ線に転送される
ようにしたことを特徴とする。
導体記憶装置は、メモリセルアレイと、クロックに同期
して供給されるアドレスをデコードして前記メモリセル
アレイのメモリセルを選択するデコード回路と、前記メ
モリセルアレイのデータが転送される複数のメインデー
タ線対と、各メインデータ線対毎に設けられた、ラッチ
回路を内蔵するデータ線バッファと、各データ線バッフ
ァのデータをデータ入出力端子に転送するための複数の
周辺データ線とを備え、前記メモリセルアレイから読み
出されたデータ入出力端子当たり複数ビットのデータが
前記メインデータ線対を介して前記データ線バッファに
並列転送され、その複数ビットのデータのうち先頭デー
タが前記ラッチ回路をスルーして前記周辺データ線に転
送される間、後続データが前記ラッチ回路に一時保持さ
れ、その後先頭データと同じ周辺データ線に転送される
ようにしたことを特徴とする。
【０００９】具体的にこの発明において、データ線バッ
ファは例えば、クロックによりタイミング制御されて発
生される活性化信号により動作するデータ線センスアン
プを有し、ラッチ回路はデータ線センスアンプに接続さ
れて前記活性化信号をラッチ信号として動作するものと
する。またデータ線バッファ内のラッチ回路は例えば、
データ線センスアンプの活性化信号をラッチ信号として
動作するラッチ回路本体と、このラッチ回路本体の保持
データを周辺データ線に転送するための、最下位カラム
アドレスに同期してデータ出力が制御されるドライバと
を備えて構成される。
ファは例えば、クロックによりタイミング制御されて発
生される活性化信号により動作するデータ線センスアン
プを有し、ラッチ回路はデータ線センスアンプに接続さ
れて前記活性化信号をラッチ信号として動作するものと
する。またデータ線バッファ内のラッチ回路は例えば、
データ線センスアンプの活性化信号をラッチ信号として
動作するラッチ回路本体と、このラッチ回路本体の保持
データを周辺データ線に転送するための、最下位カラム
アドレスに同期してデータ出力が制御されるドライバと
を備えて構成される。
【００１０】またこの発明において、周辺データ線は、
（ａ）１ビットデータ当たり１本の単線構成であり、一
つのデータ入出力端子当たり２ビットのデータが前記デ
ータ線バッファに並列に転送され、その２ビットのデー
タが一本の周辺データ線に時分割で転送されるようにす
るか、或いは（ｂ）１ビットデータ当たり１対の相補信
号線構成であり、一つのデータ入出力端子当たり２ビッ
トのデータが前記データ線バッファに並列に転送され、
その２ビットのデータが一対の周辺データ線に時分割で
転送されるようにする。
（ａ）１ビットデータ当たり１本の単線構成であり、一
つのデータ入出力端子当たり２ビットのデータが前記デ
ータ線バッファに並列に転送され、その２ビットのデー
タが一本の周辺データ線に時分割で転送されるようにす
るか、或いは（ｂ）１ビットデータ当たり１対の相補信
号線構成であり、一つのデータ入出力端子当たり２ビッ
トのデータが前記データ線バッファに並列に転送され、
その２ビットのデータが一対の周辺データ線に時分割で
転送されるようにする。
【００１１】この発明によると、複数ビット同時並列的
にメインデータ線に転送されるデータを、データ線バッ
ファにおいて時分割で共通の周辺データ線に転送するよ
うに構成することで、データ転送サイクルを高速化しな
がら、周辺データ線の本数を削減することができ、これ
によりチップサイズを縮小することができる。
にメインデータ線に転送されるデータを、データ線バッ
ファにおいて時分割で共通の周辺データ線に転送するよ
うに構成することで、データ転送サイクルを高速化しな
がら、周辺データ線の本数を削減することができ、これ
によりチップサイズを縮小することができる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＳＤＲＡＭのブロック構成を示している。Ｄ
ＲＡＭコア１には、メモリセルアレイ２、このメモリセ
ルアレイ２のワード線及びビット線選択を行うロウデコ
ーダ３及びカラムデコーダ４、ビット線データを増幅す
るビット線センスアンプ５が含まれる。
の実施の形態を説明する。図１は、この発明の一実施の
形態によるＳＤＲＡＭのブロック構成を示している。Ｄ
ＲＡＭコア１には、メモリセルアレイ２、このメモリセ
ルアレイ２のワード線及びビット線選択を行うロウデコ
ーダ３及びカラムデコーダ４、ビット線データを増幅す
るビット線センスアンプ５が含まれる。
【００１３】外部クロックＣＬＫは、クロックバッファ
１１により取り込まれて内部クロックが生成される。コ
マンドデコーダ６は、外部からデータの読み出し／書き
込み等を指示するコマンドＡＣＴをデコードし、そのデ
コード信号と内部クロックに基づいてコントロール信号
生成回路７が、内部クロックにタイミング制御されたセ
ンスアンプ活性化信号等の種々の制御信号を発生する。
アドレスバッファ８は内部クロックに同期してアドレス
ＡＤＤを取り込んで、ロウアドレス、カラムアドレスを
それぞれロウデコーダ、カラムデコーダ４に送る。ＤＲ
ＡＭコア１から読み出されてメインデータ線ＭＤＱに転
送されたデータは、データ線バッファ９で増幅される。
更にデータ線バッファ９で増幅されたデータは、周辺デ
ータ線ＲＤに転送され、内部クロックにより制御される
Ｉ／Ｏバッファ１０を介してＩ／Ｏ端子に取り出され
る。
１１により取り込まれて内部クロックが生成される。コ
マンドデコーダ６は、外部からデータの読み出し／書き
込み等を指示するコマンドＡＣＴをデコードし、そのデ
コード信号と内部クロックに基づいてコントロール信号
生成回路７が、内部クロックにタイミング制御されたセ
ンスアンプ活性化信号等の種々の制御信号を発生する。
アドレスバッファ８は内部クロックに同期してアドレス
ＡＤＤを取り込んで、ロウアドレス、カラムアドレスを
それぞれロウデコーダ、カラムデコーダ４に送る。ＤＲ
ＡＭコア１から読み出されてメインデータ線ＭＤＱに転
送されたデータは、データ線バッファ９で増幅される。
更にデータ線バッファ９で増幅されたデータは、周辺デ
ータ線ＲＤに転送され、内部クロックにより制御される
Ｉ／Ｏバッファ１０を介してＩ／Ｏ端子に取り出され
る。
【００１４】図２は、具体的に２ビットプリフェッチ方
式を採用した場合について、ＤＲＡＭコア１からＩ／Ｏ
端子までのデータ転送に係わる要部の構成を、一本の周
辺データ線ＲＤに着目して示している。Ｉ／Ｏ端子数が
１６の場合、周辺データ線ＲＤも、単線構成の場合には
１６である。図２では、通常複数のセルブロックで構成
されるメモリセルアレイ２の中の一つのセルブロック２
１を示している。図示のようにセルブロック２１には複
数本ずつのワード線ＷＬとビット線対ＢＬ，ｂＢＬが交
差して配設され、それらの交差部にダイナミック型メモ
リセルＭＣが配置される。
式を採用した場合について、ＤＲＡＭコア１からＩ／Ｏ
端子までのデータ転送に係わる要部の構成を、一本の周
辺データ線ＲＤに着目して示している。Ｉ／Ｏ端子数が
１６の場合、周辺データ線ＲＤも、単線構成の場合には
１６である。図２では、通常複数のセルブロックで構成
されるメモリセルアレイ２の中の一つのセルブロック２
１を示している。図示のようにセルブロック２１には複
数本ずつのワード線ＷＬとビット線対ＢＬ，ｂＢＬが交
差して配設され、それらの交差部にダイナミック型メモ
リセルＭＣが配置される。
【００１５】メモリセルアレイ２の領域には、複数のメ
インデータ線対ＭＤＱ，ｂＭＤＱが配設されるが、図で
はそれらのうち、並列読み出しされる２ビットデータに
対応する二対のメインデータ線ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ），ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）のみを示してい
る。ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）の対は例えば最下位
カラムアドレスＣＡ０＝０で選択される先頭データに対
応し、ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）の対はＣＡ０＝１
で選択される後続データに対応する。これらの二対のメ
インデータ線が１本の周辺データ線ＲＤを共有する。
インデータ線対ＭＤＱ，ｂＭＤＱが配設されるが、図で
はそれらのうち、並列読み出しされる２ビットデータに
対応する二対のメインデータ線ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ），ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）のみを示してい
る。ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）の対は例えば最下位
カラムアドレスＣＡ０＝０で選択される先頭データに対
応し、ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）の対はＣＡ０＝１
で選択される後続データに対応する。これらの二対のメ
インデータ線が１本の周辺データ線ＲＤを共有する。
【００１６】セルブロック２１のビット線データは、ビ
ット線センスアンプ５により増幅された後、カラム選択
信号ＣＳＬにより駆動されるカラム選択ゲート２２，２
３を介してメインデータ線対ＭＤＱ，ｂＭＤＱに転送さ
れる。それぞれのメインデータ線対ＭＤＱ，ｂＭＤＱの
端部には、図１のデータ線バッファ９に含まれるデータ
線バッファＤＱＢ（Ｅ），ＤＱＢ（Ｏ）が設けられてい
る。
ット線センスアンプ５により増幅された後、カラム選択
信号ＣＳＬにより駆動されるカラム選択ゲート２２，２
３を介してメインデータ線対ＭＤＱ，ｂＭＤＱに転送さ
れる。それぞれのメインデータ線対ＭＤＱ，ｂＭＤＱの
端部には、図１のデータ線バッファ９に含まれるデータ
線バッファＤＱＢ（Ｅ），ＤＱＢ（Ｏ）が設けられてい
る。
【００１７】この実施の形態では、図２に例示する２本
のカラム選択線ＣＳＬ（Ｅ），ＣＳＬ（Ｏ）がクロック
に同期して同時に選択され、２ビットのビット線データ
が同時にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ），ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）に転送され、デ
ータ線バッファＤＱＢ（Ｅ），ＤＱＢ（Ｏ）で増幅され
る。即ち、２ビットプリフェッチの動作が行われるが、
これらの２ビットデータは、従来とは異なり、１本の周
辺データ線ＲＤに時分割動作で転送されるようにしてい
る。そのために、各データ線バッファＤＱＢは、センス
アンプ２４と、これにより増幅されたデータを一時保持
するキャシュとしてのラッチ回路２５を備えている。周
辺データ線ＲＤに転送されたデータは、ＦＩＦＯバッフ
ァ２６を介し、Ｉ／Ｏバッファ１０を介して、Ｉ／Ｏ端
子に取り出される。ＦＩＦＯバッファ２６は、図７に示
したような周知のものでよい。
のカラム選択線ＣＳＬ（Ｅ），ＣＳＬ（Ｏ）がクロック
に同期して同時に選択され、２ビットのビット線データ
が同時にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ），ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）に転送され、デ
ータ線バッファＤＱＢ（Ｅ），ＤＱＢ（Ｏ）で増幅され
る。即ち、２ビットプリフェッチの動作が行われるが、
これらの２ビットデータは、従来とは異なり、１本の周
辺データ線ＲＤに時分割動作で転送されるようにしてい
る。そのために、各データ線バッファＤＱＢは、センス
アンプ２４と、これにより増幅されたデータを一時保持
するキャシュとしてのラッチ回路２５を備えている。周
辺データ線ＲＤに転送されたデータは、ＦＩＦＯバッフ
ァ２６を介し、Ｉ／Ｏバッファ１０を介して、Ｉ／Ｏ端
子に取り出される。ＦＩＦＯバッファ２６は、図７に示
したような周知のものでよい。
【００１８】図３は、一つのデータ線バッファＤＱＢの
具体的な構成例を示している。センスアンプ２４は、Ｐ
ＭＯＳトランジスタＱＰ４，ＱＰ５及びＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２によるフリップフロップ型センス
アンプ本体２４１を有する。センスアンプ本体２４１
は、電源側と接地側にそれぞれ活性化用ＰＭＯＳトラン
ジスタＱＰ６、活性化用ＮＭＯＳトランジスタＱＮ５を
有する。これらの活性化用ＮＭＯＳトランジスタＱＮ
５，ＰＭＯＳトランジスタＱＰ６はそれぞれ、クロック
によりタイミング制御されて発生される相補的活性化信
号ＱＳＥ，ｂＱＳＥにより駆動される。メインデータ線
対ＭＤＱ，ｂＭＤＱとセンスノードＮ１，Ｎ２の間には
ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２からなる転送
ゲートが設けられている。この転送ゲートはセンスアン
プ活性化信号ＱＳＥにより制御され、センスアンプ２４
１の活性化時にオフとされて、データ線対ＭＤＱ，ｂＭ
ＤＱはセンスノードＮ１，Ｎ２が切り離されるようにな
っている。
具体的な構成例を示している。センスアンプ２４は、Ｐ
ＭＯＳトランジスタＱＰ４，ＱＰ５及びＮＭＯＳトラン
ジスタＱＮ１，ＱＮ２によるフリップフロップ型センス
アンプ本体２４１を有する。センスアンプ本体２４１
は、電源側と接地側にそれぞれ活性化用ＰＭＯＳトラン
ジスタＱＰ６、活性化用ＮＭＯＳトランジスタＱＮ５を
有する。これらの活性化用ＮＭＯＳトランジスタＱＮ
５，ＰＭＯＳトランジスタＱＰ６はそれぞれ、クロック
によりタイミング制御されて発生される相補的活性化信
号ＱＳＥ，ｂＱＳＥにより駆動される。メインデータ線
対ＭＤＱ，ｂＭＤＱとセンスノードＮ１，Ｎ２の間には
ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２からなる転送
ゲートが設けられている。この転送ゲートはセンスアン
プ活性化信号ＱＳＥにより制御され、センスアンプ２４
１の活性化時にオフとされて、データ線対ＭＤＱ，ｂＭ
ＤＱはセンスノードＮ１，Ｎ２が切り離されるようにな
っている。
【００１９】センスノードＮ１，Ｎ２には、ＰＭＯＳト
ランジスタＱＰ１，ＱＰ２，ＱＰ３からなるデータ線イ
コライズ回路２４２が設けられている。一方のセンスノ
ードＮ１はインバータＩ１を介してダミーのＮＭＯＳト
ランジスタＱＮ６のゲートに接続され、そのドレインは
リセット信号（プリチャージ信号）ｂＲＳＴにより制御
されるプリチャージ用ＰＭＯＳトランジスタＱＰ９に接
続された状態で終端されている。他方のセンスノードＮ
２はインバータＩ２を介して出力用ＮＭＯＳトランジス
タＱＮ３のゲートに接続され、そのドレインにはプリチ
ャージ用ＰＭＯＳトランジスタＱＰ７が接続されてい
る。
ランジスタＱＰ１，ＱＰ２，ＱＰ３からなるデータ線イ
コライズ回路２４２が設けられている。一方のセンスノ
ードＮ１はインバータＩ１を介してダミーのＮＭＯＳト
ランジスタＱＮ６のゲートに接続され、そのドレインは
リセット信号（プリチャージ信号）ｂＲＳＴにより制御
されるプリチャージ用ＰＭＯＳトランジスタＱＰ９に接
続された状態で終端されている。他方のセンスノードＮ
２はインバータＩ２を介して出力用ＮＭＯＳトランジス
タＱＮ３のゲートに接続され、そのドレインにはプリチ
ャージ用ＰＭＯＳトランジスタＱＰ７が接続されてい
る。
【００２０】ラッチ回路２５は、活性化信号ＱＳＥ，ｂ
ＱＳＥがそのままラッチ信号として供給されるラッチ回
路本体２５１を有する。ラッチ回路本体２５１は、イン
バータＩ３，Ｉ４の入出力を交差接続して構成されてい
る。このラッチ回路本体２５１のデータは、最下位カラ
ムアドレスＣＡ０に同期して“Ｈ”，“Ｌ”となる相補
制御信号ＥＯＳＷ，ｂＥＯＳＷにより制御されるドライ
バ２５２を介して、周辺データ線ＲＤに転送される。ド
ライバ２５２は、ラッチ回路本体２５１の出力と制御信
号ＥＯＳＷが入る２入力ＮＡＮＤゲートＧ１の出力によ
り制御されるＰＭＯＳトランジスタＱＰ８と、ラッチ回
路本体２５１の出力と制御信号ｂＥＯＳＷが入る２入力
ＮＯＲゲートＧ２の出力により制御されるＮＭＯＳトラ
ンジスタＱＮ４とから構成される。
ＱＳＥがそのままラッチ信号として供給されるラッチ回
路本体２５１を有する。ラッチ回路本体２５１は、イン
バータＩ３，Ｉ４の入出力を交差接続して構成されてい
る。このラッチ回路本体２５１のデータは、最下位カラ
ムアドレスＣＡ０に同期して“Ｈ”，“Ｌ”となる相補
制御信号ＥＯＳＷ，ｂＥＯＳＷにより制御されるドライ
バ２５２を介して、周辺データ線ＲＤに転送される。ド
ライバ２５２は、ラッチ回路本体２５１の出力と制御信
号ＥＯＳＷが入る２入力ＮＡＮＤゲートＧ１の出力によ
り制御されるＰＭＯＳトランジスタＱＰ８と、ラッチ回
路本体２５１の出力と制御信号ｂＥＯＳＷが入る２入力
ＮＯＲゲートＧ２の出力により制御されるＮＭＯＳトラ
ンジスタＱＮ４とから構成される。
【００２１】即ち、センスアンプ２４により並列に増幅
された、メインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ）と、ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）の２ビットデ
ータをセンスするデータ線バッファＤＱＢ（Ｅ），ＤＱ
Ｂ（Ｏ）のうち、例えばバッファＤＱＢ（Ｅ）側がＡ０
＝“Ｈ”即ち、ＥＯＳＷ（Ｅ）＝“Ｈ”，ｂＥＯＳＷ
（Ｅ）＝“Ｌ”により先頭データと判定され、ラッチ回
路本体２５１からドライバ２５２を介して周辺データ線
ＲＤにそのまま転送される。この間、他方のデータ線バ
ッファＤＱＢ（Ｏ）では、ＥＯＳＷ（Ｏ）＝“Ｌ”，ｂ
ＥＯＳＷ（Ｏ）＝“Ｈ”であり、ドライバ２５２はオフ
に保たれる。即ちデータはラッチ回路本体２５１に保持
されている。そして、Ａ０＝“Ｌ”即ち、ＥＯＳＷ
（Ｏ）＝“Ｈ”，ｂＥＯＳＷ（Ｏ）＝“Ｌ”となること
により、ドライバ２５２がオンとなって後続データとし
て周辺データ線ＲＤに転送される。
された、メインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ
（Ｅ）と、ＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）の２ビットデ
ータをセンスするデータ線バッファＤＱＢ（Ｅ），ＤＱ
Ｂ（Ｏ）のうち、例えばバッファＤＱＢ（Ｅ）側がＡ０
＝“Ｈ”即ち、ＥＯＳＷ（Ｅ）＝“Ｈ”，ｂＥＯＳＷ
（Ｅ）＝“Ｌ”により先頭データと判定され、ラッチ回
路本体２５１からドライバ２５２を介して周辺データ線
ＲＤにそのまま転送される。この間、他方のデータ線バ
ッファＤＱＢ（Ｏ）では、ＥＯＳＷ（Ｏ）＝“Ｌ”，ｂ
ＥＯＳＷ（Ｏ）＝“Ｈ”であり、ドライバ２５２はオフ
に保たれる。即ちデータはラッチ回路本体２５１に保持
されている。そして、Ａ０＝“Ｌ”即ち、ＥＯＳＷ
（Ｏ）＝“Ｈ”，ｂＥＯＳＷ（Ｏ）＝“Ｌ”となること
により、ドライバ２５２がオンとなって後続データとし
て周辺データ線ＲＤに転送される。
【００２２】図４は、この実施の形態によるデータ転送
動作のタイミング図である。クロックＣＬＫの立ち上が
りタイミングに先行する時刻ｔ０で、リセット信号ｂＲ
ＳＴが“Ｈ”になり、データ線バッファＤＱＢのセンス
アンプ２４は、プリチャージ期間が終了する。プリチャ
ージ期間には、イコライズ回路２４２のＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２，ＱＰ３がオンであり、センスノ
ードＮ１，Ｎ２がＶCCにプリチャージされ、またＰＭＯ
ＳトランジスタＱＰ７，ＱＰ９がオンして、ＮＭＯＳト
ランジスタＱＮ６，ＱＮ３のドレインノードがＶCCにプ
リチャージされる。
動作のタイミング図である。クロックＣＬＫの立ち上が
りタイミングに先行する時刻ｔ０で、リセット信号ｂＲ
ＳＴが“Ｈ”になり、データ線バッファＤＱＢのセンス
アンプ２４は、プリチャージ期間が終了する。プリチャ
ージ期間には、イコライズ回路２４２のＰＭＯＳトラン
ジスタＱＰ１，ＱＰ２，ＱＰ３がオンであり、センスノ
ードＮ１，Ｎ２がＶCCにプリチャージされ、またＰＭＯ
ＳトランジスタＱＰ７，ＱＰ９がオンして、ＮＭＯＳト
ランジスタＱＮ６，ＱＮ３のドレインノードがＶCCにプ
リチャージされる。
【００２３】その後、時刻ｔ１でカラム選択信号ＣＳＬ
が立ち上がる。これにより、ビット線データはメインデ
ータ線対ＭＤＱ，ｂＭＤＱに転送され、データに応じて
図示のように電圧差が生じる。このとき前述のように、
一つのＩ／Ｏ端子につき２ビットデータが同時にメイン
データ線対に転送される。続いて、時刻ｔ２でデータ線
センスアンプの活性化信号ＱＳＥが“Ｈ”に立ち上が
り、その相補信号ｂＱＳＥが“Ｌ”になる。これによ
り、センスノードＮ１，Ｎ２はデータに応じて一方がＶ
CCに、他方がＶSSに遷移する。ノードＮ２のデータはイ
ンバータＩ２で反転され、更にＮＭＯＳトランジスタＱ
Ｎ３で再反転されて、ラッチ回路本体２５１に転送され
る。ラッチ回路本体２５１は、センスアンプ活性化信号
ＱＳＥ，ｂＱＳＥがラッチ信号として与えられて、転送
されたデータを取り込む。
が立ち上がる。これにより、ビット線データはメインデ
ータ線対ＭＤＱ，ｂＭＤＱに転送され、データに応じて
図示のように電圧差が生じる。このとき前述のように、
一つのＩ／Ｏ端子につき２ビットデータが同時にメイン
データ線対に転送される。続いて、時刻ｔ２でデータ線
センスアンプの活性化信号ＱＳＥが“Ｈ”に立ち上が
り、その相補信号ｂＱＳＥが“Ｌ”になる。これによ
り、センスノードＮ１，Ｎ２はデータに応じて一方がＶ
CCに、他方がＶSSに遷移する。ノードＮ２のデータはイ
ンバータＩ２で反転され、更にＮＭＯＳトランジスタＱ
Ｎ３で再反転されて、ラッチ回路本体２５１に転送され
る。ラッチ回路本体２５１は、センスアンプ活性化信号
ＱＳＥ，ｂＱＳＥがラッチ信号として与えられて、転送
されたデータを取り込む。
【００２４】次に、最下位カラムアドレスＣＡ０に同期
して生成される制御信号ＥＯＳＷ（Ｅ）が時刻ｔ３に立
ち上がる。これにより、プリフェッチされた２ビットデ
ータのうち、データ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）
側のラッチ回路本体２５１に転送されたデータは、先頭
データＤ（Ｅ）としてドライバ２５２を介して周辺デー
タ線ＲＤまで転送される。この間、他方のデータ線対Ｍ
ＤＱ（Ｏ），ｂＭＤＱ（Ｏ）側のラッチ回路２５では、
制御信号ＥＯＳＷ（Ｏ）が“Ｌ”，ｂＥＯＳＷ（Ｏ）が
“Ｈ”であり、ドライバ２５２のゲートＧ１，Ｇ２が閉
じられた状態にある。従って、後続データはラッチ回路
本体２５１に一時保持される。
して生成される制御信号ＥＯＳＷ（Ｅ）が時刻ｔ３に立
ち上がる。これにより、プリフェッチされた２ビットデ
ータのうち、データ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）
側のラッチ回路本体２５１に転送されたデータは、先頭
データＤ（Ｅ）としてドライバ２５２を介して周辺デー
タ線ＲＤまで転送される。この間、他方のデータ線対Ｍ
ＤＱ（Ｏ），ｂＭＤＱ（Ｏ）側のラッチ回路２５では、
制御信号ＥＯＳＷ（Ｏ）が“Ｌ”，ｂＥＯＳＷ（Ｏ）が
“Ｈ”であり、ドライバ２５２のゲートＧ１，Ｇ２が閉
じられた状態にある。従って、後続データはラッチ回路
本体２５１に一時保持される。
【００２５】センスアンプ活性化信号ＱＳＥは、センス
ノードＮ１，Ｎ２がＶCC、ＶSSになった後、時刻ｔ４で
“Ｌ”になり、更に時刻ｔ５にリセット信号ｂＲＳＴが
“Ｌ”になり、センスアンプ２４はプリチャージ動作に
入る。その後、時刻ｔ６に最下位カラムアドレスＣＡ０
の反転に伴って、制御信号ＥＯＳＷ（Ｏ）が“Ｈ”，ｂ
ＥＯＳＷ（Ｏ）が“Ｌ”となり、ラッチ回路本体２５に
保持されている後続データＤ（Ｏ）がドライバ２５２を
通して周辺データ線ＲＤに転送される。後続データが周
辺データ線ＲＤに転送される前に、クロックＣＬＫの立
ち下がりで先に転送された先頭データはＦＩＦＯバッフ
ァ２６に取り込まれる。その後、時刻ｔ７にリセット信
号ｂＳＲＴが“Ｈ”になり、プリチャージされたセンス
アンプ２４１は次のサイクルに備えて動作状態に入る。
ノードＮ１，Ｎ２がＶCC、ＶSSになった後、時刻ｔ４で
“Ｌ”になり、更に時刻ｔ５にリセット信号ｂＲＳＴが
“Ｌ”になり、センスアンプ２４はプリチャージ動作に
入る。その後、時刻ｔ６に最下位カラムアドレスＣＡ０
の反転に伴って、制御信号ＥＯＳＷ（Ｏ）が“Ｈ”，ｂ
ＥＯＳＷ（Ｏ）が“Ｌ”となり、ラッチ回路本体２５に
保持されている後続データＤ（Ｏ）がドライバ２５２を
通して周辺データ線ＲＤに転送される。後続データが周
辺データ線ＲＤに転送される前に、クロックＣＬＫの立
ち下がりで先に転送された先頭データはＦＩＦＯバッフ
ァ２６に取り込まれる。その後、時刻ｔ７にリセット信
号ｂＳＲＴが“Ｈ”になり、プリチャージされたセンス
アンプ２４１は次のサイクルに備えて動作状態に入る。
【００２６】この様にしてこの実施の形態では、クロッ
クの１周期内で、データ線バッファにプリフェッチされ
た２ビットデータは時分割動作によって共通の周辺デー
タ線ＲＤに順次転送される。後続データがラッチされて
いる時間は、ほぼクロック周期の１／２である。周辺デ
ータ線ＲＤに時分割でシリアルに転送された２ビットデ
ータは、例えばクロックＣＬＫの両エッジでトリガされ
るＦＩＦＯバッファ２６を介し、Ｉ／Ｏバッファ９を介
して、同じＩ／Ｏ端子から取り出される。
クの１周期内で、データ線バッファにプリフェッチされ
た２ビットデータは時分割動作によって共通の周辺デー
タ線ＲＤに順次転送される。後続データがラッチされて
いる時間は、ほぼクロック周期の１／２である。周辺デ
ータ線ＲＤに時分割でシリアルに転送された２ビットデ
ータは、例えばクロックＣＬＫの両エッジでトリガされ
るＦＩＦＯバッファ２６を介し、Ｉ／Ｏバッファ９を介
して、同じＩ／Ｏ端子から取り出される。
【００２７】以上のようにこの実施の形態によると、メ
インデータ線を介してデータ線バッファまで並列に転送
されたＩ／Ｏ端子当たり２ビットのデータは、先頭デー
タがデータ線バッファをスルーし、後続データは一時保
持されて、遅れて共通の周辺データ線に転送されるよう
にしている。従って、従来のプリフェッチ方式に比べ
て、周辺データ線の数を１／２に削減することができ
る。特に、Ｉ／Ｏ端子数が１６個或いは３２個と大き
く、１６ビット或いは３２ビット並列読み出しを行うＳ
ＤＲＡＭの場合には、周辺データ線数の削減の効果は大
きく、チップサイズの縮小が可能になる。
インデータ線を介してデータ線バッファまで並列に転送
されたＩ／Ｏ端子当たり２ビットのデータは、先頭デー
タがデータ線バッファをスルーし、後続データは一時保
持されて、遅れて共通の周辺データ線に転送されるよう
にしている。従って、従来のプリフェッチ方式に比べ
て、周辺データ線の数を１／２に削減することができ
る。特に、Ｉ／Ｏ端子数が１６個或いは３２個と大き
く、１６ビット或いは３２ビット並列読み出しを行うＳ
ＤＲＡＭの場合には、周辺データ線数の削減の効果は大
きく、チップサイズの縮小が可能になる。
【００２８】またこの実施の形態では、データ線バッフ
ァから周辺データ線へのデータ転送動作によりパラレル
／シリアル変換がなされることになり、従来のプリフェ
ッチ方式のようにパラレル／シリアル変換回路を必要と
しない。更にこの実施の形態では、ラッチ回路２５がデ
ータ線センスアンプ２４の活性化信号をラッチ信号とし
て動作する。従って後続データがラッチ回路２５に保持
されている状態では、ラッチ信号であるセンスアンプ活
性化信号ＱＳＥは“Ｌ”であり、この状態でデータ線セ
ンスアンプ２４は次のサイクルに備えたプリチャージ動
作に入る。即ち、データバッファのプリチャージ動作と
データラッチ動作を時間的に重複させることができるか
ら、ラッチ回路を追加したことにより無駄なクロックサ
イクルが使用されることはなく、サイクルタイムを増大
させることはない。
ァから周辺データ線へのデータ転送動作によりパラレル
／シリアル変換がなされることになり、従来のプリフェ
ッチ方式のようにパラレル／シリアル変換回路を必要と
しない。更にこの実施の形態では、ラッチ回路２５がデ
ータ線センスアンプ２４の活性化信号をラッチ信号とし
て動作する。従って後続データがラッチ回路２５に保持
されている状態では、ラッチ信号であるセンスアンプ活
性化信号ＱＳＥは“Ｌ”であり、この状態でデータ線セ
ンスアンプ２４は次のサイクルに備えたプリチャージ動
作に入る。即ち、データバッファのプリチャージ動作と
データラッチ動作を時間的に重複させることができるか
ら、ラッチ回路を追加したことにより無駄なクロックサ
イクルが使用されることはなく、サイクルタイムを増大
させることはない。
【００２９】図５は、この発明の別の実施の形態による
ＳＤＲＡＭの要部構成を、図２に対応させて示してい
る。この実施の形態では、２ビットデータが時分割で転
送される周辺データ線構成を、メインデータ線と同様
に、相補信号線ＲＤ，ｂＲＤとしている。その他、先の
実施の形態と変わらない。この実施の形態の場合、先の
実施の形態に比べると周辺データ線の本数は２倍にな
る。しかしこれでも、プリフェッチした２ビットデータ
を相補信号線構成の周辺データ線に対して並列転送する
場合に比べると、周辺データ線の本数は１／２に削減さ
れる。
ＳＤＲＡＭの要部構成を、図２に対応させて示してい
る。この実施の形態では、２ビットデータが時分割で転
送される周辺データ線構成を、メインデータ線と同様
に、相補信号線ＲＤ，ｂＲＤとしている。その他、先の
実施の形態と変わらない。この実施の形態の場合、先の
実施の形態に比べると周辺データ線の本数は２倍にな
る。しかしこれでも、プリフェッチした２ビットデータ
を相補信号線構成の周辺データ線に対して並列転送する
場合に比べると、周辺データ線の本数は１／２に削減さ
れる。
【００３０】図６は、別の実施の形態におけるデータ線
バッファ回路におけるセンスアンプ回路の構成である。
このデータ線センスアンプは、カレントミラー型差動ア
ンプ６１，６２を主体として構成されている。差動アン
プ６１，６２の一つの入力ノードがセンスノードＮ１，
Ｎ２であり、これにメインデータ線ＭＤＱ，ｂＭＤＱが
接続される。センスノードＮ１，Ｎ２には、図３の場合
と同様にイコライズ回路６３が設けられている。
バッファ回路におけるセンスアンプ回路の構成である。
このデータ線センスアンプは、カレントミラー型差動ア
ンプ６１，６２を主体として構成されている。差動アン
プ６１，６２の一つの入力ノードがセンスノードＮ１，
Ｎ２であり、これにメインデータ線ＭＤＱ，ｂＭＤＱが
接続される。センスノードＮ１，Ｎ２には、図３の場合
と同様にイコライズ回路６３が設けられている。
【００３１】差動アンプ６１，６２の出力ノードＮ１
１，Ｎ１２がゲートに接続され、ドレインがセンスノー
ドＮ２，Ｎ１に接続されたＰＭＯＳトランジスタＱＰ６
３，ＱＰ６４は、出力ノードＮ１１，Ｎ１２の電位変化
をセンスノードＮ１，Ｎ２に帰還してセンス動作を加速
する働きをする。出力ノードＮ１１，Ｎ１２に接続され
たＰＭＯＳトランジスタＱＰ６１，ＱＰ６２はプリチャ
ージ用である。一方の出力ノードＮ１１はＰＭＯＳトラ
ンジスタＱＰ６５とＮＭＯＳトランジスタＱＮ６２から
なる出力ドライバを介して終端され、他方の出力ノード
Ｎ１２がＰＭＯＳトランジスタＱＰ６６とＮＭＯＳトラ
ンジスタＱＮ６１からなる出力ドライバを介して、先の
実施の形態と同様にラッチ回路に接続される。
１，Ｎ１２がゲートに接続され、ドレインがセンスノー
ドＮ２，Ｎ１に接続されたＰＭＯＳトランジスタＱＰ６
３，ＱＰ６４は、出力ノードＮ１１，Ｎ１２の電位変化
をセンスノードＮ１，Ｎ２に帰還してセンス動作を加速
する働きをする。出力ノードＮ１１，Ｎ１２に接続され
たＰＭＯＳトランジスタＱＰ６１，ＱＰ６２はプリチャ
ージ用である。一方の出力ノードＮ１１はＰＭＯＳトラ
ンジスタＱＰ６５とＮＭＯＳトランジスタＱＮ６２から
なる出力ドライバを介して終端され、他方の出力ノード
Ｎ１２がＰＭＯＳトランジスタＱＰ６６とＮＭＯＳトラ
ンジスタＱＮ６１からなる出力ドライバを介して、先の
実施の形態と同様にラッチ回路に接続される。
【００３２】このデータ線センスアンプでは、プリチャ
ージ時、制御信号ｂＲＳＴが“Ｌ”，制御信号ＲＳＴが
“Ｈ”である。これにより、センスノードＮ１，Ｎ２及
び出力ノードＮ１１，Ｎ１２がＶCCにプリチャージされ
る。このとき出力ドライバの出力は“Ｌ”になる。セン
ス動作では、出力ノードＮ１２が“Ｌ”になると、出力
ドライバのＰＭＯＳトランジスタＱＰ６６がオンして、
“Ｈ”レベル出力がラッチ回路に送られる。
ージ時、制御信号ｂＲＳＴが“Ｌ”，制御信号ＲＳＴが
“Ｈ”である。これにより、センスノードＮ１，Ｎ２及
び出力ノードＮ１１，Ｎ１２がＶCCにプリチャージされ
る。このとき出力ドライバの出力は“Ｌ”になる。セン
ス動作では、出力ノードＮ１２が“Ｌ”になると、出力
ドライバのＰＭＯＳトランジスタＱＰ６６がオンして、
“Ｈ”レベル出力がラッチ回路に送られる。
【００３３】上記実施の形態では、Ｉ／Ｏ端子当たり２
ビットデータを並列にメインデータ線に転送し、これを
時分割で共通の周辺データ線に転送するようにしたが、
より一般的に複数ビットデータを並列にメインデータ線
に転送して、これらを時分割で共通の周辺データ線に転
送するという制御を行うことができる。これにより、周
辺データ線の本数を更に削減することが可能である。
ビットデータを並列にメインデータ線に転送し、これを
時分割で共通の周辺データ線に転送するようにしたが、
より一般的に複数ビットデータを並列にメインデータ線
に転送して、これらを時分割で共通の周辺データ線に転
送するという制御を行うことができる。これにより、周
辺データ線の本数を更に削減することが可能である。
【００３４】
【発明の効果】以上述べたようにこの発明によれば、デ
ータ転送サイクルを高速化するプリフェッチ方式を採用
しながら、周辺データ線の本数を削減して、ＳＤＲＡＭ
のチップサイズ縮小を実現することができる。
ータ転送サイクルを高速化するプリフェッチ方式を採用
しながら、周辺データ線の本数を削減して、ＳＤＲＡＭ
のチップサイズ縮小を実現することができる。
【図１】この発明の一実施の形態によるＳＤＲＡＭのブ
ロック構成を示す図である。
ロック構成を示す図である。
【図２】同実施の形態のＤＲＡＭコアから入出力端子ま
でのデータ転送経路の要部構成を示す図である。
でのデータ転送経路の要部構成を示す図である。
【図３】図２におけるデータ線バッファの具体構成例を
示す図である。
示す図である。
【図４】同実施の形態におけるデータ転送の動作タイミ
ングを示す図である。
ングを示す図である。
【図５】別の実施の形態における周辺データ線構成を示
す図である。
す図である。
【図６】別の実施の形態におけるデータ線センスアンプ
構成を示す図である。
構成を示す図である。
【図７】ＦＩＦＯバッファの構成を示す図である。
１…ＤＲＡＭコア、２…メモリセルアレイ、３…ロウデ
コーダ、４…カラムデコーダ、５…ビット線センスアン
プ、６…コマンドデコーダ、７…制御信号発生回路、８
…アドレスバッファ、９…データ線バッファ、１０…Ｉ
／Ｏバッファ、１１…クロックバッファ、２４…データ
線センスアンプ、２５…ラッチ回路、２６…ＦＩＦＯバ
ッファ。-
コーダ、４…カラムデコーダ、５…ビット線センスアン
プ、６…コマンドデコーダ、７…制御信号発生回路、８
…アドレスバッファ、９…データ線バッファ、１０…Ｉ
／Ｏバッファ、１１…クロックバッファ、２４…データ
線センスアンプ、２５…ラッチ回路、２６…ＦＩＦＯバ
ッファ。-
Claims (6)
- 【請求項１】 メモリセルアレイと、 クロックに同期して供給されるアドレスをデコードして
前記メモリセルアレイのメモリセルを選択するデコード
回路と、 前記メモリセルアレイのデータが転送される複数のメイ
ンデータ線対と、 各メインデータ線対毎に設けられた、ラッチ回路を内蔵
するデータ線バッファと、 各データ線バッファのデータをデータ入出力端子に転送
するための複数の周辺データ線とを備え、 前記メモリセルアレイから読み出されたデータ入出力端
子当たり複数ビットのデータが前記メインデータ線対を
介して前記データ線バッファに並列転送され、その複数
ビットのデータのうち先頭データが前記ラッチ回路をス
ルーして前記周辺データ線に転送される間、後続データ
が前記ラッチ回路に一時保持され、その後先頭データと
同じ周辺データ線に転送されるようにしたことを特徴と
する同期型半導体記憶装置。 - 【請求項２】 前記データ線バッファは、前記クロック
によりタイミング制御されて発生される活性化信号によ
り動作するデータ線センスアンプを有し、 前記ラッチ回路は前記データ線センスアンプに接続され
て前記活性化信号をラッチ信号として動作することを特
徴とする請求項１記載の同期型半導体記憶装置。 - 【請求項３】 前記ラッチ回路は、 前記データ線センスアンプの活性化信号をラッチ信号と
して動作するラッチ回路本体と、 このラッチ回路本体の保持データを前記周辺データ線に
転送するための、最下位カラムアドレスに同期してデー
タ出力が制御されるドライバとを有することを特徴とす
る請求項２記載の同期型半導体記憶装置。 - 【請求項４】 前記周辺データ線は、１ビットデータ当
たり１本の単線構成であり、一つのデータ入出力端子当
たり２ビットのデータが前記データ線バッファに並列に
転送され、その２ビットのデータが一本の周辺データ線
に時分割で転送されることを特徴とする請求項１記載の
同期型半導体記憶装置。 - 【請求項５】 前記周辺データ線は、１ビットデータ当
たり１対の相補信号線構成であり、一つのデータ入出力
端子当たり２ビットのデータが前記データ線バッファに
並列に転送され、その２ビットのデータが一対の周辺デ
ータ線に時分割で転送されることを特徴とする請求項１
記載の同期型半導体記憶装置。 - 【請求項６】 複数本ずつのビット線とワード線が交差
して配設され、それらの交差部にダイナミック型メモリ
セルが配置されたメモリセルアレイと、 クロックに同期して供給されるアドレスをデコードして
前記メモリセルアレイのワード線及びビット線を選択す
るデコード回路と、 このデコード回路により選択されて前記メモリセルアレ
イから読み出されるデータ入出力端子当たり複数ビット
のデータが並列に転送される複数のメインデータ線対
と、 各メインデータ線対に設けられて、前記クロックの１周
期内で前記並列に転送された複数ビットのデータをセン
スして時分割で出力するようにタイミング制御される複
数のデータ線バッファと、 これらのデータ線バッファから時分割で出力される複数
ビットデータを共通のデータ入出力端子にシリアルに転
送する複数の周辺データ線とを備えたことを特徴とする
同期型半導体記憶装置。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332090A (ja) * | 2000-05-22 | 2001-11-30 | Samsung Electronics Co Ltd | 半導体メモリ装置及びデータ伝送方法 |
| JP2002025265A (ja) * | 2000-07-05 | 2002-01-25 | Hitachi Ltd | 半導体集積回路装置 |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| JP2012248267A (ja) * | 2001-03-21 | 2012-12-13 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499623B1 (ko) * | 1998-12-24 | 2005-09-26 | 주식회사 하이닉스반도체 | 내부 명령신호 발생장치 및 그 방법 |
| DE19934500C2 (de) * | 1999-07-22 | 2001-10-31 | Infineon Technologies Ag | Synchroner integrierter Speicher |
| US6392935B1 (en) * | 2000-04-03 | 2002-05-21 | Maxtor Corporation | Maximum bandwidth/minimum latency SDRAM interface |
| US6756823B1 (en) * | 2000-06-28 | 2004-06-29 | Intel Corporation | Differential sense latch scheme |
| JP4514945B2 (ja) * | 2000-12-22 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100468719B1 (ko) * | 2002-01-11 | 2005-01-29 | 삼성전자주식회사 | Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치 |
| US20030182208A1 (en) * | 2002-03-19 | 2003-09-25 | Eloda Inc. | Method and system for assisting consumer decision making and providing on-demand viewing access to broadcast and rich media ads |
| US6678201B2 (en) * | 2002-04-08 | 2004-01-13 | Micron Technology, Inc. | Distributed FIFO in synchronous memory |
| DE10260647B3 (de) * | 2002-12-23 | 2004-08-26 | Infineon Technologies Ag | Integrierter Halbleiterspeicher, insbesondere DRAM-Speicher, und Verfahren zum Betrieb desselben |
| KR20110088947A (ko) * | 2010-01-29 | 2011-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력 회로 |
| US10025532B2 (en) * | 2015-09-11 | 2018-07-17 | Sandisk Technologies Llc | Preserving read look ahead data in auxiliary latches |
| US10642513B2 (en) | 2015-09-11 | 2020-05-05 | Sandisk Technologies Llc | Partially de-centralized latch management architectures for storage devices |
| TWI749823B (zh) * | 2020-10-23 | 2021-12-11 | 美商矽成積體電路股份有限公司 | 內部鎖存器電路及其鎖存信號產生方法 |
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Family Cites Families (7)
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|---|---|---|---|---|
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| JP2907074B2 (ja) * | 1995-08-25 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| JP2817679B2 (ja) * | 1995-09-20 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ |
| US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
| US6011748A (en) * | 1996-10-03 | 2000-01-04 | Credence Systems Corporation | Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses |
| JP4221764B2 (ja) * | 1997-04-25 | 2009-02-12 | 沖電気工業株式会社 | 半導体記憶装置 |
-
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332090A (ja) * | 2000-05-22 | 2001-11-30 | Samsung Electronics Co Ltd | 半導体メモリ装置及びデータ伝送方法 |
| JP2002025265A (ja) * | 2000-07-05 | 2002-01-25 | Hitachi Ltd | 半導体集積回路装置 |
| JP2012248267A (ja) * | 2001-03-21 | 2012-12-13 | Micron Technology Inc | 多重プリフェッチｉ／ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 |
| WO2005045846A1 (ja) * | 2003-11-06 | 2005-05-19 | International Business Machines Corporation | 半導体記憶装置及びそのバースト動作方法 |
| JPWO2005045846A1 (ja) * | 2003-11-06 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体記憶装置及びそのバースト動作方法 |
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