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DE19748502A1 - Halbleiterspeichereinrichtung, auf die mit hoher Geschwindigkeit zugegriffen werden kann - Google Patents

Halbleiterspeichereinrichtung, auf die mit hoher Geschwindigkeit zugegriffen werden kann

Info

Publication number
DE19748502A1
DE19748502A1 DE19748502A DE19748502A DE19748502A1 DE 19748502 A1 DE19748502 A1 DE 19748502A1 DE 19748502 A DE19748502 A DE 19748502A DE 19748502 A DE19748502 A DE 19748502A DE 19748502 A1 DE19748502 A1 DE 19748502A1
Authority
DE
Germany
Prior art keywords
read
write
memory cell
lines
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19748502A
Other languages
English (en)
Inventor
Kazunari Inoue
Hideaki Abe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19748502A1 publication Critical patent/DE19748502A1/de
Ceased legal-status Critical Current

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  • Static Random-Access Memory (AREA)

Description

Die vorliegende Erfindung betrifft Halbleiterspeichereinrich­ tungen. Spezieller betrifft die vorliegende Erfindung einen eingebetteten DRAM (dynamischer Direktzugriffsspeicher) mit ei­ ner großen Bandbreite.
In den letzten Jahren hat die deutliche Verbesserung der Be­ triebseigenschaften des Computersystemes, das auf einer CPU ba­ siert, wie zum Beispiel die Arbeitsgeschwindigkeit, die starke Nachfrage nach der Verbesserung der Bandbreite sogar für DRAM verursacht. Allgemein wird die Bandbreite durch die folgende Gleichung (1) definiert.
Bandbreite = Anzahl der Datenbusleitungen . Betriebsfrequenz des Datenbusses (1).
Zum Erhöhen der Bandbreite muß die Anzahl der Leitungen des Da­ tenbusses (Busbreite) erhöht werden. Alternativ muß die Be­ triebsfrequenz des Datenbusses durch Herstellen eines Chips entsprechend einer Prozeßtechnik, die die Herstellung eines Transistors mit überragenden Eigenschaften erlaubt, erhöht wer­ den. Beide Ansätze sind jedoch teuer und die Verwirklichung da­ von ist nicht leicht. Dies ist deshalb, da die Verbesserung der Betriebseigenschaft immer unter dem Kompromiß zwischen der Be­ triebseigenschaft und den Kosten durchgeführt wird.
In einigen Mikroprozessoren wird das Verfahren des Erhöhens der Betriebsfrequenz des Datenbusses durch Vorsehen eines Pipeline- Registers als Relais verwirklicht. Bei einem DRAM sind jedoch das Datensignal einer Speicherzelle und das durch einen Lese­ verstärker verstärkte Datensignal beide so schwach, daß ein Eingabe-/Ausgabedatenbus des bidirektionalen und komplementären Typs im allgemeinen für den Leseverstärker verwendet wird.
Wie in Fig. 12 gezeigt ist, weist ein der Anmelderin bekannter typischer eingebetteter DRAM ein dynamisches Speicherzellenfeld (DMCA) 100, das in vier Bereiche #1-#4 aufgeteilt ist, Zeilen­ dekoder 101(#1)-101(#4), die entsprechend zu den Bereichen #1-#4 vorgesehen sind, Spaltendekoder 102(#1)-102(#4), die ent­ sprechend den Bereichen #1-#4 vorgesehen sind, Leseverstärker­ gruppen SA(#1)-SA(#4), die entsprechend den Bereichen #1-#4 vorgesehen sind, einen statischen Speicherzellenbereich (SMCA) 200, der als ein Cache-Speicher arbeitet, bidirektionale Lese-/Schreib­ busse 1030(#1)-1030(#4), die zwischen den Leseverstär­ kergruppen SA(#1)-SA(#4) und dem statischen Speicherzellenfeld 200 geschaltet sind, einen bidirektionalen Lese-/Schreibbus 2000, der zwischen dem statischen Speicherzellenfeld 200 und einem externen Stiftanschluß (nicht gezeigt) geschaltet ist, auf.
Die Lese-/Schreibbusse 1030(#1)-1030(#4) des bidirektionalen und komplementären Typs werden in dem der Anmelderin bekannten eingebetteten DRAM verwendet. Obwohl es hier nicht gezeigt ist, können andere Verstärker, die direkt vor dem statischen Spei­ cherzellenfeld 200 vorgesehen sind, vorhanden sein, da die Da­ tensignalausgabe von den Leseverstärkergruppen SA(#1)-SA(#4) schwach ist. Sogar wenn der Pfad von dem Verstärker zu dem ex­ ternen Stiftanschluß in einer Pipelineart ausgebildet sein kann, wäre es schwierig, den Lese-/Schreibbus des bidirektiona­ len und komplementären Typs an sich in einer Pipelineart aus zu­ bilden.
Daher wurde zum Erhöhen der Bandbreite eines DRAMs das Verfah­ ren des Erhöhens der Anzahl der Leitungen der Lese-/Schreib­ busse 1030(#1)-1030(#4) oder des geringen Erhöhens der Be­ triebsgeschwindigkeit des gesamten DRAM durchgeführt. Es war jedoch schwierig, die Anzahl der Lese-/Schreibbusse 1030(#1)-1030(#4) deutlich zu erhöhen, da sie im allgemeinen in einem Nebenbereich der Wortleitung angeordnet sind.
Verschiedene DRAM mit einer großen Bandbreite wurde vorgeschla­ gen. Keiner zeigte jedoch eine bestimmte Verbesserung im Durch­ schnitt oder bei der Bandbreite im schlechtesten Fall, abgese­ hen von ihrer höheren Spitze der Bandbreite. In einem synchro­ nen DRAM ist zum Beispiel die Bandbreite 800 Mbytes/Sekunde für den besten Fall und 114 Mbytes/Sekunde für den schlechtesten Fall.
In dem Feld eines DRAM für einen Bildpuffer gibt es ein Verfah­ ren des Aufteilens des Speicherzellenfeldes in eine Mehrzahl von Bereichen zum Reduzieren der Seitenfehlerrate. Wenn ein Di­ rektzugriff über eine Mehrzahl von Bereichen in einem DRAM, der einen Spaltendekoder aufweist, der für eine Mehrzahl von Berei­ chen vorgesehen ist, durchgeführt wird, war die Zugriffsge­ schwindigkeit höchstens 20 Nanosekunden. Ein Direktzugriff mit hoher Geschwindigkeit über eine Mehrzahl von Bereichen ist in einem DRAM, der einen Spaltendekoder und einen Bereich auf­ weist, die in Eins-zu-Eins-Beziehung vorgesehen sind, erlaubt. Der Nachteil des Siliziums bzw. der Siliziumbedarf durch den Spaltendekoder ist jedoch groß.
Die Schwierigkeiten bei der der Anmelderin bekannten Technik werden wie folgt zusammengefaßt.
  • (1) Eine größere Anzahl von Datenbusleitungen für den Zweck des Erhöhens der Bandbreite verursacht einen höheren Bedarf an Si­ lizium.
  • (2) Eine größere Anzahl von Bereichen für den Zweck der Redu­ zierung der Seitenfehlerrate verursacht einen Anstieg im Bedarf von Silizium.
  • (3) Die Verwendung eines DRAM als ein Bildpuffer verursacht ei­ nen Anstieg des Seitenfehlers beim CRT-Auffrischen.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chereinrichtung zur Verfügung zu stellen, die eine große Band­ breite aufweist und die nicht den Siliziumaufwand erhöht.
Die Aufgabe wird durch die Halbleiterspeichereinrichtung des Anspruches 1 oder 5 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Entsprechend einem Aspekt enthält eine Halbleiterspeicherein­ richtung ein dynamisches Speicherzellenfeld, eine Reihe von Le­ severstärkern, eine Mehrzahl von Lese-/Schreibleitungspaaren, eine Mehrzahl von Lesepuffern, eine Mehrzahl von Schreibpuf­ fern, eine Mehrzahl von ersten Leseleitungen, eine Mehrzahl von ersten Schreibleitungen, ein Leseregister, ein Schreibregister, ein statisches Speicherzellenfeld, eine zweite Schreibleitung und eine zweite Leseleitung. Das dynamische Speicherzellenfeld weist eine Mehrzahl von Bitleitungspaaren auf. Die Reihe von Leseverstärker ist mit der Mehrzahl von Bitleitungspaaren ver­ bunden. Die Mehrzahl von Lese-/Schreibleitungspaaren sind mit der Mehrzahl von Bitleitungspaaren verbunden. Jeder Lesepuffer entspricht einem Lese-/Schreibleitungspaar und ist mit dem ent­ sprechenden Lese-/Schreibleitungspaar verbunden. Jeder Schreib­ puffer entspricht einem Lese-/Schreibleitungspaar und ist mit dem entsprechend Lese-/Schreibleitungspaar verbunden. Jede er­ ste Leseleitung entspricht einem Lesepuffer und ist mit dem entsprechenden Lesepuffer verbunden. Jede erste Schreibleitung entspricht einem Schreibpuffer und ist mit dem entsprechenden Schreibpuffer verbunden. Das Leseregister ist mit der Mehrzahl von ersten Leseleitungen verbunden. Das Schreibregister ist mit der Mehrzahl von ersten Schreibleitungen verbunden. Die zweite Schreibleitung ist zwischen dem Leseregister und dem statischen Speicherzellenfeld derart geschaltet, daß ein Datenwert von dem Leseregister zu dem statischen Speicherzellenfeld geschrieben wird. Die zweite Leseleitung ist zwischen dem statischen Spei­ cherzellenfeld und dem Schreibspeicher derart geschaltet, daß ein Datenwert von dem statischen Speicherzellenfeld zu dem Schreibregister ausgelesen wird.
Bevorzugt ist die Betriebsfrequenz der zweiten Schreib- und Le­ seleitungen N-mal (N ist eine natürliche Zahl) die Betriebsfre­ quenz der ersten Lese- und Schreibleitungen. Die Anzahl der zweiten Schreib- und Leseleitungen ist 1/N-mal der Anzahl der ersten Lese- und Schreibleitungen.
Bevorzugt sind die Lese- und Schreibpuffer benachbart zu der Reihe von Leseverstärkern. Die Lese- und Schreibregister sind benachbart zu dem statischen Speicherzellenfeld. Die ersten Le­ se- und Schreibleitungen sind in bzw. auf dem dynamischen Spei­ cherzellenfeld gebildet.
Bevorzugt sind die Lese- und Schreibpuffer und die Lese- und Schreibregister benachbart zu der Reihe von Leseverstärkern. Die zweiten Lese- und Schreibleitungen sind auf bzw. in dem dy­ namischen Speicherzellenfeld gebildet.
Da die Lese- und Schreibregister und das statische Speicherzel­ lenfeld durch die zweiten Schreib- und Leseleitungen verbunden sind, kann die Bandbreite erhöht werden.
Da die Betriebsfrequenz der zweiten Schreib- und Leseleitungen N-mal die Betriebsfrequenz der ersten Lese- und Schreibleitun­ gen ist und die Anzahl der zweiten Schreib- und Leseleitungen 1/N-mal die Anzahl der ersten Lese- und Schreibleitungen ist, kann die Datenübertragungsrate und daher die Bandbreite verbes­ sert werden, ohne die Anzahl der zweiten Schreib- und Leselei­ tungen zu erhöhen.
Da die Lese- und Schreibregister benachbart zu dem statischen Speicherzellenfeld sind, wird ein Ansteigen des Siliziumplatz­ bedarfes, das durch die Signalleitungen zum Steuern der Lese- und Schreibregister verursacht ist, unterdrückt.
Da die Lese- und Schreibregister zusätzlich zu den Lese- und Schreibpuffern benachbart zu der Reihe von Leseverstärkern sind, kann die Anzahl der zweiten Schreib- und Leseleitungen, die in dem dynamischen Speicherzellenfeld gebildet sind, redu­ ziert werden.
Entsprechend einem anderen Aspekt weist eine Halbleiterspei­ chereinrichtung ein statisches Speicherzellenfeld auf. Das dy­ namische Speicherzellenfeld ist in eine Mehrzahl von Hauptbe­ reichen eingeteilt. Jeder Hauptbereich ist in eine Mehrzahl von Teilbereichen aufgeteilt. Die Halbleiterspeichereinrichtung weist weiterhin eine Mehrzahl von ersten Dekodern und eine Mehrzahl von zweiten Dekodern auf. Jeder der ersten Dekoder entspricht einem Hauptbereich und ist mit dem entsprechenden Hauptbereich verbunden. Jeder der zweiten Dekoder entspricht einem Teilbereich und ist mit dem entsprechenden Teilbereich verbunden.
Durch Vorsehen der Bereiche des dynamischen Speicherzellenfel­ des in einer hierarchischen Art kann die Anzahl der Teilberei­ che (die virtuellen Bereiche bzw. Abschnitte) erhöht werden, ohne die Anzahl der Hauptbereiche (offensichtlichen Bereiche) zu erhöhen. Somit kann ein Ansteigen des Siliziumbedarfes (silicon penalty) unterdrückt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen an­ hand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild, das eine Struktur eines eingebetteten DRAM entsprechend der ersten Ausführungsform zeigt;
Fig. 2 ein Layout-Diagramm, das eine Struktur eines Hauptbereiches von Fig. 1 zeigt;
Fig. 3 ein Schaltbild, das eine Anordnung eines Teilfeldes von Fig. 2, eines entsprechen­ den Datenübertragungspuffers und eines Datenübertragungspipelineregisters zeigt;
Fig. 4A-4F Zeitablaufdiagramme, die einen Betrieb des Lesepipelineregisters von Fig. 3 zei­ gen;
Fig. 5A-5F Zeitablaufdiagramme, die einen Betrieb des Schreibpipelineregisters von Fig. 3 darstellen;
Fig. 6 ein Blockschaltbild, das eine Anordnung eines Hauptbereiches von Fig. 1, der in zwei Teilbereiche aufgeteilt ist, zeigt;
Fig. 7A-7I Zeitablaufdiagramme, die einen Betrieb einer hierarchischen Bereichsstruktur von Fig. 6 zeigt;
Fig. 8 ein Blockschaltbild, das eine Struktur eines eingebetteten DRAM entsprechend ei­ ner zweiten Ausführungsform zeigt;
Fig. 9 ein Layout-Diagramm, das eine Struktur eines Hauptbereiches von Fig. 8 zeigt;
Fig. 10 ein Schaltbild, das eine Anordnung eines Teilfeldes von Fig. 9 und eines entspre­ chenden Datenübertragungspuffer-/Pipe­ lineregisters zeigt;
Fig. 11 ein bevorzugtes Anordnungsbeispiel, wenn der in Fig. 1 und 2 gezeigte DRAM mit der hierarchischen Bereichsstruktur als ein Bildpuffer verwendet wird;
Fig. 12 ein Blockschaltbild, das eine Struktur eines der Anmelderin bekannt eingebette­ ten DRAM zeigt.
In den Figuren bezeichnen dieselben Bezugszeichen dieselben oder entsprechende Elemente.
Erste Ausführungsform
Wie in Fig. 1 gezeigt ist, weist ein eingebetteter DRAM ent­ sprechend einer ersten Ausführungsform ein dynamisches Spei­ cherzellenfeld (DMCA), das in vier Hauptbereiche #1-#4 aufge­ teilt ist, vier Leseverstärkergruppen SA(#1)-SA(#4), die ent­ sprechend den vier Hauptbereichen #1-#4 vorgesehen sind, vier Datenübertragungspuffergruppen DTB(#1)-DTB(#4), die entspre­ chend den vier Leseverstärkergruppen SA(#1)-SA(#4) vorgesehen sind, bidirektionale Lese-/Schreibbusse LRW(#1)-LRW(#4), die zwischen den Leseverstärkergruppen SA(#1)-SA(#4) und den Daten­ übertragungspuffergruppen DTB(#1)-DTB(#4) geschaltet sind, Da­ tenübertragungspipelineregistergruppen DTR(#1)-DTR(#4), die entsprechend den Datenübertragungspuffergruppen DTB(#1)-DTB(#4) vorgesehen sind, eindirektionale Lesebusse GBR(#1)-GBR(#4), die zwischen den Datenübertragungsbussen DTB(#1)-DTB(#4) und den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) zum Übertragen von Daten von den Datenübertragungspuffergruppen DTB(#1)-DTB(#4) zu den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) geschaltet sind, unidirektionale Schreibbusse GBW(#1)-GBW(#4), die zwischen den Datenübertragungspipelinere­ gistergruppen DTR(#1)-DTR(#4) und den Datenübertragungspuffer­ gruppen DTB(#1)-DTB(#4) zum Übertragen von Daten von den Daten­ übertragungspipelineregistergruppen DTR(#2)-DTR(#4) zu den Da­ tenübertragungspuffergruppen DTB(#1)-DTB(#4) geschaltet sind, ein statisches Speicherzellenfeld (SMCA) 200, das in vier Be­ reichen #1-#4 aufgeteilt ist, eindirektionale Schreibbusse SW(#1)-SW(#4), die zwischen den Datenübertragungspipelineregi­ stergruppen DTR(#1)-DTR(#4) und den Bereichen #1-#4 des stati­ schen Speicherzellenfeldes 200 zum Übertragen von Daten von den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) zu den Bereichen #1-#4 des statischen Speicherzellenfeldes 200 ge­ schaltet sind, und einen eindirektionalen Lesebus SR(#1)-(#4), der zwischen den Bereichen #1-#4 des statischen Speicherzellen­ feldes 200 und den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) zum Übertragen von Daten von den Bereichen #1-#4 des statischen Speicherzellenfeldes 200 zu den Datenübertra­ gungspipelineregistergruppen DTR(#1)-DTR(#4) geschaltet ist, auf.
Jeder der Hauptbereiche #1-#4 ist in zwei Teilbereiche #A und #B aufgeteilt. Der DRAM weist weiterhin Spaltendekoder 102(#1)-102(#4), die entsprechend den Hauptbereichen #1-#4 vorgesehen sind, und acht Zeilendekoder 101(#1A), 101(#1B)-101(#4A), 101(#4B), die entsprechend den acht Teilbereichen #1A, #1B-#4A, #4B vorgesehen sind, auf.
Der DRAM weist weiterhin eine Logikschaltung 300 für die Einga­ be/Ausgabe eines Datensignales, eindirektionale Lesebusse 2010(#1)-2010(#4) und eindirektionale Schreibbusse 2020(#1)-2020(#4), die zwischen den Bereichen #1-#4 des statischen Spei­ cherzellenbereiches 200 und der Logikschaltung 300 geschaltet sind, eine Steuerschaltung 400 zum Steuern der obigen Schaltun­ gen und einen externen Stiftanschluß 500 auf.
Die bidirektionalen Lese-/Schreibbusse LRW(#1)-LRW(#4) sind Busse des komplementären Typs zum Übertragen eines Datensigna­ les von den Leseverstärkergruppen SA(#1)-SA(#4) zu den Daten­ übertragungspuffergruppen DTB(#1)-DTB(#4) zu der Zeit des Aus­ lesens und zum Übertragen eines Datensignales von den Daten­ übertragungspuffergruppen DTB(#1)-DTB(#4) zu den Leseverstär­ kergruppen SA(#1)-SA(#4) zur der Zeit des Schreibens.
Die eindirektionalen Lesebusse GBR(#1)-GBR(#4) übertragen eine Datensignal von den Datenübertragungspuffergruppen DTB(#1)-DTB(#4) zu den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) zu der Zeit des Auslesens. Die eindirektionalen Schreibbusse GBW(#1)-GBW(#4) übertragen ein Datensignal von den Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) zu den Datenübertragungspuffergruppen DTB(#1)-DTB(#4) zur Zeit des Schreibens.
Wenn zum Beispiel ein Zeilendekoder 101(#1A) eine Wortleitung WL auswählt, wird ein Datensignal von allen Speicherzellen (nicht gezeigt), die mit der ausgewählten Wortleitung WL ver­ bunden sind, zu einem Bitleitungspaar (nicht gezeigt) ausgele­ sen. Die Datensignale werden durch die Leseverstärkergruppe SA(#1) verstärkt. Wenn der Spaltendekoder 102((#1) eine Spal­ tenauswahlleitung (nicht gezeigt) auswählt, wird ein Datensi­ gnal von dem Bitleitungspaar entsprechend der ausgewählten Spaltenauswahlleitung zu der Datenübertragungspuffergruppe DTB(#1) über den bidirektionalen Lese-/Schreibbus LRW(#1) über­ tragen.
Obwohl die Datensignale durch die Leseverstärkergruppen SA(#1)-SA(#4) verstärkt werden, wie oben beschrieben wurde, sind die Signale sehr schwach. Daher sind die Datenübertragungspuffer­ gruppen DTB(#1)-DTB(#4) in der Nähe der Leseverstärkergruppen SA(#1)-SA(#4) derart angeordnet, daß die Länge der bidirektio­ nalen Lese-/Schreibbusse LRW(#1)-LRW(#4) so viel wie möglich verringert wird. Da die Bustreiberfähigkeit der Datenübertra­ gungspuffergruppen DTB(#1)-DTB(#4) größer ist als die der Lese­ verstärkergruppen SA(#1)-SA(#4), kann die Länge der eindirek­ tionalen Lesebusse GBR(#1)-GBR(#4) und der eindirektionalen Schreibbusse GBW(#1)-GBW(#4) länger gemacht werden als die Län­ ge der bidirektionalen Lese-/Schreibbusse LRW(#1)-LRW(#4).
Das statische Speicherzellenfeld 200 weist vier Anschlüsse bzw. Kanäle auf, die mit den eindirektionalen Lesebussen SR(#1)-SR(#4), den eindirektionalen Schreibbussen SW(#1)-SW(#4), den eindirektionalen Lesebussen 2010(#1)-2010(#4) und den eindirek­ tionalen Schreibbussen 2020(#1)-2020(#4) verbunden sind.
Jeder der Hauptbereiche #1-#4 ist in 20 Teilfelder aufgeteilt. Der Hauptbereich #1 ist beispielsweise in die 20 Teilfelder SUB1-SUB20 aufgeteilt, wie in Fig. 2 gezeigt ist. Die Lesever­ stärkergruppe SA(#1) ist in 20 Reihen von Leseverstärkern 103 aufgeteilt. Die Datenübertragungspuffergruppe DTB(#1) ist in 40 Reihen von Datenübertragungspuffern 104 aufgeteilt. Zwei Reihen von Leseverstärkern 103 sind benachbart zu beiden Seiten von jedem der Teilfelder SUB1-SUB20 angeordnet. Weiterhin sind zwei Reihen von Datenübertragungspuffern 104 benachbart zu beiden Seiten davon angeordnet. Die anderen Hauptbereiche #2-#4 weisen eine ähnliche Struktur zu der des Hauptbereiches #1 auf.
Das Teilfeld SUB1 weist ein Mehrzahl von Wortleitungen WL, die, wie in Fig. 3 gezeigt ist, angeordnet sind, eine Mehrzahl von Bitleitungspaaren BL, /BL, die in Spalten angeordnet sind, und eine Mehrzahl von dynamischen Speicherzellen 600, die in einer Matrix angeordnet sind, auf. Jede der Speicherzellen 600 weist einen Zugriffstransistor 601 und einen Kondensator 602 auf.
Die Reihe der Leseverstärker 103 weist eine Mehrzahl von Lese­ verstärker 1030 auf. Der Leseverstärker 1030 ist mit dem Paar der Bitleitungen BL, /BL verbunden.
Zwei lokale Lese-/Schreibleitungspaare LRW1, /LRW1 und LRW2, /LRW2 sind entsprechend zu einem Teilfeld SUB1 angeordnet. Eine Hälfte der Bitleitungspaare BL, /BL in dem Teilfeld SUB1 sind gemeinsam mit einem lokalen Lese-/Schreibleitungspaar LRW1, /LRW1 über Spaltenauswahlgatter 603 und 604 verbunden. Die ver­ bleibende Hälfte ist gemeinsam mit dem anderen lokalen Lese-/Schreib­ leitungspaar LRW2, /LRW2 über Spaltenauswahlgatter 603 und 604 verbunden.
Eine Spaltenauswahlleitung CSL ist entsprechend zu zwei Bitlei­ tungspaaren BL, /BL angeordnet. Eine Spaltenauswahlleitung CSL ist mit den Gates der vier Spaltenauswahlgatter 603, 604, die mit den zwei Bitleitungspaaren BL, /BL verbunden sind, verbun­ den. Die Spaltenauswahlleitung CSL ist mit dem Spaltendekoder 102(#1), der in Fig. 1 gezeigt ist, verbunden.
Das lokale Lese-/Schreibleitungspaar LRW1, /LRW1 ist an einer Seite (die obere Seite in der Figur) in dem in Fig. 2 gezeigten Teilfeld SUB1 angeordnet und das lokale Schreib-/Leseleitungs­ paar LRW2, /LRW2 ist an der anderen Seite (die untere Seite in der Figur) in dem Teilfeld SUB1 angeordnet. Daher bilden die Leseverstärker 1030, die mit dem lokalen Lese-/Schreibleitungs­ paar LRW1, /LRW1 verbunden sind, eine Reihe von Leseverstärkern 103, die an einer Seite (obere Seite in der Figur) des Teilfel­ des SUB1, das in Fig. 2 gezeigt ist, angeordnet ist. Die mit dem lokalen Lese-/Schreibleitungspaar LRW2, /LRW2 verbundenen Leseverstärker 1030 bilden eine Reihe von Leseverstärkern 103, die an der anderen Seite (untere Seite der Figur) des Teilfel­ des SUB1 angeordnet sind.
Die Reihe von Datenübertragungspuffern 104 weisen zwei Lesepuf­ fer 1041 und 1042, wie in Fig. 3 gezeigt ist, und zwei Schreib­ puffer 1043 und 1044 auf. Die Lesepuffer 1041 und 1042 sind entsprechend zu den lokalen Lese-/Schreibleitungspaaren LRW1, /LRW1 bzw. LRW2, /LRW2 vorgesehen. Der Lesepuffer 1041 ist mit einem entsprechenden lokalen Lese-/Schreibleitungspaar LRW1, /LRW1 verbunden. Der Lesepuffer 1042 ist mit einem entsprechen­ den lokalen Lese-/Schreibleitungspaar LRW2, /LRW2 verbunden.
Die Schreibpuffer 1043 und 1044 sind entsprechend den lokalen Lese-/Schreibleitungspaaren LRW1, /LRW1 und LRW2, /LRW2 vorge­ sehen. Der Schreibpuffer 1043 ist mit einem entsprechenden lo­ kalen Lese-/Schreibleitungspaar LRW1, /LRW1 verbunden. Der Schreibpuffer 1044 ist mit einem entsprechenden lokalen Lese-/Schreib­ leitungspaaren LRW2, /LRW2 verbunden.
Der Lesepuffer 1041 und der Schreibpuffer 1043 bilden den Da­ tenübertragungspuffer 104, der an einer Seite (obere Seite in der Figur) in dem Teilfeld SUB1 von Fig. 2 angeordnet ist. Der Lesepuffer 1042 und der Schreibpuffer 1044 bilden den Daten­ übertragungspuffer 104, der an der anderen Seite (untere Seite in der Figur) des Teilfeldes SUB1 angeordnet ist.
Die Datenübertragungspipelineregistergruppe(#1) weist 20 Da­ tenübertragungspipelineregister 105, wie in Fig. 3 gezeigt ist, entsprechend den 20 Teilfeldern SUB1-SUB20 auf. Daher ist ein Datenübertragungspipelineregister 105 entsprechend zu einem Da­ tenübertragungspuffer 104 von Fig. 3 vorgesehen.
Das Datenübertragungspipelineregister 105 weist ein Lesepipeli­ neregister 1051 und ein Schreibpipelineregister 1052 auf, wie in Fig. 3 gezeigt ist. Die Lesepuffer 1041 und 1042 sind mit dem Lesepipelineregister 1051 über globale Leseleitungen GBR1 bzw. GBR2 verbunden. Das Schreibpipelineregister 1052 ist mit den Schreibpuffern 1043 und 1044 über globale Schreibleitungen GBW1 und GBW2 verbunden. Das Lesepipelineregister 1051 ist mit dem Bereich #1 des statischen Speicherzellenfeldes 200 über ei­ ne SRAM-Schreibleitung SW1 verbunden. Der Bereich #1 des stati­ schen Speicherzellenfeldes 200 ist mit dem Schreibpipelineregi­ ster 1052 über eine SRAM-Leseleitung SR1 verbunden.
Die anderen Teilfelder SUB2-SUB20 weisen eine ähnliche Struktur zu der des Teilfeldes SUB1 auf. Da die zwei Paare von lokalen Lese-/Schreibleitungen LRW1, /LRW1 und LRW2, /LRW2 von Fig. 3 entsprechend den Teilfeldern SUB1-SUB20 von Fig. 2 vorgesehen sind, weist der bidirektionale Lese-/Schreibbus LRW(#1) von Fig. 1 40 Paare von lokalen Lese-/Schreibleitungen auf. Da zwei globale Leseleitungen GBR1 und GBR2, wie in Fig. 3 gezeigt ist, entsprechend zu jedem SUB1-SUB20 von Fig. 2 vorgesehen sind, weist der eindirektionale Lesebus GBR(#1) von Fig. 1 40 globale Leseleitungen auf. Da weiterhin zwei globale Schreibleitungen GBR1 und GBR2 entsprechend zu jedem der Teilfelder SUB1-SB20 vorgesehen sind, weist der eindirektionale Schreibbus GBW(#1) von Fig. 1 40 globale Schreibleitungen auf. Ein Datenübertra­ gungspipelineregister 105 von Fig. 3 ist entsprechend zu jedem der Teilfelder SUB1-SUB20 vorgesehen. Daher weist der eindirek­ tionale Schreibbus SW(#1) von Fig. 1 20 SRAM-Schreibleitungen auf und der eindirektionale Lesebus SR(#1) weist 20 SRAM-Lese­ leitungen auf.
Daher ist die gesamte Anzahl (80) der lokalen Lese-/Schreib­ leitungen, die den bidirektionalen Lese-/Schreibbus (#1) bil­ den, gleich zu der gesamten Anzahl (80) der globalen Leselei­ tungen, die den eindirektionalen Lesebus GBR(#1) bilden, und der globalen Schreibleitungen, die den eindirektionalen Schreibbus GBW(#1) bilden. Die gesamte Anzahl (40) der SRAM-Schreib­ leitungen, die den eindirektionalen Schreibbus SW(#1) bilden, und der SRAM-Leseleitungen, die den eindirektionalen Lesebus SR(#1) bilden, beträgt ebenfalls die Hälfte der gesam­ ten Anzahl (80) der globalen Ausleseleitungen, die den eindi­ rektionalen Lesebus GBR(#1) bilden, und der globalen Schrei­ bleitungen, die den eindirektionalen Schreibbus GBW(#1) bilden.
Der Aufbau des Datenübertragungspipelineregisters 105 wird im Detail mit Bezug zu Fig. 3 beschrieben. Das Lesepipelineregi­ ster 1051 weist einen ersten Pfad, der ein Datensignal von der globalen Leseleitung GBR1 empfängt, und einen zweiten Pfad, der ein Datensignal von der globalen Leseleitung GBR2 empfängt, auf. Der erste Pfad des Lesepipelineregisters 1051 weist eine Halteschaltung zum Halten eines Datensignales als Reaktion auf ein Lesesteuersignal ΦR und /ΦR auf. Der zweite Pfad des Le­ sepipelineregisters 1051 weist zwei Halteschaltungen zum Halten eines Datensignales als Reaktion auf Lesesteuersignale ΦR und /ΦR auf.
Das Schreibpipelineregister 1052 weist einen ersten Pfad zum Vorsehen bzw. Bereitstellen eines Datensignales zu der globalen Schreibleitung GBW1 und einen zweiten Pfad zum Vorsehen eines Datensignales zu der globalen Schreibleitung GBW2 auf. Der er­ ste Pfad des Schreibpipelineregisters 1052 weist drei Halte­ schaltungen zum Halten eines Datensignales als Reaktion auf Schreibsteuersignale ΦW und /ΦW auf. Der zweite Pfad des Schreibpipelineregisters 1052 weist zwei Halteschaltungen zum Halten eines Datensignales als Reaktion auf Schreibsteuersigna­ le ΦW und /ΦW auf.
Der Betrieb des Lesepipelineregister 1051 wird im folgenden mit Bezug zu den Timing- bzw. Zeitablaufdiagrammen von Fig. 4A-4F beschrieben.
Wenn eine der in Fig. 3 gezeigten Spaltenauswahlleitungen CSL aktiviert wird, werden zwei entsprechende Spaltenauswahlgatter 603 und 604 eingeschaltet. Zwei komplementäre Datensignale wer­ den von zwei entsprechenden Bitleitungspaaren BL, /BL zu loka­ len Lese-/Schreibleitungspaaren LRW1, /LRW1 bzw. LRW2, /LRW2 übertragen. Das komplementäre Datensignal des lokalen Lese-/Schreib­ leitungspaares LRW1, /LRW1 wird durch den Lesepuffer 1041 derart verstärkt, daß es als ein Datensignal RD11 zu dem ersten Pfad des Lesepipelineregisters 1051 über eine globale Leseleitung GBR1 geliefert wird. Gleichzeitig wird das komple­ mentäre Datensignal des lokalen Lese-/Schreibpaares LRW2, /LRW2 durch den Lesepuffer 1042 derart verstärkt, daß es als ein Da­ tensignal RD21 zu dem zweiten Pfad des Lesepipelineregisters 1051 über eine globale Leseleitung GBR2 geliefert wird.
Das Datensignal RD11 wird als Reaktion auf das Lesesteuersignal ΦR und /ΦR in der Halteschaltung des ersten Pfades gehalten. Gleichzeitig wird das Datensignal RD21 in der ersten Halte­ schaltung in dem zweiten Pfad gehalten. Dann wird das Datensi­ gnal, das in der Halteschaltung des ersten Pfades gehalten wird, als Reaktion auf das Lesesteuersignal ΦR und /ΦR der SRAM-Schreibleitung SRW1 zu Verfügung gestellt, wohingegen das Datensignal RD21, das in der ersten Halteschaltung des zweiten Pfades gehalten wird, in der zweiten Halteschaltung gehalten wird. Als nächstes wird das in der zweiten Halteschaltung des zweiten Pfades gehaltene Datensignal RD21 als Reaktion auf das Lesesteuersignal ΦR und /ΦR zu der SRAM-Schreibleitung SRW1 ge­ liefert.
Die Datensignale RD12 und RD22, die zur gleichen Zeit nach den Datensignalen RD11 und RD21 geliefert werden, werden ebenfalls nacheinander der SRAM-Schreibleitung SRW1 zur Verfügung ge­ stellt.
Der Betrieb des Schreibpipelineregisters 1052 wird mit Bezug zu den Zeitablaufdiagrammen von Fig. 5A-5F beschrieben.
Datensignale WD11, WD21, WD12 und WD22, die von dem Bereich (bank) #1 des statischen Speicherzellenfeldes 200 ausgelesen sind, werden dem Schreibpipelineregister 1052 über die SRAM-Lese­ leitung SR1 geliefert. Das Datensignal WD11 wird als Reak­ tion auf das Schreibsteuersignal ΦW und /ΦW in der ersten Hal­ teschaltung des ersten Pfades des Schreibpipelineregisters 1052 gehalten. Das Datensignal WD21 wird als Reaktion auf die Schreibsteuersignale ΦW und /ΦW in der ersten Halteschaltung des ersten Pfades gehalten. Dann wird als Reaktion auf die Schreibsteuersignale ΦW und /ΦW das Datensignal WD11 in der zweiten Halteschaltung des ersten Pfades gehalten, wohingegen das Datensignal WD21 in der ersten Halteschaltung des zweiten Pfades gehalten wird. Als nächstes wird als Reaktion auf die Schreibsteuersignale ΦW und /ΦW das Datensignal WD11 in der dritten Halteschaltung in dem ersten Pfad gehalten, wohingegen das Datensignal WD21 in der dritten Halteschaltung des zweiten Pfades gehalten wird. Dann wird als Reaktion auf die Schreib­ steuersignale ΦW und /ΦW das Datensignal WD11 dem Schreibpuffer 1043 über eine globale Schreibleitung GBW1 zur Verfügung ge­ stellt, wohingegen das Datensignal WD21 gleichzeitig dem Schreibpuffer 1044 über die eine globale Schreibleitung GBW2 zur Verfügung gestellt wird. Die Datensignale WD11 und WD21 werden durch die Schreibpuffer 1043 bzw. 1044 verstärkt. Wenn eine der Spaltenauswahlleitungen CSL aktiviert wird, werden zwei entsprechend Spaltenauswahlgatter 603 und 604 eingeschal­ tet. Als Reaktion wird das Datensignal WD11 des Schreibpuffers 1043 zu dem Bitleitungspaar BL, /BL über das lokale Lese-/Schreib­ leitungspaar LRW1, /LRW1 übertragen. Zur gleichen Zeit wird das Datensignal WD21 des Schreibpuffers 1044 zu dem Bit­ leitungspaar BL, /BL über das lokale Lese-/Schreibleitungspaar LRW2, /LRW2 übertragen.
Ähnlich zu der obigen Art werden Datensignale WD12 und WD22 gleichzeitig zu den Schreibpuffern 1043 und bzw. 1044 über die globalen Schreibleitungen GBW1 und GBW2 zur Verfügung gestellt und werden weiterhin gleichzeitig den Bitleitungspaaren BL, /BL und BL, /BL über die lokalen Lese-/Schreibleitungspaare LRW1, /LRW1 und LFW2, /LRW2 zur Verfügung gestellt.
Die Struktur und der Betrieb der anderen Datenübertragungspipe­ lineregister, die in der Datenübertragungspipelineregistergrup­ pe DTR(#1) enthalten sind, ist ähnlich zu dem des oben be­ schriebenen Datenübertragungspipelineregisters 105.
Wenn man das eine Teilfeld SUB1 betrachtet, ist die Anzahl (1) der SRAM-Schreibleitung SW1 gleich 1/2 der Anzahl (2) der glo­ balen Leseleitungen GBR1 und GBR2. Die Betriebsfrequenz der SRAM-Schreibleitung SW1 ist das Zweifache der Betriebsfrequen­ zen der globalen Leseleitungen GBR1 und GBR2. Daher ist die An­ zahl (1) der SRAM-Leseleitung SR1 1/2 der Anzahl (2) der globa­ len Schreibleitungen GBW1 und GBW2, wohingegen die Betriebsfre­ quenz der SRAM-Ausleseleitung SR1 das Zweifache der Betriebs­ frequenz der globalen Schreibleitungen GBW1 und GBW2 beträgt.
Wenn man den einen in Fig. 1 gezeigten Hauptbereich #1 betrach­ tet, dann ist die Breite (20 Bits) des eindirektionalen Schreibbusses SW(#1) 1/2 der Breite (40 Bits) des eindirektio­ nalen Lesebusses GBR(#1), wohingegen die Betriebsfrequenz des eindirektionalen Schreibbusses SW(#1) das Zweifache der Be­ triebsfrequenz des eindirektionalen Schreibbusses GBR(#1) be­ trägt. Ebenfalls ist die Breite (20 Bits) des eindirektionalen Lesebusses SR(#1) 1/2 der Breite (40 Bits) des eindirektionalen Schreibbusses GBW(#1), wohingegen die Betriebsfrequenz des ein­ direktionalen Schreibbusses SR(#1) das Zweifache der Betriebs­ frequenz des eindirektionalen Schreibbusses GBW(#1) beträgt.
Da das durch den Leseverstärker 1030 verstärkte Datensignal schwach ist, sind die Lese-/Schreibleitungen LRW1, /LRW1 und LRW2, /LRW2 komplementäre Leitungen und gemeinsam zum Auslesen und Schreiben vorgesehen. Im Gegensatz dazu ist das durch die Lesepuffer 1041 und 1042 verstärkte Datensignal stark, so daß die globalen Leseleitungen GBR1 und /GBR2 aus dem Einzellei­ tungstyp sind und nur für das Auslesen verwendet werden. Folg­ lich sind die globalen Schreibleitungen GBW1 und /GBW2 aus dem Einzelleitungstyp und werden nur zum Schreiben benutzt. In der ersten Ausführungsform ist die Anzahl der Busse, die zwischen dem Datenübertragungspuffer und dem Datenübertragungspipeline­ register geschaltet sind, gleich zu der Anzahl der bidirektio­ nalen Lese-/Schreibbussen, obwohl diese nur zum Lesen oder Schreiben bestimmt sind.
Bei einem der Anmelderin bekannten typisch eingebetteten DRAM ist der Übertragungsbus zwischen dem dynamischen Speicherzel­ lenfeld und dem statischen Speicherzellenfeld aus einem komple­ mentären Typ, der gemeinsam zum Lesen und Schreiben benutzt wird. Im Gegensatz dazu ist der Übertragungsbus zwischen dem dynamischen Speicherzellenfeld und dem statischen Speicherzel­ lenfeld in dem eingebetteten DRAM bzw. dem DRAM der ersten Aus­ führungsform aus einem Einzelleitungstyp und wird nur zum Lesen oder Schreiben verwendet. Daher wird, obwohl sogar die Anzahl der eindirektionalen Lesebusse GBR(#1)-GBR(#4) und der eindi­ rektionalen Schreibbusse GBW(#1)-GBW(#4) identisch zu der der Anmelderin bekannten Anzahl der bidirektionalen Lese-/Schreib­ busse ist, die Übertragungsrate der Datensignale ver­ doppelt und ein Lesedatensignal und ein Schreibsignal können gleichzeitig übertragen werden. Daher ist die Betriebsgeschwin­ digkeit viermal so groß wie in dem der Anmelderin bekannt Fall.
Entsprechend einer Simulation eines 0,3 µm Prozesses, der für einen 64 M-Bits-DRAM verwendet wird, beträgt die Datenübertra­ gungsfrequenz von dem dynamischen Speicherzellenfeld 100 zu den Datenübertragungspipelineregistern DTR(#1)-DTR(#4) 100 MHz. Die Datenübertragungsfrequenz zwischen den Datenübertragungspipeli­ neregistergruppen DTR(#1)-DTR(#4) und dem statischen Speicher­ zellenfeld 200 beträgt 200 MHz.
Die Breite in der horizontalen Richtung in der Figur der Teil­ felder SUB1-SUB20, die den einen in Fig. 2 gezeigten Hauptbe­ reich (#1) bilden, in dem 64 M-Bits-DRAM beträgt ungefähr 4000 µm. Es ist möglich, darauf 6000 Versorgungsmaschenleitungen und 600 Datenbusleitungen anzuordnen.
Wenn beispielsweise 600 Leitungen von eindirektionalen Lesebus­ sen GBR(#1)-GBR(#4) und von eindirektionalen Schreibbussen GBW(#1)-GBW(#4) mit einer Betriebsfrequenz von 100 MHz vorgesehen werden und 300 Leitungen von eindirektionalen Schreibbussen SW(#1)-SW(#4) und von eindirektionalen Lesebussen SR(#1)-SR(#4) mit einer Betriebsfrequenz von 200 MHz vorgesehen werden, kann die Bandbreite zwischen den Datenübertragungspipelineregister­ gruppen DTR(#1)-DTR(#4) und den Datenübertragungspuffergruppen DTB(#1)-DTB(#4) gleich zu der Bandbreite zwischen den Daten­ übertragungspipelineregistergruppen DTR(#1)-DTR(#4) und dem statischen Speicherzellenfeld 200 gemacht werden. In diesem Fall beträgt die Bandbreite pro einem Hauptbereich 15 GBytes/Sekunde (=300 Bits . 2 (Lesen/Schreiben) . 200 MHz + 8 (Bits/Bytes)).
Obwohl es notwendig ist, viele Lesesteuersignale ΦR, /ΦR und Schreibsteuersignale ΦW, /ΦW zu den Datenübertragungspipeline­ registergruppen DTR(#1)-DTR(#4) zu liefern, kann ein Ansteigen der Anzahl der Leitungen für die Steuersignale von ΦR, /ΦR und ΦW, /ΦW unterdrückt werden, da die Datenübertragungspipelinere­ gistergruppen DTR(#1)-DTR(#4) benachbart zu dem statischen Speicherzellenfeld 200 und nicht zu den Reihen der Leseverstär­ ker 103 in der ersten Ausführungsform angeordnet sind.
Die hierarchische Bereichsstruktur des dynamischen Speicherzel­ lenfeldes 100 von Fig. 1 wird im folgenden beschrieben.
Die Steuerschaltung 400 von Fig. 1 weist eine Bereichssteuer­ schaltung 401 zum Erzeugen von Bereichsfreigabesignalen RAE, RBE, CAE und CBE als Reaktion auf ein Bereichsadressensignal BA auf, wie in Fig. 6 gezeigt ist. Der DRAM weist weiter in AND-Gat­ ter 700 zum Empfangen eines Bereichsfreigabesignales RAE der Zeile A für die Aktivierung des Zeilendekoders 101(#1A) und ein AND-Gatter 701 zum Empfangen eines Bereichsfreigabesignales RBE der Zeile B zum Aktivieren des Zeilendekoders 101(#1B) auf. Die AND-Gatter 700 und 701 empfangen weiterhin ein Zeilendekodier­ signal X von einem Zeilenvordekoder (nicht gezeigt), was wohl bekannt ist.
Der Zeilendekoder 102(#1) weist AND-Gatter 1020 und 1021 zum Empfangen eines Bereichsfreigabesignales CAE für eine Spalte A zur Aktivierung einer Spaltenauswahlleitung CSL an der Seite des Teilbereiches #1A und AND-Gatter 1021 und 1023 zum Empfan­ gen eines Bereichsfreigabesignales CBE für eine Spalte B zur Aktivierung einer Spaltenauswahlleitung CSL an der Seite des Teilbereiches #1B auf. Die AND-Gatter 1020-1023 empfangen wei­ terhin ein Spaltendekodiersignal Y von einem wohlbekannten Spaltenvordekoder (nicht gezeigt).
Der Betrieb der oben beschriebenen hierarchischen Bereichsan­ ordnung wird im folgenden mit Bezug zu den Zeitablaufdiagrammen von Fig. 7A-7I beschrieben.
Als Reaktion auf eine Bereichsadresse BA, die einen Teilbereich #1A bezeichnet, wird das Bereichsfreigabesignal RAE für die Zeile A aktiviert. Als Reaktion auf das gerade angelegte Zei­ lenadreßsignal RA aktiviert der Zeilendekoder 101(#1A) eine Wortleitung WL in dem Teilbereich #1A.
Wenn dann das Bereichsfreigabesignal RBE für die Zeile B als Reaktion auf das Bereichsadressensignal BA, das den Teilbereich #1B bezeichnet, aktiviert wird, reagiert der Zeilendekoder 101(#1B) auf das gerade angelegte Zeilenadreßsignal RA derart, daß eine Wortleitung WL in dem Teilbereich #1B aktiviert wird.
Wenn das Bereichsfreigabesignal CAE der Spalte A als Reaktion auf das Bereichsadressensignal BA, das den Teilbereich #1A be­ zeichnet, aktiviert wird, reagieren die AND-Gatter 1020 und 1021 in dem Spaltendekoder 102(#1) auf das gerade angelegte Spaltenadreßsignal CA derart, daß eine Spaltenauswahlleitung CSL in dem Teilbereich #1A aktiviert wird. Somit werden Daten­ signale von den zwei ausgewählten Bitleitungspaaren BL, /BL in dem Teilbereich #1A zu den lokalen Lese-/Schreibleitungspaaren LRW1, /LRW1 und LRW2, /LRW2 übertragen.
Wenn das Bereichsfreigabesignal CBA der Spalte B als Reaktion auf das Bereichsadressensignal BA, das den Teilbereich #1B be­ zeichnet, aktiviert wird, reagieren die AND-Gatter 1022 und 1023 in dem Spaltendekoder 102(#1) auf das gerade angelegte Spaltenadreßsignal CA derart, daß eine Spaltenauswahlleitung CSL in dem Teilbereich #1B aktiviert wird. Somit werden Daten­ signale von den zwei ausgewählten Bitleitungspaaren BL, /BL in dem Teilbereich #1B zu lokalen Lese-/Schreibleitungspaaren LRW1, /LRW1 und LRW2, /LRW2 übertragen.
Dann werden das Bereichsadressensignal BA, das den Teilbereich #1A bezeichnet, und das Bereichsadressensignal BA, das den Teilbereich #1B bezeichnet, nacheinander in einer zu der oben beschriebenen ähnlichen Art angelegt. Wenn das Spaltenadreßsi­ gnal CA sequentiell synchron mit dem Bereichsadressensignal BA angelegt wird, wird ein Datensignal zu den lokalen Lese-/Schreib­ leitungspaaren LRW1, /LRW1 und LRW2, /LRW2 in der Rei­ henfolge der Teilbereiche #1A und #1B in einer Art, wie oben beschrieben, übertragen.
Wenn man beispielsweise den einen Hauptbereich #1 betrachtet, scheint es, daß die Speicherzelle 600 in dem Hauptbereich #1 einfach durch die Zeilendekoder 101(#1A) und 101(#1B) und den Spaltendekoder 102(#1) ausgewählt wird. In der Praxis wird die Speicherzelle 600 in dem Teilbereich #1A durch den Zeilendeko­ der 101(#1A) und den Spaltendekoder 102(#1) ausgewählt und die Speicherzelle 600 in dem Teilbereich #1B wird durch den Zeilen­ dekoder 101(#1B) und den Spaltendekoder 102(#1) ausgewählt.
Da die Bereiche in der ersten Ausführungsform in einer hierar­ chischen Art vorgesehen sind, ist die Anzahl der scheinbaren Bereiche (Hauptbereiche #1-#4) gleich zu der des der Anmelderin bekannten Falles, der in Fig. 12 gezeigt ist, wohingegen die Anzahl der virtuellen Bereiche (Teilbereiche #1A-#4A, #1B-#4B) das zweifache der des der Anmelderin bekannten Falles ist. Als Ergebnis wird ein Anstieg des Siliziumnachteiles unterdrückt, da die Anzahl der scheinbaren Bereiche nicht erhöht wird.
Zweite Ausführungsform
In der vorhergehenden ersten Ausführungsform, die in Fig. 1 ge­ zeigt ist, sind die Datenübertragungspuffergruppen DTB(#1)-DTB(#4) und die Datenübertragungspipelineregistergruppen DTR(#1)-DTR(#4) getrennt angeordnet. In einer zweiten Ausfüh­ rungsform, die in Fig. 8 gezeigt ist, sind Datenübertragungs­ puffer-/Pipelineregistergruppen DTB/DTR(#1)-DTB/DTR(#4), die eine integrale Einheit davon sind, vorgesehen. Daher ist nur der Datenübertragungspuffer, sondern ebenfalls das Datenüber­ tragungspipelineregister benachbart zu den Reihen der Lesever­ stärker. Genauer ist nur der Datenübertragungspuffer 104 be­ nachbart zu den Reihen der Leseverstärker 103 in der ersten Ausführungsform von Fig. 2, wohingegen der Datenübertragungs­ puffer/Pipelineregister 800 benachbart zu den Reihen der Lese­ verstärker 103 in der zweiten Ausführungsform, die in Fig. 9 gezeigt ist, ist.
Wie in Fig. 10 gezeigt ist, weist das Datenübertragungspuffer-/Pipe­ lineregister 800 Lesepuffer 1041 und 1042, Schreibpuffer 1043 und 1044, ein Lesepipelineregister 1051 und ein Schreib­ pipelineregister 1052 auf. Der Betrieb dieses Datenübertra­ gungspuffer-/Pipelineregisters 800 ist ähnlich zu dem oben be­ schriebenen Betrieb des Datenübertragungspuffers 104 und des Datenübertragungspipelineregisters 105, da es nur eine integra­ le Form des Datenübertragungspuffers 104 und des Datenübertra­ gungspipelineregisters 105, die in Fig. 3 gezeigt sind, ist.
In der zweiten Ausführungsform sind SRAM-Schreibleitungen SW1 und SW2 und SRAM-Leseleitungen SR1-SR20 in dem dynamischen Speicherzellenfeld 100, wie in Fig. 9 gezeigt ist, gebildet.
Daher ist die Anzahl der Leitungen (40) des eindirektionalen Schreibbusses SW(#1) und des eindirektionalen Lesebusses SR(#1) 1/2 der Anzahl der Leitungen (80) des bidirektionalen Lese-/Schreib­ busses LRW(#1), wohingegen die Betriebsfrequenz des eindirektionalen Schreibbusses SW(#1) und des eindirektionalen Schreibbusses SR(#1) das zweifache der Betriebsfrequenz des bi­ direktionalen Lese-/Schreibbusses LRW(#1) beträgt. Obwohl die Anzahl der Leitungen (40) des eindirektionalen Schreibbusses SW(#1) und des eindirektionalen Lesebusses SR(#1) identisch zu der Anzahl der Leitungen (40) der Anmelderin bekannten bidirek­ tionalen Lese-/Schreibbusses ist, wird somit die Übertragungs­ geschwindigkeit eines Datensignales verdoppelt und eine gleich­ zeitige Übertragung eines Lesedatensignales und eines Schreib­ datensignales wird möglich. Daher beträgt die Betriebsgeschwin­ digkeit das Vierfache des der Anmelderin bekannten Falles.
Ein Fall, bei dem ein DRAM, der hierarchische Bereiche auf­ weist, wie in der ersten und zweiten Ausführungsform, als ein Bildpuffer verwendet wird, wird im folgenden beschrieben. In diesem Fall müssen zumindest zwei unterschiedliche Seiten, d. h. eine Seite zum Zeichnen und eine Seite für ein CRT-Auffrischen, zugegriffen werden.
Bei dem DRAM der ersten und zweiten Ausführungsform sind acht unabhängige Zeilendekoder 101(#1A)-101(#4A), 101(#1B)-101(#4B) entsprechend den acht Teilbereichen #1A-#4A bzw. #1B-#4B vorge­ sehen. Daher sind acht verschiedene Zeilen, d. h. acht verschie­ dene Seiten, zugreifbar. Der Zeilendekoder 101(#1A) ist jedoch mit dem Zeilendekoder 101(#1B) zusammen. Der Zeilendekoder 101(#2A) ist zusammen mit dem Zeilendekoder 101(#2B). Der Zei­ lendekoder 101(#3A) ist zusammen mit dem Zeilendekoder 101(#3B). Der Zeilendekoder 101(#4A) ist zusammen mit dem Zei­ lendekoder 101(#4B). Daher bilden die Zeilendekoder 101(#1A)-101(#4A), 101(#1B)-101(#4B) vier Bereiche. Das lokale Lese-/Schreib­ leitungspaar wird für zwei Teilbereiche geteilt, wenn acht verschiedene Seiten zugreifbar sind. Daher kann in den Teilbereichen #1A-#4A oder #1B-#4B ein Datenwert ohne Beschrän­ kung übertragen werden. Im Gegensatz dazu tritt ein Sperren zwischen den Teilbereichen #1A und #1B, den Teilbereichen #2A und #2B, den Teilbereichen #3A und #3B und den Teilbereichen #4A und #4B auf.
Diese Sperre kann jedoch durch Abbilden des Bildes auf dem Bildschirm auf Teilbereiche #1A-#4A und #1B-#4B, wie in Fig. 11 gezeigt ist, verhindert werden. Beim Zeichnen eines Vektors 900, der in Fig. 11 gezeigt ist, ist die Zeichengeschwindigkeit gleich zu der der Struktur von acht komplett unabhängigen Be­ reichen, da auf die Teilbereiche in der Reihenfolge #1A, #2A, #4A, #3A und #1B zugegriffen wird. Durch Abbilden bzw. Zuordnen eines Bildes derart, daß die Bereiche, die die Möglichkeit des Verursachens einer Sperre aufweisen, nicht benachbart zueinan­ der angeordnet sind, wird eine Sperre zwischen Bereichen nicht auftreten, sogar wenn sie in einer hierarchischen Art vorgese­ hen sind.
Die bezeichnete Anzahl der Teilfelder, der Busbreiten und ähn­ liches ist nur beispielhaft.

Claims (5)

1. Halbleiterspeichereinrichtung mit
einem dynamischen Speicherzellenfeld (100), das eine Mehrzahl von Bitleitungspaaren (BL, /BL) aufweist,
eine Reihe von Leseverstärkern (103), die mit der Mehrzahl von Bitleitungspaaren (BL, /BL) verbunden sind,
einer Mehrzahl von Lese-/Schreibleitungspaaren (LRW, /LRW), die mit der Mehrzahl von Bitleitungspaaren (BL, /BL) verbunden sind,
einer Mehrzahl von Lesepuffern (1041, 1042), wobei jeder einem der Lese-/Schreibleitungspaare (LRW, /LRW) entspricht und mit dem entsprechenden Lese-/Schreibleitungspaar (LRW, /LRW) ver­ bunden ist,
einer Mehrzahl von Schreibpuffern (1043, 1044), wobei jeder ei­ nem der Lese-/Schreibleitungspaare (LRW, /LRW) entspricht und mit dem entsprechenden Lese-/Schreibleitungspaar (LRW, /LRW) verbunden ist,
einer Mehrzahl von ersten Leseleitungen (GBR), wobei jede einem der Lesepuffer (1041, 1042) entspricht und mit dem entsprechen­ den Lesepuffer (1041, 1042) verbunden ist,
einer Mehrzahl von ersten Schreibleitungen (GBW), wobei jede einem der Schreibpuffer (1043, 1044) entspricht und mit dem entsprechenden Schreibpuffer (1043, 1044) verbunden ist,
einem Leseregister (1051), das mit der Mehrzahl von ersten Le­ seleitungen (GBR) verbunden ist,
einem Schreibregister (1052), das mit der Mehrzahl von ersten Schreibleitungen (GBW) verbunden ist,
einem statischen Speicherzellenfeld (200),
einer zweiten Schreibleitung (SW), die zwischen dem Leseregi­ ster (1051) und dem statischen Speicherzellenfeld (200) ge­ schaltet ist, zum Übertragen eines Datenwertes von dem Lesere­ gister (1051) zu dem statischen Speicherzellenfeld (200) und einer zweiten Leseleitung (SR), die zwischen dem statischen Speicherzellenfeld (200) und dem Schreibregister (1052) ge­ schaltet ist, zum Übertragen eines Datenwertes von dem stati­ schen Speicherzellenfeld (200) zu dem Schreibregister (1052).
2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der die Betriebsfrequenz der zweiten Schreib- und Leseleitung (SW, SR) N-mal die Betriebsfrequenz der ersten Lese- und Schreiblei­ tung (GBR, GBW) ist, wobei N eine natürliche Zahl ist und die Anzahl der zweiten Schreib- und Leseleitungen (SW, SR) 1/N-mal die Anzahl der ersten Lese- und Schreibleitungen (GBR, GBW) ist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der die Lese- und Schreibpuffer (1041-1044) benachbart zu der Reihe von Leseverstärkern (103) sind, wobei die Lese- und Schreibre­ gister (1051, 1052) benachbart zu dem statischen Speicherzel­ lenfeld (200) sind und die ersten Lese- und Schreibleitungen (GBR, GBW) in dem dynamischen Speicherzellenfeld (100) gebildet sind.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der die Lese- und Schreibpuffer (1041-1044) und die Lese- und Schreibregister (1051, 1052) benachbart zu der Reihe von Lese­ verstärkern (103) sind, wobei die zweiten Lese- und Schreiblei­ tungen (SW, SR) in dem dynamischen Speicherzellenfeld (100) ge­ bildet sind.
5. Halbleiterspeichereinrichtung mit
einem dynamischen Speicherzellenfeld (100), bei der das dynami­ sche Speicherzellenfeld (100) in eine Mehrzahl von Hauptberei­ chen (#1-#4) aufgeteilt ist, wobei jeder der Hauptbereiche (#1-#4) in eine Mehrzahl von Teilbereichen (#1A, #1B-#4A, #4B) auf­ geteilt ist,
einer Mehrzahl von ersten Dekodern (102), wobei jeder einem der Hauptbereiche (#1-#4) entspricht und mit dem entsprechenden Hauptbereich (#1-#4) verbunden ist, und
einer Mehrzahl von zweiten Dekodern (102), wobei jeder einem der Teilbereiche (#1A, #1B-#4A, #4B) entspricht und mit dem entsprechenden Teilbereich (#1A, #1B-#4A, #4B) verbunden ist.
DE19748502A 1997-02-28 1997-11-03 Halbleiterspeichereinrichtung, auf die mit hoher Geschwindigkeit zugegriffen werden kann Ceased DE19748502A1 (de)

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Application Number Priority Date Filing Date Title
JP4582697 1997-02-28
JP9112570A JPH10302471A (ja) 1997-02-28 1997-04-30 半導体記憶装置

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