DE4241877A1

DE4241877A1 - Digital electronic arithmetic processor for addition, subtraction, multiplication and division

Info

Publication number: DE4241877A1
Application number: DE19924241877
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-10-29
Filing date: 1992-12-11
Publication date: 1994-07-07

Abstract

The digital electronic circuit provides an arithmetic processing capability for the four basic functions and uses a processor based around a four-bit circuit (66) that can be switched between addition and subtraction functions. Inputs to the processor are provided by two multi-stage shift registers (22) and the four bit output is fed to a multistage register used to accumulate values. Operation is controlled by input selector and a circuit that generates control pulses.

Description

Gegenstand der Erfindung ist die eingebaute Anordnung der Schaltung 85 bei der Rechenschaltung nach P . . . . . . ., welche mittels dieser Schaltung 85 so ausgebildet ist, daß auch im Minus-Bereich addiert und subtrahiert werden kann. Die Speicherreihe 25 ist nun auch in waagrechter Anordnung dargestellt und somit in gleicher Anordnung dargestellt, wie die Schieberegister 21a und 21b und 22, welche auch Bestandteil der Haupt-Schaltung 10 sind.The invention relates to the built-in arrangement of the circuit 85 in the arithmetic circuit according to P. . . . . . ., which is designed by means of this circuit 85 so that addition and subtraction can also take place in the minus range. The memory row 25 is now also shown in a horizontal arrangement and thus shown in the same arrangement as the shift registers 21 a and 21 b and 22 , which are also part of the main circuit 10 .

In Fig. 1a bis 1d ist die Haupt-Schaltung 10 dargestellt, welche aus den Teil-Schaltungen 10a bis 10d besteht. In Fig. 1e ist die Schaltung 38 dargestellt. In Fig. 2a bis 2e ist das Haupt-Steuerwerk 12 dargestellt, welches aus den Teil-Schaltungen 12a bis 12e besteht. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 dargestellt. In Fig. 4a und 4b ist das Schieberegister- und Komma-Steuerwerk 70 dargestellt. In Fig. 5 ist die Schaltung 60 dargestellt. In Fig. 6 ist die Schaltung 18 dargestellt. In Fig. 7a und 7b ist die Impuls-Schaltung 32 dargestellt. In Fig. 8 ist die Tetraden-Schaltung 6b dargestellt. In Fig. 9 ist die Teil-Schaltung 41 der Tetraden-Schaltung 6b dargestellt. In Fig. 10 ist die Teil-Schaltung 42 der Tetraden-Schaltung 6b dargestellt. In Fig. 11 ist die Neuner-Komplementschaltung 23b der Tetraden-Schaltung 6b dargestellt. In Fig. 12 ist die Schaltung 55 dargestellt. In Fig. 13 ist die Impuls- Schaltung 24 dargestellt. In Fig. 14 ist die Impuls- Wechselschaltung 36 dargestellt. In Fig. 15 ist die Schaltung 43 der Schaltung 70 dargestellt. In Fig. 16 ist die Anzeigeschaltung 45 dargestellt. In Fig. 17 ist die Anordnung des Schieberegisters 90 und der Anzeigeschaltung 45 und der Tor-Schaltung 71 bis 73 in bezug auf die Haupt- Schaltung 10 dargestellt. In Fig. 1a to 1d, the main circuit 10 is shown which is d from the sub-circuits 10 a to 10. The circuit 38 is shown in FIG. 1e. In Fig. 2a to 2e, the main control unit 12 is shown, which consists of the sub-circuits 12 a to 12 e. In Fig. 3 the numeric input circuit 20 is shown. In Fig. 4a and 4b, the shift register and point control unit 70 is shown. The circuit 60 is shown in FIG . The circuit 18 is shown in FIG. 6. In Fig. 7a and 7b, the pulse circuit 32 is shown. In Fig. 8 the nibbles circuit is illustrated B 6. In Fig. 9, the sub-circuit 41 of the tetrad circuit 6 b is shown. In Fig. 10 the sub-circuit 42 of the tetrad circuit 6 b is shown. In Fig. 11, the nine's complement circuit 23 b of the tetrad circuit 6 b is shown. Circuit 55 is shown in FIG . In Fig. 13, the pulse circuit 24 is shown. In Fig. 14, the pulse changing circuit 36 is shown. In Fig. 15, the circuit 43 of the circuit 70 illustrated. In Fig. 16, the display circuit 45 is shown. In Fig. 17, the arrangement of the shift register 90 and the display circuit and the gate circuit 71 shown 45-73 with respect to the main circuit 10.

Diese Rechenschaltung für alle 4 Rechenarten besteht aus der Haupt-Schaltung 10, welche in Fig. 1a bis 1d dargestellt ist und aus den Teil-Schaltungen 10a bis 10d besteht und dem Haupt-Steuerwerk 12, welches in Fig. 2a bis 2e dargestellt ist und aus den Teil-Schaltungen 12a bis 12e besteht und der Ziffern-Eingabeschaltung 20 (Fig. 3) und dem Komma- und Schieberegister-Steuerwerk 70, welches in Fig. 4a und 4b dargestellt ist und der Schaltung 60 (Fig. 5), welche Bestandteil der Schaltung 12b ist und der Schaltung 18 (Fig. 6), welche Bestandteil der Schaltung 12a ist und der Impuls-Schaltung 32 (Fig. 7a und 7b), welche Bestandteil der Schaltung 12d ist und der Tetraden- Schaltung 6b (Fig. 8), welche Bestandteil der Haupt- Schaltung 10 ist und mit Teil-Schaltungen nach Fig. 9 bis Fig. 11 versehen ist und der Schaltung 55 (Fig. 12) und der Impuls-Schaltung 24 (Fig. 13), welche Bestandteil der Schaltung 12c ist und der Impuls-Wechselschaltung 36 (Fig. 14), welche Bestandteil der Schaltung 12d ist und der Schaltung 43 (Fig. 15), welche Bestandteil der Schaltung 70 ist und der Anzeigeschaltung 45 (Fig. 16) und der Start- Schaltung 38 (Fig. 1e), welche Bestandteil der Schaltung 60 ist. Der Impuls-Zähler 80 der Schaltung 60 ist in P 42 39 964.5 in Fig. 6 dargestellt.This arithmetic circuit for every 4 arithmetic consists of the main circuit 10, which is shown in Fig. 1a to 1d and is d from the sub-circuits 10 a to 10, and the main control unit 12, shown in Fig. 2a to 2e and consists of the subcircuits 12 a to 12 e and the digit input circuit 20 ( FIG. 3) and the comma and shift register control unit 70 , which is shown in FIGS. 4a and 4b, and the circuit 60 ( FIG. 5), which is part of the circuit 12 b and the circuit 18 ( Fig. 6), which is part of the circuit 12 a and the pulse circuit 32 ( Fig. 7a and 7b), which is part of the circuit 12 d and Tetraden- circuit 6 b (FIG. 8) which is part of the main circuit 10 and sub-circuits of FIG. 9 through FIG. 11 is provided and the circuit 55 (Fig. 12) and the pulse circuit 24 ( Fig. 13), which is part of the circuit 12 c and the pulse switching circuit 36 ( Fig. 14), which consists Part of circuit 12 is d and circuit 43 ( FIG. 15), which is part of circuit 70 , and display circuit 45 ( FIG. 16) and start circuit 38 ( FIG. 1e), which is part of circuit 60 . The pulse counter 80 of the circuit 60 is shown in P 42 39 964.5 in Fig. 6.

Die Schaltung 18 ist in P 42 23 125.6 beschrieben. Das Haupt-Steuerwerk 12 ist in P 42 37 758.7 beschrieben. Die sonstigen, hier nicht beschriebenen Schaltungen und Teil- Schaltungen sind in P 42 34 975.3 und in P 42 38 695.0 und in P 42 32 471.8 beschrieben. Die Schaltung 85 der Patentanmeldung P 42 39 964.5 ist in der vorliegenden Patentanmeldung eingebauter Bestandteil der Haupt-Schaltung 10.The circuit 18 is described in P 42 23 125.6. The main control unit 12 is described in P 42 37 758.7. The other circuits and subcircuits not described here are described in P 42 34 975.3 and in P 42 38 695.0 and in P 42 32 471.8. The circuit 85 of the patent application P 42 39 964.5 is an integral part of the main circuit 10 in the present patent application.

Die Tetraden-Schaltung 6b (Fig. 8) ist auf Addition vor- angesteuert, wenn am Eingang c1 und am Eingang c2 H-Potential anliegt und dann auf Subtraktion vor-angesteuert, wenn die Potentiale H und L oder L und H an diesen beiden Eingängen anliegen. Wenn am Eingang c2 H-Potential anliegt und am Eingang c1 L-Potential anliegt, welche die links-seitig durchlaufenden Ziffern als Subtrahenden-Ziffern verarbeitet; im gegenteiligen Fall werden die rechts-seitig durchlaufenden Ziffern als Subtrahenden-Ziffern verarbeitet.The tetrad circuit 6 b ( FIG. 8) is pre-activated on addition if H potential is present at the inputs c1 and c2 and then pre-activated on subtraction when the potentials H and L or L and H are applied to them both inputs. If there is H potential at input c2 and L potential is present at input c1, which processes the digits running through on the left as subtrahend digits; otherwise, the right-hand digits are processed as subtrahend digits.

Diese Tetraden-Schaltung 6b (Fig. 8) besteht aus den Übertrag-Teil-Schaltungen 41 und 42 und den Neuner-Komplementschaltungen 23a und 23b und 5 Und-Schaltungen 1 mit je 2 Eingängen und 2 Negier-Schaltungen 2 und 3 Oder-Schaltungen 3 mit je 2 Eingängen und 5 Und-Schaltungen 4 mit je 2 Eingängen und 5 Oder-Schaltungen 5 mit je 2 Eingängen und 7 Und-Schaltungen 6 mit je 2 Eingängen und 2 Negier-Schaltungen 7 und 2 Oder-Schaltungen 8 mit je 2 Eingängen und 2 Oder-Schaltungen 9 mit je 3 Eingängen und den zugehörigen Leitungen. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang hat die Bezeichnung y.This tetrad circuit 6 b ( FIG. 8) consists of the carry-part circuits 41 and 42 and the nine-complement circuits 23 a and 23 b and 5 AND circuits 1 each with 2 inputs and 2 negation circuits 2 and 3 OR circuits 3 with 2 inputs and 5 AND circuits 4 with 2 inputs and 5 OR circuits 5 with 2 inputs and 7 AND circuits 6 with 2 inputs and 2 negating circuits 7 and 2 OR circuits 8 with 2 inputs and 2 OR circuits 9 with 3 inputs and the associated lines. The carry input has the designation x. The carry output is called y.

Die Haupt-Schaltung 10 (Fig. 1a bis 1d) besteht aus den Teil-Schaltungen 10a bis 10d.The main circuit 10 ( Fig. 1a to 1d) consists of the sub-circuits 10 a to 10 d.

Die Teil-Schaltung 10b (Fig. 1b) besteht aus dem Schieberegister 22 und 8 vierfachen Tor-Schaltungen 52 und den Dioden 72 und der Tetraden-Schaltung 6b und dem Übertrag- Speicher 8 und den Und-Schaltungen 9 und 10 mit je 2 Eingängen und den Oder-Schaltungen 11 und 12 mit je 2 Eingängen und den Negier-Schaltungen 13 bis 15 und den zugehörigen Leitungen.The sub-circuit 10 b ( Fig. 1b) consists of the shift register 22 and 8 quadruple gate circuits 52 and the diodes 72 and the tetrad circuit 6 b and the carry memory 8 and the AND circuits 9 and 10 each 2 inputs and the OR circuits 11 and 12 with 2 inputs each and the negation circuits 13 to 15 and the associated lines.

Die Teil-Schaltung 10c (Fig. 1c) besteht aus dem Schieberegister 21b und 8 vierfachen Tor-Schaltungen 51 und den Dioden 72 und den Flip-Flops 17 bis 19 und den Und-Schaltungen 24 bis 29 mit je 2 Eingängen und den Und-Schaltungen 31 und 32 mit je 3 Eingängen und den Oder-Schaltungen 33, 34 mit 2 Eingängen und den zugehörigen Leitungen.The sub-circuit 10 c ( Fig. 1c) consists of the shift register 21 b and 8 quadruple gate circuits 51 and the diodes 72 and the flip-flops 17 to 19 and the AND circuits 24 to 29 , each with 2 inputs and And circuits 31 and 32 with 3 inputs each and the OR circuits 33 , 34 with 2 inputs and the associated lines.

Die Teil-Schaltung 10d (Fig. 1d) besteht aus dem Schieberegister 21a.The sub-circuit 10 d ( Fig. 1d) consists of the shift register 21 a.

Die Teil-Schaltung 10a (Fig. 1a) besteht aus der Speicherreihe 25 und 8 vierfachen Tor-Schaltungen 53 und den zugehörigen Leitungen. The sub-circuit 10 a ( Fig. 1a) consists of the memory array 25 and 8 quadruple gate circuits 53 and the associated lines.

Die Schieberegister 21a und 21b und 22 sind vierfach und haben nur Links-Verschiebung und bestehen aus je 8 Teil- Schaltungen. Auch die Speicherreihe 25 besteht aus 8 Teil- Schaltungen; diese Teil-Schaltungen der Speicherreihe 25 bestehen aus nur je 4 Potential-Speicher-Flip-Flops.The shift registers 21 a and 21 b and 22 are fourfold and have only left shift and each consist of 8 sub-circuits. The memory row 25 also consists of 8 sub-circuits; these subcircuits of the memory row 25 consist of only 4 potential memory flip-flops.

Die Impuls-Schaltung 24 (Fig. 13) ist ein Bestandteil der Schaltung 12c und besteht aus den einfachen Flip-Flops 1 bis 6 und 4 Und-Schaltungen 11 mit je 2 Eingängen und 4 Und- Schaltungen 12 mit je 2 Eingängen und der Oder-Schaltung 13 mit 3 Eingängen und dem weiteren einfachen Flip-Flop 14 und den Und-Schaltungen 15 und 16 mit je 2 Eingängen und zwei Negier-Schaltungen 17 und der Und-Schaltung 18 und den zugehörigen Leitungen. Der Voransteuer-Eingang hat die Bezeichnung d. Der Frequenz-Eingang hat die Bezeichnung b. Der Rückstell-Eingang hat die Bezeichnung r. Die Impuls-Ausgänge haben die Bezeichnungen a bis c.The pulse circuit 24 ( Fig. 13) is part of the circuit 12 c and consists of the simple flip-flops 1 to 6 and 4 AND circuits 11 with 2 inputs each and 4 AND circuits 12 with 2 inputs each and the OR circuit 13 with 3 inputs and the further simple flip-flop 14 and the AND circuits 15 and 16 , each with 2 inputs and two negation circuits 17 and the AND circuit 18 and the associated lines. The pilot control input has the designation d. The frequency input has the designation b. The reset input has the designation r. The pulse outputs have the designations a to c.

Die Impuls-Wechselschaltung 36 (Fig. 14) besteht aus den einfachen Flip-Flops 1 und 2 und den Und-Schaltungen 3 bis 5 mit je 2 Eingängen und der Negier-Schaltung 6 und den zugehörigen Leitungen. Der Frequenz-Eingang hat die Bezeichnung d. Die Impuls-Ausgänge haben die Bezeichnungen a und b. Der Rückstell-Eingang hat die Bezeichnung r.The pulse changeover circuit 36 ( FIG. 14) consists of the simple flip-flops 1 and 2 and the AND circuits 3 to 5 , each with 2 inputs and the negation circuit 6 and the associated lines. The frequency input has the designation d. The pulse outputs have the designations a and b. The reset input has the designation r.

Die Schieberegister werden von den Ausgängen 1 bis 7 der Schaltung 70 wie folgt angesteuert: Vom Ausgang 1 wird das Schieberegister 22 links-verschiebend Takt-angesteuert. Vom Ausgang 2 werden die Schieberegister 21a und 21b links- verschiebend Takt-angesteuert. Vom Ausgang 3 wird das Schieberegister 90 links-verschiebend Takt-angesteuert. Vom Ausgang 4 wird das Schieberegister 90 rechts-verschiebend Takt-angesteuert. Vom Ausgang 5 wird das Komma-Schieberegister 50c/1/2 links-verschiebend Takt-angesteuert. Vom Ausgang 6 wird das Komma-Schieberegister 50c/1/2 rechts-verschiebend Takt-angesteuert. Vom Ausgang 7 wird das Komma- Schieberegister 50a links-verschiebend Takt-angesteuert. The shift registers are controlled by the outputs 1 to 7 of the circuit 70 as follows: From the output 1 , the shift register 22 is clock-controlled, shifting to the left. From the output 2, the shift register 21 a and 21 b left-shifting clock-driven. From the output 3 , the shift register 90 is clock-shifted to the left. From the output 4 , the shift register 90 is clock-shifted to the right. From the output 5 , the comma shift register 50 c / 1/2 is shift-clocked to the left. From the output 6 , the comma shift register 50 c / 1/2 is clock-shifted to the right. From the output 7 , the comma shift register 50 a is clock-shifted to the left.

Mittels Antippen der Taste M wird die Eingabe des Multiplikators vor-angesteuert. Mittels Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Mittels Antippen der Taste A wird die Eingabe des zweiten Summanden vor- angesteuert. Mittels Antippen der Taste S wird die Eingabe des Subtrahenden vor-angesteuert. Mittels Antippen der Taste G wird der Rechenablauf ausgelöst. Mittels Antippen der Taste R wird die gesamte Rechenschaltung rückstell-angesteuert.The multiplier is entered by pressing the M key pre-triggered. By pressing the D button the input of the divisor is pre-activated. By tapping key A is used to enter the second summand controlled. The entry is made by pressing the S key of the subtrahender. By pressing the button G the calculation process is triggered. By tapping the The R key is used to reset the entire arithmetic circuit.

Die sonstigen Ansteuerungen ergeben sich wie folgt: Der Ausgang ND steuert den Eingang nd an. Der Ausgang A1 steuert den Eingang a1 an. Der Ausgang A3 steuert den Eingang a3 an. Der Ausgang A7 steuert den Eingang a7 der Schaltung 10c an. Der Ausgang M6 steuert den Eingang m6 an. Der Ausgang M8 steuert den Eingang m8 an. Der Ausgang B1 steuert den Eingang b1 an. Der Ausgang B3 steuert den Eingang b3 an. Der Ausgang B8 steuert den Eingang b8 an. Der Ausgang E8 steuert den Eingang e8 an. Der Ausgang B9 steuert die Rückstellung des Komma-Schieberegisters 50a an. Der Ausgang M7 steuert den Eingang m7 an. Der Ausgang B3 steuert den Eingang b3 der Schaltung 10c an. Der Ausgang A5 steuert den Eingang a5 der Schaltung 70 mit einem H- Impuls an. Der Ausgang B5 steuert den Eingang b5 der Schaltung 70 mit einem H-Impuls an. Der Ausgang C5 steuert den Eingang c5 der Schaltung 70 mit einem H-Impuls an. Die Ausgänge S1 steuern die Eingänge s1 an. Die Ausgänge S2 steuern die Eingänge s2 an. Die Ausgänge W steuern die Eingänge w an. Die Ausgänge F steuern die Eingänge f an. Die Ausgänge NK steuern die Eingänge nk an. Der Ausgang I steuert den Eingang i an. Der Ausgang K steuert den Eingang k an. Der Ausgang E steuert den Eingang e an. Der Ausgang Q steuert den Eingang q an. Der Ausgang V steuert den Eingang v an. Der Ausgang C steuert den Eingang c an. Der Ausgang F4 steuert den Eingang f4 an. Der Ausgang F5 steuert den Eingang f5 an. Der Ausgang P steuert den Eingang p an. Die Eingänge t1 und t2 und t3 werden mit der Takt-Frequenz angesteuert. Die Eingänge u2 liegen im Betriebszustand ständig an H-Potential. Die Eingänge r werden von Abzweigungen des Ausgangs R1 rückstell-angesteuert. Vom Ausgang N1 wird das Schieberegister 90 rückstell-angesteuert. Vom Ausgang N2 wird das Komma-Schieberegister 50c/1/2 rückstell- angesteuert. Von Abzweigungen des Ausgangs R2 werden die Eingänge r2 rückstell-angesteuert. Der Ausgang L1 steuert die Rückstellung des Schieberegisters 21b an. Der Ausgang L2 steuert den Eingang l2 an und somit die Einblendung der Zwischen-Ergebniszahl von der Speicherreihe 25 über die Tor-Schaltung 71 in das Schieberegister 21b an. Der Ausgang L3 steuert die Rückstellung der Speicherreihe 25 an. Der Ausgang H1 steuert die Rückstellung des Komma- Schieberegisters 50a an. Der Ausgang H2 steuert die Rückstellung des Schieberegisters 90 an. Der Ausgang H3 steuert den Eingang h3 an. Der Ausgang H4 steuert die Einblendung des Komma-Index n vom Komma-Schieberegister 50c/1 in das Komma-Schieberegister 50a an. Der Ausgang H5 löst die automatische Rechts-Taktung der Ergebniszahl aus. Der Ausgang Z5 steuert den Eingang z5 an. Der Ausgang C6 steuert die eingeschränkte Gesamt-Rückstellung an, bei der nur die Schieberegister 90 und 50c/1/2 und die Eingänge r2 nicht rückstell-angesteuert werden. Der Ausgang C7 steuert den Eingang c7 an. Der Ausgang L5 steuert den Eingang l5 an. Der Ausgang L6 steuert den Eingang l6 an. Der Ausgang L7 steuert den Eingang l7 an. Der Ausgang Z1 steuert den Eingang z1 an. Der Ausgang Z2 steuert den Eingang z2 an. Der Ausgang Z3 steuert den Eingang z3 an. Der Ausgang G2 steuert den Eingang G2 an. Der Eingang d6 wird bei Division über eine Tor-Und-Schaltung von der Zeile 8 des Schieberegisters 90 angesteuert; diese Und-Schaltung ist nur bei Division vor-angesteuert.The other controls are as follows: The ND output controls the nd input. Output A1 controls input a1. Output A3 controls input a3. The output of A7 controls the input of the circuit 10 a7 c to. The output M6 controls the input m6. The output M8 controls the input m8. Output B1 controls input b1. The output B3 controls the input b3. The output B8 controls the input b8. Output E8 controls input e8. The output B9 controls the resetting of the comma shift register 50 a. The output M7 controls the input m7. The output drives the input B3 b3 of the circuit 10 c to. The output A5 drives the input a5 of the circuit 70 with an H pulse. The output B5 drives the input b5 of the circuit 70 with an H pulse. The output C5 drives the input c5 of the circuit 70 with an H pulse. The outputs S1 control the inputs s1. Outputs S2 control inputs s2. The outputs W control the inputs w. The outputs F control the inputs f. The outputs NK control the inputs nk. Output I controls input i. The output K controls the input k. Output E controls input e. The Q output controls the q input. The output V controls the input v. Output C controls input c. Output F4 controls input f4. Output F5 controls input f5. The output P controls the input p. The inputs t1 and t2 and t3 are driven with the clock frequency. In the operating state, inputs u2 are constantly at H potential. The inputs r are reset-controlled by branches of the output R1. The shift register 90 is reset-controlled from the output N1. The comma shift register 50 c / 1/2 is reset-controlled from output N2. Inputs r2 are reset-controlled from branches of output R2. The output L1 controls the resetting of the shift register 21 b. The output L2 controls the input to L2 and thus the insertion of the intermediate result number from the memory row 25 via the gate circuit 71 into the shift register 21 b on. The output L3 controls the resetting of the memory row 25 . The output H1 controls the resetting of the comma shift register 50 a. Output H2 controls the resetting of shift register 90 . The output H3 controls the input h3. The output H4 controls the insertion of the comma index n from the comma shift register 50 c / 1 into the comma shift register 50 a. Output H5 triggers the automatic clocking of the result number. Output Z5 controls input z5. The output C6 controls the limited overall reset will not be reset driven with only the shift registers 90 and 50 c / 1/2 and the inputs r2. Output C7 controls input c7. Output L5 controls input l5. The output L6 controls the input l6. Output L7 controls input l7. Output Z1 controls input z1. Output Z2 controls input z2. The output Z3 controls the input z3. The output G2 controls the input G2. When divided, input d6 is controlled by line 8 of shift register 90 via a gate-and-circuit; this AND circuit is only pre-activated for division.

Die Wirkungsweise dieser Rechenschaltung ist ohne Einbeziehung der Schaltung 85 in P . . . . . . . beschrieben. The operation of this arithmetic circuit is without the inclusion of circuit 85 in P. . . . . . . described.

In bezug auf die Schaltung 85 ergibt sich die Wirkungsweise wie folgt: Wenn eine Ergebniszahl im Minus-Bereich liegt, hat der Ausgang Y2 H-Potential. Dieses H-Potential des links-seitigen Ausgangs des Flip-Flops 18 wird auf das Flip- Flop 19 dann übertragen, wenn der nächste Rechen-Vorgang eingeleitet wird und somit vom Ausgang B3 der Eingang b3 mit einem H-Impuls angesteuert wird. Somit hat nun der Ausgang e des Flip-Flops 19 H-Potential und wird die Schaltung 82 mit L-Potential vor-angesteuert und somit in der Tetraden-Schaltung 6b eine Subtraktion durchgesteuert, wenn am Eingang a7 H-Potential anliegt und eine Addition durchgesteuert, wenn am Eingang a7 L-Potential anliegt. Somit wird in diesem Fall (H-Potential am Ausgang e des Flip- Flops 19) bei Addition subtrahiert und bei Subtraktion addiert.With regard to the circuit 85 , the mode of operation is as follows: If a result number is in the minus range, the output Y2 has H potential. This H potential of the left-hand output of the flip-flop 18 is then transferred to the flip-flop 19 when the next arithmetic operation is initiated and the input b3 is thus driven by the output B3 with an H pulse. Thus, the output e of the flip-flop 19 now has H potential and the circuit 82 is pre-driven with L potential and thus a subtraction is controlled in the tetrad circuit 6 b when H potential is present at the input a7 and an addition activated if L7 potential is present at input a7. Thus, in this case (H potential at the output e of the flip-flop 19 ) is subtracted on addition and added on subtraction.

Wenn zu einer vorherigen Minus-Ergebniszahl eine andere Zahl addiert wird, welche größer ist, als diese vorherige Minus- Ergebniszahl, wird somit auch subtrahiert. Hierbei löst die erste Subtraktion nur eine Links-Kippung des Flip-Flops 17 aus, womit der Ausgang Y3 H-Potential hat. Damit wird vom Ausgang Y3 der Eingang y3 mit H-Potential angesteuert und damit eine zweite Takt-Durchsteuerung der Impuls-Schaltung 32 ausgelöst, bei der der Minuend vom Subtrahenden subtrahiert wird, weil nun der Eingang a der Schaltung 6b mit L- Potential angesteuert wird und der Eingang b mit H-Potential angesteuert wird. Während dieser zweiten Subtraktion hat der Ausgang der Und-Schaltung 27 H-Potential, womit das Flip-Flop 18 in seine Rechts-Stellung kippt. Damit zeigt der Ausgang Y2 mit seinem L-Potential an, daß die neue Ergebniszahl im Plus-Bereich liegt und kippt am Ende dieser zweiten Subtraktion nur das Flip-Flop 17 wieder in seine andere Stellung. Somit befindet sich die richtige Ergebniszahl erst am Ende der zweiten Takt-Durchsteuerung der Impuls- Schaltung 32 in der Speicherreihe 25 und zeigt der Ausgang Y2 mit seinem L-Potential an, daß die neue Ergebniszahl im Plus-Bereich liegt. If another number is added to a previous minus result number that is larger than this previous minus result number, it is also subtracted. Here, the first subtraction only triggers a left tilt of the flip-flop 17 , which means that the output Y3 has H potential. Thus, the input is y3 driven with H potential and gave rise to a second clock by controlling the pulse circuit 32, where the minuend of the subtrahend is subtracted because the input A of the circuit 6 is now b from the output Y3 driven with L- potential and input b is driven with H potential. During this second subtraction, the output of the AND circuit 27 has an H potential, as a result of which the flip-flop 18 tilts into its right position. Output Y2 with its L potential thus indicates that the new result number is in the plus range and, at the end of this second subtraction, only flips flip-flop 17 back into its other position. The correct result number is thus only at the end of the second cycle control of the pulse circuit 32 in the memory row 25 and the output Y2 with its L potential indicates that the new result number is in the plus range.

Wenn von einer vorherigen Plus-Ergebniszahl eine andere Zahl subtrahiert wird, wird die Schaltung 83 nicht umgeschaltet und am Ende der Durch-Steuerung dieser Subtraktion auch nur das Flip-Flop 17 in seine Links-Stellung gekippt, sofern der Subtrahend größer ist als der Minuend. Damit wird auch vom Ausgang Y3 der Eingang y3 der Schaltung 12c mit H- Potential angesteuert und damit auch eine zweite Takt-Durchsteuerung der Impuls-Schaltung 32 ausgelöst, bei der der Minuend vom Subtrahenden subtrahiert wird, weil nun auch der Eingang a der Tetraden-Schaltung 6b mit L-Potential angesteuert wird und der Eingang b dieser Schaltung 6b mit H-Potential angesteuert wird. Während dieser zweiten Subtraktion hat der Ausgang der Und-Schaltung 26 H-Potential, womit das Flip-Flop 18 in seine Links-Stellung kippt. In diesem Fall zeigt der Ausgang Y2 mit seinem H-Potential an, daß die neue Ergebniszahl im Minus-Bereich liegt und kippt am Ende dieser zweiten Subtraktion auch nur das Flip-Flop 17 wieder in seine andere Stellung (Rechts-Stellung). Somit befindet sich die richtige Ergebniszahl auch erst am Ende der zweiten Takt-Durchsteuerung der Impuls-Schaltung 32 in der Speicherreihe 25 und zeigt der Ausgang Y2 mit seinem H-Potential an, daß die neue Ergebniszahl im Minus- Bereich liegt.If another number is subtracted from a previous plus result number, the circuit 83 is not switched over and, at the end of the control of this subtraction, only the flip-flop 17 is tilted into its left position, provided the subtrahend is greater than the minuend . Thus, the output Y3 of the input y3 of the circuit 12 c is also driven with H potential and thus also triggers a second cycle control of the pulse circuit 32 , in which the minuend is subtracted from the subtractor, because now the input a of the tetrads Circuit 6 b is driven with L potential and the input b of this circuit 6 b is driven with H potential. During this second subtraction, the output of the AND circuit 26 has an H potential, which causes the flip-flop 18 to tip into its left position. In this case, the output Y2 with its H potential indicates that the new result number is in the minus range and, at the end of this second subtraction, only the flip-flop 17 flips back into its other position (right position). The correct result number is thus only at the end of the second cycle control of the pulse circuit 32 in the memory row 25 and the output Y2 with its H potential indicates that the new result number is in the minus range.

Der Ausgang W2 hat dann H-Potential, wenn die Ergebniszahl die Zahl 99999999 überschreitet oder die Zahl 99999999 unterschreitet.The output W2 has high potential if the result number exceeds the number 99999999 or the number 99999999 falls below.

Diese Rechenschaltung kann auch so ausgebildet werden, daß die Schieberegister 90 und 21a und 21b und 22 und die Speicherreihe 25 eine Länge von 10 Teil-Schaltungen oder eine Länge von 12 Teil-Schaltungen aufweisen.This arithmetic circuit can also be designed so that the shift registers 90 and 21 a and 21 b and 22 and the memory row 25 have a length of 10 sub-circuits or a length of 12 sub-circuits.

Claims

1. Electronic arithmetic circuit for all 4 arithmetic types, the main circuit ( 10 ) of which is a switchable tetrad circuit ( 6 b) for addition and subtraction and a gate circuit system ( 100 ) and which is displayed by inserting the memory row ( 25 ) in the shift register ( 21 b) to carry out the main number transfer actions and for the number shifts from the shift register ( 90 ) to the shift register ( 21 b) or from the shift register ( 90 ) to the shift register ( 22 ) or from Shift register ( 90 ) in the shift register ( 21 a) brings the shift register clock shift to use and can also process the previous result number as a first summand or as a minuend or as a multiplicand or as a dividend and is designed in this way by means of an additional circuit ( 85 ) that can also be added and subtracted in the transition area and in the minus area, characterized in that the execution (A) of the circuit ( 85 ) is designed such that no additional negation circuit ( 20 ) is required for the pre-control of the circuit ( 82 ) of the circuit ( 85 ).

2. Electronic arithmetic circuit according to claim 1, characterized in that in the embodiment (B) of this arithmetic circuit, the memory array ( 25 ) is arranged in the same direction as the shift registers ( 21 a and 21 b and 22 ).