DE4240887A1

DE4240887A1 - Electronic digital arithmetic circuit for addition, subtraction, multiplication and division - has four-bit adder and subtractor operating with shift registers and logic circuit for division and multiplication

Info

Publication number: DE4240887A1
Application number: DE19924240887
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-12-04
Filing date: 1992-12-04
Publication date: 1994-06-09

Abstract

The electronic digital circuit provides addition, subtraction, multiplication and division. The circuit is based around a four-bit adder/subtractor unit (6) that can be switched between modes. The circuit operates with shift registers for number handling and a gating circuit for control of inputs. The different arithmetic modes are controlled by a pulse generator. Flip-flop stages provide change-over signals for left and right register moves. ADVANTAGE - Simplified logic circuitry.

Description

Gegenstand der Erfindung ist die Verbesserung der Schalt ung 85 bei der Rechenschaltung nach P 42 39 034.6. Diese Schaltung 85 ist in den Patentanmeldungen P 42 39 964.5 und P .. ... ... bereits richtig dargestellt. Diese beiden Rechenschaltungen haben keinen Takt-Transfer und somit Ein blend-Schaltungen mit je einer 32-fachen Tor-Schaltung.The invention relates to the improvement of the circuit 85 in the arithmetic circuit according to P 42 39 034.6. This circuit 85 is already correctly represented in patent applications P 42 39 964.5 and P .. ... .... These two arithmetic circuits have no clock transfer and therefore a blend circuit with a 32-fold gate circuit.

In Fig. 1a bis 1c ist die Haupt-Schaltung 10 dargestellt, welche aus den Teil-Schaltungen 10a bis 10c besteht. In Fig. 2a bis 2e ist das Haupt-Steuerwerk 12 dargestellt, welche aus den Teil-Schaltungen 12a bis 12e besteht. In Fig. 3 ist die Ziffern-Eingabeschaltung 20 dargestellt. In Fig. 4 ist die Schaltung 60 dargestellt. In Fig. 5 ist die Tetraden-Schaltung 6 dargestellt. In Fig. 6 ist der Im puls-Zähler 80 der Schaltung 60 dargestellt. In Fig. 7 ist das Zusatz-Steuerwerk 85 dargestellt. In Fig. 8 ist die Tetraden-Schaltung 6b dargestellt. In Fig. 9 bis 11 sind die Zusatz-Schaltungen 41 und 42 und 23b der Tetraden- Schaltung 6b dargestellt. Die Fig. 9 und 10 gelten auch für die Tetraden-Schaltung 6 und die Fig. 11 sinngemäß für die Tetraden-Schaltung 6. In Fig. 12 ist die Schaltung 55 dargestellt. In Fig. 13 ist die Anordnung des Schieberegis ters 90 und der Anzeigeschaltung 45 und der Tor-Schaltungen 71 bis 73 dargestellt. In Fig. 14 ist die Schaltung 85b dargestellt. In den Fig. 7 bis 11 ist somit die zusätz liche Ausbildung der Rechenschaltung Type 3 dargestellt, mittels welcher auch im Minus-Bereich addiert und subtra hiert werden kann und auch im Übergangsbereich addiert und subtrahiert werden kann. Die Fig. 9 und 10 gelten für beide Tetraden-Schaltungen 6 und 6b. Bei den Schaltungen 23 und 23a ist der Steuer-Eingang c2 links-seitig ange ordnet und hat die Bezeichnung c oder c1. In Figs. 1a to 1c, the main circuit 10 is shown, which consists of the sub-circuits 10 a to 10 c. In Fig. 2a to 2e, the main control unit 12 is shown, which consists of the sub-circuits 12 a to 12 e. In Fig. 3 the numeric input circuit 20 is shown. The circuit 60 is shown in FIG . In FIG. 5, the tetrads circuit 6 is shown. In Fig. 6 the pulse counter 80 of the circuit 60 is shown. In Fig. 7, the auxiliary control unit 85 is shown. In Fig. 8 the nibbles circuit is illustrated B 6. In FIGS. 9 to 11, the addition circuits 41 and 42 and 23 of the circuit 6 shown Tetraden- b b. FIGS. 9 and 10 also apply to the tetrad circuit 6 and FIG. 11 analogously to the tetrad circuit 6 . Circuit 55 is shown in FIG . In Fig. 13, the arrangement of the shift register 90 and the display circuit 45 and the gate circuits 71 to 73 is shown. In Fig. 14, the circuit 85 is shown b. In Figs. 7 to 11, the zusätz Support during training of the arithmetic circuit Type 3 thus shown, by means of which even in the minus range, and can be added hiert subtra and added also in the transition region and can be subtracted. B FIGS. 9 and 10 apply to both tetrads circuits 6 and 6. In circuits 23 and 23 a, the control input c2 is arranged on the left-hand side and has the designation c or c1.

Die Rechenschaltung Type A besteht aus den Schaltungen 10a bis 10c und 12a bis 12e und 20 und 60 und 6 und 55 und 80 der vorliegenden Patentanmeldung und aus den Schaltungen 70 und 43 und 45 und 32 und 23 und 36 nach P 42 39 034.6, wobei die Schaltung 23 nun die Nummer 24 hat.The type A arithmetic circuit consists of circuits 10 a to 10 c and 12 a to 12 e and 20 and 60 and 6 and 55 and 80 of the present patent application and circuits 70 and 43 and 45 and 32 and 23 and 36 according to P 42 39 034.6, the circuit 23 now having the number 24 .

Bei der Rechenschaltung Type 3 ist die Schaltung 10b ent sprechend Fig. 7 ausgebildet und kommt die Tetraden-Schalt ung 6b an Stelle der Tetraden-Schaltung 6 zur Verwendung.In the arithmetic circuit 3, the circuit 10 Type 7 b is accordingly FIG. Tetrads formed and the switching takes ung 6 b instead of the tetrad circuit 6 for use.

Die Darstellung der Fig. 13 gilt für die Rechenschaltung Type A und für die Rechenschaltung Type B.The illustration in FIG. 13 applies to the type A arithmetic circuit and to type B arithmetic circuit.

Die Schaltung 18 ist in P 42 23 125.6 dargestellt und be schrieben.The circuit 18 is shown in P 42 23 125.6 and be written.

Die Haupt-Schaltung 10 (Teil-Schaltungen 10a bis 10c), dargestellt in Fig. 1a bis 1c, besteht aus der Tetraden- Schaltung 6 und den vier-fachen Schieberegistern 21a und 21b und 22, welche nur Links-Verschiebung haben und 8 vier- fachen Tor-Schaltungen 24 und 8 vier-fachen Tor-Schaltungen 29 und 8 vier-fachen Tor-Schaltungen 33, welche aus je 4 Und-Schaltungen mit je 2 Eingängen bestehen oder einer ver einfachten derartigen Schaltung. An weiteren Teilen besteht diese Haupt-Schaltung 10 aus der Speichereihe 25, welche auch 8 Teil-Schaltungen aufweist, wie die Schieberegister 21a und 21b und 22 und dem Übertrag-Speicher 8 und dem Flip-Flop 34 und den Und-Schaltungen 35 und 36 und den Dio den 72 und den zugehörigen Leitungen.The main circuit 10 (sub-circuits 10 a to 10 c), shown in Fig. 1a to 1c, consists of the tetrad circuit 6 and the four-fold shift registers 21 a and 21 b and 22 , which only shift left have and 8 fourfold gate circuits 24 and 8 fourfold gate circuits 29 and 8 fourfold gate circuits 33 , which each consist of 4 AND circuits with 2 inputs each or a simple circuit of this type. In other parts, this main circuit 10 consists of the memory row 25 , which also has 8 sub-circuits, such as the shift registers 21 a and 21 b and 22 and the carry memory 8 and the flip-flop 34 and the AND circuits 35 and 36 and the Dio the 72 and the associated lines.

Die Teil-Schaltung 12a des Haupt-Steuerwerks 12 (Fig. 2a) besteht aus dem Schieberegister 90 und der Schaltung 18 und dem Flip-Flop 25 und den Tor-Schaltungen 27 und 28, wel che eventuell entfallen und der Und-Schaltung 23 mit 2 Ein gängen und den Oder-Schaltungen 26 und 29 und 35 mit je 2 Eingängen und der Oder-Schaltung 34 mit 3 Eingängen und der Negier-Schaltung 31 und den zugehörigen Leitungen. The sub-circuit 12 a of the main control unit 12 ( FIG. 2a) consists of the shift register 90 and the circuit 18 and the flip-flop 25 and the gate circuits 27 and 28 , which may be omitted and the AND circuit 23rd with 2 inputs and the OR circuits 26 and 29 and 35 with 2 inputs each and the OR circuit 34 with 3 inputs and the negation circuit 31 and the associated lines.

Die Teil-Schaltung 12b des Haupt-Steuerwerks 12 (Fig. 2b) besteht aus der Schaltung 60 und den Flip-Flops 1 bis 6 und 6 Tipp-Schaltern 8 und den Und-Schaltungen 11 bis 13 mit je 2 Eingängen und den Oder-Schaltungen 14 und 22 mit je 2 Eingängen und den Oder-Schaltungen 9 und 17 mit je 3 Eingängen und den Negier-Schaltungen 20 und 21 und 58 und den zugehörigen Leitungen.The sub-circuit 12 b of the main control unit 12 ( Fig. 2b) consists of the circuit 60 and the flip-flops 1 to 6 and 6 tap switches 8 and the AND circuits 11 to 13 , each with 2 inputs and the OR -Circuits 14 and 22 with 2 inputs each and the OR circuits 9 and 17 with 3 inputs each and the Negier circuits 20 and 21 and 58 and the associated lines.

Die Teil-Schaltung 12c des Haupt-Steuerwerks 12 (Fig. 2c) besteht aus der Impuls-Schaltung 24 und den Tor-Schalt ungen 28 und 29 und 44 und 46 und 67. An weiteren Teilen be steht diese Teil-Schaltung 12c aus den Flip-Flops 25 und 32 und 33 und den Und-Schaltungen 27 und 39 und 42 und 52 und 47 und 53 mit je 2 Eingängen und den Oder-Schaltungen 34 und 41 mit je 2 Eingängen und 31 und 49 mit je 3 Eingängen und den Negier-Schaltungen 36 bis 38 und den zugehörigen Leit ungen.The sub-circuit 12 c of the main control unit 12 ( Fig. 2c) consists of the pulse circuit 24 and the gate circuits 28 and 29 and 44 and 46 and 67 . In other parts, this sub-circuit 12 c consists of the flip-flops 25 and 32 and 33 and the AND circuits 27 and 39 and 42 and 52 and 47 and 53 with 2 inputs each and the OR circuits 34 and 41 with 2 inputs each and 31 and 49 with 3 inputs each and the Negier circuits 36 to 38 and the associated lines.

Die Teil-Schaltung 12d des Haupt-Steuerwerks 12 (Fig. 2 d) besteht aus der Impuls-Schaltung 32 und der Impuls-Wechsel schaltung 36 und dem Flip-Flop 23 und der Tor-Schaltung 68 und den Und-Schaltungen 24 bis 27 und 30 und 47 und 52 mit je 2 Eingängen und den Oder-Schaltungen 33 und 46 und 53 mit je 2 Eingängen und der Oder-Schaltung 34 mit 3 Eingängen und der Urid-Schaltung 31 mit 3 Eingängen und der Negier- Schaltung 37 und 2 Dioden 35 und den zugehörigen Leitungen.The sub-circuit 12 d of the main control unit 12 ( Fig. 2 d) consists of the pulse circuit 32 and the pulse switching circuit 36 and the flip-flop 23 and the gate circuit 68 and the AND circuits 24 to 27 and 30 and 47 and 52 with 2 inputs each and the OR circuits 33 and 46 and 53 with 2 inputs each and the OR circuit 34 with 3 inputs and the Urid circuit 31 with 3 inputs and the negation circuit 37 and 2 diodes 35 and the associated lines.

Die Teil-Schaltung 12e des Haupt-Steuerwerks 12 (Fig. 2e) besteht aus den Schaltungen 13 und 30 und den Flip-Flops 34 und 35 und 48 und den Und-Schaltungen 36 bis 43 mit je 2 Eingängen und der Oder-Schaltung 46 mit 2 Eingängen und der Oder-Schaltung 45 mit 4 Eingängen und den zugehörigen Leit ungen.The sub-circuit 12 e of the main control unit 12 ( Fig. 2e) consists of the circuits 13 and 30 and the flip-flops 34 and 35 and 48 and the AND circuits 36 to 43 , each with 2 inputs and the OR circuit 46 with 2 inputs and the OR circuit 45 with 4 inputs and the associated lines.

Die Ziffern-Eingabeschaltung 20 (Fig. 3) besteht aus der Oder-Schaltung 1 mit 9 Eingängen und der Oder-Schaltung 2 mit 2 Eingängen und der Oder-Schaltung 3 mit 5 Eingängen und 2 Oder-Schaltungen 4 mit je 4 Eingängen und-der Oder- Schaltung 5 mit 8 Eingängen und der Oder-Schaltung 9 mit 3 Eingängen und den Tor-Schaltungen 6 und 7, bestehend aus je 4 Und-Schaltungen mit je 2 Eingängen und den zugehörigen Leitungen.The digit input circuit 20 ( FIG. 3) consists of the OR circuit 1 with 9 inputs and the OR circuit 2 with 2 inputs and the OR circuit 3 with 5 inputs and 2 OR circuits 4 with 4 inputs each and the OR circuit 5 with 8 inputs and the OR circuit 9 with 3 inputs and the gate circuits 6 and 7 , each consisting of 4 AND circuits with 2 inputs each and the associated lines.

Die Schaltung 60 (Fig. 4) besteht aus den Flip-Flops 1 bis 3 und den Und-Schaltungen 5 bis 9 mit je 2 Eingängen und 10 bis 12 mit je 2 Eingängen und den Oder-Schaltungen 14 bis 16 mit je 2 Eingängen und 4 Dioden 18 und dem Impuls-Zähler 80 und der Start-Schaltung 38 und den zugehörigen Leitungen.The circuit 60 ( FIG. 4) consists of the flip-flops 1 to 3 and the AND circuits 5 to 9 , each with 2 inputs and 10 to 12 , each with 2 inputs, and the OR circuits 14 to 16 , each with 2 inputs and 4 diodes 18 and the pulse counter 80 and the start circuit 38 and the associated lines.

Die Tetraden-Schaltung 6 (Fig. 5) besteht aus der Neuner- Komplement-Schaltung 23, welche mit einer Geradeaus-Schalt ung kombiniert ist und den Übertrag-Schaltungen 41 und 42 und 2 Und-Schaltungen 1 mit je 2 Eingängen und 2 Negier- Schaltungen 2 und 2 Und-Schaltungen 4 und 2 Oder-Schaltun gen 3 mit je 2 Eingängen und der Oder-Schaltung 5 und 5 Und- Schaltungen 6 und 5 Oder-Schaltungen 7 mit je 2 Eingängen und den Und-Schaltungen 8 und 10 und 12 mit je 2 Eingängen und den Negier-Schaltungen 11 und 13 und der Und-Schaltung 14 und der Oder-Schaltung 15 mit je 2 Eingängen und den Oder-Schaltungen 16 und 17 mit je 3 Eingängen. Bei Subtrak tion sind die Eingänge B die Subtrahend-Eingänge, weil sich auf dieser Seite die Neuner-Komplementschaltung 23 befindet. Der Übertrag-Eingang hat die Bezeichnung x und der Übertrag- Ausgang die Bezeichnung y. Wenn der Eingang c mit H-Poten tial angesteuert wird, ist diese Schaltung 6 auf Addition vor-angesteuert und im gegenteiligen Fall auf Subtraktion vor-angesteuert.The tetrad circuit 6 ( FIG. 5) consists of the nine-complement circuit 23 , which is combined with a straight-ahead circuit and the carry circuits 41 and 42 and 2 AND circuits 1 , each with 2 inputs and 2 negators - Circuits 2 and 2 AND circuits 4 and 2 OR circuits 3 each with 2 inputs and the OR circuit 5 and 5 AND circuits 6 and 5 OR circuits 7 with 2 inputs each and the AND circuits 8 and 10 and 12 with 2 inputs each and the negation circuits 11 and 13 and the AND circuit 14 and the OR circuit 15 with 2 inputs each and the OR circuits 16 and 17 with 3 inputs each. At subtraction, the inputs B are the subtrahend inputs because the 9's complement circuit 23 is located on this side. The carry input is labeled x and the carry output is labeled y. If the input c is driven with H potential, this circuit 6 is pre-driven for addition and, in the opposite case, pre-driven for subtraction.

Die Tetraden-Schaltung 6b (Fig. 8) hat 2 Neuner-Komple mentschaltungen 23a und 23b. Somit kann bei dieser Tetra den-Schaltung der Subtrahend wahlweise links oder rechts zur Anlage kommen. Wenn der Subtrahend linksseitig zum Durchlauf kommt, muß der Eingang c1 mit L-Potential ange steuert werden. Wenn der Subtrahend rechtsseitig zum Durch lauf kommt, muß der Eingang c2 mit L-Potential angesteuert werden. The tetrad circuit 6 b ( Fig. 8) has 2 nine-component circuits 23 a and 23 b. Thus, the subtrahend can come to the left or right of the system with this tetra circuit. If the subtrahend comes through on the left, input c1 must be controlled with L potential. If the subtrahend comes through on the right-hand side, input c2 must be controlled with L potential.

Die Schaltung 85 (Fig. 7) besteht aus der Tetraden-Schalt ung 6b und den Und-Schaltungen 1 bis 7 und 21 mit je 2 Eingängen und dem Übertrag-Speicher 8 und den Und-Schalt ungen 9 und 10 mit je 3 Eingängen und den Oder-Schaltungen 11 bis 14 mit je 2 Eingängen und den Negier-Schaltungen 15 bis 20 und den Flip-Flops 23 bis 25 und der Tetraden- Schaltung 6b und den zugehörigen Leitungen.The circuit 85 ( FIG. 7) consists of the tetrad circuit 6 b and the AND circuits 1 to 7 and 21 with 2 inputs each and the carry memory 8 and the AND circuits 9 and 10 with 3 inputs each and the OR circuits 11 to 14 with 2 inputs each and the negating circuits 15 to 20 and the flip-flops 23 to 25 and the tetrad circuit 6 b and the associated lines.

Die Schieberegister werden von den Ausgängen 1 bis 7 der Schaltung 70 wie folgt angesteuert: Vom Ausgang 1 wird das Schieberegister 22 links-verschiebend Takt-angesteuert. Vom Ausgang 2 werden die Schieberegister 21a und 21b links- verschiebend Takt-angesteuert. Vom Ausgang 3 wird das Schieberegister 90 links-verschiebend Takt-angesteuert. Von Ausgang 4 wird das Schieberegister 90 rechts-verschiebend Takt-angesteuert. Vom Ausgang 5 wird das Komma-Schiebere gister 50c/1/2 links-verschiebend Takt-angesteuert. Vom Aus gang 6 wird das Komma-Schieberegister 50c/1/2 rechts-ver schiebend Takt-angesteuert. Vom Ausgang 7 wird das Komma- Schieberegister 50a links-verschiebend Takt-angesteuert.The shift registers are controlled by the outputs 1 to 7 of the circuit 70 as follows: From the output 1 , the shift register 22 is clock-controlled, shifting to the left. From the output 2, the shift register 21 a and 21 b left-shifting clock-driven. From the output 3 , the shift register 90 is clock-shifted to the left. The shift register 90 is clock-shifted from output 4 to the right. From output 5 , the comma-shift register 50 c / 1/2 left-shift-clock-controlled. From the output 6 , the comma shift register 50 c / 1/2 clock-shifting right-ver is driven. From the output 7 , the comma shift register 50 a is clock-shifted to the left.

Mittels Antippen der Taste M wird die Eingabe des Multipli kators vor-angesteuert. Mittels Antippen der Taste D wird die Eingabe des Divisors vor-angesteuert. Mittels Antippen der Taste A wird die Eingabe des zweiten Summanden vor angesteuert. Mittels Antippen der Taste S wird die Eingabe des Subtrahenden vor-angesteuert. Mittels Antippen der Tas te G wird der Rechenablauf ausgelöst. Mittels Antippen der Taste R wird die gesamte Rechenschaltung rückstell-ange steuert.By pressing the M key, the multipli is entered kators pre-driven. By pressing the D button the input of the divisor is pre-activated. By tapping key A is used to enter the second addend controlled. The entry is made by pressing the S key of the subtrahender. By tapping the Tas te G the calculation process is triggered. By tapping the The R key resets the entire arithmetic circuit controls.

Die sonstigen Ansteuerungen ergeben sich wie folgt: Der Aus gang ND steuert den Eingang nd an. Der Ausgang A1 steuert den Eingang a1 an. Der Ausgang A3 steuert den Eingang a3 an. Der Ausgang A7 steuert den Eingang a7 der Haupt-Schalt ung 10 an. Der Ausgang M6 steuert den Eingang m6 an. Der Ausgang M8 steuert den Eingang m8 an. Der Ausgang B1 steuert den Eingang b1 an. Der Ausgang B 3 steuert den Ein gang b3 an. Der Ausgang B8 steuert den Eingang b8 an. Der Ausgang E8 steuert den Eingang e8 an. Der Ausgang B9 steuert die Rückstellung des Komma-Schieberegisters 50a an. Der Ausgang M7 steuert den Eingang m7 an. Der Ausgang B3 steuert den Eingang b3 an. Der Ausgang A5 steuert den Eingang a5 der Schaltung 70 mit einem H-Impuls an. Der Aus gang B5 steuert den Eingang b5 der Schaltung 70 mit einem H-Impuls an. Der Ausgang G5 steuert den Eingang c5 der Schaltung 70 an. Die Ausgänge S1 steuern die Eingänge s1 an. Die Ausgänge S2 steuern die Eingänge s2 an. Die Aus gänge W steuern die Eingänge w an. Die Ausgänge F steuern die Eingänge f an. Die Ausgänge NK steuern die Eingänge nk an. Der Ausgang I steuert den Eingang i an. Der Ausgang K steuert den Eingang k an. Der Ausgang E steuert den Eingang e an. Der Ausgang Q steuert den Eingang q an. Der Ausgang V steuert den Eingang v an. Der Ausgang G steuert den Eingang c an. Der Ausgang F4 steuert den Eingang f4 an. Der Aus gang F5 steuert den Eingang f5 an. Der Ausgang P steuert den Eingang p an. Die Eingänge t1 und t2 und t3 werden mit der Takt-Frequenz angesteuert. Die Eingänge u2 liegen im Betriebszustand ständig an H-Potential. Die Eingänge r werden von Abzweigungen des Ausgangs R1 rückstell-angesteu ert. Vom Ausgang N1 wird das Schieberegister 90 rückstell angesteuert. Vom Ausgang N2 wird das Komma-Schieberegister 50c/1/2 rückstell-angesteuert. Von Abzweigungen des Ausgangs R2 werden die Eingänge r2 rückstell-angesteuert. Der Aus gang L1 steuert die Rückstellung des Schieberegisters 21b an. Der Ausgang L2 steuert den Eingang l2 an und somit die Einblendung der Zwischen-Ergebniszahl von der Speicherreihe 25 über die Tor-Schaltung 71 in das Schieberegister 21b. Der Ausgang L3 steuert die Rückstellung der Speicherreihe 25 an. Der Ausgang H1 steuert die Rückstellung des Komma- Schieberegisters 50a an. Der Ausgang H2 steuert die Rück stellung des Schieberegisters 90 an. Der Ausgang H3 steu ert den Eingang h3 an. Der Ausgang H4 steuert die Ein blendung des Komma-Index n vom Komma-Schieberegister 50c/1 in das Komma-Schieberegister 50a an. Der Ausgang H 5 löst die automatische Rechts-Taktung der Ergebniszahl aus. Der Ausgang Z5 steuert den Eingang z5 an. Der Ausgang C6 steuert die eingeschränkte Gesamt-Rückstellung an, bei der nur die Schieberegister 90 und 50c/1/2 und die Eingänge r2 nicht rückstell-angesteuert werden. Der Ausgang a7 steu ert den Eingang c7 an. Der Ausgang L5 steuert den Eingang l5 an. Der Ausgang L6 steuert den Eingang l6 an. Der Ausgang L7 steuert den Eingang l7 an. Der Ausgang Z1 steuert den Eingang z1 an. Der Ausgang Z2 steuert den Ein gang z2 an. Der Ausgang Z3 steuert den Eingang z3 an. Der Ausgang G2 steuert den Eingang g2 an. Der Eingang d6 wird bei Division über eine Tor-Und-Schaltung von der Zeile 8 des Schieberegisters 90 angesteuert; diese Und-Schaltung ist nur bei Division vor-angesteuert.The other controls are as follows: The ND output controls the nd input. Output A1 controls input a1. Output A3 controls input a3. Output A7 controls input a7 of main circuit 10 . The output M6 controls the input m6. The output M8 controls the input m8. Output B1 controls input b1. The output B 3 controls the input b3. The output B8 controls the input b8. Output E8 controls input e8. The output B9 controls the resetting of the comma shift register 50 a. The output M7 controls the input m7. The output B3 controls the input b3. The output A5 drives the input a5 of the circuit 70 with an H pulse. The output B5 controls the input b5 of the circuit 70 with an H pulse. The output G5 drives the input c5 of the circuit 70 . The outputs S1 control the inputs s1. Outputs S2 control inputs s2. The outputs W control the inputs w. The outputs F control the inputs f. The outputs NK control the inputs nk. Output I controls input i. The output K controls the input k. Output E controls input e. The Q output controls the q input. The output V controls the input v. Output G controls input c. Output F4 controls input f4. Output F5 controls input f5. The output P controls the input p. The inputs t1 and t2 and t3 are driven with the clock frequency. In the operating state, inputs u2 are constantly at H potential. The inputs r are reset-controlled by branches of the output R1. The shift register 90 is controlled reset by the output N1. The comma shift register 50 c / 1/2 is reset-controlled from output N2. Inputs r2 are reset-controlled from branches of output R2. The output L1 controls the reset of the shift register 21 b. The output L2 controls the input l2 and thus the insertion of intermediate b-count number of the memory row 25 through the gate circuit 71 into the shift register 21st The output L3 controls the resetting of the memory row 25 . The output H1 controls the resetting of the comma shift register 50 a. The output H2 controls the reset of the shift register 90 . The output H3 controls the input h3. The output H4 controls the insertion of the comma index n from the comma shift register 50 c / 1 into the comma shift register 50 a. The output H 5 triggers the automatic clocking of the result number. Output Z5 controls input z5. Output C6 controls the restricted total reset, in which only the shift registers 90 and 50 c / 1/2 and the inputs r2 are not reset-controlled. Output a7 controls input c7. Output L5 controls input l5. The output L6 controls the input l6. Output L7 controls input l7. Output Z1 controls input z1. The output Z2 controls the input z2. The output Z3 controls the input z3. The output G2 controls the input g2. When divided, input d6 is controlled by line 8 of shift register 90 via a gate-and-circuit; this AND circuit is only pre-activated for division.

Bei der Type 3 dieser Rechenschaltung kommt die Zusatz- Schaltung 85 zur Verwendung, welche nun mittels Anordnung des zusätzlichen Flip-Flops 25 berichtigt ist. Mittels die ses zusätzlichen Flip-Flops 25 hat die Leitung e erst dann das Bereichs-Potential der vorherigen Ergebniszahl, wenn der Ausgang B3 der Schaltung 12a den Eingang b3 dieser Schaltung 85 mit einem H-Impuls ansteuert. Auch hierbei kommt die Tetraden-Schaltung 6b zur Verwendung, welche in Fig. 8 dargestellt ist. Die Zusatz-Schaltungen 41 und 42 und 23b dieser Tetraden-Schaltung 6b sind in Fig. 9 bis 11 dargestellt. Die Schaltung 23a weist im Vergleich mit der Schaltung 23b nur den Unterschied auf, daß der Ansteu er-Eingang c2 links-seitig angeordnet ist und die Bezeich nung c1 hat. Diese Schaltung 23a ist somit gleich, wie die Schaltung 23 der Tetraden-Schaltung 6. Die Übertrag- Schaltungen 41 und 42 der Tetraden-Schaltung 6b werden vom Abgang der Und-Schaltung 1c vor-angesteuert. Die Schalt ungen 41 und 42 werden dann vom Ausgang der Und-Schaltung 1c auf negierte Übertrag-Verarbeitung vor-angesteuert, wenn entweder der Eingang c1 oder der Eingang c2 mit L- Potential angesteuert wird. Diese Schaltung 85 ist in Fig. 7 dargestellt. In type 3 of this arithmetic circuit, the additional circuit 85 is used, which is now corrected by means of the arrangement of the additional flip-flop 25 . Means the ses additional flip-flop 25, the line e has only when the output B3, the circuit 12 controls the range potential of the previous result number a receipt b3 this circuit 85 with an H pulse. The tetrad circuit 6 b, which is shown in FIG. 8, is also used here. The additional circuits 41 and 42 and 23 b of this tetrad circuit 6 b are shown in FIGS. 9 to 11. The circuit 23 a has in comparison with the circuit 23 b only the difference that the drive input c2 is arranged on the left-hand side and has the designation c1. This circuit 23 a is thus the same as the circuit 23 of the tetrad circuit 6 . The carry circuits 41 and 42 of the tetrad circuit 6 b are precontrolled by the output of the AND circuit 1 c. The circuits 41 and 42 are then pre-driven by the output of the AND circuit 1 c to negate carry processing if either the input c1 or the input c2 is driven with L potential. This circuit 85 is shown in FIG. 7.

Der Eingang a7 wird bei Addition, also nach dem Antippen der Taste A, mit H-Potential angesteuert, womit im Normal- Fall die Schaltung 6b auf Addition vor-angesteuert ist. Dieses Ansteuer-Potential wird in der Schaltung 82 negiert, wenn die vorherige Ergebniszahl eine Minus-Ergebniszahl ist uns somit das Flip-Flop 25 an seinem Ausgang e H-Potential hat und nicht negiert, wenn das Flip-Flop 25 an seinem Aus gang L-Potential hat. Der Ausgang Y2 hat dann H-Potential, wenn die neue Ergebniszahl im Minus-Bereich liegt. Der Aus gang Y3 steuert dann eine Zusatz-Subtraktion an, wenn das Flip-Flop 24 in seine Links-Stellung gekippt wurde. Der Eingang u wird vom Ausgang U der Schaltung 12d angesteuert. Der Ausgang P steuert den Eingang p der Schaltung 12c an. Der Ausgang W hat dann H-Potential, wenn die Zahl 99999999 nach oben überschritten wird oder wenn die Zahl 99999999 - nach unten überschritten wird. Die Eingänge r und r2 werden wie bereits beschrieben, rückstell-angesteuert.The input a7 is driven in addition, after the press of the button A, with H potential, which in the normal case, the circuit 6 b is driven to pre-addition. This drive potential is negated in the circuit 82 if the previous result number is a minus result number and thus the flip-flop 25 has its output e H potential and is not negated if the flip-flop 25 at its output L -Has potential. The output Y2 has high potential if the new result number is in the minus range. The output Y3 then triggers an additional subtraction when the flip-flop 24 has been tilted into its left position. The input u is driven by the output U of the circuit 12 d. The output P controls the input p of the circuit 12 c. The output W has H potential if the number 99999999 is exceeded or if the number 99999999 - is exceeded. The inputs r and r2 are reset-controlled as already described.

Die Wirkungsweise ergibt sich wie folgt: Wenn von einer Pluszahl eine andere Zahl subtrahiert wird, welche größer ist, als dieser Plus-Minuend, wird beim ersten Durchlauf durch die Tetraden-Schaltung 6b nur eine wertlose Ergebnis zahl erzeugt und das Flip-Flop 24 in seine Links-Stellung gekippt, weil der Übertrag-Speicher 8 an seinem Ausgang d H-Potential hat und somit der am Eingang u eingehende H- Impuls zur Wirkung kommt. Somit hat nun der Ausgang Y3 H- Potential und steuert damit den Eingang y3 der Schaltung 12c mit H-Potential an, womit die Impuls-Schaltung 32, für eine zusätzliche Takt-Durchsteuerung vor-angesteuert ist. Bei dieser Zusatz-Takt-Durchsteuerung der Impuls-Schaltung 32 werden der Tetraden-Schaltung 6b nochmals aufeinander folgend die Ziffern der beiden Zahlen zugeführt und in die sem Fall die rechts-seitig zugeführten Ziffern von den links-seitig zugeführten Ziffern subtrahiert, weil nun der Eingang a der Tetraden-Schaltung 6b mit L-Potential ange steuert wird und somit der Eingang b mit H-Potential ange steuert wird. Somit ist nach dem zweiten Durchlauf die rich tige Subtraktions-Ergebniszahl in der Speicherreihe 25 ge speichert und wird zu Ende dieses zweiten Durchlaufs über die Oder-Schaltung 13 das Flip-Flop 24 wieder in seine Rechts-Stellung gekippt. Das Flip-Flop 23, welches gleich zeitig mit dem Flip-Flop 24 in seine Links-Stellung kippte, wird hierbei nicht in seine Rechts-Stellung gekippt. In die ser Links-Stellung des Flip-Flops 23 hat der Ausgang Y2 H-Potential, und zeigt mit diesem H-Potential an, daß die neue Ergebniszahl im Minus-Bereich liegt. Wenn die vorheri ge Ergebniszahl im Minus-Bereich liegt, hat das Flip-Flop 25 an seinem Ausgang e H-Potential. Wenn in diesem Fall ein Summand verarbeitet wird, welcher größer ist, als die vor herige, im Minusbereich liegende Ergebniszahl, entsteht in der Schaltung 6b auch ein Übertrag, weil dieser Summand auch als Subtrahend verarbeitet wird und größer ist, als die vorherige, im Minus-Bereich liegende Ergebniszahl. In die sem Fall wird das Flip-Flop 23 vom Ausgang der Und-Schalt ung 6 in seine Rechts-Stellung gekippt und zeigt der Ausgang Y2 mit seinem L-Potential an, daß die neue Ergebniszahl im Plus-Bereich liegt.The mode of operation results as follows: If another number is subtracted from a plus number, which is greater than this plus-minuend, only a worthless result number is generated during the first pass through the tetrad circuit 6 b and the flip-flop 24 tilted to its left position because the carry memory 8 has d H potential at its output and thus the H pulse arriving at input u comes into effect. Thus, the output Y3 now has H potential and thus drives the input y3 of the circuit 12 c with H potential, with which the pulse circuit 32 is pre-activated for an additional clock control. In this additional cycle control of the pulse circuit 32 , the tetrad circuit 6 b is again supplied with the digits of the two numbers one after the other and in this case the digits supplied on the right are subtracted from the digits supplied on the left, because now the input a of the tetrad circuit 6 b is controlled with L potential and thus the input b is controlled with H potential. Thus, after the second pass, the correct subtraction result number is stored in the memory row 25 and the flip-flop 24 is tilted back into its right position at the end of this second pass via the OR circuit 13 . The flip-flop 23 , which flipped to the left position at the same time as the flip-flop 24 , is not flipped to its right position. In the water left position of the flip-flop 23 , the output Y2 has H potential, and indicates with this H potential that the new result number is in the minus range. If the previous result number is in the minus range, the flip-flop 25 has e H potential at its output. When a summand is processed in this case, which is larger than the front previous good lying in the minus range result number, produced in the circuit 6 b and a carry because this summand is processed as a subtrahend and is larger than the previous one, in Result number lying in the minus range. In this case, the flip-flop 23 is tilted into its right position by the output of the AND circuit 6 and the output Y2 with its L potential indicates that the new result number is in the plus range.

Die Type 3 dieser Schaltung 85 ist in Fig. 14 als Schaltung 85b dargestellt. Bei dieser Schaltung 85b hat der Ausgang e des Flip-Flops 25 dann H-Potential, wenn die vorherige Er gebniszahl im Plus-Bereich liegt und hat der Ausgang Y2 dann H-Potential, wenn die neue Ergebniszahl im Plus-Bereich liegt. Bei dieser Schaltung 85b ist keine Negier-Schaltung 20 angeordnet, weil diese hierbei falsch wäre.The type 3 of this circuit 85 is shown in FIG. 14 as circuit 85 b. In this circuit 85 b, the output e of the flip-flop 25 has H potential if the previous result number is in the plus range and the output Y2 then has H potential if the new result number is in the plus range. In this circuit 85 b there is no negation circuit 20 because this would be wrong here.

Die Wirkungsweise der Rechenschaltung Type A ist in P 42 39 034.6 beschrieben.The mode of operation of the type A arithmetic circuit is described in P 42 39 034.6 described.

Die Wirkungsweise der Rechenschaltung Type B weicht nur im Bereich der Tetraden-Schaltung 6 von der Wirkungsweise der Rechenschaltung Type A ab, weil bei der Rechenschaltung Type 3 an Stelle der Tetraden-Schaltung 6 die Tetraden- Schaltung 6b (Fig. 8) zur Verwendung kommt.The operation of the arithmetic circuit Type B deviates only in the field of tetrads circuit 6 from the operation of the arithmetic circuit Type A down because 6 Tetraden- circuit 6 b at the arithmetic circuit Type 3, instead of the tetrad circuit (Fig. 8) for use is coming.

Claims

1. Electronic arithmetic circuit for all 4 arithmetic types whose main circuit ( 10 ) consists of a switchable Tet raden circuit ( 6 b) for addition and subtraction and a gate circuit system ( 100 ) and which by means of overlaying the memory row ( 25 ) in the shift register ( 21 b) brings the main number transfer actions to the execution and for the number shifts from the shift register ( 90 ) to the shift register ( 21 b) or from the shift register ( 90 ) to the shift register ( 22 ) or from Shift register ( 90 ) in the shift register ( 21 a) uses the shift register clock shift and can also process the previous result number as a first summand or as a minuend or as a multiplicand or as a dividend, characterized in that the circuit ( 85 ) since it is made functional that an additional flip-flop ( 25 ) is arranged.

2. Electronic arithmetic circuit according to claim 1, characterized in that the tetrad circuit ( 6 b) is formed such that either the left-hand side digits or the right-hand side digits are processed as subtrahend digits when left- on the right or on the right, the nine-complement is pre-activated.

3. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2, characterized in that the additional circuit ( 85 ) then controls an additional Liche interchanged subtraction when the tetrad circuit ( 6 b) after processing the final Digits has a carry.

4. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the circuit ( 85 ) has a flip-flop ( 24 ) which, via its output (Y3), the control potential for provides the additional clock control of the pulse circuit ( 32 ) and has a flip-flop ( 23 ), which provides the range potential for the new result number via its output (Y2) and has a flip-flop ( 25 ), whose output (s) carries the range potential of the previous result number.

5. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 bin 3 or according to claim 1 to 4, characterized in that the flip-flop ( 24 ) is then tilted into its active position (left position) when the carry memory ( 8 ) has H potential at its output (d) and then an H pulse arrives at the input (u).

6. Electronic arithmetic circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that the flip-flop ( 23 ) then in its left position is tilted when the flip-flop ( 24 ) is already in its left position and the output (e) of the flip-flop ( 25 ) has L potential.

7. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that the flip-flop ( 23 ) then is tilted into its right position when the flip-flop ( 24 ) is already in its left position and the output (e) of the flip-flop ( 25 ) has H potential.

8. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that the flip -Flop ( 25 ) of the outputs of the flip-flop ( 23 ) is controlled and then takes over the position of the flip-flop ( 23 ) when the output B3 controls the input b3 with an H pulse.

9. Electronic arithmetic circuit according to claim 1 to 8, characterized in that this embodiment (A) is formed from such that the output (Y2) has H potential when the new result number is in the minus range and the output (e ) of the flip-flop ( 25 ) then has H potential if the previous result number is in the minus range.

10. Electronic computing circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7 or according to claim 1 to 8, characterized in that it is designed as an embodiment ( 3 ) and thus has H potential at its output (Y 2) when the new result number is in the plus range and the output (e) of the flip-flop ( 25 ) then has H potential if the previous result number is in the plus range.