DE19720300A1 - Elektronisches Hybrid-Bauelement und Verfahren zu seiner Herstellung - Google Patents

Description

Die Erfindung betrifft ein elektronisches Hybrid-Bauelement mit Chip On Chip-Anordnung, bei dem mindestens ein implantiertes Chip auf einem Siliziumträger angeordnet ist und ein Verfahren zur Herstellung dieses Bauelementes.

Die Anwendung der Erfindung ermöglicht eine Kontaktierung von implantierten Bauelementen, die elektrische Anschlüsse auf der Vorder- und der Rückseite aufweisen, bei gleichzeitiger Realisierung eines elektrischen Kontaktes zwischen der Rückseite des implantierten Bauelementes und der Vorderseite des Trägermaterials.

Die im Stand der Technik bekannten Technologien zur Herstellung hybrider Bauelemente gestatten entweder die elektrische Rückseiten­ kontaktierung aufgesetzter Bauelemente auf Leitbahnenstrukturen als Chip On Chip-Anordnung oder die quasimonolithische Chip On Chip-Anordnung ohne elektrische Verbindung zur Rückseite des implantierten Bauelementes. Bei der Chip On Chip-Anordnung erfolgt die Strukturierung des Trägermaterials mit den Standardverfahren der Mikroelektronik und Mikrosystemtechnik in einer Ebene. Dabei wird das Aufsetzen der zu montierenden Bauelemente und das Verbinden z. B. mittels Leitkleber für den Rückseitenkontakt auf den Trägerchip vorgenommen und die elektrische Kontaktierung der Vorderseitenkontakte durch Draht­ bondung oder Flipchip-Montage realisiert. Bei Anwendung der Hybrid­ bauelemente in Flipchip-Montagen erfolgt der Ausgleich der Höhendifferenzen der Kontaktflächen von Trägerchip und aufgesetzten Bauelementen beispielsweise durch den Einsatz von Mehrfach-An-stud-bumps.

Bei der quasimonolithischen Chip On Chip-Anordnung werden die Bauelemente koplanar in die Trägersubstrate aus Silizium eingebettet. Dabei erfolgt keine elektrische Rückseitenkontaktierung durch das Einkleben der zu montierenden Bauelemente. Die Oberflächenplanie­ rung, sowie die Kontaktierung der implantierten Bauelemente durch Dünnschichtverfahren wird von der Vorderseite ausgeführt.

Es sind ferner eine Reihe von Verfahren zur monolithischen Integration verschiedener Halbleiterstrukturen und -materialien bekannt, z. B. durch Heteroepitaxie.

Mit den gegenwärtigen Lithografie- und Strukturierungsverfahren der Mikroelektronik und Mikrosystemtechnik werden Strukturen in einer Ebene bis in den Submikrometerbereich realisiert, wobei maximale Topologieunterschiede bis zu einigen µm überwunden werden.

Spezielle Verfahren der Mikrosystemtechnik erlauben nach einer KOH-Ätzung in das Silizium bis zu einer Tiefe von 50 µm eine gleich­ zeitige Strukturierung auf der Oberfläche, den Grabenseiten und inner­ halb des abgesenkten Gebietes.

Aufgrund der optischen Bedingungen für eine zufriedenstellende Auflö­ sung auf der Oberfläche sind der fortschreitenden Tiefenabsenkung enge Grenzen gesetzt. Ferner ergeben sich Probleme für eine ausrei­ chende und reproduzierbare Bedeckung der Grabenkanten mit Photore­ sist bei größeren Tiefenabsenkungen. Bei diesen Tiefen reißt der Fotolack an den Kanten der abgesenkten Gebiete ab. Bei der Verwen­ dung von Lötstopplacken, die aufgrund ihres Füllstoffanteiles eine bessere Kantenabdeckung gewährleisten, werden die erforderlichen minimalen Strukturbreiten von ca. 10 µm nicht aufgelöst.

Bei der Anwendung eines Lift-off-Prozesses wird eine Lackfreiheit für die abgesenkten Grabengebiete bei gleichzeitiger Ausbildung der notwendigen überhängenden Lackkanten für das eigentliche Liften nicht erreicht. Damit werden für die üblichen fotolithografischen Prozeßschritte, das Beschichten, Belichten und Entwickeln Verfahrens­ grenzen erreicht.

Anordnungen und Verfahren zur Herstellung hybrider Bauelemente, welche sowohl eine elektrische Rückseitenkontaktierung der zu implan­ tierenden Bauelemente als auch eine planare quasimonolithische Chip On Chip-Anordnung realisieren, sind dem Stand der Technik nach nicht bekannt.

Neue Produkte und sensorische Wirkprinzipien erfordern zur Realisie­ rung einer produktionsfähigen Massentechnologie die Absenkung des zu implantierenden Bauelementes in den Träger bis zu einer Tiefe von einigen Hundert Mikrometern.

Der Erfindung liegt die Aufgabe zugrunde, ein elektronisches Hybrid- Bauelement und ein Verfahren zu seiner Herstellung anzugeben, wobei das Bauelement eine elektrische Rückseitenkontaktierung von implan­ tierten Bauelementen bei gleichzeitiger koplanarer Chip On Chip- Anordnung aufweist und das Verfahren zur Herstellung dieses Bauelementes die Verwendung der in der Mikroelektronik und Mikro­ systemtechnik üblichen Verfahrenstechnik gestattet.

Erfindungsgemäß wird die Aufgabe mit einem Bauelement gelöst, bei dem in einem Trägersubstrat mindestens eine Kavität eingearbeitet ist, in der sich eine elektrische Isolationsschicht mit einer darüber angeord­ neter Metallschicht befindet und bei dem in der Kavität ein Chip mit der Metallschicht elektrisch kontaktiert ist.

Vorteilhafte Ausgestaltungen des erfindungsgemäßen Bauelementes sind in den Unteransprüchen 2 bis 4 angegeben.

Das Bauelement ermöglicht die Implantation von aktiven und/oder passiven elektronischen, optoelektronischen, mikromechanischen und/o­ der aktorischen Bauelementen, die aus Festkörpermaterialen bestehen und halbleiter- bzw. mikrosystemtechnische Funktionen haben. Es ist für konventionelle Kontaktierungstechniken, wie Ultraschall- und Thermosonikbondung oder Leitklebung verwendbar. Der Vorderseiten­ anschluß des Chips kann konventionell durch Al-Ultraschall-Bondung mit flacher Brückenhöhe realisiert werden. Beim Implantieren einer LED erfolgt die Anordnung der LED zweckmäßig so, daß deren Oberfläche wenige Mikrometer unter dem Oberflächenniveau der Empfängerchips liegt. Auf diese Weise wird eine Direkteinstrahlung des abgestrahlten Lichts auf die fotoempfindliche Oberfläche vermie­ den. Neben der direkten LED-Abstrahlung in das über der Gesamt­ anordnung liegende Gebiet kann durch Reflexion von der metallisierten Grabenoberfläche nahezu die gesamte Strahlerleistung zur Signalgewin­ nung genutzt werden.

Das erfindungsgemäße Herstellungsverfahren besteht darin, daß in dem Silizi­ umträger durch anisotrope Ätzung eingebrachte abgesenkte Gebiete erzeugt werden und daß die Strukturierung zur Erzeugung der elektrisch leitenden Verbindung zwischen den abgesenkten Gebieten und den auf der planaren Fläche befindlichen Leitbahnstrukturen durch ein Mehrfach-Metallisierungs­ system erfolgt.

Dabei erfolgt zweckmäßigerweise nach dem Si-Ätzen eine Isolierung der abgesenkten Strukturen durch Oxidation oder durch Abscheiden von Isolator­ schichten auf dem Träger,
danach eine Metallisierung der abgesenkten Gebiete und des Trägermaterials,
als nächstes findet eine Strukturierung der Mehrfach-Metallisierung­ schicht innerhalb eines fotolithografischen Strukturierungsprozesses unter Einhaltung bestimmter minimaler Strukturbreiten statt (das Mehrfach-Metallisierungssystem wird vorteilhafterweise dadurch erzeugt, daß die obere Metallisierungsschicht als Maskierungsschicht für die nachfolgenden Ätzprozesse verwendet wird),
danach werden die zu implantierenden Elemente plaziert und kontak­ tiert und
anschließend erfolgt die elektrische Kontaktierung zwischen Trägerchip und Implantatvorderseite.

Dabei ist es möglich, daß die elektrische Kontaktierung des Hybridbauele­ mentes aus Trägerchip und Implantat auf einem Schaltungsträger (z. B. einer Leiterplatte) in Form von Drahtbondung, Flip-chip-Kontaktierung, TAB und ähnlichem vorgenommen wird.

Mit dem erfindungsgemäßen Verfahren können zur Herstellung von Silizium-Bauelementen durch anisotrope Ätzung in dem Silizium abgesenkte Gebiete erzeugt werden, die elektrisch vom Substratmaterial isoliert sind und eine Metallisierungsschicht zur Kontaktierung aufwei­ sen. Damit wird gleichzeitig ein elektrischer Kontakt zwischen der Rückseite des implantierten Bauelementes und der Vorderseite des Trägermaterials erzeugt.

Das erfindungsgemäße Verfahren ermöglicht es, eine elektrisch leitende Verbindung zwischen dem abgesenkten Gebiet und der Oberfläche des Trägers herzustellen, an der sich die Schaltung befindet bzw. weiter innerhalb eines fotolithografischen Strukturierungsprozesses realisiert wird. Damit werden die Voraussetzungen zur gleichzeitigen Realisie­ rung eines elektrischen Kontaktes zwischen Rückseite des implantierten Bauelementes und der Vorderseite des Trägermaterials geschaffen.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel näher erläutert.

In der zugehörigen Zeichnung zeigen:

Fig. 1 ein hybrides Bauelement herkömmlicher Ausführung in Chip On Chip-Anordnung und

Fig. 2 eine Schnittdarstellung eines erfindungsgemäß hergestellten Bauelementes.

Fig. 1 zeigt ein hybrides Bauelement in Chip On Chip-Ausführung. Bei der Anordnung fotoempfindlicher Schichten auf dem Chip führt in diesem Fall die Direktbestrahlung der fotoempfindlichen Schicht mit störendem Streulicht zu Fehlern bei der fotoelektrischen Auswertung.

Das in Fig. 2 dargestellte erfindungsgemäße hybride Bauelement mit Chip On Chip-Anordnung weist einen planaren Aufbau von Silizium- Träger 1 und implantierten Chips beliebigen Substratmaterials auf. Mit dieser Anordnung wird eine elektrische Kontaktierung der Rückseite der implantierten Bauelemente realisiert. Die Herstellung des Bauele­ mentes ist mit den in der Mikroelektronik und der Mikrosystemtechnik gebräuchlichen Verfahren möglich. In dem hier erläuterten Fall kommen speziell angepaßte Verfahrensschritte zur Anwendung. Im dargestellten Beispiel wird als Träger ein optisches PIN-Diodenarray mit acht um die zu implantierende LED 2 gruppierten Diodenfeldern 3 verwendet. Die Montage des implantierten Bauelementes erfolgt durch Mikrodispensen von Leitkleber mit eng tolerierter Mengendosierung.

Bei der Herstellung der Silizium-Träger 1 kommen speziell entwickelte Verfahrensschritte für die Realisierung von abgesenkten Gebieten im Träger durch entsprechende Ätzverfahren zur Anwendung. Anschlie­ ßend erfolgt eine Abscheidung oder Oxidation von Schichten zur Isola­ tion der abgesenkten Strukturen auf den Träger. Danach ist eine Metallisierung der abgesenkten Gebiete und des Trägermaterials vorge­ sehen. Im folgenden wird die elektrisch leitende Verbindung zwischen abgesenktem Gebiet und den Strukturen auf der planaren Oberfläche des Trägermaterials innerhalb eines fotolithografischen Strukturierungs­ prozesses unter Einhaltung bestimmter minimaler Strukturbreiten hergestellt. Mit diesen Verfahrensschritten wird gleichzeitig ein elektri­ scher Kontakt zwischen der Landefläche des implantierten Bauelemen­ tes und der Vorderseite des Trägermaterials erzielt. In dem Strukturierungsprozeß wird die elektrisch leitende Verbindung zwischen den abgesenkten Gebieten und den auf der planaren Fläche befindlichen Leitbahnstrukturen durch ein Dreifach-Metallisierungssy­ stem realisiert. Dabei dient die obere Metallisierungsschicht als Maskie­ rungsschicht für die nachfolgenden Ätzprozesse. Es wird bei sicherer elektrischer Kontaktierung der abgesenkten Gebiete auf dem Trägerchip eine simultane Strukturierung der Verdrahtungsebene der Trägerchips ohne wesentliche Beeinflussung der Entwurfsregeln erreicht. Die nachgewiesene Auflösungsgrenze liegt bei 10 µm Strukturbreite bis an die Kante des abgesenkten Gebietes. Im Rahmen der technologischen Teilschrittfolge zur Herstellung dieser Strukturen werden folgende Prozesse an <100< - Si - Wafermaterial durchgeführt.

Zur Herstellung der abzusenkenden Gebiete wird ein Trägersubstrat mittels einer Passivierungsschicht aus Siliziumnitrid beschichtet. In einem getrennten fotolithografischen Schritt werden die abzusenkenden Gebiete strukturiert.

Dem schließt sich ein RIE-Ätzen von Si-Nitrid und ein Lackentfernen an.

Nach dem naßchemischen Ätzen des Feldoxides (thermisches Tauchät­ zen) erfolgt die Tiefenätzung ins Silizium und das Rückätzen der Oxidkanten. Anschließend erfolgt eine thermische Oxidation und das Entfernen des Nitrids mittels heißer Phosphorsäure. Danach wird das Material mit Schwefelsäure gereinigt. Dem folgt ein überätzen vor der Metallisierung und anschließend eine Abscheidung des Dreifach-Metal­ lisierungssystems mit der Schichtfolge Al - TiN - Al.

In dem sich anschließenden Komplex zum Beschichten der Grabenkan­ ten wird mit dem Aufbringen und Tempern von Flüssighaftvermittler begonnen. Anschließend werden die abgesenkten Gebiete mit einem modifizierten Positivlack aufgefüllt (Dispensen, Siebdruck o. ä.) und getrocknet. Dem folgt das Aufbringen einer Positivlackschicht durch spin-coating einschließlich Trocknen, Belichten, Entwickeln und Härten der Lackmaske zur Erzeugung der Metallstrukturen.

Nach dieser Schrittfolge wird die obere Al-Schicht naßchemisch geätzt und der Lack entfernt. Dem folgt ein RIE-Ätzen der TiN-Schicht und das naßchemische Ätzen der unteren Al-Schicht, die nachfolgend durch H₂-Tempern behandelt wird.

Die elektrische Kontaktierung der Rückseite der implantierten Bauele­ mente auf die Landefläche im abgesenkten Gebiet wird durch Leitkle­ bung auf der nichtoxidierenden TiN-Metallisierungsschicht des Silizium-Trägers erreicht. Erzielbare Toleranzen in der Ablagegenauig­ keit betragen in Abhängigkeit vom Equipment ca. 10 µm in x- und y-Richtung und ca. 5 µm in z-Richtung.

Der Silizium-Träger 1 ermöglicht die Implantation von aktiven und/oder passiven elektronischen, optoelektronischen, mikromechanischen und/o­ der aktorischen Bauelementen, die aus Festkörpermaterialen bestehen und halbleiter- und mikrosystemtechnische Funktionen ausüben. Nach dem Härteprozeß wird die elektrische Kontaktierung von Trägerchip und Implantat durch Drahtbonden durchgeführt.

Die obenliegende TiN-Schicht bildet eine nichtoxidierende Metallober­ fläche und ist damit für konventionelle Kontaktierungstechniken, wie Ultraschall- und Thermosonikbondung oder Leitklebung verwendbar. Der Vorderseitenanschluß der LED 2 wird konventionell durch Al-Ul­ traschall-Bondung mit flacher Brückenhöhe realisiert. Die Anordnung der LED 2 erfolgt so, daß die Oberkante wenige Mikrometer unter der Ebene der Empfängerchips liegt. Auf diese Weise wird eine Direktein­ strahlung des abgestrahlten Lichts auf die fotoempfindliche Oberfläche vermieden. Neben der direkten LED-Abstrahlung in das über der Gesamtanordnung liegende Gebiet kann durch Reflexion von der metal­ lisierten Grabenoberfläche nahezu die gesamte Strahlerleistung zur Signalgewinnung genutzt werden.

Bezugszeichenliste

1 Silizium-Träger
2 implantierte LED
3 Diodenfeld

Claims (10)

1. Elektronisches Hybrid-Bauelement mit Chip On Chip-Anordnung, bei dem mindestens ein implantiertes Chip auf einem Trägersubstrat angeordnet ist, dadurch gekennzeichnet, daß in dem Trägersubstrat mindestens eine Kavität eingearbeitet ist, in der sich eine elektrische Isolationsschicht mit einer darüber angeordneten Metallschicht befindet und daß in der Kavität ein Chip mit der Metallschicht elektrisch kontaktiert ist.

2. Hybrides Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Oberseite des implantierten Chips koplanar zur Substratoberflä­ che angeordnet ist.

3. Hybrides Bauelement nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Metallschicht als Mehrschichtsystem ausgebildet ist, wobei die obere Metallschicht aus einer nichtoxidierenden Schicht besteht.

4. Hybrides Bauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Trägersubstrat als ein optisches PIN-Diodenarray mit um einer implantierten LED (2) gruppierten Diodenfeldern ausgebildet ist.

5. Hybrides Bauelement nach Anspruch 3, dadurch gekennzeichnet, daß die LED (2) so angeordnet sind, daß ihre Oberkanten wenige Mikro­ meter unter der Ebene der Diodenfelder liegt.

6. Verfahren zur Herstellung eines elektronischer Hybrid-Bauelementes mit Chip On Chip-Anordnung, dadurch gekennzeichnet, daß in das Trägersubstrat durch anisotrope Ätzung abgesenkte Gebiete erzeugt werden und die Strukturierung zur Erzeugung der elektrisch leitenden Verbindung zwischen den abgesenkten Gebieten und den auf der plana­ ren Fläche befindlichen Leitbahnstrukturen durch ein Mehrfach-Metalli­ sierungssystem erfolgt.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß

• - anschließend an das Ätzen eine Isolierung der abgesenkten Strukturen durch Oxidation oder durch Abscheiden von Isolatorschichten auf den Träger erfolgt,
• - danach eine Metallisierung der abgesenkten Gebiete und des Träger­ materials vorgenommen wird und
• - danach eine Strukturierung der Mehrfach-Metallschicht innerhalb eines fotolithografischen Prozesses unter Einhaltung bestimmter minimaler Strukturbreiten hergestellt wird,
• - danach die zu implantierenden Elemente plaziert und kontaktiert werden und
• - anschließend die elektrische Kontaktierung des Trägerchips mit der Implan­ tatvorderseite erfolgt.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß die obere strukturierte Metallisierungsschicht als Maskierungs­ schicht für die nachfolgenden Ätzprozesse dient.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß zur Bedeckung der Grabenkanten der abgesenkten Gebiete ein Beschichtungsverfahren angewendet wird, bei dem ein Auffüllen der abgesenkten Grabengebiete mit einem modifizierten Positivlack durch Dispensen oder Siebdrucken und Trocknen des Lackes und danach ein Aufbringen eines weiteren Positivlackes durch spin-coating, Sprühen oder Vorhanggießen und Trocknen des Lackes erfolgt.

10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß die elektrische Kontaktierung der Rückseite der implantierten Bauelemente durch Leitklebung auf einer nichtoxidierenden TiN-Metallisie­ rungsschicht des Silizium-Trägers erfolgt.