DE19702121C1

DE19702121C1 - Verfahren zur Herstellung von vertikalen Chipverbindungen

Info

Publication number: DE19702121C1
Application number: DE19702121A
Authority: DE
Inventors: Manfred Dr Engelhardt
Original assignee: Siemens AG; Siemens Corp
Current assignee: Infineon Technologies AG
Priority date: 1997-01-22
Filing date: 1997-01-22
Publication date: 1998-06-18
Anticipated expiration: 2017-01-23
Also published as: WO1998033216A1; TW362262B

Description

Halbleiterschaltungen werden heute in Planartechnik herge stellt. Die erreichbare Komplexität auf einem Chip ist be grenzt durch dessen Größe und die erreichbare Strukturfein heit. Die Leistungsfähigkeit eines Systems bestehend aus meh reren miteinander verbundenen Halbleiterchips ist bei konven tioneller Technik wesentlich begrenzt durch die begrenzte Zahl der möglichen Verbindungen zwischen einzelnen Chips über Anschlußkontakte, die geringe Geschwindigkeit der Signalüber mittlung über solche Verbindungen zwischen verschiedenen Chips, die bei komplexen Chips begrenzte Geschwindigkeit durch weit verzweigte Leiterbahnen und den hohen Leistungs verbrauch der Interface-Schaltungen.

Diese Beschränkungen bei der Verwendung der Planartechnik lassen sich mit dreidimensionalen Techniken der Verschaltung überwinden. Die Anordnung der Funktionsebenen übereinander erlaubt eine parallele Kommunikation dieser Komponenten mit geringem Aufwand elektrisch leitender Verbindungen in einer Ebene, und außerdem werden geschwindigkeitsbegrenzende Inter chip-Verbindungen vermieden. In der DE 43 14 907 C1 und der DE 43 14 913 C1 sind Kontaktstrukturierungen und Herstel lungsverfahren für vertikale Chipverbindungen angegeben. Ein über einem anderen Chip anzuschließender Chip wird so herge stellt, daß die vertikalen Anschlußverbindungen als Metall stifte die Unterseite des Chips überragen. Diese Metallstifte werden dann auf Anschlußflächen aus einem leicht schmelzbaren Metall, die auf dem unteren Chip angebracht sind, aufgesetzt und eingeschmolzen.

In der US 5,489,554 ist ein Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung beschrieben, bei dem zwei Halbleiterchips mittels einer Verbindungsschicht über einander befestigt werden und durch den oberen Chip hindurch Öffnungen zur Oberfläche des unteren Chips geätzt werden. Mit diesen Öffnungen wird die Oberseite von metallischen Kontakt flächen des unteren Chips freigelegt. Die Seitenwände der Öffnungen werden mit einer dielektrischen Schicht versehen. Die Öffnungen werden dann mit einem elektrisch leitenden Ma terial aufgefüllt, um elektrisch leitende Verbindungen zwi schen den Kontaktflächen des unteren Chips und metallischen Leitern des oberen Chips herzustellen.

Aufgabe der vorliegenden Erfindung ist es, ein gegenüber dem bekannten Stand der Technik verbessertes Verfahren zur Her stellung vertikaler Chipverbindungen anzugeben.

Diese Aufgabe wird mit dem Verfahren mit den Schritten gemäß Anspruch 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem erfindungsgemäßen Verfahren werden die vertikal mit einander zu verbindenden Chips zunächst ohne elektrisch lei tende Verbindungen aufeinander befestigt. Diese Befestigung kann z. B. durch eine Klebeschicht, z. B. aus Polyimid, be wirkt werden. Da auf den Chips üblicherweise nur auf einer Oberseite elektronische Bauelemente integriert sind, erhält man auf diese Weise eine Aufeinanderfolge eines unteren Substrates, einer Halbleiterschichtstruktur mit Bauelementen, eines oberen Substrates und einer weiteren Halbleiter schichtstruktur mit elektronischen Bauelementen. Um die bei den Halbleiterschichtstrukturen miteinander elektrisch lei tend zu verbinden, werden Öffnungen in dem Substrat des obe ren Chips hergestellt, durch die hindurch die Halbleiter schichtstruktur und darauf aufgebrachte Leiterbahnen des un teren Chips wieder von oben her zugänglich gemacht werden. Es werden diese Öffnungen nur bis zu einer oberen Passivierungs schicht des unteren Chips ausgeätzt. Die Innenwände der Öff nungen werden mit Dielektrikumschichten (spacers) bedeckt. Die Passivierungsschicht auf dem Boden der Öffnungen wird zum Freilegen von in der obersten Metallisierungsebene des unte ren Chips vorhandenen Kontaktflächen erst nach dem Herstellen der Spacer entfernt. Die Öffnungen werden mit Metall oder ei nem anderen elektrisch leitenden Material aufgefüllt und stellen dann die vertikalen Interchip-Verbindungen dar.

Es folgt eine genauere Beschreibung des erfindungsgemäßen Verfahrens anhand der Fig. 1 und 2, die Zwischenprodukte der Interchip-Verbindung nach verschiedenen Verfahrensschrit ten im Querschnitt zeigen.

Fig. 1 zeigt übereinander befestigt einen ersten Chip 1, 2 und einen zweiten Chip 5, 6. Der untere eingezeichnete Anteil des ersten Chips umfaßt das Substrat, die in dem Halbleiter material des Substrates oder in darauf aufgebrachten Schich ten ausgebildeten Bauelemente und metallische Anschlußkontak te und Leiterbahnebenen, die durch vertikale Verbindungen miteinander elektrisch leitend verbunden und im übrigen durch Zwischenoxidschichten voneinander getrennt sind. Die oberste eingezeichnete Schicht 2 des ersten Chips ist eine Schich tebene, die diejenigen Kontaktflächen aufweist, mit denen der erste Chip elektrisch leitend mit dem darüber angeordneten zweiten Chip verbunden werden soll. Die Schicht 2 kann z. B. die oberste Metallisierungsebene sein, z. B. die dritte von drei übereinander aufgebrachten, strukturierten und durch Dielektrika voneinander separierten Metallisierungsebenen. Für den elektrischen Anschluß der elektronischen Bauelemente befinden sich vertikale leitende Verbindungen zwischen diesen Metallisierungsebenen, die die Verbindung der Anschlüsse der Bauelemente mit Leiterbahnen oder Kontakten dieser obersten strukturierten Metallisierungsebene 2 herstellen.

Diese Metallisierungsebene 2 ist so strukturiert, daß sie die Kontaktflächen in Form von Kontakten oder Teilen von Leiter bahnen aufweist, an die eine elektrisch leitende Verbindung durch den zweiten Chip geführt werden soll, um auf diese Wei se in dem zweiten Chip integrierte elektronische Bauelemente an diese Kontaktflächen anschließen zu können. Die Metalli sierungsebene 2 kann z. B. eine Ti/TiN/AlSiCu-Schichtfolge sein. Eine solche Metallisierungsebene wird hergestellt, in dem Ti aufgestäubt wird (sputter) und während des Aufstäubens Stickstoff zugeführt wird. Die TiN-Schicht, die auf diese weise in der Titanschicht gebildet wird, dient als Barriere schicht gegen Ausdiffundieren von Silizium und kann auch weg gelassen werden. Als nächstes wird die AlSiCu-Schicht aufge bracht, die im wesentlichen Aluminium mit geringen prozentua len Anteilen von Silizium und Kupfer ist. Auf diese Schicht kann ggf. eine weitere TiN-Schicht aufgebracht werden. Bei derartigen Kontaktflächen, die im wesentlichen aus Aluminium bestehen, wird das erfindungsgemäße Verfahren besonders vor teilhaft eingesetzt.

Der zweite Chip ist in Fig. 1 mit einem unteren Anteil 5 dargestellt, der z. B. ein Substrat repräsentiert. Der obere Anteil 6 umfaßt die auf die Halbleiterschichtstruktur oder das Substrat aufgebrachten Schichtfolgen aus Metallisierungs schichten und dielektrischen Zwischenschichten. Dieser Metal lisierungsanteil 6 enthält daher die Leiterbahnen und Kontak te, über die die in dem oberen zweiten Chip im Halbleiteran teil 5 integrierten Bauelemente angeschlossen werden können. Es wird daher eine elektrisch leitende Verbindung zwischen Leitern in oder auf dem Metallisierungsanteil 6 mit Kontakt flächen auf der Oberseite der Metallisierungsebene 2 herge stellt. Diesem Zweck dient die in Fig. 1 eingezeichnete Öff nung 7, die z. B. nach Art eines Kontaktloches in den zweiten Chip hineingeätzt wird. Diese Öffnung kann vor dem Befestigen der beiden Chips aufeinander hergestellt werden. Vorzugsweise wird aber der Halbleiteranteil 5 des zweiten Chips vor der Verbindung sehr stark gedünnt, so daß dieser Anteil des zwei ten Chips etwa dieselbe Dicke aufweist wie der die Leiterbah nen enthaltende Metallisierungsanteil 6. Die Öffnungen 7 wer den dann vorzugsweise vor dem Dünnen bis zu einer gewissen vorgegebenen Tiefe in das Halbleitermaterial des zweiten Chips hinein geätzt oder nach dem Verbinden der Chips von oben in den zweiten Chip hinein geätzt.

Die Oberseite der obersten Metallisierungsebene 2 des ersten Chips ist vorzugsweise mit einer Passivierungsschicht 3 be deckt und planarisiert. Die Unebenheiten in der Metallisie rungsebene 2, die sich aus deren Strukturierung ergeben, wer den daher durch die Passivierungsschicht 3 dadurch ausgegli chen, daß die Zwischenräume zwischen den Leiterbahnen und Kontakten in der Metallisierungsebene 2 aufgefüllt werden. Die ebene Oberseite des ersten Chips kann mit der ebenen Un terseite des Halbleiteranteils 5 des zweiten Chips mittels einer Verbindungsschicht 4 verbunden werden. Diese Verbin dungsschicht 4 ist eine Art Kleber, z. B. Polyimid.

Nachdem die beiden Chips miteinander verbunden sind, wird die Verbindungsschicht 4 durch die Öffnungen 7 hindurch lokal entfernt, so daß in den Öffnungen 7 unten jeweils die Passi vierungsschicht 3 freigelegt ist. Es ergibt sich so das Zwi schenprodukt, das im Ausschnitt im Querschnitt in Fig. 1 dargestellt ist. Das Material der Verbindungsschicht 4 kann dabei z. B. mit einem Plasmaätzprozeß entfernt werden. Die Innenwände der Öffnungen 7 werden dann gereinigt mit einem Mittel, das eine anschließende adhäsive Abscheidung eines Si liziumoxides oder eines anderen Dielektrikums gestattet. Es kann dafür z. B. Flußsäure (wäßrige Lösung von HF) verwendet werden. Daran anschließend wird ein Dielektrikum vorzugsweise sehr konform, d. h. mit sehr hoher Kantenbedeckung, in die Öffnungen 7 abgeschieden (z. B. Ozon-TEOS, O₃/TEOS-SiO₂). Dieses Dielektrikum bedeckt die vertikalen Innenwände und den Boden der Öffnungen 7 sowie die Oberfläche des oberen Chips. Der Anteil des abgeschiedenen Dielektrikums wird dann auf ho rizontalen Oberflächen (Boden und Chipoberfläche) entfernt, was z. B. mit einem Plasmaätzprozeß erfolgen kann. Von dem Dielektrikum bleiben nur dünne Distanzschichten (Spacer) auf den vertikalen Innenwänden stehen.

In Fig. 2 sind die hergestellten Distanzschichten 8 und die im Inneren hergestellten neuen Öffnungen 7a eingezeichnet. Die Passivierungsschicht 3 wird dann im Bereich der Öffnungen durch die Öffnungen hindurch lokal entfernt, so daß die ver bleibende Passivierungsschicht 3a Öffnungen im Bereich der anzuschließenden Kontaktfläche auf der Oberseite der Metalli sierungsebene 2 aufweist. Dieser Ätzprozeß zum lokalen Ent fernen der Passivierungsschicht 3 erfolgt in an sich bekann ter Weise, wenn für die Passivierungsschicht eines der übli chen Materialien wie z. B. Oxid oder Nitrid, bei Verwendung von Silizium als Halbleitermaterial speziell SiO₂ oder Si₃N₄ verwendet wird. Die Distanzschichten 8 reichen daher nicht bis auf die Metallisierungsschicht 2 herab, sondern enden be reits auf der Oberseite der Passivierungsschicht 3a.

Die neuen Öffnungen 7a in dem von den Distanzschichten 8 ein geschlossenen Volumen werden dann mit dem Material aufge füllt, das für die elektrisch leitende Verbindung vorgesehen ist. Vorzugsweise wird dafür ein Metall verwendet, vorzugs weise insbesondere Wolfram. Vor dem Abscheiden des Metalles können die Kontaktflächen der Metallisierungsebene 2 mit ei ner dünnen Barriereschicht aus TiN bedeckt werden. Der An schluß dieser vertikalen leitenden Verbindung im oberen Be reich des zweiten Chips kann z. B. in der Weise erfolgen, daß mit dem in die neuen Öffnungen 7a abgeschiedenen Metall, das auch auf die Oberseite des zweiten Chips abgeschieden wird, eine elektrische Verbindung zu an der Oberseite des zweiten Chips vorhandenen Kontaktflächen hergestellt wird. Wenn der Anschluß nicht auf die Oberseite des zweiten Chips geführt werden soll, sondern an untere Metallisierungsebenen in dem Metallisierungsanteil 6 des zweiten Chips, kann der obere An teil der Distanzschichten 8 z. B. dadurch entfernt werden, daß die neuen Öffnungen 7a bis zu einer gewissen Höhe mit ei nem Material aufgefüllt werden, das selektiv zu dem Dielek trikum der Distanzschichten entfernt werden kann. Oberhalb dieser provisorischen Auffüllung der Öffnungen 7a wird das Dielektrikum der Distanzschicht 8 selektiv zu diesem einge brachten Material entfernt, anschließend das eingebrachte Ma terial selektiv zu dem Dielektrikum entfernt und erst dann das Metall abgeschieden. Im oberen Bereich, in dem die Di stanzschicht 8 entfernt ist, kann ein elektrischer Kontakt zwischen der vertikalen leitenden Verbindung und einer Lei terbahn in einer der in dem Metallisierungsanteil 6 des zwei ten Chips enthaltenen Metallisierungsebenen hergestellt wer den.

Ein Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die Passivierungsschicht 3 die Kontaktflächen in der Metalli sierungsebene 2 bedeckt und schützt, wenn die Innenflächen der Öffnungen 7 als Vorbereitung für die darauffolgende Ab scheidung von Dielektrikum (z. B. O₃/TEOS-SiO₂) mit HF gerei nigt werden. Es kann daher nicht zu einer physikalischen oder chemischen Veränderung der Kontaktflächen kommen, die eine schlechte Kontaktierung mit dem in die Öffnungen eingefüllten Metall verursachen kann. Ein weiterer Vorteil des Verfahrens liegt darin, daß die Plasmaätzung zur Herstellung der Di stanzschicht 8 und die Plasmaätzung zur lokalen Entfernung der Passivierungsschicht 3a in demselben Prozeßschritt oder in zwei unmittelbar aufeinanderfolgenden Ätzschritten erfol gen können.

Typische Abmessungen für die in den Figuren dargestellten Teile sind z. B.: Dicken der Schicht 1 etwa 700 µm, Schichten 2, 3 etwa 1 µm, Schicht 4 etwa 1 bis 2 µm, Schichten 5, 6 et wa 5 bis 7 µm und Durchmesser der Öffnungen 7 etwa 2 µm.

Claims

1. Verfahren zur Herstellung vertikaler elektrisch leitender Chipverbindungen, bei dem die folgenden Schritte ausgeführt werden:

a) Ein erster Chip (1, 2) wird an einer mit Kontaktflächen versehenen Oberseite mit einer Passivierungsschicht (3) be deckt,
b) ein zweiter Chip (5, 6) wird mit einer Oberfläche mittels einer Verbindungsschicht (4) auf der Oberseite des ersten Chips befestigt und mit Öffnungen (7), die diese Oberfläche des zweiten Chips (5, 6) mit einer gegenüberliegenden Ober fläche des zweiten Chips (5, 6) verbinden, im Bereich der Kontaktflächen des ersten Chips (1, 2) versehen,
c) unter Verwendung dieser Öffnungen wird das Material der Verbindungsschicht (4) lokal entfernt,
d) eine Reinigung der Innenflächen der Öffnungen erfolgt mit einem Mittel, das eine nachfolgende adhäsive Abscheidung ei nes Dielektrikums gestattet,
e) ein Dielektrikum wird in die Öffnungen abgeschieden,
f) das Dielektrikum wird soweit entfernt, daß an den bezüg lich der Ebene der Verbindungsschicht (4) vertikalen Innen flächen Distanzschichten (8) stehenbleiben und neue Öffnungen (7a) gebildet werden,
g) unter Verwendung der neuen Öffnungen wird die Passivie rungsschicht (3) lokal soweit entfernt, daß die Kontaktflä chen freigelegt sind und
h) in die neuen Öffnungen wird ein für die elektrisch lei tenden Verbindungen vorgesehenes Material eingebracht.

2. Verfahren nach Anspruch 1, bei dem in Schritt b als Verbindungsschicht ein Polyimid ver wendet wird.

3. Verfahren nach Anspruch 1 oder 2, bei dem in Schritt d die Innenflächen der Öffnungen mit Fluß säure gereinigt werden.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem in Schritt h als Material ein Metall verwendet wird.

5. Verfahren nach Anspruch 4, bei dem in Schritt h vor dem Einbringen des Metalles eine Barriereschicht aus TiN auf den Kontaktflächen hergestellt wird.