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DE112004003046B4 - Leistungshalbleitervorrichtungen - Google Patents

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DE112004003046B4
DE112004003046B4 DE112004003046.3T DE112004003046T DE112004003046B4 DE 112004003046 B4 DE112004003046 B4 DE 112004003046B4 DE 112004003046 T DE112004003046 T DE 112004003046T DE 112004003046 B4 DE112004003046 B4 DE 112004003046B4
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trench
gate
trenches
gate electrode
semiconductor device
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Joseph A. Yedinak
Nathan Lawrence Kraft
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Abstract

Halbleitervorrichtung (3300) mit: – einem Driftbereich (3306) von einem ersten Leitfähigkeitstyp, – einem Wannenbereich (p), der sich über dem Driftbereich (3306) erstreckt und einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, – einer Mehrzahl von aktiven Gräben (3302), die sich durch den Wannenbereich (p) und in den Driftbereich (3306) erstrecken, wobei innerhalb eines jeden der Mehrzahl von aktiven Gräben (3302) gebildet sind: – eine erste leitfähige Gate-Elektrode (3310), die entlang einer ersten Grabenseitenwand angeordnet und gegenüber dieser isoliert ist, – eine zweite leitfähige Gate-Elektrode (3310), die entlang einer zweiten Grabenseitenwand angeordnet und gegenüber dieser isoliert ist, – eine leitfähige Abschirmelektrode (3311), die zwischen der ersten (3310) und der zweiten (3310) leitfähigen Gate-Elektrode angeordnet ist, wobei die Abschirmelektrode (3311) gegenüber der ersten (3310) und der zweiten (3310) Gate-Elektrode isoliert ist und sich tiefer in den Graben (3302) erstreckt als die erste (3310) und die zweite (3310) Gate-Elektrode, wobei sich das leitfähige Abschirm-Poly vertikal bis zu der Siliziumoberfläche entlang der Höhe des Grabens erstreckt, bis oberhalb einer Hohe der ersten und zweiten leitfähigen Gate-Elektroden, – Source-Bereichen (n+) mit dem ersten Leitfähigkeittyp, die innerhalb des Wannenbereichs (p) und benachbart zu der Mehrzahl von aktiven Gräben (3302) gebildet sind, und – einem Umfangsgraben (2603A, 3213), der sich zumindest teilweise um die Mehrzahl von aktiven Gräben (3302) erstreckt, so dass zumindest einige der Gräben (3302) der Mehrzahl von aktiven Gräben (3302) senkrecht zu dem Umfangsgraben (2603A, 3213) sind, wobei die leitfähige Abschirmelektrode (3311) mit der Source-Metallisierung elektrisch leitend verbunden ist, wobei der Umfangsgraben (2603A, 3213) mit einem Dielektrikum (2605A) ausgekleidet und mit leitfähigem Material (2607A) gefüllt ist, wobei die erste leitfähige Gate-Elektrode (3310) und die zweite leitfähige Gate-Elektrode (3310) entlang einer dritten Dimension innerhalb der Mehrzahl von aktiven Gräben (3302) verbunden sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und im Besonderen verschiedene Ausführungsformen für verbesserte Leistungshalbleitervorrichtungen, wie etwa Transistoren und Dioden, und deren Herstellungsverfahren, einschließlich Packages und Schaltungen, die selbige enthalten.
  • Die Schlüsselkomponente in Leistungselektronikanwendungen ist der Festkörperschalter. Von der Zündsteuerung in Kraftfahrzeuganwendungen bis hin zu batteriebetriebenen elektronischen Geräten von Endverbrauchern sowie zu Leistungsumwandlern in industriellen Anwendungen gibt es einen Bedarf für einen Leistungsschalter, der die Anforderungen der besonderen Anwendung optimal erfüllt. Festkörperschalter, die beispielsweise den Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (Leistungs-MOSFET), den Bipolar-Transistor mit isoliertem Gate (IGBT) und verschiedene Arten von Thyristoren umfassen, haben sich fortlaufend weiterentwickelt, um diesen Bedarf zu erfüllen. Im Fall des Leistungs-MOSFET sind beispielsweise doppelt diffundierte Strukturen (DMOS) mit lateralem Kanal (z. B. US 4 682 405 A für Blanchard et al.), Trench-Gate-Strukturen (z. B. U.S. Patent Nr. 6,429,481 für Mo et al.) und verschiedene Techniken zum Ladungsausgleich im Transistordriftbereich (z.B. US 4 941 026 A für Temple US 5 216 275 A für Chen und US 6 081 009 A für Neilson) neben vielen anderen Techniken entwickelt worden, um die differierenden und häufig im Widerstreit stehenden Leistungsanforderungen anzusprechen.
  • Einige der definierenden Leistungseigenschaften für den Leistungsschalter sind sein Ein-Widerstand, die Durchbruchspannung und die Schaltgeschwindigkeit. Abhängig von den Anforderungen einer besonderen Anwendung wird eine unterschiedliche Betonung auf jedes dieser Leistungsfähigkeitskriterien gelegt. Beispielsweise für Leistungsanwendungen von größer als ungefähr 300–400 Volt zeigt der IGBT einen inhärent niedrigeren Ein-Widerstand im Vergleich mit dem Leistungs-MOSFET, aber seine Schaltgeschwindigkeit ist aufgrund seiner langsameren Ausschaltkennlinien niedriger. Deshalb ist der IGBT für Anwendungen von mehr als 400 Volt mit niedrigen Schaltfrequenzen, die einen niedrigen Ein-Widerstand erfordern, der bevorzugte Schalter, wohingegen der Leistungs-MOSFET häufig die Vorrichtung der Wahl für relativ höherfrequentige Anwendungen ist. Wenn die Frequenzanforderungen einer gegebenen Anwendung die Art von Schalter, die verwendet wird, vorschreiben, bestimmen die Spannungsanforderungen die konstruktive Ausbildung des besonderen Schalters. Beispielsweise im Fall des Leistungs-MOSFET stellt die Verbesserung des Spannungsleistungsvermögens des Transistors, während ein niedriger RDSon aufrechterhalten wird, wegen der proportionalen Beziehung zwischen dem Drain-Source-Ein-Widerstand RDSon und der Durchbruchspannung eine Herausforderung dar. Um diese Herausforderung anzusprechen, sind verschiedene Ladungsausgleichsstrukturen in dem Transistordriftbereich mit unterschiedlichen Graden an Erfolg entwickelt worden.
  • Die Leistungsfähigkeitsparameter der Vorrichtung werden auch durch den Fertigungsprozess und das Verpacken des Chips beeinflusst. Es sind Versuche unternommen worden, einige dieser Herausforderung durch Entwickeln einer Vielfalt von verbesserten Verarbeitungs- und Verpackungstechniken anzusprechen.
  • Ob dies nun in besonders tragbaren elektronischen Geräten für Endverbraucher oder Routern und Hubs in Kommunikationssystemen ist, wachsen die Arten von Anwendungen für den Leistungsschalter weiterhin mit der Ausbreitung der elektronischen Industrie an. Der Leistungsschalter bleibt deshalb eine Halbleitervorrichtung mit einem hohen Entwicklungspotenzial.
  • Halbleitervorrichtungen der eingangs genannten Art sind beispielsweise aus der US 2003/0197220 A1 , der WO 03/023861 A2 , der EP 1 369 927 A2 , der US 5 998 833 A , der US 6 037 628 A , der EP 1 168 455 A2 , der US 2003/0 006 452 A1 , der US 2003/0 080 378 A1 , der US 2003/0 047 776 A1 , und der DE 100 38 177 A1 bekannt geworden.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt verschiedene Ausführungsformen für Leistungsvorrichtungen für eine breite Vielfalt von Leistungselektronikanwendungen bereit. Im weiteren Sinn kombiniert ein Aspekt der Erfindung eine Anzahl von Ladungsausgleichstechniken und andere Techniken, zum Reduzieren parasitärer Kapazität, um zu verschiedenen Ausführungsformen für Leistungsvorrichtungen mit verbessertem Spannungsleistungsvermögen, höherer Schaltgeschwindigkeit und niedrigerem Ein-Widerstand zu gelangen. Ein anderer Aspekt der Erfindung stellt verbesserte Terminierungsstrukturen für Nieder-, Mittel- und Hochspannungsvorrichtungen bereit. Gemäß einem anderen Aspekt der Erfindung umfassen Leistungsvorrichtungen mit Ladungsausgleich Temperatur- und Strommesselemente, wie etwa Dioden, auf dem gleichen Chip. Andere Aspekte der Erfindung verbessern den Ersatzreihenwiderstand (ESR) oder Gate-Widerstand für Leistungsvorrichtungen.
  • Diese und andere Aspekte der Erfindung werden nachstehend ausführlicher in Verbindung mit den begleitenden Zeichnungen beschrieben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Querschnittsansicht eines Abschnittes eines beispielhaften mit n-leitendem Trench-Leistungs-MOSFET;
  • 2A zeigt eine beispielhafte Ausführungsform eines Doppel-Trench-Leistungs-MOSFET;
  • 2B zeigt eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und einer Source-Abschirm-Grabenstruktur;
  • 3A zeigt einen Teil einer beispielhaften Ausführungsform eines Trench-Leistungs-MOSFET mit abgeschirmtem Gate;
  • 3B veranschaulicht eine alternative Ausführungsform für einen Trench-Leistungs-MOSFET mit abgeschirmtem Gate, der die Doppel-Trench(Graben)struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert;
  • 4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-Leistungs-MOSFET;
  • 4B zeigt einen beispielhaften Leistungs-MOSFET, der eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert;
  • 4C zeigt eine beispielhafte Implementierung eines Leistungs-MOSFET, der die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens (Trench) kombiniert;
  • 4D und 4E sind Querschnittsdiagramm von alternativen Ausführungsformen für einen Leistungs-MOSFET mit einer tiefen Body-Struktur;
  • 4F und 4G veranschaulichen den Einfluss von mit einem Graben versehenen tiefen Body-Strukturen auf die Verteilung von Potenziallinien innerhalb des Leistungs-MOSFETs in der Nähe der Gate-Elektrode;
  • 6 zeigt eine vereinfachte Querschnittsansicht eines Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer abgeschirmten Gate-Struktur kombiniert;
  • 7 zeigt eine vereinfachte Querschnittsansicht eines anderen Leistungs-MOSFET, der eine beispielhafte vertikale Ladungssteuerstruktur mit einer Doppel-Gate-Struktur kombiniert;
  • 12 zeigt eine beispielhafte Ausführungsform für Leistungs-MOSFETs, die Techniken mit abgeschirmtem Gate und Doppel-Gate jeweils mit Ladungsausgleich über eine vergrabene Diode kombinieren;
  • 14 zeigt eine vereinfachte Ausführungsform eines beispielhaften Leistungstransistors vom Akkumulationsmodus mit abwechselnden Leitfähigkeitsbereichen, die parallel zum Stromfluss angeordnet sind;
  • 15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung vom Akkumulationsmodus mit Trench-Elektroden zu Ladungsausbreitungszwecken;
  • 16 ist ein vereinfachtes Diagramm einer beispielhaften Doppel-Trench-Vorrichtung vom Akkumulationsmodus;
  • 24 zeigt eine beispielhafte Ausführungsform für Super-Junction-Leistungs-MOSFETs mit Doppel-Gate bzw. abgeschirmten Gate-Strukturen;
  • 25A zeigt eine Draufsicht eines aktiven und Terminierungsgraben-Layouts für einen Trench-Transistor;
  • 25B–25F zeigen vereinfachte Layoutansichten von alternativen Ausführungsformen für Trench-Terminierungsstrukturen;
  • 26A–26C sind Querschnittsansichten von beispielhaften Trench-Terminierungsstrukturen;
  • 27 zeigt eine beispielhafte Vorrichtung mit Terminierungsgräben, die große Krümmungsradien aufweisen;
  • 30A zeigt ein Beispiel einer Randkontaktierung für Trench-Vorrichtungen;
  • 30B–30F zeigen beispielhafte Prozessschritte beim Bilden der Randkontaktierungsstruktur für eine Trench-Vorrichtung;
  • 31A ist ein Beispiel einer Kontaktstruktur für einen aktiven Bereich für mehrere vergrabene Poly-Schichten;
  • 31B–31M zeigen einen beispielhaften Prozessablauf zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben;
  • 31N ist eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmungskontaktstruktur einer aktiven Fläche;
  • 32A und 32B sind Layout-Ansichten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche;
  • 32C–32D sind vereinfachte Layout-Diagramme von zwei Ausführungsformen zum Herstellen eines Kontaktes mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer gebrochenen Trench-Struktur;
  • 33A ist eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche;
  • 33B–33M zeigen ein Beispiel eines Prozessablaufes zum Kontaktieren einer Abschirmstruktur einer aktiven Fläche von dem in 33A gezeigten Typ;
  • 60 ist ein vereinfachtes Diagramm eines MOSFET mit einer Strommessvorrichtung;
  • 61A ist ein Beispiel eines Ladungsausgleichs-MOSFET mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur;
  • 61B zeigt ein Beispiel eines Integrierens einer Strommesseinrichtung mit einem Trench-MOSFET;
  • 62A–62C zeigen alternative Ausführungsformen für einen MOSFET mit Reihen-Temperaturmessdioden;
  • 63A und 63B zeigen alternative Ausführungsformen für einen MOSFET mit ESD-Schutz;
  • 64A–64D zeigen Beispiele von ESD-Schutzschaltkreisen;
  • 65 zeigt einen beispielhaften Prozess zum Bilden von Leistungsvorrichtungen mit Ladungsausgleich und niedrigerem ESR.
  • Die FIG. sind nicht fortlaufend nummeriert.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Der Leistungsschalter kann durch irgendein Bauelement einem von Leistungs-MOSFET, einem IGBT, verschiedenen Arten von Thyristoren und dergleichen implementiert sein. Viele der neuartigen hierin vorgestellten Techniken sind zu Veranschaulichungszwecken im Zusammenhang mit dem Leistungs-MOSFET beschrieben. Es ist jedoch zu verstehen, dass die verschiedenen Ausführungsformen der hierin beschriebenen Erfindung nicht auf den Leistungs-MOSFET beschränkt sind und auf viele andere Arten von Leistungsschalttechnologien angewandt werden können, die beispielsweise IGBTs und andere Arten von bipolaren Schaltern, und verschiedenen Arten von Thyristoren sowie Dioden umfassen. Weiter sind die verschiedenen Ausführungsformen der Erfindung zu Veranschaulichungszwecken so gezeigt, dass sie spezifische p- und n-leitende Bereiche umfassen. Fachleuten werden verstehen, dass die Lehren hierin gleichermaßen auf Vorrichtungen anwendbar sind, in denen die Leitfähigkeiten der verschiedenen Bereiche umgekehrt sind.
  • In 1 ist eine Querschnittsansicht eines Abschnitts eines beispielhaften n-Leistungs-MOSFET 100 mit n-leitendem Graben (Trench) zu sehen. Wie bei allen anderen hierin beschriebenen Figuren ist zu verstehen, dass die relativen Abmessungen und Größen von verschiedenen Elementen und Komponenten, die in den Figuren dargestellt sind, nicht exakt die tatsächlichen Abmessungen wiederspiegeln und lediglich zu Darstellungszwecken dienen. Der Trench-MOSFET 100 umfasst eine Gate-Elektrode, die innerhalb von Gräben 102 gebildet ist, die sich von der oberen Oberfläche des Substrats durch eine p-leitende Wanne oder einen Body-Bereich 104 erstrecken und in einem n-leitenden Drift- oder Epitaxiebereich 106 enden. Die Gräben 102 sind mit dünnen Dielektrikumschichten 108 ausgekleidet und mit leitfähigem Material 110, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. N-leitende Source-Bereiche 112 sind innerhalb des Body-Bereichs 104 benachbart zu den Gräben 102 gebildet. Ein Drain-Anschluss für MOSFET 100 ist an der Rückseite des Substrats gebildet, die mit einem stark dotierten n+ Substratbereich 114 verbunden ist. Die in 1 gezeigte Struktur ist viele Male auf einem gemeinsamen Substrat wiederholt, das beispielsweise aus Silizium hergestellt ist, um ein Array von Transistoren zu bilden. Das Array kann in verschiedenen in der Technik gebildeten zellulären oder streifenförmigen Architekturen konfiguriert sein. Wenn der Transistor eingeschaltet ist, wird zwischen den Source-Bereichen 112 und dem Drift-Bereich 106 entlang der Wände der Gate-Gräben 102 vertikal ein leitender Kanal gebildet.
  • Wegen seiner vertikalen Gate-Struktur ermöglicht der MOSFET 100 eine höhere Packungsdichte im Vergleich mit einer Vorrichtung mit planarem Gate, und die höhere Packungsdichte ergibt einen relativ niedrigen Ein-Widerstand. Um das Durchbruchspannungs-Leistungsvermögen dieses Transistors zu verbessern, ist ein starker p+ Body-Bereich 118 innerhalb der p– Wanne 104 derart gebildet, dass an der Grenzfläche zwischen dem starken p+ Body 118 und der p– Wanne 104 ein abrupter Übergang gebildet ist. Indem die Tiefe des starken p+ Bodys 118 relativ zu der Grabentiefe und der Tiefe der Wanne gesteuert wird, werden elektrische Felder, die erzeugt werden, wenn Spannung an dem Transistor angelegt wird, von den Gräben weg bewegt. Dies erhöht die Lawinenstrom-Handhabungsfähigkeit des Transistors. Abwandlungen dieser verbesserten Struktur und dieser verbesserten Prozesse zum Bilden des Transistors und insbesondere des abrupten Übergangs sind ausführlicher in der US 6 429 481 B1 für Mo et al. beschrieben.
  • Obwohl ein vertikaler Trench-MOSFET 100 mit einen guten Ein-Widerstand und eine verbesserte Rauheit zeigt, weist er eine relativ hohe Eingangskapazität auf. Die Eingangskapazität für den Trench-MOSFET 100 besitzt zwei Komponenten: Gate-Source-Kapazität Cgs und Gate-Drain-Kapazität Cgd. Die Gate-Source-Kapazität Cgs resultiert aus der Überlappung zwischen dem leitfähigem Material 110 des Gates und den Source-Bereichen 112 in der Nähe der Oberseite des Grabens. Die Kapazität, die zwischen dem Gate und dem invertierten Kanal in dem Body gebildet ist, trägt auch zu Cgs bei, da in typischen Leistungsschaltanwendungen der Body und die Source-Elektroden des Transistors miteinander kurzgeschlossen sind. Die Gate-Drain-Kapazität Cgd resultiert aus der Überlappung zwischen dem leitenden Material 110 des Gates am Boden jedes Grabens und dem Driftbereich 106, der mit der Drain verbunden ist. Die Gate-Drain-Kapazität Cgd oder die Miller-Kapazität, begrenzt die Übergangszeit des Transistors VDS. Deshalb führen höhere Cgs und Cgd zu merklichen Schaltverlusten. Diese Schaltverluste werden zunehmend wichtiger, da sich Leistungsmanagementanwendungen in Richtung höherer Schaltfrequenzen bewegen.
  • Eine Möglichkeit, die Gate-Source-Kapazität Cgs zu verringern, ist, die Kanallänge des Transistors zu verringern. Eine kürzere Kanallänge verringert direkt die Gate-Kanal-Komponente von Cgs. Eine kürzere Kanallänge ist auch direkt proportional zu RDSon und ermöglicht das Erhalten der gleichen Vorrichtungsstromfähigkeit mit weniger Gate-Gräben. Dies verringert sowohl Cgs als auch Cgd, indem der Betrag an Gate-Source- und Gate-Drain-Überlappung verringert wird. Eine kürzere Kanallänge macht jedoch die Vorrichtung anfällig gegenüber Punch-Through, wenn die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, sich tief in den Body-Bereich schiebt und den Source-Bereichen annähert. Ein Verringern der Dotierungskonzentration des Driftbereiches, so dass er mehr von der Verarmungsschicht trägt, hat den unerwünschten Effekt, dass der Ein-Widerstand RDSon des Transistors erhöht wird.
  • Eine Verbesserung der Transistorstruktur, die eine Verringerung der Kanallänge zulässt und auch wirksam ist, um die obigen Nachteile anzusprechen, verwendet zusätzliche ”Abschirm”-Gräben, die seitlich von Gate-Gräben beabstandet sind. In 2A ist eine beispielhafte Ausführungsform eines Doppel-Trench-MOSFET 200 gezeigt. Die Terminologie ”Doppel-trench” bezieht sich auf den Transistor, der zwei unterschiedliche Arten von Gräben im Gegensatz zur Gesamtzahl von ähnlichen Gräben aufweist. Zusätzlich zu den konstruktiven Merkmalen, die dem MOSFET von 1 gemeinsam sind, umfasst der Doppel-Trench-MOSFET 200 Abschirmgräben 220, die zwischen den benachbarten Gate-Gräben 202 angeordnet sind. In der in 2A gezeigten beispielhaften Ausführungsform erstrecken sich die Abschirmgräben 220 von der Oberfläche durch p+ Bereich 218, Body-Bereich 204 und in den Driftbereich 206 deutlich unter die Tiefe der Gate-Gräben 202. Die Gräben 220 sind mit einem dielektrischen Material 222 ausgekleidet und sind mit leitfähigem Material 224, wie etwa dotiertem Polysilizium, im Wesentlichen gefüllt. Eine Metallschicht 216 verbindet das leitfähige Material 224 innerhalb der Gräben 220 elektrisch mit n+ Source-Bereichen 212 und starken p+ Body-Bereichen 218. In dieser Ausführungsform können die Gräben deshalb als Source-Abschirmgräben bezeichnet werden. Ein Beispiel dieser Art von Doppel-Trench-MOSFET und ein Prozess zum Herstellen und Schaltkreisanwendungen für selbige sind ausführlicher in der US 2004/0 021 173 A1 mit dem Titel ”Dual Trench Power MOSFET” von Steven Sapp beschrieben.
  • Die Bedeutung von tieferen Source-Abschirmgräben 220 ist, die Verarmungsschicht, die infolge des in Sperrrichtung vorgespannten Body-Drain-Übergangs gebildet wird, tiefer in den Driftbereich 206 zu schieben. Somit kann ein breiterer Verarmungsbereich resultieren, ohne das elektrische Feld zu erhöhen. Dies lässt zu, dass der Driftbereich höher dotiert sein kann, ohne die Durchbruchspannung abzusenken. Ein höher dotierter Driftbereich verringert den Ein-Widerstand des Transistors. Darüber hinaus lässt das reduzierte elektrische Feld in der Nähe des Body-Drain-Übergangs zu, dass die Kanallänge wesentlich verringert wird, was den Ein-Widerstand des Transistors weiter verringert und die Gate-Source-Kapazität Cgs weiter verringert. Auch im Vergleich mit dem MOSFET von 1 ermöglicht der Doppel-Trench-MOSFET das Erhalten der gleichen Transistorstromfähigkeit mit weit weniger Gate-Gräben. Dies verringert die Gate-Source- und Gate-Drain-Überlappungskapazitäten signifikant. Es ist anzumerken, dass in der beispielhaften in 2A gezeigten Ausführungsform die leitfähige Schicht 210 des Gate-Grabens innerhalb des Grabens vergraben ist, wodurch die Notwendigkeit für die Zwischenschicht-Dielektrikum-Kuppel beseitigt wird, die oberhalb der Gräben 102 in dem in 1 gezeigten MOSFET 100 vorhanden ist. Auch ist die Verwendung von Source-Abschirmgräben, wie es hierin angedacht ist, nicht auf Trench-Gate-MOSFETs begrenzt, und ähnliche Vorteile werden erhalten, wenn Source-Abschirmgräben in planaren MOSFETs angewandt werden, bei denen das Gate horizontal auf der oberen Oberfläche des Substrats gebildet ist. Eine beispielhafte Ausführungsform für einen MOSFET mit planarem Gate und Source-Abschirm-Grabenstruktur ist in 2B gezeigt.
  • Um die Eingangskapazität weiter zu vermindern, können zusätzliche konstruktive Verbesserungen vorgenommen werden, die sich darauf fokussieren, die Gate-Drain-Kapazität Cgd zu verringern. Wie es oben besprochen wurde, wird die Gate-Drain-Kapazität Cgd durch die Überlappung zwischen dem Gate- und dem Driftbereich am Boden des Grabens hervorgerufen. Ein Verfahren zum Verringern dieser Kapazität erhöht die Dicke der Gate-Dielektrikumschicht am Boden des Grabens. Wieder nach 2A sind Gate-Gräben 202 derart gezeigt, dass sie eine dickere Dielektrikumschicht 226 am Boden des Grabens, wo es eine Überlappung mit dem Driftbereich 206 gibt (dem Transistor-Drain-Anschluss), im Vergleich mit der Dielektrikumschicht entlang der Seitenwände des Gate-Grabens aufweisen. Dies verringert die Gate-Drain-Kapazität Cgd ohne die Leitung des Transistors in Durchlassrichtung zu verschlechtern. Die Schaffung einer dickeren Dielektrikumschicht am Boden des Gate-Grabens kann auf unterschiedliche Weise bewerkstelligt werden. Ein beispielhafter Prozess zum Schaffen der dickeren Dielektrikumschicht ist in der US 6 437 386 B1 für Hurst et al. beschrieben. Eine andere Möglichkeit, die Gate-Drain-Kapazität zu minimieren, ist, einen zentral angeordneten, zweiten, dielektrischen Kern innerhalb des Grabens einzuschließen, der sich von der dielektrischen Auskleidung auf dem Grabenboden nach oben erstreckt. In einer Ausführungsform kann sich der zweite dielektrische Kern insgesamt nach oben erstrecken, um die Dielektrikumschicht über dem leitfähigen Material 210 des Grabens zu kontaktieren. Ein Beispiel dieser Ausführungsform und Abwandlungen davon sind ausführlicher in der US 6 573 560 B1 für Shenoy beschrieben.
  • Eine andere Technik zum Verringern der Gate-Graben-Kapazität Cgd umfasst das Abschirmen des Gates unter Verwendung von einer oder mehreren vorgespannten Elektroden. Gemäß dieser Ausführungsform sind innerhalb des Gate-Grabens und unter dem leitfähigen Material, das die Gate-Elektrode bildet, eine oder mehrere Elektroden gebildet, um das Gate vor dem Driftbereich abzuschirmen, wodurch die Gate-Drain-Überlappungskapazität wesentlich verringert wird. In 3A ist ein Teil einer beispielhaften Ausführungsform eines Trench-MOSFET 300A mit abgeschirmtem Gate gezeigt. Die Gräben 302 in MOSFET 300A umfassen eine Gate-Elektrode 310, und bei diesem Beispiel zwei zusätzliche Elektroden 311a und 311b unter der Gate-Elektrode 310. Die Elektroden 311a und 311b schirmen die Gate-Elektrode 310 davor ab, irgendeine wesentliche Überlappung mit dem Driftbereich 306 zu besitzen, wodurch die Gate-Drain-Überlappungskapazität beinahe beseitigt wird. Die Abschirmelektroden 311a und 311b können unabhängig mit einem optimalen Potenzial vorgespannt sein. In einer Ausführungsform kann eine der Abschirmelektroden 311a oder 311b mit dem gleichen Potenzial wie der Source-Anschluss vorgespannt sein. Ähnlich wie die Doppel-Trench-Struktur kann das Vorspannen der Abschirmelektroden auch beim Aufweiten des Verarmungsbereiches helfen, der an dem Body-Drain-Übergang gebildet wird, was Cgd weiter vermindert. Es ist zu verstehen, dass die Anzahl von Abschirmelektroden 311 abhängig von der Schaltanwendung und insbesondere den Spannungsanforderungen der Anwendung variieren kann. Ähnlich kann die Größe der Abschirmelektroden in einem gegebenen Graben variieren. Beispielsweise kann die Abschirmelektrode 311a größer sein als die Abschirmelektrode 311b. In einer Ausführungsform liegt die kleinste Abschirmelektrode am nächsten bei dem Boden des Grabens, und die Größe der übrigen Abschirmelektroden nimmt allmählich zu, wenn sie sich der Gate-Elektrode nähern. Unabhängig vorgespannte Elektroden innerhalb der Gräben können ebenfalls zu vertikalen Ladungssteuerzwecken verwendet werden, um einen kleineren Vorwärtsspannungsverlust und eine höhere Sperrfähigkeit zu erzielen. Dieser Aspekt der Transistorstruktur, der nachstehend in Verbindung mit Vorrichtungen mit höherer Spannung beschrieben wird, ist auch ausführlicher in der US 2003/0 073 287 A1 mit dem Titel ”Semiconductor Structure with Improved Smaller Forward Voltage Loss and Higher Blocking Capability” von Kocon beschrieben.
  • 3B veranschaulicht eine alternative Ausführungsform für einen Trench-MOSFET mit abgeschirmtem Gate 300B, der die Doppel-Trench-Struktur von 2A mit der abgeschirmten Gate-Struktur von 3A kombiniert. In der in 3B gezeigten beispielhaften Ausführungsform umfasst der Gate-Graben 301 ein Gate-Poly 310 über einem Abschirm-Poly 311 ähnlich dem Graben 302 von MOSFET 300A. MOSFET 300B umfasst jedoch Nicht-Gate-Gräben 301, die tiefer sein können als die Gate-Gräben 302, für vertikale Ladungssteuerzwecke.
  • Während die Ladungssteuergräben 301 eine einzige Schicht aus leitfähigem Material (z. B. Polysilizium) aufweisen, die mit dem Source-Metall an der Oberseite des Grabens verbunden ist, wie in 2A, verwendet die in 3B gezeigte Ausführungsform mehrfach gestapelte Poly-Elektroden 313, die unabhängig vorgespannt sein können. Die Anzahl von Elektroden 313, die in einem Graben gestapelt sind, kann abhängig von den Anwendungsanforderungen variieren, ebenso wie es die Größen der in 3B gezeigten Elektroden 313 können. Die Elektroden können unabhängig vorgespannt oder elektrisch miteinander verbunden sein. Auch die Anzahl von Ladungssteuergräben innerhalb einer Vorrichtung wird von der Anwendung abhängen.
  • Noch eine andere Technik zum verbessern Schaltgeschwindigkeit des Leistungs-MOSFET verringert die Gate-Drain-Kapazität Cgd durch Anwenden einer Doppel-Gate-Struktur. Gemäß dieser Ausführungsform ist die Gate-Struktur innerhalb des Grabens in zwei Segmente aufgespalten: ein erstes Segment, das die herkömmliche Gate-Funktion erfüllt, welche das Schaltsignal empfängt, und ein zweites Segment, das das erste Gate-Segment vor dem Drift-(Drain)-Bereich abschirmt und unabhängig vorgespannt sein kann. Dies verringert die Gate-Drain-Kapazität des MOSFET drastisch. 4A ist ein vereinfachtes partielles Diagramm einer beispielhaften Ausführungsform eines Doppel-Gate-Trench-MOSFET 400A. Wie es in 4A gezeigt ist, weist das Gate des MOSFET 400A zwei Segmente G1 und G2 auf. Anders als die Abschirmelektroden (311a und 311b) in MOSFET 300A von 3A weist das leitfähige Material, das G2 in MOSFET 400A bildet, einen Überlappungsbereich 401 mit dem Kanal auf und wirkt daher als Gate-Anschluss. Dieser sekundäre Gate-Anschluss G2 ist jedoch unabhängig von dem primären Gate-Anschluss G1 vorgespannt und empfängt nicht das gleiche Signal, das den Schalttransistor ansteuert. Stattdessen ist G2 in einer Ausführungsform mit einem konstanten Potenzial knapp über der Schwellenspannung des MOSFET vorgespannt, um den Kanal im Überlappungsbereich 401 zu invertieren. Dies wird sicherstellen, dass ein kontinuierlicher Kanal gebildet wird, wenn ein Übergang von dem sekundären Gate G2 zu dem primären Gate G1 hergestellt wird. Auch ist Cgd verringert, da das Potenzial bei G2 höher ist als das Source-Potenzial, und die Ladungsübertragung von dem Driftbereich weg und in das sekundäre Gate G2 hinein trägt weiter zu einer Verringerung in Cgd bei. In einer anderen Ausführungsform kann das sekundäre Gate G2 statt mit einem konstanten Potenzial mit einem Potenzial über der Schwellenspannung kurz vor dem Schaltereignis vorgespannt werden. In anderen Ausführungsformen kann das Potenzial bei G2 variabel eingerichtet und optimal eingestellt werden, um irgendeinen störenden Abschnitt der Gate-Drain-Kapazität Cgd zu minimieren. Die Doppel-Gate-Struktur kann in MOSFETs mit planarer Gate-Struktur sowie in anderen Typen von Trench-Gate-Leistungsvorrichtungen, die IGBT und dergleichen einschließen, angewandt werden. Abwandlungen an Gate gesteuerten MOS-Vorrichtungen mit Doppel-Gate und Prozesse zur Herstellung derartiger Vorrichtungen sind ausführlicher in der US 2004/0 113 202 A1 mit dem Titel ”Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses” von Kocon et al. beschrieben.
  • Eine andere Ausführungsform für einen verbesserten Leistungs-MOSFET ist in 4B gezeigt, wobei ein beispielhafter MOSFET 400B eine planare Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert. Primäre und sekundäre Gate-Anschlüsse G1 und G2 funktionieren auf eine ähnliche Weise wie die Trench-Doppel-Gate-Struktur von 4A, wobei tiefe Gräben 420 eine Elektrode in dem Driftbereich bereitstellen, um die Ladung auszubreiten und die Durchbruchspannung der Vorrichtung zu erhöhen. In der gezeigten Ausführungsform überlappt das Abschirm- oder sekundäre Gate G2 den oberen Abschnitt des primären Gates G1 und erstreckt sich über der p– Wanne 404 und dem Driftbereich 406. In einer alternativen Ausführungsform erstreckt sich das primäre Gate G1 über Abschirm-/sekundäres Gate G2.
  • Die verschiedenen soweit beschriebenen Techniken, wie etwa Gate-Abschirmung und Trench-Elektroden zur vertikalen Ladungssteuerung können kombiniert werden, um Leistungsvorrichtungen zu erhalten, die laterale und vertikale MOSFETs, IGBTs, Dioden und dergleichen umfassen, deren Leistungskennlinien für eine gegebene Anwendung optimiert sind. Beispielsweise kann die in 4A gezeigte Trench-Doppel-Gate-Struktur vorteilhaft mit vertikalen Ladungssteuerungs-Trench-Strukturen von den in den 3B oder 4B gezeigten Typen kombiniert werden. Eine derartige Vorrichtung würde einen aktiven Graben mit Doppel-Gate-Struktur umfassen, wie es in 4A gezeigt ist, sowie tiefere Ladungssteuergräben, die entweder mit einer einzigen Schicht aus leitfähigem Material im Wesentlichen gefüllt sind (wie in Gräben 420 in 4B), oder durch mehrere gestapelte leitfähige Elektroden (wie in Gräben 301 in 3B). Für laterale Vorrichtungen, in denen der Drain-Anschluss sich auf der gleichen Oberfläche des Substrats wie der Source-Anschluss befindet (d. h. der Strom lateral fließt), würden die Ladungssteuerelektroden, die lateral angeordnet sind, Feldplatten bilden, anstatt dass sie in vertikalen Gräben gestapelt sind. Die Orientierung der Ladungssteuerelektroden ist im Allgemeinen parallel zur Richtung des Stromflusses in dem Driftbereich.
  • In einer Ausführungsform sind die Techniken mit Doppel-Gate und abgeschirmtem Gate innerhalb des gleichen Grabens kombiniert, um Schaltgeschwindigkeits- und Sperrspannungsverbesserungen bereitzustellen. 4C zeigt einen MOSFET 400C, wobei ein Graben 402C ein primäres Gate G1, ein sekundäres Gate G2 und eine Abschirmschicht 411 umfasst, die in einem einzigen Graben gestapelt sind, wie es gezeigt ist. Der Graben 402C kann genauso tief hergestellt werden und kann so viele Abschirmschichten 411 umfassen, wie es die Anwendung verlangt. Die Verwendung des gleichen Grabens für sowohl Ladungsausgleichs- als auch Abschirmelektroden ermöglicht eine höhere Dichte, da sie die Notwendigkeit für zwei Gräben beseitigt und sie zu einem kombiniert. Sie ermöglicht auch eine stärkere Stromausbreitung und einen verbesserten Ein-Widerstand der Vorrichtung.
  • Die so weit beschriebenen Vorrichtungen wenden Kombinationen von abgeschirmtem Gate, Doppel-Gate und andere Techniken an, um parasitäre Kapazität zu verringern. Aufgrund von Störeffekten minimieren jedoch diese Techniken die Gate-Drain-Kapazität Cgd nicht vollständig. In 4D ist eine Teilquerschnittsansicht einer beispielhaften Ausführungsform von MOSFET 400D mit einer tiefen Body-Konstruktion gezeigt. Gemäß dieser Ausführungsform ist die Body-Struktur durch einen Graben 418 gebildet, der durch die Mitte des Mesa geätzt ist, der zwischen den Gate-Gräben 402 gebildet ist und sich so tief oder tiefer als der Gate-Graben 402 erstreckt. Der Body-Graben 418 ist mit Source-Metall gefüllt, wie es gezeigt ist. Die Source-Metallschicht kann ein dünnes wärmebeständiges Metall an der Metall-Diffusionsgrenze (nicht gezeigt) umfassen. In dieser Ausführungsform umfasst die Body-Struktur eine p+ Body-Implantationsschicht 419, die den Body-Graben 418 im Wesentlichen umgibt. Die p+ Implantationsschicht 419 ermöglicht eine zusätzliche Abschirmung, um die Potenzialverteilung innerhalb der Vorrichtung insbesondere nahe bei der Gate-Elektrode zu verändern. In einer in 4E gezeigten alternativen Ausführungsform ist der Body-Graben 418 im Wesentlichen mit Epitaxiematerial unter Verwendung von beispielsweise einer Abscheiung durch selektives epitaktisches Aufwachsen (SEG von selective epitaxial growth) im Wesentlichen gefüllt. Alternativ ist der Body-Graben 418E mit dotiertem Polysilizium im Wesentlichen gefüllt. In jeder dieser beiden Ausführungsformen wird anstelle eines Implantierens eines p+ Abschirmübergangs 419 im Anschluss eine Temperaturbehandlung Dotiermittel von dem gefüllten Body in das Silizium diffundieren, um einen p+ Abschirmübergang 419 zu bilden. Ein Anzahl von Abwandlungen für eine mit einem Graben versehene Body-Struktur und deren Bildung sind ausführlicher in den US 6 437 399 B1 und US 6 110 799 B1 , beide für Huang, beschrieben.
  • In beiden in den 4D und 4E gezeigten Ausführungsformen werden der Abstand L zwischen Gate-Graben 402 und Body-Graben 418 sowie die relativen Tiefen der beiden Gräben gesteuert, um eine umsäumende Gate-Drain-Kapazität zu minimieren. In den Ausführungsformen, die SEG oder mit Poly gefüllte Body-Gräben verwenden, kann der Abstand zwischen den äußeren Rändern der Schicht 419 und der Wand des Gate-Grabens eingestellt werden, indem die Dotierungskonzentration des SEG oder Poly innerhalb des Body-Grabens 418 variiert wird. Die 4F und 4G veranschaulichen den Einfluss des mit einem Graben versehenen tiefen Bodys auf die Verteilung der Potenziallinien innerhalb der Vorrichtung in der Nähe der Gate-Elektrode. Zu Veranschaulichungszwecken verwenden die 4F und 4G MOSFETs mit abgeschirmten Gate-Strukturen. 4F zeigt die Potenziallinien für einen in Sperrrichtung vorgespannten (reverse biased) MOSFET 400F mit abgeschirmtem Gate und einem mit einem Graben versehenen tiefen Body 418, und 4G zeigt die Potenziallinien für einen in Sperrrichtung betriebenen MOSFET 400G mit abgeschirmtem Gate mit einer flachen Body-Struktur. Die Konturlinien in jeder Vorrichtung zeigen die Potenzialverteilung innerhalb der Vorrichtung, wenn sie in Sperrrichtung betrieben ist (d. h. blockierender Aus-Zustand). Die weiße Linie zeigt den Wannenübergang und definiert auch den Boden des Kanals, der sich unmittelbar neben der Gate-Elektrode befindet. Wie es aus den Diagrammen zu sehen ist, gibt es ein niedrigeres Potenzial und ein niedrigeres elektrisches Feld, das an den Kanal und die umgebende Gate-Elektrode für den MOSFET 400F mit einem Graben und einem tiefen Body von 4F angelegt wird. Dieses herabgesetzte Potenzial ermöglicht eine reduzierte Kanallänge, was die Gesamt-Gate-Ladung für die Vorrichtung verringert. Beispielsweise kann die Tiefe des Gate-Grabens 102 auf unter z. B. 0,5 μm verringert werden und kann flacher als der Body-Graben 418 eingerichtet werden, wobei der Abstand L ungefähr 0,5 μm oder kleiner ist. In einer beispielhaften Ausführungsform ist der Abstand L kleiner als 0,3 μm. Ein anderer Vorteil dieser Erfindung ist die Verringerung der Gate-Drain-Ladung Qgd und der Miller-Kapazität Cgd. Je niedriger der Wert dieser Parameter, desto schneller kann die Vorrichtung schalten. Diese Verbesserung wird durch die Verringerung des Potenzials, das unmittelbar neben der Gate-Elektrode vorhanden ist, realisiert. Die verbesserte Struktur hat ein viel niedrigeres Potenzial, das geschaltet werden wird, und der induzierte kapazitive Strom in dem Gate ist viel niedriger. Dies wiederum ermöglicht es dem Gate, schneller zu schalten.
  • Die mit einem Graben versehene tiefe Body-Struktur, wie sie in Verbindung mit den 4D und 4E beschrieben wurde, kann mit anderen Ladungsausgleichstechniken, wie etwa abgeschirmten Gate- oder Doppel-Gate-Strukturen kombiniert werden, um die Schaltgeschwindigkeit, den Ein-Widerstand und die Sperrfähigkeit der Vorrichtung weiter zu verbessern.
  • Die Verbesserungen, die durch die obigen Leistungsvorrichtungen und Abwandlungen davon bereitgestellt werden, haben robuste Schaltelemente für Leistungselektronikanwendungen mit relativ niedriger Spannung ergeben. Niedrige Spannung, so wie es hierin verwendet wird, bezieht sich auf einen Spannungsbereich von beispielsweise ungefähr 30 V–40 V und darunter, obwohl dieser Bereich abhängig von der besonderen Anwendung variieren kann. Anwendungen, die Sperrspannungen wesentlich über diesen Bereich erfordern, benötigen irgendeine Art von konstruktiver Modifikation an dem Leistungstransistor. Typischerweise wird die Dotierungskonzentration in dem Driftbereich des Leistungstransistors reduziert, damit die Vorrichtung höheren Spannungen während des Sperrzustandes tragen kann. Ein eher leicht dotierter Driftbereich führt jedoch zu einer Zunahme des Ein-Widerstandes RDSon des Transistors. der höhere spezifische Widerstand erhöht direkt den Leistungsverlust des Schalters. Der Leistungsverlust hat Bedeutung gewonnen, da die jüngsten Fortschritte bei der Halbleiterherstellung die Packungsdichte der Leistungsvorrichtungen weiter erhöht haben.
  • Es sind Versuche unternommen worden, den Ein-Widerstand und den Leistungsverlust der Vorrichtung zu verbessern, während gleichzeitig die hohe Sperrspannung aufrechterhalten wird. Viele dieser Versuche wenden verschiedene vertikale Ladungssteuertechniken an, um ein weitgehend flaches elektrisches Feld vertikal in der Halbleitervorrichtung zu schaffen. Eine Anzahl von Vorrichtungsstrukturen von dieser Art ist vorgeschlagen worden, welche die laterale Verarmungsvorrichtung, die in den US 6 713 813 B2 mit dem Titel ”Field Effect Transistor Having a Lateral Depletion Structure” von Marchant offenbart ist, und die Vorrichtungen umfassen, die in dem US 6 376 878 B1 von Kocon beschrieben sind.
  • In 6 ist eine vereinfachte Querschnittsansicht eines Leistungs-MOSFETs gezeigt, der für Anwendungen mit höherer Spannung geeignet ist, die auch ein schnelleres Schalten erfordern. Der MOSFET 600 kombiniert eine vertikale Ladungssteuerung, um die Durchbruchspannung zu verbessern, mit einer abgeschirmten Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Wie es in 6 gezeigt ist, ist eine Abschirmelektrode 611 innerhalb des Gate-Grabens 602 zwischen dem leitenden Material des Gates 610 und dem Boden des Grabens angeordnet. Die Elektrode 611 schirmt das Gate des Transistors vor dem darunterliegenden Drain-Bereich (Driftbereich 606) ab, was die Gate-Drain-Kapazität des Transistors signifikant verringert und somit seine maximale Schaltfrequenz erhöht. Dielektrikumgefüllte Gräben 620 mit p-dotierten Auskleidungen 626 helfen, vertikal ein weitgehend flaches elektrisches Feld zu schaffen, um die Durchbruchspannung der Vorrichtung zu verbessern. Im Betrieb reduziert die Kombination aus dielektrikumgefüllten Gräben 620 mit p-leitender Auskleidung 626 und der abgeschirmten Gate-Struktur die parasitäre Kapazität und hilft, den n-Driftbereich zu verarmen, der das elektrische Feld zerstreut, das sich an dem Randabschnitt der Gate-Elektrode konzentriert. Vorrichtungen von dieser Art können in einem HF-Verstärker oder in Hochfrequenz-Schaltanwendungen verwendet werden.
  • 7 zeigt eine alternative Ausführungsform für einen anderen Leistungs-MOSFET, der für Anwendungen mit höherer Spannung und höherer Frequenz geeignet ist. In dem in 7 gezeigten vereinfachten Beispiel kombiniert MOSFET 700 eine vertikale Ladungssteuerung, um eine Durchbruchspannung zu verbessern, mit einer Doppel-Gate-Struktur, die die Schaltgeschwindigkeit verbessert. Ähnlich wie die in 6 gezeigte Vorrichtung wird die vertikale Ladungssteuerung durch die Verwendung von dielektrikumgefüllten Gräben 720 mit p-dotierten Auskleidungen 726 implementiert. Eine Verringerung der parasitären Kapazität wird durch die Verwendung einer Doppel-Gate-Struktur erzielt, wodurch eine primäre Gate-Elektrode G1 vor der Drain (n-Driftbereich 706) durch eine sekundäre Gate-Elektrode G2 abgeschirmt ist. Die sekundäre Gate-Elektrode G2 kann entweder kontinuierlich vorgespannt sein oder nur vor einem Schaltereignis vorgespannt werden, um den Kanal im Bereich 701 zu invertieren und somit einen ununterbrochenen Stromfluss durch einen kontinuierlichen Kanal sicherzustellen, wenn die Vorrichtung eingeschaltet ist.
  • 12 ist eine Querschnittsansicht eines MOSFET 1200, der die Doppel-Gate-Technik mit der Trench-Diodenstruktur kombiniert. Ein aktiver Graben 1202 in MOSFET 1200 umfasst ein primäres Gate G1 und ein sekundäres Gate G2 und arbeitet auf die gleiche Weise wie die aktiven Gräben in dem Doppel-Gate-MOSFET, der in Verbindung mit 4B beschrieben ist. Die Diodengräben 1220 sorgen für einen Ladungsausgleich, um die Sperrspannung der Vorrichtung zu erhöhen, während die aktive Trench-Struktur mit Doppel-Gate die Schaltgeschwindigkeit der Vorrichtung verbessert.
  • Jede der resultierenden Ausführungsformen kann auch mit der Technik des Trench-Bodys kombiniert werden, um die schädliche parasitäre Kapazität weiter zu minimieren, wie es in Verbindung mit MOSFET 400D oder 400E der 4D und E4 beschrieben ist. Andere Abwandlungen und Äquivalente sind möglich. Beispielsweise kann die Anzahl von Bereichen entgegengesetzter Leitfähigkeit innerhalb der Diodengräben variieren, ebenso wie die Tiefe der Diodengräben. Die Polaritäten der Bereiche entgegengesetzter Leitfähigkeit können umgekehrt werden, ebenso wie die Polarität des MOSFET. Auch können irgendwelche der PM-Bereiche unabhängig vorgespannt werden, falls dies erwünscht ist, indem beispielsweise die jeweiligen Bereiche entlang der dritten Dimension und dann hinauf bis zu der Siliziumoberfläche ausgedehnt werden, wo ein elektrischer Kontakt mit diesen vorgenommen werden kann. Darüber hinaus können mehrfache Diodengräben verwendet werden, wie es durch die Größe der Vorrichtung und die Spannungsanforderungen der Anwendung verlangt wird, und die Beabstandung und Anordnung der Diodengräben kann in verschiedenen Streifen- oder zellulären Konstruktionen implementiert sein.
  • In einer anderen Ausführungsform ist eine Klasse von Transistoren vom Akkumulationsmodus vorgesehen, die verschiedene Ladungsausgleichstechniken für einen kleineren Spannungsverlust in Durchlassrichtung und eine höhere Sperrfähigkeit anwenden. Bei einem typischen Transistor vom Akkumulationsmodus gibt es keinen Sperrübergang und die Vorrichtung wird abgeschaltet, indem der Kanalbereich neben dem Gate-Anschluss leicht invertiert wird, um den Stromfluss zu unterbinden. Wenn der Transistor eingeschaltet wird, indem eine Gate-Vorspannung angelegt wird, wird in dem Kanalbereich vielmehr eine Akkumulationsschicht als eine Inversionsschicht gebildet. Da es keine Bildung eines Inversionskanals gibt, ist der Kanalwiderstand minimiert. Zusätzlich gibt es keine PN-Body-Diode in einem Transistor vom Akkumulationsmodus, was die Verluste minimiert, die sonst in bestimmten Schaltkreisanwendungen, wie etwa synchronen Gleichrichtern, auftraten. Der Nachteil der herkömmlichen Vorrichtungen vom Akkumulationsmodus ist, dass der Driftbereich leicht dotiert sein muss, um eine Umkehr-Vorspannung zu unterstützen, wenn sich die Vorrichtung im Blockiermodus befindet. Ein leichter dotierter Driftbereich setzt sich zu einem höheren Ein-Widerstand um. Die hierin beschriebenen Ausführungsformen überwinden diese Einschränkung, indem sie verschiedene Ladungsausgleichstechniken in einer Vorrichtung vom Akkumulationsmodus anwenden.
  • In 14 ist eine vereinfachte Ausführungsform eines beispielhaften Transistors vom Akkumulationsmodus 1400 mit abwechselnden Leitfähigkeitsbereichen gezeigt, die parallel zum Stromfluss angeordnet sind. In diesem Beispiel ist der Transistor 1400 ein n-Kanal-Transistor mit einem Gate-Anschluss, der innerhalb von Gräben 1402 gebildet ist, einem n-leitenden Kanalbereich 1412, der zwischen den Gräben gebildet ist, einem Driftbereich 1406, der säulenartige n-leitende und p-leitende Teilstücke 1403 und 1405 entgegengesetzter Polarität umfasst, und einem n-leitenden Drainbereich 1414. Anders als Transistoren vom Anreichungsmodus umfasst der Transistor 1400 vom Akkumulationsmodus keine sperrende Wanne (p-leitend in diesem Beispiel) oder Body-Bereich, in welchem der Kanal gebildet ist. Stattdessen wird ein leitender Kanal gebildet, wenn eine Akkumulationsschicht in dem Bereich 1412 gebildet wird. Der Transistor 1400 ist normal an oder aus, abhängig von der Dotierungskonzentration von dem Bereich 1412 und dem Dotierungstyp der Gate-Elektrode. Er ist ausgeschaltet, wenn der n-leitende Bereich 1412 vollständig verarmt und leicht invertiert ist. Die Dotierungskonzentrationen in den Bereichen 1403 und 1405 mit entgegengesetzter Polarität werden eingestellt, um die Ladungsausbreitung zu maximieren, was ermöglicht, dass der Transistor höhere Spannungen trägt. Die Verwendung von säulenartigen Bereichen entgegengesetzter Polarität parallel zum Stromfluss flacht die elektrische Feldverteilung ab, erlaubt ihr aber nicht linear von dem Übergang weg abzunehmen, der zwischen den Bereichen 1412 und 1406 gebildet ist. Der Ladungsausbreitungseffekt dieser Struktur erlaubt die Verwendung eines höher dotierten Driftbereiches, was den Ein-Widerstand des Transistors verringert. Die Dotierungskonzentration der verschiedenen Bereiche kann variieren, beispielsweise können n-leitende Bereiche 1412 und 1403 die gleichen oder unterschiedlichen Dotierungskonzentrationen aufweisen. Fachleute stellen fest, dass ein verbesserter p-Kanal-Transistor erhalten werden kann, indem die Polaritäten der verschiedenen Bereiche der in 14 gezeigten Vorrichtung umgekehrt werden. Andere Abwandlungen der säulenartige Bereiche entgegengesetzter Polarität innerhalb des Driftbereiches sind ausführlich in Verbindung mit weiter unten beschriebenen Ultrahochspannungsvorrichtungen beschrieben.
  • 15 ist ein vereinfachtes Diagramm einer anderen Vorrichtung 1500 vom Akkumulationsmodus und mit Trench-Elektroden zu Ladungsausbreitungszwecken. Alle Bereiche 1512, 1506 und 1514 sind vom gleichen Leitfähigkeitstyp, in diesem Beispiel n-leitend. Für eine normal ausgeschaltete Vorrichtung ist das Gate-Polysilizium 1510 p-leitend eingerichtet. Die Dotierungskonzentration vom Bereich 1512 ist derart eingestellt, dass ein verarmter Sperrübergang unter Bedingungen ohne Vorspannung gebildet wird. Innerhalb jedes Grabens 1502 sind ein oder mehrere vergrabene Elektroden 1511 unter der Gate-Elektrode 1510 gebildet, die alle von dielektrischem Material 1508 umgeben sind. Wie es in Verbindung mit dem MOSFET 300A vom Anreicherungsmodus von 3A beschrieben wurde, wirken die vergrabenen Elektroden 1511 als Feldplatten und können, falls es gewünscht ist, auf ein Potenzial vorgespannt werden, das ihre Ladungsausbreitungsfunktion optimiert. Da die Ladungsausbreitung gesteuert werden kann, indem vergrabene Elektroden 1511 unabhängig vorgespannt werden, kann das maximale elektrische Feld signifikant erhöht werden. Ähnlich wie die vergrabenen Elektroden, die im MOSFET 300A angewandt werden, sind unterschiedliche Abwandlungen der Struktur möglich. Beispielsweise können die Tiefe des Grabens 1502 und die Größe und Anzahl von vergrabenen Elektroden 1511 abhängig von der Anwendung variieren. Ladungsausbreitungselektroden können innerhalb von Gräben vergraben sein, die von aktiven Gräben getrennt sind, welche die Transistor-Gate-Elektrode beherbergen, auf eine ähnliche Weise wie die, die für die Trench- oder Grabenstrukturen des MOSFET 300B in 3B gezeigt ist. Ein Beispiel einer derartigen Ausführungsform ist in 16 gezeigt. In dem in 16 gezeigten Beispiel umfasst der n-leitende Bereich 1612 stärker dotierte n+ Source-Bereiche 1603, die optional hinzugefügt werden können. Stark dotierte Source-Bereiche 1603 können sich entlang des oberen Randes eines n-leitenden Bereiches 1612 erstrecken, wie es gezeigt ist, oder können als zwei Bereiche benachbart zu den Grabenwänden entlang des oberen Randes des n-leitenden Bereiches 1612 gebildet sein (in dieser Figur nicht gezeigt). In manchen Ausführungsformen kann der Einschluss von n+ Bereichen 1603 ein Absenken der Dotierungskonzentration des n-leitenden Bereiches 1606 erfordern, um sicherzustellen, dass der Transistor richtig abschaltet. Dieser optional stark dotierte Source-Bereich kann auf die gleiche Weise in jedem der hierin beschriebenen Akkumulationstransistoren verwendet werden.
  • 24 zeigt eine noch andere Ausführungsform für einen Hochspannungs-MOSFET 2400, die die Super-Junction-Technologie mit der Struktur mit abgeschirmten Gate kombiniert. Der MOSFET 2400 ist eine Trench-Gate-Vorrichtung mit einer Gate-Elektrode 2410, die vor dem Driftbereich 2406 mit einer Abschirmelektrode 2411 abgeschirmt ist, ähnlich wie beispielsweise MOSFET 300A in 3A. MOSFET 2400 umfasst auch schwimmende Bereiche 2426 entgegengesetzter Polarität, die im Driftbereich 2406 parallel zum Stromfluss angeordnet sind.
  • Terminierungsstrukturen
  • Diskrete Vorrichtungen der oben beschriebenen verschiedenen Arten weisen eine Durchbruchspannung auf, die durch die zylindrische oder kugelförmige Form des Verarmungsbereiches am Rand des Chips begrenzt ist. Da diese zylindrische oder kugelförmige Durchbruchspannung typischerweise viel niedriger ist als die Parallelebenen-Durchbruchspannung BVpp in der aktiven Fläche der Vorrichtung, muss der Rand der Vorrichtung derart terminiert werden, dass eine Durchbruchspannung für die Vorrichtung erreicht wird, die nahe bei der Durchbruchspannung der aktiven Fläche liegt. Es sind unterschiedliche Techniken entwickelt worden, um das Feld und die Spannung gleichmäßig über die Randterminierungsbreite auszubreiten, um eine Durchbruchspannung zu erzielen, die nahe bei BVpp liegt. Diese umfassen Feldplatten, Feldringe, Übergangsterminierungserweiterung (JTE von junction termination extension) und unterschiedliche Kombinationen dieser Techniken. Das oben erwähnte US 6 429 481 B1 für Mo et al. beschreibtv ein Beispiel einer Feldterminierungsstruktur, die einen tiefen Übergang (tiefer als die Wanne) mit einer darüber liegenden Feldoxidschicht, die das aktive Zellen-Array umgibt, umfasst. In dem Fall eines n-Kanal-Transistors umfasst die Terminierungsstruktur beispielsweise einen tiefen p+ Bereich, der einen PN-Übergang mit dem n-leitenden Driftbereich bildet.
  • In alternativen Ausführungsformen wirken eine oder mehrere ringförmige Gräben, die den Umfang des Zellen-Arrays umgeben, derart, dass das elektrische Feld verringert wird und der Lawinendurchbruch erhöht wird. 25A zeigt ein üblicherweise verwendetes Trench-Layout für einen Trench-Transistor. Aktive Gräben 2502 sind von einem ringförmigen Terminierungsgraben 2503 umgeben. In dieser Struktur verarmen Bereiche 2506, die durch die gepunkteten Kreise am Ende der Mesas gezeigt sind, schneller als andere Bereiche, was ein erhöhtes Feld in dieser Fläche hervorruft, welches die Durchbruchspannung unter Sperrspannungszuständen verringert. Diese Art von Layout ist deshalb auf Vorrichtungen mit niedrigerer Spannung (z. B. < 30 V) beschränkt. Die 25B bis 25F zeigen eine Anzahl von alternativen Ausführungsformen für Terminierungsstrukturen mit unterschiedlichen Trench-Layouts, um die Bereiche mit hohem elektrischem Feld, die in 25A gezeigt sind, zu verringern. Wie es durch die Diagramme zu sehen ist, sind in diesen Ausführungsformen einige oder alle aktive Gräben von dem Terminierungsgraben getrennt. Der Spalt WG zwischen den Enden der aktiven Gräben und dem Terminierungsgraben fungiert, um den Crowding-Effekt des elektrischen Feldes, der in der 25A gezeigten Struktur beobachtet wird, zu verringern. In einer beispielhaften Ausführungsform ist WG ungefähr mit der halben Breite des Mesas zwischen den Gräben eingerichtet. Für Vorrichtungen mit höherer Spannung können mehrfache Terminierungsgraben, wie sie in 25F gezeigt sind, angewandt werden, um die Durchbruchspannung der Vorrichtung weiter zu erhöhen. Das übertragene US 6 683 363 B1 mit dem Titel ”Trench Structure for Semiconductor Devices” von Challa beschreibt Abwandlungen von einigen dieser Ausführungsformen ausführlicher.
  • Die 26A bis 26C zeigen Querschnittsansichten von verschiedenen beispielhaften Grabenterminierungsstrukturen für Trench-MOSFETs mit Ladungsausgleich. In der gezeigten beispielhaften Ausführungsform verwendet MOSFET 2600A eine Struktur mit abgeschirmtem Gate mit einer Schirm-Poly-Elektrode 2611, die unter dem Gate-Poly 2610 innerhalb des aktiven Grabens 2602 vergraben ist. In der in 26A gezeigten Ausführungsform ist der Terminierungsgraben 2603A mit einer relativ dicken Schicht aus einem Dielektrikum (Oxid) 2605A ausgekleidet und mit leitfähigem Material, wie etwa Poly 2607A, gefüllt. Die Dicke der Oxidschicht 2605A, die Tiefe des Terminierungsgrabens 2603A und der Abstand zwischen dem Terminierungsgraben und dem benachbarten aktiven Graben (d. h. die Breite des letzten Mesas) sind durch die Sperrspannung der Vorrichtung im Sperrbetrieb bestimmt. In der in 26A gezeigten Ausführungsform sind die Gräben an der Oberfläche breiter (T-Trench-Struktur) und eine Metallfeldplatte 2609A wird über dem Terminierungsbereich verwendet. In einer alternativen Ausführungsform (die nicht gezeigt ist) kann die Feldplatte aus Polysilizium gebildet sein, indem Poly 2607A innerhalb eines Terminierungsgrabens 2603A über der Oberfläche und über dem Terminierungsbereich (nach links von dem Terminierungsgraben in 26A) ausgedehnt wird. Es sind viele Abwandlungen möglich. Beispielsweise kann ein p+ Bereich (der nicht gezeigt ist) unter den Metallkontakten zu Silizium für einen besseren ohmschen Kontakt hinzugefügt werden. Ein p– Wannen-Bereich 2604 in dem letzten Mesa benachbart zu dem Terminierungsgraben 2603A und sein jeweiliger Kontakt können optional entfernt werden. Es kann auch ein/es können mehrere schwimmende p-leitende Bereich(e) links von dem Terminierungsgraben 2603A (d. h. außerhalb der aktiven Fläche) hinzugefügt werden.
  • In einer anderen Abwandlung ist statt des Füllens des Terminierungsgrabens 2603 mit Poly eine Poly-Elektrode in dem unteren Abschnitt des Grabens innerhalb eines oxidgefüllten Grabens vergraben. Diese Ausführungsform ist in 26B gezeigt, wobei annähernd die Hälfte des Terminierungsgrabens 2603B mit Oxid 2605B gefüllt ist und die untere Hälfte eine Polyelektrode 2607B aufweist, die innerhalb des Oxids vergraben ist. Die Tiefe des Grabens 2603B und die Höhe des vergrabenen Polys 2607B können auf der Basis der Vorrichtungsverarbeitung variiert werden. In einer noch anderen Ausführungsform, die in 26C gezeigt ist, ist ein Terminierungsgraben 2603C mit einem Dielektrikum ohne darin vergrabenes nicht leitendes Material im Wesentlichen gefüllt. Für alle drei in den 26A, B und C gezeigten Ausführungsformen kann die Breite des letzten Mesas, das den Terminierungsgraben von dem letzten aktiven Graben trennt, verschieden sein von der Breite des typischen Mesas, das zwischen zwei aktiven Gräben gebildet ist, und kann derart eingestellt sein, dass ein optimaler Ladungsausgleich in dem Terminierungsbereich erzielt wird. Alle oben in Verbindung mit der in 26A gezeigten Struktur beschriebenen Abwandlungen können auf jene, die in den 26B und 26C gezeigt sind, angewandt werden. Darüber hinaus stellen Fachleute fest, dass, obgleich die Terminierungsstrukturen ihren für eine Vorrichtung mit abgeschirmtem Gate beschrieben worden sind, ähnliche Strukturen als Terminierungsbereiche für alle der verschiedenen oben beschriebenen Vorrichtungen auf Trench-Basis implementiert sein können.
  • Für Vorrichtungen mit niedriger Spannung kann es sein, dass die Eckenkonstruktionen für den Grabenterminierungsring nicht kritisch sind. Jedoch kann bei Vorrichtungen mit höherer Spannung die Rundung der Ecken des Terminierungsrings mit einem größeren Krümmungsradius erwünscht sein. Je höher die Spannungsanforderungen der Vorrichtung, desto größer kann der Krümmungsradius an den Ecken des Terminierungsgrabens sein. Ebenso kann die Anzahl von Terminierungsringen erhöht werden, wenn die Vorrichtungsspannung zunimmt. 27 zeigt eine beispielhafte Vorrichtung mit zwei Terminierungsgräben 2703-1 und 2703-2, die einen relativ größeren Krümmungsradius aufweisen. Die Beabstandung zwischen den Gräben kann auch auf der Basis der Spannungsanforderungen der Vorrichtung eingestellt werden. In dieser Ausführungsform entspricht der Abstand S1 zwischen Terminierungsgräben 2703-1 und 2703-2 annähernd dem doppelten Abstand zwischen dem ersten Terminierungsgraben 2703-1 und dem Ende der aktiven Gräben.
  • Prozesstechniken
  • Bislang ist eine Anzahl von unterschiedlichen Vorrichtungen mit Trench-Strukturen, die mehrfache vergrabene Elektroden oder Dioden aufweisen, beschrieben worden. Um diese Trench-Elektroden vorzuspannen, lassen es diese Vorrichtungen zu, dass ein elektrischer Kontakt mit jeder der vergrabenen Schichten hergestellt werden kann. Hierin ist eine Anzahl von Verfahren zum Bilden der Trench-Strukturen mit vergrabenen Elektroden und zum Herstellen eines Kontakts mit den vergrabenen Poly-Schichten innerhalb der Gräben offenbart. In einer Ausführungsform sind Kontakte mit Trench-Poly-Schichten an den Rand des Chips hergestellt. 30A zeigt ein Beispiel einer Randkontaktierung für eine Trench-Vorrichtung 3000 mit zwei Poly-Schichten 3010 und 3020. 30A zeigt eine Querschnittsansicht der Vorrichtung entlang der Längsachse eines Grabens. Gemäß dieser Ausführungsform, bei der der Graben in der Nähe des Randes des Chips endet, sind zu Kontaktzwecken Poly-Schichten 3010 und 3020 bis zur Oberfläche des Substrats geführt. Öffnungen 3012 und 3022 in dielektrischen (oder Oxid-)Schichten 3030 und 3040 lassen einen Metallkontakt zu den Poly-Schichten zu. Die 30B bis 30F veranschaulichen verschiedene Verarbeitungsschritte, die bei der Bildung der Randkontaktstruktur von 30A enthalten sind. In 30B wird eine dielektrische (z. B. Siliziumdioxid-)Schicht 3001 oben auf einer Epitaxieschicht 3006 strukturiert, und die freigelegte Oberfläche des Substrats wird geätzt, um einen Graben 3002 zu bilden. Eine erste Oxidschicht 3003 wird dann über der oberen Oberfläche des Substrats einschließlich des Grabens gebildet, wie es in 30C gezeigt ist. Eine erste Schicht aus leitfähigem Material (Polysilizium) 3010 wird anschließend oben auf der Oxidschicht 3003 gebildet, wie es in 30D gezeigt ist. Nach 30E wird die Poly-Schicht 3010 innerhalb des Grabens weggeätzt und eine andere Oxidschicht 3030 wird über dem Poly 3010 gebildet. Ähnliche Schritte werden ausgeführt, um den zweiten Oxid-Poly-Oxid-Sandwich zu bilden, wie es in 30F gezeigt ist, wobei die obere Oxidschicht 3040 derart gezeigt ist, dass sie geätzt ist, um Öffnungen 3012 und 3022 für eine Metallkontaktschicht zu Poly-Schichten 3010 bzw. 3020 herzustellen. Die letzten Schritte können für zusätzliche Poly-Schichten wiederholt werden, und Poly-Schichten können durch die darüber liegende Metallschicht miteinander verbunden werden, falls dies erwünscht ist.
  • In einer anderen Ausführungsform werden Kontakte zu mehrfachen Poly-Schichten in einem gegebenen Graben in der aktiven Fläche der Vorrichtung anstelle entlang des Randes des Chips hergestellt. 31A zeigt ein Beispiel der Kontaktstruktur einer aktiven Fläche für mehrfache vergrabene Poly-Schichten. In diesem Beispiel zeigt eine Querschnittsansicht entlang der Längsachse des Grabens eine Poly-Schicht 3110, die den Gate-Anschluss bereitstellt, und Poly-Schichten 3111a und 3111b, die zwei Abschirmschichten bereitstellen. Während drei separate Metallleitungen 3112, 3122 und 3132 derart gezeigt sind, dass sie einen Kontakt mit den Abschirm-Poly-Schichten herstellen, können sie alle miteinander verbunden und an den Source-Anschluss der Vorrichtung angeschlossen sein, oder irgendeine andere Kontaktierungskombination kann verwendet werden, wie es durch die besondere Anwendung verlangt wird. Ein Vorteil dieser Struktur ist die planare Natur des Kontakts im Vergleich mit der in 30A gezeigten Multilayer-Randkontaktstruktur.
  • Die 31B bis 31M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche für einen Graben mit zwei Poly-Schichten. Dem Ätzen von Gräben 3102 in 31B folgt das Bilden eines Abschirmoxids 3108 in 31C. Anschließend wird Abschirmpolysilizium 3111 abgeschieden und in den Gräben eingelassen, wie es in 31D gezeigt ist. Abschirm-Poly 3111 wird zusätzlich in 31E mit Ausnahme von Stellen eingelassen, an denen ein Abschirmkontakt an der Oberfläche des Substrats erwünscht ist. In 31E schützt eine Maske 3109 das Poly innerhalb des mittleren Grabens vor einem weiteren Ätzen. In einer Ausführungsform wird diese Maske an unterschiedlichen Stellen entlang unterschiedlicher Gräben aufgebracht, so dass für beispielsweise den mittleren Graben das Abschirm-Poly in anderen Abschnitten des Grabens in der dritten Dimension (nicht gezeigt) eingelassen ist. In einer anderen Ausführungsform wird das Abschirm-Poly 3111 innerhalb eines oder mehrerer ausgewählter Gräben in der aktiven Fläche entlang der gesamten Länge des Grabens maskiert. Das Abschirmoxid 3108 wird dann geätzt, wie es in 31F gezeigt ist, und anschließend wird eine dünne Schicht aus Gate-Oxid 3108a über die Oberseite des Substrats hinweg gebildet, nachdem die Maske 3109 entfernt worden ist, wie es in 31G gezeigt ist. Dem folgt eine Gate-Poly-Abscheidung und dessen Einlassen (31H, eine p– Wannen-Implantation und Eintreibung (31I) und eine n+ Source-Implantation (31J). Die 31K, 31L und 31M zeigen jeweils die Schritte der BPSG-Abscheidung, des Kontaktätzens und der starken p+ Body-Implantation gefolgt von Metallisierung. 31N zeigt eine Querschnittsansicht einer alternativen Ausführungsform für eine Abschirmkontaktstruktur einer aktiven Fläche, wobei ein Abschirm-Poly 3111 eine relativ breite Plattform oben auf dem Abschirmoxid bildet. Dies vereinfacht die Kontaktierung des Abschirm-Polys, führt aber eine Topografie ein, die den Fertigungsprozess weiter verkompliziert.
  • Eine vereinfachte Layoutansicht von oben nach unten einer beispielhaften Trench-Vorrichtung mit einer Abschirmkontaktstruktur einer aktiven Fläche ist in 32A gezeigt. Eine Maske, die eine Abschirm-Poly-Vertiefung zeigt, verhindert das Einlassen des Abschirm-Polys an einer Stelle 3211C in dem aktiven Bereich sowie in dem Umfangsabschirmungsgraben 3213. Eine Modifikation dieser Technik verwendet eine ”hundeknochenartige” Form für die Abschirm-Poly-Vertiefungsmaske, die einen breiten Bereich am Schnittpunkt mit jedem Graben 3202 mit einem Kontakt mit dem Abschirm-Poly bereitstellt. Dies lässt zu, dass das Abschirm-Poly in dem maskierten Bereich ebenfalls eingelassen wird, aber bis zu der ursprünglichen Oberfläche des Mesas, wodurch Topografie beseitigt wird. Die Layoutansicht von oben nach unten für eine alternative Ausführungsform ist in 32B gezeigt, wobei Gräben einer aktiven Fläche mit dem Umfangsgraben verbunden sind. In dieser Ausführungsform verhindert die Abschirm-Poly-Vertiefungsmaske das Einlassen des Abschirm-Polys entlang der Länge eines ausgewählten Grabens (mittlerer Graben in dem gezeigten Beispiel) für einen Kontakt des Abschirmgrabens einer aktiven Fläche mit Source-Metall. Die 32C und 32D sind vereinfachte Layoutdiagramme, die zwei unterschiedliche Ausführungsformen zum Herstellen eines Kontakts mit dem Umfangsgraben in einer Trench-Vorrichtung mit einer unterbrochenen Trench-Struktur. In diesen Figuren sind aktive Gräben 3202 und ein Umfangsgraben 3213 durch eine einzige Linie zu Darstellungszwecken gezeigt. In 32C sind Verlängerungen oder Finger von einem Umfangs-Gate-Poly-Kanal 3210 in Bezug auf Umfangsabschirm-Poly-Finger gestaffelt, um die Umfangskontakte von dem Umfangsgraben weg zu beabstanden. Eine Source- und Abschirmkontaktfläche 3215 stellt auch einen Kontakt mit Abschirm-Poly in dem aktiven Bereich an Stellen 3211C her, wie es gezeigt ist. Die in 32D gezeigte Ausführungsform beseitigt die Verschiebung zwischen aktiven und Umfangsgräben, um eine mögliche Einschränkung zu vermeiden, die aus Grabenteilungsanforderungen entsteht. In dieser Ausführungsform sind die aktiven Gräben 3202 und horizontalen Verlängerungen von dem Umfangsgraben 3213 ausgerichtet und Fenster 3217 in dem Gate-Poly-Kanal 3210 lassen zu, dass Kontakte mit Abschirm-Poly um den Umfang herum hergestellt werden können. Kontakte einer aktiven Fläche werden an Stellen 3211C wie bei vorhergehenden Ausführungsformen hergestellt.
  • Eine alternative Ausführungsform zum Kontaktieren von Trench-Abschirm-Poly-Schichten in der aktiven Fläche ist in 33A gezeigt. In dieser Ausführungsform erstreckt sich das Abschirm-Poly, anstelle dass es eingelassen ist, vertikal über einen wesentlichen Teil des aktiven Grabens bis zu der Siliziumoberfläche. Nach 33A teilt der Abschirm-Poly 3311 das Gate-Poly 3310 in zwei, da es sich entlang der Höhe des Grabens 3302 vertikal erstreckt. Die zwei Gate-Poly-Segmente sind in der dritten Dimension an einer geeigneten Stelle innerhalb des Grabens oder wenn sie den Graben verlassen, verbunden. Ein Vorteil dieser Ausführungsform ist die Fläche, die eingespart wird, indem ein Source-Poly-Kontakt innerhalb des aktiven Grabens hergestellt wird, anstatt dass ein Siliziumraum verwendet wird, der für den mit einem Graben versehenen Poly-Kontakt vorgesehen wäre. Die 33B bis 33M veranschaulichen ein Beispiel eines Prozessablaufs zum Bilden einer Abschirmkontaktstruktur einer aktiven Fläche von der in 33A gezeigten Art. Dem Ätzen von Gräben 3302 in 33B folgt das Bilden eines Abschirmoxids 3308 in 33C. Anschließend wird Abschirm-Polysilizium 3311 innerhalb der Gräben abgeschieden, wie es in 33D gezeigt ist. Abschirm-Poly 3311 wird geätzt und in den Gräben eingelassen, wie es in 33E gezeigt ist. Anschließend wird Abschirmoxid 3308 geätzt, wie es in 33F gezeigt ist, wobei ein freigelegter Abschnitt des Abschirm-Polysiliziums 3311 belassen wird, der zwei Mulden an seinen Seiten innerhalb des Grabens bildet. Eine dünne Schicht aus Gate-Oxid 3308a wird dann über der Oberseite des Substrats, den Seitenwänden der Gräben und den Mulden innerhalb der Gräben, gebildet, wie es in 33G gezeigt ist. Dem folgt eine Abscheidung und ein Einlassen von Gate-Poly (33H), p– Wannen-Implantation und Eintreiben (33I) und n+ Source-Implantation (33J). Die 33K, 33L und 33M zeigen die Schritte einer BPSG-Abscheidung, eines Kontaktätzens und einer starken p+ Body-Implantation, gefolgt von einer Metallisierung. Abwandlungen dieses Prozessablaufs sind möglich. Beispielsweise können durch Umordnen von einigen der Prozessschritte die Prozessschritte, die das Gate-Poly 3310 bilden, vor den Schritten durchgeführt werden, die das Abschirm-Poly 3311 bilden.
  • Spezifische Prozessrezepturen und -parameter und Abwandlungen davon zum Durchführen von vielen der Schritte in den obigen Prozessabläufen sind allgemein bekannt. Für eine gegebene Anwendung können bestimmte Prozessrezepturen, Chemikalien und Materialtypen fein abgestimmt werden, um die Herstellbarkeit und das Leistungsvermögen der Vorrichtung zu verbessern. Verbesserungen können von dem Ausgangsmaterial aus vorgenommen werden, d. h. dem Substrat, auf dem der epitaktische (Epi) Driftbereich gebildet wird. In den meisten Leistungsanwendungen ist eine Reduktion des Ein-Widerstands RDSon des Transistors erwünscht. Der ideale Ein-Widerstand eines Leistungstransistors ist eine strenge Funktion des kritischen Feldes, welches definiert ist als das maximale elektrische Feld in der Vorrichtung unter Durchbruchbedingungen. Der spezifische Ein-Widerstand des Transistors kann signifikant verringert werden, wenn die Vorrichtung aus einem Material gefertigt wird, das ein kritisches Feld aufweist, das höher ist als das von Silizium, vorausgesetzt, dass eine vernünftige Beweglichkeit aufrechterhalten bleibt. Obgleich viele der Merkmale der Leistungsvorrichtungen, einschließlich die Strukturen und Prozesse, soweit im Kontext eines Siliziumsubstrats beschrieben worden sind, sind andere Ausführungsformen, die anderes Substratmaterial als Silizium verwenden, möglich. Gemäß einer Ausführungsform sind die hierin beschriebenen Leistungsvorrichtungen aus einem Substrat gefertigt, das aus einem Material mit breiter Bandlücke hergestellt ist, welches beispielsweise Siliziumcarbid (SiC), Galliumnitrid (GaN), Galliumarsenid (GaAs), Indiumphosphid (InP), Diamant und dergleichen umfasst. Diese Materialien mit breiter Bandlücke zeigen ein kritisches Feld, das höher ist als das kritische Feld für Silizium, und können eine signifikante Verringerung des Ein-Widerstandes des Transistors zulassen.
  • Ein anderer primärer Beiträger für den Ein-Widerstand eines Transistors ist die Dicke und Dotierungskonzentration des Driftbereichs. Der Driftbereich ist typischerweise durch epitaktisch aufgewachsenes Silizium gebildet. Um RDSon zu verringern, ist es erwünscht, die Dicke des Epi-Driftbereichs zu minimieren. Die Dicke der Epi-Schicht wird teilweise durch die Art des Ausgangssubstrats vorgeschrieben. Beispielsweise ist ein mit rotem Phosphor dotiertes Substrat eine übliche Art von Ausgangssubstratmaterial für diskrete Halbleitervorrichtungen. Eine Eigenschaft von Phosphoratomen ist jedoch, dass sie in Silizium schnell diffundieren. Die Dicke des Epi-Bereichs, der oben auf dem Substrat gebildet wird, wird deshalb derart bestimmt, dass die Diffusion von Phosphoratomen nach oben aus dem darunter liegenden stark dotierten Substrat ausgeglichen wird.
  • Es gibt eine Anzahl von anderen konstruktiven und verarbeitungstechnischen Aspekten des Leistungstransistors und anderer Leistungsvorrichtungen, die deren Leistungsvermögen signifikant beeinflussen können. Die Form des Grabens ist ein Beispiel. Um die potentiell beschädigenden elektrischen Felder zu verringern, die dazu neigen, sich um die Ecken des Grabens herum zu konzentrieren, ist es erwünscht, scharfe Ecken zu vermeiden und statt dessen Gräben zu bilden, die gerundete Ecken aufzuweisen. Um die Zuverlässigkeit zu verbessern, ist es auch erwünscht, Grabenseitenwände mit glatten Oberflächen zu besitzen. Die unterschiedlichen Ätzchemikalien bieten einen Ausgleich zwischen mehreren Antworten, wie etwa: Siliziumätzrate, Selektivität gegenüber der Ätzmaske, Ätzprofil (Seitenwandwinkel), Rundung der oberen Ecke, Seitenwandrauheit und Rundung des Grabenbodens. Eine Chemikalie mit Fluor, beispielsweise SF6, liefert eine hohe Siliziumätzrate (größer als 1,5 μm/min), gerundete Grabengründe und ein gerades Profil. Der Nachteil der Fluorchemikalie sind raue Seitenwände und Schwierigkeiten mit der Steuerung der Oberseite des Grabens (kann wieder eintretend sein). Eine Chlorchemikalie, beispielsweise Cl2, liefert glattere Seitenwände und eine bessere Steuerung des Ätzprofils und der Oberseite des Grabens. Der Ausgleich mit der Chlorchemikalie betrifft eine niedrigere Siliziumätzrate (kleiner als 1,0 μm/min) und ein geringeres Runden des Grabenbodens.
  • Wie es oben in Verbindung mit verschiedenen Transistoren mit abgeschirmten Gate-Strukturen beschrieben wurde, isoliert eine Schicht aus dielektrischem Material die Abschirmelektrode vor der Gate-Elektrode. Diese Zwischenelektroden-Dielektrikumschicht, die manchmal als das Zwischen-Poly-Dielektrikum oder IPD bezeichnet wird, muss auf eine robuste und zuverlässige Weise gebildet werden, so dass sie der Potentialdifferenz standhalten kann, die zwischen der Abschirmelektrode und der Gate-Elektrode vorhanden sein kann. Mit erneutem Bezug auf die 31E, 31F und 31G ist ein vereinfachter Ablauf für die relevanten Verarbeitungsschritte gezeigt. Nach dem Rückätzen des Abschirm-Polys 3111 innerhalb des Grabens (31E) wird die Abschirmdielektrikumschicht 3108 auf das gleiche Niveau wie das Abschirm-Poly 3111 rückgeätzt (31F). Anschließend wird eine Gate-Dielektrikumschicht 3108a auf der oberen Oberfläche des Siliziums gebildet, wie es in 31G gezeigt ist. Bei diesem Schritt wird die IPD-Schicht gebildet. Ein Artefakt dieses Abschirmdielektrikum-Vertiefungsätzens ist die Bildung von flachen Mulden auf der oberen Oberfläche des Abschirmdielektrikums, die auf beiden Seiten der Abschirmelektrode verbleiben.
  • Eine Anzahl von oben beschriebenen Trench-Vorrichtungen umfasst eine Grabenseitenwanddotierung zu Ladungsausgleichszwecken. Beispielsweise weisen alle in den 6 bis 7 gezeigten Ausführungsformen irgendeine Art von Grabenseitenwand-Dotierungsstruktur auf. Seitenwanddotierungstechniken sind aufgrund von den physikalischen Randbedingungen von schmalen, tiefen Gräben und/oder senkrechter Seitenwand des Grabens in gewisser Weise beschränkt. Gasförmige Quellen oder Implantierungen unter einem Winkel können verwendet werden, um die dotierten Bereiche der Grabenseitenwand zu bilden. In einer Ausführungsform benutzt eine verbesserte Dotierungstechnik für die Grabenseitenwand eine Plasmadotierungstechnologie oder eine Dotierungstechnologie mit gepulstem Plasma. Diese Technologie benutzt eine gepulste Spannung, die an den Wafer angelegt wird, der in einem Plasma von Dotiermittelionen eingeschlossen ist. Die angelegte Spannung beschleunigt die Ionen von dem Kathodenschirm in Richtung und in den Wafer. Die angelegte Spannung ist gepulst und die Dauer wird fortgesetzt, bis die gewünschte Dosis erreicht ist. Diese Technik ermöglicht ein Implantieren von vielen dieser Trench-Vorrichtungen mit anpassungsfähigen Dotierungstechniken. Zusätzlich reduziert der hohe Durchsatz dieses Prozesses die Gesamtkosten des Herstellungsprozesses.
  • Fachleute werden feststellen, dass die Verwendung von Plasmadotierungstechnologie oder Dotierungstechnologie mit gepulstem Plasma nicht auf Graben-Ladungsausgleichsstrukturen begrenzt ist, sondern auch auf andere Strukturen angewandt werden kann, die Trench-Terminierungsstrukturen und Trench-Drain-, Source- oder Body-Verbindungen umfassen. Beispielsweise kann dieses Verfahren dazu verwendet werden, die Grabenseitenwände von Strukturen mit abgeschirmtem Graben zu dotieren, wie etwa jene, die in Verbindung mit den 4D, 4E, 6, 7 beschrieben wurden. Zusätzlich kann diese Technik verwendet werden, um einen gleichmäßig dotierten Kanalbereich zu bilden. Die Eindringung des Verarmungsbereiches in den Kanalbereich (p– Wannen-Übergang), wenn die Leistungsvorrichtung in Sperrrichtung vorgespannt oder betrieben ist, wird durch die Ladungskonzentration auf beiden Seiten des Übergangs gesteuert. Wenn die Dotierungskonzentration in der Epi-Schicht hoch ist, kann eine Verarmung in dem Übergang ein Punch-Through zulassen, um die Durchbruchspannung zu begrenzen, oder eine längere Kanallänge als sie erwünscht ist, um den Ein-Widerstand niedrig zu halten, erfordern. Um die Verarmung in den Kanal zu minimieren, kann eine höhere Kanaldotierungskonzentration erforderlich sein, die bewirken kann, dass der Schwellenwert zunimmt. Da der Schwellenwert durch die Spitzenkonzentration unter der Source in einem Trench-MOSFET bestimmt wird, kann eine gleichmäßige Dotierungskonzentration in dem Kanal einen besseren Ausgleich zwischen Kanallänge und Durchbruch bereitstellen.
  • Andere Verfahren, die angewandt werden können, um eine gleichmäßigere Kanalkonzentration zu erhalten, umfassend das Bilden des Kanalübergangs unter Verwendung eines Epitaxieprozesses, unter Verwendung von Mehrfach-Energieimplantationen und anderen Techniken zum Schaffen eines abrupten Übergangs. Eine andere Technik wendet einen Ausgangswafer mit einer leicht dotierten Deckschicht an. Auf diese Weise wird Kompensation minimiert und Aufwärtsdiffusion kann begrenzt werden, um ein gleichmäßigeres Kanaldotierungsprofil zu schaffen.
  • Eine Graben-Vorrichtung kann Nutzen aus der Tatsache ziehen, dass der Schwellenwert durch die Kanaldotierungskonzentration entlang der Grabenseitenwände festgelegt wird. Ein Prozess, der eine hohe Dotierungskonzentration von den Gräben weg zulässt, während ein niedriger Schwellenwert aufrechterhalten wird, kann helfen, den Punch-Through-Mechanismus zu verhindern. Das Vorsehen der p– Wannen-Dotierung vor dem Gate-Oxidationsprozess erlaubt eine Segregation von p-leitenden Fremdstoffen der Wanne, z. B. Bor, in das Grabenoxid, um die Konzentration in dem Kanal zu verringern, wodurch der Schwellenwert vermindert wird. Wenn dies mit den obigen Techniken kombiniert wird, kann dies eine kürzere Kanallänge ohne Punch-Through ergeben.
  • Manche Leistungsanwendungen erfordern das Messen des Betrags an Strom, der durch den Leistungstransistor fließt. Dies wird typischerweise bewerkstelligt, indem ein Teil des Gesamtvorrichtungsstroms isoliert und gemessen wird, der dann dazu verwendet wird, den Gesamtstrom zu extrapolieren, der durch die Vorrichtung fließt. Der isolierte Teil des Gesamtvorrichtungsstromes fließt durch eine Strommess- oder -detektionsvorrichtung, die ein Signal erzeugt, das die Größe des isolierten Stromes angibt und das dann dazu verwendet wird, den Gesamtvorrichtungsstrom zu bestimmen. Diese Anordnung ist allgemein als Stromspiegel bekannt. Der Strom erfassende Transistor wird gewöhnlich monolithisch mit der Leistungsvorrichtung gefertigt, wobei beide Vorrichtungen ein gemeinsames Substrat (Drain) und Gate teilen. 60 ist ein vereinfachtes Diagramm eines MOSFET 6000 mit einer Strommessvorrichtung 6002. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird zwischen dem Haupttransistor und dem Strommessabschnitt 6002 proportional zu den aktiven Gebieten eines jeden aufgeteilt. Der Strom, der durch den Haupt-MOSFET 6000 fließt, wird somit berechnet, indem der Strom durch die Messvorrichtung gemessen und er dann mit dem Verhältnis der aktiven Fläche multipliziert wird.
  • Verschiedene Verfahren zum Isolieren der Strommessvorrichtung von der Hauptvorrichtung sind in der übertragenen US-Patentanmeldung NR. 10/315,719 mit dem Titel ”Method of Isolating the Current Sense on Power Devices While Maintaining a Continuous Strip Cell” für Yedinak et al. beschrieben, deren Offenbarungsgehalt hierin durch Bezugnahme vollständig mit eingeschlossen ist. Ausführungsformen zum Integrieren der Messvorrichtung zusammen mit unterschiedlichen Leistungsvorrichtungen, die jene mit Ladungsausgleichsstrukturen umfassen, werden nachstehend beschrieben. Gemäß einer Ausführungsform wird in einem Leistungstransistor mit Ladungsausgleichsstrukturen und einer monolithisch integrierten Strommessvorrichtung die Strommessfläche vorzugsweise mit der gleichen kontinuierlichen MOSFET-Struktur sowie der Ladungsausgleichsstruktur gebildet. Ohne eine Kontinuität in der Ladungsausgleichsstruktur aufrecht zu erhalten, wird die Durchbruchspannung der Vorrichtung aufgrund einer Fehlanpassung in der Ladung verschlechtert, was dazu führt, dass der spannungstragende Bereich nicht vollständig verarmt wird. 61A zeigt eine beispielhafte Ausführungsform für einen Ladungsausgleichs-MOSFET 6100 mit einer planaren Gate-Struktur und einer isolierten Strommessstruktur 6115. In dieser Ausführungsform umfasst die Ladungsausgleichsstruktur Säulen 6126 entgegengesetzter Leitfähigkeit (in diesem Beispiel p-leitend), die innerhalb eines (n-leitenden) Driftbereichs 6104 gebildet sind. Die p-leitenden Säulen 6126 können beispielsweise als dotierte Polysilizium- oder epi-gefüllte Gräben gebildet sein. Wie es in 61A gezeigt ist, behalten die Ladungsausgleichsstrukturen die Kontinuität unter der Strommessstruktur 6115. Das Messanschlussflächenmetall 6113, das die Fläche der Oberfläche der Strommessvorrichtung 6115 bedeckt, ist von dem Source-Metall 6116 durch den dielektrischen Bereich 6117 getrennt. Es ist zu verstehen, dass Strommessvorrichtungen mit ähnlichen Strukturen mit irgendeiner der anderen hierin beschriebenen Leistungsvorrichtungen integriert werden können. Beispielsweise zeigt 61B ein Beispiel davon, wie eine Strommessvorrichtung mit einem Trench-MOSFET mit abgeschirmtem Gate integriert sein kann, wobei ein Ladungsausgleich erhalten werden kann, indem die Tiefe des Grabens eingestellt und das Abschirm-Poly innerhalb des Grabens vorgespannt wird.
  • Es gibt eine Anzahl von Leistungsanwendungen, bei denen es erwünscht ist, Dioden auf dem gleichen Chip wie der Leistungstransistor zu integrieren. Derartige Anwendungen umfassen eine Temperaturmessung, einen Schutz vor elektrostatischer Entladung (ESD), aktives Klemmen und Spannungsteilung, neben anderen. Zur Temperaturmessung werden beispielsweise ein oder mehrere in Reihe geschaltete Dioden monolithisch mit dem Leistungstransistor integriert, wobei die Anoden- und Kathodenanschlüsse der Diode heraus zu separaten Bond-Pads geführt werden, oder mit monolithischen Steuerschaltkreiskomponenten, die leitende Verbindungen verwenden, verbunden werden. Die Temperatur wird durch die Änderung der Spannung (Vf) in Durchlassrichtung der Diode (oder Dioden) gemessen. Beispielsweise mit einer geeigneten Verbindung mit dem Gate-Anschluss des Leistungstransistors wird die Gate-Spannung, wenn das Vf der Diode mit der Temperatur abfällt, heruntergezogen, was den Strom, der durch die Vorrichtung fließt, verringert, bis die gewünschte Temperatur erreicht ist.
  • 62A zeigt eine beispielhafte Ausführungsform für einen MOSFET 6200A mit Reihen-Temperaturmessdioden. Der MOSFET 6200A umfasst eine Diodenstruktur 6215, bei der dotiertes Polysilizium mit abwechselnder Leitfähigkeit drei Reihen-Temperaturmessdioden bildet. In dieser veranschaulichenden Ausführungsform wendet der MOSFET-Abschnitt der Vorrichtung 6200A p-leitende, epi-gefüllte Ladungsausgleichsgräben an, die Bereiche entgegengesetzter Leitfähigkeit innerhalb eines n-leitenden Epi-Driftbereichs 6204 bilden. Wie es gezeigt ist, behält die Ladungsausgleichsstruktur vorzugsweise eine Kontinuität unter der Temperaturmessdiodenstruktur 6215. Die Diodenstruktur ist oben auf einer Felddielektrikum-(Oxid-)Schicht 6219 oben auf der Oberfläche des Siliziums gebildet. Ein p-leitender Übergangsisolationsbereich 6221 kann wahlweise unter die Dielektrikumschicht 6219 diffundiert sein. Eine Vorrichtung 6200B ohne diesen p-leitenden Übergang ist in 62B gezeigt. Um sicherzustellen, dass Reihen-Dioden, die in Durchlassrichtung vorgespannt sind, erhalten werden, wird ein Kurzschlussmetall 6223 verwendet, um die P/N+ Übergänge kurzzuschließen, die in Sperrrichtung vorgespannt sind. In einer Ausführungsform wird p+ implantiert und über die Übergänge hinweg diffundiert, um eine N+/P/P+/N+ Struktur zu bilden, wobei p+ unter Kurzschlussmetallen 6223 erscheint, um den ohmschen Kontakt zu erhalten. Für die entgegengesetzte Polarität kann N+ ebenfalls über den N/P+ Übergang diffundiert werden, um eine P+/N/N+/P+ Struktur zu bilden. Fachleute werden wieder feststellen, dass diese Art von Temperaturmessdiodenstruktur in irgendeiner der vorhergehenden Leistungsvorrichtungen in Kombination mit vielen anderen hierin beschriebenen Merkmalen angewandt werden kann. 62C zeigt beispielsweise einen MOSFET 6200C mit einer Struktur mit abgeschirmtem Trench-Gate, bei der das Abschirm-Poly zum Ladungsausgleich verwendet werden kann.
  • In einer anderen Ausführungsform wird durch Anwenden ähnlicher Isolationstechniken, wie sie in Vorrichtung 6200 für Temperaturmessdioden gezeigt sind, ein asymmetrischer ESD-Schutz implementiert. Für ESD-Schutzzwecke wird ein Ende der Diodenstruktur elektrisch mit dem Source-Anschluss und das andere Ende mit dem Gate-Anschluss der Vorrichtung verbunden. Alternativ wird ein symmetrischer ESD-Schutz erhalten, indem N+/P/N+ Übergänge Rückseite an Rückseite kurzgeschlossen werden, wie es in den 63A und 63B gezeigt ist. Der in 63A gezeigte beispielhafte MOSFET 6300A wendet eine planare Gate-Struktur an und benutzt Säulen entgegengesetzter Leitfähigkeit zum Ladungsausgleich, wohingegen der in 63B gezeigte beispielhafte MOSFET 6300B eine Trench-Gate-Vorrichtung mit einer abgeschirmten Gate-Struktur ist. Um Ungleichmäßigkeiten im Ladungsausgleich zu verhindern, ist die Ladungsausgleichsstruktur unter dem Gate-Pad-Metall und irgendwelchen anderen Steuerelementanschlussflächen fortgesetzt.
  • Beispielhafte ESD-Schutzschaltkreise sind in den 64A bis 64D gezeigt, wobei die Hauptvorrichtung, deren Gate durch die oben beschriebenen Diodenstrukturen geschützt ist, irgendeine der hierin beschriebenen Leistungsvorrichtungen sein kann, die irgendeine der Ladungsausgleichstechniken oder andere Techniken verwendet. 64A zeigt ein vereinfachtes Diagramm für einen asymmetrischen isolierten Poly-Dioden-ESD-Schutz, wohingegen 64B einen normalen Rückseite-an-Rückseiteisolierten Poly-Dioden-ESD-Schutzschaltkreis zeigt. Der in 64C gezeigte ESD-Schutzschaltkreis verwendet einen NPN-Transistor für ein BVcer-Snap-Back. Das Subscript ”cer” in BVcer bezieht sich auf einen Bipolar-Transistor mit einem in Sperrrichtung vorgespannten Kollektor-Emitter-Übergang, bei dem eine Verbindung mit der Basis einen Widerstand verwendet, um den Basisstrom zu steuern. Ein niedriger Widerstand bewirkt, dass der größte Teil des Emitterstroms durch die Basis entfernt wird, wobei verhindert wird, dass der Emitter-Basis-Übergang einschaltet, das heißt Minoritätsladungsträger zurück in den Kollektor injiziert werden. Der Einschaltzustand kann durch den Widerstandswert eingestellt werden. Wenn Ladungsträger zurück in den Kollektor injiziert werden, kann die zu tragende Spannung zwischen dem Emitter und dem Kollektor vermindert werden – ein Phänomen, das als ”Snap-Back” bezeichnet wird. Der Strom, bei dem das BVcer-Snap-Back ausgelöst wird, kann festgelegt werden, indem der Wert des Basis-Emitter-Widerstandes RBE eingestellt wird. 64D zeigt einen ESD-Schutzschaltkreis, der einen siliziumgesteuerten Gleichrichter oder SCR und eine Diode verwendet, wie es gezeigt ist. Indem eine Gate-Kathoden-Kurzschlussstruktur verwendet wird, kann der Auslösestrom gesteuert werden. Die Diodendurchbruchspannung kann verwendet werden, um die Spannung, bei der der SCR umschaltet, zu verschieben. Die monolithische Diodenstruktur, wie sie oben beschrieben ist, kann in jedem von diesen und anderen ESD-Schutzschaltkreisen angewandt werden.
  • Bei manchen Leistungsanwendungen ist eine wichtige Leistungskennlinie einer Leistungsschaltvorrichtung ihr Ersatzreihenwiderstand oder ESR (equivalent series resistance), der ein Maß der Impedanz des Schaltanschlusses oder Gates ist. Beispielsweise in synchronen Tiefsitzstellern, die Leistungs-MOSFETs verwenden, hilft ein niedrigeres ESR, Schaltverluste zu vermindern. Im Fall von Trench-Gate-MOSFETs wird deren Gate-ESR zum großen Teil durch die Abmessungen der mit Polysilizium gefüllten Gräben bestimmt. Die Länge der Gate-Gräben kann beispielsweise durch Packungseinschränkungen begrenzt werden, wie etwa die minimale Größe des Drahtbondpads. Es ist bekannt, dass ein Aufbringen eines Silizidfilms auf Polysilizium den Widerstand des Gates senkt. Das Implementieren eines silizierten Polys in Trench-MOSFETs stellt jedoch eine Anzahl von Herausforderungen. In typischen planaren, diskreten MOS-Strukturen kann das Gate-Poly siliziert werden, nachdem die Übergänge implantiert und auf ihre jeweiligen Tiefen hineingetrieben worden sind. Für Trench-Gate-Vorrichtungen, bei denen das Gate-Poly eingelassen ist, wird das Aufbringen eines Silizids komplizierter. Die Verwendung eines herkömmlichen Silizids begrenzt die maximale Temperatur, der ein Wafer einer Nach-Silizidbehandlung ausgesetzt werden kann, auf ungefähr weniger als 900°C. Dies stellt eine signifikante Einschränkung beim Stadium des Fertigungsprozesses dar, wenn Diffusionsbereiche, wie etwa Sourcen, Drains und Wannen gebildet werden. Das typischste Metall, das für Silizide verwendet wird, ist Titan. Andere Metalle, wie etwa Wolfram, Tantal, Kobalt und Platin können ebenfalls verwendet werden, was eine Nach-Silizidbehandlung mit höherem Wärmebudget zulässt, was wiederum eine größere Verarbeitungsbreite bietet. Der Gate-ESR kann auch durch verschiedene Layouttechniken verringert werden.
  • Nachstehend sind verschiedene Ausführungsformen zum Bilden von Leistungsschaltvorrichtungen mit Ladungsausgleich und niedrigerem ESR beschrieben. In einer in 65 gezeigten Ausführungsform umfasst ein Prozess 6500 das Bilden von Gräben mit einer unteren Elektrode, die an einem unteren Abschnitt des Grabens zu Abschirmungs- und/oder Ladungsausgleichszwecken gebildet ist (Schritt 6502). Dem folgt ein Abscheiden und Ätzen einer IPD-Schicht (Schritt 6504). Die IPD-Schicht kann durch bekannte Prozesse gebildet werden. Alternativ kann irgendeiner der oben in Verbindung mit den 45 bis 50 beschriebenen Prozessen zur Bildung der IPD-Schicht verwendet werden. Als Nächstes wird eine obere Elektrode oder ein Gate-Poly unter Verwendung bekannter Prozesse bei Schritt 6506 abgeschieden und geätzt. Dem folgt ein Implantieren und Eintreiben der Wannen- und Source-Bereiche (Schritt 6508). Nach Schritt 6508 wird Silizid auf das Gate-Poly bei Schritt 6510 aufgebracht. Dem folgt anschließend eine Abscheidung und Planarisierung eines Dielektrikums bei Schritt 6512. In einer Abwandlung dieses Prozesses wird Schritt 6512, bei dem das dielektrische Feld abgeschieden und planarisiert wird, zuerst durchgeführt, und anschließend werden Kontaktlöcher geöffnet, um die Source/den Body und das Gate zu erreichen, wonach Silizidkontakte gebildet werden. Diese beiden Ausführungsformen beruhen darauf, dass der starke Body-Implantationsbereich durch ein Ausheilen bei niedriger Temperatur aktiviert wird, die niedriger ist als der Silizidfilmübergangspunkt.
  • In einer anderen Ausführungsform wird das Poly-Gate durch ein Metall-Gate ersetzt. Gemäß dieser Ausführungsform wird das Metall-Gate durch Abscheiden von z. B. Ti unter Verwendung einer kollimierten Quelle gebildet, um die Füllfähigkeit in einer Trench-Struktur zu verbessern. Nach dem Aufbringen des Metall-Gates und sobald die Übergänge implantiert und eingetrieben worden sind, umfassen Wahlmöglichkeiten für Dielektrika HDP und TEOS, um das Gate von den Source/Body-Kontakten zu isolieren. In alternativen Ausführungsformen wird ein Damascene, oder Doppel-Damascene-Ansatz mit verschiedenen Wahlmöglichkeiten für Metall von Aluminium- bis Kupfer-Deckmetallen verwendet, um den Gate-Anschluss zu bilden.
  • Das Layout des Gate-Leiters kann auch den Gate-ESR und die gesamte Schaltgeschwindigkeit der Vorrichtung beeinflussen.
  • Obgleich das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung angibt, sind viele Alternativen, Modifikationen und Äquivalente möglich. Beispielsweise sind viele der Ladungsausgleichstechniken hierin im Zusammenhang mit einem MOSFET und insbesondere mit einem Trench-Gate-MOSFET beschrieben. Fachleute werden feststellen, dass die gleichen Techniken auf andere Vorrichtungsarten angewandt werden können, die IGBTs, Thyristoren, Dioden oder planare MOSFETs sowie laterale Vorrichtungen umfassen. Aus diesen und anderen Gründen sollte deshalb die obige Beschreibung nicht als den Schutzumfang der Erfindung, welcher durch die beigefügten Ansprüche definiert ist, einschränkend betrachtet werden.

Claims (11)

  1. Halbleitervorrichtung (3300) mit: – einem Driftbereich (3306) von einem ersten Leitfähigkeitstyp, – einem Wannenbereich (p), der sich über dem Driftbereich (3306) erstreckt und einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, – einer Mehrzahl von aktiven Gräben (3302), die sich durch den Wannenbereich (p) und in den Driftbereich (3306) erstrecken, wobei innerhalb eines jeden der Mehrzahl von aktiven Gräben (3302) gebildet sind: – eine erste leitfähige Gate-Elektrode (3310), die entlang einer ersten Grabenseitenwand angeordnet und gegenüber dieser isoliert ist, – eine zweite leitfähige Gate-Elektrode (3310), die entlang einer zweiten Grabenseitenwand angeordnet und gegenüber dieser isoliert ist, – eine leitfähige Abschirmelektrode (3311), die zwischen der ersten (3310) und der zweiten (3310) leitfähigen Gate-Elektrode angeordnet ist, wobei die Abschirmelektrode (3311) gegenüber der ersten (3310) und der zweiten (3310) Gate-Elektrode isoliert ist und sich tiefer in den Graben (3302) erstreckt als die erste (3310) und die zweite (3310) Gate-Elektrode, wobei sich das leitfähige Abschirm-Poly vertikal bis zu der Siliziumoberfläche entlang der Höhe des Grabens erstreckt, bis oberhalb einer Hohe der ersten und zweiten leitfähigen Gate-Elektroden, – Source-Bereichen (n+) mit dem ersten Leitfähigkeittyp, die innerhalb des Wannenbereichs (p) und benachbart zu der Mehrzahl von aktiven Gräben (3302) gebildet sind, und – einem Umfangsgraben (2603A, 3213), der sich zumindest teilweise um die Mehrzahl von aktiven Gräben (3302) erstreckt, so dass zumindest einige der Gräben (3302) der Mehrzahl von aktiven Gräben (3302) senkrecht zu dem Umfangsgraben (2603A, 3213) sind, wobei die leitfähige Abschirmelektrode (3311) mit der Source-Metallisierung elektrisch leitend verbunden ist, wobei der Umfangsgraben (2603A, 3213) mit einem Dielektrikum (2605A) ausgekleidet und mit leitfähigem Material (2607A) gefüllt ist, wobei die erste leitfähige Gate-Elektrode (3310) und die zweite leitfähige Gate-Elektrode (3310) entlang einer dritten Dimension innerhalb der Mehrzahl von aktiven Gräben (3302) verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Umfangsgraben (3213) nicht an die Mehrzahl von aktiven Gräben anschließt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Umfangsgraben an die Mehrzahl von aktiven Gräben anschließt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der Umfangsgraben (2603A) im wesentlichen mit einer Schicht eines leitfähigen Materials (2607A) gefüllt ist, das gegenüber den Grabenseitenwänden isoliert (2605A) ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der erste Abstand etwa die Hälfte des zweiten Abstands beträgt.
  6. Halbleitervorrichtung nach Anspruch 1, mit einem Terminierungsgraben (2603A) am äußeren Umfang der Mehrzahl von aktiven Gräben (2602), wobei der Terminierungsgraben (2603A) im wesentlichen mit einem leitfähigen Material (2607A) gefüllt ist, das gegenüber den Grabenseitenwänden isoliert (2605A) ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei ein Mesa, das zwischen dem Terminierungsgraben und einem aktiven Graben, der zu dem Terminierungsgraben benachbart ist, gebildet ist, einen Bereich vom zweiten Leitfähigkeitstyp (2604) aber keine Source-Bereiche aufweist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei der Wannenbereich (2604) über einen Body-Graben kontaktiert ist, der in einen zentralen Bereich eines Mesas zwischen zwei benachbarten aktiven Gräben hinein geätzt ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei sich der Body-Graben tiefer in den Wannenbereich erstreckt als die Source-Bereiche.
  10. Halbleitervorrichtung nach Anspruch 8, wobei sich der Body-Graben (418) tiefer als der Wannenbereich erstreckt.
  11. Halbleitervorrichtung nach Anspruch 8, mit einem Bereich hoher Dotiermittelkonzentration (419) des zweiten Leitfähigkeitstyps, der sich zumindest unterhalb des Body-Grabens (418) befindet.
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