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DE102013101113B4 - Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung - Google Patents

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DE102013101113B4
DE102013101113B4 DE102013101113.6A DE102013101113A DE102013101113B4 DE 102013101113 B4 DE102013101113 B4 DE 102013101113B4 DE 102013101113 A DE102013101113 A DE 102013101113A DE 102013101113 B4 DE102013101113 B4 DE 102013101113B4
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trench
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source
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Po-Chih Su
Hsueh-Liang Chou
Chung-Wai Ng
Ruey-Hsin Liu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Vorrichtung (100), die Folgendes umfasst:einen ersten Drain-/Source-Kontaktanschluss (112), der über einer ersten Seite eines Substrats (104) gebildet ist, wobei der erste Drain-/Source-Kontaktanschluss (112) mit einem ersten Drain-/Source-Bereich (110) verbunden ist;einen zweiten Drain-/Source-Kontaktanschluss (102), der über einer zweiten Seite des Substrats (104) gebildet ist, wobei der zweite Drain-/Source-Kontaktanschluss (102) mit einem zweiten Drain-/Source-Bereich (124) verbunden ist; undeinen Graben (132), der zwischen dem ersten Drain-/Source-Kontaktanschluss (112) und dem zweiten Drain-/Source-Kontaktanschluss (102) gebildet ist, wobei der Graben (132) Folgendes umfasst:eine erste Gate-Elektrode (128);eine zweite Gate-Elektrode (128), wobeidie erste Gate-Elektrode (128) und die zweite Gate-Elektrode (128) in einem unteren Abschnitt des Grabens (132) gebildet sind;zwei Drain-Drift-Bereiche (122), die entlang von Seitenwänden eines oberen Abschnittes des Grabens (132) gebildet sind, wobei die unteren Bereiche der Drain-Drift-Bereiche (122) annähernd auf gleicher Höhe mit den oberen Abschnitten der Gate-Elektroden (128) angeordnet sind, undeine Feldplatte (116), die zwischen der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode (128) gebildet ist, wobei die Feldplatte (116) mit dem zweiten Drain-/Source-Bereich (124) elektrisch verbunden ist.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie ist aufgrund von Verbesserungen in der Integrationsdichte von verschiedenartigen elektronischen Komponenten (zum Beispiel von Transistoren, Dioden, Widerständen, Kondensatoren, etc.) schnell gewachsen. Zum größten Teil resultiert diese Verbesserung in der Integrationsdichte aus einer Verkleinerung des Halbleiter-Prozessknotens (zum Beispiel Verkleinern der Prozessknoten auf den sub-20nm-Knoten hin). Um Halbleiterbauteile herunterzuskalieren, werden neue Techniken benötigt, um die Leistung der elektronischen Komponenten von einer Generation zur nächsten beizubehalten. Zum Beispiel sind für Hochleistungsanwendungen ein geringer Betriebswiderstand, eine geringe Gate-Ladung und Leistungstransistoren mit einer hohen Durchschlagspannung wünschenswert.
  • Mit der Entwicklung der Halbleitertechnologien wurden in heutigen integrierten Schaltkreisen Metall-Oxid-Halbleiter(MOS)-Transistoren umfassend eingesetzt. MOS-Transistoren sind spannungsgesteuerte Bauteile. Wenn an das Gate eines MOS-Transistors eine Steuerspannung angelegt wird und die Steuerspannung größer als ein Schwellwert des MOS-Transistors ist, entsteht zwischen Drain und Source des MOS-Transistors eine leitende Verbindung. Als Folge fließt zwischen Drain und Source des MOS-Transistors ein Strom. Wenn jedoch die Steuerspannung, die an das Gate des MOS-Transistors angelegt ist, kleiner als der Schwellwert des MOS-Transistors ist, ist der MOS-Transistor abgeschaltet.
  • MOS-Transistoren können in zwei Hauptkategorien eingeteilt werden. Einerseits in n-Kanal-MOS-Transistoren; und andererseits in p-Kanal-MOS-Transistoren. Weiterhin können MOS-Transistoren nach einem Strukturunterschied in zwei Unterkategorien eingeteilt werden, nämlich in planare MOS-Transistoren und in vertikale MOS-Transistoren.
  • Vertikale Leistungs-MOS-Transistoren sind umfassend für Hochspannungs- und Stromanwendungen verwendet worden, da sie eine geringe Gate-Betriebsleistung, eine schnelle Schaltgeschwindigkeit und einen geringen Betriebswiderstand aufweisen. In einem vertikalen Leistungs-MOSFET sind Drain und Source auf gegenüberliegenden Seiten eines Wafers angeordnet. Zwischen Drain und Source eines vertikalen Leistungs-MOS-Transistors kann eine Grabenstruktur gebildet sein.
  • Aus der Druckschrift US 2009 / 0 053 869 A1 ist ein Verfahren zur Herstellung einer integrierten Schaltung bekannt, die einen in einem Graben angeordneten Grabentransistor umfasst. Der Grabentransistor umfasst Drift-Bereiche, die entlang einer unteren Seite des Grabens gebildet sein können.
  • In der Druckschrift US 6 316 807 B1 wird eine Halbleitervorrichtung beschrieben, die eine Grabenstruktur umfasst, die Drift-Bereiche aufweist, die auf Seitenwänden des Grabens ausgebildet sind.
  • Die Druckschrift US 2004 / 0 256 666 A1 offenbart einen Trench-Lateral-Leistungs-MOSFET, der eine erste Diffusionszone umfasst, die zu einer Driftzone werden kann, und eine zweite Diffusionszone auf der Bodenfläche eines Grabens umfasst, die zu einer Source-Zone werden kann.
  • Aus der Druckschrift DE 11 2004 003 046 B4 ist eine Halbleitervorrichtung bekannt, die eine Doppel-Gate-Struktur mit Trench-Elektroden zur vertikalen Ladungssteuerung kombiniert. Die Gate-Struktur ist innerhalb eines Grabens in 2 Segmente aufgespalten: ein erstes Segment, dass eine herkömmliche Gate-Funktion erfüllt und ein zweites Segment, dass das erste Gate-Segment vor einem Drift-(Drain)-Bereich abschirmt und unabhängig vorgespannt sein kann.
  • Figurenliste
  • Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie ihrer Vorteile wird nun Bezug auf die folgenden Beschreibungen zusammen mit den beigefügten Zeichnungen genommen, in denen:
    • 1 eine Schnittansicht eines Bottom-Source-Grabenleistungs-MOSFET gemäß einer Ausführungsform darstellt;
    • 2 eine Schnittansicht eines Halbleiterbauteils darstellt, das einen Bottom-Source-Grabenleistungs-MOSFET gemäß einer Ausführungsform umfasst;
    • 3 eine Schnittansicht eines Substrates gemäß einer Ausführungsform darstellt;
    • 4 eine Schnittansicht des Halbleiterbauteils aus 3 darstellt, nachdem gemäß einer Ausführungsform von dem Substrat eine Epitaxialschicht gewachsen ist;
    • 5 eine Schnittansicht des Halbleiterbauteils aus 4 darstellt, nachdem gemäß einer Ausführungsform von der p-leitenden Epitaxialschicht eine weitere Epitaxialschicht gewachsen ist;
    • 6 eine Schnittansicht des Halbleiterbauteils aus 5 darstellt, nachdem gemäß einer Ausführungsform auf dem Halbleiterbauteil eine dielektrische Schicht abgeschieden wurde;
    • 7 eine Schnittansicht des Halbleiterbauteils aus 6 darstellt, nachdem gemäß einer Ausführungsform auf der dielektrischen Schicht eine Hartmaskenschicht abgeschieden wurde;
    • 8 eine Schnittansicht des Halbleiterbauteils aus 7 darstellt, nachdem gemäß einer Ausführungsform in den Epitaxialschichten ein erster Graben gebildet wurde;
    • 9 eine Schnittansicht des Halbleiterbauteils aus 8 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine erste dielektrische Gate-Schicht gebildet wurde;
    • 10 eine Schnittansicht des Halbleiterbauteils aus 9 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine Gate-Elektrodenschicht gebildet wurde;
    • 11 eine Schnittansicht des Halbleiterbauteils aus 10 darstellt, nachdem gemäß einer Ausführungsform auf die Gate-Elektrodenschicht ein Ätzprozess angewendet wurde;
    • 12 eine Schnittansicht des Halbleiterbauteils aus 11 darstellt, nachdem gemäß einer Ausführungsform ein n+-Bereich gebildet wurde;
    • 13 eine Schnittansicht des Halbleiterbauteils aus 12 darstellt, nachdem gemäß einer Ausführungsform zwei n-leitende Drain-Drift-Bereiche gebildet wurden;
    • 14 eine Schnittansicht des Halbleiterbauteils aus 13 darstellt, nachdem gemäß einer Ausführungsform in dem Graben und auf der Oberfläche des Halbleiterbauteils eine Oxidschicht abgeschieden wurde;
    • 15 eine Schnittansicht des Halbleiterbauteils aus 14 darstellt, nachdem gemäß einer Ausführungsform auf den Bodenabschnitt der Oxidschicht ein anisotroper Ätzprozess angewendet wurde;
    • 16 eine Schnittansicht des Halbleiterbauteils aus 15 darstellt, nachdem gemäß einer Ausführungsform ein zweiter Graben gebildet wurde;
    • 17 eine Schnittansicht des Halbleiterbauteils aus 16 darstellt, nachdem gemäß einer Ausführungsform ein p+-Bereich gebildet wurde;
    • 18 eine Schnittansicht des Halbleiterbauteils aus 17 darstellt, nachdem gemäß einer Ausführungsform in dem Graben eine Feldplatte gebildet wurde;
    • 19 eine Schnittansicht des Halbleiterbauteils aus 18 darstellt, nachdem gemäß einer Ausführungsform auf die Feldplatte ein Rückätzprozess angewendet wurde;
    • 20 eine Schnittansicht des Halbleiterbauteils aus 19 darstellt, nachdem gemäß einer Ausführungsform auf die obere Oberfläche des Halbleiterbauteils ein Prozess zur Entfernung der Hartmaske angewendet wurde;
    • 21 eine Schnittansicht des Halbleiterbauteils aus 20 darstellt, nachdem gemäß einer Ausführungsform in der n-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde;
    • 22 eine Schnittansicht des Halbleiterbauteils aus 21 darstellt, nachdem gemäß einer Ausführungsform in dem Graben ein dielektrischer Bereich gebildet wurde; und
    • 23 eine Schnittansicht des Halbleiterbauteils aus 22 darstellt, nachdem gemäß einer Ausführungsform Drain- und Source Kontaktanschlüsse gebildet wurden.
  • Ziffern und Symbole, die in den unterschiedlichen Figuren einander entsprechen, beziehen sich im Allgemeinen, wenn nicht anders angegeben, auf einander entsprechende Teile. Die Figuren sollen die relevanten Einzelheiten der verschiedenartigen Ausführungsformen deutlich veranschaulichen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Die vorliegende Offenbarung beschreibt Ausführungsformen in einem konkreten Zusammenhang, nämlich Bottom-Source-Leistungs-Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs).
  • 1 ist eine Schnittansicht eines Bottom-Source-Grabenleistungs-MOSFETs gemäß einer Ausführungsform. Wie in 1 gezeigt, sind ein Source-Kontaktanschluss 102 und ein Drain-Kontaktanschluss 112 des Bottom-Source-Grabenleistungs-MOSFET 100 auf gegenüberliegenden Seiten eines Wafers gefertigt. Insbesondere ist der Source-Kontaktanschluss 102 unter einem p+-Substrat 104 gebildet. Der Drain-Kontaktanschluss 112 ist über einem p+-Substrat 104 gebildet. Der Bottom-Source-Grabenleistungs-MOSFET 100 umfasst weiterhin eine p-leitende Epitaxialschicht 106, die von dem p+-Substrat 104 gewachsen ist. Ein n+-Source-Bereich 124 ist in der p-leitenden Epitaxialschicht 106 gebildet.
  • Ein n+-Drain-Bereich 110 ist unter dem Drain-Kontaktanschluss 112 gebildet. Eine n-leitende Epitaxialschicht 108 ist zwischen dem n+-Drain-Bereich 110 und der p-leitenden Epitaxialschicht 106 gebildet.
  • Wie in 1 gezeigt, kann zwischen dem n+-Source-Bereich 124 und dem Drain-Kontaktanschluss 112 ein Graben 132 gebildet sein. Der Graben umfasst eine Feldplatte 116, eine Oxidschicht 114, eine erste dielektrische Gate-Schicht 902, eine zweite dielektrische Gate-schicht 1402 und zwei Gate-Bereiche 128. Die Gate-Bereiche 128 sind in der unteren Hälfte des Grabens 132 gebildet. Die Feldplatte 116 ist zwischen zwei Gate-Bereichen 128 gebildet und über einen p+-Bereich 126 und das p+-Substrat 104 elektrisch mit dem Source-Kontaktanschluss (sog. Kontakt-„Plug“) 102 verbunden.
  • Im Vergleich zu herkömmlichen Graben-MOS-Transistoren, die in einem Gate-Graben einen einzigen Gate-Bereich aufweisen, hat der Bottom-Source-Grabenleistungs-MOSFET 100 einen vergleichsweise kleinen Gate-Bereich, da der Gate-Bereich, wie in 1 gezeigt, in zwei kleinere Gate-Bereiche aufgeteilt ist. Zusätzlich ist die Feldplatte 116 eingebracht, um die Öffnung zwischen den in 1 gezeigten Gate-Bereichen zu füllen. Aufgrund einer verringerten Fläche des Gate-Bereiches ist die Gate-Ladung des Bottom-Source-Grabenleistungs-MOSFET 100 entsprechend verringert. Kurz ausgedrückt ergibt sich daraus, dass die Feldplatte 116 mit dem Kontaktanschluss 102 verbunden ist, das vorteilhafte Merkmal einer verbesserten Gate-Ladungskapazität. Als Folge können die Schaltverluste des Bottom-Source-Grabenleistungs-MOSFET 100 verringert werden.
  • Die Oxidschicht 114, die erste dielektrische Gate-Schicht 902 und die zweite dielektrische Gate-Schicht 1402 füllen den freien Raum des Grabens 132, sodass die Gate-Bereiche 128, die Feldplatte 116 und der Drain-Kontaktanschluss 112 gegeneinander isoliert sind. Gemäß einer Ausführungsform wirkt die zweite dielektrische Gate-Schicht 1402 als Isolationsschicht zwischen der Feldplatte 116 und den Gate-Bereichen 128. Die zweite dielektrische Gate-Schicht 1402 hat eine Dicke von D1, die in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm liegt.
  • Der Bottom-Source-Grabenleistungs-MOSFET 100 kann zwei n-leitende Drain-Drift (NDD)-Bereiche umfassen, die entlang des Außenumfanges des Grabens gebildet sind. Die NDD-Bereiche 122 sind zu dem Graben symmetrisch. Die NDD-Bereiche 122 sind eine Verlängerung des Drains und sind elektrisch mit dem Drain-Kontaktanschluss 112 verbunden.
  • In einer Ausführungsform wird der Drain-Bereich des Bottom-Source-Grabenleistungs-MOSFET 100 durch den n+-Drain-Bereich 110, die n-leitende Epitaxialschicht 108 und die NDD-Bereiche 122 gebildet. Um den Drain-Bereich mit den äußeren Schaltkreisen (nicht gezeigt) zu verbinden, ist der Drain-Bereich mit dem Drain-Kontaktanschluss 112 verbunden. Um die Gate-zu-Drain-Kapazität zu verringern, können die NDD-Bereiche 122 entlang der Gate-Bereiche 128 gebildet werden. Insbesondere werden die Gate-Bereiche 128 in einem NDD-Ionenimplantationsprozess als Ionenimplantationsmasken verwendet, um zu verhindern, dass die Ionen aus den NDD-Bereichen in die Bereiche eintreten, die unter den oberen Bereichen der Gate-Bereiche 128 angeordnet sind. Als Folge liegen die unteren Abschnitte der NDD-Bereiche 122 auf gleicher Höhe wie die oberen Abschnitte der Gate-Bereiche 128.
  • 2 zeigt eine Schnittansicht eines Halbleiterbauteils gemäß einer Ausführungsform, welches einen Bottom-Source-Grabenleistungs-MOSFET umfasst. Das Halbleiterbauteil 200 beinhaltet vier Bereiche, nämlich einen ersten Bereich 202 zur Bildung eines Bottom-Source-Grabenleistungs-MOSFET-Bauteils, einen zweiten Bereich 204 zur Bildung eines planaren NMOS-Bauteils, einen dritten Bereich 206 zur Bildung eines planaren PMOS-Bauteils, einen vierten Bereich 208 zur Bildung eines Niederspannungs-NMOS-Bauteils und einen fünften Bereich 210 zur Bildung eines Niederspannungs-PMOS-Bauteils. Jeder der Bereiche 202, 204, 206, 208 und 210 wird durch Isolationsbereiche, wie zum Beispiel durch flache Grabenisolations-(STI=„shallow trench isolation“)-Bereiche, definiert. Alternativ können Feldoxide zu Isolationsbereichen ausgebildet sein.
  • Wie in 2 gezeigt, wird zur Integration des Bottom-Source-Grabenleistungs-MOSFET-Bauteils mit den seitlichen MOS-Bauteilen (zum Beispiel einem planaren NMOS-Bauteil) ein tiefer p-Topf, wie in 2 gezeigt, verwendet, um die seitlichen MOS-Bauteile von dem Bottom-Source-Grabenleistungs-MOSFET Bauteil zu isolieren. Der Bottom-Source-Grabenleistungs-MOSFET 100, der in 1 gezeigt ist, bringt das vorteilhafte Merkmal mit sich, dass die Bottom-Source-Grabenleistungs-MOSFET-Struktur mit seitlichen MOS-Bauteilen integrierbar ist. Daher kann der bestehende Herstellungsprozess für seitliche Bauteile weiterhin verwendet werden. Der bestehende Herstellungsprozess für seitliche Bauteile hilft die Herstellungskosten eines Bottom-Source-Grabenleistungs-MOSFET zu reduzieren.
  • Die 3 bis 22 zeigen Zwischenschritte bei der Herstellung des Bottom-Source-Grabenleistungs-MOSFET 100, der in 1 gezeigt ist, gemäß einer Ausführungsform. 3 zeigt eine Schnittansicht eines Substrates 104 gemäß einer Ausführungsform. Das Substrat 104 kann aus Silizium, aus Siliziumgermanium, aus Siliziumcarbit oder Ähnlichem bestehen. Gemäß einer Ausführungsform kann das Substrat 104 ein p+-Substrat sein, das mit einem p-leitenden Fremdstoff, wie Bor, Indium oder Ähnlichem dotiert ist. Das Substrat 104 weist eine Dotierungsdichte auf, die in einem Bereich von etwa 1018 / cm3 bis etwa 1021 / cm3 liegt.
  • 4 zeigt eine Schnittansicht des in 3 gezeigten Halbleiterbauteils, nachdem von dem p-leitenden Substrat 104 gemäß einer Ausführungsform eine Epitaxialschicht gewachsen ist. Die p-leitende Epitaxialschicht 106 ist von dem p-leitenden Substrat 104 gewachsen. Das epitaktische Wachstum der p-leitenden Epitaxialschicht 106 kann unter Verwendung geeigneter Halbleiterherstellungsprozesse, wie chemischer Aufdampfung (CVD), chemischer Aufdampfung bei ultrahohem Vakuum (UHV-CVD) und Ähnliche, ausgeführt werden. Gemäß einer Ausführungsform weist die p-leitende Epitaxialschicht 106 eine Dotierungsdichte auf, die in einem Bereich von etwa 1014 / cm3 bis etwa 1016 / cm3 liegt.
  • 5 zeigt eine Schnittansicht des in 4 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine weitere Epitaxialschicht von der p-leitenden Epitaxialschicht gewachsen ist. Die n-leitende Epitaxialschicht 108 ist von der p-leitenden Epitaxialschicht 106 gewachsen. Das epitaktische Wachstum der n-leitenden Epitaxialschicht 108 kann unter Verwendung geeigneter Herstellungsprozesse wie CVD, UHV-CVD und Ähnlichen, ausgeführt werden. Gemäß einer Ausführungsform weist die n-leitende Epitaxialschicht 108 eine Dotierungsdichte auf, die in einem Bereich von etwa 1014 / cm3 bis etwa 1016 / cm3 liegt.
  • 6 zeigt eine Schnittansicht des in 5 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Schicht auf dem Halbleiterbauteil abgeschieden wurde. Die dielektrische Schicht 602 kann eine Oxidschicht umfassen. Die dielektrische Schicht 602 kann durch einen Oxidationsprozess, wie nasse oder trockene thermische Oxidation in einer Umgebung, die ein Oxid, H2O, NO oder eine Kombination daraus umfasst, oder durch CVD-Techniken, die Tetraethylorthosilikat (TEOS) und Sauerstoff als Vorprodukt verwenden, gebildet werden.
  • 7 zeigt eine Schnittansicht des in 6 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf der dielektrischen Schicht eine Hartmaskenschicht abgeschieden wurde. Die Hartmaskenschicht 702 dient als Ätzmaske. Die Hartmaskenschicht 702 kann aus geeigneten Materialien, wie Siliziumnitrid, gebildet sein. Innerhalb der gesamten Beschreibung kann die Hartmaskenschicht 702 alternativ auch als Nitridschicht 702 bezeichnet sein. Die Nitridschicht 702 ist mit Hilfe geeigneter Herstellungstechniken, wie CVD oder Ähnlichen, auf der dielektrischen Schicht 602 abgeschieden.
  • 8 zeigt eine Schnittansicht des in 7 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in den Epitaxialschichten ein erster Graben gebildet wurde. Die Nitridschicht 702 wird unter Beachtung der Position des Grabens 132 des Bottom-Source-Grabenleistungs-MOSFET 100 (in 1 gezeigt) strukturiert. Im Anschluss wird der Graben 802 in einem Ätzprozess gebildet. Der Ätzprozess kann eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder einen anderen geeigneten anisotropen Ätz- oder Strukturierungsprozess umfassen. Die Epitaxialschichten, welche die n-leitende Epitaxialschicht 108 und die p-leitende Epitaxialschicht 106 beinhalten, werden geätzt, um den ersten Graben 802 zu bilden. Wie in 8 gezeigt, kann der Ätzprozess durch die n-leitende Epitaxialschicht 108 hindurch ätzen und teilweise die p-leitende Epitaxialschicht 106 ätzen, um den ersten Graben 802 zu bilden.
  • 9 zeigt eine Schnittansicht des in 8 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine erste dielektrische Gate-Schicht gebildet wurde. Wie in 9 gezeigt ist, ist die erste dielektrische Gate-Schicht 902 auf dem Boden des ersten Grabens 802 sowie auf den Seitenwänden des ersten Grabens 802 gebildet. Die erste dielektrische Gate-Schicht 902 kann aus häufig verwendeten dielektrischen Materialien, wie aus Oxiden, aus Nitriten, aus Oxynitriten, aus High-k-Materialien, aus Kombinationen aus diesen sowie aus Mehrfachschichten aus diesen gebildet werden. Gemäß einer Ausführungsform ist die erste dielektrische Gate-Schicht 902 eine Oxidschicht. Die erste dielektrische Gate-Schicht 902 kann unter Verwendung geeigneter thermischer Behandlungstechniken, Nassbehandlungstechniken oder Abscheidungstechniken wie PVD, CVD, ALD oder Ähnliche gebildet werden.
  • 10 zeigt eine Schnittansicht des in 9 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine Gate-Elektrodenschicht gebildet wurde. Die Gate-Elektrodenschicht 1002 kann aus einem leitfähigen Material, wie z.B. aus einem Metall (zum Beispiel Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), aus einem Metallsilizid (zum Beispiel Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), aus einem Metallnitrid (zum Beispiel Titannitrid, Tantalnitrid), aus dotiertem polykristallinem Silizium, aus anderen leitfähigen Materialien, oder aus einer Kombination aus diesen bestehen. In einem Beispiel ist amorphes Silizium abgeschieden und rekristallisiert, so dass polykristallines Silizium (Polysilizium) gebildet wird.
  • Gemäß einer Ausführungsform wird die Gate-Elektrodenschicht 1002 aus Polysilizium gebildet. Die Gate-Elektrodenschicht 1002 kann durch Abscheidung von dotiertem oder undotiertem Polysilizium mit Hilfe von chemischer Aufdampfung unter geringem Druck (LPCVD) gebildet werden. Gemäß einer anderen Ausführungsform wird die Gate-Elektrodenschicht 1002 aus metallischen Materialien wie Titannitrid, Tantalnitrid, Wolframnitrid, Titan, Tantal und/oder aus Kombinationen gebildet. Die Metall-Gate-Elektrodenschicht kann auf der ersten dielektrischen Gate-Schicht 902 unter Verwendung geeigneter Abscheidungstechniken wie ALD, CVD, PVD und Ähnlichen gebildet werden.
  • Die oben genannten Abscheidungstechniken sind aus dem Stand der Technik wohlbekannt und werden daher vorliegend nicht beschrieben.
  • 11 zeigt eine Schnittansicht des in 10 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die Gate-Elektrodenschicht ein Ätzprozess angewendet wurde. Ein Ätzprozess kann angewendet werden, um unerwünschte Abschnitte der Gate-Elektrodenschicht zu entfernen, um die Gate-Elektroden 128, wie in 11 gezeigt, zu bilden. Gemäß einer Ausführungsform ist das Gate-Elektrodenmaterial polykristallines Silizium. Der Ätzprozess kann ein nasser oder trockener, ein anisotroper oder isotroper Ätzprozess sein, ist jedoch vorzugsweise ein anisotroper trockener Ätzprozess. Wie in 11 gezeigt, liegt die obere Oberfläche der Gate-Elektrode 128 unterhalb der unteren Oberfläche der n-leitenden Epitaxialschicht 108.
  • 12 zeigt eine Schnittansicht des in 11 gezeigten Halbleiterbauteils nachdem gemäß einer Ausführungsform in der p-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde. Wie in 12 gezeigt, ist der n+-Bereich 124 mit Hilfe eines geeigneten Herstellungsprozesses, wie einem Ionenimplantationsprozess, gebildet. Gemäß einer Ausführungsform kann der n+-Bereich 124 als Source-Bereich des in 1 gezeigten Bottom-Source-Grabenleistungs-MOSFET 100 dienen.
  • In einer Ausführungsform, in der das Substrat 104 ein p-leitendes Substrat ist, kann der Source-Bereich 124 durch Implantation geeigneter n-leitender Dotierungsmittel, wie Phosphor, Arsen oder Ähnliche, gebildet werden. Alternativ wird in einer Ausführungsform, in der das Substrat 104 ein n-leitendes Substrat ist, der Source-Bereich 124 durch Implantation geeigneter p-leitender Dotierungsmittel, wie Bor, Gallium, Indium oder Ähnliche, gebildet. Gemäß einer Ausführungsform weist der Source-Bereich 124 eine Dotierungsdichte auf, die in einem Bereich von etwa 1019 / cm3 bis etwa 1021 / cm3 liegt.
  • 13 zeigt eine Schnittansicht des in 12 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform zwei n-leitende Drain-Drift-Bereiche gebildet wurden. Wie in 13 gezeigt, können die n-leitenden Drain-Drift-Bereiche 122 durch geeignete Herstellungsprozesse, wie einen Ionenimplantationsprozess unter einem geneigten Winkel, gebildet werden. Gemäß einer Ausführungsform werden die n-leitenden Drain-Drift-Bereiche 122 durch Implantation geeigneter n-leitender Dotierungsmittel, wie Phosphor, gebildet. Es ist zu beachten, dass andere n-leitende Dotierungsmittel, wie Arsen, Stickstoff, Antimon, eine Kombination aus diesen oder Ähnliche, alternativ verwendet werden können. Gemäß einer Ausführungsform weisen die n-leitenden Drain-Drift-Bereiche 122 eine Dotierungsdichte auf, die in einem Bereich von etwa 1015 / cm3 bis etwa 1018 / cm3 liegt.
  • Wie in 13 gezeigt, werden die Richtungen des Ionenimplantationsprozesses unter einem geneigten Winkel durch Pfeile 1302 dargestellt. Indem die Richtungen der Ionenimplantation, wie durch die Pfeile 1302 in 13 gezeigt, gesteuert werden, können die Gate-Bereiche 128 als Ionenimplantationsmasken wirken. Als Folge verhindern die Gate-Bereiche 128, dass Ionen in die Bereiche unter den oberen Abschnitten der Gate-Bereiche 128 eintreten. Wie in 13 gezeigt, sind die unteren Abschnitte der n-leitenden Drain-Driftbereiche 122 nach der Anwendung des Ionenimplantationsprozesses annähernd auf gleicher Höhe mit den oberen Abschnitten der Gate-Elektroden 128 angeordnet.
  • Eine derartige Ausrichtung zwischen den n-leitenden Drain-Drift-Bereichen 122 und den Gate-Elektroden 128 zu haben, hat das vorteilhafte Merkmal, dass die Gate-zu-Drain-Kapazität des Bottom-Source-Graben-Leistungs-MOSFETs 100 entsprechend verringert werden kann. Die derartig verringerte Gate-zu-Drain-Kapazität hilft, die Schaltverluste des Botton-Source-Graben-Leistungs-MOSFETs 100 weiter zu verbessern.
  • 14 zeigt eine Schnittansicht des in 13 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite dielektrische Schicht in dem Graben und auf der Oberfläche des Halbleiterbauteils abgeschieden wurde. Die zweite dielektrische Gate-Schicht 1402 kann aus Oxid bestehen. Die zweite dielektrische Gate-Schicht 1402 kann durch einen geeigneten Oxidationsprozess, wie einen nassen oder trockenen thermischen Oxidationsprozess, CVD oder Ähnliche, gebildet werden. Gemäß einer Ausführungsform wird der Oxidationsprozess derart gesteuert, dass die zweite dielektrische Gateschicht 1402 eine Dicke in einem Bereich von etwa 0,1 µm bis etwa 0,5 µm aufweist.
  • 15 zeigt eine Schnittansicht des in 14 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein anisotroper Ätzprozess auf den unteren Abschnitt der Oxidschicht angewendet wurde. Ein Ätzprozess wird angewendet, um den unteren Abschnitt der zweiten dielektrischen Gate-Schicht 1402 zu entfernen. Der Ätzprozess kann eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder eine andere geeignete anisotrope Ätzung oder einen Strukturierungsprozess umfassen. Als Folge ist der mittlere Abschnitt der oberen Oberfläche des n+-Bereiches 124 frei von Oxid.
  • 16 zeigt eine Schnittansicht des in 15 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein zweiter Graben gebildet wurde. Ähnlich wie bei der Bildung des ersten Grabens, der in 8 gezeigt ist, wird ein Ätzprozess, wie eine reaktive Ionenätzung (RIE) oder eine andere Trockenätzung, eine anisotrope Nassätzung oder eine andere geeignete anisotrope Ätzung oder ein Strukturierungsprozess auf die obere Oberfläche des n+-Bereiches 124 angewendet. Als Folge wird ein zweiter Graben 1602 gebildet. Wie in 16 gezeigt, kann der Ätzprozess, um den zweiten Graben 1602 zu bilden, durch den n+-Bereich 124 hindurch ätzen und teilweise die p-leitende Epitaxialschicht 106 ätzen.
  • 17 zeigt eine Schnittansicht des in 16 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein p+-Bereich gebildet wurde. Der p+-Bereich 126 ist neben dem n+-Bereich 124 gebildet. Der p+-Bereich 126 kann gebildet werden, indem ein p-leitendes Dotierungsmittel, wie Bor in einer Konzentration zwischen etwa 1019 / cm3 bis etwa 1021 / cm3 implantiert wird. Wie in 17 gezeigt, ist der untere Abschnitt des zweiten Grabens 1602 von dem p+-Bereich 126 umgeben.
  • 18 zeigt eine Schnittansicht des in 17 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben eine Feldplatte gebildet wurde. Die Feldplatte 116 kann aus leitfähigen Materialien, wie Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium oder aus einer Kombination aus diesen gebildet sein. Gemäß einer Ausführungsform ist die Feldplatte 116 aus Wolfram gebildet. Die Feldplatte 116 kann gebildet werden, indem Wolfram mit einem geeigneten Herstellungsprozess wie chemischer Bedampfung bei niedrigem Druck (LPCVD) abgeschieden wird.
  • 19 zeigt eine Schnittansicht des in 18 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die Feldplatte ein Rückätzprozess angewendet wurde. Ein Rückätzprozess wird oben auf der Feldplatte 116 angewendet. Als Folge wird ein Abschnitt der Feldplatte 116 entfernt. Gemäß einer Ausführungsform hängt die Durchschlagsspannung des in 1 gezeigten Bottom-Source-Graben-Leistungs-MOSFETs 100 von der Höhe der Feldplatte 116 ab. Der Rückätzprozess kann daher derart gesteuert werden, dass die Höhe der Feldplatte 116 die Anforderung für die Durchschlagsspannung des Bottom-Source-Graben-Leistungs-MOSFETs 100 erfüllt.
  • 20 zeigt eine Schnittansicht des in 19 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform auf die obere Oberfläche des Halbleiterbauteils ein Hartmaskenentfernungsprozess angewendet wurde. Wie in 20 gezeigt, wurden die Hartmaskenschicht und die Oxidschichten, welche in 19 gezeigt sind, mit Hilfe eines geeigneten Prozesses zur Entfernung einer Hartmaskenschicht, wie z.B. einem Nassätzprozess, entfernt. Der Entfernungsprozess wird auf die obere Oberfläche des Halbleiterbauteils angewendet, bis die n-leitende Epitaxialschicht 108 freiliegt.
  • 21 zeigt eine Schnittansicht des in 20 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in der n-leitenden Epitaxialschicht ein n+-Bereich gebildet wurde. Wie in 21 gezeigt, wird der n+-Bereich 110 durch einen Ionenimplantationsprozess gebildet. Der n+-Bereich 110 dient als Drain-Bereich des in 1 gezeigten Botton-Source-Graben-Leistungs-MOSFETs. Es ist zu beachten, dass der Drain des Bottom-Source-Graben-Leistungs-MOSFETs den n+-Bereich 110, die n-leitende Epitaxialschicht 108 und die NDD-Bereiche 122 beinhalten kann.
  • In einer Ausführungsform, in der das Substrat 104 ein p-leitendes Substrat ist, kann der Drain-Bereich 110 gebildet werden, indem geeignete n-leitende Dotierungsmittel, wie Phosphor, Arsen, oder Ähnliche, implantiert werden. Alternativ kann in einer Ausführungsform, in der das Substrat 104 ein n-leitendes Substrat ist, der Drain-Bereich 110 gebildet werden, indem geeignete p-leitende Dotierungsmittel, wie Bor, Gallium, Indium oder Ähnliche, implantiert werden. Gemäß einer Ausführungsform weist der Drain-Bereich 110 eine Dotierungsdichte auf, die in einem Bereich von etwa 1019 / cm3 bis etwa 1021 / cm3 liegt.
  • 22 zeigt eine Schnittansicht des in 21 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform in dem Graben ein dielektrischer Bereich gebildet wurde. Der dielektrische Bereich 114 kann aus einem Oxid, wie zum Beispiel Siliziumoxid, gebildet sein. Gemäß einer Ausführungsform wird der Graben mit einem Oxid gefüllt, bis die obere Oberfläche des Oxids oberhalb der oberen Oberfläche des n+-Bereiches 110 liegt.
  • Wie in 22 gezeigt, ist die Feldplatte 116 durch den dielektrischen Bereich 114 von aktiven Bereichen (zum Beispiel den NDD-Bereichen 122 und der n-leitenden Epitaxialschicht 108) getrennt. In gleicher Weise ist die Feldplatte 116 von den Gate-Elektroden 128 getrennt. Gemäß einer Ausführungsform sind die Feldplatte 116 und die Gate-Elektroden 128 etwa 0,1 µm bis etwa 0,5 µm voneinander getrennt.
  • 23 zeigt eine Schnittansicht des in 22 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform Drain- und Source-Kontaktanschlüsse gebildet wurden. Der Drain-Kontaktanschluss 112 und der Source-Kontaktanschluss 102 kann durch leitfähige Materialien gebildet werden. Der Drain-Kontaktanschluss 112 und der Source-Kontaktanschluss 102 kann durch geeignete Herstellungsprozesse, wie zum Beispiel einen Damaszierungsprozess, gebildet werden.
  • Wie in 23 gezeigt, sind der Drain-Kontaktanschluss 112 und der Source-Kontaktanschluss 102 auf gegenüberliegenden Seiten des p-leitenden Substrats 104 gebildet. Der Graben, der die Gate-Elektroden 128 und die Feldplatte 116 umfasst, ist zwischen dem Drain-Kontaktanschluss 112 und dem Source-Kontaktanschluss 102 gebildet. Ferner ist die Feldplatte 116 über den p+-Bereich 126 und das p-leitende Substrat 104 elektrisch mit dem Source-Kontaktanschluss 102 verbunden. Es ist zu beachten, dass in 23 der Source-Bereich der N+-Bereich 124 ist. Die Feldplatte 116, der P+-Bereich 126 und das P+-Substrat 104 bilden zwischen dem Source-Bereich (N+-Bereich 124) und dem Source-Kontaktanschluss 102 einen Strompfad mit geringem Widerstand.

Claims (7)

  1. Vorrichtung (100), die Folgendes umfasst: einen ersten Drain-/Source-Kontaktanschluss (112), der über einer ersten Seite eines Substrats (104) gebildet ist, wobei der erste Drain-/Source-Kontaktanschluss (112) mit einem ersten Drain-/Source-Bereich (110) verbunden ist; einen zweiten Drain-/Source-Kontaktanschluss (102), der über einer zweiten Seite des Substrats (104) gebildet ist, wobei der zweite Drain-/Source-Kontaktanschluss (102) mit einem zweiten Drain-/Source-Bereich (124) verbunden ist; und einen Graben (132), der zwischen dem ersten Drain-/Source-Kontaktanschluss (112) und dem zweiten Drain-/Source-Kontaktanschluss (102) gebildet ist, wobei der Graben (132) Folgendes umfasst: eine erste Gate-Elektrode (128); eine zweite Gate-Elektrode (128), wobei die erste Gate-Elektrode (128) und die zweite Gate-Elektrode (128) in einem unteren Abschnitt des Grabens (132) gebildet sind; zwei Drain-Drift-Bereiche (122), die entlang von Seitenwänden eines oberen Abschnittes des Grabens (132) gebildet sind, wobei die unteren Bereiche der Drain-Drift-Bereiche (122) annähernd auf gleicher Höhe mit den oberen Abschnitten der Gate-Elektroden (128) angeordnet sind, und eine Feldplatte (116), die zwischen der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode (128) gebildet ist, wobei die Feldplatte (116) mit dem zweiten Drain-/Source-Bereich (124) elektrisch verbunden ist.
  2. Vorrichtung nach Anspruch 1, die weiterhin Folgendes umfasst: einen ersten Diffusionsbereich, der einen ersten n-leitenden Drain-Drift-Bereich umfasst; und einen zweiten Diffusionsbereich, der einen zweiten n-leitenden Drain-Drift-Bereich umfasst, wobei der ersten n-leitende Drain-Drift-Bereich und der zweite n-leitende Drain-Drift-Bereich zu dem Graben (132) symmetrisch sind, und/oder eine p-leitende Epitaxialschicht (106), die über dem Substrat (104) gebildet ist; und einen p+-Bereich (126), der in der p-leitenden Epitaxialschicht (106) gebildet ist, wobei der p+-Bereich (126) mit der Feldplatte (116) elektrisch verbunden ist.
  3. Vorrichtung (100) nach Anspruch 2, die weiterhin Folgendes umfasst: einen zweiten n+-Bereich (124), der zwischen einer unteren Oberfläche des Grabens (132) und dem p+-Bereich (126) gebildet ist, wobei der zweite n+-Bereich (124) vorzugsweise über die Feldplatte (116), den p+-Bereich (126) und das Substrat (104) mit dem zweiten Drain-/Source-Kontaktanschluss (102) verbunden ist.
  4. Vorrichtung (100) nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes umfasst: eine erste dielektrische Schicht (1402), die zwischen der ersten Gate-Elektrode (128) und der Feldplatte (116) gebildet ist; und eine zweite dielektrische Schicht (1402), die zwischen der zweiten Gate-Elektrode (128) und der Feldplatte (116) gebildet ist, wobei die erste dielektrische Schicht (1402) und die zweite dielektrische Schicht (1402) vorzugsweise aus einem Oxid gebildet sind und eine Dicke in einem Bereich von 0,1 µm bis 0,5 µm aufweisen, und/oder wobei der erste Drain-/Source-Bereich (110) ein Drain eines Graben-Leistungs-Transistors ist; und der zweite Drain-/Source-Bereich (124) eine Source des Graben-Leistungs-Transistors ist.
  5. Verfahren, das die folgenden Schritte umfasst: Bereitstellen eines Substrats (104) mit einer zweiten Leitfähigkeitsart; Wachsen einer ersten Epitaxialschicht (106) mit der zweiten Leitfähigkeitsart; Wachsen einer zweiten Epitaxialschicht (108) mit einer ersten Leitfähigkeitsart; Bilden eines Grabens (132) in der ersten Epitaxialschicht (106) und der zweiten Epitaxialschicht (108); Bilden einer ersten Gate-Elektrode (128) in dem Graben (132); Bilden einer zweiten Gate-Elektrode (128) in dem Graben (132); Anwenden eines Ionenimplantationsprozesses, wobei die erste Gate-Elektrode (128) und die zweite Gate-Elektrode (128) als Ionenimplantationsmasken verwendet werden, um einen ersten Drain-Drift-Bereich (122) bzw. einen zweiten Drain-Drift-Bereich (122) zu bilden; Bilden des ersten Drain-Drift-Bereiches (122) entlang einer ersten Seitenwand des Grabens (132); und Bilden des zweiten Drain-Drift-Bereiches (122) entlang einer zweiten Seitenwand des Grabens (132), wobei obere Abschnitte der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode (128) in Übereinstimmung mit unteren Abschnitten des ersten Drain-Drift-Bereiches (122) und des zweiten Drain-Drift-Bereiches (122) ausgerichtet sind; Bilden einer Feldplatte (116) in dem Graben (132), wobei die Feldplatte (116) zwischen der ersten Gate-Elektrode (128) und der zweiten Gate-Elektrode (128) angeordnet ist; Bilden eines Drain-Bereiches (110) in der zweiten Epitaxialschicht (108), wobei der Drain-Bereich (110) die erste Leitfähigkeitsart aufweist; und Bilden eines Source-Bereiches (124) in der ersten Epitaxialschicht (106), wobei der Source-Bereich (124) die erste Leitfähigkeitsart aufweist, und wobei der Source-Bereich mit der Feldplatte (116) elektrisch verbunden ist.
  6. Verfahren nach Anspruch 5, das weiterhin die folgenden Schritte umfasst: Füllen des Freiraums zwischen der Feldplatte (116) und der ersten Gate-Elektrode (128) mit einer ersten dielektrischen Schicht (1402), wobei die erste dielektrische Schicht (1402) aus einem Oxid gebildet ist; und die erste dielektrische Schicht (1402) eine Dicke in einem Bereich von 0,1 µm bis 0,5 µm aufweist.
  7. Verfahren nach Anspruch 5 oder 6, das weiterhin die folgenden Schritte umfasst: Bilden eines Drain-Kontaktanschlusses (112), der mit dem Drain-Bereich (110) verbunden ist, wobei der Drain-Kontaktanschluss (112) über einer ersten Seite des Substrats (104) gebildet wird; und Bilden eines Source-Kontaktanschlusses (102), der mit dem Source-Bereich (124) verbunden ist, wobei der Source-Kontaktanschluss (102) über einer zweiten Seite des Substrats (104) gebildet wird, wobei das genannte Verfahren weiterhin den folgenden Schritt umfasst: Bilden eines p+-Bereiches (126) in der ersten Epitaxialschicht (106), wobei der Source-Bereich (124) über die Feldplatte (116), den p+-Bereich (126) und das Substrat (104) mit dem Source-Kontaktanschluss (102) verbunden ist.
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