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JP2012109580A - パワー半導体デバイスおよびその製造方法 - Google Patents

パワー半導体デバイスおよびその製造方法 Download PDF

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JP2012109580A
JP2012109580A JP2011276453A JP2011276453A JP2012109580A JP 2012109580 A JP2012109580 A JP 2012109580A JP 2011276453 A JP2011276453 A JP 2011276453A JP 2011276453 A JP2011276453 A JP 2011276453A JP 2012109580 A JP2012109580 A JP 2012109580A
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gate
conductive layer
shield
region
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アショク シャラ
Elbanhawy Alan
アラン エルバンハウイー
Christopher B Kocon
クリストファー ビー． ココン
Steven P Sapp
スティーブン ピー． サップ
Peter H Wilson
ペーター エイチ． ウィルソン
Babak S Sani
ババック エス． サニ
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Fairchild Semiconductor Corp
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Fairchild Semiconductor Corp
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Abstract

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。
【選択図】図３Ｂ

Description

本発明は、半導体デバイスに関し、特にトランジスタおよびダイオードのような改善されたパワー半導体デバイスに対するさまざまな実施例および当該デバイスを内蔵するパッケージおよび回路を含むその製造方法に関する。
パワーエレクトロニクスアプリケーションにおける重要な要素は、固体スイッチである。自動車アプリケーションにおける点火制御から電池式の民生電子デバイスまで、工業アプリケーションにおいて変換器に電力を供給するために、特定のアプリケーションの要求を最適に満たすパワースイッチに対する必要性がある。例えばパワー金属酸化物半導体電解効果トランジスタ（パワーＭＯＳＦＥＴ），絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）およびさまざまなタイプのサイリスタを含む固体スイッチは、この要求を満たすように発達し続けている。パワーＭＯＳＦＥＴの場合には、例えば、側面のチャンネルを有する二重拡散構造（ＤＭＯＳ）（例えばＢｌａｎｃｈａｒｄなどによる米国特許第４，６８２，４０５号）、トレンチゲート構造（例えばＭｏなどによる米国特許第６，４２９，４８１号）およびトランジスタのドリフト領域における電荷調整（charge balancing)に対するさまざまな技術（例えば、Ｔｅｍｐｌｅによる米国特許第４，９４１，０２６号，Ｃｈｅｎによる米国特許第５，２１６，２７５号およびＮｅｉｌｓｏｎによる米国特許第６，０８１，００９号）が、多くの他の技術の間で開発されてきており、異なる、多くの場合に競合する要求性能を扱うこととなる。
パワースイッチに対する定義的な動作特性の幾つかは、そのオン抵抗、降伏電圧およびスイッチング速度である。特定のアプリケーションの要求に応じて、異なる重点がこれらの性能基準のそれぞれにおかれている。例えば、約３００〜４００ボルトより大きい電力応用に関しては、ＩＧＢＴは、パワーＭＯＳＦＥＴと比較して本質的に低いオン抵抗を示すが、そのスイッチング速度は、そのより遅いターンオフ特性によってより遅くなる。従って、低いオン抵抗を必要とする、低いスイッチング周波数を有する４００ボルトより大きいアプリケーションに関しては、ＩＧＢＴは好適なスイッチである一方、ポワーＭＯＳＦＥＴは相対的に高い周波数のアプリケーションに対して選択されるデバイスであることが多い。任意のアプリケーションの周波数要求が、使用されるスイッチのタイプを決定する場合には、電圧要求が特定のスイッチの構造を決定することとなる。例えば、パワーＭＯＳＦＥＴの場合には、ドレイン−ソース間のオン抵抗ＲＤＳｏｎと降伏電圧との間の比例関係のために、低いＲＤＳｏｎを維持しつつトランジスタの電圧性能を改善することは課題をもたらす。トランジスタのドリフト領域における、さまざまな電荷調整構造が、異なる程度の成功をもってこの課題に対処するために開発されてきている。
デバイスの性能パラメータは、製造工程およびダイのパッケージ化によっても影響される。さまざまな、改善された加工技術およびパッケージ技術を開発することによって、これらの課題の幾つかに対処するための試みがなされている。
それが超ポータブルである民生の電子デバイスまたは通信システムにおけるルータおよびハブであろうとなかろうと、パワースイッチ用の色々なアプリケーションが電子産業の発展とともに成長し続けている。従って、パワースイッチは、依然として、高い発展可能性を有する半導体デバイスである。
本発明は、色々なパワーエレクトロニクスアプリケーションのためのパワーデバイスに加えてそれらの製造方法，パッケージ化および当該パワーデバイスを組み込んだ回路に対するさまざまな実施例を提供する。概して、本発明の１つのアスペクトは、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスに対するさまざまな実施例を見出している。本発明の別のアスペクトは、低電圧，中間の電圧および高電圧の電圧デバイスに対する改善された終端構造を提供する。パワーデバイスに対する改善された製造方法は、本発明の他のアスペクトによって提供されている。例えば、特にトレンチの形成，トレンチ内側への誘電体層の形成，メサ構造の形成および基板厚みを低減する工程のような特定の加工段階に対する改善が、本発明のさまざまな実施例によって与えられている。本発明の別のアスペクトによると、電荷調整されたパワーデバイスは、同じチップ上に例えばダイオードのような温度および電流の検出部を組み込んでいる。本発明の他のアスペクトは、パワーデバイスに対する等価直列抵抗（ＥＳＲ）またはゲート抵抗を改善し、パワーデバイスと同じチップ上にさらなる回路を組み入れ、電荷調整されたパワーデバイスのパッケージ化に対して改善を与える。
本発明のこれらおよび他のアスペクトは、添付図面に関連して、以下により詳細に説明される。
例示的なｎ型トレンチパワーＭＯＳＦＥＴの一部の断面図である。 デュアルトレンチパワーＭＯＳＦＥＴの例示的な実施例を示す図である。 ソースシールドトレンチ構造を有するプレーナゲートＭＯＳＦＥＴに対する例示的な実施例を示す図である。 シールドゲートトレンチパワーＭＯＳＦＥＴの例示的な実施例の一部を示す図である。 図２Ａのデュアルトレンチ構造を図３Ａのシールドゲート構造と組み合わせたシールドゲートトレンチパワーＭＯＳＦＥＴに対する代わりの実施例を示す図である。 デュアルゲートトレンチパワーＭＯＳＦＥＴの例示的な実施例の簡略化した部分図である。 プレーナデュアルゲート構造を垂直方向の電荷制御のためのトレンチ電極と組み合わせた、例示的なパワーＭＯＳＦＥＴを示す図である。 同じトレンチの内部にデュアルゲートとシールドゲートの技術を組み合わせたパワーＭＯＳＦＥＴの例示的な実施を示す図である。 深い本体構造を有するパワーＭＯＳＦＥＴに対する別の実施例についての断面図である。 深い本体構造を有するパワーＭＯＳＦＥＴに対する別の実施例についての断面図である。 ゲート電極の近くのパワーＭＯＳＦＥＴの内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体構造の効果を示す図である。 ゲート電極の近くのパワーＭＯＳＦＥＴの内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体構造の効果を示す図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 例示的な垂直電荷制御構造をシールドゲート構造と組み合わせたパワーＭＯＳＦＥＴの簡略断面図である。 例示的な垂直電荷制御構造をデュアルゲート構造と組み合わせた、別のパワーＭＯＳＦＥＴの簡略断面図である。 垂直電荷制御構造と集積したショットキーダイオードとを有するシールドゲートパワーＭＯＳＦＥＴの一例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 埋め込みダイオード電荷調整構造を有する、例示的なトレンチパワーＭＯＳＦＥＴの簡略断面図である。 シールドゲートの技術を埋め込みダイオード電荷調整と組み合わせたパワーＭＯＳＦＥＴに対する実施例を示す図である。 デュアルゲートの技術を埋め込みダイオード電荷調整と組み合わせたパワーＭＯＳＦＥＴに対する実施例を示す図である。 埋め込みダイオードの電荷調整技術を集積したショットキーダイオードと組み合わせた例示的なプレーナパワーＭＯＳＦＥＴの簡略断面図である。 電流フローに対して平行に配置された互い違いの伝導領域を有する、例示的な蓄積モードパワートランジスタの簡略実施例を示す図である。 電荷拡散用のトレンチ電極を有する別の蓄積モードデバイスの簡略図である。 例示的なデュアルトレンチ蓄積モードデバイスの簡略図である。 異極性の外部ライナー（exterior liner)を有し、誘電体で満たされたトレンチを有する例示的な累積モードデバイスに対する他の簡略化した実施例を示す図である。 異極性の外部ライナー（exterior liner)を有し、誘電体で満たされたトレンチを有する例示的な累積モードデバイスに対する他の簡略化した実施例を示す図である。 １または２以上の埋め込みダイオードを使用する累積モードデバイスに対する他の簡略化した実施例を示す図である。 シリコンの表面に沿った、高濃度にドープされた異極性領域を含む、例示的な累積モードトランジスタの簡略等角図である。 電圧維持層において交互の異極性領域を有するスーパージャンクションパワーＭＯＳＦＥＴの簡略例を示す図である。 電圧維持層における垂直方向において、非均一に間隔が開けられた異極性アイランドを有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 デュアルゲート構造を有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 シールドゲート構造を有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 トレンチトランジスタに対するアクティブトレンチおよび終端トレンチのレイアウトの上面図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 例示的なトレンチ終端構造の断面図である。 例示的なトレンチ終端構造の断面図である。 例示的なトレンチ終端構造の断面図である。 大きな半径の湾曲を有する終端トレンチを有する例示的なデバイスを示す図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 トレンチデバイスに対して接触する端部の例を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 複数の埋め込みポリ層に対するアクティブ領域接触構造の例である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 アクティブ領域シールド接触構造に対する、別の実施例の断面図である。 アクティブ領域シールド接触構造を有する例示的なトレンチデバイスのレイアウト図である。 アクティブ領域シールド接触構造を有する例示的なトレンチデバイスのレイアウト図である。 中断したトレンチ構造を有するトレンチデバイスにおいて、周辺トレンチに接触を作る２つの実施例の簡略化されたレイアウト図である。 中断したトレンチ構造を有するトレンチデバイスにおいて、周辺トレンチに接触を作る２つの実施例の簡略化されたレイアウト図である。 アクティブ領域においてトレンチシールドポリ層と接触する別の実施例である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 エピドリフト領域の厚さを低減するためにスペーサまたはバッファ（バリア）層を有するエピ層を示す図である。 バリア層を有するデバイスに対する別の実施例を示す図である。 エピ層の厚さを最小化するために深い本体−エピ接合に使用されたバリア層を示す図である。 拡散バリア層を使用するトランジスタの井戸−ドリフト領域の接合の簡略例である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 角をなした井戸トレンチに対する例示的な工程を示す図である。 角をなした井戸トレンチに対する例示的な工程を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 最後の薄層化ステップとして化学工程を使用する工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 鳥の嘴の問題をなくすトレンチエッチング工程の実施例を示す図である。 鳥の嘴の問題をなくすトレンチエッチング工程の実施例を示す図である。 別のエッチング工程を示す図である。 別のエッチング工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 高品質ポリ間誘電体層を形成する、さらに他の方法の断面図である。 高品質ポリ間誘電体層を形成する、さらに他の方法の断面図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 ＩＰＤ平坦化に対する異方性プラズマエッチング工程を示す図である。 化学機械工程を使用する、代わりのＩＰＤ平坦化方法を示す図である。 酸化率を制御する例示的な方法に対するフローチャートである。 準常圧ＣＶＤを使用してトレンチの底部に厚い酸化物を形成する、改善された方法を示す図である。 指向性テトラエトキシオルトケイ酸塩（tetraethoxyorthsilicate)の工程を使用して、トレンチの底部に厚い酸化物を形成する方法の例示的なフローチャートである。 厚い底部酸化物を形成する、他の実施例を示す図である。 厚い底部酸化物を形成する、他の実施例を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 電流検出装置を有するＭＯＳＦＥＴの簡略図である。 プレーナゲート構造および分離した電流検出構造を有する電荷調整ＭＯＳＦＥＴの例である。 トレンチＭＯＳＦＥＴを有する電流検出装置を集積する例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 ＥＳＤ保護を有するＭＯＳＦＥＴに対する別の実施例を示す図である。 ＥＳＤ保護を有するＭＯＳＦＥＴに対する別の実施例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 低いＥＳＲを有する電荷調整パワーデバイスを形成する例示的な工程を示す図である。 ＥＳＲを低減するためのレイアウト法を示す図である。 ＥＳＲを低減するためのレイアウト法を示す図である。 パワースイッチングを使用するＤＣ−ＤＣ回路を示す図である。 パワースイッチングを使用する、他のＤＣ−ＤＣコンバータを示す図である。 デュアルゲートＭＯＳＦＥＴに対する例示的な駆動回路を示す図である。 分離して駆動されるゲート電極を有する、別の実施例を示す図である。 図７０Ａの回路動作を示すタイミング図を示す図である。 モールドパッケージの簡略断面図である。 モールドされていないパッケージの簡略断面図である。
＜関連特許＞
本出願は、以下の仮出願された米国特許出願の利益を主張するものである。
Ａｓｈｏｋなどによる「パワー半導体デバイスおよびその製造方法」と表題が付けられた米国特許出願第６０／５３３，７９０号（出願日：２００３年１２月３０日）（代理人整理番号１８８６５−１３３／１７７３２−６７２６０）
本出願は、以下の同一出願人による米国特許出願の部分継続である。
Ｋｏｃｏｎなどによる「低減されたミラー容量およびスイッチング損失に対する改善されたＭＯＳゲート法」と表題が付けられた米国特許第１０／６４０，７４２号（出願日：２００３年８月１４日）（代理人整理番号９００６５.０００２４１／１７７３２−６６５５０）。
Ｈｅｒｒｉｃｋによる「自己整合の特徴を有するトレンチ型ＭＯＳＦＥＴの構造およびその製造方法」と表題が付けられた米国特許第１０／４４２，６７０号（出願日：２００３年５月２０日）（代理人整理番号１８８６５−１３１／１７７３２−６６８５０）。
本出願は、以下の同一出願人による米国特許出願に関連している。
Ｍｏなどによる「電解効果トランジスタおよびその製造方法」と表題が付けられた米国特許第１０／１５５，５５４号（出願日：２００２年５月２４日）（代理人整理番号１８８６５−１７−２／１７７３２−７２２６.００１）。
Ｓａｐｐによる「デュアルトレンチパワーＭＯＳＦＥＴ」と表題が付けられた米国特許出願第１０，２０９，１１０号（出願日：２００２年７月３０日）（代理人整理番号１８８６５−９８／１７７３２−５５２７０）。
Ｋｏｃｏｎによる「改善された小さい前方損失（forward loss)および高い素子能力を有する半導体構造」と表題が付けられた米国特許出願第０９／９８１，５８３号（出願日：２００１年１０月１７日）（代理人整理番号１８８６５−９０／１７７３２−５１６２０）。
Ｍａｒｃｈａｎｔによる「側面減少構造を有する電解効果トランジスタ」と表題が付けられた米国特許出願第０９／７７４，７８０号（出願日：２００１年１月３０日）（代理人整理番号１８８６５−６９／１７７３２−２６４００）。
Ｓａｐｐなどによる「低出力キャパシタンスを有する垂直電荷制御半導体デバイス」と表題が付けられた米国特許出願第１０／２００，０５６号（出願日：２００２年７月１８日）（代理人整理番号１８８６５−９７／１７７３２−２６４００）。
Ｋｏｃｏｎなどによる「ドリフト領域の高いブロッキング低電圧降下半導体構造」と表題が付けられた米国特許出願第１０／２８８，９８２号（出願日：２００２年１１月５日）（代理人整理番号１８８６５−１１７／１７７３２−６６５５０）。
連続ストライプセルを維持しつつプラナーまたはトレンチストライプのパワーデバイスへの電流方向を絶縁する方法」と表題が付けられた米国特許出願第１０／３１５，７１９号（出願日：２００２年１２月１０日）（代理人整理番号９００６５.０５１８０２／１７７３２−５６４００）。
Ｅｌｂａｎｈａｗｙによる「ＤＣ−ＤＣ変換器における損失を低減する方法および回路」と表題が付けられた米国特許出願第１０／２２２，４８１号（出願日：２００２年８月１６日）（代理人整理番号１８８６５−９１−１／１７７３２−５１４３００）。
Ｊｏｓｈｉによる「半導体デバイスのモールドしないパッケージ」と表題が付けられた米国特許出願第１０／２３５，２４９号（出願日：２００２年９月４日）（代理人整理番号１８８６５−７１−１／１７７３２−２６３９０−３）。
Ｊｏｓｈｉなどによる「リードされたモールドパッケージにおけるフリップチップおよびその製造方法」と表題が付けられた米国特許出願第１０／６０７，６３３号（出願日：２００３年６月２７日）（代理人整理番号１８８６５−４２−１／１７７３２−１３４２０）。「電荷バランス構造を有する蓄積デバイスおよびその形成方法」と表題が付けられた米国特許出願第６０／５８８，８４５号（出願日：２００４年７月１５日）（代理人整理番号１８８６５−１６４／１７７３２−６７０１０）。
上記の全ての特許出願は、その全体を本願に引用して援用する。
パワースイッチは、パワーＭＯＳＦＥＴ，ＩＧＢＴ，さまざまなタイプのサイリスタ等のうちのいずれかによって実施され得る。本明細書に示されている新しい技術の多くは、例示を目的としてパワーＭＯＳＦＥＴに照らして説明されている。しかし、本明細書に説明されている本発明のさまざまな実施例は、ＭＯＳＦＥＴに限定されるものではなく、ダイオードと同様に、例えばＩＧＢＴ、他のタイプのバイポーラスイッチおよびさまざまなタイプのサイリスタを含む、多くの他のタイプのパワースイッチ技術に適用することができるということが理解されるべきである。さらに、説明のために、本発明のさまざまな実施例は、特定のｐ型領域およびｎ型領域を含むように示されている。本明細書における教示は、さまざまな領域の伝導性が反転しているデバイスにも同様に適用可能である、ということが当業者によって理解される。
図１を参照すると、例示的なｎ型トレンチパワーＭＯＳＦＥＴ１００の一部の断面図が示されている。本明細書で説明されている他の全ての図についても同様であるが、相対寸法および図に示されているさまざまな要素および構成部品のサイズは、実際の寸法を正確に反映しているものではなく且つ例示のみを目的としている。トレンチＭＯＳＦＥＴ１００は、トレンチ１０２の内側に形成されているゲート電極を含む。このトレンチ１０２は、ｐ型の井戸すなわち本体領域１０４を通って基板の上面から伸長しており、ｎ型ドリフトすなわちエピタキシャル領域１０６で終端している。トレンチ１０２は、薄い誘電体層１０８で囲まれており、例えばドープされたポリシリコンのような導電材料１１０で実質的に満たされている。Ｎ型ソース領域１１２は、トレンチ１０２に隣接した本体領域１０４の内部に形成されている。ＭＯＳＦＥＴ１００に対するドレイン端子は、高濃度にドープされたｎ＋基板領域に接続している基板の裏面に形成される。図１に示される構造は、例えばシリコンからなる共通基板に関して何回も繰り返され、トランジスタのアレイを形成する。当該アレイは、技術的に周知であるさまざまな細胞構造またはストライプ構造において構成され得る。トランジスタがオンにされると、導電チャンネルが、ゲートトレンチ１０２の壁に沿ってソース領域１１２とドリフト領域１０６との間に垂直に形成される。
その垂直なゲート構造によって、ＭＯＳＦＥＴ１００は、プレーナゲートデバイスと比較して高い記録密度を可能にする。この高い記録密度は、相対的に低いオン抵抗をもたらすこととなる。トランジスタの降伏電圧の性能を改善するために、高濃度ｐ＋の本体領域１１８がｐ型の井戸１０４の内部に形成され、高濃度ｐ＋の本体領域１１８とp型の井戸１０４との間の界面に階段接合が形成されるようになる。トレンチの深さおよび井戸の深さに対して高濃度ｐ＋の本体領域の深さを制御することによって、電圧が加えられるときに発生する電界は、トレンチから離れる。このことは、トランジスタの性能に関連するアバランシェ電流を増大させる。この改善された構造およびトランジスタ、特に階段接合を形成する工程についてのバリエーションは、Ｍｏなどによる自己の米国特許第６，４２９，４８１号により詳細に説明されており、その内容全体は本願に引用して援用される。
垂直トレンチＭＯＳＦＥＴ１００は、良好なオン抵抗および改善された耐久性を示すが、相対的に高い入力容量を有する。トレンチＭＯＳＦＥＴ１００に対する入力容量は、ゲートとソースとの間の容量Ｃｇｓおよびゲートとドレインとの間の容量Ｃｇｄである２つの成分を有する。ゲートとソースとの間の容量Ｃｇｓは、ゲートの導電材料１１０とトレンチの上面に近いソース領域１１２との間の重複部分から生じる。ゲートと本体における反転チャンネルとの間に形成された容量もＣｇｓの一因となる。その理由は、通常のパワースイッチングアプリケーションにおいて、トランジスタの本体およびソース電極は、ともに短絡させられるからである。ゲートとドレインとの間の容量Ｃｇｄは、各トレンチの底部でのゲート導電材料１１０とドレインに接続するドリフト領域１０６との間の重複部分から生じる。ゲートとドレインとの間の容量Ｃｇｄまたはミラー容量はトランジスタＶDSの遷移時間を制限する。従って、より大きいＣｇｓおよびＣｇｄは、かなりのスイッチング損失をもたらす。これらのスイッチング損失は、パワーマネジメントアプリケーションがより高いスイッチング周波数に向かうときにますます重要になってくる。
ゲートとソースとの間の容量Ｃｇｓを低減する１つの方法は、トランジスタのチャンネル長を短くすることである。チャンネル長が短くすれば、直接的にゲートとチャンネルとの間の構成成分であるＣｇｓは減少する。短いチャンネル長は、ＲＤＳｏｎにも直接比例し且つ小さいゲートトレンチで同じデバイス電流容量を得ることを可能にする。このことは、ゲートとソースとの間の重複部分およびゲートとドレインとの間の重複部分の量を低減することによってＣｇｓおよびＣｇｄの両方を減少させることとなる。しかし、短いチャンネル長はデバイスを弱くさせ、逆バイアスされた本体−ドレイン接合が本体領域に深く押し込まれてソース領域に近付くことになる結果として空乏層が形成されるときに突き抜けることとなる。ドリフト領域がより多くの空乏層を維持するようにドリフト領域のドープ濃度を減らすことは、トランジスタのオン抵抗ＲＤＳｏｎを増加させるという望ましくない効果をもたらす。
チャンネル長を短くすることを可能にし且つ上述の欠点への対処においても効果的であるトランジスタ構造に対する改良点は、ゲートトレンチから横方向に離間した付加的なシールドトレンチを使用することである。図２Ａを参照すると、デュアルトレンチＭＯＳＦＥＴ２００の例示的な実施例が示されている。デュアルトレンチという用語は、同様のトレンチの総数とは対照的に、２つの異なるタイプのトレンチを有するトランジスタを言及するものである。図１のＭＯＳＦＥＴに共通している構造的特徴に加えて、デュアルトレンチＭＯＳＦＥＴ２００は、隣接するゲートトレンチ２０２の間に入れられるシールドとレンチ２２０を含む。図２Ａに示される例示的な実施例において、シールドトレンチ２２０は、表面からＰ＋領域２１８，本体領域２０４を通り、ゲートトレンチ２０２の深さをかなり下回ってドリフト領域中に伸長する。トレンチ２２０は、誘電体材料２２２で囲まれており、例えばドープされたポリシリコンのような導電材料２２４で実質的に満たされている。金属層２１６は、トレンチ２２０の内部の導電材料２２４をｎ＋ソース領域２１２と高濃度ｐ＋本体領域２１８とに電気的に接続する。従って、この実施例において、トレンチ２２０は、ソースシールドトレンチとして言及される。このタイプのデュアルトレンチＭＯＳＦＥＴ，製造方法および当該ＭＯＳＦＥＴに対する回路アプリケーションの例は、Steven Sappによる「デュアルトレンチパワーＭＯＳＦＥＴ」と表題が付けられた同一出願による米国特許出願第１０／２０９，１１０号においてより詳細に説明されており、その内容全体は、本願に引用して援用される。
より深いソースシールドトレンチ２２０の効果は、逆バイアスがかけられた本体−ドレイン接合の結果として形成された空乏層を、ドリフト領域２０６中に深く押すことである。従って、より幅広い空乏領域が、電界を増大させることなく生じ得る。このことは、降伏電圧を下げることなく、ドリフト領域がより高ドープにされることを可能にする。高ドープドリフト領域は、トランジスタのオン抵抗を低減する。さらに、本体−ドレイン接合部近辺の電界を低減することによって、チャンネル長が実質的に短くなることが可能になり、さらにトランジスタのオン抵抗を低減し且つゲートとソースとの間の容量Ｃｇｓを実質的に低減する。また、図１のＭＯＳＦＥＴと比較すると、デュアルトレンチＭＯＳＦＥＴは、かなり少ないゲートトレンチで同じトランジスタ電流容量を得ることを可能にする。このことは、ゲートとソースとの間の重複容量およびゲートとドレインとの間の重複容量を著しく低減する。図２Ａに示されている例示的な実施例において、ゲートトレンチ導電層２１０は、トレンチの内部に埋め込まれ、図１に示されているＭＯＳＦＥＴ１００におけるトレンチ１０２の上に存在している層間絶縁膜のドームの必要性を取り除くこととなるということに留意すべきである。また、本明細書で教示されているソースシールドトレンチの使用は、トレンチゲートＭＯＳＦＥＴに対して限定されるものではなく、同様の利点は、ソースシールドトレンチがプレーナＭＯＳＦＥＴ（ゲートは、基板の上面に水平に形成されている）において使用されるときにも得られる。ソースシールドトレンチを有するプレーナゲートＭＯＳＦＥＴの例示的な実施例は、図２Ｂに示されている。
さらに入力容量を低減するために、ゲートとドレインとの間の容量Ｃｇｄを低減することに焦点を当てた、さらなる構造上の改良がなされ得る。上記のように、ゲートとドレインとの間の容量Ｃｇｄは、ゲートとトレンチの下部にあるドリフト領域との間の重複に起因する。この容量を低減する１つの方法は、トレンチの下部にあるゲート誘電体層の厚さを厚くする。図２Ａを再び参照すると、ゲートトレンチ２０２は、トレンチの下部に厚い誘電体層２２６を有するように示されている。このトレンチの下部では、ゲートトレンチの側壁に沿った誘電体層と比較すると、ゲートトレンチ２０２はドリフト領域２０６（トランジスタのドレイン端）と重複部分がある。このことは、トランジスタの順伝導を悪化させることなく、ゲートとドレインとの間の容量Ｃｇｄを低減する。ゲートトレンチの下部に厚い誘電体層を作ることは、多くの異なる方法でなされ得る。厚い誘電体層を形成する１つの例示的な工程は、Ｈｕｒｓｔなどによる自己の米国特許第６，４３７，３８６号に説明されており、その内容全体は本願に引用して援用される。トレンチの下部に厚い誘電体層を形成する他の工程は、図５６、５９に関連してさらに以下に説明される。ゲートとドレインとの間の容量を最小限にするための別の方法は、トレンチ内部の中心に配置されたダイ２の誘電体コアを含むことである。当該第２の誘電体コアは、トレンチの底の誘電体ライナーから上方へ伸長している。１つの実施例において、第２の誘電体コアは、トレンチ導電材料２１０の上の誘電体層に接触するまで伸長し得る。この実施例およびその変形例は、Ｓｈｅｎｏｙによる自己の米国特許第６，５７３，５６０号により詳細に説明されている。
ゲートとドレインとの間の容量Ｃｇｄを低減する別の技術は、１または２以上のバイアスがかけられた電極を使用してゲートをシールドすることを必要とする。この実施例によると、ゲートトレンチの内側に且つゲート電極を形成する導電材料の下に１または２以上の電極が形成されて、ドリフト領域からゲートをシールドすることによって、ゲートとドレインとの間の重複容量が実質的に低減する。図３Ａを参照すると、シールドされたゲートトレンチＭＯＳＦＥＴ３００Ａの例示的な実施例の一部が示されている。ＭＯＳＦＥＴ３００Ａにおけるトレンチ３０２は、ゲート電極３１０およびこの実施例においては、ゲート電極３１０の下に２つの付加的な電極３１１ａ、３１１ｂを含む。電極３１１ａおよび３１１ｂは、ゲート電極３１０がドリフト領域３０６と実質的に重複することからシールドし、ゲートとドレインとの間の重複容量を取り除くこととなる。シールド電極３１１ａおよび３１１ｂは、最適な電位で独立してバイアスがかけられる。１つの実施例において、シールド電極３１１ａまたは３１１ｂのうちの１つは、ソース端と同じ電位でバイアスがかけられ得る。デュアルトレンチ構造と同様に、シールド電極にバイアスをかけることによって、本体−ドレイン接合部で形成される空乏領域を幅広くすることとなる。この空乏層はさらにＣｇｄを低減する。シールド電極３１１の数は、スイッチングアプリケーションおよび特にはアプリケーションの電圧要求によって変化するということが理解されるべきである。同様に、任意のトレンチにおけるシールド電極のサイズは変化し得る。例えば、シールド電極３１１ａはシールド電極３１１ｂよりも大きくあり得る。１つの実施例においては、最も小さいシールド電極はトレンチの底部に最接近しており、残りのシールド電極は、それらがゲート電極に近付くにつれてサイズが大きくなる。トレンチの内側の、独立してバイアスがかけられる電極は、垂直方向の電荷制御のためにも使用されることができ、低い順電圧および高い阻止能力（blocking capability)を改善する。高電圧デバイスに関連して以下にさらに説明される、トランジスタ構造のこのアスペクトは、Ｋｏｃｏｎによる「改善された低い順電圧損失および高い阻止能力を有する半導体構造」と表題が付けられた自己の米国特許出願第０９／９８１，５８３号にもより詳細に説明されている。当該特許出願の内容全体は本願に引用して援用される。
図３Ｂは、図２Ａのデュアルトレンチ構造を図３Ａのシールドされたゲート構造と組み合わせたシールドゲートトレンチＭＯＳＦＥＴ３００Ｂに対する別の実施例を示している。図３Ｂに示された例示的な実施例において、ゲートトレンチ３０１は、ＭＯＳＦＥＴ３００Ａのトレンチ３０２と同様に、シールドポリ３１１の上にゲートポリ３１０を含む。しかし、ＭＯＳＦＥＴ３００Ｂは、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にあり得る非ゲートトレンチを含む。電荷制御トレンチ３０１は、図２Ａにおけるように、トレンチの最上部でソース金属に接続する導電材料（例えばポリシリコン）の単層を有し得るが、図３Ｂに示される実施例は、独立してバイアスがかけられる、多重に積み重ねられたポリ電極３１３を使用する。トレンチにおいて積み重ねられる電極３１３の数は、図３Ｂに示されたような電極３１３のサイズと同じように、アプリケーションの要求によって変化し得る。電極は、独立的にバイアスがかけられるかなたは電気的につなげられていても良い。デバイス中の電荷制御トレンチの数もアプリケーションによる。
パワーＭＯＳＦＥＴのスイッチング速度を改善するさらに他の技術は、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。この実施例によると、トレンチの内部のゲート構造は、スイッチング信号を受け取る、従来のゲート機能を行う第１の部分と、ゲートの第１の部分をドリフト（ドレイン）領域からシールドし且つ独立にバイアスがかけられ得る第２の部分と、の２つの部分に分かれている。このことは、ＭＯＳＦＥＴのゲートとドレインとの間の容量を格段に低減する。図４Ａは、デュアルゲートトレンチＭＯＳＦＥＴ４００Ａの例示的な実施例の簡略部分図である。図4Ａに示されているように、ＭＯＳＦＥＴ４００Ａのゲートは、２つの部分Ｇ１およびＧ２を有している。図３ＡのＭＯＳＦＥＴ３００Ａにおけるシールド電極（３１１ａおよび３１１ｂ）とは違って、ＭＯＳＦＥＴ４００ＡにおいてＧ２を形成する導電材料は、チャンネルを有する重複領域４０１を有し、その結果、ゲート端としての機能を果たす。しかし、この第２のゲート端Ｇ２は、第１のゲート端Ｇ１から独立してバイアスがかけられ、スイッチングトランジスタを駆動する同一信号を受け取らない。１つの実施例においては、その代わりに、Ｇ２はＭＯＳＦＥＴの閾値電圧に一定電位でバイアスがかけられ、重複領域４０１におけるチャンネルを反転する。このことは、第２のゲートＧ２から第１のゲートＧ１に移り変わるときに、連続的なチャンネルが形成されるということを確実にする。また、Ｇ２での電位はソース電位よりも高く、ドリフト領域から離れ第２のゲートＧ２への電荷移動は、さらにＣｇｄの低減に寄与するのでＣｇｄは低減される。別の実施例において、第２のゲートＧ２は、スイッチング現象（switching event)の直前に閾値電圧より上の電位にバイアスがかけられる。他の実施例において、Ｇ２での電位は、可変となされることができ且つゲートとドレインとの間の容量Ｃｇｄのヘリ部を最小限にするように最適に調整される。デュアルゲート構造は、ＩＧＢＴなどを含む、他のタイプのトレンチゲートパワーデバイスと同様に、プレーナゲート構造を有するＭＯＳＦＥＴにおいて用いられ得る。デュアルゲートトレンチＭＯＳゲートデバイスおよびかかるデバイスの製造方法についての変形は、Ｋｏｃｏｎなどによる「低減したミラー容量およびスイッチング損失に対する、改善されたＭＯＳゲート方法」と表題が付けられた自己の米国特許出願第１０／６４０，７４２号により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。
改善されたパワーＭＯＳＦＥＴに対する別の実施例は、図4Ｂに示されている。ここで、例示的なＭＯＳＦＥＴ４００Ｂは、プレーナデュアルゲート構造を垂直電荷制御のためのトレンチ電極と組み合わせている。第１および第２のゲート端Ｇ１およびＧ２は、図4Ａのトレンチデュアルゲート構造と同様の態様で機能するが、深いトレンチ４２０はドリフト領域における電極を与え、電荷を広げ且つデバイスの降伏電圧を増加させる。示された実施例において、シールドまたは第２のゲートＧ２は、第１のゲートＧ１の上部を覆い、Ｐ型の井戸４０４およびドリフト領域４０６に及んでいる。別の実施例において、第１のゲートＧ１はシールド／第２のゲートＧ２に及んでいる。
従って、垂直方向電荷制御のためのトレンチ電極およびゲートシールドのような、説明されたさまざまな技術は、横型ＭＯＳＦＥＴ，縦型ＭＯＳＦＥＴ，ＩＧＢＴおよびダイオード等を含むパワーデバイスを得るために組み合わせられ得る。当該パワーデバイスの動作特性は、任意のアプリケーションに対して最適化される。例えば、図４Ａに示されたトレンチデュアルゲート構造は、図３Ｂまたは図４Ｂに示されたタイプの垂直方向電荷制御のトレンチ構造と有利に組み合わせられ得る。かかるデバイスは、（図４Ｂにおけるトレンチ４２０に見られるような）導電材料の単層で満たされているかまたは（図３Ｂにおけるトレンチ３０１に見られるような）多重に積み重ねられた導電性電極で満たされている、深い電荷制御トレンチと同様に、図４Ａに示されたようなデュアルゲート構造を有するアクティブトレンチを含む。ドレイン端は、基板においてソース端と同一面上に配置されている（すなわち、電流が横方向に流れる）横型デバイスに関して、電荷制御電極は、垂直方向のトレンチにおいて積み重ねられる代わりに、フィールドプレートを形成して横方向に配される。電荷制御電極の位置付けは、一般にドリフト領域における電流フローの方向に平行である。
１つの実施例において、デュアルゲートおよびシールドゲートの技術は、同じトレンチの内部で組み合わされ、スイッチング速度および阻止電圧の増大を与えることとなる。図４ＣはＭＯＳＦＥＴ４Ｃを示している。図４Ｃにおいて、トレンチ４０２Ｃは、第１のゲートＧ１，第２のゲートＧ２および示されるように１つのトレンチにおいて積み重ねられたシールド層４１１を含む。トレンチ４０２Ｃは、深く作られることができ且つアプリケーションが要求するだけの多くのシールド層４１１を含み得る。電荷調整およびシールド電極に対して同じトレンチを使用することによって高密度になる。その理由は、２つのトレンチの必要性が取り除かれ、それを１つに結合するからである。また、より良好な電流の広がりを可能にし、デバイスのオン抵抗をも改善する。
従って、説明されたデバイスは、シールドされたゲート，デュアルゲートおよび他の技術の組み合わせを使用し、寄生容量を低減する。しかし、ヘリでの効果によって、これらの技術はゲートとドレインとの間の容量Ｃｇｄを完全に最小化しない。図４Ｄを参照すると、深い本体設計（deep body design)を有するＭＯＳＦＥＴ４００Ｄの例示的な実施例の部分断面図が示されている。この実施例によると、本体構造は、ゲートトレンチ４０２の間に形成されたメサの中心を通ってエッチングされるトレンチ４１８によって形成され、ゲートトレンチと同じ深さまたはゲートトレンチより深く伸長している。ソース金属層は、金属−拡散境界（図示せず）に薄い高融点金属を含み得る。この実施例において、本体構造は、本体のトレンチ４１８を実質的に取り囲むｐ＋の本体インプラント４１９をさらに含む。ｐ＋インプラント層４１９は、さらなるシールドを可能にし、デバイス内部、特にはゲート電極に近接した部分の電位分布を変えることとなる。図４Ｅに示される別の実施例において、本体トレンチ４１８は、例えば選択エピタキシャル成長（ＳＥＧ）法を使用してエピタキシャル材料で満たされている。或いは、本体トレンチ４１８Ｅは、ドープされたシリコンで満たされる。これら２つの実施例のいずれかにおいて、ｐ＋シールド接合部４１９を埋め込む代わりに、後の温度処理が充満した本体からシリコン中にドーパントを拡散し、ｐ＋シールド接合４１９を形成する。トレンチが作られた本体構造に対する変形または構成の多くは、Ｈｕａｎｇによる同一出願人の米国特許第６，４３７，３９９号および第６，１１０，７９９号により詳細に説明されている。当該特許の内容全体は、本願に引用して援用される。
図４Ｄおよび図４Ｅに示された実施例において、ゲートトレンチ４０２と本体トレンチ４１８との間の距離Ｌは、２つのトレンチの相対深さと同様に、ゲートとドレインとの間のヘリの容量を最小化するように制御される。ＳＥＧまたはポリ充填された本体トレンチを使用する実施例において、層４１９の外縁とゲートトレンチの壁との間の間隔は、本体トレンチ４１８の内部のポリまたはＳＥＧのドーピング濃度を変化させることによって調整され得る。図４Ｆおよび図４Ｇは、ゲート電極の近くのデバイス内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体（trenched deep body)の効果を示す図である。説明のために、図４Ｆおよび図４Ｇはシールドされたゲート構造を有するＭＯＳＦＥＴを使用する。図４Ｆは、トレンチが形成された深い本体４１８を有する、逆バイアスがかけられたシールドゲートＭＯＳＦＥＴ４００Ｆに対するポテンシャル線を示している。図４Ｇは、浅い本体構造を有する、逆バイアスがかけられたシールドゲートＭＯＳＦＥＴ４００Ｇに対するポテンシャル線を示している。各デバイスにおける等高線は、逆バイアスがかけられたとき（すなわちブロッキングオフ状態）のデバイス内部のポテンシャル分布を示している。白線は、井戸の接合を示し、ゲート電極の隣に位置するチャンネルの下部を定義する。図から見られるように、チャンネルに与えられ且つ図４Ｆのトレンチが形成された深い本体ＭＯＳＦＥＴ４００Ｆに対するゲート電極を取り囲む低電位および低電界が存在する。このように電位が減少することによって、デバイスに対する全てのゲート電荷を低減する、低減されたチャンネル長が可能にする。例えば、ゲートトレンチ４０２の深さは、例えば０．５μｍ以下にされることができ且つ約０．５μｍ以下である間隔Ｌを有する本体トレンチ４１８より浅く作られ得る。１つの例示的な実施例において、間隔Ｌは０．３μｍ未満である。この実施例の別の利点は、ゲート−ドレインの電荷Ｑｇｄおよびミラー容量Ｃｇｄが減少することである。これらのパラメータ値が小さくなるほど、デバイスはより高速にオンオフされることができる。この改善は、ゲート電極に隣接して存在する電位を減少させることを通して実現される。この改善された構造は、オンオフされるかなり小さい電位を有し、ゲートにおける誘発された容量性電流は、かなり小さい。このことは、ゲートがより高速にオンオフすることを可能にする。
図４Ｄおよび図４Ｅに関連して説明されたような、トレンチが形成された深い本体構造は、シールドゲートまたはデュアルゲートの構造のような他の電荷調整技術と組み合わせられることができ、デバイスのスイッチング速度，オン抵抗および阻止能力をさらに改善することとなる。
上記のパワーデバイスおよびそのバリエーションによって与えられる改善は、相対的に低電圧パワーエレクトロニックアプリケーションに対する頑強なスイッチング素子を与える。本明細書で使用されている低電圧は、例えば約３０Ｖ〜４０Ｖ以下の電圧範囲を言及するものであるが、この範囲は、特定のアプリケーションによって変化し得る。この範囲を超える素子電圧を要求するアプリケーションは、パワートランジスタに対する一種の構造改良を必要とする。通常は、パワートランジスタのドリフト領域におけるドーピング濃度は、デバイスが阻止状態の間に、より高い電圧を維持するように低減される。しかし、より低くドープされたドリフト領域は、トランジスタのオン抵抗ＲＤＳｏｎの増加をもたらす。高い抵抗率は、スイッチのパワー損失を直接的に増加させる。このパワー損失は、半導体製造における最近の進歩がパワーデバイスの記録密度をさらに増加させるにつれて、より重要になってくる。
高い阻止電圧を維持しつつ、デバイスのオン抵抗およびパワー損失を改善するための試みがなされている。これらの試みの多くは、半導体デバイスにおいて大きく平坦な電界を形成するための、さまざまな垂直方向電荷制御の技術を使用する。このタイプの多くのデバイス構造は、Ｍａｒｃｈａｎｔによる「横方向空乏構造を有する電界効果トランジスタ」と表題が付けられた自己の米国特許第６，７１３，８１３号に開示された横方向空乏デバイスおよびＫｏｃｏｎによる自己の米国特許第６，３７６，８７８号に開示されたデバイスを含んで提案されている。これら両方の特許の内容全体は、本願に引用して援用される。
図５Ａは、プレーナゲート構造を有する、例示的なパワーＭＯＳＦＥＴ５００Ａの一部の部分断面図である。ＭＯＳＦＥＴ５００Ａは、図２ＢのプレーナＭＯＳＦＥＴ２００Ｂと同様の構造を有しているように見えるが、２つの重要な点において異なっている。導電材料でトレンチ５２０を満たす代わりに、これらのトレンチは、二酸化ケイ素のような誘電体で満たされる。このデバイスは、トレンチ５２０の外側の側壁に隣接して間隔をあけて配された、不連続な浮遊ｐ型領域５２４を含む。図２ＡのデュアルトレンチＭＯＳＦＥＴに関連して説明されたように、ソーストレンチ２０２における導電材料（例えばポリシリコン）は、空乏領域をドリフト領域中に深く押し込むことによって、セル降伏電圧を改善するのに役立つ。従って、電界を低減する他の手段が使用されないならば、これらのトレンチから導電材料を取り除くことによって、降伏電圧の低減がもたらされる。浮遊ｐ型領域５２４は、電界を低減する働きをする。
図５Ａに示されたＭＯＳＦＥＴ５００Ａを参照すると、ドレイン電圧が大きくなるときに電界が大きくなるので、浮遊ｐ領域５２４は、空間電荷領域におけるそれらの位置によって定められる対応電位を得る。これらｐ領域５２４の浮遊電位は、電界がドリフト領域中に深く広がる原因となり、トレンチ５２０の間のメサ領域の深さにわたってより均一な電界をもたらす。結果として、トランジスタの降伏電圧が大きくなる。トレンチにおける導電材料を絶縁材料で置き換えることについての利点は、より大きな空間電荷領域が、シリコンであり得るドリフト領域よりはむしろ絶縁体にわたって現れるということである。絶縁体の誘電率は、例えばシリコンの誘電率よりも低く且つトレンチにおける空乏領域の面積は小さくなるので、デバイスの出力容量は大きく低減される。このことは、トランジスタのスイッチング特性をさらに高める。誘電体で満たされたトレンチ５２０の深さは、電圧要求に依存している。トレンチが深くなるほど、阻止電圧は高くなる。垂直方向電荷制御技術の別の利点は、容量をかなり増やすことなく、トランジスタセルが熱的分離のために横方向に移動されることを可能にするということである。別の実施例においては、浮遊ｐ領域の代わりに、ｐ型層を、誘電体が満たされたトレンチの外側の側壁に配置し、同様な垂直方向電荷調整を行う。この実施例の簡略化された部分断面図が図５Ｂに示されており、ここでは、トレンチ５２０の外側の側壁はｐ型層またはライナー(liner)５２６で覆われている。図5Ｂに示される例示的な実施例においては、ゲートもトレンチが形成され、さらにデバイスの相互コンダクタンスを改善する。この技術の変形を利用する、改善されたパワーデバイスに対する他の実施例は、Ｓａｐｐなどによる「低出力容量を有する垂直方向電荷制御半導体デバイス」と表題が付けられた同一出願人による米国特許出願第１０／２００，０５６号（代理人整理番号１８８６５−００９７／１７７３２−５５２８０）により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。
上述のように、図５ＢのトレンチＭＯＳＦＥＴ５００Ｂは、低減した出力容量および改善された降伏電圧を示す。しかし、アクティブトレンチ（ゲートトレンチ５０２）は、誘電体が満たされた電荷制御トレンチ５２０間に配置されているので、ＭＯＳＦＥＴ５００Ｂのチャンネル幅は、従来のトレンチＭＯＳＦＥＴ構造と同じ位には太くない。このことは、より高いオン抵抗ＲＤＳｏｎをもたらし得る。図５Ｃを参照すると、第２の電荷制御トレンチを取り除く、垂直方向電荷制御を有するトレンチＭＯＳＦＥＴ５００Ｃに対する別の実施例が示されている。ＭＯＳＦＥＴ５００Ｃにおけるトレンチ５０２Ｃは、ゲートポリ５１０およびドリフト領域５０６中に深く伸びた、誘電体で満たされた下位部を含む。１つの実施例において、トレンチ５０２Ｃは、ドリフト領域５０６の約半分の深さより下の深さまで伸長する。ｐ型ライナー５２６Ｃは、示されているように、各トレンチの下位部に沿った外側の側壁を取り囲んでいる。この単一トレンチ構造は、第２の電荷制御トレンチをなくし、さらなるチャンネル幅とより低いＲＤＳｏｎを可能にする。その外壁上のｐ型ライナー５２６Ｃによって取り囲まれた、より深いトレンチ５０２Ｃの下位部は、出力容量およびゲートとドレインとの間の容量を低減するように電界の主要部をサポートする。別の実施例において、ｐ型ライナー５２６Ｃは、トレンチ５０２Ｃの側面および底部に沿った、複数の不連続領域に作られる。他の実施例は、単一トレンチ電荷制御構造を前述のシールドゲートまたはデュアルゲートの技術と組み合わせることによって可能となり、デバイスの寄生容量をさらに低減する。
図６を参照すると、高電圧アプリケーションに適したパワーＭＯＳＦＥＴ６００の簡略断面図が示されている。当該高電圧アプリケーションは、高速スイッチングをも要求する。ＭＯＳＦＥＴ６００は、降伏電圧を改善するための垂直方向電荷制御をスイッチング速度を改善するシールドゲート構造と組み合わせている。図６に示されているように、シールド電極６１１は、ゲートトレンチ６０２の内部の、ゲート導電材料６１０とトレンチの下部との間に配置されている。電極６１１は、トランジスタのゲートとドレインとの間の容量を著しく低減する、下にあるドレイン領域（ドリフト領域６０６）からトランジスタのゲートをシールドする。その結果、その最大スイッチング周波数を増大させることとなる。ドープされたライナー６２６を有する、誘電体が満たされたトレンチ６２０は、垂直方向に大きく平坦な電界を形成するのに役立ち、デバイスの降伏電圧を改善することとなる。作動中に、ｐ型ライナー６２６を有する、誘電体で満たされたトレンチ６２０とシールドゲート構造との組み合わせは、寄生容量を低減し且つゲート電極の端部における電界集中を分散させるドリフト領域を無い状態にするのに役立つ。このタイプのデバイスは、ＲＦ増幅器または高周波数スイッチングアプリケーションにおいて使用され得る。
図７は、高電圧，高周波数のアプリケーションに適した、別のパワーＭＯＳＦＥＴに対する別の実施例を示している。図７に示された簡略例において、ＭＯＳＦＥＴ７００は、降伏電圧を改善するための垂直方向電荷制御をスイッチング速度を改善するデュアルゲート構造と組み合わせている。図６に示されたデバイスと同様に、垂直方向電荷制御は、ｐドープされたライナー７２６を有する、誘電体で満たされたトレンチ７２０の使用によって実施される。寄生容量の低減は、第１のゲート電極Ｇ１が、第２のゲート電極Ｇ２によってドレイン（ｎドリフト領域７０６）からシールドされるデュアルゲート構造の使用によって実現される。第２のゲート電極Ｇ２は、連続的にバイアスがかけられるかまたは領域７０１におけるチャンネルを反転するためにスイッチング現象に先立ってバイアスがかけられても良く、デバイスが作動されるときに連続的なチャンネルを通した電流の連続フローを確実にする。
他の実施例において、シールドされた垂直方向電荷制御ＭＯＳＦＥＴは、ドープされた側壁の誘電体で満たされたトレンチを使用し、集積したショットキーダイオードを提供する。図８は、本実施例によるシールドゲートＭＯＳＦＥＴ８００の１つの例を示している。この例において、トレンチ８０２の下位部における電極８１１は、ゲート電極８１０をドリフト領域８０６からシールドし、ゲートとドレインとの間の寄生容量を低減する。外側の側壁にｐドープされたライナーを有する、誘電体で満たされたトレンチ８２０は、垂直方向電荷制御を与える。ショットキーダイオード８２８は、幅Ｗのメサを形成する２つのトレンチ８２０Ａおよび８２０Ｂの間に形成される。このショットキーダイオードの構造は、トレンチＭＯＳＦＥＴセルアレイの至る所に散在し、ＭＯＳＦＥＴスイッチの動作特性を高める。順電圧降下は、ショットキー構造８２８の低バリア高さを利用することによって低減される。さらに、このダイオードは、縦型パワーＭＯＳＦＥＴの通常のＰＮ接合と比較して、本質的な逆再生速度の利点を有する。誘電体で満たされたトレンチ８２０の側壁を、例えばボロンでドーピングすることによって、燐の偏析による側壁の漏れ経路が除去される。トレンチ工程の特徴は、ショットキーダイオード８２８の動作を最適化するために使用され得る。１つの実施例において、例えば、幅Ｗは、ショットキー構造８２８のドリフト領域における空乏が、隣接するＰＮ接合によって影響され且つ制御され、ショットキーダイオード８２８の逆電圧性能を増大させるように調整される。モノリシックに集積したトレンチＭＯＳＦＥＴおよびショットキーダイオードの例は、Ｓａｐｐによる同一出願人による米国特許第６，３５１，０１８号において見出されることができる。当該特許の内容全体は、本願に引用して援用される。
誘電体が満たされたトレンチ間に形成されたショットキーダイオードは、プレーナゲート構造を有するＭＯＳＦＥＴおよびトレンチの下部にシールド電極を有さないトレンチゲートＭＯＳＦＥＴ（厚い誘電体を含むかまたは含まない）等を含む、さまざまな異なるタイプのＭＯＳＦＥＴで集積され得る。集積したショットキーダイオードを有するデュアルゲートトレンチＭＯＳＦＥＴに対する例示的な実施例は、図９Ａに示されている。ＭＯＳＦＥＴ９００Ａは、ゲートトレンチ９０２を含み、第１のゲートＧ１は第２のゲートＧ２の上に形成され、寄生容量を低減し且つスイッチング周波数を増大させる。ＭＯＳＦＥＴ９００Ａは、垂直方向電荷制御のために、その外側の側壁に沿って形成されたｐドープされたライナー９２６を有する、誘電体で満たされたトレンチ９２０をも含み、デバイスの降伏電圧を高める。前述の多くの実施例のライナー（例えば、図６，７，８および９Ａ）を形成する１つの方法は、プラズマドープ工程を使用する。ショットキーダイオード９２８Ａは、示されているように２つの隣接する、誘電体で満たされたトレンチの間に形成される。他のバリエーションにおいては、モノリシックに集積したショットキーダイオードおよびトレンチＭＯＳＦＥＴは、誘電体で満たされたトレンチを有さずに形成される。図９Ｂは、この実施例による例示的なデバイス９００Ｂの断面図である。ＭＯＳＦＥＴ９００Ｂは、アクティブトレンチ９０２Ｂを含み、各々のアクティブトレンチは、ゲート電極９１０の下に埋め込まれた電極９１１を有する。ショットキーダイオード９２８Ｂは、示されているように、２つのトレンチ９０２Ｌおよび９０２Ｒの間に形成される。バイアスをかけられた電極９１１の電荷調整効果は、逆降伏電圧を損なうことなく、ドリフト領域のドープ濃度を大きくすることを可能にする。ドリフト領域におけるより高いドープ濃度は、この構造に対する順電圧降下を低減する。前述した、埋め込み電極を有するトレンチＭＯＳＦＥＴなどの場合、埋め込み電極の数と同様に各トレンチの深さは変化し得る。図９Ｃに示される１つの変形において、トレンチ９０２Ｃは、示されるように、ソース電極に接続したショットキーセル９２８Ｃにおけるゲート電極９１０Ｓおよび１つの埋め込み電極９１１を有する。ショットキーダイオードのゲートは、ＭＯＳＦＥＴゲート端に選択的に接続することができる。図９Ｄ，９Ｅおよび９Ｆは、ＭＯＳＦＥＴのアクティブセルアレイ内に散在するショットキーダイオードに対する、例示的なレイアウトバリエーションを示す。図９Ｄおよび図９Ｅは、単一メサショットキーおよびダブルメサショットキーのレイアウトをそれぞれ示すが、図９Ｆは、ショットキー領域がＭＯＳＦＥＴのトレンチと垂直であるレイアウトを示している。ＭＯＳＦＥＴ領域に対する複数のショットキーを含む、集積したショットキーダイオードのこれらおよび他のバリエーションは、本明細書で説明されているトランジスタ構造のいずれとも組み合わせられ得る。
他の実施例において、パワーデバイスの電圧阻止能力は、誘電体で縁取られたトレンチ内部に埋め込まれ且つデバイスドリフト領域における電流フローに平行に配置された、１または２以上のダイオード構造を連続的に使用することによって高められる。図１０は、この実施例による例示的なトレンチＭＯＳＦＥＴ１０００の簡略断面図を与える。ダイオードのトレンチ１０２０は、ゲートトレンチ１００２の両側に配置され、ドリフト領域１００６中に伸長している。ダイオードトレンチ１０２０は、トレンチ内部に１または２以上のＰＮ接合を形成する、反対の導電性を有する領域１０２３および１０２５から構成される１または２以上のダイオード構造を含む。１つの実施例において、トレンチ１０２０は、ドリフト領域と反対の極性を有する１つの領域を有し、単一のＰＮ接合がドリフト領域との界面に形成されるようになる。Ｐ型およびｎ型にドープされたポリシリコンまたはシリコンが、領域１０２３および１０２５を形成するためにそれぞれ使用され得る。単価ケイ素，ガリウムヒ素およびシリコンゲルマニウム等のような他のタイプの材料も、領域１０２３および１０２５を形成するために使用され得る。トレンチ内部の側壁に沿って伸長した、薄い誘電体層１０２１は、トレンチにおけるダイオードをドリフト領域から絶縁する。示されるように、トレンチ１０２０の下部に沿った誘電体層が存在しないので、下部領域１０２７は下にある基板と電気的接続をすることが可能となる。１つの実施例において、ゲート酸化物１００８の設計および製造に影響を与える同様の考慮が誘電体層１０２１を設計し且つ形成することに適用される。例えば、誘電体層１０２１の厚さは、電圧のような要素によって定められ、ダイオードトレンチにおける電界がドリフト領域において誘発されるように（すなわち、誘電体層を通して結合する範囲）維持され且つ伸長することが必要とされる。
作動中、ＭＯＳＦＥＴ１０００がその阻止状態にバイアスがかけられているときに、ダイオードトレンチ１０２０の内部のＰＮ接合は、各ダイオード接合で生じるピーク電界で逆バイアスがかけられる。誘電体層１０２１を通して、ダイオードトレンチにおける電界は、ドリフト領域１００６における対応する電界を有する。誘発された電界は、アップスイングスパイクおよびドリフト領域における電界曲線の一般的な増大という形でドリフト領域において明示される。電界におけるこの増大は、より高い降伏電圧をもたらす電界曲線の下でのより大きい面積をもたらす。この実施例におけるバリエーションは、Ｋｏｃｏｎなどによる「ドリフト領域の高阻止低順電圧降下半導体構造」と表題が付けられた、同一出願人による米国特許出願第１０／２８８，９８２号（代理人整理番号１８８６５−１１７／１７７３２−６６５６０）においてより詳細に説明されている。当該特許出願のないよう全体は、本願に引用して援用される。
電荷調整のためにトレンチが形成されたダイオードを、シールドゲートまたはデュアルゲートの構造のような寄生容量を低減する技術と組み合わせたパワーデバイスに対する他の実施例が可能である。図１１は、かかる実施例の１つによるＭＯＳＦＥＴ１１００の１つの実施例を示している。ＭＯＳＦＥＴ１１００は、アクティブトレンチ１１０２の内側のゲート電極１１１０の下にシールド電極１１１１を使用し、例えば図３ＡにおけるＭＯＳＦＥＴ３００Ａに関連して前述されたトランジスタに対する、ゲートとドレインとの間の容量Ｃｇｄを低減する。異なる数のＰＮ接合が、ＭＯＳＦＥＴ１０００と比較すると、ＭＯＳＦＥＴ１１００において使用される。図１２は、デュアルゲートの技術をトレンチダイオード構造と組み合わせたＭＯＳＦＥＴ１２００の断面図である。ＭＯＳＦＥＴ１２００におけるアクティブトレンチ１２０２は、第１のゲートＧ１および第２のゲートＧ２を含み、図４Ｂに関連して説明されたデュアルゲートＭＯＳＦＥＴにおけるアクティブトレンチと同じ態様で動作する。ダイオードトレンチ１２２０は、電荷調整を与え、デュアルゲートアクティブトレンチ構造がデバイスのスイッチング速度を改善しつつ、デバイスの阻止電圧を増大させる。
さらに他の実施例は、図１３に示されるようなプレーナゲートＭＯＳＦＥＴ１３００において、トレンチが形成されたダイオードの電荷調整技術を集積ショットキーダイオードと組み合わせる。ショットキーダイオード１３２８を、図８および図９の実施例に関連して説明されたＭＯＳＦＥＴと組み合わせることによって、同様の利点が得られ得る。この実施例において、プレーナゲート構造は説明のために示されており、集積ショットキーダイオードおよびトレンチダイオードの構造の組み合わせは、トレンチゲート，デュアルゲートおよびシールドゲートを含む他のタイプのゲート構造のいずれかを有するＭＯＳＦＥＴにおいて使用され得る。結果として得られる実施例のいずれかは、トレンチが形成される本体の技術と組み合わせることもでき、図４Ｄおよび図４ＥのＭＯＳＦＥＴ４００Ｄまたは４００Ｅに関連して説明されるように、フリンジ寄生容量（fringing parasitic capacitance）をさらに最小化することとなる。他のバリエーションおよび同等物が可能である。例えば、ダイオードトレンチの内側の異極性伝導領域の数は、ダイオードトレンチの深さと同様に変化し得る。異極性伝導領域の極性は、ＭＯＳＦＥＴの極性と同様に反転し得る。また、ＰＮ領域のいずれか（９２３、９２５または１０２３、１０２５など）は、例えば、３次元に沿ったそれぞれの領域を、電気的接触がそれらになされ得るシリコン表面まで伸長することによって、必要に応じて独立してバイアスがかけられ得る。さらに、複数のダイオードトレンチが、デバイスのサイズおよびアプリケーションの電圧要求によって要求されるときに使用され得る。ダイオードトレンチの間隔および配置は、さまざまなストライプまたは多孔性の設計で実施され得る。
別の実施例においては、より低い順電圧損失およびより高い阻止能力のためのさまざまな電荷調整技術を利用する、蓄積モードのトランジスタの類が、与えられている。通常の蓄積モードトランジスタにおいては、ブロッキング接合はなく、デバイスは、ゲート端に隣接したチャンネル領域を少しばかり反転することによってオフにされる。トランジスタが、ゲートバイアスを印加することによってオンにされると、反転層よりむしろ蓄積層がチャンネル領域に形成される。反転チャンネルの形成がないので、チャンネル抵抗は最小化される。さらに、損失を最小化する蓄積モードトランジスタにおいて、ＰＮ本体のダイオードは存在しない。当該損失は、同期整流器のような、特定の回路アプリケーションにおいて起こる。従来の蓄積モードデバイスの欠点は、デバイスがブロッキングモードにあるときに、ドリフト領域が逆バイアス電圧を支持するように僅かにドープされなければならない、ということである。僅かにドープされたドリフト領域は、オン抵抗がより高くなるということである。本明細書で説明されている実施例は、蓄積モードデバイスにおけるさまざまな電荷調整技術を利用することによって、この限界を打開している。
図１４を参照すると、電流フローに平行に配置された交互の伝導領域を有する、例示的な蓄積モードトランジスタ１４００の簡略化された実施例が示されている。この実施例において、トランジスタ１４００は、トレンチ１４０２の内側に形成されたゲート端を有するｎチャンネルトランジスタ，トレンチ間に形成されたｎ型チャンネル領域１４１２，異極性である円柱状のｎ型部１４０３およびｐ型部１４０５を有するドリフト領域１４０６およびｎ型ドレイン領域１４１４である。エンハンスメントモードトランジスタと違って、蓄積モードトランジスタ１４００は、チャンネルが形成される内側にブロッキング（この実施例においてはｐ型）井戸または本体領域を含まない。その代わりに、蓄積層が領域１４１２に形成されるときに、導電チャンネルが形成される。トランジスタ１４００は、通常、領域１４１２のドープ濃度およびゲート電極のドープタイプによってオンまたはオフする。ｎ型領域１４１２が完全に使い果たされ且つ僅かに反転されるとオンされる。異極性領域１４０３および１４０５におけるドープ濃度は、電荷拡散を最大化するように調整される。当該電荷拡散は、トランジスタがより高い電圧をサポートすることを可能にする。電流フローに平行な円柱状の異極性領域を使用することによって、領域１４１２および１４０６の間に形成された接合部から離れると電界分布が直線的に減少することなく、電界分布が平坦になる。この構造の電荷拡散効果は、トランジスタのオン抵抗を低減する、高ドープされたドリフト領域の使用を可能にする。さまざまな領域のドープ濃度は変化し得る。例えば、ｎ型領域１４１２および１４０３は、同じまたは異なるドープ濃度を有し得る。改良されたｐ型トランジスタが、図４に示されたデバイスのさまざまな領域の極性を反転することによって得られ得る、ということを当業者は認識する。ドリフト領域の内部の円柱状の異極性領域の他のバリエーションは、以下にさらに説明される超高電圧デバイスに関連してより詳細に説明される。
図１５は、電荷拡散の目的のためのトレンチ電極を有する、別の蓄積モードデバイス１５００の略図である。１５１２，１５０６および１５１４の全ての領域は、同じ導電型であり、この実施例においてはｎ型である。オフデバイスに関しては、ゲートのポリシリコンはｐ型で作製される。領域１５１２のドープ濃度は、バイアスがかけられない状態下でほぼ空の状態にされたブロッキング接合を形成するように調整される。各トレンチ１５０２の内部には、１または２以上の埋め込み電極１５１１がゲート電極１５１０の下に形成される。当該埋め込み電極の全ては、誘電体１５０８で取り囲まれている。図３ＡのエンハンスメントモードＭＯＳＦＥＴ３００Ａに関連して説明されているように、埋め込み電極１５１１は、フィールドプレートとして機能し、必要に応じてそれらの電荷拡散機能を最適化する電位にバイアスがかけられ得る。電荷拡散は、独立的に埋め込み電極１５１１にバイアスをかけることによって制御され得るので、最大の電界は大きく増大され得る。ＭＯＳＦＥＴ３００Ａにおいて使用された埋め込み電極と同様に、構造の異なるバリエーションが可能である。例えば、トレンチ１５０２の深さおよび埋め込み電極１５１１のサイズおよび数は、アプリケーションによって変化し得る。図３ＢにおけるＭＯＳＦＥＴ３００Ｂのトレンチ構造に対して示されたものと同様の態様で、電荷拡散電極は、トランジスタのゲート電極を収容するアクティブトレンチから分離したトレンチの内部に埋め込まれ得る。かかる実施例は、図１６に示されている。図１６に示された実施例において、ｎ型領域１６１２は、状況に応じて付加され得る、より高濃度にドープされたｎ＋ソース領域１６０３を含む。高濃度にドープされたソース領域１６０３は、示されているようにｎ型領域１６１２の上端部に沿って伸長するかまたはｎ型領域１６１２の上端に沿ったトレンチ壁に隣接した２つの領域として形成され得る（この図においては図示されていない）。幾つかの実施例において、トランジスタが適切に切られることを確実にするために、ｎ＋領域１６０３を含むことによって、ｎ型領域１６０６のドープ濃度を低くすることが必要となる。この任意の高濃度にドープされたソース領域は、本明細書に説明された蓄積トランジスタのいずれにも同じ態様で使用され得る。
改善された蓄積モードトランジスタに対する別の実施例は、異極性の外部ライナーを有する、誘電体で満たされたトレンチを使用する。図１７は、本実施例による蓄積トランジスタ１７００の簡略断面図である。誘電体で満たされたトレンチ１７２０は、シリコン井戸の表面からドリフト領域１７０６中へと下方へ伸長している。トレンチ１７２０は、例えば二酸化ケイ素のような誘電体で満たされている。この例示的な実施例において、トランジスタ１７００は、トレンチが形成されたゲート構造を有するｎチャンネルトランジスタである。ｐ型領域１７２６は、示されているように、誘電体が満たされたトレンチ１７２０の外壁を覆う。図５Ａ，図５Ｂおよび図５Ｃのそれぞれに関連して説明されたエンハンスメントモードトランジスタ５００Ａ，５００Ｂおよび５００Ｃと同様に、トレンチ１７２０はトランジスタの出力容量を低減するが、ｐ型ライナー１７２６は、ドリフト領域において電荷調整を与え、トランジスタの阻止能力を増大させる。図１８に示される別の実施例においては、正反対にドープされたライナー１８２６Ｎおよび１８２６Ｐが、誘電体が満たされたトレンチ１８２０の反対側に近接して形成される。つまり、誘電体が満たされたトレンチ１８２０は、一方の外側壁に沿って伸長するｐ型ライナー１８２６Ｐと、同じトレンチのもう一方の外側壁に沿って伸長するｎ型ライナー１８２６Ｎと、を有する。対応するエンハンスメントモードトランジスタに関連して説明されるように、誘電体で満たされたトレンチを有する蓄積トランジスタのこの組み合わせについての他のバリエーションが可能である。これらは、例えば、図５Ａに示されるデバイスのようなプレーナ（トレンチとは対照的に）ゲート構造およびｐ型ライナーの代わりに浮遊ｐ型領域を有する蓄積トランジスタ，図５Ｂに示されるデバイスのような、外側壁のみを覆い、トレンチ１７２６の底部を覆わないｐ型ライナーを有する蓄積トランジスタおよびとりわけ図５Ｃに示されるデバイスのような、トレンチの下部を覆うｐ型ライナーを有する単一トレンチ構造を有する蓄積トランジスタを含む。
別の実施例において、蓄積モードトランジスタは、電荷調整の目的のためのトレンチの内部に連続して形成された１または２以上のダイオードを使用する。この実施例による例示的な蓄積モードトランジスタ１９００の簡略断面図は、図１９に示されている。ダイオードトレンチ１９２０は、ゲートトレンチ１９０２の両側に配置され、ドリフト領域に伸長している。ダイオードトレンチ１９２０は、トレンチ内部に１または２以上のＰＮ接合を形成する、正反対の導電型領域１９２３および１９２５から構成される１または２以上のダイオード構造を有する。ｐ型およびｎ型にドープされたポリシリコンまたはシリコンが、領域１９２３および１９２５を形成するために使用される。トレンチ内側壁に沿って伸長する、薄い誘電体層は、トレンチにおけるダイオードをドリフト領域から絶縁する。示されているように、トレンチ１９２０の底部に沿った誘電体層が存在しないので、底部領域１９２７が下にある基板と電気接触をすることが可能になる。図１０，図１１，図１２，図１３およびそれらのバリエーションに示される、対応するエンハンスメントモードトランジスタに関連して説明されるように、トレンチダイオードを有する蓄積トランジスタのこの組み合わせについての他のバリエーションが可能である。
上述の蓄積モードトランジスタのいずれも、最上部（ソース）領域において、高濃度にドープされた異極性領域を使用し得る。図２０は、例示的な蓄積モードトランジスタ２０００の簡略化された３次元図であり、他のバリエーションと組み合わせてこの機能を示す。この実施例において、蓄積モードトランジスタ２０００における電荷調整ダイオードは、ゲートと同じトレンチの内部に形成される。トレンチ２００２は、ゲート電極２０１０を含み、その下にはｎ型２０２３およびｐ型２０２５のシリコンまたはポリシリコンの層がＰＮ接合を形成している。薄い誘電体層２００８は、ダイオード構造をドリフト領域と同様にゲート端２００２から分離する。高濃度にドープされたｐ＋領域２１１８は、示されているように、ソース領域２０１２においてトレンチ間に形成されたメサの長さに沿った間隔に形成される。高濃度にドープされたｐ＋領域２１１８は、ｎ−領域２０１２の面積を減少させ、デバイスのリークを低減する。ｐ＋領域２１１８は、アバランシェにおける正孔電流フローを改善するｐ＋接触を可能にし、デバイスの信頼性も改善する。例示的な縦型ＭＯＳゲート蓄積トランジスタのバリエーションは、この類のデバイスのさまざまな機能および利点を示すために検討されている。当業者は、これらが横型ＭＯＳゲートトランジスタ，ダイオード，バイポーラトランジスタなどを含むほかのタイプのデバイスにおいて行われる、ということを認識する。電荷拡散電極は、ゲートと同じトレンチの内部または別のトレンチの内部のどちらにも形成され得る。上述のさまざまな例示的な蓄積モードトランジスタは、ドリフト領域で終わっているが、ドレインに接続した、より高濃度にドープされた基板で終わることもできる。さまざまなトランジスタは、六角形または四角形のトランジスタセルを含むストライプまたは細胞構造において形成され得る。他の実施例とともに説明される他のバリエーションおよび組み合わせが可能であり、その多くは、既に参照された米国特許出願第６０／５０６，１９４号および米国特許出願第６０／５８８，８４５においてさらに説明されている。これら両方の特許出願の内容全体は、本明細書に引用して援用される。
高電圧アプリケーションに対して設計された、他の類のパワースイッチングデバイスは、基板と井戸との間のエピタキシャル領域において、ｐドープおよびｎドープされたシリコンが交互になった垂直部を使用する。図２１を参照すると、このタイプの構造を使用するＭＯＳＦＥＴ２１００の１つの例が示されている。ＭＯＳＦＥＴ２１００において、電圧維持またはブロッキング領域として言及されることもある領域２１０２は、互い違いになったｎ型部分２１０４およびｐ型部分２１０６を含む。この構造の効果は、電圧がデバイスに印加されると、空乏領域が２１０４および２１０６の部分の各側面に水平に広がるということである。ブロッキング層２１０２の垂直方向の全厚さは、水平電界がアバランシェ降伏を引き起こすのに十分高くなる前に涸渇する。その理由は、各垂直部分２１０４および２１０６における電荷の正味数量が、降伏電界を引き起こすために必要とされるよりも少ないからである。その領域が水平方向に完全に涸渇された後、電界は約２０〜３０Ｖ／μｍのアバランシェ電界に達するまで垂直方向に形成し続ける。このことは、デバイスの電圧阻止能力をかなり高め、デバイスの電圧範囲を４００Ｖ以上に広げることとなる。このタイプのスーパー接合（super junction）デバイスについての異なるバリエーションは、Ｎｉｅｌｓｏｎによる自己の米国特許第６，０８１，００９号および米国特許第６，０６６，８７８号により詳細に説明されている。これら米国特許出願の内容全体は、本願に引用して援用される。
スーパー接合ＭＯＳＦＥＴ２１００のバリエーションは、ｎ型ブロッキング領域において浮遊ｐ型アイランドを使用する。ピラーアプローチ（pillar approach)とは対照的に、浮遊ｐ型アイランドの使用は、ＲＤＳｏｎを低減する電荷調整層の厚さを減じることを可能にする。１つの実施例において、ｐ型アイランドは均一に間隔をあける代わりに、臨界電界近辺に電界を維持するように間隔をあけられている。図２２は、この実施例によるデバイスの１つの例を示すＭＯＳＦＥＴ２２００の簡略断面図である。この例において、より深い位置にある浮遊領域２２２６は、その上にある浮遊領域からさらに遠くに間隔をあけられている。つまり、距離Ｌ３は距離Ｌ2よりも大きく、距離Ｌ２は距離Ｌ1よりも大きい。この態様で浮遊接合間の距離を操作することによって、少数キャリアはより粒状で導入される。これらのキャリアのソースが粒状になればなるほどＲＤＳｏｎは低くなり、より高い降伏電圧が引き起こされ得る。多くのバリエーションが可能である、ということが当業者によって理解される。例えば、垂直方向における浮遊領域２２２６の数は、示されているように４つに限定されるものではなく、最適数は変化し得る。また、各浮遊領域２２２６におけるドープ濃度は変化し得る。例えば、１つの実施例においては、各浮遊領域２２２６におけるドープ濃度は、当該領域が基板２１１４に近付くにつれて徐々に減少する。
さらに、低電圧および中間の電圧のデバイスに関連して説明されるような、シールドゲートおよびデュアルゲートの構造を含む、スイッチング速度を高めるために寄生容量を低減する技術の多くは、図２１および図２２に説明された高電圧デバイスおよびそのバリエーションと組み合わせることができる。図２３は、スーパー接合構造のバリエーションをデュアルゲート構造と組み合わせた高電圧ＭＯＳＦＥＴ２３００の簡略断面図である。ＭＯＳＦＥＴ２３００は、例えば、図４Ｂに示されたデュアルゲートトランジスタと同様に、ゲート端Ｇ１おおよびＧ２から構成されるプレーナデュアルゲート構造を有している。胃極性（この例においてはｐ型）領域２３２６は、ｐ−井戸２３０８の下のｎ型ドリフト領域２３０６に垂直方向に配置されている。ｐ型領域２３２６のサイズおよび間隔は、この例において変化し、その結果、ｐ−井戸２３０８により近接して配置された領域２３２６は互いに接触しているが、さらに下方に配置された領域２３２６は浮遊しており、示されるようにサイズにおいても小さい。図２４は、スーパー接合技術をシールドゲート構造と組み合わせた高電圧ＭＯＳＦＥＴに対するさらに別の実施例を示している。ＭＯＳＦＥＴ２４００は、ゲート電極２４１０を有するトレンチゲートデバイスである。例えば、図３ＡにおけるＭＯＳＦＥＴ３００Ａと同様に、このゲート電極２４１０は、ドリフト領域２４０６からシールド電極２４１１でシールドされている。ＭＯＳＦＥＴ２４００は、ドリフト領域２４０６において、電流フローに平行に配置された異極性浮遊領域２４２も含む。
終端構造
上記のさまざまなタイプの個別デバイスは、チップ端の空乏領域の円柱状または球状の形状によって制限された降伏電圧を有する。この円柱状または球状の降伏電圧は、通常、デバイスのアクティブエリア（active area)における平行面降伏電圧ＢＶppよりもかなり低いので、デバイスの端部は、アクティブエリアの降伏電圧に近い、デバイスに対する降伏電圧を実現するように終端処理される必要がある。異なる技術は、端部の末端上に均一に電界および電圧を拡散するように開発されており、ＢＶppに近い降伏電圧を実現している。これらは、フィールドプレート，フィールドリング，ジャンクションターミネーションエクステンション（ＪＴＥ）およびこれらの技術の異なる組み合わせを含む。既に参照された、Ｍｏなどによる自己の米国特許第６，４２９，４８１号は、アクティブセルアレイを取り囲み、その上を覆うフィールド酸化膜層(overlying field oxide layer)を有する深い接合（井戸よりも深い）を有する電界終端構造の１つの例を説明している。ｎチャンネルトランジスタの場合において、例えば、終端構造は、ｎ型ドリフト領域とともにＰＮ接合を形成する深いｐ＋領域を含む。
別の実施例において、セルアレイの外周を取り囲む、１または２以上のリング形状のトレンチは、電界を小さくし且つアバランシェ降伏を増大させる機能を果たす。図２５Ａは、トレンチトランジスタに対する一般的なトレンチのレイアウトを示している。アクティブトレンチ２５０２は、リング形状の終端トレンチ２５０３によって取り囲まれている。この構造において、メサ端部に点線で描かれた円によって示される領域２５０６は、他の領域よりも早く涸渇状態になり、逆バイアスの状態下で降伏電圧を低減するこの領域における増大された電界をもたらす。従って、このタイプのレイアウトは、低電圧デバイス（例えば＜３０Ｖ）に限られる。図２５Ｂ〜図２５Ｆは、図２５Ａに示された高電界領域を減少させるための、異なるトレンチのレイアウトを有する終端構造に対する多くの実施例を示している。図に見られるように、これらの実施例において、幾つかのまたは全てのトレンチは、終端トレンチから分離している。アクティブトレンチの端部と終端トレンチとの間ギャップＷGは、図２５Ａに示された構造において認められる電界過密効果を低減するように機能する。１つの例示的な実施例において、ＷGはトレンチ間のメサの幅のほぼ半分になされる。高電圧デバイスに対しては、図２５Ｆに示されるような複数の終端トレンチが使用され、デバイスの降伏電圧をさらに増大させることとなる。Ｃｈａｌｌａによる「半導体デバイスに対するトレンチ構造」と表題が付けられた、自己の米国特許第６，６８３，３６３号は、これらの実施例の幾つかについてのバリエーションをより詳細に説明している。当該米国特許の内容全体は、本願に引用して援用される。
図２６Ａ〜図２６Ｃは、電荷調整されたトレンチＭＯＳＦＥＴに対する、さまざまなトレンチ終端構造を示している。示された例示的な実施例において、ＭＯＳＦＥＴ２６００Ａは、アクティブトレンチ２６０２の内部のゲートポリ２６１０の下に埋め込まれたシールドポリ電極２６１１を有するシールドゲート構造を使用する。図２６Ａに示された実施例において、終端トレンチ２６０３Ａは、相対的に厚い誘電体層（酸化物）２６０５Ａで覆われており、ポリ２６０７Ａのような導電材料で満たされている。酸化層２６０５Ａの厚さ，終端トレンチ２６０３Ａの深さおよび終端トレンチと隣接するアクティブトレンチとの間の間隔（すなわち最後のメサの幅）は、デバイスの逆のブロッキング電圧によって定められる。図２６Ａにしめされた実施例において、トレンチは表面で幅広く（Ｔ−トレンチ構造）、金属フィールドプレート２６０９Ａは、終端領域一面に使用されている。別の実施例において（図示せず）、フィールドプレートは、表面上にかつ終端領域一面に（図２６Ａにおける終端トレンチの左に）、終端トレンチ２６０３Ａの内部にポリ２６０７Ａを伸長することによって、ポリシリコンから形成され得る。多くのバリエーションが可能である。例えば、シリコンに対する金属接触の下のｐ＋領域（図示せず）が、より良好なオーミック接触のために付加され得る。終端トレンチ２６０３Ａに隣接する最後のメサにおけるｐ−井戸領域２６０４及びそのそれぞれの接触は、状況に応じて除去され得る。また、浮遊ｐ型領域は、終端トレンチ２６０３Ａの左（すなわちアクティブエリアの外側）に付け加えられ得る。
他のバリエーションにおいて、終端トレンチ２６０３をポリで満たす代わりに、ポリ電極は酸化物で満たされたトレンチの内部のトレンチの下位部に埋め込まれる。この実施例は、図２６Ｂに示されており、終端トレンチ２６０３Ｂのほぼ半分は酸化物２６０５Ｂで満たされており、下半分は酸化物の内部に埋め込まれたポリ電極２６０７Ｂを有している。トレンチ２６０３Ｂの深さおよび埋め込まれたポリ２６０７Ｂの高さは、デバイス加工に基づいて変化する。図２６Ｃに示されるさらに他の実施例において、終端トレンチ２６０３Ｃは誘電体で満たされており、その中に導電材料は埋め込まれていない。図２６Ａ，図２６Ｂおよび図２６Ｃに示された３つ全ての実施例に関して、終端トレンチを最後のアクティブトレンチから分離している最後のメサの幅は、２つのアクティブトレンチ間に形成された標準的なメサの幅とは異なっており、終端領域において最良の電荷調整を実現するように調製され得る。図２６Ａに示された構造に関連した上述の全てのバリエーションは、図２６Ｂおよび図２６Ｃに示された構造に適用され得る。さらに、終端構造はシールドゲートデバイスに対して本明細書で説明されているが、同様の構造は、上述のさまざまなトレンチをベースにした全てのデバイスに対して実施され得る、ということが当業者によって認識される。
低電圧デバイスに関しては、トレンチ終端リングに対する角部の設計は重要ではないかもしれない。しかし、高電圧デバイスに関しては、終端リングの角部の丸みが、より大きい曲率半径を有することが望ましい。デバイスの電圧要求が高くなればなるほど、終端トレンチの角部での曲率半径は大きくなり得る。また、終端リングの数は、デバイス電圧が大きくなるにつれて多くなり得る。図２７は、相対的に大きい曲率半径を有する２つの終端トレンチ２７０３−１および２７０３−２を含む例示的なデバイスを示している。トレンチ間の間隔は、デバイスの電圧要求に基づいて調整され得る。この実施例において、終端トレンチ２７０３−１と２７０３−２との間の距離Ｓ１は、第１の終端トレンチ２７０３−１とアクティブトレンチとの間の距離のほぼ２倍である。
図２８Ａ，図２８Ｂ，図２８Ｃおよび図２８Ｄは、シリコンピラー電荷調整構造を有するさまざまな終端領域に対する例示的な断面図を示している。図２８Ａに示された実施例において、フィールドプレート２８０９Ａは、ｐ型ピラー２８０３Ａの全てのリングに接触している。このことは、フィールドプレートによる横方向の空乏のため、より幅広いメサ領域を可能にする。降伏電圧は、通常、フィールド酸化膜の厚さ，リング数および終端ピラー２８０３Ａの深さおよび間隔に依存している。このタイプの終端構造に対する多くの異なるバリエーションが可能である。例えば、図２８Ｂは別の実施例を示しており、ここでは大きなフィールドプレート２８０９Ｂ−１が最後のピラーを除いた全てのピラー２８０３Ｂを覆っている。当該最後のピラーは、別のフィールドプレート２８０９Ｂ−２に接続している。大きなフィールドプレート２８０９Ｂ−１を接地することによって、ｐ型ピラー間のメサ領域は素早く枯渇し且つ水平方向の電圧降下は顕著でなくなり、図２８Ａに示された実施例よりも低い降伏電圧をもたらすこととなる。図２８Ｃに示される別の実施例においては、終端構造は中央のピラー上にフィールドプレートを有していない。中央のピラー上にフィールドプレートがないので、それらは十分に涸渇させるためにより狭いメサ領域を有する。１つの実施例においては、外側のリングに向かって徐々にメサを減少することによって最適な性能がもたらされる。図２８Ｄに示された実施例は、幅広い井戸領域２８０８Ｄを設けることによって且つ示されるようにフィールド酸化膜の間の間隔を大きくすることによってｐ型ピラーへの接触が容易になる。
前述のタイプのさまざまなスーパー接合技術を使用する超高電圧デバイスの場合には、降伏電圧は従来のＢＶｐｐよりかなり高い。スーパー接合デバイスに関しては、電荷調整またはスーパー接合構造（例えば異極性ピラーまたは浮遊領域，埋め込み電極など）は、終端領域においても使用される。デバイスの端部での上面におけるフィールドプレートのような電荷調整構造と組み合わせた標準的な端部終端構造も使用され得る。幾つかの実施例において、上面における標準的な端部構造は、終端接合における急速に減少する電荷を使用することによって除去され得る。例えば、終端領域におけるｐ型ピラーは、それらがネットｎ型調整電荷を引き起こすアクティブエリアから遠くなるほど、減少する電荷により形成され得る。
１つの実施例において、終端領域におけるｐ型ピラー間の間隔は、ピラーがアクティブ領域から遠く離れるにつれて変化する。この実施例によるデバイス２９００Ａの例示的な実施例の簡略断面図が図２９Ａに示されている。デバイス２９００Ａのアクティブエリアにおいて、例えば複数接続したｐ型の球体から構成される、反対の導電性を有するピラー２９２６Ａは、ｎ型ドリフト領域２９０４Ａにおいてｐ型−井戸２９０８Ａの下に形成される。終端領域の下のデバイスの端部に、示されているように、ｐ型終端ピラーＴＰ１〜ＴＰｎが形成される。アクティブエリアにおける均一な間隔を有する代わりに、終端ピラーＴ１〜ＴＰｎの間の中心間距離は、ピラーがアクティブ領域との界面から遠く離れるにつれて大きくなる。つまり、ＴＰ２とＴＰ３との間の距離Ｄ１は、ＴＰ３とＴＰ４との間の距離Ｄ２より短い。距離Ｄ２は、ＴＰ４とＴＰ５との間の距離Ｄ３より短い。
このタイプのスーパー接合終端構造の幾つかのバリエーションが可能である。例えば、電圧維持層２９０４Ａの内側に距離を変化させてｐ型終端ピラーＴＰ１〜ＴＰｎを形成する代わりに、中心間距離は均一であるが、各終端ピラーの幅を変化させることができる。図２９Ｂは、この実施例による終端構造の簡略例を示している。この例において、終端ピラーＴＰ１は、終端ピラーＴＰ２の幅Ｗ２より大きい幅ＴＰ１を有している。Ｗ２は、終端ピラーＴＰ３の幅Ｗ３より大きく作製されている。終端領域における異極性電荷調整領域間の間隔に関しては、デバイス２９００Ｂにおいてトレンチピラー間の中心間距離が同じであったとしても、デバイス２９００Ｂにおいて得られる構造は、デバイス２９００Ａと同様である。図２９Ｃにおける簡略断面図に示される別の例示的な実施例において、アクティブ領域における各異極性ピラー２９２６Ｃの幅は、上面から基板へと減少しているが、終端ピラーＴＰ１およびＴＰ２の幅は実質的に同じである。このことによって、小さい面積を利用しつつ所望の降伏電圧を実現することができる。上述のさまざまな終端構造は、所望の態様で組み合わせられることができる、ということが当業者によって認識される。これは、例えば、デバイス２９００Ｃにおける終端ピラーの中心間距離および／または全幅は、図２９Ａおよび図２９Ｂに示された実施例に関連して説明されているように変化し得るということを含む。
加工技術
従って、複数の埋め込み電極またはダイオードを有するトレンチ構造を含む、多くの異なるデバイスが説明されている。これらのトレンチ電極にバイアスをかけるために、これらのデバイスは、電気接触が各埋め込み層に作製されることを許容する。埋め込み電極を有するトレンチ構造を形成する多くの方法およびトレンチの内側で埋め込みポリ層に接触を作製する多くの方法が、本明細書で説明されている。１つの実施例において、トレンチポリ層に対する接触はチップの端部で構成される。図３０Ａは、２つのポリ層３０１０および３０２０を有するトレンチデバイス３０００に対する端部接触の１つの例を示している。図３０Ａは、トレンチの縦軸に沿った断面図を示している。トレンチがチップの端部近辺で終結しているこの実施例によると、ポリ層３０１０および３０２０は、接触を目的として基板表面まできている。誘電体層３０３０および３０４０における開口３０１２および３０２２は、ポリ層に対する金属接触を可能にする。図３０Ｂおよび図３０Ｆは、図３０Ａの端部接触構造を形成することを含む、さまざまな加工工程を示している。図３０Ｂにおいて、誘電体（例えば二酸化ケイ素）層３００１は、エピタキシャル層３００６の最上面でパターン化され、基板の露出面は、トレンチ３００２を形成するためにエッチングされる。その後、第１の酸化層３００３が基板の上面にわたって形成され、図３０Ｃに示されるようなトレンチを含むこととなる。その後、導電材料（例えばポリシリコン）３０１０の第１の層が図３０Ｄに示されるように酸化層３００３の表面上に形成される。図３０Ｅを参照すると、ポリ層３０１０はトレンチの内部からエッチングされ、別の酸化層３０３０がポリ３０１０一面に形成される。図３０Ｆに示されるような第２の酸化物−ポリ−酸化物サンドイッチを形成するために、同様の工程が実施される。ここで、最上面の酸化層３０４０は、金属接触層のための開口３０１２および３０２２を、ポリ層３０１０および３０２０のそれぞれに対して作製するためにエッチングされて示されている。最後の工程は、さらなるポリ層に対して繰り返され得る。ポリ層は、必要に応じて上にある金属層によってつなげられ得る。
他の実施例において、任意のトレンチにおける複数のポリ層に対する接触は、チップの端部に沿う代わりに、デバイスのアクティブエリアにおいて作製される。図３１Ａは、複数の埋め込みポリ層に対するアクティブエリア接触構造の１つの例を示している。この例において、トレンチの縦軸に沿った断面図は、ゲート端と、２つのシールド層を与えるポリ層３１１１ａおよび３１１１ｂと、を与えるポリ層３１１０を示している。３つの分離ライン３１１２，３１２２および３１３２は、シールドポリ層への接触形成部として示されているが、それらは全てつながっており且つデバイスのソース端に接続されているかまたは他の接触する組み合わせが、特定のアプリケーションによって要求されるように使用され得る。この構造の利点は、図３０Ａに示される多層の端部接触構造と比べて、接触のプレーナ性質であることである。
図３１Ｂ〜図３１Ｍは、２つのポリ層を有するトレンチに対するアクティブエリアシールド接触構造を形成する工程フローの１つの例を示している。図３１Ｂにおけるトレンチ３１０２のエッチング後に、図３１Ｃにおけるシールド酸化物３１０８の形成が続けられる。その後、シールドポリシリコン３１１１が蒸着され、図３１Ｄに示されるようにトレンチ内部に埋め込まれる。シールドポリ３１１１は、基板表面でのシールド接触が必要とされる場所を除いて、図３１Ｅにおいてさらに埋め込まれる。図３１Ｅにおいて、マスク３１０９は中央のトレンチ内部のポリがさらにエッチングされることから保護する。１つの実施例において、このマスクは異なるトレンチにわたって異なる位置に適用され、中央のトレンチに対して、例えばシールドポリが３次元において（図示せず）トレンチの他の部分で埋め込まれるようになる。他の実施例において、アクティブエリアにおける１または２以上の選ばれたトレンチの内部のシールドポリ３１１１は、トレンチの全長にわたってマスクされる。その後、シールド酸化物３１０８は、図３１Ｆに示されるようにエッチングされる。その後、図３１Ｇに示されるようにマスク３１０９が除去された後、ゲート酸化物３１０８ａの薄層が、基板上面にわたって形成される。次に、ゲートポリの蒸着およびくぼみ（recess）（図３１Ｈ），ｐ井戸埋め込みおよびドライブおよびｎ＋ソース埋め込み（図３１Ｊ）が続けられる。図３１Ｋ，図３１Ｌおよび図３１Ｍは、ＢＰＳＧ蒸着，接触エッチングおよび高濃度ｐ＋本体の埋め込みの工程をそれぞれ示しており、次に金属化が行われる。図３１Ｎは、アクティブエリアシールド接触構造に対する別の実施例の断面図を示しており、シールドポリ３１１１は、シールド酸化物の上面に相対的に幅広いプラットフォームを形成する。このことは、シールドポリと接触させることを容易にするが、製造工程をさらに複雑にし得る構造を導入する。
アクティブエリアシールド接触を有する例示的なトレンチデバイスの、簡略化された包括的なレイアウト図が図３２Ａに示されている。マスクで定義されたシールドポリのくぼみは、シールドトレンチ３２１３の周辺と同様に、アクティブ領域における位置３２１１Ｃにシールドポリを窪ませることを防ぐ。この技術の改良は、シールドポリのくぼみマスクに対して犬の骨のような形状を使用する。当該マスクは、シールドポリに対する接触のために、各トレンチ３２０２を含む交差に幅広い領域を与える。このことは、マスクされた領域におけるシールドポリがくぼみを形成されることを可能にするが、メサの最初の表面に、構造を除去する。別の実施例に対する包括的なレイアウト図は図３２Ｂに示されており、アクティブエリアトレンチは、周辺トレンチに接続されている。この実施例において、シールドポリのくぼみマスクは、ソース金属へのアクティブエリアシールドトレンチ接触に対して、選択されたトレンチ（示された例においては中央のトレンチ）の長さにわたってシールドポリのくぼみを形成することを妨げる。図３２Ｃおよび図３２Ｄは、中断したトレンチ構造を有するトレンチデバイスにおける周辺トレンチに接触を作製する、２つの異なる実施例を示した簡略レイアウト図である。これらの図において、アクティブトレンチ３２０２および周辺トレンチ３２１３は、説明のために単線で示されている。図３２Ｃにおいて、周辺ゲートポリランナー３２１０からの伸張またはフィンガーは、周辺シールドポリフィンガーに対して交互にされ、周辺接触が周辺トレンチから離して間隔をあけられている。ソースおよびシールド接触面積３２１５は、示されるように、位置３２１１Ｃにおけるアクティブ領域においてシールドポリにも接触している。図３２Ｄに示される実施例は、アクティブトレンチと周辺トレンチとの間のオフセットを除去し、トレンチのピッチ要求から生じる可能な限定を回避することとなる。この実施例において、アクティブトレンチ３２０２および周辺トレンチ３２１３からの水平伸張部は位置合わせされ、ゲートポリランナー３２１０における窓３２１７は、接触が周辺のシールドポリに作製されることを可能にする。アクティブエリアの接触は、先の実施例におけるように、位置３２１１Ｃに作製される。
アクティブエリアにおけるトレンチシールドポリ層を接触させる別の実施例は、図３３Ａに示されている。この実施例においては、シールドポリにくぼみを作る代わりに、アクティブトレンチの要部にわたって垂直方向にシリコン基板まで伸張している。図３３Ａを参照すると、シールドポリ３３１１は、ゲートポリ３３１０を２つに分割し、トレンチ３３０２の高さに沿って垂直方向に伸張している。２つのゲートポリ部は、トレンチ内部の適切な位置で３次元において接続されているかまたはそれらはトレンチから抜け出ている。この実施例の１つの利点は、トレンチが形成されたポリ接触に貢献するシリコン空間を使用する代わりに、アクティブトレンチの内部にソースポリ接触を作製することによって節約される面積である。図３３Ｂ〜図３３Ｍは、図３３Ａに示されたタイプのアクティブエリアシールド接触構造を形成する工程フローの１つの例を示している。図３３Ｂにおけるトレンチ３３０２のエッチングの後には、図３３Ｃにおけるシールド酸化物３３０８の形成が続けられる。その後、シールドポリシリコン３３１１が、図３３Ｄに示されるようにトレンチの内部に蒸着される。シールドポリ３３１１はエッチングされ、図３３Ｅに示されるようにトレンチ内部に埋め込まれる。その後、シールド酸化物３３０８は、図３３Ｆに示されるようにエッチングされ、トレンチの内部の側面上に２つの窪みを形成する、シールドポリシリコン３３１１の露出部ができる。その後、ゲート酸化物３３０８ａの薄層は、図３３Ｇに示されるように、基板の上面，トレンチの側壁およびトレンチ内部の窪みにわたって形成される。次に、ゲートポリの蒸着およびくぼみ（図３３Ｈ），ｐ−井戸埋め込みおよびドライブ（図３３Ｉ）およびｎ＋ソース埋め込み（図３３Ｊ）が続けられる。図３３Ｋ，図３３Ｌおよび図３３Ｍは、ＢＰＳＧ蒸着，接触エッチングおよび高濃度ｐ＋本体埋め込みの工程をそれぞれ示しており、金属化が続けられる。この工程フローにおけるバリエーションが可能である。例えば、幾つかの工程を並べ換えることによって、ゲートポリ３３１０を形成する工程は、シールドポリ３３１１を形成する工程より前に行なわれ得る。
上述の工程フローにおけるステップの多くを行うための特定の工程方法，パラメータおよびそのバリエーションは周知である。任意のアプリケーションに対して、特定の工程方法，化学的性質および材料タイプが、デバイスの製造可能性および性能を高めるために微調整され得る。改善は出発材料、すなわちエピタキシャル（エピ）ドリフト領域がその上面に形成されている基板からなされ得る。ほとんどのパワーアプリケーションにおいて、トランジスタのオン抵抗ＲＤＳｏｎが減少することが望ましい。パワーアプリケーションの理想的なオン抵抗は、降伏電圧下のデバイスにおける最大電界として定義される臨界電界(critical field)の強関数（strong function)である。適度な移動度が維持されるという条件で、デバイスがシリコンより高い臨界電界を有する場合には、トランジスタの特定のオン抵抗は、大いに低減され得る。前述の構造および工程を含む、パワーデバイスの特性の多くは、シリコン基板との関連で説明されているが、シリコン以外の基板材料を使用した他の実施例が可能である。１つの実施例によると、本明細書で説明されているパワーデバイスは、例えば炭化ケイ素（ＳｉＣ），窒化ガリウム（ＧａＮ），ガリウムヒ素（ＧａＡｓ），リン化インジウム（ＩｎＰ）およびダイアモンド等を含むバンドギャップの広い材料から作製された基板で製造されている。これらバンドギャップの広い材料は、シリコンに対する臨界電界よりも高い臨界電界を示し、トランジスタのオン抵抗を大幅に低減することを可能にする。
トランジスタのオン抵抗に対する別の主要因は、ドリフト領域の厚さおよびドープ濃度である。ドリフト領域は、通常、エピタキシャル成長したシリコンによって形成される。ＲＤＳｏｎを低減するために、このエピされたドリフト領域の厚さを最小限にすることが望ましい。エピ層の厚さは、出発基板のタイプによって部分的に影響される。例えば、赤リンをドープした基板は、個別半導体デバイスに対する出発基板材料として一般的に使用される。しかし、リン原子は、シリコン中に素早く拡散するという特性を有している。従って、基板の上面に形成されるエピ領域の厚さは、下にある高濃度ドープされた基板からのリン原子の上方拡散に対応するように定められる。
エピ層の厚さを最小化するために、図３４に示される一つの実施例によると、例えばヒ素のような相対的に拡散率の小さいドーパントを有するエピスペーサまたはバッファ（またはバリア）層３４１５が、リン基板３４１４上に形成される。リンドープされた基板とヒ素ドープされたバッファ層との組み合わせは、その後のエピドリフト領域３４０６の形成の土台を与える。層３４１５におけるヒ素ドーパント濃度は、デバイスの降伏電圧要求によって定められ、ヒ素のエピ層３４１５の厚さは、特定の熱量によって定められる。その後、通常のエピ層３４０６がヒ素のエピの上面に蒸着され、その厚さは、デバイス要求によって定められる。ヒ素のかなり低い拡散率は、ドリフト領域の全体的な厚が低減されることを可能にし、トランジスタのオン抵抗が低減することとなる。
別の実施例において、高濃度ドープされた基板からエピ層へのドーパント種の上方拡散に対処するために、当該２つの層の間に拡散層が使用される。図３５に示される１つの例示的な実施例によると、例えば炭化ケイ素ＳｉＸＣ１−Ｘからなるバリア層は、ボロンまたはリンを含む基板３５１４上にエピタキシャル蒸着される。その後、エピ層３５０６がバリア層３５１５の上に蒸着される。厚さおよび炭素組成は、製造技術の熱量によって変化し得る。炭素ドーパントは基板に最初に注入され、その後、熱処理によって炭素原子が活性化し、基板３５１４の表面にＳｉＸＣ１−Ｘ化合物を形成することとなる。
エピの厚さを低減する性能を制限する、特定のトランジスタ技術の別のアスペクトは、あるときはアクティブ領域に使用され、あるときは終端領域に使用されるエピ層と深い本体との間に形成される接合である。この深い本体領域の形成は、通常、工程初期に埋め込みステップを有する。フィールド酸化膜およびゲート酸化物によって要求される、その後の大きな熱量によって、深い本体およびドリフト領域での接合は、大体において徐々に変化している。チップ端での初期破壊を回避するために、高いオン抵抗をもたらす、かなり厚いドリフト領域が必要とされる。必要とされるエピ厚みを最小限にするために、拡散バリア層は、深い本体−エピの接合にも使用され得る。図３６に示される例示的な実施例によると、炭素ドーパントは深い本体の窓を通して埋め込まれ、深い本体の埋め込みが実行される。次に続く熱プロセスは炭素原子を活性化し、ｐ−井戸エピ接合にＳｉＸＣ１−Ｘ化合物の層３６１５を深い本体領域３６３０の境界に形成する。炭化ケイ素層３６１５は、ボロン拡散を妨げる拡散バリアとして機能する。結果として得られる深い本体の接合は、狭くなり、エピ層３６０６の厚さが低減されることを可能にする。拡散バリアの利益を享受し得る、典型的なトレンチトランジスタにおけるさらに別の接合は、井戸−ドリフト領域の接合である。かかるバリア層を使用する実施例の簡略例は、図３７に示されている。図３１Ｍの構造に対する例示的な工程フローにおいて、ｐ−井戸は図３１Ｈおよび図３１Ｉに示される２つのステップの間で形成される。井戸のドーパント（この例示的なｎ−チャンネルの実施例に対してはｐ型）を埋め込む前に、最初に炭素が埋め込まれる。次に続く熱プロセスは炭素原子を活性化し、ｐ−井戸とエピとの接合にＳｉＸＣ１−Ｘの層３７１５を形成する。層３７１５は、拡散バリアとして機能してボロンの拡散を妨げ、ｐ−井戸３７０４の深さは維持され得る。このことは、リーチスルー（reach-through)に対する電位を増加することなく、トランジスタのチャンネル長を低減するのに役立つ。リーチスルーは、ドレイン−ソース電圧が増加するにつれて、前進する空乏境界の端部がソース接合に達するときに生じる。拡散バリアとしての機能を果たすことによって、層３７１５はリーチスルーをも妨げる。
上述のように、トランジスタのチャンネル長を短くすることが望ましい。その理由は、このことによりオン抵抗が低減される結果となるからである。別の実施例において、トランジスタのチャンネル長は、エピタキシャル成長したシリコンを使用した井戸領域を形成することによって最小化される。つまり、ドリフトエピ層中への埋め込み（拡散ステップが次に続けられる）を含む、井戸形成の従来方法の代わりに、井戸領域は、エピドリフト層の上面に形成される。エピ−井戸の形成から得られ得る、短いチャンネル長以外の利点がある。シールドゲートトレンチトランジスタにおいて、例えば、井戸の底部（トレンチとの接触部（ゲートからドレインへの重なり）の下にゲート電極が伸張する距離は、ゲート電荷Ｑｇｄを定めるのに重要である。ゲート電荷Ｑｇｄは、トランジスタのスイッチング速度に直接的に影響を与える。従って、この距離を的確に最小化し且つ制御することができるということが望ましい。しかし、例えば図３１Ｉに示されるように、井戸がエピ中に埋め込まれて広がっている製造工程において、この距離は制御し難い。
井戸の角でゲート−ドレインの重なりをより良好に制御するために、自己整合井戸を有するトレンチデバイスを形成するさまざまな方法が提案されている。１つの実施例において、エピ−井戸の蒸着を含む工程フローは、本体の接合の下部をゲートの下部に自己整合することを可能にする。図３８Ａ〜図３８Ｄを参照すると、埋め込み電極（またはシールドゲート）を有する、自己整合エピ−井戸トレンチデバイスの１つの例に対する簡略化された工程フローが示されている。トレンチ３８０２は、基板３８１４の上面に形成された第１のエピ層３８０６中にエッチングされる。ｎ−チャンネルトランジスタに関しては、基板３８１４および第１のエピ層３８０６はｎ型材料である。
図３８Ａは、内部トレンチ３８０２を含むエピ層３８０６の上面に成長されたシールド誘電体３８０８Ｓの層を示す。その後、例えばポリシリコンのような導電材料３８１１は、トレンチ３８０２の内部に堆積され、図３８Ｂに示されるようにエピメサより下にエッチバックされる。さらなる誘電体３８０９Ｓをシールドポリ３８１１を覆うように堆積させる。メサを明らかにするように誘電体をエッチバックした後、第２のエピ層３８０４は、図３８Ｃに示されるように、第１のエピ層３８０６の上面に選択的に成長される。エピ層３８０４によって形成されたメサは、示されているように最初のトレンチ３８０２の上に上部トレンチ部を作成する。この第２のエピ層３８０４は、第１のエピ層３８０６に対して異極性（例えばｐ型）のドーパントを有している。第２のエピ層３８０４におけるドーパント濃度は、トランジスタの井戸領域に対して所望のレベルに設定されている。層３８０４を形成する選択エピ成長（ＳＥＧ）のステップの後、ゲート誘電体３８０８Ｇの層は、上面に形成され且つトレンチの側壁に沿って形成される。その後、ゲートの導電材料（ポリ）は、トレンチ３８０２の残りの部分を満たすために堆積され、その後、図３８Ｄに示されるように平坦化される。工程は、例えば図３１Ｊ〜図３１Ｍに示される工程フローのように続き。トランジスタ構造が完成する。
図３８Ｄに示されるように、この工程は、井戸エピ３８０４で自己整合されるゲートポリ３８１０をもたらす。ゲートポリ３８１０の底部をエピの井戸３８０４より下に下げるために、図３８Ｃに示されるような中間のポリ誘電体層３８０９Ｓの上面は、トレンチ３８０２の内部の所望の位置まで僅かにエッチングされ得る。従って、この工程は、ゲート電極の底部と井戸の角との間の距離の正確な制御を与える。ＳＥＧ井戸の形成工程は、シールドゲートトレンチトランジスタに制限されることはなく、他の多くのトレンチゲートトランジスタの構造（そのうちの幾つかは、本明細書に説明されている）に使用され得る、ということが当業者によって認識される。ＳＥＧメサ構造を形成する他の方法は、Ｍａｄｓｏｎなどによる同一出願人による米国特許第６，３９１，６９９号およびＢｒｕｓｈなどによる米国特許第６，３７３，０９８号において説明されている。当該特許の内容全体は、本願に引用して援用される。
自己整合の目的のために、井戸の角を制御する別の方法は、ＳＥＧ井戸形成に依存せず、その代わりに角をなした井戸の埋め込みを含む工程を使用する。図３９Ａ及び図３９Ｂは、この実施例に対する例示的な工程を示している。例えば図３１Ｈおよび図３１Ｉに示されているように、トレンチがゲートポリで満たされた後に井戸を形成する代わりに、この実施例においては、トレンチ３９０２の内部の誘電体層３９０８においてシールドポリを埋め込んだ後に且つトレンチの残りの部分が満たされる前に、任意の部分容量で第１の井戸埋め込みが行われる。その後、第２であるが角をなした井戸埋め込みは、図３９Ｂに示されるように、トレンチ３９０２の側壁を通して行われる。その後ドライブサイクルが完了し、トレンチの角におけるドリフト-エピ界面に、井戸に対する所望の外形を得ることとなる。埋め込み容量，ドライブサイクルの詳細およびエネルギーは、デバイスの構造要求によって変化する。この技術は、多くの異なるデバイスタイプにおいて使用され得る。別の実施例において、トレンチのピッチおよび角度埋め込みは、角度埋め込みが拡散されるときに、当該角度埋め込みは、隣接するセルから連続的な井戸を形成するためにその領域と同化し、第１の井戸埋め込みの必要性を取り除く。
トレンチデバイスを形成する自己整合エピ井戸工程に対する別の実施例は、図４０Ａ〜図４０Ｅに関連して説明されている。上述のように、ゲートとドレインとの間の容量を低減するために、幾つかのトレンチゲートトランジスタは、内部の垂直方向の側壁に沿った誘電体層より、ゲートポリの下のトレンチの底部でより厚い。図４０Ａ〜図４０Ｅに示される例示的な工程実施例によると、図４０Ａに示されるように、誘電体層４００８Ｂが最初にエピドリフト層４００６の上面に形成される。誘電体層４２０８Ｂは、トレンチの底部に対して所望の厚さで形成され、その後、図４０Ｂに示されるように誘電体の柱を残してエッチングされる。当該誘電体の柱は、次に形成されるトレンチと同じ幅を有している。次に、図４０Ｃにおいて、選択的エピ成長ステップが実施され、誘電体の柱４００８Ｂの周囲に第２のエピドリフト領域を形成する。第２のドリフトエピ層４００６−１は、第１のエピドリフト層と同じ導電型であり且つ同じ材料であり得る。或いは、第２のエピドリフト層４００６−１に対して他のタイプの材料を使用することが可能である。１つの例示的な実施例において、第２のドリフトエピ層４００６−１は、シリコンゲルマニウム（ＳｉＸＧｅ１−Ｘ）合金が行われるＳＥＧのステップによって形成される。ＳｉＧｅ合金は、トレンチの底部近辺の蓄積領域でキャリア移動度を改善する。このことは、トランジスタのスイッチング速度を改善し、ＲＤＳｏｎを低減する。例えばＧａＡｓまたはＧａＮのような他の化合物の使用も可能である。
その後、図４０Ｄおよび図４０Ｅにそれぞれ示されるように、ブランケットエピ井戸層（blanket epi well layer)が上面に形成され、その後、トレンチ４００２を形成するためにエッチングされる。次に、ゲート酸化物の形成およびゲートポリの堆積（図示せず）が続けられる。結果として得られる構造は、自己整合エピ井戸を有するトレンチゲートである。従来の加工技術は、残りの工程ステップを完了するために使用され得る。バリエーションが可能であるということが当業者によって認識される。例えば、ブランケットエピ井戸層４００４を形成した後にトレンチ４００２をエッチングする代わりに、エピ井戸４００２は、第２のドリフトエピ層４００６−１の上面にのみ選択成長され、それが成長するにつれてトレンチ４００２が形成され得る。
上述のさまざまな加工技術は、井戸領域の形成に焦点を当てることによってデバイス性能を高め、チャンネル長およびＲＤＳｏｎを低減することとなる。工程フローの他のアスペクトを改善することによって、同様にデバイス性能を高めることができる。例えば、デバイス抵抗は、基板厚みを薄くすることによってさらに低減され得る。従って、ウエハの薄膜化工程は、基板の厚さを薄くするために一般的に行われている。ウエハの薄膜化は、通常、機械研磨およびテープの工程によって実施される。研磨およびテープの工程は、ウエハ上に機械力を与え、当該機械力は、ウエハ表面への損傷をもたらし製造問題を引き起こす。
以下に説明される実施例において、改善されたウエハ薄膜化工程は、極めて基板抵抗を低減する。図４０Ｒ，図４０Ｓ，図４０Ｔおよび図４０Ｕは、基盤の厚さを薄くする１つの方法を示している。ウエハ上への所望の回路の製造が終了した後、回路が製造されているウエハ表面は、一時的にキャリアに接着される。図４０Ｒは、結合材４００３によってキャリア４００５に接着された完成基板４００１を示している。その後、当該完成基板の裏側は、例えば研磨および化学エッチングなどの工程を使用して所望の厚さに研磨される。図４０Ｓは、薄膜化されている完成基板４００１を有する、図４０Ｒと同じサンドイッチ構造を示している。ウエハ４００１の裏側の研磨後、ウエハの裏側は、図４０Ｔに示されるように、低抵抗（例えば金属）ウエハ４００９に接着される。このことは、薄膜化された完成ウエハ４００１に金属ウエハ４００９を接着するために、温度および圧力の下で、例えばはんだ４００７のめっきを使用する従来方法を使用してなされ得る。その後、キャリア４００５は除去され、薄膜化された完成ウエハ４００１の上面はさらなる加工の前に洗浄される。高伝導性の金属基板４００９は、熱放散および抵抗減少を容易にし且つ薄膜化されたウエハに対する機械的強度を与える。
別の実施例は、化学工程を使用する最終的な薄膜化ステップを実施することによる、従来の機械プロセスの欠点なしで、薄いウエハを実現する。この実施例によると、アクティブデバイスは、厚いガラス上のシリコン（ＳＯＴＧ）基板のシリコン層に形成される。研磨ステージで、ウエハはＳＯＴＧ基板の裏面でガラスを化学エッチングすることによって薄くされる。図４１は、この実施例による例示的な工程フローを示している。シリコン基板から始めて、最初にステップ４１１０で、例えばＨｅまたはＨ２のようなドーパントがシリコン基板中に注入される。次にステップ４１１２で、シリコン基板はガラス基板に接着される。異なる接着工程が使用され得る。１つの例において、シリコンウエハおよびガラスウエハはサンドイッチ状にはさまれ、２つの基板を接着するために例えば４００℃近辺に加熱される。ガラスは、例えばシリコン酸化物などであることができ、例えば約６００μｍの厚さを有し得る。次に、ステップ４１１４でシリコン基板の任意の切断およびＳＯＴＧ基板の形成が続けられる。処理中および後の処理中の応力から基盤を保護するために、接着工程は、基板の反対側にＳＯＴＧ層を形成するように繰り返され得る（ステップ４１１６）。次に、エピ層が基板のシリコン面上に堆積される（ステップ４１１８）。このことは、前面に加えて裏面に行われ得る。裏面エピのドーピングレベルは、裏面のシリコンと同様であることが好ましいが、表側のエピは、デバイスによって必要とされるとおりにドーピングされる。その後、基板は、表側のシリコン層にアクティブデバイスを形成する製造工程におけるさまざまなステップにかけられる。
１つの実施例において、表側の処理ステップによって導入された応力への耐性において、基板強度をさらに高めるために、基板の裏面は、表側のチップフレームの反対の構造を近似するようにパターン化され得る。この方法において、ガラス基板は格子状にエッチングされ、薄い基板がウエハにおける応力に耐えるのに役立つ。研磨で、裏側のシリコン層が従来の研磨工程によって除去される（ステップ４１２０）。次に、ガラスの一部分（例えば半分）を除去する別の研磨ステップ４１２２が続けられる。その後、ガラスの残りの部分が、例えばフッ酸を使用した化学エッチング工程によって除去される。裏側のガラスのエッチングは、アクティブシリコン層を攻撃する危険なくしてまたはアクティブシリコン層に対する物理的ダメージの原因となることなくして実施され得る。このことによって、ウエハにテープを貼る必要性が取り除かれ、結果として、テープおよびリテープ（re-tape）の設備の必要性およびそれらの各工程に関連したプロセスリスクが取り除かれる。従って、この工程は基板厚みをさらに最小化することを可能にし、デバイスの性能を高めることとなる。おの改善されたウエハ薄膜化工程の多くのバリエーションが可能である、ということが理解されるべきである。例えば、最終的な基板に対する所望の厚さによって、薄膜化ステップは、研磨を含むかもしれないしまたは含まないかもしれないし、化学エッチングが十分であり得る。また、改善されたウエハ薄膜化工程は、個別デバイスの加工に限定されず、他のタイプのデバイスの加工に使用され得る。他のウエハ薄膜化工程は、Ｐｒｉｔｃｈｅｔｔによる同一出願人による米国特許第６，５００，７６４号に説明されており、当該米国特許の内容全体は、本願に引用して援用される。
パワートランジスタおよびそれらの性能にかなり影響を与え得る他のパワーデバイスについての他の多くの構造上のアスペクトおよび加工のアスペクトがある。トレンチの形状は１つの例である。トレンチの角周辺に集中しがちな、ダメージを与える恐れのある電界を低減するために、先が尖った角を避け、その代わりに丸い角を有するトレンチを形成することが望ましい。信頼性を改善するために、トレンチの側壁が滑らかな表面を有していることも望ましい。異なる化学エッチングは、例えばシリコンのエッチングレート，マスク層に対する選択性，エッチングプロファイル（側壁の角度）、一番上の角の丸み、側壁の粗さおよびトレンチ底部の丸みなどのような幾つかの反応の間でトレードオフを与える。例えばＳＦ６であるフッ素化物（fluorinated chemistry)は、高いシリコンのエッチングレート（１．５μｍ／min）、丸みを帯びたトレンチ底部および一直線のプロファイルを与える。フッ素化化学の欠点は、粗い側壁およびトレンチ（凹部であり得る）の表面の制御困難性である。例えばＣｌ２である塩素化物は、より滑らかな側壁およびエッチングプロファイルおよびトレンチ表面のより良好な制御を与える。塩素化物でのトレードオフは、低いシリコンのエッチングレート（１．０μｍ／min）およびトレンチ底部の丸みの少なさである。
付加的なガスは、エッチング中に側壁を表面安定化処理するのに役立つように各化学物質に加えられ得る。側壁の表面安定化処理は、横のエッチングを最小化するために使用され、所望のトレンチ深さにエッチングする。さらなる加工ステップがトレンチの側壁を滑らかにするために使用され、一番上の角およびトレンチ底部の丸み付けを実現する。トレンチの側壁の表面品質が重要である。その理由は、トレンチの側壁に成長され得る酸化層の質に影響を与える。使用される化学物質にかかわらず、通常、主要なエッチングステップの前に画期的なステップが使用される。当該画期的なステップの目的は、主要なエッチングステップの間にシリコンのエッチングをマスクし得る、シリコンの表面上の自然酸化物を除去することである。画期的なエッチングについての代表的な化学物質はＣＦ４またはＣｌ２を含む。
図４２Ａに示される、改善されたエッチング工程に対する１つの実施例は、塩素をベースにした、主要なシリコントレンチエッチングを使用し、フッ素をベースにしたエッチング工程が続けられる。この工程の１つの例は、Ｃｌ２／ＨＢｒの主要エッチングステップを使用し、次にＳＦ６エッチングステップが続けられる。塩素処理ステップが主要なトレンチを所望の深さ部分までエッチングするために使用される。このことは、ある程度のテーパーおよび滑らかな側壁を有するトレンチプロファイルを定める。次の塩素処理ステップが、トレンチの残りの部分をエッチングするために使用され、トレンチ底部を丸め且つトレンチの側壁上のシリコンのダングリングボンドをさらに滑らかにする。フッ素化エッチング工程は、平滑化および丸み付けを制御するために、相対的に小さいフッ素流量，低圧および低電力で行われることが好ましい。２つの化学エッチング間のエッチング速度における差異によって、許容範囲にある全エッチング時間で、より信頼性があり且つ製造可能な工程を実現するように、２つのステップの時間はバランスを保たれ得るが、所望のトレンチプロファイル，側壁粗さおよびトレンチ底部の丸みは維持される。
図４２Ｂに示される他の実施例において、シリコンエッチングに対する改良方法は、フッ素をベースにした主要なエッチングステップと次に続けられる塩素をベースにした第２のエッチングステップとを含む。この工程の１つの例は、ＳＦ６／Ｏ２の主要なエッチングと次に続けられるＣｌ２のステップとを含む。フッ素のステップは、大部分の深さを占める主要なトレンチをエッチングするために使用される。このステップによって、まっすぐな側壁および丸められたトレンチ底部を有するトレンチが作られる。状況に応じて、酸素がこのステップに加えられて、側壁の安定化処理を与え、側方エッチングを低減することによってまっすぐな側壁を維持することを補佐する。引き続き行われる塩素のステップは、トレンチの先端部の角を丸め且つ側壁粗さを低減させる。フッ素のステップの速いシリコンエッチング速度は、エッチングシステムの処理能力を増加させることによって、工程の生産性を増大させる。
図４２Ｃに示されるさらに別の実施例において、改良されたシリコンエッチング工程が、フッ素をベースにした化学反応にアルゴンを付加することによって得られる。この実施例による、主要なエッチングステップ用に使用される化学の例は、ＳＦ６／Ｏ２／Ａｒである。エッチングステップにアルゴンを加えることによってイオン衝撃が増大し、その結果エッチングがより物理的になる。このことは、トレンチの先端部を制御するのに役立ち、トレンチの先端部が凹角になることをなくす。アルゴンの付加は、トレンチ底部の丸みを増大させ得る。付加的なエッチング工程は、側壁の平滑化のために必要とされ得る。
改良されたシリコンエッチング工程に対する別の実施例は、図４２Ｄに示されるように、フッ素をベースにした化学を酸素とともに使用するが、酸素は主要なエッチングステップの出発点からは取り除かれている。この工程の１つの例は、ＳＦ６を使用し、次にＳＦ６／Ｏ２のステップが続けられる。エッチングの第１段階において、Ｏ２不足による側壁の安定化処理不足がある。このことは、トレンチの先端部で側方エッチングの量を増大させる結果をもたらす。その後、第２のエッチングステップＳＦ６／Ｏ２が、トレンチ深さの残部のエッチングを続け、まっすぐなプロファイルおよび丸み付けられたトレンチ底部にする。このことは、時々Ｔ−トレンチとして言及される、先端部でより幅広いトレンチ構造をもたらす。Ｔ−トレンチ構造を使用するデバイスの例は、Robert Herrickによる「自動位置合わせ機能を有するトレンチＭＯＳＦＥＴを形成する構造および方法」と表題が付けられた、同一出願人による米国特許出願第１０／４４２，６７０号（代理人整理番号：１８８６５−１３１／１７７３２−６６８５０）に詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。２つの主要なエッチングステップに対する時間は、Ｔ−トレンチの各部分（Ｔ部分の先端，底部，まっすぐな側壁部）に対する所望のエッチングを実現するように調整され得る。付加的な処理は、Ｔ−トレンチの先端角部を丸み付けし且つトレンチの側壁を滑らかにするために使用され得る。これらの付加的な処理方法は、例えば、（１）トレンチのエッチングレシピの終わりのフッ素をベースにしたステップまたは（２）分離したエッチングシステムにおける分離したフッ素をベースにしたエッチングまたは（３）犠牲酸化物（sacrificial oxide）またはその他の組み合わせである。化学機械平坦化（ＣＭＰ）のステップが、トレンチプロファイルの先端凹角部分を除去するために使用され得る。Ｈ2アニールも、丸み付けしたり、好ましいスロープトレンチプロファイルを作ることを補佐するために使用され得る。
トレンチがより深い傾向にある、高電圧アプリケーションに対して、さらなる考慮がある。例えば、深いトレンチによって、シリコンエッチング速度は、製造可能な工程を実現するために重要である。このアプリケーションに対する化学エッチングは、通常フッ素化化学である。その理由は、塩酸化学エッチングは遅すぎるからである。また、滑らかな側壁を有する、一直線からテーパーがつけられたトレンチプロファイルが望ましい。トレンチの深さによって、エッチング工程は、マスク層に対する優れた選択性を有することも必要とされる。選択性に乏しい場合には、厚いマスク層が必要とされる。当該厚いマスク層は、機能の全アスペクト比を増大させる。側壁の安定化処理も極めて重要であり、微妙なバランスが実現されることを必要とする。側壁の過剰の安定化処理は、トレンチの底部が閉じるポイントまで狭くなる原因となり、側壁の過小な安定化処理は、側方エッチングが増大することをもたらす。
１つの実施例において、深いトレンチのエッチング工程は、これら全ての要求を最適にバランスを保つように与えられる。図４２Ｅに示されるこの実施例によると、エッチング工程は、傾斜をつけたＯ２（ramped Ｏ２)，傾斜をつけた電力（ramped power)および／または傾斜をつけた圧力(ramped pressure)とともにフッ素をベースにした化学エッチングを含む。１つの例示的な実施例は、エッチングの間中にエッチングプロファイルおよびシリコンエッチング速度を維持するような態様でＳＦ６／Ｏ２エッチングステップを使用することである。Ｏ２に傾斜をつけることによって、側壁の表面安定化処理量は、エッチングの間中制御され、側方エッチングが増大するのを防ぎ（表面安定化処理が少なすぎる場合）またはトレンチの底部がくびれ切れることを防ぐ（表面安定化処理が多すぎる場合）。傾斜がつけられた酸素ガスの流れとともにフッ素をベースにしたエッチングを使用する例は、Grebsなどによる「増加する酸素フローを有する集積回路のトレンチエッチング」と表題が付けられた自己の米国特許第６，６８０，２３２号に詳細に説明されている。当該特許の内容全体は、本願に引用して援用される。電力および圧力に傾斜をつけることは、イオン流出密度を制御し且つシリコンのエッチング速度を維持することを補佐する。
トレンチがより深くエッチングされるにつれて、シリコンのエッチング速度がエッチング中にかなり遅くなる場合には、全エッチング時間は長くなる。このことは、エッチングをする工程に対して低いウエハ処理能力をもたらす。また、Ｏ２に傾斜をつけることは、マスキング材料に対する選択性を制御することに役立つ結果となる。例えば１０μｍより深いトレンチに対する、この実施例による例示的な工程は、１０〜２０ワット／分の電力レベルおよび２〜３ｍＴ／分の圧力レベルで、３〜５ｓｃｃｍ／分のＯ２流量を有し得る。
深いトレンチのエッチング工程の別の実施例は、例えばＮＦ３のようなフッ素をベースにしたより攻撃的な化学を使用する。ＮＦ３は、シリコンエッチングに対してＳＦ６より反応性があるので、ＮＦ３を使用することによって、より速いシリコンエッチング速度が実現される。付加的なガスが、側壁の表面安定化処理およびプロファイル制御のために加えられる必要があり得る。
他の実施例においては、ＮＦ３エッチングステップに続いて、ＳＦ６／Ｏ２工程が続けられる。この実施例によると、ＮＦ３ステップは、シリコンの高エッチング速度でトレンチの深さの大部分をエッチングするために使用される。その後、ＳＦ６／Ｏ２のエッチングステップが、現存するトレンチ側壁の表面安定化処理をし且つトレンチ深さの残りの部分をエッチングするために使用される。図４２Ｆに示される、この実施例のバリエーションにおいて、ＮＦ３およびＳＦ６／Ｏ２のエッチングステップは交互の態様で行われる。このことは、立て続けのＳＦ６／Ｏ２工程よりも、より大きなシリコンエッチング速度での工程を与える。このことは、速いエッチング速度のステップ（ＮＦ３）とプロファイル制御のための側壁表面安定化処理をもたらすステップ（ＳＦ６／Ｏ２）との間のバランスを保つ。ステップ間の当該バランスは、側壁粗さを制御する。シリコンのエッチング速度を維持し且つエッチングプロファイルを制御するのに役立つ十分な側壁表面安定化処理をもたらすために、エッチングのＳＦ６／Ｏ２部分に対するＯ２，電力および圧力に傾斜をつける必要もあり得る。上述の実施例に関連して説明されるさまざまな工程ステップは、最適なトレンチのエッチング処理を実現するために異なる方法で組み合わせられ得る、ということが当業者によって認識されるであろう。これらのエッチング工程は、本願に説明されたいかなるパワーデバイスにおけるいかなるトレンチにも、集積回路の他のタイプに使用されるトレンチのほかのタイプにも使用され得る、ということが理解されるべきである。
トレンチのエッチング工程に先立って、トレンチのエッチングマスクがシリコンの表面上に形成され、トレンチ形成されるべき領域を露出するようにパターンがつけられる。図４３Ａに示されるように、通常のデバイスにおいては、シリコン基板をエッチングする前に、トレンチのエッチングは、窒化物の層４３０５およびパッド酸化物の別の薄層４３０３を最初にエッチングする。トレンチにおける酸化層の形成中にトレンチが形成された後、パッド酸化物４３０３は、下にある窒化物層を持ち上げながらトレンチの端にも成長し得る。このことは、パッド酸化物が窒化物層４３０５の下のトレンチ端部近辺に局所的に成長するにつれて、一般的に”鳥の嘴”構造４３０７として言及されるものをもたらす。鳥の嘴構造を有するパッド酸化物の下のトレンチ端部の隣に次に形成されるソース領域は、トレンチの近くでより浅くなる。このことは極めて望ましくない。鳥の嘴効果を取り除くために、図４３Ｂに示される１つの実施例において、例えばポリシリコン４３０９のような非酸化材料の層が、窒化物層４３０５とパッド酸化物４３０３との間にはさまれる。ポリ層４３０９は、次のトレンチ酸化物形成の間にパッド酸化物４３０３がさらに酸化されることを防ぐ。図４４Ａに示される他の実施例において、トレンチの開口を定める、窒化物層４４０５およびパッド酸化物４４０３を通じたエッチングの後に、例えば窒化物のような非酸化材料４４０５−１が表面構造上に形成される。その後、保護層４４０５−１は、図４４Ｂに示されるような窒化物−パッド酸化物の構造の垂直な端面に沿ったスペーサを残して、水平な表面から除去される。窒化物のスペーサは、鳥の嘴効果を低減する次のステップの間に、パッド酸化物４４０３をさらなる酸化から保護する。別の実施例において、鳥の嘴の形成の程度を減じるために、図４３Ｂおよび図４４Ｂに示される両方の実施例は、組み合わせられ得る。つまり、ポリシリコン層は、図４４Ａおよび図４４Ｂに関連して説明された工程から生じたスペーサに加えて、パッド酸化物と下にある窒化物との間に挟まれ得る。例えば、シリコントレンチをエッチングする間に、窒化物選択性に役立つように窒化物の表面上に他の層（例えば酸化物）を付加することを含む他のバリエーションが可能である。
シールドゲート構造を有するさまざまなトランジスタに関連して上述されたように、誘電体層は、シールド電極をゲート電極から絶縁する。時々ポリ間誘電体（inter-poly dielectric)すなわちＩＰＤとして言及される電極間誘電体層は、シールド電極とゲート電極との間に存在し得る電位差に耐えることができるように、頑強で信頼性のある態様で形成されなければならない。図３１Ｅ，図３１Ｆおよび図３１Ｇを参照すると、関連した工程ステップに対する簡略化フローが示されている。トレンチの内部でシールドポリ３１１１のエッチバックの後、シールド誘電体層３１０８はシールドポリ３１１１と同じレベルまでエッチバックされる（図３１Ｆ）。その後、図３１Ｇに示されたように、ゲート誘電体層３１０８ａがシリコンの上面上に形成される。ＩＰＤ層を形成するのはこのステップである。シールド誘電体のリセスエッチング（recess etch)の人工産物は、シールド誘電体の上面上への浅い溝の形成であり、シールド電極のどちら側にも残される。これは図４５Ａに示される。平坦でないトポグラフィーを有する、結果として得られた構造は、特に次の充填ステップで正角性の問題（conformality problem)を引き起こし得る。かかる問題をなくすために、ＩＰＤを形成するためのさまざまな改良方法が示されている。
１つの実施例によると、シールド誘電体のリセスエッチング後に、多結晶シリコン（ポリ）のライナー４５０８Ｐが、例えば低圧化学気相成長法（ＬＰＣＶＤ）の工程を使用して、図４５Ｂに示されるように堆積される。或いは、ポリライナー４５０８Ｐは、シールドポリおよびシールド誘電体にわたってのみ形成され、ポリに対する選択成長またはポリの平衡スパッタを使用することによってトレンチ側壁を実質的にポリがない状態にする。ポリライナー４５０８Ｐは、その後酸化されて二酸化ケイ素に変わる。このことは、従来の熱酸化工程によって行われる。トレンチ側壁にポリが形成されていない実施例において、この酸化工程はゲート誘電体層４５０８Ｇをも形成する。トレンチの側壁から酸化したポリ層をエッチングした後、ゲート誘電体４５０８Ｇの薄層が形成され、図４５Ｃに示されるように、残りのトレンチの空洞はゲート電極４５１０で満たされる。この工程の利点は、ポリが等角法で堆積するということである。このことは、ボイドおよび他の欠陥を最小化し、ポリがひとたびシールド誘電体およびシールド電極の上に堆積されると、より平坦な表面が形成される。結果として、より頑強で信頼性のある、改善されたＩＰＤ層が得られる。酸化の前に、トレンチ側壁および隣接するシリコン表面積をポリシリコンで囲む（ライニング）することによって、次の酸化ステップはメサの消費量が少なくなり且つトレンチの幅が不必要に広がることを最小化される。
別の実施例において、図４６Ａ，図４６Ｂおよび図４６Ｃに示される簡略断面図において、シールドポリのリセスエッチングから生じた、トレンチ内部の空洞は、誘電体充てん材料４６０８Ｆで満たされる。当該誘電体充てん材料４６０８Ｆは、シールド誘電体４６０８Ｓのエッチング速度と同様のエッチング速度を有する、このステップは、高密度プラズマ（ＨＤＰ）酸化物沈着，気相成長法（ＣＶＤ）またはスピンオンガラス（ＳＯＧ）工程のいずれかを使用して実施され得る。次に平坦化ステップが続けられ、トレンチの最上部で平面が得られることとなる。その後、誘電体充てん材料４６０８Ｆおよびシールド誘電体材料４６０８Ｓは、必要な厚さを有する絶縁材料の層が図４６Ｂに示されるようにシールド電極４６１１の一面に残るように均一にエッチバックされる。その後、トレンチ側壁はゲート誘電体でライニングされ、その後、図４６Ｃに示されるように、残りのトレンチの空洞はゲート電極で満たされる。結果として、局所的な非均一性がない、極めて等角なＩＰＤ層が得られる。
高品質ＩＰＤを形成する別の方法に対する例示的な実施例は、図４７Ａおよび図４７Ｂの簡略断面図に示されている。トレンチの内部にシールド誘電体層４７０８Ｓを形成し、空洞をシールドポリ４７１１で満たした後、シールドポリのエッチバックステップが行われ、トレンチ内部にシールドポリが埋め込まれることとなる。この実施例において、シールドポリのリセスエッチングは、トレンチにより多くのポリを残し、埋め込まれたシールドポリの上面が最終的な目標深さよりも高くなるようになる。シールドポリの上面の余分なポリの厚さは、ＩＰＤの目標厚さとほぼ同じになるように設計される。その後、シールド電極のこの上部は、その酸化率をさらに高めるように物理的改変または化学変換させられる。電極を化学変換または物理的改変させるための方法は、例えばフッ素またはアルゴンのイオンのような不純物をポリシリコン中にイオン注入することによって行われ、シールド電極の酸化率をそれぞれ高めることとなる。注入は、０度で行われることが好ましい。すなわち、トレンチ側壁を物理的改変または化学変換させないように、図４７Ａに示されるようにシールド電極に直角に行われることが好ましい。次に、シールド誘電体４７０８Ｓは、トレンチ側壁から誘電体を除去するためにエッチングされる。このシールド誘電体リセスエッチングは、（図４５Ａに示されたものと同様に）シールド電極４７１１に隣接する、残りのシールド誘電体にわずかな凹部をもたらす。次に、従来の酸化ステップが続けられ、その結果、シールドポリ４７１１の変化された上部は、トレンチの側壁よりも速い速度で酸化する。このことは、トレンチシリコン表面の側壁に沿った部分より、シールド電極にわたった部分に実質的により厚い絶縁体４７０８Ｔの形成をもたらす。シールド電極にわたった厚い絶縁体４７０８Ｔは、ＯＰＤを形成する。変化したポリは、シールド誘電体リセスエッチングの結果としてシールド誘電体の上面に形成された幾つかの凹部を補償すると同時に、横方向に酸化する。その後、従来ステップが実行されてトレンチにゲート電極を形成し、図４７Ｂに示される構造が得られることとなる。１つの実施例において、シールド電極は、ＩＰＤ対ゲート酸化物の厚さ比が２対１から５対１の範囲になるように変化させられる。例として、４対１の割合が選択される場合には、シールド電極にわたって形成されたＩＰＤの約２０００Ａに対して、約５００Ａのゲート酸化物がトレンチ側壁に沿って形成される。
別の実施例において、物理的改変または化学変換のステップは、シールド誘電体リセスエッチングの後に実行される。つまり、シールド酸化物４７０８Ｓは、トレンチ側壁から酸化物を除去するためにエッチングされる。このことは、シリコンおよびシールド電極の上部を、上述の物理的改変または化学的変換の方法に曝す。曝されたトレンチ側壁で、変更ステップは水平面、すなわちシリコンメサおよびシールド電極のみに制限される。例えばドーパントのイオン注入のような変化方法は、トレンチ側壁を物理的改変または化学的変換させないように０度（シールド電極に垂直）で行われる。その後、従来ステップが実行され、トレンチ中にゲート電極が形成される結果、シールド電極にわたった厚い誘電体をもたらす。
改善されたＩＰＤ層を形成するさらに他の実施例は、図４８に示されている。この実施例によると、例えば酸化物から作られている厚い絶縁層４８０８Ｔは、埋め込まれたシールド酸化物４８０８Ｓおよびシールド電極４８１１にわたって形成されている。厚い絶縁膜４８０８Ｔは、高密度プラズマ（ＨＤＰ）法またはプラズマ化学気相成長法（ＰＥＣＶＤ）のような指向性蒸着法を使用して選択的に形成される（すなわち下から上への充てん）。指向性蒸着法は、図４８に示されるように、垂直面に沿った（すなわちトレンチ側壁にわたった）部分よりも、水平面に沿って（すなわちシールド電極およびシールド酸化物にわたって）実質的に厚い絶縁体の形成をもたらす。その後、側壁から酸化物を除去するためにエッチングステップが行われるが、シールドポリシリコンにわたって十分な酸化物を残しておく。その後、トレンチ中にゲート電極を形成するために従来ステップが実行される。等角のＩＰＤを得ること以外の、この実施例の利点は、ＩＰＤが酸化工程よりむしろ蒸着工程を通して形成されるので、メサの破壊やトレンチの拡がりが妨げられるということである。この方法の他の利点は、トレンチの上端角部で得られる丸みである。
別の実施例において、シールド誘電体およびシールドポリが配置された後、スクリーン酸化物４９０８Ｐの薄層がトレンチの内部に成長される。その後、窒化ケイ素の層４９０３が、図４９Ａに示されるようにスクリーン酸化物４９０８Ｐを覆うように蒸着される。その後、窒化ケイ素層４９０３は、トレンチの底部面（すなわちシールドポリ上）からは除去されるがトレンチ側壁からは除去されないように等方エッチングされる。結果として得られる構造は、図４９Ｂに示されている。その後、ウエハは酸化環境に曝され、図４９Ｃに示されるように、厚い酸化物４９０８Ｔがシールドポリシリコン表面を形成することとなる。窒化物層４９０３は酸化に耐性があるので、著しい酸化はトレンチ側壁に沿って起こらない。その後、窒化物層４９０３は、例えば熱リン酸を使用してウエットエッチングによって除去される。図４９Ｄに示されるように、従来の工程がゲート酸化物およびゲート電極を形成するために続けられる。
幾つかの実施例において、ＩＰＤ層の形成はエッチング工程を含む。例えば、ＩＰＤフィルムがトポグラフィーにわたって蒸着されている実施例に対して、所望の最終的なＩＰＤの厚さよりもかなり厚いフィルム層が最初に蒸着され得る。このことは、平面のフィルム層を得るためになされ、トレンチ中の出発層の凹みを最小限にする。その後、厚いフィルムトレンチ（トレンチを完全に満たし且つシリコン表面にわたって伸長している）は、その厚さをＩＰＤ層の目標の厚さまで減じるためにエッチングされる。１つの実施例によると、ＩＰＤのエッチング工程は、少なくとも２つのエッチングステップにおいて行われる。第１ステップは。フィルムをシリコン表面へ平坦化することを目的としている。第２ステップは、ＩＰＤ層をトレンチ内の所望の深さに配置しようとすることである。この第２のステップにおいて、シリコンに対するＩＰＤフィルムのエッチング選択性が重要である。リセスエッチングステップの間に、ＩＰＤ層のようなシリコンのトレンチ側壁と同様にシリコンメサが露出されトレンチ中に埋め込まれる。メサにおけるシリコンの損失は、実際のトレンチ深さに影響し、Ｔ−トレンチが必要とされる場合にはＴの深さも影響される。
図５０Ａに示される１つの例示的な実施例において、異方性プラズマエッチングのステップ５００２が、シリコン表面に至るまでＩＰＤフィルムを平坦化するために使用される。プラズマエッチングに対する例示的なエッチング速度は、５０００Ａ／分であり得る。次に等方性ウエットエッチング５００４が続けられ、トレンチ中にＩＰＤを設けることとなる。ウエットエッチングは、曝されたときにシリコン側壁を攻撃しないように且つ特定のリセス深さを得るために再現可能なエッチングを与えるように、シリコンに対して選択的な制御された溶液を使用して行われることが好ましい。ウエットエッチングに対する例示的な化学は、２５℃で約１１００Ａ／分のエッチング速度を実現する、６：１の緩衝酸化物エッチング（ＢＯＥ）であり得る。Rodney Ridleyによる同一出願人による米国特許第６，４６５，３２５号は、この工程に適した例示的なプラズマおよびウエットエッチングレシピに対する詳細を与え、その内容全体は本願に引用して援用される。最初のプラズマエッチングのステップは、ウエットエッチングよりもトレンチにわたったＩＰＤ層の凹みを少なくすることをもたらす。リセスエッチング用の第２のウエットエッチングの工程は、プラズマエッチングでもたらされるよりもシリコンに対する選択性に優れ且つシリコンに対するダメージが少ないという結果をもたらす。図５０Ｂに示される別の実施例において、化学機械平坦化（ＣＭＰ）工程は、シリコン表面までＩＰＤフィルムを平坦化するために使用される。次に、ＩＰＤをトレンチ中に設けるためにウエットエッチングが続けられる。ＣＭＰ工程は、トレンチにわたったＩＰＤ層の凹みを少なくすることをもたらす。リセスエッチングに対するウエットエッチングのステップは、シリコンに対する良好な選択性およびシリコンに対する少ないダメージをもたらす（ＣＭＰによって生じる）。これらの工程の他の組み合わせも可能である。
高品質絶縁層の形成は、トレンチおよびプレーナゲート誘電体，層間絶縁膜等を含むＩＰＤ以外の構造において望ましい。最も一般的に使用される誘電体は二酸化ケイ素である。高品質酸化物フィルムを定義する幾つかのパラメータがある。主要特性は、特に、均一な厚さ，良好な整合性（低い界面トラップ密度），高電界崩壊強度（high electric field breakdown strength)および低リークレベルである。これらの特性の多くに影響を与える要素の１つは、酸化物が成長する速度である。酸化物の成長速度を正確に制御することができることが望ましい。熱酸化の間に、ウエハ表面で荷電粒子との気相反応がある。１つの実施例において、酸化を制御する方法は、酸化の速度を増減するためにウエハに対する外部ポテンシャルのアプリケーションによって、荷電粒子，通常はシリコンおよび酸素に影響を与えることによって行われる。このことは、プラズマ（反応種とともに）がウエハ上に形成されないという点でプラズマ酸化とは異なる。また、この実施例によると、ガスは表面の方に加速されず、単に表面と反応しないにすぎない。例示的な実施例において、高温性能を有する反応性イオンエッチング（ＲＩＥ）のチャンバーは、必要とされるエネルギーレベルを調整するために使用され得る。ＲＩＥチャンバーは、エッチング用には使用されないが、ＤＣバイアスを加えるために使用され、酸化の速度を遅くしたり酸化を停止するために必要とされるエネルギーを制御する。図５１は、この実施例による例示的な方法に対するフローチャートである。最初に、ＲＩＥチャンバーは試験環境において、ウエハにＤＣバイアスを印加するために使用される（５１００）。表面反応を抑制するために必要とされる位置エネルギーを定めた後に（５２００）、酸化が発生することを妨げるのに十分大きな外部バイアスが印加される（５２００）。その後、例えばパルシングまたは他の方法のような外部バイアスを操作することによって、超高温での酸化速度でさえも制御され得る（５１３０）。この方法は、高温酸化の利点（良好な酸化物フロー，低応力，さまざまな結晶方向における分化成長など）を、急速且つ非均一な成長の欠点なしで可能にさせる。
図５１に関連した上述のような方法は、結果として得られる酸化層の質を改善することができるが、酸化物の信頼性は、特にトレンチ−ゲートデバイスにおいて懸念を残している。主要な劣化メカニズムの１つは、トレンチの角での高電界でよるものであり、このことは、当該トレンチの角でゲート酸化物が局所的に薄くなることから生じる。このことは、ゲートの高リーク電流およびゲート酸化物の低降伏電圧の原因となる。この効果は、トレンチデバイスがオン抵抗を低減するためにさらに調整されるとき且つ低減したゲート電圧要求が薄いゲート酸化物をもたらすときにより厳しくなることが予想される。
１つの実施例において、ゲート酸化物の信頼性に関する懸念は、二酸化ケイ素より高い誘電率（高い−Ｋ誘電体）を有する誘電体を使用することによって緩和される。このことは、かなり厚い誘電体で、同様な閾値電圧および相互コンダクタンスを可能にする。この実施例によると、高い−Ｋ誘電体は、デバイスのオン抵抗またはドレインの降伏電圧の劣化なしでゲートのリークを低減し且つゲート誘電体の降伏電圧を増大させる。要求される熱安定性，トレンチ−ゲートデバイスおよび他のパワーデバイス中に集積されるために適切な界面準位密度を示す高い−Ｋ材料は、Ａｌ２Ｏ３，ＨｆＯ２，ＡｌＸＨｆＹＯＺ，ＴｉＯ２およびＺｒＯ２などである。
上述のように、トレンチゲートパワーＭＯＳＦＥＴのスイッチング速度を改善するために、トランジスタのゲート−ドレイン間の容量Ｃｇｄを最小化することが望ましい。トレンチの側壁と比較して、トレンチの底部により厚い誘電体層を使用することは、Ｃｇｄを低減するための上述の方法のうちの１つである。厚い底部酸化層を形成する１つの方法は、トレンチの側壁および底部に沿ってスクリーン酸化物の薄層を形成することを含む。その後、薄い酸化層は、例えば窒化物のような酸化阻害材料の層によって覆われる。その後、トレンチの水平底面から全ての窒化物が除去されるが、トレンチの側壁は窒化物層で覆われたままになるように窒化物層は等方エッチングされる。トレンチの底部から窒化物を除去した後、所望の厚さを有する酸化層がトレンチの底部に形成される。その後、トレンチ側壁から窒化物およびスクリーン酸化物を除去した後、薄いチャンネル酸化層が形成される。厚い底部酸化物を形成する方法およびそのバリエーションは、Hurstなどによる同一出願人による米国特許第６，４３７，３８６号にかなり詳細に説明されている。当該特許の内容算体は本願に引用して援用される。選択的酸化物蒸着を含む、トレンチの底部に厚い酸化物を形成する他の方法は、Murphyによる自己の米国特許第６，４４４，５２８号に説明されており、その内容全体は本願に引用して援用される。
１つの実施例において、トレンチの底部に厚い酸化物を形成する改良された方法は、準常圧ＣＶＤ（ＳＡＣＶＤ）の工程である。この方法（図５２に示されている例示的なフローチャート）によると、トレンチをエッチング後（５２１０）に、ＳＡＣＶＤは極めて等角である酸化物フィルムを蒸着するために使用され（５２２０）、このことは、酸化物中にボイドなくしてトレンチを充てんする、例えば温熱性の正珪酸四エチル（ＴＥＯＳ）を使用して行われる。ＳＡＣＶＤのステップは、１００トールから７００トールの範囲の準常圧で且つ約４５０℃から６００℃の範囲にある例示的な温度で実行され得る。オゾン（ｃｍ３／ｍｉｎ）に対するＴＥＯＳ（ｍｇ／ｍｉｎ）の比は、例えば２から３の範囲に設定され得るが、約２．４であることが好ましい。この工程を使用することによって、約２０００Å（２００ｎｍ）から１０，０００Å（１０００ｎｍ）の範囲にある厚さまたはそれ以上の厚さを有する酸化物フィルムが形成され得る。これらの数は説明目的のみのためであり、特定の工程要求および生産設備の場所の大気圧のような他の要素によって変動しうる。最適温度は、蒸着速度を結果として得られる酸化層の質とバランスをとることによって得られ得る。高温では、蒸着速度は減速され、このことはフィルム収縮を低減し得る。かかるフィルム収縮は、薄層に沿ったトレンチの中央の酸化物フィルムにおけるギャップ形成をもたらす。
酸化物フィルムが形成された後、当該酸化物フィルムはシリコン表面およびトレンチの内部からエッチバックされ、トレンチの底部に所望の厚さを有する、酸化物の相対的に平坦な層を残す（５２４０）。このエッチングは、例えば希フッ酸を使用して、ウエットエッチング工程またはウエットエッチング工程とドライエッチング工程の組み合わせによって行われうる。ＳＡＣＶＤで形成された酸化物は多孔性である傾向があるので、蒸着後に環境湿度を吸収する。好ましい実施例において、この効果を改善するために、緻密化ステップ５２５０がエッチバック工程に続いて行われる。緻密化は、例えば１０００℃で約２０分間熱処理することによって行われ得る。
この方法に対する別の利点は、ＳＡＣＶＤ酸化物のエッチバックステップの間に、トレンチ端部をマスクオフ（mask off）する性能であり、酸化物で満たされた終端トレンチを残すこととなる。つまり、誘電体で満たされたトレンチを含む、上述の終端構造のさまざまな実施例に関して、同じＳＡＣＶＤのステップが終端トレンチを酸化物で満たすために使用され得る。また、エッチバックの間にフィールド終端領域をマスクすることによって、同じＳＡＣＶＤ工程のステップは終端領域にフィールド酸化物の形成をもたらし、熱フィールド酸化物を形成する所要の工程を取り除くこととなる。さらに、この工程は、かなりエッチングされた場合に、終端の誘電体層および厚い底部酸化物の両方が完全に再加工されることを可能にする。その理由は、シリコンは熱酸化工程で消費されず、その代わりにＳＡＣＶＤ蒸着中に両方の位置に与えられるからである。
他の実施例において、トレンチの底部に厚い酸化物を形成する別の方法は、指向性ＴＥＯＳの工程を使用する。この実施例（図５３に示される例示的なフローチャート）によると、ＴＥＯＳの等角特性は、プラズマ化学気相成長法（ＰＥＣＶＤ）の指向性の性質と組み合わせられて、選択的に酸化物を蒸着することとなる（５３１０）。この組み合わせは、垂直面より水平面においてより大きな蒸着速度を可能にする。例えば、この工程を使用して蒸着された酸化物フィルムは、トレンチの底部で約２５００Å（２５０ｎｍ）の厚さを有し、トレンチ側壁で約８００Å（８０ｎｍ）の平均厚みを有し得る。その後、全ての酸化物が側壁から除去されるまで酸化物は等方性エッチングされ、トレンチの底部に酸化物の層が残ることとなる。エッチング工程は、酸化物表面のドライエッチングのステップ５３２０を含み、次にウエット緩衝酸化物エッチング（ＢＯＥ）のステップ５３４０が続けられる。本願で説明されている例示的な実施例に対しては、エッチング後に、トレンチの底部に例えば１２５０Ａの厚さを有する酸化物の層が残り、側壁の酸化物は全て除去されている。
特定の実施例において、酸化物表面のドライエッチングは、構造の上面に集中して、加速して上面領域から酸化物をエッチングするが、トレンチの底部における酸化物をかなり減速した状態でエッチングする。本願でフォッグエッチング（fog etch）として言及するこのタイプのエッチングは、所望の選択性を与えるように、エッチング状態と化学エッチングとの慎重な調整を必要とする。１つの例において、このエッチングは例えばＬＡＭ４４００のようなトップの電源を有するプラズマエッチャーを使用して、相対的に低電力および低圧で行われる。電力および圧力の例示的な値は、それぞれ２００ワット〜５００ワットの範囲および２５０〜５００ミリトールの範囲のどこかであり得る。異なる化学エッチングが使用されることができる。１つの実施例において、例えば約５：１（例えば１９０ｓｃｃｍでのＣ２Ｆ６および４０ｓｃｃｍでのＣｌ）の最適比で混合された、例えばＣ２Ｆ６であるフッ素化合物と塩素との組み合わせは、所望の選択性を与える。酸化物の化学エッチングの一環として塩素を使用することは珍しいことである。その理由は、塩素は金属またはポリシリコンのエッチング用に一般的に用いられており、通常は酸化物のエッチングを妨げるからである。しかし、このタイプの選択エッチングの目的に対しては、この組み合わせはうまく機能する。その理由は、Ｃ２Ｆ６は上面近辺の酸化物を攻撃的にエッチングするが（当該上面において、高エネルギーはＣ２Ｆ６が塩素の影響に打ち勝つことを可能にする）、トレンチの底部に近くなると、塩素がエッチング速度を減速する。この最初のドライエッチングのステップ５３２０の次にはＢＯＥ浸漬５３４０に先立っておそらく清浄化エッチング５３０が続けられる。この実施例によると、最適な選択性は、プラズマエッチングマシンに依存して変動し得る圧力，エネルギーおよび化学エッチングを細かく調整することによって実現される、ということが理解されるべきである。
この実施例によるＰＥＣＶＤ／エッチングの工程は、底部の酸化物が目標厚さを有するように、必要に応じて１回または２回以上繰り返され得る。この工程は、トレンチ間の水平メサ表面において厚い酸化物の形成をもたらす。ポリシリコンがトレンチに蒸着され、表面においてエッチバックされた後にこの酸化物はエッチングされることができ、トレンチ底部の酸化物は次のエッチングステップから保護されるようになる。
トレンチの底部に選択的に厚い酸化物を形成する他の方法が可能である。図５４は、トレンチ側壁に酸化物が形成しないようにするために高密度プラズマ法（ＨＤＰ）を使用する、１つの例示的な方法に対するフローチャートを示している（５４１０）。ＨＤＰ法の特性は、蒸着しながらエッチングするということであり、指向性ＴＥＯＳ法と比較すると、トレンチ底部の酸化物に対してトレンチ側壁への酸化物の形成が少ないという結果になる。その後、ウエットエッチング（ステップ５４２０）が側壁から酸化物を除去するかまたはきれいにするために使用されるが、トレンチ底部には厚い酸化物を残す。この工程の利点は、トレンチの上端のプロファイルが、図５５に示されるようにトレンチ（５５００）から傾斜しており（５５１０）、ボイドフリーなポリ充てんを実現させている。上述のフォッグエッチング（ステップ５４３０）は、ポリを充てんする（ステップ５４４０）前に幾らかの酸化物を上端からエッチングするために使用されることができ、ポリエッチングの後に、上端からエッチングされる必要がある酸化物がより少なくなるようになる。ＨＤＰ法の工程は、埋め込み電極を有するトレンチ（例えば、シールドゲート構造を有するトレンチＭＯＳＦＥＴ）における２つのポリ層の間に酸化物を蒸着するためにも使用されることができる。
図５６に示されるさらに別の方法によると、選択的ＳＡＣＶＤ工程がトレンチ底部に厚い酸化物を形成するために使用される。この方法は、ＴＥＯＳ対オゾンの比がより低いときに選択的になるというＳＡＣＶＤの性能を利用している。酸化物は窒化ケイ素上において極めて遅い蒸着速度を有するが、シリコン上には容易に堆積する。オゾンに対するＴＥＯＳの割合が小さくなるにつれて、蒸着はより選択的になる。この方法によると、トレンチをエッチング後に（５６１０）、パッド酸化物がトレンチアレイのシリコン表面に成長される（５６２０）。その後、窒化物の薄層がパッド酸化物上に蒸着される（５６３０）。次に異方性エッチングが続けられ、水平面から窒化物を取り除き、トレンチ側壁に窒化物を残す（５６４０）。その後、選択的ＳＡＣＶＤ酸化物は、約４０５℃で例えば約０．６のＴＥＯＳ対オゾンの比で、トレンチ底部を含む水平面に蒸着される（５６５０）。その後、必要に応じて、ＳＡＣＶＤ酸化物は熱処理（５６６０）によって緻密化される。その後、酸化物−窒化物−酸化物（ＯＮＯ）のエッチングが、トレンチの側壁における窒化物および酸化物を取り除くために行われる（５６７０）。
すでに説明されたように、ゲートトレンチの底部にその側壁と比較して厚い酸化層を使用する１つの理由は、Ｑｇｄまたはゲート−ドレイン間の電荷を低減することである（スイッチング速度が改善される）。同じ理由は、トレンチの深さはドリフト領域中へのトレンチの重なりを最小現にするために、井戸接合の深さとほぼ同じである、ということを与える。１つの実施例において、トレンチの底部に厚い誘電体層を形成する方法は、トレンチの側面に厚い誘電体層を伸長する。このことは、底部酸化物の厚さをトレンチの深さおよび井戸接合の深さとは無関係にさせ、且つトレンチおよびトレンチ内部のポリが、かなりＱｇｄを増加させることなく井戸接合より深くなることを可能にする。
この方法による、厚い底部誘電体層を形成する方法は、図５７〜図５９に示されている。図５７Ａは、トレンチの側壁のみを覆うようにエッチングされた後、パッド酸化物５７１０の薄層と窒化物層５７２０で覆われたトレンチの簡略化され且つ部分的な断面図を示している。このことは、図５７Ｂに示されるように、パッド酸化物５７１０のエッチングがトレンチの底部およびチップの上面にあるシリコンを露出させることを可能にする。次に露出したシリコンの異方性エッチングが続けられ、図５８Ａに示されるような構造をもたらす（上面のシリコンおよびトレンチの底部にあるシリコンは、共に所望の深さまで除去される）。別の実施例において、シリコンエッチング中にトレンチの底部のみがエッチングされるように、上面のシリコンはマスクされ得る。次に、窒化物層５７２０で覆われていない位置に厚い酸化物５７３０を成長するように酸化ステップが行われ、図５８Ｂに示される構造をもたらす。酸化物の厚さは、例えば約１２００Å（１２０ｎｍ）から２０００Å（２００ｎｍ）であり得る。その後、窒化物層は除去され、パッド酸化物５７１０はエッチングされる。パッド酸化物のエッチングによって、厚い酸化物５７３０は多少薄くなる。残りの工程は、ゲートポリおよび井戸およびソースの接合を形成するために標準のフローを使用することができ、図５９に示される例示的な構造をもたらす。
図５９に示されるように、結果として得られるゲート酸化物は、トレンチの側壁に沿って領域５７４０における井戸接合より上に伸長する、底部の厚い層５７３０を含む。幾つかの実施例において、トレンチに沿った井戸領域におけるチャンネルドーピングは、ドレイン側５７４０の近くで低ドープで段階的になっており、この領域は、ソース近辺の領域と比較して通常は低閾値電圧を有している。従って、領域５７４０におけるチャンネル中に重なっているトレンチの側面に沿って厚い酸化物を伸長することによって、デバイスの閾値電圧は増加しない。つまり、この実施例は、井戸接合の深さおよび側壁の酸化物を最適化することが、デバイスのオン抵抗に対して不利に影響を与えることなくＱｇｄを最小化することを可能にする。トレンチの底部に厚い酸化物を形成するこの方法は、他のいかなるトレンチゲートデバイスと同様に、電荷調整構造と組み合わせたシールドゲート，デュアルゲートを含む上述のさまざまなデバイスに適用され得る、ということが当業者に認識される。
トレンチの底部に厚い酸化物を形成する上述の工程およびＩＰＤに対する上述の工程は、本願に説明されているいかなるトレンチゲートトランジスタを形成する工程において使用され得る、ということも当業者に認識される。これらの工程に対する他のバリエーションが可能である。例えば、図４７Ａおよび図４７Ｂに関連して説明された工程の場合のように、シリコンの化学変換または物理的改変はその酸化速度を高めることができる。１つのかかる例示的な実施例によると、例えばフッ素および臭素のようなハロゲンイオン種は、トレンチ底部のシリコン中に０度で注入される。当該注入は、約１５ＫｅＶ以下の例示的なエネルギー，１Ｅ１４（例えば１Ｅ１５〜５Ｅ１７）より大きい例示的な量および９００℃〜１１５０℃の範囲にある例示的な温度で生じ得る。トレンチ底部のハロゲン注入領域において、酸化物はトレンチ側壁と比較して加速された速度で成長する。
上述の多くのトレンチデバイスは、電荷調整の目的のためにドープしているトレンチ側壁を有する。例えば、図５Ｂ，図５Ｃおよび図６〜図９Ａに示された全ての実施例は、幾つかのタイプのトレンチ側壁ドープ構造を有している。側壁ドープ法は、狭く深いトレンチおよび／またはトレンチの垂直側壁の物理的制約によって多少制限される。ガス状のソースまたは角をなした注入は、トレンチ側壁のドープ領域を形成するために使用され得る。１つの実施例において、改善されたトレンチ側壁ドープ法は、プラズマドーピング法またはパルスプラズマドーピング法を利用する。この方法は、ドーパントイオンのプラズマに取り囲まれたウエハに印加されるパルス電圧を利用する。印加電圧は、イオンをカソードシースからウエハの方へ且つウエハ中に加速する。印加電圧はパルスにされ、所望の分量が実現されるまで持続時間が続く。この方法は、これらトレンチデバイスの多くを等角ドープ法（conformal doping technique）とともに行うことを可能にする。さらに、この工程の高処理能力は、製造工程の全費用を低減する。
プラズマドーピング法またはパルスプラズマドーピング法の使用は、トレンチ電荷調整構造に限定されるものではなく、トレンチ終端構造およびトレンチが形成されたドレイン，ソースまたは本体の結合を含む他の構造にも適用され得る。例えば、この方法論は、図４Ｄ，図４Ｅ，図５Ｂ，図５Ｃ，図６，図７，図８および図９Ａに関連して説明されたようなシールドトレンチ構造のトレンチ側壁をドープするために使用され得る。さらに、この方法は、均一にドープされたチャンネル領域を作るために使用され得る。パワーデバイスに逆バイアスがかけられたとき、チャンネル領域（ｐ−井戸接合）中への空乏領域の浸透は、接合の両側の電荷濃度によって制御される。エピ層におけるドープ濃度が高いときには、接合内の空乏は、突き抜け現象が降伏電圧を制限することを可能にするかまたは低いオン抵抗を維持するために必要とされるよりも長いチャンネル長を必要とする。チャンネル中への空乏を最小現にするために、より高いチャンネルドープ濃度が要求され得る（閾値を増加させ得る）。閾値は、トレンチＭＯＳＦＥＴにおけるソースの下のピーク濃度によって定められるので、チャンネルにおける均一なドープ濃度は、チャンネル長とブレークダウンとの間の良好なトレードオフを与えることができる。
より均一なチャンネル濃度を得るために使用され得る他の方法は、エピタキシャル工程，複数のエネルギー注入および階段接合を作成する他の方法を使用してチャンネル接合を形成することを含む。他の方法は、低ドープキャップ層を有する出発ウエハを使用する。この方法において、補正は最小現にされアップ拡散（up diffusion)がより均一なチャンネルドーピングプロファイルを作成するために用いられる。
トレンチデバイスは、閾値がトレンチ側壁に沿ったチャンネルドーピング濃度によって定められるという事実を利用することができる。低閾値を維持しつつ、高ドーピング濃度をトレンチから離すことを可能にする工程は、突き抜け現象メカニズムを抑制するのに役立つ。ゲート酸化工程の前にｐ−井戸ドーピングを与えることは、トレンチ酸化物中への井戸のｐ型不純物（例えばボロン）の偏析を可能にさせ、チャンネルにおける濃度を低減する。その結果、閾値が低くなる。このことを上述の方法と組み合わせることによって、突き抜け現象なしでより短いチャンネル長を与えることができる。
幾つかのパワーアプリケーションは、パワートランジスタを通って流れる電流の量を測定することを要求する。このことは、デバイスを通って流れる全電流を推定するために使用される全デバイス電流の一部を分離して測定することによってなされる。全デバイス電流の分離部は、当該分離された電流の量を示す信号を発生させる電流検出装置または電流検知器を通って流れる、その後、全デバイス電流を定めるために使用される。この処理は、電流ミラーとして一般に知られている。電流検出トランジスタは、通常、パワーデバイスと一体となって組み立てられ、両者は共通の基板(ドレイン）およびゲートを共有する。図６０は、電流検出装置６００２を有するＭＯＳＦＥＴ６０００の略図である。主要なＭＯＳＦＥＴ６０００を通って流れる電流は、主要なトランジスタと電流検出部との間で各々のアクティブ領域に比例して分割される。従って、主要なＭＯＳＦＥＴを通って流れる電流は、検出装置を通る電流を測定し、アクティブ領域の比によって当該測定値を乗じることによって計算される。
主要なデバイスから電流検出装置を分離するさまざまな方法は、Ｙｅｄｉｎａｋなどによる「連続的なストリップ電解槽を維持しつつ、パワーデバイスにおける電流検出を分離する方法」と表題がつけられた自己の米国特許出願第１０／３１５，７１９号に説明されている。当該特許出願の内容全体は本願に引用して援用される。電荷調整構造を有するものを含む、さまざまなパワーデバイスとともに検出装置を集積する実施例は、以下に説明される。１つの実施例によると、電荷調整構造およびモノリシックに集積した電流検出装置を有するパワートランジスタにおいて、電流検出領域は、電荷調整構造と同様に同じ連続的なＭＯＳＦＥＴ構造とともに形成されることが好ましい。電荷調整構造における導通の維持なしでは、デバイスの降伏電圧は、電圧支持領域を完全に涸渇させる電荷不整合によって低下するであろう。図６１Ａは、プレーナゲート構造および分離電流検出構造６１１５を有する電荷調整ＭＯＳＦＥＴ６１００に対する１つの例示的な実施例を示している。この実施例において、電荷調整構造は、ドリフト領域６１０４の内部（ｎ型）に形成された反対の伝導性を有する（この実施例においてはｐ型）ピラー６１２６を有する。ｐ型ピラー６１２６は、例えばドープされたポリシリコンまたはエピが満たされたトレンチとして形成され得る。図６１Ａに示されているように、電流調整構造は、電流検出構造６１１５の下に導通を維持する。電流検出装置６１１５の表面積を覆う検出パッド金属６１１３は、誘電体領域６１１７によってソース金属６１１６から電気的に分離されている。同様の構造を有する電流検出装置は、本願で説明されている他のいかなるパワーデバイスと集積化され得る、ということが理解されるべきである。例えば、図６１Ｂは、電流検出装置が、如何にシールドゲートを有するトレンチＭＯＳＦＥＴ（電荷調整は、トレンチの深さを調整し且つトレンチ内部のシールドポリにバイアスをかけることによって得られ得る）と集積化されるかを示している。
ダイオードをパワートランジスタの同じチップ上に集積することが望ましい、多くのパワーアプリケーションがある。かかるアプリケーションは、特に、温度検出，静電気放電（ＥＳＤ）保護，アクティブクランピングおよび分圧を含む。温度検出に関しては、例えば、１または２以上の直列接続ダイオードは、パワーデバイスと一体集積されており、その結果、ダイオードの陽極端子および陰極端子は、別個のボンドパッドに引き出されるかまたは導電性相互接続を使用するモノリシック制御回路コンポーネントに接続される。温度は、ダイオードの準電圧（Ｖｆ）における変化によって検出される。例えば、パワートランジスタのゲート端子に対する適切な配線で、ゲート電圧は、所望の温度が得られるまで、デバイスを通って流れる電流を低減して低く引かれる。
図６２Ａは、直列温度検出ダイオードを有するＭＯＳＦＥＴ６２００Ａに対する例示的な実施例を示している。ＭＯＳＦＥＴ６２００Ａは、ダイオード構造６２１５を有し、当該ダイオード構造において、交互の導電性を有するドープされたポリシリコンは、３つの直列温度検出ダイオードを形成する。この実例となる実施例において、デバイス６２００ＡのＭＯＳＦＥＴ部は、ｐ型のエピが満たされた電荷調整トレンチを使用し、ｎ型エピドリフト領域６２０４の内部に反対の導電性を有する領域を形成する。示されているように、電荷調整構造は、温度検出ダイオード構造６２１５の下で導通を維持することが好ましい。ダイオード構造は、シリコンの表面上にフィールド誘電体（酸化物）層６２１９の上に形成される。ｐ型接合分離領域６２２１は、誘電体層６２１９の下に必要に応じて広がり得る。このｐ型接合を有さないデバイス６２００Ｂは、図６２Ｂに示されている。直列に順方向バイアスがかけられたデバイスが得られることを確認するために、短絡金属６２２３は、逆バイアスがかけられているＰ／Ｎ＋接合を短絡させるために使用される。１つの実施例において、ｐ＋が注入され、接合にわたって拡散され、Ｎ＋／Ｐ／Ｐ＋／Ｎ＋構造を形成する。当該構造において、ｐ＋は、短絡金属６２２３の下に現れ、改善されたオーミック接触を得る。反対の伝導性を有するＮ＋も、Ｎ／Ｐ＋接合にわたって拡散され、Ｐ＋／Ｎ／Ｎ＋／Ｐ＋構造を形成する。このタイプの温度検出ダイオードの構造は、本願で説明されている他の多くの特性と組み合わせて、さまざまなパワーデバイスのいずれにおいても使用され得る。図６２Ｃは、例えば、シールドトレンチゲート構造を有するＭＯＳＦＥＴ６２００Ｃを示しており、シールドポリは電荷調整用に使用され得る。
他の実施例において、温度検出ダイオードに対してデバイス６２００に示されているような、同様の分離方法を使用することによって、非対称のＥＳＤ保護が行われる。ＥＳＤ保護の目的のために、ダイオード構造の一端はソース端子に接続され、もう一方の端は、デバイスのゲート端子に接続される。或いは、対照的なＥＳＤ保護は、図６３Ａおよび図６３Ｂに示されるように、連続したＮ＋／Ｐ／Ｎ＋接合のいずれをも短絡しないことによって得られる。図６３Ａに示された例示的なＭＯＳＦＥＴ６３００Ａは、プレーナゲート構造を利用し、電荷調整用に反対の伝導性を有するピラーを使用するが、図６３Ｂに示された例示的なＭＯＳＦＥＴ６３００Ｂは、シールドゲート構造を有するトレンチゲートデバイスである。電荷調整における非均一を防止するために、電荷調整構造は、ゲートのボンドパッド金属および他の制御要素のボンドパッドの下に続けられる。
例示的なＥＳＤ保護回路は図６４Ａ〜図６４Ｄに示されており、主要なデバイス（ゲートは、上述のダイオード構造によって保護されている）は、電荷調整または他の方法のいずれかを使用する、本願に説明されたパワーデバイスのいずれでもあり得る。図６４Ａは、非対称に分離されたポリダイオードＥＳＤ保護に対する簡略図を示しており、一方、図６４Ｂは、標準的な連続分離されたポリダイオードＥＳＤ保護回路を示している。図６４Ｃに示されるＥＳＤ保護回路は、ＢＶｃｅｒスナップバック（snap-back)に対してＮＰＮトランジスタを使用する。ＢＶｃｅｒにおける下付きの添字ｃｅｒは、逆バイアスがかけられたコレクタ−エミッタバイポーラトランジスタ接合を言及しており、ベースへの接続は、ベース電流を制御するためにレジスタを使用する。低抵抗は、ほとんどのエミッタ電流をベースを通して除去させ、エミッタ−ベース接合がオンにされることを防ぐ、つまり、コレクタ中に少数キャリアを注入し戻す。オン状態は、レジスタ値によって設定され得る。キャリアがコレクタ中に注入し戻されると、エミッタとコレクタとの間の維持電圧は減少する（スナップバックと呼ばれる現象）。ＢＶｃｅｒスナップバックがトリガーされる電流は、ベース−エミッタ抵抗ＲBEの値を調整することによって設定され得る。図６４Ｄは、示されているように、シリコン制御整流器すなわちＳＣＲおよびダイオードを使用するＥＳＤ保護回路を示している。ゲートの陰極短絡構造を使用することによって、トリガー電流は制御され得る。ダイオード降伏電圧は、ＳＣＲがラッチする電圧をオフセットするために使用され得る。上述のモノリシックダイオード構造は、これらおよび他のＥＳＤ保護回路のいずれにも使用され得る。
幾つかのパワーアプリケーションにおいて、パワースイッチングデバイスの重要な動作特性は、スイッチング端子またはゲートのインピーダンスの基準である、その等価直列抵抗すなわちＥＳＲである。例えば、パワーＭＯＳＦＥＴを使用する同期式降圧型コンバータにおいて、より低いＥＳＲはスイッチング損失を低減するのに役立つ。トレンチゲートＭＯＳＦＥＴの場合において、それらのゲートＥＳＲは、ポリシリコンが満たされたトレンチの寸法によって主に定められる。例えば、ゲートトレンチの長さは、最小のワイヤボンドパッドサイズのようなパッケージ制限によって制約され得る。ポリシリコンにケイ化物膜を塗布することによって、ゲートの抵抗が小さくなる。しかし、トレンチＭＯＳＦＥＴにおいてケイ化物を適用したポリを使用することは、多くの課題を引き起こす。標準的なプレーナ分散型ＭＯＳ構造において、ゲートポリは、接合が埋め込まれ且つそれぞれの深さにドライブされた後、ケイ化物で処理され得る。ゲートポリが引っ込んでいるトレンチゲートデバイスに対して、ケイ化物を適用することはより困難である。従来のケイ化物の使用は最大温度を制限し、ウエハは約９００℃未満までポストケイ化物処理にさらされる。ソース，ドレインおよび井戸のような拡散領域が形成されるとき、このことによって、製造工程の段階においてかなりの制約が生じる。ケイ化物に使われる最も典型的な金属はチタンである。タングステン，タンタル，コバルトおよびプラチナのような他の金属も使用されることができ、より処理許容度を与える高熱量ポストケイ化物処理（higher thermal budget post silicide processing）を可能にする。ゲートＥＳＲも、さまざまなレイアウト方法によって低減され得る。
低いＥＳＲを有する電荷調整パワースイッチングデバイスを形成するさまざまな実施例が以下に説明されている。図６５に示されている１つの実施例において、工程６５００は、シールドおよび／または電荷調整の目的のために、トレンチの低部で形成された低部電極を有するトレンチを形成することを含む（ステップ６５０２）。次に、ＩＰＤ層を蒸着してエッチングする工程が続けられる（ステップ６５０４）ＩＰＤ層は、周知の工程によって形成され得る。或いは、図４５〜図５０に関連して上述されたいずれかの工程が、ＩＰＤ層を形成するために使用され得る。次に、上部電極またはゲートポリは、周知の工程を使用してステップ６５０６で蒸着され且つエッチングされる。次に、井戸およびソース領域を埋め込み且つドライブすることが続けられる（ステップ６５０８）。ケイ化物がステップ６５１０でゲートポリに塗布されるのはステップ６５０８の後である。その後、ステップ６５１２で誘電体の蒸着および平坦化が続けられる。この工程のバリエーションにおいて、誘電体領域が蒸着され且つ平坦化されるステップ６５１２は最初に行われ、その後、コンタクトホールがソース／本体およびゲートに達するように開けられる。その後、ケイ化物コンタクト形成される。これら２つの実施例は、ケイ化物膜の転移点より低い低温アニールによって活性化される、高濃度の本体埋め込み領域に依存している。
他の実施例において、ポリゲートは金属ゲートによって置き換えられる。この実施例によると、金属ゲートは平行ソースを使用して、例えばチタンを蒸着することによって形成され、トレンチ構造の充てん性能を改善する。金属ゲートを適用した後、ひとたび接合が埋め込まれ且つドライブされると、誘電体オプションはＨＤＰおよびＴＥＯＳを含み、ゲートをソース／本体のコンタクトから絶縁する。別の実施例において、アルミニウムから銅の最上部金属であるさまざまな金属オプションを有するダマスク模様またはデュアルダマスク模様のアプローチが、ゲート端子を形成するために使用される。
ゲートコンダクタのレイアウトも、ゲートのＥＳＲおよびデバイスの全スイッチング速度に影響を与え得る。図６６Ａおよび図６６Ｂに示される他の実施例において、レイアウト法は、ケイ化物が適用された垂直面ポリストライプを窪んだトレンチポリと組み合わせ、ゲートのＥＳＲを低減する。図６６Ａを参照すると、極めて簡略化されたデバイス構造６６００が示されており、ケイ化物で被覆されたポリライン６６０４は、トレンチストライプ６６０２に垂直にシリコンの表面に沿って伸長している。図６６Ｂは、ＡＡ’軸に沿った、デバイス６６００の簡略断面図を示している。ケイ化物が塗布されたポリライン６６０４は、トレンチとの交点でゲートポリと接している。ケイ化物が塗布された複数のポリライン６６０４は、シリコン表面上に伸長し、ゲート電極の抵抗率を減じる。例えば相互接続の２または３以上の層を有する工程によって可能となった、このおよび他のレイアウト法は、本願に説明されているトレンチゲートデバイスのいずれにおいても、ゲートのＥＳＲを改善するために使用され得る。
回路アプリケーション
例えば、本願に説明されているさまざまなデバイスおよび工程方法によって与えられるように、デバイスのオン抵抗における劇的な低減のために、パワーデバイスによって占められるチップ面積は低減され得る。結果として、低い電圧ロジックおよび制御回路を有するこれらの高電圧デバイスのモノリシック集積化はより実現可能になる。通常の回路アプリケーションにおいて、パワートランジスタと同じチップ上に集積され得る機能のタイプは、電力制御，検出，保護およびインターフェース回路を含む。他の回路を有するパワーデバイスのモノリシック集積において考慮すべき重要なことは、高電圧パワーデバイスを低電圧ロジックまたは制御回路から電気的に絶縁するために使用される方法である。これを実現するための、接合分離，誘電体分離およびシリコン・オン・インシュレータ等を含む多くの周知の方法がある。
以下に、パワースイッチングに対する多くの回路アプリケーションが説明され、ここでは、さまざまな回路部品が、さまざまな程度に同じチップ上に集積され得る。図６７は、低電圧デバイスを必要とする同期式降圧型コンバータ（ＤＣ−ＤＣコンバータ）を示している。この回路において、一般的にハイサイドスイッチとして言及されるｎ−チャンネルＭＯＳＦＥＴ Ｑ１は、中程度に低いオン抵抗を有するように設計されるが、電力損失を最小化するために速いスイッチング速度を有するように設計される。一般的にローサイドスイッチとして言及されるＭＯＳＦＥＴ Ｑ２は、極めて低いオン抵抗と中程度に高いスイッチング速度を有するように設計される。図６８は、中程度の電圧から高電圧のデバイスに対してより適した、他のＤＣ−ＤＣコンバータを示している。この回路において、主要なスイッチングデバイスＱａは、速いスイッチング速度および高い阻止電圧を示している。この回路は、中程度に低いオン抵抗を有することを可能にするトランジスタＱａを通る低電流フローおよび変圧器を使用する。同期整流器Ｑｓに対して、低から超低のオン抵抗，速いスイッチング速度，極めて低いリバースリカバリー電荷（reverse recovery charge）および低い相互電極容量（inter-electrode capacitance）を有するＭＯＳＦＥＴが使用され得る。かかるＤＣ−ＤＣコンバータに対する他の実施例および改善は、Elbanhawvによる「ＤＣ−ＤＣコンバータにおける損失を低減する方法および回路」と表題がつけられた、同一出願人による売国特許出願第１０／２２２，４８１号（代理人整理番号第１８８６５−９１−１／１７７３２−５１４３０号）により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。
上述のさまざまなパワーデバイス構造のいずれもが、図６７および図６８のコンバータ回路におけるＭＯＳＦＥＴを実行するために使用され得る。図４Ａに示されたタイプのデュアルゲートＭＯＳＦＥＴは、例えば、同期式降圧型コンバータを実行することに使用されるとき特定の利点を与えるタイプのデバイスである。１つの実施例において、特別なドライブスキームは、デュアルゲートＭＯＳＦＥＴによって与えられる全ての機能を利用する。この実施例の例は、図６９に示されており、ここでは、ハイサイドＭＯＳＦＥＴ Ｑ１の第１のゲート端子Ｇ２は、ダイオードＤ１，レジスタＲ１とＲ２，およびコンデンサＣ１から構成される回路によって定められる電位を有する。Ｑ１のゲート電極Ｇ２での固定電位は、最善のＱｇｄに対して調整され、トランジスタのスイッチング時間を最適化し得る。ハイサイドスイッチトランジスタＱ１の第２のゲート端子Ｇ１は、パルス幅変調された（ＰＷＭ）制御器／ドライバ（図示せず）からの通常のゲートドライブ信号を受け取る。ローサイドスイッチトランジスタＱ２の２つのゲート電極は、示されているように同様にドライブされる。
別の実施例において、ハイサイドスイッチの両方のゲート電極は別々にドライブされ、回路の性能をさらに最適化する。この実施例によると、異なる波形はハイサイドスイッチＱ１のゲート端子Ｇ１およびＧ２をドライブし、遷移の間に最高のスイッチング速度を、残りのサイクルの間に最善のオン抵抗ＲＤＳｏｎを実現する。示された実施例において、スイッチング中の約５Ｖの電圧Ｖａは、ハイサイドスイッチＱ１のゲートに極めて低いＱｇｄを運び、高いスイッチング速度をもたらすが、遷移ｔｄ１，ｔｄ２前後のＲＤＳｏｎは、その最低値ではない。しかし、スイッチングの間に、ＲＤＳｏｎは損失に顕著に寄与している訳ではないので、このことは、回路の動作に不利に影響を与えない。パルス幅の残りの間に最低のＲＤＳｏｎを確実にするために、ゲート端子Ｇ２での電位Ｖｇ２は、図７０Ｂのタイミング図に示されるように、時間ｔｐの間にＶａより高い第２の電圧Ｖｂにドライブされる。このドライブスキームは、最適効率をもたらす。これらのドライブスキームにおけるバリエーションは、Elbanhawvによる「デュアルゲートＭＯＳＦＥＴに対するドライバー」と表題がつけられた、同一出願人による米国特許出願第１０／６８６，８５９号（代理人整理番号第１７７３２−６６９３０）により詳細に説明されており、その内容全体は本願に引用して援用される。
パッケージ技術
全てのパワー半導体デバイスに対して考慮すべき重要なことは、デバイスを回路に接続するために使用されるハウジングまたはパッケージである。半導体チップは、通常、例えば半田または金属が注入されたエポキシ接着剤のような金属ボンディング層を使用して、金属パッドに取り付けられる。ワイヤは、通常、チップの上面にボンディングされ、その後、モールドされた本体を通して突き出たリードにボンディングされる。その後、アセンブリが回路基板に実装される。ハウジングは、半導体チップ，電子装置およびその環境との間に電気的接続および熱接続の両方を与える。低い寄生抵抗，容量およびインダクタンスは、チップに対するより良好な界面を可能にするハウジングに対する、所望の電気的特徴である。
パッケージング技術に対する改良は、パッケージにおける抵抗およびインダクタンスを低減することに焦点をあてて提案されている。あるパッケージ技術において、はんだくずまたは銅のスタッドは、チップの相対的に薄い金属面（例えば２〜５μｍ）上に配される。金属表面の大面積に金属接続を配することによって、金属における電流路は短くなり且つ金属抵抗は低減される。チップのバンプ側が、銅のリードフレームまたはプリント回路基板の銅のトレースに接続される場合には、パワーデバイスの抵抗は、ワイヤボンディングされる解決法と比較すると低減される。
図７１および図７２は、それぞれモールドされたおよびモールドされていないパッケージの簡略断面図であり、チップの金属表面にリードフレームを接続するはんだくずまたは銅のスタッドを使用している。図７１に示されるようなモールドされたパッケージ７１００は、はんだくずまたは銅のスタッド７１０４を介してチップ７１０２の第１面に接続するリードフレーム７１０６を含む。リードフレーム７１０６から離れて向かい合う、チップ７１０２の第２面は、モールド材料７１０８を通して露出されている。標準的な縦型パワートランジスタにおいて、チップの第２面はドレイン端子を形成する。チップの第２面は、回路基板上のパッドに対する直接的な電気接続を形成することができ、その結果、チップに対する低抵抗パスおよび電気パスを与える。このタイプのパッケージおよびそのバリエーションは、Ｊｏｓｈｉなどによる「リードされてモールドされたパッケージにおけるフリップチップおよびその製造方法」と表題がつけられた、同一出願人による米国特許出願第１０／６０７，６３３号（代理人整理番号第１８８６５−４２−１／１７７３２−１３４２）により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。
図７２は、パッケージ７２００のモールドされていない実施例を示している。図７２に示された例示的な実施例において、パッケージ７２００は、例えば金属，絶縁層７２２２によって分離されている金属層７２２１を含む基準層７２２０を含む多層基板７２１２を有する。半田構造７２１３（例えばはんだくず）は、基板７２１２に取り付けられている。チップ７２１１は、チップの周囲に露出した半田構造７２１３とともに、基板７２１２に取り付けられている。チップ７２１１は、例えば半田７２３０のようなチップ取り付け材料で基板７２１２に結合され得る。図示されたパッケージが形成された後、当該パッケージはひっくり返されて、回路基板（図示せず）または他の回路基板上に実装される。縦型パワートランジスタがチップ７２１１上に組み立てられている実施例において、はんだくず７２３０はドレイン端子接続を形成し、チップ表面はソース端子を形成する。基板７２１２に対するチップ７２１１の接続を逆にすることによって、逆の接続も可能である。示されているように、モールド材料が必要とされないときに、パッケージ７２２０は薄く且つモールドされない。このタイプのモールドされていないパッケージのさまざまな実施例は、Ｊｏｓｈｉによる「半導体デバイスに対するモールドされないパッケージ」と表題がつけられた、同一出願人による米国特許出願第１０／２３５，２４９号（代理人整理番号第１８８６５−００７１１０／１７７３２．２６３９０．００３）により詳細に説明されている。当該特許出願の内容全体は、本願に引用して援用される。
チップの上面が、半田または導電性エポキシによって銅に直接接続されている他の方法が提案されている。銅とシリコンチップとの間に生じる応力は、チップの面積とともに増加する。半田またはエポキシの界面は、ブレーキングの前にかなり応力がかけられるだけであるので、直接的な接続方法は制限され得る。他方、バンプは、ブレーキングの前に置き換えが可能になり、かなり大きなチップとともに作用することが示されている。
パッケージにおいて考慮すべき他の重要なことは熱放散である。パワー半導体の性能における改善は、小さいチップ面積をもたらすことが多い。チップにおける電力放散が低減しない場合には、熱エネルギーは小面積に集中し、高温および信頼性の悪化をもたらし得る。パッケージからの熱伝達率を増加させるための手段は、高い熱伝導性を有する材料を使用して、熱界面の数を減らすことおよび例えばシリコン，半田，チップ取り付けおよびチップ取り付けパッドのような層の厚さを減らすことを含む。Rajeev Joshiによる「改善された熱的性能および電気的性能を有する半導体チップパッケージ」と表題が付けられた、同一出願人により米国特許第６，５６６，７４９号（その内容全体は、本願に引用して援用される）は、特にＲＦアプリケーションに対する縦型パワーＭＯＳＦＥＴを含むチップに対する熱放散の問題への解決法を論じている。全体のパッケージ性能を改善する他の方法は、Ｊｏｓｈｉなどによる「リードされモールドされたパッケージにおける、薄く熱的に機能改善されたフリップチップ」と表題がつけられた米国特許出願第１０／２７１，６５４号（代理人整理番号第１８８６５−９９−１／１７７３２．５３４４０）と同様に、Rajeev Joshiによる同一出願人による米国特許第６，１３３，６３４号および米国特許第６，４６９，３８４号により詳細に説明されている。本願に説明されているさまざまなパワーデバイスのいずれもが、本願に説明されているパッケージまたは他の適切なパッケージに収容され得る、ということが理解されるべきである。
熱除去に対してハウジングのより大きい表面を使用することは、例えばハウジングの最上部と底部における熱界面のような低温を維持するためのハウジングの性能をも増大させる。増大した表面積とそれらの表面の周囲への気流とを組み合わせることによって、熱除去率は増大する。ハウジング設計は、外部ヒートシンクとの容易な境界面をも可能にする。熱伝導および赤外線の方法は一般的な方法であるが、交互の冷却方法のアプリケーションが可能である。例えば、Reno Rossettiによる「熱電子冷却システムを有するパワー回路」と表題がつけられた、同一出願人による米国特許出願第１０／４０８，４７１号（代理人整理番号第１７７３２−６６７２０号）（その内容全体は、本願に引用して援用される）に説明されているような熱電子放射は、パワーデバイスを冷却するために使用され得る熱除去の１つの方法である。
単一のパッケージにおける電力伝達および制御機能を含む他の論理回路の集積は、さらなる課題を提起する。１つとして、ハウジングは、他の電気的機能と相互作用するためにより多くのピンを必要とする。パッケージは、パッケージにおける高電流の電力相互接続と低電流の信号相互接続とを可能にさせるべきである。これらの課題に対処することができるさまざまなパッケージング技術は、特別な界面のパッドを取り除くためのチップ間ワイヤボンディング，ハウジング内に空間を残すためのチップオンチップ（chip-on-chip)および特有のシリコン技術が単一の電気的機能に組み込まれることを可能にする多チップモジュールを含む。多チップパッケージ法に対するさまざまな実施例は、Rajeev Jeshiによる「リードされモールドされたパッケージ技術においてフリップチップを使用する積層パッケージ」と表題が付けられた、同一出願人による米国特許出願第０９／７３０，９３２号（代理人整理番号第１８８６５−５０／１７７３２−１９４５０）およびRajeev Joshiによる「相互接続構造のアレイを有する基板を含む多チップモジュール」と表題がつけられた米国特許出願第１０／３３０，７４１号（代理人整理番号第１８８６５−１２１／１７７３２−６６６５０．０８）に説明されている。当該特許出願の両方は、本願に引用して援用される。
上記事項は、本発明の好ましい実施例の完全な説明を与えるが、多くの選択肢，変更および均等物が可能である。例えば、多くの電荷調整法は、ＭＯＳＦＥＴ、特にはトレンチゲートＭＯＳＦＥＴとの関連で本願において説明されている。同じ方法は、横型デバイスと同様に、ＩＧＢＴ，サイリスタ，ダイオードおよびプレーナＭＯＳＦＥＴを含む他のタイプのデバイスに適用することができる、ということが当業者によって理解される。従って、このおよび他の理由に対して、上述の説明は、本発明の範囲を限定するものとしてとられるべきものではなく、当該限定は添付の特許請求の範囲によって定められる。
例示的なｎ型トレンチパワーＭＯＳＦＥＴの一部の断面図である。 デュアルトレンチパワーＭＯＳＦＥＴの例示的な実施例を示す図である。 ソースシールドトレンチ構造を有するプレーナゲートＭＯＳＦＥＴに対する例示的な実施例を示す図である。 シールドゲートトレンチパワーＭＯＳＦＥＴの例示的な実施例の一部を示す図である。 図２Ａのデュアルトレンチ構造を図３Ａのシールドゲート構造と組み合わせたシールドゲートトレンチパワーＭＯＳＦＥＴに対する代わりの実施例を示す図である。 デュアルゲートトレンチパワーＭＯＳＦＥＴの例示的な実施例の簡略化した部分図である。 プレーナデュアルゲート構造を垂直方向の電荷制御のためのトレンチ電極と組み合わせた、例示的なパワーＭＯＳＦＥＴを示す図である。 同じトレンチの内部にデュアルゲートとシールドゲートの技術を組み合わせたパワーＭＯＳＦＥＴの例示的な実施を示す図である。 深い本体構造を有するパワーＭＯＳＦＥＴに対する別の実施例についての断面図である。 深い本体構造を有するパワーＭＯＳＦＥＴに対する別の実施例についての断面図である。 ゲート電極の近くのパワーＭＯＳＦＥＴの内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体構造の効果を示す図である。 ゲート電極の近くのパワーＭＯＳＦＥＴの内部で、ポテンシャル線の分布に関してトレンチが形成された深い本体構造の効果を示す図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 さまざまな、垂直電荷調整構造を有する例示的なパワーＭＯＳＦＥＴの一部分を示す断面図である。 例示的な垂直電荷制御構造をシールドゲート構造と組み合わせたパワーＭＯＳＦＥＴの簡略断面図である。 例示的な垂直電荷制御構造をデュアルゲート構造と組み合わせた、別のパワーＭＯＳＦＥＴの簡略断面図である。 垂直電荷制御構造と集積したショットキーダイオードとを有するシールドゲートパワーＭＯＳＦＥＴの一例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 集積したショットキーダイオードを有するパワーＭＯＳＦＥＴに対する、さまざまな例示的な実施例を示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 パワーＭＯＳＦＥＴのアクティブセルアレイ内にショットキーダイオードセルを散在させるための例示的なレイアウトのバリエーションを示す図である。 埋め込みダイオード電荷調整構造を有する、例示的なトレンチパワーＭＯＳＦＥＴの簡略断面図である。 シールドゲートの技術を埋め込みダイオード電荷調整と組み合わせたパワーＭＯＳＦＥＴに対する実施例を示す図である。 デュアルゲートの技術を埋め込みダイオード電荷調整と組み合わせたパワーＭＯＳＦＥＴに対する実施例を示す図である。 埋め込みダイオードの電荷調整技術を集積したショットキーダイオードと組み合わせた例示的なプレーナパワーＭＯＳＦＥＴの簡略断面図である。 電流フローに対して平行に配置された互い違いの伝導領域を有する、例示的な蓄積モードパワートランジスタの簡略実施例を示す図である。 電荷拡散用のトレンチ電極を有する別の蓄積モードデバイスの簡略図である。 例示的なデュアルトレンチ蓄積モードデバイスの簡略図である。 異極性の外部ライナー（exterior liner)を有し、誘電体で満たされたトレンチを有する例示的な累積モードデバイスに対する他の簡略化した実施例を示す図である。 異極性の外部ライナー（exterior liner)を有し、誘電体で満たされたトレンチを有する例示的な累積モードデバイスに対する他の簡略化した実施例を示す図である。 １または２以上の埋め込みダイオードを使用する累積モードデバイスに対する他の簡略化した実施例を示す図である。 シリコンの表面に沿った、高濃度にドープされた異極性領域を含む、例示的な累積モードトランジスタの簡略等角図である。 電圧維持層において交互の異極性領域を有するスーパージャンクションパワーＭＯＳＦＥＴの簡略例を示す図である。 電圧維持層における垂直方向において、非均一に間隔が開けられた異極性アイランドを有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 デュアルゲート構造を有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 シールドゲート構造を有するスーパージャンクションパワーＭＯＳＦＥＴに対する例示的な実施例を示す図である。 トレンチトランジスタに対するアクティブトレンチおよび終端トレンチのレイアウトの上面図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 トレンチ終端構造に対する別の実施例の簡略化されたレイアウト図を示す図である。 例示的なトレンチ終端構造の断面図である。 例示的なトレンチ終端構造の断面図である。 例示的なトレンチ終端構造の断面図である。 大きな半径の湾曲を有する終端トレンチを有する例示的なデバイスを示す図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 シリコンピラー電荷調整構造を有する終端領域の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 スーパージャンクション法を使用する超高電圧デバイスの例示的な実施例の断面図である。 トレンチデバイスに対して接触する端部の例を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 トレンチデバイスに対する端部接触構造を形成する例示的な工程を示す図である。 複数の埋め込みポリ層に対するアクティブ領域接触構造の例である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 トレンチに対するアクティブ領域シールド接触構造を形成する工程を示す図である。 アクティブ領域シールド接触構造に対する、別の実施例の断面図である。 アクティブ領域シールド接触構造を有する例示的なトレンチデバイスのレイアウト図である。 アクティブ領域シールド接触構造を有する例示的なトレンチデバイスのレイアウト図である。 中断したトレンチ構造を有するトレンチデバイスにおいて、周辺トレンチに接触を作る２つの実施例の簡略化されたレイアウト図である。 中断したトレンチ構造を有するトレンチデバイスにおいて、周辺トレンチに接触を作る２つの実施例の簡略化されたレイアウト図である。 アクティブ領域においてトレンチシールドポリ層と接触する別の実施例である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 図３３Ａに示されたタイプのアクティブ領域シールド構造に接触させる工程の例を示す図である。 エピドリフト領域の厚さを低減するためにスペーサまたはバッファ（バリア）層を有するエピ層を示す図である。 バリア層を有するデバイスに対する別の実施例を示す図である。 エピ層の厚さを最小化するために深い本体−エピ接合に使用されたバリア層を示す図である。 拡散バリア層を使用するトランジスタの井戸−ドリフト領域の接合の簡略例である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 埋め込み電極を有する自己整合エピ−井戸トレンチデバイスの例に対する簡略工程を示す図である。 角をなした井戸トレンチに対する例示的な工程を示す図である。 角をなした井戸トレンチに対する例示的な工程を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 自己整合エピ井戸の工程の例を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 基板厚さを低減する方法を示す図である。 最後の薄層化ステップとして化学工程を使用する工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 改善されたエッチング工程の例を示す図である。 鳥の嘴の問題をなくすトレンチエッチング工程の実施例を示す図である。 鳥の嘴の問題をなくすトレンチエッチング工程の実施例を示す図である。 別のエッチング工程を示す図である。 別のエッチング工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 改善されたポリ間の誘電体層を形成する工程を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 ＩＰＤ層を形成する別の方法を示す図である。 高品質ポリ間誘電体層を形成する、さらに他の方法の断面図である。 高品質ポリ間誘電体層を形成する、さらに他の方法の断面図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 改善されたＩＰＤ層の形成に対する他の実施例を示す図である。 ＩＰＤ平坦化に対する異方性プラズマエッチング工程を示す図である。 化学機械工程を使用する、代わりのＩＰＤ平坦化方法を示す図である。 酸化率を制御する例示的な方法に対するフローチャートである。 準常圧ＣＶＤを使用してトレンチの底部に厚い酸化物を形成する、改善された方法を示す図である。 指向性テトラエトキシオルトケイ酸塩（tetraethoxyorthsilicate)の工程を使用して、トレンチの底部に厚い酸化物を形成する方法の例示的なフローチャートである。 厚い底部酸化物を形成する、他の実施例を示す図である。 厚い底部酸化物を形成する、他の実施例を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 トレンチの底部に厚い誘電体層を形成する別の工程を示す図である。 電流検出装置を有するＭＯＳＦＥＴの簡略図である。 プレーナゲート構造および分離した電流検出構造を有する電荷調整ＭＯＳＦＥＴの例である。 トレンチＭＯＳＦＥＴを有する電流検出装置を集積する例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 直列温度検出ダイオードを有するＭＯＳＦＥＴに対する、別の実施例を示す図である。 ＥＳＤ保護を有するＭＯＳＦＥＴに対する別の実施例を示す図である。 ＥＳＤ保護を有するＭＯＳＦＥＴに対する別の実施例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 ＥＳＤ保護回路の例を示す図である。 低いＥＳＲを有する電荷調整パワーデバイスを形成する例示的な工程を示す図である。 ＥＳＲを低減するためのレイアウト法を示す図である。 ＥＳＲを低減するためのレイアウト法を示す図である。 パワースイッチングを使用するＤＣ−ＤＣ回路を示す図である。 パワースイッチングを使用する、他のＤＣ−ＤＣコンバータを示す図である。 デュアルゲートＭＯＳＦＥＴに対する例示的な駆動回路を示す図である。 分離して駆動されるゲート電極を有する、別の実施例を示す図である。 図７０Ａの回路動作を示すタイミング図を示す図である。 モールドパッケージの簡略断面図である。 モールドされていないパッケージの簡略断面図である。
以下に説明される実施例において、改善されたウエハ薄膜化工程は、極めて基板抵抗を低減する。図４０Ｆ，図４０Ｇ，図４０Ｈおよび図４０Ｉは、基盤の厚さを薄くする１つの方法を示している。ウエハ上への所望の回路の製造が終了した後、回路が製造されているウエハ表面は、一時的にキャリアに接着される。図４０Ｆは、結合材４００３によってキャリア４００５に接着された完成基板４００１を示している。その後、当該完成基板の裏側は、例えば研磨および化学エッチングなどの工程を使用して所望の厚さに研磨される。図４０Ｇは、薄膜化されている完成基板４００１を有する、図４０Ｆと同じサンドイッチ構造を示している。ウエハ４００１の裏側の研磨後、ウエハの裏側は、図４０Ｈに示されるように、低抵抗（例えば金属）ウエハ４００９に接着される。このことは、薄膜化された完成ウエハ４００１に金属ウエハ４００９を接着するために、温度および圧力の下で、例えばはんだ４００７のめっきを使用する従来方法を使用してなされ得る。その後、キャリア４００５は除去され、薄膜化された完成ウエハ４００１の上面はさらなる加工の前に洗浄される。高伝導性の金属基板４００９は、熱放散および抵抗減少を容易にし且つ薄膜化されたウエハに対する機械的強度を与える。

Claims (13)

  1. 半導体デバイスであって、
    第１の導電型のドリフト領域と、
    前記ドリフト領域の上に伸長し且つ前記第１の導電型と反対である第２の導電型を有する井戸領域と、
    前記井戸領域を通って前記ドリフト領域内に伸張するアクティブトレンチと、を含み、前記アクティブトレンチは、誘電体によってライニングされている側壁及び底部を有し、前記アクティブトレンチは、第１の導電層、第２の導電層及び第１のゲート導電層で実質的に充填されており、前記第１の導電層は、前記第１のゲート導電層の下に配されかつ電極間誘電体によって前記ゲート導電層から分離されており、前記第２の導電層は、前記第１の導電層の下に配されかつ前記電極間誘電体によって前記第１の導電層から分離されており、
    前記半導体デバイスは、さらに、
    前記アクティブトレンチに隣接した前記井戸領域内に形成されている前記第１の導電型であるソース領域と、
    ２つの隣り合うトレンチの間の第１のメサ上に形成されている第１のショットキー構造と、を含み、
    それらの間に前記第１のショットキー構造が形成されている前記２つの隣り合うトレンチは、前記第１の導電層、前記第２の導電層及び前記第１のゲート導電層によって実質的に充填されていることを特徴とする半導体デバイス。
  2. 前記第１の導電層は、シールド電極であることを特徴とする請求項１記載の半導体デバイス。
  3. 前記第１の導電層は、第２のゲート電極であることを特徴とする請求項１記載の半導体デバイス。
  4. 前記第２の導電層は、シールド電極であることを特徴とする請求項１に記載の半導体デバイス。
  5. 前記第１導電層は、ある電位に電気的にバイアスがかけられるように構成され、前記第２の導電層は、ある電位に電気的にバイアスがかけられるように構成されていることを特徴とする請求項４記載の半導体デバイス。
  6. 前記ショットキー構造は、前記２つの隣り合うトレンチの縦軸に垂直であるように形成されていることを特徴とする請求項１記載の半導体デバイス。
  7. 半導体デバイスであって、
    第１の導電型のドリフト領域と、
    前記ドリフト領域の上に伸張しかつ前記第１の導電型と反対の第２の導電型である井戸領域と、
    前記井戸領域を通って前記ドリフト領域内に伸張する複数のトレンチと、を含み、前記複数のトレンチの各々は、誘電体でライニングされている側壁及び底部を有し、前記複数のトレンチの各々は、第１の導電層、第２の導電層及び第３の導電層によって実質的に充填されており、前記第２の導電層は、前記第１の導電層の下に配されかつ電極間誘電体によって前記第１の導電層から分離され、前記第３の導電層は、前記第２の導電層の下に配されかつ前記電極間誘電体によって前記第２の導電層から分離され、
    前記半導体デバイスは、さらに、
    トレンチに隣接している前記ウェル領域内に形成されている前記第１の導電型のソース領域と、
    前記複数のトレンチの２つの隣り合うトレンチの間の第１のメサ上に形成されている第１のショットキー構造と、を含み、
    それらの間に前記第１のショットキー構造が形成されている前記２つの隣り合うトレンチは、前記第１の導電層、前記第２の導電層及び前記第３の導電層によって実質的に充填されていることを特徴とする半導体デバイス。
  8. アクティブトレンチ内において、前記第１の導電層はゲート電極であり、前記第２の導電層はシールド電極であることを特徴とする請求項７に記載の半導体デバイス。
  9. 前記第１のショットキー構造は、前記第１のメサ及び前記２つの隣り合うトレンチに亘って伸張しているショットキーバリア金属の層を含むことを特徴とする請求項７に記載の半導体デバイス。
  10. 前記２つの隣り合うトレンチの各々内の前記第２の導電層は、互いに電気的に接続されていることを特徴とする請求項７に記載の半導体デバイス。
  11. 前記第１のメサに隣り合う第２のメサ上に形成されている第２のショットキー構造をさらに含むことを特徴とする請求項７に記載の半導体デバイス。
  12. 前記第１のメサ及び前記第２のメサは、３つの隣り合うトレンチによって形成され、前記３つの隣り合うトレンチの各々内の前記第１の導電層は、前記ソース領域と電気的に接続されており、前記３つの隣り合うトレンチの各々内の前記第２の導電層は、互いに電気的に接続されていることを特徴とする請求項１１に記載の半導体デバイス。
  13. 前記複数のトレンチの間に散在している複数のショットキー構造をさらに含み、ショットキー構造の各々が２つの隣り合うトレンチの間のメサ上に形成されていることを特徴とする請求項７に記載の半導体デバイス。
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