DE10211690A1

DE10211690A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung

Info

Publication number: DE10211690A1
Application number: DE10211690A
Authority: DE
Inventors: Naoto Fujishima; Akio Sugi; C Andre T Salama
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-03-21
Filing date: 2002-03-15
Publication date: 2002-09-26
Also published as: US6781197B2; US20040256666A1; JP4797265B2; JP2002280549A; US7005352B2; US20020158287A1

Description

Die Erfindung betrifft Leistungs-MOSFETs (Feldeffekttransistoren mit isoliertem Gate) mit geringem Durchlaßwiderstand, die in ICs mit hoher Durchbruchspannung verwendet werden, die einen hohen Strom steuern, wie beispielsweise in einem IC für ein Schaltnetzteil, einem IC zum Treiben des Stromsystems eines Automobils und einem IC zum Treiben eines Flachbild schirms. Die Erfindung betrifft außerdem ein Verfahren zur Herstellung der vorgenannten Halbleiterbauelemente.

In jüngerer Zeit werden sehr häufig tragbare Instrumente verwendet, und es wurden intelligente Kommunikationstechnologien entwickelt. In Verbindung mit diesen Entwicklungen sind Lei stungs-ICs, die Leistungs-MOSFETs enthalten, sehr wichtige Komponenten geworden.

Herkömmliche Leistungs-ICs kombinieren einen diskreten Leistungs-MOSFET und eine Steuer- und Treiberschaltung. Im Gegensatz dazu sind bei den jüngst entwickelten neuen Leistungs-ICs Lateral-Leistungs-MOSFETs in eine Steuerschaltung integriert. Bei den neuen Leistungs-ICs ist es erforderlich, die Größe, den Stromverbrauch und die Herstellungskosten zu reduzieren und die Zuverlässigkeit zu verbessern. Um diese Anforderungen zu erfüllen, wurde sehr viel Forschungs- und Entwicklungsarbeit hinsichtlich Lateral-Leistungs-MOSFETs geleistet, die eine hohe Durchbruchspannung aufweisen und auf dem CMOS-Prozeß basieren.

Fig. 22 ist eine Querschnittsansicht eines herkömmlichen Lateral-Leistungs-MOSFETs für eine Durchbruchspannung von 30 V. Gemäß Fig. 22 enthält der Lateral-Leistungs-MOSFET 101 ein p^--Substrat 10, eine p^--Wanne 11 auf dem Substrat 10, eine p⁺-Diffusionszone 16 in einem ersten Oberflächenabschnitt der Wanne 11, eine n⁺-Diffusionszone 17 in einem zweiten Oberflächenabschnitt der Wanne 11, eine n^--Driftzone 18 in einem dritten Oberflächenabschnitt der Wanne 11, eine n⁺-Diffusionszone 19 in dem Oberflächenabschnitt der Driftzone 18, einen Gate-Oxidfilm 12 auf der Wanne 11 und der Driftzone 18, eine Gate-Elektrode 13 auf dem Gate- Oxidfilm 12, eine Source-Elektrode 14 auf der Diffusionszone 16 und der Diffusionszone 17 sowie eine Drain-Elektrode 15 auf der Diffusionszone 19.

Der oben beschriebene Lateral-Leistungs-MOSFET ist bestimmten Beschränkungen hinsichtlich der Minimierung seiner Struktur unterworfen, um die Durchgreifdurchbruchspannung beizube halten, da die ausgedehnten Drains zum Beibehalten der Durchbruchspannung und die Kanäle im Oberflächenabschnitt des Halbleiterchips gebildet sind. Da die Driftzonen 18 und die Kanäle an der Oberfläche des Halbleiterchips gebildet sind, ist es schwierig, sehr viele Bauelementein heiten in einem einzigen Chip zu integrieren. Da es schwierig ist, die Kanalbreite zu vergrößern, besteht eine Begrenzung hinsichtlich der Reduzierung des Durchlaßwiderstands pro Flächen einheit.

Es wurden viele Lateral-Leistungs-MOSFETs vorgeschlagen. "A 0.35 µm CMOS based smart power technology for 7 V-50 V applications", V. Parthasarathy et al., Proceedings of ISPSD, (2000) beschreibt einen Lateral-Leistungs-MOSFET, dessen Durchbruchspannung 44 V und dessen Durchlaßwiderstand pro Flächeneinheit 30 mΩ/mm² beträgt. Der geschätzte Bauele mentrasterabstand (der Abstand zwischen den Mitten der Source und des Drains) dieses MOSFETs für die 0,35-µm-Regel beträgt etwa 3,6 µm. Der Ausdruck "0,35-µm-Regel" bezieht sich auf die grundlegende Design-Regel für das Maskierungsmuster beim Layout eines ICs, bei dem die physikalische Minimalgröße des Musters 0,35 µm beträgt. Der Bauelementrasterab stand nimmt jedoch mit zunehmender Durchbruchspannung zu, da die Abmessungen der Driftzone größer werden.

Der in Fig. 23 gezeigte MOSFET mit einer Graben- bzw. Trench-Struktur (nachstehend als "Trench-MOSFET" bezeichnet) erleichtert das Reduzieren des Bauelementabstands zur Erhöhung der Anzahl integrierter Bauelementeinheiten (vergleiche US-Patent 5,122,848). Gemäß Fig. 23 enthält der herkömmliche Trench-MOSFET 102 Gräben bzw. Trenches 21, die von der Oberfläche eines p^--Substrats 20 aus gebildet sind, einen die Innenseitenwände jedes Trenches 21 bedeckenden Gate-Oxidfilm 22, eine Gate-Elektrode 23 auf der Innenseite des Gate-Oxidfilms 22, eine als Source-Zone dienende n⁺-Diffusionszone 27 am Boden des Trenches 21 und eine als Drain-Zone dienende n⁺-Diffusionszone 29 auf dem Substrat 20 um den Trench 21 herum.

In Fig. 23 sind eine Source-Elektrode 24, eine Drain-Elektrode 25 und ein Oxidfilm 26 gezeigt. Die Diffusionszone 29 (Drain-Zone) auf dem Substrat 20 und der obere Endabschnitt der Gate- Elektrode 23 befinden sich auf dem gleichen Niveau wie der zwischen ihnen angeordnete Gate- Oxidfilm 22. Aufgrund dieser Anordnung beträgt die Durchbruchspannung des in Fig. 23 dargestellten Trench-MOSFETs bis zu 10 V. Es ist schwierig, daß der dargestellte Trench- MOSFET eine Durchbruchspannung von mehr als 10 V erzielt. Es besteht die Tendenz, daß das p^--Substrat 20 leicht einen Durchgriff erleidet, da es als Kanalzone verwendet wird. Da der Widerstand des p^--Substrats 20 hoch ist, steigt dessen Potential an, wenn ein Leckstrom in ihm fließt. Der Leckstrom fließt in die Source-Zone 27. Der Leckstrom dient als Basisstrom des parasitären Transistors, der aus der Source-Zone 27, dem Substrat 20 und der Drain-Zone 29 gebildet ist, und verursacht manchmal einen sekundären Durchbruch.

Die Erfinder der vorliegenden Erfindung haben einen Lateral-Leistungs-MOSFET vorgeschla gen, der die oben beschriebene Trench-Struktur aufweist (nachstehend als "Trench-Lateral- Leistungs-MOSFET" bezeichnet), und zwar in "A trench lateral power MOSFET using self aligned trench bottom contact holes", IEDM '97, Digest, S. 359-362 (1997). Fig. 24 ist eine Querschnittsansicht des herkömmlichen Trench-Lateral-Leistungs-MOSFETs.

Gemäß Fig. 24 enthält der herkömmliche Trench-Lateral-Leistungs-MOSFET 103 Trenches 31, die von der Oberfläche eines p^--Substrats 30 aus gebildet sind, eine Gate-Elektrode 33 in jedem Trench 31, eine als Source-Zone dienende n⁺-Diffusionszone 37 um den Trench 31 herum und eine als Drain-Zone dienende n⁺-Diffusionszone 39 im Boden des Trenches 31. Die Diffusions zone 39 (Drain-Zone) ist von einer n^--Zone 38 (n^--LDrain-Zone) umgeben, welche die untere Hälfte des Trenches 31 umgibt. Die Zone 38 ist von einer p^--Diffusionszone 41 umgeben, die als p-leitende Masse dient.

Eine p⁺-Diffusionszone 42 ist um die Diffusionszone 37 (Source-Zone) herum angeordnet. Eine p-leitende Basiszone 43 befindet sich unter der Diffusionszone 42 und der Diffusionszone 37. Ein dicker Oxidfilm 44 ist in der unteren Hälfte des Trenches 31 angeordnet, um die Durch bruchspannung des MOSFETs sicherzustellen. Eine Source-Elektrode 34, eine Drain-Elektrode 35 und ein Oxidfilm 36 sind in Fig. 24 gezeigt. Der Durchlaßwiderstand pro Flächeneinheit des Trench-Lateral-Leistungs-MOSFETs, dessen Durchbruchspannung 80 V beträgt, ist 80 mΩ/mm². Der Bauelementrasterabstand beträgt 4 µm, was etwa die Hälfte des Bauelement rasterabstands des herkömmlichen Lateral-Leistungs-MOSFETs mit einer Durchbruchspannung von 80 V ist.

Im den Bauelementrasterabstand zu verkleinern, ist es bevorzugt, daß bei einem Lateral- Leistungs-MOSFET, dessen Durchbruchspannung beispielsweise 30 V beträgt, was niedriger als 80 V ist, eine Trenchstruktur eingesetzt wird. Der oben beschriebene Trench-Lateral- Leistungs-MOSFET weist jedoch eine für eine Durchbruchspannung von 80 V geeignete Struktur auf. Die Anwendung der oben beschriebenen Struktur des Trench-Lateral-Leistungs- MOSFETs auf solche MOSFETs, deren Durchbruchspannung niedriger als 80 V ist, bereitet die folgenden Probleme. Ein Oxidfilm 44 für eine Durchbruchspannung von weniger als 80 V ist dünner als ein Oxidfilm für die Durchbruchspannung von 80 V. Wenn der Oxidfilm 44 nicht zu dick ist, aber dick genug ist, um eine Durchbruchspannung von weniger als 80 V sicherzustel len, werden die Dimensionen des MOSFETs weiter reduziert. Wenn der Oxidfilm 44 mit der Dicke für die Durchbruchspannung von 80 V bei einem MOSFET für eine Durchbruchspannung von weniger als 80 V verwendet wird, werden nachteilige Eigenschaften wie beispielsweise ein hoher Verdrahtungswiderstand in der Peripherie des Bauelements hervorgerufen, da die Gesamtabmessungen des resultierenden Bauelements größer sind als jene des Bauelements, das einen Oxidfilm 44 enthält, dessen Dicke optimiert ist.

Da die Gate-Fläche eines MOSFETs, der einen Oxidfilm 44 für die Durchbruchspannung von 80 V verwendet, größer als die Gate-Fläche eines MOSFETs ist, der einen Oxidfilm mit optimierter Dicke einsetzt, wird eine hohe parasitäre Kapazität und eine Zunahme der Steuerverluste hervorgerufen. Bei der Herstellung des herkömmlichen Trench-Lateral-Leistungs-MOSFETs werden zuerst flache Trenches in dem p^--Substrat 30 gebildet, und dann werden tiefe Trenches aus den flachen Trenches ausgehoben. Daher ist der Prozeß zur Herstellung des herkömmli chen Trench-Lateral-Leistungs-MOSFETs kompliziert, und der Durchsatz bei dessen Herstel lung ist nicht besonders hoch.

Es ist eine erste Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement zu schaffen, das einen Trench-Lateral-Leistungs-MOSFET mit einer Durchbruchspannung von weniger als 80 V enthält und durch einen Prozeß herstellbar ist, der einfacher ist als der Prozeß zur Herstellung des herkömmlichen Trench-Lateral-Leistungs-MOSFETs, dessen Durchbruchspan nung 80 V beträgt. Es ist eine zweite Aufgabe der Erfindung, ein Halbleiterbauelement zu schaffen, das einen Trench-Lateral-Leistungs-MOSFET mit einer Durchbruchspannung von weniger als 80 V enthält, dessen Bauelementrasterabstand kleiner als der Bauelementrasterab stand bei dem herkömmlichen Trench-Lateral-Leistungs-MOSFET mit einer Durchbruchspan nung von 80 V ist und dessen Durchlaßwiderstand pro Flächeneinheit kleiner als der Durchlaß widerstand pro Flächeneinheit des herkömmlichen Trench-Lateral-Leistungs-MOSFETs ist. Eine dritte Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung des Halbleiterbauele ments zu schaffen, das einen Trench-Lateral-Leistungs-MOSFET mit einer Durchbruchspan nung von weniger als 80 V enthält.

Diese Aufgaben werden mit einem Halbleiterbauelement gemäß Anspruch 1 bzw. einem Verfahren zu dessen Herstellung gemäß Anspruch 7 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Erfindungsgemäß wird ein Trench-Lateral-Leistungs-MOSFET geschaffen, der durch Bildung einer n^--Driftzone auf einem p^--Halbleitersubstrat, selektives Entfernen eines Teils des Halblei tersubstrats und eines Teils der Driftzone unter Bildung von Trenches, Bilden eines Gate- Isolierfilms mit 0,05 µm Dicke in jedem Trench, Bilden einer polykristallinen Silicium-Gate schicht auf dem Gate-Isolierfilm, Bilden einer p^--Basiszone und einer n⁺-Source-Zone im Boden des Trenches und Bilden einer n⁺-Drain-Zone im Oberflächenabschnitt der Driftzone gebildet wird.

Bei dem erfindungsgemäßen Trench-Lateral-Leistungs-MOSFET sind die Driftzone und die Kanalzone, die einen bestimmten Abstand voneinander aufweisen sollten, um eine hohe Durchbruchspannung zu erzielen, vertikal längs des Trenches ausgerichtet, und der Bauele mentrasterabstand ist durch den Abstand zwischen den Mitten der Source-Kontaktzone und der Drain-Kontaktzone bestimmt. Die Gate-Fläche und der Bauelementrasterabstand des erfin dungsgemäßen Trench-Lateral-Leistungs-MOSFETs, der keinen dicken Oxidfilm zum Erzielen einer hohen Durchbruchspannung enthält, sind kleiner als jene bei einem herkömmlichen Trench-Lateral-Leistungs-MOSFET für eine Durchbruchspannung von 80 V, der einen dicken Oxidfilm enthält. Das Verfahren zur Herstellung des erfindungsgemäßen Trench-Lateral- Leistungs-MOSFETs, bei dem ein einmaliges Ätzen zum Ausheben der Trenches ausgeführt wird, ist einfacher als das Verfahren zur Herstellung des herkömmlichen Trench-Lateral- Leistungs-MOSFETs für eine Durchbruchspannung von 80 V, das ein zweimaliges Ätzen zum Ausheben der Trenches ausführt.

Weitere Vorteile, Merkmale und Besonderheiten der Erfindung ergeben sich aus der nachfol genden, nicht beschränkenden Beschreibung vorteilhafter Ausführungsformen der Erfindung. Es zeigen:

Fig. 1 eine Draufsicht auf einen Trench-Lateral-Leistungs-MOSFET gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 einen Querschnitt längs II-II von Fig. 1;

Fig. 3 einen Querschnitt längs III-III von Fig. 1;

Fig. 4 bis 15 Querschnittsansichten zur Erläuterung des Herstellungsverfahrens für einen Trench-Lateral-MOSFET gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 16 eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs gemäß einer dritten Ausführungsform der Erfindung;

Fig. 17 eine Querschnittsansicht, die den Schritt der Bildung einer polykristallinen Silicium- Gateschicht des in Fig. 16 gezeigten Trench-Lateral-Leistungs-MOSFETs gemäß der dritten Ausführungsform zeigt;

Fig. 18 eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs gemäß einer vierten Ausführungsform der Erfindung;

Fig. 19 eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs gemäß einer fünften Ausführungsform der Erfindung;

Fig. 20 eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs gemäß einer sechsten Ausführungsform der Erfindung;

Fig. 21 eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs gemäß einer siebten Ausführungsform der Erfindung;

Fig. 22 eine Querschnittsansicht eines herkömmlichen Lateral-Leistungs-MOSFETs für die Durchbruchspannungsklasse von 30 V;

Fig. 23 eine Querschnittsansicht eines herkömmlichen Trench-MOSFETs; und

Fig. 24 eine Querschnittsansicht eines herkömmlichen Trench-Lateral-Leistungs-MOSFETs.

Obwohl in der folgenden Beschreibung der erste Leitfähigkeitstyp der p-leitende und der zweite Leitfähigkeitstyp der n-leitende ist, ist die Erfindung auch bei Halbleiterbauelementen einsetz bar, bei denen der erste Leitfähigkeitstyp der n-leitende und der zweite Leitfähigkeitstyp der p- leitende ist.

Fig. 1 ist eine Draufsicht auf einen Trench-Lateral-Leistungs-MOSFET gemäß einer ersten Ausführungsform der Erfindung.

Gemäß Fig. 1 enthält der Trench-Lateral-Leistungs-MOSFET 1 eine Mehrzahl von Gräben bzw. Trenches 51, die von der Oberfläche eines p^--Substrats 50 aus ausgehoben sind. Jeder Trench ist in einer zur Hauptfläche des Substrats 50 parallelen Ebene als Streifen geformt. Eine polykristalline Silicium-Gateschicht 52 ist so gebildet, daß sie quer zu den Trenches 51 liegt. Eine Gate-Elektrode 53, eine kammartig geformte Source-Elektrode 54 und eine kammartig geformte Drain-Elektrode 55 sind auf dem Substrat 50 gebildet.

Die polykristalline Silicium-Gateschicht 52 ist über eine Gate-Kontaktzone 56 mit der Gate- Elektrode 53 elektrisch verbunden. Obwohl dies in Fig. 1 nicht gezeigt ist, ist die Source- Elektrode 54 mit polykristallinen Siliciumschichten, die in jeweiligen Trenches 51 gebildet sind, über Kontaktzonen, die zum Anschluß an die Source-Elektrode 54 gebildet sind, elektrisch verbunden. Die polykristalline Siliciumschicht im Trench 51 ist mit einer als Source-Zone dienenden n⁺-Diffusionszone 61 im Boden des Trenches 51 elektrisch verbunden. Die Drain- Elektrode 55 ist mit jeweils als Drain-Zone dienenden n⁺-Diffusionszonen 58 über Drain- Kontaktzonen 57 elektrisch verbunden.

Nun wird der Querschnittsaufbau der aktiven Zone, die den Strom steuert, des MOSFETs gemäß der ersten Ausführungsform unter Bezug auf Fig. 2 beschrieben. Fig. 2 ist ein Quer schnitt längs II-II von Fig. 1.

Ein Gate-Oxidfilm 59 mit gleichförmiger Dicke befindet sich auf den Innenseitenwänden des Trenches 51. Der Gate-Oxidfilm 59 bedeckt auch den Boden des Trenches 51. Die polykristal line Silicium-Gateschicht 52, die ein erster elektrischer Leiter ist, erstreckt sich von der Oberseite zur Unterseite des Trenches 51 längs dessen Seitenwänden. Die Gate-Schicht 52 ist zu einer Gatezone verlängert, was später unter Bezug auf Fig. 3 beschrieben wird.

Eine als n^--Driftzone dienende n^--Diffusionszone 60 umgibt die obere Hälfte des Trenches 51. Die Diffusionszone 58 befindet sich in der Diffusionszone 60. Eine als Source-Zone dienende n⁺-Diffusionszone 61 befindet sich im Boden des Trenches 51. Eine p^--Basiszone 62, welche die Diffusionszone 61 umgibt, befindet sich ebenso im Boden des Trenches 51. Die Basiszone 62 ist genauso breit wie der Trench 51.

Die Diffusionszone (Source-Zone) 61 ist über eine polykristalline Siliciumschicht 63, die ein zweiter elektrischer Leiter ist, und eine Source-Kontaktzone 64 mit der Source-Elektrode 54 elektrisch verbunden. Die Siliciumschicht 63 ist durch einen Zwischenschichtisolierfilm 65 in dem Trench 51 gegenüber der Gate-Schicht 52 isoliert. Der Zwischenschichtisolierfilm 65 bedeckt die Diffusionszone (Driftzone) 60 und die Diffusionszone (Drain-Zone) 58. Ein Zwi schenschichtisolierfilm 66 ist auf dem Zwischenschichtisolierfilm 65 niedergeschlagen. Die Source-Kontaktzone 64 durchsetzt den Zwischenschichtisolierfilm 66. Eine Drain-Kontaktzone 57 durchsetzt die Zwischenschichtisolierfilme 65 und 66.

Nun wird der Querschnittsaufbau mit der Gatezone zum Herausführen der polykristallinen Silicium-Gateschicht 52 auf die Substratoberfläche unter Bezug auf Fig. 3 beschrieben. Fig. 3 ist ein Querschnitt längs III-III von Fig. 1.

Die Diffusionszone 60 umgibt die obere Hälfte des Trenches 51. Der Gate-Oxidfilm 59 mit gleichförmiger Dicke bedeckt die Innenflächen einschließlich der Bodenfläche des Trenches 51. Der Gate-Oxidfilm 59 bedeckt auch die Diffusionszone 60. Die Gate-Schicht 52 ist auf den Innenflächen des Trenches 51 und der Substratoberfläche auf dem Gate-Oxidfilm 59 gebildet.

Ein Zwischenschichtisolierfilm 67 ist auf der Gate-Schicht 52 niedergeschlagen. Zwischen schichtisolierfilme 65 bedecken den Zwischenschichtisolierfilm 67. Die Siliciumschicht 63 befindet sich in aus Fig. 3 ersichtlicher Weise zwischen den Zwischenschichtisolierfilmen 65. Der Zwischenschichtisolierfilm 66 ist auf der Siliciumschicht 63 und den Zwischenschichtisolier filmen 65 niedergeschlagen. Eine Gate-Kontaktzone 56 durchsetzt die Zwischenschichtisolier filme 66, 65 und 67.

Typische Abmessungen und Oberflächendotierstoffkonzentrationen für die jeweiligen Konsti tuentenzonen und -schichten sind wie folgt, obwohl sie nicht auf die nachstehend beschriebe nen Werte beschränkt sind.

Der Trench 51 weist eine Tiefe von 2 µm und eine Breite von 3 µm auf. Die Trenches 51 sind mit einem Rasterabstand von 3 µm angeordnet. Die Diffusionstiefe der Diffusionszone (Drift zone) 60 beträgt 2 µm. Die Oberflächendotierstoffkonzentration der n^--Diffusionszone 60 beträgt 2 × 10¹⁶ cm^-2.

Die Diffusionstiefe beträgt 0,2 µm für die Diffusionszone (Drain-Zone) 58 und für die Diffusions zone (Source-Zone) 61. Die Oberflächendotierstoffkonzentration beträgt 1 × 10²⁰ cm^-2 für die Diffusionszone 58 und für die Diffusionszone 61. Der Gate-Oxidfilm 59 weist eine Dicke von 0,05 µm auf. Die Gate-Schicht 52 weist eine Dicke von 0,3 µm auf. Die Diffusionstiefe der Basiszone 62 beträgt 1 µm. Die Oberflächendotierstoffkonzentration der Basiszone 62 beträgt 1 × 10¹⁸ cm^-2.

Nun wird der Prozeß zur Herstellung des Trench-Lateral-Leistungs-MOSFETs 1 gemäß der Erfindung beschrieben. Die Fig. 4 bis 15 sind Querschnittsansichten, welche die Schritte der Herstellung eines Trench-Lateral-Leistungs-MOSFETs gemäß einer zweiten Ausführungsform der Erfindung beschreiben. In all diesen Figuren wird der Herstellungsprozeß zur Vereinfachung unter Bezugnahme auf nur einen Trench 51 beschrieben.

Gemäß Fig. 4 wird eine n^--Diffusionszone (n^--Driftzone) 60 auf einem p^--Substrat 50 gebildet, dessen spezifischer Widerstand 12 Ωcm beträgt. Die Diffusionstiefe der resultierenden Diffu sionszone 60 beträgt 1 µm, und die Oberflächendotierstoffkonzentration der Diffusionszone 60 beträgt 3 × 10¹⁶ cm^-2. Ein Oxidmaskenfilm 71 mit 1 µm Dicke wird auf der n^--Diffusionszone 60 aufgewachsen. Ein Fenster zur Bildung eines Trenches wird durch selektives Entfernen eines Teils des Oxidmaskenfilms 71 gebildet.

Gemäß Fig. 5 werden Trenches 51 mit 3 µm Breite in einem Rasterabstand von 3 µm durch RIE (reaktives Ionenätzen) unter Verwendung des gemusterten Oxidfilms 71 als Maske gebildet.

Gemäß Fig. 6 werden die an den Seitenwänden des Trenches 51 durch das Ätzen des Tren ches 51 gebildeten Ablagerungen entfernt. Die Seitenwände des Trenches 51 werden durch Opferoxidation gereinigt. Dann wird ein Gate-Oxidfilm 59 mit 0,05 µm Dicke auf den Seitenwän den und dem Boden des Trenches 51 gebildet. Der Gate-Oxidfilm 59 und der Oxidmaskenfilm 71 gehen kontinuierlich ineinander über, so daß sie die Oberfläche des Substrats 50 bedecken. Der verbliebene Oxidmaskenfilm 71 dient zusammen mit einem Zwischenschichtisolierfilm 65, der später auf ihm niedergeschlagen wird, als Zwischenschichtisolierfilm.

Gemäß Fig. 7 wird eine polykristalline Siliciumschicht 72 mit 0,3 µm Dicke auf dem Gate- Oxidfilm 59 und dem Oxidmaskenfilm 71 niedergeschlagen.

Gemäß Fig. 8 wird ein Oxidfilm (Zwischenschichtisolierfilm 67) mit 0,4 µm Dicke auf der Siliciumschicht 72 niedergeschlagen. Eine Resistmaske 73 wird auf der Gatezone durch Aufbringen eines Fotoresists, durch Belichten des aufgebrachten Fotoresists und durch Entwickeln des belichteten Fotoresists selektiv gebildet. Die Resistmaske 73 wird von der aktiven Zone entfernt und verbleibt auf der Gatezone als Maske. Der Oxidfilm 67 wird selektiv unter Verwendung der verbleibenden Resistmaske 73 entfernt. In der aktiven Zone wird die Siliciumschicht 72 durch das Entfernen des Oxidfilms 67 belichtet.

Gemäß Fig. 9 verbleiben der Oxidfilm 63 und die Resistmaske 73 in der Gatezone.

Gemäß Fig. 10 wird die verbliebene Resistmaske 73 entfernt. Die Siliciumschicht 72 wird durch anisotropes Ätzen zurückgeätzt. Das anisotrope Ätzen entfernt die polykristalline Silicium schicht 72 von der aktiven Zone mit Ausnahme von den Seitenwänden des Trenches 51, wo die Siliciumschicht 72 auf ihnen verbleibt. Die verbleibende Siliciumschicht 72 dient als polykristal line Silicium-Gateschicht 52 in der aktiven Zone.

Gemäß Fig. 11 verbleibt, da der Oxidfilm 67 verhindert, daß das Ätzen der Siliciumschicht 72 in der Gatezone erfolgt, die Siliciumschicht 72 in der Gatezone als polykristalline Silicium- Gateschicht 52.

Gemäß Fig. 10 werden eine p^--Basiszone 62 und eine n⁺-Diffusionszone (Source-Zone) 61 durch Ionenimplantation in den Boden des Trenches 51 und anschließendes thermisches Eintreiben gebildet. Die Diffusionstiefe der resultierenden p^--Basiszone 62 beträgt 1 µm. Die Oberflächendotierstoffkonzentration der resultierenden Basiszone 62 beträgt 1 × 10¹⁸ cm^-2. Die Diffusionstiefe der resultierenden n⁺-Diffusionszone 61 beträgt 0,2 µm. Die Oberflächendotier stoffkonzentration der resultierenden Dotierstoffzone 61 beträgt 1 × 10²⁰ cm^-2. Obwohl sie nicht auf die oben beschriebenen Bedingungen beschränkt sind, werden die Basiszone 62 und die Diffusionszone 61 bei 1100°C für 10 Minuten eingetrieben.

Gemäß der die aktive Zone zeigenden Fig. 12 und der die Gatezone zeigenden Fig. 13 wird ein Zwischenschichtisolierfilm 65 durch ein Filmniederschlagsverfahren wie beispielsweise LPCVD bei etwa 400°C und P-TEOS niedergeschlagen. Durch Einsatz eines Filmniederschlagsverfah rens wie LPCVD und P-TEOS ist die Wachstumsrate des Zwischenschichtisolierfilms 65 im Trench 61 etwa halb so groß wie die Wachstumsrate des Zwischenschichtisolierfilms 65 außerhalb des Trenches 51, das heißt auf der Substratoberfläche. Daher ist die Dicke des auf der Bodenfläche des Trenches 51 niedergeschlagenen Zwischenschichtisolierfilms 65 kleiner als die Dicke des Zwischenschichtisolierfilms 65 auf der Substratoberfläche.

Gemäß der die aktive Zone zeigenden Fig. 14 und der die Gatezone zeigenden Fig. 15 wird ein Kontaktloch 74, den Zwischenschichtisolierfilm 65 auf dem Boden des Trenches 61 durchset zend, durch Zurückätzen des Zwischenschichtisolierfilms 65 in der aktiven Zone gebildet. Der Zwischenschichtisolierfilm 65 verbleibt auf den Seitenwänden des Trenches 51 und auf der Substratoberfläche außerhalb des Trenches 51.

Dann wird der Trench 51 durch Niederschlagen polykristallinen Siliciums im Trench 51 mit einer polykristallinen Siliciumschicht 63 und Zurückätzen des niedergeschlagenen polykristallinen Siliciums gefüllt. Ein Zwischenschichtisolierfilm 66 wird auf der gesamten Oberfläche der Siliciumschicht 63 niedergeschlagen.

Dann werden Kontaktlöcher, den Zwischenschichtisolierfilm 66, den Zwischenschichtisolierfilm 65 (einschließlich des Oxidmaskenfilms 71) und den Zwischenschichtisolierfilm 67 durchset zend, durch Fotolithographie und durch Ätzen gebildet. Nach der Bildung einer n⁺-Diffusions zone 58, die später zu einer Drain-Zone wird, werden eine Gate-Elektrode 53, eine Source- Elektrode 54 und eine Drain-Elektrode 55 durch Mustern eines niedergeschlagenen Metallfilms gebildet. Somit wird ein Trench-Lateral-Leistungs-MOSFET 1 mit einer aktiven Zone mit einem in Fig. 2 gezeigten Querschnittsaufbau und einer Gatezone mit einem in Fig. 3 gezeigten Querschnittsaufbau geschaffen.

Gemäß der ersten Ausführungsform der Erfindung sind die n^--Diffusionszone (Driftzone) 60 und die Kanalzone, die einen bestimmten Abstand voneinander aufweisen sollten, um eine hohe Durchbruchspannung zu erzielen, vertikal in dem Trench 51 ausgerichtet, und der Bauelement rasterabstand ist durch den Abstand zwischen den Mitten der Source-Kontaktzone und der Drain-Kontaktzone bestimmt. Daher erleichtert der Trench-Lateral-Leistungs-MOSFET gemäß der ersten Ausführungsform die Schaffung eines Bauelementrasterabstands, der kleiner ist als der Bauelementrasterabstand das herkömmlichen Lateral-Leistungs-MOSFETs für eine Durchbruchspannung von weniger als 80 V. Gemäß der zweiten Ausführungsform ist die MOSFET-Struktur längs des Trenches 51 selbstausgerichtet. Daher erleichtert der durch das Verfahren gemäß der zweiten Ausführungsform hergestellte Trench-Lateral-Leistungs-MOSFET die Verkleinerung des Bauelementrasterabstands, ohne die Masken so präzise zu positionieren. Die Wirkung des verkleinerten Bauelementrasterabstands wird mit kleinerer Struktur des Trench-Lateral-Leistungs-MOSFETs immer größer. Aufgrund des Vorsehens der p^--Basiszone 62 sind die Durchgreifdurchbruchspannung und die Durchlaßdurchbruchspannung (die Durch bruchspannung, wenn eine Spannung an die Gate-Elektrode angelegt ist) höher als jene bei dem in Fig. 23 gezeigten herkömmlichen Trench-MOSFET.

Der Bauelementrasterabstand bei der 1-µm-Regel beträgt bei dem Trench-Lateral-Leistungs- MOSFET 1 gemäß der ersten Ausführungsform 3,0 µm und 5,6 µm bei dem in Fig. 22 gezeigten herkömmlichen Lateral-Leistungs-MOSFET, dessen Durchbruchspannung niedriger als 80 V ist. Der Bauelementrasterabstand auf der Basis der 0,6 µm-Regel beträgt 1,8 µm bei dem Trench- Lateral-Leistungs-MOSFET 1 und 4,4 µm bei dem herkömmlichen Lateral-Leistungs-MOSFET. Der Bauelementrasterabstand auf der Basis der 0,35-µm-Regel beträgt 1,05 µm bei dem Trench-Lateral-Leistungs-MOSFET 1 und 3,6 µm bei dem herkömmlichen Lateral-Leistungs- MOSFET.

Da Trench-Lateral-Leistungs-MOSFETs 1 auf der Basis einer der oben beschriebenen Größen ein Stromsteuervermögen pro Einheitsbauelement aufweist, das nahezu gleich ist wie dasjenige herkömmlicher Lateral-Leistungs-MOSFETs, ist die Kanalbreite pro Flächeneinheit stark verkleinert. Die Kanalbreite pro Flächeneinheit auf der Basis der 1-µm-Regel im Trench-Lateral- Leistungs-MOSFET 1 ist auf 54% von derjenigen beim herkömmlichen Lateral-Leistungs- MOSFET verkleinert. Die Kanalbreite pro Flächeneinheit auf der Basis der 0,6-µm-Regel im Trench-Lateral-Leistungs-MOSFET 1 ist auf 41% von derjenigen beim herkömmlichen Lateral- Leistungs-MOSFET verkleinert. Die Kanalbreite pro Flächeneinheit auf der Basis der 0,35-µm- Regel im Trench-Lateral-Leistungs-MOSFET 1 ist auf 30% von derjenigen beim herkömmlichen Lateral-Leistungs-MOSFET verkleinert. Daher beträgt der Durchlaßwiderstand pro Flächenein heit des Trench-Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform mit einer Durchbruchspannung von 30 V auf der Basis der 1-µm-Regel 15 mΩ/mm², 11 mΩ/mm² auf der Basis der 0,6-µm-Regel und 8 mΩ/mm² bei der 0,35-µm-Regel.

Um eine Nenndurchbruchspannung zu erzielen, ist es nicht erforderlich, den Trench-Lateral- Leistungs-MOSFET gemäß der ersten Ausführungsform mit dem dicken Oxidfilm zu versehen, wie er bei dem in Fig. 24 gezeigten herkömmlichen Trench-Lateral-Leistungs-MOSFET für eine Durchbruchspannung von 80 V vorgesehen ist. Daher sind die Gate-Fläche und die Bauele mentgröße des Trench-Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform kleiner als jene des herkömmlichen Trench-Lateral-Leistungs-MOSFETs. Daher werden Probleme wie beispielsweise die Zunahme des Verdrahtungswiderstands und die Zunahme der Steuerverlu ste, die durch Anwenden der Struktur des herkömmlichen Trench-Lateral-Leistungs-MOSFETs mit einer Durchbruchspannung von 80 V auf Trench-Lateral-Leistungs-MOSFETs für eine Durchbruchspannung von 30 V verursacht werden, vermieden.

Bei der Herstellung des Trench-Lateral-Leistungs-MOSFETs durch das Verfahren gemäß der zweiten Ausführungsform der Erfindung, wird das Trench-Ätzen nur einmal ausgeführt. Daher wird der Trench-Lateral-Leistungs-MOSFET gemäß der ersten Ausführungsform durch einen Prozeß hergestellt, der einfacher ist als der Prozeß zur Herstellung des herkömmlichen Trench- Lateral-Leistungs-MOSFETs für eine Durchbruchspannung von 80 V, bei dem das Trench-Ätzen zweimal ausgeführt wird. Somit wird verhindert, daß der Durchsatz bei der Herstellung des Trench-Lateral-Leistungs-MOSFETs gemäß der Erfindung beeinträchtigt wird.

Es sind verschiedene Modifikationen möglich, ohne den Bereich der Erfindung zu verlassen. Fig. 16 ist eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs 2 gemäß einer dritten Ausführungsform der Erfindung. Gemäß Fig. 16 enthält dieser MOSFET 2 eine Silicium- Gateschicht 52 nicht über die gesamte Tiefe eines Trenches 51, sondern nur über dessen untere Hälfte. Diese Silicium-Gateschicht 52 ist, wie in Fig. 17 gezeigt, durch Überätzen der auf einem Gate-Oxidfilm 59 niedergeschlagenen polykristallinen Siliciumschicht 72 gebildet.

Da die Diffusionszone (Drain-Zone) 58 und die Gate-Schicht 52 weit voneinander entfernt sind, erleichtert es der in Fig. 16 gezeigte MOSFET 2 zu verhindern, daß sich das elektrische Feld in der Nähe des Gate-Randes auf der Drain-Seite lokalisiert. Es wird selbst dann verhindert, daß sich das elektrische Feld lokalisiert, wenn der Gate-Oxidfilm 59 dünner ist, um eine feinere Struktur im MOSFET 2 zu erzielen. Daher erleichtert der Trench-Lateral-Leistungs-MOSFET gemäß der dritten Ausführungsform das Erzielen einer höheren Durchbruchspannung oder erleichtert das Beibehalten der gleichen Durchbruchspannung selbst dann, wenn seine Struktur feiner ist. Beispielsweise wird eine Durchbruchspannung BVds von 30 V oder mehr durch Überätzen der polykristallinen Siliciumschicht 72 für 0,5 µm erzielt.

Der Abstand zwischen der Diffusionszone 58 und der Gate-Schicht 52 in der unteren Hälfte des Trenches 51 ist gemäß Darstellung in Fig. 16 größer als der Abstand zwischen der Diffusions zone 58 und der sich von der oberen Hälfte zur unteren Hälfte des Trenches 51 hin erstrecken den Gate-Schicht 52.

Der Trench-Lateral-Leistungs-MOSFET 3 gemäß einer vierten Ausführungsform der Erfindung, der gemäß Darstellung in Fig. 18 eine n⁺-Diffusionszone 58 (Drain-Zone) enthält, die sich im Kontakt mit dem Trench 51 befindet, erleichtert das Erzielen einer hohen Durchbruchspannung insofern, als sich die Gate-Schicht 52 in der unteren Hälfte des Trenches 51 befindet. Daher erleichtert der Trench-Lateral-Leistungs-MOSFET 3 gemäß der vierten Ausführungsform die Verkleinerung des Abstands zwischen den Trenches und die Erhöhung der Anzahl an inte grierten Einheitsbauelementen oder der Integrationsdichte.

Fig. 19 ist eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs 4 gemäß einer fünften Ausführungsform der Erfindung. Dieser MOSFET 4 enthält eine p^--Basiszone 62, deren Diffusionstiefe 2 µm ist, was doppelt so groß ist wie diejenige bei einem der oben beschriebe nen Ausführungsformen. Die Basiszone 62 mit der Diffusionstiefe von 2 µm wird beispielsweise durch Verlängern der thermischen Eintreibungszeit auf 40 Minuten gebildet. Da die Basiszone 62 breiter wird als die Breite des Trenches, wird die Durchgreifdurchbruchspannung verbessert.

Fig. 20 ist eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs 5 gemäß einer sechsten Ausführungsform der Erfindung. Dieser MOSFET 5 enthält gemäß Fig. 20 eine n⁺- Diffusionszone 61, welche die Eckabschnitte des Bodens des Trenches 51 überdeckt. Diese Diffusionszone 61 wird durch Verlängern der thermischen Eintreibungszeit auf 40 Minuten, durch Ändern der in die Source-Zone eindotierten Ionenart von Arsen auf Phosphor und durch Einstellen der Diffusionstiefe auf 1 µm gebildet. Bei dem MOSFET 5 sind nur die Kanalzone und die Driftzone längs des Trenches 51 ausgerichtet.

in den Eckabschnitten des Trench-Bodens ist die Beweglichkeit in der Kanalzone gering, das Stromsteuervermögen ist nicht ausreichend, und aufgrund der durch die Belastungen während des Aufwachsens des Gate-Oxidfilms hervorgerufenen Kristalldefekte wird eine Zunahme des Leckstroms hervorgerufen, wenn eine Spannung, die so hoch ist wie die Durchbruchspannung, im Sperrzustand des MOSFETs zwischen die Source und den Drain angelegt wird. Der Trench- Lateral-Leistungs-MOSFET 5 gemäß der sechsten Ausführungsform erleichtert das Vermeiden dieser Probleme. Daher ist die Struktur gemäß der sechsten Ausführungsform effektiv, um ein hohes Stromsteuervermögen zu erzielen oder den Leckstrom zu reduzieren.

Fig. 21 ist eine Querschnittsansicht eines Trench-Lateral-Leistungs-MOSFETs 6 gemäß einer siebten Ausführungsform der Erfindung. Bei diesem MOSFET 6 ist die Diffusionstiefe der Diffusionszone (Driftzone) 60 so verlängert, daß die Diffusionszone (Driftzone) 60 bis zur Höhe des Bodens des Trenches reicht. Da diese Struktur die Kanallänge verkürzt, wird das Schalten mit hoher Geschwindigkeit und geringem Durchlaßwiderstand ausgeführt.

Erfindungsgemäß sind die Driftzone und die Kanalzone, die einen bestimmten Abstand von einander aufweisen sollten, um eine hohe Durchbruchspannung zu erzielen, längs des Tren ches 51 vertikal ausgerichtet, und der Bauelementrasterabstand wird durch den Abstand zwischen den Mitten der Source-Kontaktzone und der Drain-Kontaktzone bestimmt. Daher erleichtert es der Trench-Lateral-Leistungs-MOSFET gemäß der Erfindung für eine niedrigere Durchbruchspannung, einen Bauelementrasterabstand vorzusehen, der kleiner als der Bauele mentrasterabstand des herkömmlichen Lateral-Leistungs-MOSFETs für eine Durchbruchspan nung von weniger als 80 V ist. Da die MOSFET-Struktur längs des Trenches selbstausgerichtet ist, erleichtert der Trench-Lateral-Leistungs-MOSFET gemäß der Erfindung eine Verkleinerung des Bauelementrasterabstands und eine Verbesserung der Integrationsdichte ohne übermäßig genaue Positionierung der Masken.

Um eine hohe Durchbruchspannung zu erzielen, ist es nicht erforderlich, den erfindungsgemä ßen Trench-Lateral-Leistungs-MOSFET mit einem Oxidfilm zu versehen, der so dick ist wie bei dem herkömmlichen Trench-Lateral-Leistungs-MOSFET für eine Durchbruchspannung von 80 V. Da die Gate-Fläche und die Bauelementgröße des erfindungsgemäßen Trench-Lateral- Leistungs-MOSFETs kleiner als jene des herkömmlichen Trench-Lateral-Leistungs-MOSFETs sind, ist die parasitäre Kapazität zwischen dem Substrat und dem Bauelement reduziert. Da die Gate-Verdrahtung, die Source-Verdrahtung und die Drain-Verdrahtung kurz sind, ist der parasitäre Verdrahtungswiderstand reduziert. Daher werden bei dem erfindungsgemäßen Trench-Lateral-Leistungs-MOSFET für eine Durchbruchspannung von 30 V effektiver das schnelle Schalten realisiert und die Schaltverluste reduziert als bei dem Trench-Lateral- Leistungs-MOSFET für eine Durchbruchspannung von 30 V, bei dem die Struktur des her kömmlichen Trench-Lateral-Leistungs-MOSFET für eine Durchbruchspannung von 80 V eingesetzt wird. Außerdem werden die nachteiligen Effekte von Störungen auf die benachbarten Einheitsbauelemente reduziert.

Bei der Herstellung des Trench-Lateral-Leistungs-MOSFETs durch das erfindungsgemäße Verfahren wird das Trench-Ätzen nur einmal ausgeführt. Daher kann der Trench-Lateral- Leistungs-MOSFET gemäß der Erfindung durch einen einfacheren Prozeß als den Prozeß zur Herstellung des herkömmlichen Trench-Lateral-Leistungs-MOSFETs für eine Durchbruchspan nung von 80 V hergestellt werden, bei dem das Trench-Ätzen zweimal ausgeführt wird. Daher wird verhindert, daß der Durchsatz bei der Herstellung des erfindungsgemäßen Trench-Lateral- Leistungs-MOSFETs beeinträchtigt wird.

Claims

1. Halbleiterbauelement, umfassend:
ein Halbleitersubstrat (50) eines ersten Leitfähigkeitstyps;
Trenches (51), die von der Oberfläche des Halbleitersubstrats aus ausgehoben sind;
einen Gate-Isolierfilm (59) mit gleichförmiger Dicke in jedem Trench, wobei der Gate- Isolierfilm jeweils auf den Innenseitenwänden des Trenches gebildet ist;
einen ersten elektrischen Leiter (52) auf der Innenseite des Gate-Isolierfilms;
eine Gate-Elektrode (53), die mit dem ersten elektrischen Leiter elektrisch verbunden ist;
einen zweiten elektrischen Leiter (63), der auf der Innenseite des ersten elektrischen Leiters unter Zwischenlage eines Zwischenschichtisolierfilms (65) angeordnet ist;
eine Basiszone (62) des ersten Leitfähigkeitstyps im Bodenabschnitt des Trenches;
eine Source-Zone (61) eines zweiten Leitfähigkeitstyps in der Basiszone, wobei die Source-Zone mit dem zweiten elektrischen Leiter elektrisch verbunden ist;
eine Source-Elektrode (54), die mit der Source-Zone elektrisch verbunden ist;
eine Driftzone (60) des zweiten Leitfähigkeitstyps außerhalb des Trenches;
eine Drain-Zone (58) des zweiten Leitfähigkeitstyps außerhalb des Trenches; und
eine Drain-Elektrode (55), die mit der Drain-Zone elektrisch verbunden ist.

2. Halbleiterbauelement nach Anspruch 1, bei dem sich die obere Endfläche des ersten elektrischen Leiters (52) auf einem Niveau unterhalb der Oberfläche des Halbleitersub strats (50) befindet.

3. Halbleiterbauelement nach Anspruch 2, bei dem die Drain-Zone (58) dem Trench (51) benachbart gebildet ist.

4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem die Basiszone (62) einen Teil der Seitenwände des Trenches (51) bedeckt.

5. Halbleiterbauelement nach Anspruch 4, bei dem die Source-Zone einen Teil der Seitenwände des Trenches (51) bedeckt.

6. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem die Driftzone (60) einen Teil des Bodens des Trenches (51) bedeckt.

7. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend folgende Schritte:
Bilden einer Driftzone (60) eines zweiten Leitfähigkeitstyps auf einem Halbleitersub strat (50) eines ersten Leitfähigkeitstyps;
selektives Entfernen eines Teils der Driftzone und eines Teils des Halbleitersubstrats, um dadurch Trenches (51) zu bilden;
Bilden eines Gate-Isolierfilms (59) mit gleichförmiger Dicke jeweils auf den Innensei tenwänden und der Bodenfläche jedes Trenches;
Bilden eines ersten elektrischen Leiters (72) auf dem Gate-Isolierfilm;
Bilden eines Oxidfilms (67) auf dem ersten elektrischen Leiter;
selektives Entfernen des einer aktiven Zone entsprechenden Bereichs des Oxidfilms, um dadurch den ersten elektrischen Leiter in dem der aktiven Zone entsprechenden Bereich freizulegen;
Zurückätzen des ersten elektrischen Leiters in dem der aktiven Zone entsprechenden Bereich derart, daß der erste elektrische Leiter auf den Seitenwänden des jeweiligen Trenches verbleibt;
Bilden einer Basiszone (62) des ersten Leitfähigkeitstyps und einer Source-Zone (61) des zweiten Leitfähigkeitstyps im Bodenabschnitt des jeweiligen Trenches;
Bilden eines ersten Zwischenschichtisolierfilms (65) in dem jeweiligen Trench;
Entfernen des Bodenabschnitts des ersten Zwischenschichtisolierfilms in dem der akti ven Zone entsprechenden Bereich und des Abschnitts des Gate-Isolierfilms (59) unterhalb des entfernten Bodenabschnitts des ersten Zwischenschichtisolierfilms, um dadurch die Source- Zone (61) freizulegen; und
Bilden eines zweiten elektrischen Leiters (63) in dem jeweiligen Trench, wobei der zweite elektrische Leiter mit der Source-Zone (61) elektrisch verbunden ist.

8. Verfahren nach Anspruch 7, ferner umfassend folgende Schritte:
Bilden einer Drain-Zone (58) des zweiten Leitfähigkeitstyps im Oberflächenabschnitt der Driftzone (60);
Bilden eines zweiten Zwischenschichtisolierfilms (66) auf der Oberfläche des Halblei tersubstrats (50);
Bilden von Kontaktlöchern, die den ersten Zwischenschichtisolierfilm und den zweiten Zwischenschichtisolierfilm durchsetzen;
Bilden einer Gate-Elektrode (53), die mit dem ersten elektrischen Leiter (72) elektrisch verbunden ist;
Bilden einer Source-Elektrode (54), die mit dem zweiten elektrischen Leiter (63) elek trisch verbunden ist; und
Bilden einer Drain-Elektrode (55), die mit der Drain-Zone (58) elektrisch verbunden ist.

9. Verfahren nach Anspruch 7 oder 8, bei dem der Schritt des Zurückätzens das Über ätzen des ersten elektrischen Leiters (72) in dem der aktiven Zone entsprechenden Bereich derart, daß die obere Endfläche des ersten elektrischen Leiters auf einem Niveau unterhalb der Oberfläche des Halbleitersubstrats (50) positioniert ist, umfaßt.