DE19642538A1 - Halbleitereinrichtung und Herstellungsverfahren derselben - Google Patents

Description

Die vorliegende Erfindung betrifft einen Aufbau zum Verbessern von Betriebs­ eigenschaften von Transistoren des gleichen Typs, die auf einem gemeinsamen Chip gebildet sind, und sie betrifft auch ein Verfahren zur Herstellung der­ selben.

Fig. 32 zeigt der Anmelderin bekannte Transistoren (N-Kanal oder P-Kanal-Transistoren), die vom gleichen Typ sind und verschiedene Schwellwerte auf­ weisen, und zeigt speziell einen Querschnitt entlang einer Linie, die sich der Länge nach durch die Gates erstreckt. Fig. 32 zeigt von links Transistoren mit geringstem bis größtem Schwellwert, d. h. einen Transistor, der einen Lesever­ stärker bildet, einen Transistor, der eine periphere Schaltung bildet, und einen Transistor, der eine Speicherzelle bildet.

In Fig. 32 bezeichnet ein Bezugszeichen 101 ein Halbleitersubstrat, bezeichnet 102 eine LOCOS- (lokale Oxidation von Silizium) Isolier- und Trennschicht und bezeichnet 103 eine stark dotierte Schicht zum Verhindern eines Durch­ griffs (punch through). Ein Bezugszeichen 104 bezeichnet eine erste Dotie­ rungsschicht, die an einem Kanalbereich A in einem MIS- (Metall-Isolator-Halbleiter) Transistor, der einen Leseverstärker bildet, gebildet ist und in einer vorbestimmten Tiefe von der Hauptoberfläche des Halbleitersubstrates 101 an­ geordnet ist. Ein Bezugszeichen 105 bezeichnet eine zweite Dotierungsschicht, die an einem Kanalbereich B in einem MIS Transistor, der eine periphere Schaltung bildet, gebildet ist und in einer vorbestimmten Tiefe von einer Hauptoberfläche des Halbleitersubstrates 101 angeordnet ist. Ein Bezugs­ zeichen 106 bezeichnet eine dritte Dotierungsschicht, die an einem Kanalbe­ reich C in einem MIS Transistor, der eine Speicherzelle bildet, gebildet ist und ist in einer vorbestimmten Tiefe von einer Hauptoberfläche des Halbleiter­ substrates 101 gebildet.

In Fig. 32 bezeichnet ein Bezugszeichen 107 eine Gateisolierschicht, die an einer Hauptoberfläche des Halbleitersubstrates 101 gebildet ist und die aus einer Silizumoxidschicht oder ähnlichem gebildet ist. 108 bezeichnet eine Gateelektrode, die auf der Gateisolierschicht 107 gebildet ist und aus einer elektrisch leitenden Schicht von beispielsweise dotiertem polykristallinen Sili­ zium gebildet ist. 109 bezeichnet eine Seitenwand, die aus einer Isolierschicht auf einer Seitenoberfläche der Gateelektrode 109 gebildet ist. Die Bezugs­ zeichen 110 bezeichnen Source/Drain Bereiche einer LDD- (schwach dotierter Drainbereich) Struktur, die durch Diffusion von Dotierung eines Leitungstyps, der zu dem der Kanaldotierungsschicht entgegengesetzt ist, gebildet ist.

Die erste, zweite und dritte Dotierungsschicht 104, 105 und 106, die in Fig. 32 gezeigt sind, sind jeweils an einer Position, die von der Hauptoberfläche des Halbleitersubstrates 101 um einen vorbestimmten Abstand in Abhängigkeit von nur des Typs des Transistors angeordnet ist, gebildet. Die Dotierungsschicht für den Transistor, der einen kleineren Schwellwert bzw. eine kleinere Einsatz­ spannung aufweisen sollte, weist eine größere Dotierungskonzentration auf. In anderen Worten ist die Dotierungskonzentration der Dotierungsschicht für den Leseverstärker größer als die für die periphere Schaltung, die größer ist als die für die Speicherzelle. Durch Verwenden der Dotierungsschichten mit verschie­ denen Dotierungskonzentrationen zum Bilden der Kanalbereiche A, B und C können die Schwellwerte derart gesteuert werden, daß die erste Dotierungs­ schicht 104 mit einer kleinen Dotierungskonzentration einen kleinen Schwell­ wert aufweist und daß die dritte Dotierungsschicht 106 mit einer großen Dotie­ rungskonzentration einen großen Schwellwert aufweist.

Fig. 33 bis 35 zeigen jeweils Dotierungskonzentrationsprofile der Querschnitte A1-A2, B1-B2 und C1-C2 in Fig. 32, die sich von der Hauptoberfläche des Halbleitersubstrates 101 der MIS Transistoren in einer Tiefenrichtung nach unten erstrecken. Genauer zeigt Fig. 33 die Dotierungskonzentrationsvertei­ lung in einer Tiefenrichtung im Kanalbereich A in dem Transistor für den Lese­ verstärker. Die Verteilung zeigt ein Maximum bzw. eine Spitze, das durch die erste Dotierungsschicht 104 bedingt ist, und ein anderes Maximum an einer tieferen Position, das durch die stark dotierte Schicht 103 bedingt ist. Ähnlich sind hier jeweils die Dotierungskonzentrationsverteilungen der peripheren Schaltung und der Speicherzelle in Fig. 34 und Fig. 35 gezeigt. Das Maximum, das durch die zweite Dotierungsschicht 105 in der peripheren Schaltung be­ dingt ist, ist in der selben Tiefe wie die erste Dotierungsschicht 104 und zeigt eine größere Dotierungskonzentration als die durch die erste Dotierungsschicht 104. Das Maximum, das durch die dritte Dotierungsschicht 106 in der Speicherzelle bedingt ist, ist in der selben Tiefe wie diese durch die erste und zweite Dotierungsschicht 105 angeordnet und zeigt eine größere Dotierungs­ konzentration als die der ersten und zweiten Dotierungsschicht 104 und 105.

Für Referenzzwecke ist als Beispiel in Fig. 35 ein Dotierungskonzentrations­ profil des Source/Drain Bereiches 110 gezeigt. Da eine Dotierungsdiffusions­ schicht, die den Source/Drain Bereich 110 bildet, nicht direkt unterhalb der Gateelektrode 108 in Fig. 32 vorhanden ist, zeigt Fig. 35 Dotierungskonzen­ trationsprofile entlang des Querschnittes C1-C1, der sich durch den Source/Drain Bereich 110 des Transistors für die Speicherzelle in Fig. 32 er­ streckt. In Fig. 35 ist ein Übergang an einer Position gebildet, bei der die Dotierungskurve des Kanalbereiches die Dotierungskurve des Source/Drain Bereiches 110 des entgegengesetzten Leitungstypes schneidet.

Ein Herstellungsverfahren der oben angegebenen, der Anmelderin bekannten Halbleitereinrichtung wird im folgenden beschrieben. Zuerst wird, wie in Fig. 36 gezeigt ist, eine thermische Oxidation so durchgeführt, daß die LOCOS-Isolier- und Trennschicht 102 auf jedem Bereich gebildet wird, der einen inak­ tiven Bereich in dem P-Typ Halbleitersubstrat 101 bilden wird. Dann werden Wannen durch selektives Implantieren von Ionen in Bereiche zum Bilden der N-Typ Transistoren unter den Bedingungen von 500 KeV und 5E12 cm^-2 gebildet. Danach wird eine selektive Ionenimplantation von beispielsweise Bor unter den Bedingungen von 100 KeV und 5E12 cm^-2 derart durchgeführt, daß die stark dotierte Schicht 103 zum Trennen direkt unterhalb jeder LOCOS Trennoxid­ schicht 102 gebildet wird. Gleichzeitig mit diesem werden stark dotierte Schichten 103 unterhalb der Kanalbereiche A, B und C gebildet.

Dann wird, wie in Fig. 37 gezeigt ist, Bor in die gesamte Oberfläche des Halb­ leitersubstrates 101 unter den Bedingungen von 50 KeV und 2E12 cm^-2 ionenimplantiert, wodurch die erste Dotierungsschicht 104 des Transistors für den Leseverstärker gebildet wird. Gleichzeitig mit dieser Bildung der ersten Dotierungsschicht 104 werden erste Dotierungsschichten 104 in den Kanal­ bereichen B und C der Transistoren für die periphere Schaltung und die Speicherzelle gebildet.

Wie in Fig. 38 gezeigt ist, wird ein Resistmuster 111 über die Bereiche für die Transistoren eines unterschiedlichen Typs (P-Kanal Transistoren), dem Bereich des Transistors für den Leseverstärker und über LOCOS-Isolier- und Trenn­ schichten 102 um denselben herum gebildet und Bor wird in die Bereiche für Transistoren für die periphere Schaltung und die Speicherzelle unter den Be­ dingungen von 50 KeV und 3E12 cm^-2 implantiert. Weiter wird eine Dotierung in den Kanalbereich B der peripheren Schaltung derart implantiert, daß die zweite Dotierungsschicht 105 mit einer größeren Dotierungskonzentration als die erste Dotierungsschicht 104 gebildet wird. Dadurch weist der Kanalbereich C des Transistors für die Speicherzelle die gleiche Konzentration wie die zweite Dotierungsschicht 105 auf.

Wie in Fig. 39 gezeigt ist, wird ein Resistmuster 112 über Bereiche, die andere sind als der Bereich zum Bilden des Transistors für die Speicherzelle, gebildet. Unter Verwendung des Resistmusters 112 als Maske wird eine Ionenimplanta­ tion von Bor unter den Bedingungen von 50 KeV und 2E12 cm^-2 zum zusätz­ lichen Einbringen einer Dotierung in den Kanalbereich C durchgeführt, so daß die dritte Dotierungsschicht 106, die eine größere Dotierungskonzentration als die zweite Dotierungsschicht 105 aufweist, gebildet wird.

In dem der Anmelderin bekannten Herstellungsverfahren, werden, wie oben be­ schrieben, eine erste, zweite und dritte Dotierungsschicht 104, 105 und 106 in der folgenden Art gebildet. Es wird eine Ionenimplantation einige Male für die stark dotierte(n) Schicht(en) durchgeführt, und wird einmal oder zweimal für die schwach dotierte(n) Schicht(en) durchgeführt und alle der ersten und nachfolgenden Ionenimplantationsoperationen werden an Positionen an der gleichen Tiefe mit der gleichen Implantationsenergie durchgeführt.

Die japanische Patentoffenlegungsschrift Nr. 2-153574 (1990) hat eine zu dem obigen ähnliche Technik offenbart. Genauer hat sie die folgende Technik offen­ bart. In Transistoren, die verschiedene Schwellwerte aufweisen, die aber vom gleichen Typ sind, werden Kanaldotierungsschichten mit unterschiedlichen Dotierungskonzentrationen in der gleichen Tiefe von einer Hauptoberfläche eines Halbleitersubstrates gebildet. Zum Bilden, das einen Unterschied in den Dotierungskonzentrationen der Kanaldotierungsschichten verursacht, wird die Implantation mehrmals auf einem Kanalabschnitt (an der gleichen Position) eines Transistors oder von Transistoren durchgeführt, die stark dotiert werden sollen.

Entsprechend der obigen Struktur ist es jedoch nun notwendig die Dotierungs­ konzentration zum Unterdrücken des Durchgriffs zu erhöhen, da die Kanal­ längen der Transistoren entsprechend mit der Miniaturisierung der Elemente reduziert wurden. Daher würden sich, wenn die Kanalimplantierungsopera­ tionen für drei Bereiche für den Leseverstärker, die periphere Schaltung und die Speicherzelle mit der gleichen Energie durchgeführt werden, die Dotie­ rungskonzentrationen unerwünscht an den Transistoroberflächen der Bereiche für den Leseverstärker und die periphere Schaltung erhöhen, so daß die Schwellwerte sich unerwünscht erhöhen würden. Zusätzlich zu diesem ist, da die Dotierungskonzentration im Kanalbereich in dem Bereich für die Speicher­ zelle groß ist, die Konzentration an dem Übergang zwischen dem Source/Drain Bereich und dem Kanalbereich groß, so daß ein sehr starkes elektrisches Feld am Übergang erzeugt wird und ein Übergangsleckstrom sich erhöht.

Es ist Aufgabe der vorliegenden Erfindung eine Halbleitervorrichtung zur Verfügung zu stellen, in der Transistoren einen kleinen Schwellwert aufweisen können, während ein Durchgriff verhindert wird, und bei der ein elektrisches Übergangsfeld in Bezug zu Source/Drain Bereichen begrenzt werden kann, und ein Verfahren zur Herstellung derselben zur Verfügung zu stellen.

Zur Lösung dieser Aufgabe stellt ein Aspekt der Erfindung eine Halbleiterein­ richtung zur Verfügung, bei der ein erster und ein zweiter MIS Transistor des gleichen Leitungstypes auf einer Hauptoberfläche eines Halbleitersubstrates gebildet sind, wobei Dotierungskonzentrationsprofile auf Abschnitten bzw. Strecken, die sich durch Kanalbereiche des ersten und zweiten MIS Transistors in einer Tiefenrichtung von der Hauptoberfläche des Halbleitersubstrates er­ strecken, Maxima bzw. Spitzen in verschiedenen Tiefen aufweisen.

Entsprechend dem obigen Aufbau weisen die zwei Transistoren auf einem ge­ meinsamen Chip Kanalbereiche auf, die mit Dotierungsschichten vorgesehen sind, deren Dotierungskonzentration Maxima in verschiedenen Maxima bzw. Tiefen aufweisen, so daß Einsatzspannungen der Transistoren gesteuert werden können und somit jeder Transistor optimiert werden kann.

Bei einer Halbleitereinrichtung eines anderen Aspekts der Erfindung sind ein erster und ein zweiter MIS Transistor des gleichen Leitungstyps auf einer Hauptoberfläche eines Halbleitersubstrates gebildet, wobei der erste MIS Transistor einen ersten Kanalbereich aufweist, der mit einer ersten Dotierungs­ schicht vorgesehen ist, der zweite MIS Transistor einen zweiten Kanalbereich aufweist, der mit einer zweiten Dotierungsschicht vorgesehen ist, der zweite MIS Transistor eine größere Einsatzspannung als der erste MIS Transistor aufweist und die erste Dotierungsschicht an einer Position gebildet ist, die von der Hauptoberfläche tiefer bzw. weiter entfernt ist als die zweite Dotierungs­ schicht.

Entsprechend diesem Aufbau sind die Kanalbereiche der beiden auf einem ge­ meinsamen Chip gebildeten Transistoren mit den Dotierungsschichten in unter­ schiedlichen Tiefen so vorgesehen, daß die Schwellwerte der Transistoren ge­ steuert werden können und somit jeder Transistor optimiert werden kann.

Bei einer Halbleitereinrichtung mit dem obigen Aufbau ist es bevorzugt, daß zumindest eines der Dotierungskonzentrationsprofile in dem ersten und zweiten Kanalbereich in der Tiefenrichtung von der Hauptoberfläche zumindest zwei Maximalwerte aufweist. Durch diesen Aufbau kann der Transistor einen ge­ ringe Oberflächendotierungskonzentration in dem Kanalbereich unterdrücken und kann einen geringen Schwellwert aufweisen.

In der Halbleitereinrichtung des obigen Aufbaus ist es bevorzugt, daß die erste und zweite Dotierungsschicht verschiedene Arten von Dotierungen aufweisen. Entsprechend diesem Aufbau kann eine Dotierungskonzentrationsverteilung in einem festgelegten Kanalbereich steil bzw. mit großer Steigung gesteuert werden. Daher kann eine Konzentration an einem Übergang zwischen dem Source/Drain Bereich und dem Kanalbereich gering sein, so daß ein Widerstand gegen den Durchgriff bzw. Durchbruch verbessert werden kann und ein Über­ gangsleck bzw. Übergangsleckstrom unterdrückt werden kann.

Bei einer Halbleitereinrichtung eines weiteren Aspekts der Erfindung sind ein erster, ein zweiter und ein dritter MIS Transistor des gleichen Leitungstyps an einer Hauptoberfläche eines Halbleitersubstrates gebildet, wobei der erste, zweite und dritte MIS Transistor jeweils einen Leseverstärker, eine periphere Schaltung und eine Speicherzelle bilden und die Dotierungskonzentrations­ profile, die sich jeweils in einer Tiefenrichtung von der Hauptoberfläche durch die Kanalbereiche des ersten, zweiten und dritten MIS Transistors erstrecken, Maxima in verschiedenen Tiefen aufweisen.

Aufgrund des obigen Aufbaus können die Schwellwerte des ersten, zweiten und dritten MIS Transistors so gesteuert werden, daß sie jeweils den Wert anneh­ men, der in dem Leseverstärker, der peripheren Schaltung und der Speicher­ zelle benötigt wird, so daß die Transistoren jeweils Charakteristika aufweisen können, die für ihren Zweck optimiert sind.

In einer Halbleitereinrichtung eines weiteren Aspekts der Erfindung sind ein erster und ein zweiter MIS Transistor des gleichen Leistungstyps auf einer Hauptoberfläche eines Halbleitersubstrates gebildet, wobei der erste und der zweite MIS-Transistor jeweils einen erste und einen zweiten Kanalbereich auf­ weisen, der erste Kanalbereich mit einer stark dotierten Schicht in einer vor­ bestimmten Tiefe von der Hauptoberfläche vorgesehen ist und der zweite Kanalbereich mit einer zweiten stark dotierten Schicht in im wesentlichen der gleichen Tiefe wie die erste stark dotierte Schicht von einer Hauptoberfläche vorgesehen ist und mit einer Dotierungsschicht zwischen der zweiten stark dotierten Schicht und der Hauptoberfläche vorgesehen ist.

Aufgrund der obigen Struktur kann eine stark dotierte Schicht gemeinsam für den ersten und zweiten Kanalbereich in einer relativ tiefen Position zur Ver­ wendung derselben zur Kanaltrennung und Schwellwertsteuerung des ersten oder zweiten MIS Transistors gebildet werden. Zusätzlich zu der stark dotier­ ten Schicht ist der zweite Kanalbereich mit der Dotierungsschicht an einer Position, die flacher ist als die stark dotierte Schicht, vorgesehen, wodurch der Schwellwert weiter genauer gesteuert werden kann.

In einer bevorzugten Ausführungsform weist die Dotierungsschicht, die in dem zweiten Kanalbereich gebildet ist, eine Mehrzahl von Schichten auf, die an ver­ schiedenen Tiefen zwischen der zweiten stark dotierten Schicht und der Hauptoberfläche gebildet sind. Dieser Aufbau ermöglicht eine präzisere und gewünschte Verteilung der Dotierungskonzentration in der Tiefenrichtung.

In einer anderen bevorzugten Ausführungsform ist die Dotierung, die in der ersten und zweiten stark dotierten Schicht enthalten ist, aus einer Substanz gebildet, die von der Dotierung, die in der Dotierungsschicht enthalten ist, ver­ schieden ist. Da die zweite stark dotierte Schicht und die Dotierungsschicht in dem zweiten Kanalbereich die Dotierungsschichten aufweisen, die verschiedene Arten von Dotierungen enthalten, können die Dotierungskonzentrationsver­ teilungen selektiv steil bzw. stark eingestellt werden. Folglich kann eine Kon­ zentration am Übergang zwischen dem Source/Drain Bereich und dem Kanalbe­ reich gering sein, so daß ein Widerstand gegen einen Durchgriff (punch through) verbessert werden kann und ein Übergangsleck bzw. Leckstrom unterdrückt werden kann.

Ein Herstellungsverfahren einer Halbleitereinrichtung eines Aspekts der Erfin­ dung und speziell Bilden an einer Hauptoberfläche eines Halbleitersubstrates eines ersten MIS Transistors mit einem ersten Kanalbereich und eines zweiten MIS Transistors mit einem zweiten Kanalbereich enthält die folgenden Schritte. Bilden eines ersten und eines zweiten aktiven Bereiches in der Hauptoberfläche des Halbleitersubstrates zum jeweiligen Bilden des ersten und zweiten MIS Transistors.

Bilden des ersten Kanalbereiches mit einer ersten Dotierungsschicht durch Im­ plantieren von Ionen mit einer vorbestimmten Ionenimplantierungsenergie in einem Bereich für einen ersten Kanalbereich in dem ersten aktiven Bereich. Bilden des zweiten Kanalbereiches mit einer zweiten Dotierungsschicht durch Implantieren von Ionen mit einer Ionenimplantierungsenergie, die verschieden von der vorbestimmten Ionenimplantierungsenergie ist, in einen Bereich für den zweiten Kanalbereich in dem zweiten aktiven Bereich.

Bilden einer Gateisolierschicht auf dem ersten und dem zweiten Kanalbereich. Bilden von Gateelektroden auf dem ersten und dem zweiten Kanalbereich mit der Gateisolierschicht dazwischen.

Bilden von Source/Drain Bereichen an Positionen in der Hauptoberfläche, die an gegenüberliegenden Seiten von jedem der ersten und zweiten Kanalbereiche liegen.

Entsprechend dieses Herstellungsverfahrens werden die erste und die zweite Dotierungsschicht für den ersten und den zweiten MIS-Transistor durch Ionenimplantation in verschiedenen Schritten gebildet, so daß die Kanalbe­ reiche verschiedene Dotierungskonzentrationsprofile aufweisen können, die jeweils für die Transistoren optimiert sind. Folglich ist es möglich die Halblei­ tereinrichtung mit den Transistoren mit den optimalen Charakteristika herzu­ stellen.

In einer bevorzugten Ausführungsform werden die Schritte des Bildens des ersten und des zweiten Kanalbereiches durch Ionenimplantation mit verschie­ denen Ionenimplantationsenergien oder verschiedenen Ionenarten durchgeführt. Dadurch können die Dotierungsprofile in den Kanalbereichen einzeln gesteuert werden, so daß es möglich wird die Charakteristika des ersten und des zweiten MIS Transistors, die verschiedene Schwellwerte aufweisen, zu optimieren.

Ein Herstellungsverfahren einer Halbleitereinrichtung nach einem anderen Aspekt der Erfindung und speziell Bilden auf einer Hauptoberfläche eines Halbleitersubstrates eines ersten MIS Transistors mit einem ersten Kanalbe­ reich und eines zweiten MIS Transistors mit einem zweiten Kanalbereich ent­ hält die folgenden Schritte.

Bilden in der Hauptoberfläche des Halbleitersubstrates eines ersten und eines zweiten aktiven Bereiches zum Bilden des ersten und zweiten MIS Transistors. Bilden einer ersten und einer zweiten stark dotierten Schicht durch Ausführen einer Ionenimplantation mit einer vorbestimmten Ionenimplantationsenergie auf Bereichen für den ersten und zweiten Kanalbereich in dem ersten und zweiten aktiven Bereich.

Bilden in einem Bereich für den zweiten Kanalbereich in dem zweiten aktiven Bereich einer Dotierungsschicht, die zwischen einer Position zum Bilden der zweiten stark dotierten Schicht und der Hauptoberfläche angeordnet ist. Bilden einer Gateisolierschicht auf dem ersten und dem zweiten Kanalbereich. Bilden von Gateelektroden auf dem ersten und dem zweiten Kanalbereich mit der Gateisolierschicht dazwischen.

Bilden von Source/Drain Bereichen an Positionen in der Hauptoberfläche, die an entgegengesetzten Seiten von jedem des ersten und zweiten Kanalbereiches angeordnet sind.

Entsprechend dem obigen Verfahren zur Herstellung der Halbleitereinrichtung kann die Dotierungsschicht selektiv gebildet und zwischen der Hauptoberfläche des zweiten Kanalbereiches des zweiten Transistors und der zweiten stark dotierten Schicht angeordnet werden, wodurch die Schwellwerte derart ge­ steuert werden können, daß sie optimale Werte erreichen und eine Wirkung des Kanalabschneidens kann in der Halbleitereinrichtung erwartet werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer ersten Ausführungsform zeigt;

Fig. 2 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie A1-A2 in Fig. 1;

Fig. 3 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie B1-B2 in Fig. 1;

Fig. 4 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 1;

Fig. 5-8 Querschnittsansichten, die jeweils Schritte der Herstellung der Halb­ leitereinrichtung der ersten Ausführungsform zeigen;

Fig. 9 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer zweiten Ausführungsform zeigt;

Fig. 10 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 9;

Fig. 11 eine Querschnittsansicht, die einen Schritt der Herstellung der Halb­ leitereinrichtung der zweiten Ausführungsform zeigt;

Fig. 12 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer dritten Ausführungsform zeigt;

Fig. 13 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie A1-A2 in Fig. 12;

Fig. 14 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie B1-B2 in Fig. 12;

Fig. 15 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 12;

Fig. 16-18 Querschnittsansichten, die jeweils Schritte der Herstellung der Halbleitereinrichtung der dritten Ausführungsform zeigen;

Fig. 19 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer vierten Ausführungsform zeigt;

Fig. 20 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 19;

Fig. 21 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer fünften Ausführungsform zeigt;

Fig. 22 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie A1-A2 in Fig. 21;

Fig. 23 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie B1-B2 in Fig. 21;

Fig. 24 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 21;

Fig. 25-28 Querschnittsansichten, die jeweils Schritte der Herstellung der Halbleitereinrichtung der fünften Ausführungsform zeigen;

Fig. 29 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung einer sechsten Ausführungsform zeigt;

Fig. 30 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 29;

Fig. 31 eine Querschnittsansicht, die einen Schritt der Herstellung der Halb­ leitereinrichtung der sechsten Ausführungsform zeigt;

Fig. 32 eine Querschnittsansicht, die einen Aufbau einer der Anmelderin be­ kannten Halbleitereinrichtung zeigt;

Fig. 33 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie A1-A2 in Fig. 32;

Fig. 34 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie B1-B2 in Fig. 32;

Fig. 35 ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 in Fig. 32 und

Fig. 36-39 Querschnittsansichten, die jeweils Schritte der Herstellung der der Anmelderin bekannten Halbleitereinrichtung in Fig. 3 1 zeigen.

Erste Ausführungsform

Fig. 1 zeigt einen Querschnitt einer Halbleitereinrichtung einer ersten Ausfüh­ rungsform der Erfindung. Speziell zeigt Fig. 1 Querschnitte in Gatelängenrich­ tung von MIS Transistoren, die auf einem gemeinsamen Chip gebildet sind und die für einen Leseverstärker, eine periphere Schaltung und eine Speicherzelle verwendet werden.

Wie in Fig. 1 gezeigt ist, ist ein Halbleitersubstrat 1 mit aktiven Bereichen zum Bilden des Leseverstärkers, der peripheren Schaltung und der Speicherzelle, die voneinander durch LOCOS-Isolier- und Trennschichten 2 elektrisch ge­ trennt sind, vorgesehen und in dieser Reihenfolge von links nach rechts in der Figur angeordnet.

Die benachbarten aktiven Bereiche sind elektrisch durch die LOCOS-Isolier- und Trennschichten 2 getrennt und eine stark dotierte Schicht 3 zur Kanaltren­ nung ist gebildet, um eine elektrische Verbindung zwischen benachbarten Transistoren über das Innere des Halbleitersubstrates zu verhindern. Die stark dotierte Schicht 3 ist im Kontakt mit den Böden der LOCOS-Isolier- und Trennschichten 2, ist durch Ionenimplantation von Dotierung des gleichen Dotierungstyps wie die Dotierung, die in den Wannen enthalten sind, gebildet und weist Abschnitte auf, die tief unterhalb der Kanalbereiche in den Tran­ sistorbildungsbereichen, d. h. Bereiche zum Bilden von Transistoren, angeord­ net sind. Die obigen drei Arten von aktiven Bereichen sind mit Kanalbereichen A, B und C zum Bilden von jeweils dem Leseverstärker, der peripheren Schal­ tung und der Speicherzelle vorgesehen.

An einer relativ tiefen Position in dem Kanalbereich A des Transistors für den Leseverstärker ist durch Ionenimplantation eine erste Dotierungsschicht 4 ge­ bildet, die Dotierung des gleichen Typs wie die Wanne enthält und die oberhalb der stark dotierten Schicht 3 angeordnet ist. Im Kanalbereich B des Transistors für die periphere Schaltung ist eine zweite Dotierungsschicht 5 durch Ionenimplantation gebildet, die Dotierung des gleichen Leitungstypes wie die Wanne enthält und die an einer flacheren Position als die erste Dotierungs­ schicht 4 angeordnet ist. Im Kanalbereich C für den Transistor der Speicher­ zelle ist eine dritte Dotierungsschicht 6 durch Ionenimplantation gebildet, die Dotierung des gleichen Leitungstyps wie die Wanne enthält und die an einer flacheren Position als die zweite Dotierungsschicht 5 angeordnet ist.

Es ist eine Gateisolierschicht 7 auf jedem der Bereiche A, B und C der Tran­ sistoren, z. B. durch thermische Oxidation, gebildet. Eine aus polykristallinem Silizium oder ähnlichem gebildete Gateelektrode 8 ist auf jeder Gateisolier­ schicht 7 gebildet. Es sind Source/Drain Bereiche der LDD Struktur auf der Hauptoberfläche des Halbleitersubstrates 1 gebildet und an gegenüberliegenden Seiten von jedem Kanalbereich angeordnet. Gebiete einer stark dotierten Schicht 3 und der ersten, zweiten und dritten Dotierungsschicht 4, 5 und 6, die in Fig. 1 in bandartigen Formen gezeigt sind, enthalten Dotierungen mit Kon­ zentrationen, die jeweils höher sind als die Referenzdotierungskonzentrationen dieser Schichten. Die Gateelektrode 8 des Transistors Tr1 für den Leseverstär­ ker weist eine Gatelänge von 0,5 µm und eine Gatebreite von 2,0 µm auf. Die Gateelektrode 8 des Transistors Tr2 für die periphere Schaltung, der auf dem gleichen Chip wie der Transistor Tr1 gebildet ist, weist eine Gatelänge von 0,35 µm und eine Gatebreite von 1 bis 10 µm auf. Die Gateelektrode 8 des Transistors Tr3 für die Speicherzelle weist eine Gatelänge von 0,25 µm und eine Gatebreite von 0,4 µm auf.

Fig. 2 zeigt ein Dotierungskonzentrationsprofil auf einem Abschnitt des Tran­ sistors für den Leseverstärker entlang der Linie A1-A2 in Fig. 2 und daher auf einem Abschnitt, der sich von der Hauptoberfläche des Halbleitersubstrates 1 in dem Kanalbereich A nach unten erstreckt. Fig. 3 zeigt ein Dotierungskon­ zentrationsprofil auf einem Abschnitt in dem Kanalbereich B des Transistors für die periphere Schaltung entlang der Linie B1-B2 in Fig. 1. Fig. 4 zeigt ein Dotierungskonzentrationsprofil auf einem Abschnitt entlang der Linie C1-C2 und erstreckt sich durch den Source/Drain Bereich 10 und zeigt für Referenz­ zwecke eine Dotierungskonzentration in dem Source/Drain Bereich.

Das folgende kann in Fig. 2-4 gesehen werden. Für den Transistor für den Leseverstärker, der einen geringen Schwellwert aufweisen sollte, ist ein Maxi­ mum der Dotierungskonzentration der ersten Dotierungsschicht 4 in einer tiefen Position in dem Halbleitersubstrat 1 angeordnet. Für den Transistor für die Speicherzelle, der einen hohen Schwellwert bzw. eine hohe Einsatzspan­ nung aufweisen sollte, ist ein Maximum der Dotierungskonzentration der dritten Dotierungsschicht 6 nahe der Hauptoberfläche des Halbleitersubstrates 1 angeordnet. Für den Transistor der peripheren Schaltung, der einen mittleren Schwellwert aufweisen sollte, ist ein Maximum der Konzentration der zweiten Dotierungsschicht 5 zwischen den Maximapositionen in der Dotierungsschicht 4 und der Dotierungsschicht 6 angeordnet.

Ein Herstellungsverfahren der Halbleitereinrichtung in Fig. 1 wird im folgenden beschrieben.

Wie in Fig. 5 gezeigt ist, werden LOCOS-Isolier- und Trennschichten 2 mit einer Dicke von 360,0 nm (3600 Å) in Bereichen gebildet, die die inaktiven Be­ reiche in dem P-Typ Halbleiter-(Silizium)substrat 1 bilden werden und damit werden eine Mehrzahl von aktiven Bereichen zum Bilden der MIS Transistoren gebildet. Dann werden Bereiche, in denen P-Typ MOSFETs (die im folgenden einfach als "P-Typ Transistoren" bezeichnet werden) gebildet werden, mit einem Resist maskiert und Bor wird nur in Bereichen implantiert, in denen N-Typ Transistoren gebildet werden sollen, zum Bilden von Wannen unter Bedin­ gungen von z. B. 500 KeV und 5E12 cm^-2.

Dann wird ein Resistmuster auf Bereichen gebildet, auf denen P-Typ Transisto­ ren gebildet werden sollen, und eine Ionenimplantation von beispielsweise Bor wird mit den Bedingungen von 150 KeV und 1E12 cm^-2 durchgeführt, wodurch eine stark dotierte Schicht 3 für die Kanaltrennung in Bereichen gebildet wird, in denen n-Typ Transistoren gebildet werden sollen. Die so gebildete stark dotierte Schicht 3 ist direkt unter den LOCOS-Isolier- und Trennschichten 2 angeordnet und in einem relativ tiefen Bereich in den Bereichen, die Kanäle der Transistoren bilden, und weist eine Dotierungskonzentration auf, deren Maxi­ mum bzw. Spitze in einer Tiefe von 400,0 nm (4000 Å) von der Hauptoberfläche des Halbleitersubstrates 1 vorhanden ist.

Wie in Fig. 6 gezeigt ist, wird eine Resistmaske 11 über Bereichen gebildet, die andere sind als der Bereich zum Bilden des N-Typ Transistors für den Lese­ verstärker, und eine Ionenimplantation von beispielsweise Bor unter den Be­ dingungen von 100 KeV und 7E12 cm^-2 wird derart durchgeführt, daß die erste Dotierungsschicht 4 gebildet wird. Die Dotierungskonzentration der ersten Dotierungsschicht 4, die so gebildet ist, weist ein Maximum in einer Tiefe von ungefähr 300,0 nm (3000 Å) von der Hauptoberfläche des Halbleitersubstrates 1 auf. Nach dieser Ionenimplantation wird die Resistmaske 11 entfernt.

Wie in Fig. 7 gezeigt ist, wird eine Resistmaske 12 über Bereichen gebildet, die andere sind als der Bereich zum Bilden des N-Typ Transistors für die periphere Schaltung, und eine Ionenimplantation von beispielsweise Bor unter den Be­ dingungen von 50 KeV und 6E12 cm^-2 wird derart durchgeführt, daß die zweite Dotierungsschicht 5 gebildet wird. Die Dotierungskonzentration der zweiten Dotierungsschicht 5, die so gebildet ist, weist ein Maximum in einer Tiefe von ungefähr 170,0 nm (1700 Å) von der Hauptoberfläche des Halbleitersubstrates 1 auf. Nach dieser Ionenimplantation wird die Resistmaske 12 entfernt.

Wie in Fig. 8 gezeigt ist, wird eine Resistmaske 13 über Bereichen gebildet, die andere sind als der Bereich zum Bilden des N-Typ Transistors für die Speicher­ zelle, und eine Ionenimplantation von beispielsweise Bor unter den Bedingun­ gen von 20 KeV und 5E12 cm^-2 wird derart durchgeführt, daß die dritte Dotie­ rungsschicht 6 gebildet wird. Die Dotierungskonzentration der dritten Dotie­ rungsschicht 6, die so gebildet ist, weist ein Maximum in einer Tiefe von unge­ fähr 80,0 nm (800 Å) von der Hauptoberfläche des Halbleitersubstrates 1 auf. Nach dieser Ionenimplantation wird die Resistmaske 13 entfernt.

Es wird eine thermische Oxidation so durchgeführt, daß Gateisolierfilme 7 mit einer Dicke von 11,0 nm (110 Å) gebildet werden und es wird eine Schicht von beispielsweise polykristallinen Silizium mit einer Dicke von 200,0 nm (2000 Å) gebildet. Dieser Film und diese Schicht werden in einer geeigneten Anordnung so bemustert, daß Gateelektroden 8 gebildet werden. Danach wird eine ge­ neigte und sich drehende Implantation von beispielsweise Arsen unter den Be­ dingungen von 40 KeV, 45° und 6E12 cm^-2 zum Bilden von schwach dotierten Bereichen (n⁻-Bereichen) der Source/Drain Bereiche 10 einer LDD-Struktur in der Oberfläche des Halbleitersubstrates 1 durchgeführt.

Dann wird ein Film bzw. eine Schicht, wie z. B. eine TEOS- (Tetraethylorthosilikat) Oxidschicht mit einer Dicke von 100,0 nm (1000 Å), gebildet und danach derart zurückgeätzt, daß Seitenwände 9 auf den Seitenoberfläche der Gateelektroden 8 gebildet werden. Dann wird eine Dotie­ rung, wie z. B. Arsen, unter den Bedingungen von 60 KeV und 3E15 cm^-2 so im­ plantiert, daß stark dotierte Bereiche (n⁺-Bereich) mit einer Konzentration von 1E20 cm^-3) von Source/Drain Bereichen 10 in Bereichen von der Hauptober­ fläche bis zu einer Tiefe von 0,1 µm gebildet werden. Durch die obigen Schritte wird die in Fig. 1 gezeigte Halbleitereinrichtung gebildet.

In der so gebildeten Halbleitereinrichtung können, da die Dotierungskonzen­ trationen sowie die Positionen oder Tiefen der Maxima der Dotierungskonzen­ trationsprofile in Abhängigkeit der Verwendung der zu bildenden Transistoren, d. h. der Leseverstärker, periphere Schaltung, Speicherzelle, gesteuert werden, die Charakteristika der entsprechenden Transistoren optimiert werden.

In dem Transistor, z. B. für den Leseverstärker, kann, da das Kanalprofil, wie in Fig. 2 gezeigt ist, relativ tiefliegend gebildet wird, die Dotierungskonzen­ tration an der Hauptoberfläche des Halbleitersubstrates 1 sehr klein sein, sogar wenn die Dotierungskonzentration ein großes Maximum aufweist, so daß der Durchgriff bzw. Durchbruch unterdrückt werden kann und die Schwelle klein sein kann.

Da das Kanalprofil im Speicherzellenteil an einer relativ flachen Position, wie in Fig. 4 gezeigt ist, gebildet wird, ist es möglich eine Übergangskonzentra­ tion, d. h. eine Dotierungskonzentration an einer kreuzenden Position bezüglich des Profils im Source/Drain Bereich, zu unterdrücken und das elektrische Feld am Übergang kann klein sein, so daß der Übergangsleckstrom klein sein kann.

Zusätzlich zu dem obigen kann eine Einsatzspannung des Transistors für die periphere Schaltung auf einen mittleren Wert durch Anordnen der Maximaposi­ tion der Dotierungskonzentration an einer mittleren Position zwischen denen des Leseverstärkers und der Speicherzelle eingestellt werden.

Bei dem Herstellungsverfahren der Halbleitereinrichtung, die in Fig. 1 gezeigt ist, wird die Dotierung selektiv mit unterschiedlichen Implantierungsenergien in die jeweiligen Bereiche für den Leseverstärker, die periphere Schaltung und die Speicherzelle, für die Transistoren mit unterschiedlichen Einsatzspannun­ gen gebildet werden sollen, implantiert, so daß es möglich wird die erste, zweite und dritte Dotierungsschicht 4, 5 und 6, die Dotierungskonzentrations­ maxima an verschiedenen Positionen aufweisen, zu bilden und somit kann die Halbleitereinrichtung mit den optimalen Charakteristika durch eine solche Dotierungsionenimplantation gebildet werden.

Obwohl das Bilden von den N-Typ Transistoren beschrieben wurde, können P-Typ Transistoren durch Bilden von N-Wannen und nachfolgendem Durchführen von Prozessen, die ähnlichen zu denen zum Bilden der N-Typ Transistoren sind, außer dafür, daß die Dotierungsart des entgegengesetzten Leitungstypes verwendet wird, hergestellt werden. Dotierungsarten, andere als die oben er­ wähnten, können verwendet werden und Schwellencharakteristika der Tran­ sistoren für verschiedene Zwecke können durch Verwenden einer ähnlichen Beziehung zwischen den Intensitäten der Ionenimplantierungsenergien einge­ stellt werden.

Bei der oben beschriebenen Halbleitereinrichtung weisen die Gateisolierschich­ ten 7, die Gateelektroden 8 und die Source/Drain Bereiche 10 alle gemeinsame Größen auf, es können jedoch verschiedene Größen, die für die benötigten Charakteristika der Transistoren passend sind, selektiv durch Ausführen von Prozessen in verschiedenen Schritten festgelegt werden.

2. Ausführungsform

Im folgenden wird eine zweite Ausführungsform beschrieben.

In der schon beschriebenen ersten Ausführungsform enthalten die erste, zweite und dritte Dotierungsschicht, die die Kanalbereiche A, B und C für den Lese­ verstärker, die periphere Schaltung und die Speicherzelle bilden, die gleiche Art von Dotierung (z. B. Bor). Im Gegensatz dazu weist eine Halbleitereinrich­ tung der zweiten Ausführungsform ein Merkmal auf, daß, wie in Fig. 9 gezeigt ist, ein dritter Dotierungsbereich 6a, der im Kanalbereich C des Transistors für die Speicherzelle, der die höchste Schwelle haben sollte, gebildet ist, aus einer Substanz (z. B. Indium) gebildet ist, die verschieden von dem ist, was in den anderen, d. h. der ersten und zweiten Dotierungsschicht 4 und 5 enthalten ist.

Fig. 10 zeigt ein Dotierungskonzentrationsprofil auf einem Abschnitt C1-C2, der sich von der Hauptoberfläche des Halbleitersubstrates 1 in den Transistor für die Speicherzelle der zweiten Ausführungsform nach unten erstreckt.

Dieses Dotierungskonzentrationsprofil weist ein Maximum an einer flacheren Position von der Hauptoberfläche auf und weist auch ein Maximum an einer tieferliegenden Position auf, das durch die für den Kanalschnitt gebildete stark dotierte Schicht 3 gebildet ist.

Ein Herstellungsverfahren der Halbleitereinrichtung von Fig. 9 wird im folgen­ den beschrieben. Zuerst wird eine Verarbeitung ähnlich zu der der ersten Aus­ führungsform, die in Fig. 5 bis 7 gezeigt ist, durchgeführt, so daß die LOCOS-Isolier- und Trennschichten 2, die stark dotierte Schicht 3 und die erste und die zweite Dotierungsschicht 4 und 5 gebildet werden. Dann wird, ähnlich zu der ersten Ausführungsform, eine Resistmaske 13 über den Bereichen gebildet, die nicht der Bereich sind, bei dem der N-Typ Transistor für die Speicherzelle gebildet werden soll, und dann wird, wie in Fig. 11 gezeigt ist, Indium ionenimplantiert, was ein unterschiedliches Merkmal dieser Ausführungsform ist. Diese Ionenimplantation wird unter den Bedingungen von 50 KeV und 1E13 cm^-2 durchgeführt, wodurch die dritte Dotierungsschicht 6a, die Indium enthält, nahe der Hauptoberfläche des Halbleitersubstrates 1 gebildet wird.

Danach wird die Resistmaske 13 selektiv entfernt und eine Verarbeitung ähn­ lich zu der der ersten Ausführungsform wird so durchgeführt, daß nacheinander Gateisolierschichten 7, Gateelektroden 8, schwach dotierte Bereiche (N⁻-Be­ reiche) der Dotierungsdiffusionsschichten für die LDD Struktur, Seitenwände 9 und Source/Drain Bereiche 10, die aus den schwach dotierten Bereichen (N⁻-Bereich), die schon gebildet sind, und stark dotierte Bereiche (N⁺-Bereiche), die neu gebildet werden, gebildet werden, so daß die Halbleitereinrichtung in Fig. 9 fertiggestellt wird.

In der so gebildeten Halbleitereinrichtung werden Ionen aus Stoffen mit einer größeren Masse als Bor für die Kanalimplantation des Speicherzellentransistors benutzt, so daß es möglich wird ein steiles Dotierungskonzentrationsprofil, wie in Fig. 10 gezeigt ist, zur Verfügung zu stellen, während die Spitzendotie­ rungskonzentration erhöht wird und die Konzentration am Übergang mit dem Source/Drain Bereich 10 (d. h. an der kreuzenden Position im Bezug zu den Dotierungskonzentrationsprofil in Fig. 10) auf einen kleinen Wert beschränkt werden kann.

Dadurch kann ein Transistor, der einen verbesserten Widerstand gegen Durchgriff aufweisen kann und den Leckstrom unterdrücken kann, als der Transistor gebildet werden, z. B. für die Speicherzelle, während die Betriebs­ eigenschaften der Transistoren für den Leseverstärker und die periphere Schal­ tung erhalten werden.

Obwohl Indium als ein Beispiel beschrieben wurde, kann eine andere Dotierung verwendet werden, vorausgesetzt, daß sie eine Masse aufweist, die größer ist als das normalerweise verwendete Bor, und die vom gleichen Leitungstyp ist. Natürlich kann die Implantierungsenergie und die Dotierungskonzentration in grundsätzlich der gleichen Art in Bezug zu relativen Größen zwischen den Transistoren verändert werden. Indium kann als die Dotierung selektiv für die Kanalbereiche der Transistoren für die periphere Schaltung und den Lesever­ stärker benutzt werden.

3. Ausführungsform

Im folgenden wird eine dritte Ausführungsform beschrieben.

In der schon beschriebenen ersten Ausführungsform ist jeder der Kanalbereiche A, B und C aus einer einzelnen Dotierungsschicht gebildet. Im Gegensatz dazu, weist die dritte Ausführungsform ein solches unterscheidendes Merkmal auf, daß, wie in Fig. 12 gezeigt ist, eine Mehrzahl von Dotierungsschichten für jeden der Kanalbereiche B und C des Transistors für die periphere Schaltung, der eine mittlere Schwelle aufweist, und des Transistors für die Speicherzelle, der eine hohe Schwelle aufweist, gebildet sind.

Wie in Fig. 12 gezeigt ist, ist jeder Kanalbereiche B und C des Transistors für die periphere Schaltung, die in der Mitte der Figur gezeigt ist, und des Tran­ sistors für die Speicherzelle, die auf der rechten Seite der Figur gezeigt ist, mit einer zweiten oder dritten Dotierungsschicht 5 oder 6 vorgesehen, die die gleiche ist wie die, die im Kanalbereich des entsprechenden Transistors in der Halbleitereinrichtung, die in Fig. 1 gezeigt ist, gebildet ist, und ist zusätzlich mit einer ersten Dotierungsschicht 4a oder 4b vorgesehen, die zwischen der zweiten oder dritten Dotierungsschicht 5 oder 6 und der stark dotierten Schicht 3 angeordnet ist. Jede der ersten Dotierungsschicht 4a und 4b weist ein Dotierungskonzentrationsprofil auf, das ähnlich ist zu dem der ersten Dotie­ rungsschicht 4, die in dem Kanalbereich A des Transistors für den Leseverstär­ ker gebildet ist.

Fig. 13, 14 und 15 zeigen Dotierungskonzentrationsprofile entlang von Ab­ schnitten, die sich von der Hauptoberfläche nach unten erstrecken, speziell auf Abschnitten A1-A2, B1-B2 und C1-C2 für jeweils den Transistor für den Lese­ verstärker, die periphere Schaltung, und die Speicherzelle in der in Fig. 12 ge­ zeigten Halbleitereinrichtung. Die Profile auf den Abschnitten A1-A2 und B1-B2 zeigen die Dotierungskonzentrationsprofile in den Kanalbereichen der Transistoren und das Profil auf dem Abschnitt C1-C2 zeigt das Dotierungskon­ zentrationsprofil durch den Source/Drain Bereich 10 zum Verständnis einer Beziehung mit der Dotierungskonzentration im Source/Drain Bereich 10.

Wie in Fig. 13 gezeigt ist, ist das Dotierungskonzentrationsprofil auf dem Ab­ schnitt A1-A2 ähnlich zu dem des der ersten Ausführungsform, die in Fig. 2 gezeigt ist. Wie in Fig. 14 gezeigt ist, weist das Dotierungskonzentrations­ profil auf dem Abschnitt B1-B2 des Transistors, der eine mittlere Schwelle aufweist, ein solches Merkmal auf, daß ein Maximum, das durch die erste Do­ tierungsschicht 4a vorgesehen ist, zwischen den Maxima, die durch die stark dotierte Schicht 3 und die zweite Dotierungsschicht 5 im Kanalbereich B des Transistors für die periphere Schaltung entsprechend zu denen der ersten Aus­ führungsform 1 in Fig. 3 vorgesehen sind, angeordnet ist. Wie in Fig. 15 ge­ zeigt ist, weist das Dotierungskonzentrationsprofil auf dem Abschnitt C1-C2 des Transistors mit einer hohen Schwelle ein solches Merkmal auf, daß ein Maximum der ersten Dotierungsschicht 4b zwischen den Maxima der stark dotierten Schicht 3 und der dritten Dotierungsschicht 6 im Kanalbereich C des Transistors für die Speicherzelle entsprechend zu denen der ersten Ausfüh­ rungsform, die in Fig. 4 gezeigt ist, angeordnet ist.

Im folgenden wird die Beschreibung eines Herstellungsverfahrens der Halb­ leitereinrichtung der dritten Ausführungsform, die in Fig. 12 gezeigt ist, ange­ geben. Wie schon mit Bezug zu Fig. 5, die die erste Ausführungsform zeigt, be­ schrieben wurde, werden LOCOS-Isolier- und Trennschichten 2 in der Haupt­ oberfläche des Halbleitersubstrates 1 gebildet, wird eine Resistmaske 11 selek­ tiv über Bereichen gebildet, die andere sind als die zum Bilden der N-Typ Transistoren, und wird Bor in die Bereiche für die N-Typ Transistoren derart implantiert, daß die Wannen gebildet werden. Durch die Resistmaske 11 wird eine Bearbeitung derart durchgeführt, daß die stark dotierte Schicht 3 direkt unterhalb der LOCOS-Isolier- und Trennschichten 2 und in Bereichen, die die Kanalbereiche A, B und C in dem Halbleitersubstrat 1 bilden werden, gebildet wird.

Danach wird eine Bearbeitung in einer Art durchgeführt, die sich von der der ersten Ausführungsform, die in Fig. 6 gezeigt ist, darin unterscheidet, daß eine Resistmaske 11 über die Bereiche gebildet wird, die andere sind als die zum Bilden des N-Transistors für den Leseverstärker und eine selektive Ionenim­ plantation wird nur auf dem Bereich für den Leseverstärker derart durchge­ führt, daß die Dotierungsschicht 4 gebildet wird. Genauer wird entsprechend der dritten Ausführungsform eine Dotierung, wie z. B. Bor, in die gesamte Oberfläche der Bereiche zum Bilden der N-Typ Transistoren durch die schon gebildete Resistmaske 11 unter den Bedingungen von 150 KeV und 1E12 cm^-2 ionenimplantiert, wodurch, wie in Fig. 16 gezeigt ist, erste Dotierungsschich­ ten 4, 4a und 4b in Kanalbereichen A, B und C für die Transistoren für den Leseverstärker, die periphere Schaltung und die Speicherzelle unabhängig von den Schwellwerten der zu bildenden Transistoren gebildet werden. Dann wird die Resistmaske 11 entfernt.

Danach wird, ähnlich zu der ersten Ausführungsform, eine Resistmaske 12 über Bereiche gebildet, die andere sind als der zum Bilden des N-Typ Transistors für die periphere Schaltung, wie in Fig. 17 gezeigt ist, und eine Dotierung, wie z. B. Bor, wird in den Kanalbereich B für den N-Typ Transistor für die peri­ phere Schaltung unter der Bedingung von 50 KeV und 6E12 cm^-2 so ionenim­ plantiert, daß die zweite Dotierungsschicht 5 in einem Niveau gebildet wird, daß höher ist als das der schon gebildeten ersten Dotierungsschicht 4a. Weiter wird, wie in Fig. 18 gezeigt ist, eine Resistmaske 13 gebildet und eine Dotie­ rung, wie z. B. Bor, wird selektiv in den Kanalbereich C für den Speicher­ zellentransistor unter den Bedingungen von 20 KeV und 8E12 cm^-2 derart ionenimplantiert, daß die dritte Dotierungsschicht 6 an einer Position oberhalb der schon gebildeten ersten Dotierungsschicht 4b gebildet wird und nahe der Hauptoberfläche des Halbleitersubstrates 1 angeordnet wird.

Danach wird das Resistmuster 13 selektiv entfernt und die Gateisolierschichten 7, die Gateelektroden 8, die Seitenwände 9 und die Source/Drain Bereiche 10 der LDD Struktur werden nacheinander ähnlich zu der ersten Ausführungsform gebildet, so daß die in Fig. 12 gezeigte Halbleitereinrichtung fertiggestellt wird. Ähnlich können P-Typ Transistoren durch die gleichen Prozesse, wie die für die N-Typ Transistoren, durch Verwenden von Ionenarten des entgegenge­ setzten Leitungstypes für die Ionenimplantation gebildet werden.

In einer so hergestellten Halbleitereinrichtung kann, da nicht nur die Dotie­ rungskonzentrationen sondern auch die Maximapositionen der Dotierungskon­ zentrationsprofile in den Kanalbereichen A, B und C mit verschiedenen Schwellwerten gesteuert werden, die Halbleitereinrichtung verschiedene Strukturen aufweisen, deren Charakteristika für die jeweiligen Transistoren für den Leseverstärker, die periphere Schaltung und die Speicherzelle optimiert sind. Weiterhin kann in der dritten Ausführungsform, da die Ionenimplantation für den Kanalbereich A des Transistors für den Leseverstärker auf der gesam­ ten Oberfläche der Bereiche zum Bilden der N-Typ Transistoren durchgeführt wird, die Resistmaske 11 gemeinsam zum Bilden der stark dotierten Schicht 3 und zum Bilden der ersten Dotierungsschichten 4, 4a und 4b benutzt werden, so daß die Halbleitereinrichtung mit den optimalen Charakteristika mit einer verringerten Anzahl von Herstellungsschritten hergestellt werden kann.

Weiter werden die ersten Dotierungsschichten 4a und 4b jeweils in Kanalbe­ reichen B und C der Transistoren für die periphere Schaltung und die Speicher­ zelle gebildet, so daß die stark dotierten Schichten in den Kanalbereichen B und C relativ tiefliegend angeordnet werden können. Daher kann eine Implan­ tierungsdosis für die flachen Bereiche reduziert werden und die Schwellwerte der Halbleitereinrichtungen können insgesamt reduziert werden.

4. Ausführungsform

Ähnlich zu dem bereits in Verbindung mit Fig. 2 beschriebenen Aufbau kann Indium als Dotierung zum Bilden der dritten Dotierungsschicht 6a im Kanalbe­ reich C des Transistors für die Speicherzelle benutzt werden, der selektiv einen relativ hohen Schwellwert aufweisen sollte, wie in Fig. 19 gezeigt ist, anstatt der dritten Dotierungsschicht 6, die mit Bor dotiert ist.

Fig. 20 zeigt ein Dotierungskonzentrationsprofil auf einer Strecke bzw. auf einem Abschnitt C1-C2, der sich von einer Hauptoberfläche des Halbleiter­ substrates 1 durch den Source/Drain Bereich 10 in der in Fig. 19 gezeigten Halbleitereinrichtung nach unten erstreckt, die eine dritte Dotierungsschicht 6a enthält, die mit Indium dotiert ist, und die im Kanalbereich C des Transistors für die Speicherzelle angeordnet ist.

In Fig. 20 wird eine steile Spitze durch die dritte Dotierungsschicht 6a gefun­ den und dann werden Spitzen durch die erste Dotierungsschicht 4 und die stark dotierte Schicht 3 gefunden, so wie sich die Position in Tiefenrichtung von der Hauptoberfläche des Halbleitersubstrates 1 bewegt.

Eine Verteilung mit relativ hoher Konzentration des Source/Drain Bereiches 10, die ein Diffusionsbereich einer Dotierung eines entgegengesetzten Lei­ tungstyps ist, dehnt sich von der Oberfläche des Halbleitersubstrates aus und bildet einen Übergang nahe dem Minimalpunkt der Dotierungskonzentration zwischen den Spitzen von dem dritten Dotierungsbereich 6a und dem ersten Dotierungsbereich 4b. Da die Dotierung in der dritten Dotierungsschicht 6a Indium ist, das eine größere Masse als Bor aufweist, wird eine steile Spitze in der Dotierungsverteilung gebildet und es kann ein solcher Vorteil erreicht wer­ den, daß die Dotierungskonzentration an der Übergangsposition einfach auf einen kleinen Wert beschränkt werden kann, sogar wenn die Spitzenkonzentra­ tion groß ist.

Der Transistor für die Speicherzelle kann einen verbesserten Widerstand gegen den Durchbruch aufweisen und kann das Übergangsleck unterdrücken, während die gleichen Betriebseigenschaften der Transistoren für den Leseverstärker und die periphere Schaltung erhalten werden, wie in der Halbleitereinrichtung der ersten Ausführungsform gemacht werden kann.

5. Ausführungsform

Im folgenden wird eine fünfte Ausführungsform beschrieben. Fig. 21 ist ein Querschnitt, der eine Halbleitereinrichtung der fünften Ausführungsform zeigt, und zeigt speziell Transistoren für den Leseverstärker, die periphere Schaltung und die Speicherzelle, die in dieser Reihenfolge von links nach rechts in der Figur angeordnet sind. In Fig. 21 bezeichnet 2a eine LOCOS-Trennoxidschicht mit einer Dicke von 230,0 nm (2300 Å), was kleiner ist als in der ersten Ausfüh­ rungsform, und 3a, 3b und 3c zeigen jeweils stark dotierte Schichten, die in Bereichen gebildet sind, die jeweils Kanalbereiche der obigen Transistoren bil­ den. Die gleichen Bezugszeichen und Buchstaben wie die, die schon benutzt wurden, bezeichnen das gleiche oder ähnliche Teile.

Fig. 22, 23 und 24 zeigen Dotierungsprofile auf Abschnitten A1-A2, B1-B2 und C1-C3, die sich von der Hauptoberfläche des Halbleitersubstrates 1 in den in Fig. 21 gezeigten Transistoren jeweils in einer Tiefenrichtung erstrecken. Von Fig. 22, daß das Dotierungskonzentrationsprofil auf dem Abschnitt durch den Kanalbereich A des Transistors für den Leseverstärker zeigt, ist ersicht­ lich, daß eine Spitze in den Dotierungskonzentrationsprofil, das durch die stark dotierte Schicht 3a geschaffen ist, an einer relativ tiefen Position von der Oberfläche des Halbleitersubstrates vorhanden ist.

Aus Fig. 23, das das Dotierungskonzentrationsprofil auf dem Abschnitt durch den Kanalbereich B in dem Transistor für die periphere Schaltung zeigt, ist er­ sichtlich, daß zusätzlich zu der Spitze durch die stark dotierte Schicht 3b, ähn­ lich zu der der in Fig. 22 gezeigten stark dotierte Schicht 3a, eine Spitze in dem Dotierungskonzentrationsprofil, das durch die zweite Dotierungsschicht 5 vorgesehen ist, an einer flacheren Position vorhanden ist. Aus Fig. 24, die das Dotierungskonzentrationsprofil auf dem Abschnitt durch den Source/Drain Bereich 10 in dem Transistor für die Speicherzelle zeigt, ist ersichtlich, daß zusätzlich zu der Spitze durch die stark dotierte Schicht 3c, ähnlich zu der der stark dotierten Schicht 3a, die in Fig. 22 gezeigt ist, eine Spitze in dem Dotie­ rungskonzentrationsprofil, das durch die dritte Dotierungsschicht 6 vorgesehen ist, an einer Position, die flacher ist als die durch die zweite Dotierungsschicht 5 in Fig. 23, vorhanden ist. Ein Übergang in Bezug zu dem Source/Drain Be­ reich 10 ist an einem Abschnitt mit niedriger Konzentration zwischen der drit­ ten Dotierungsschicht 6 und der stark dotierten Schicht 3c gebildet.

Im folgenden wird ein Herstellungsverfahren der oben beschriebenen Halb­ leitereinrichtung angegeben. Zuerst werden, wie in Fig. 25 gezeigt ist, dicke LOCOS-Isolier- und Trennschichten 2a, die eine Dicke von ungefähr 3/4 der LOCOS-Isolier- und Trennschicht 2 in den Ausführungsformen 1 bis 4 aufwei­ sen, in Bereichen gebildet, die die aktiven Bereiche auf der Hauptoberfläche des P-Typ Halbleitersubstrates 1 bilden werden.

Wie in Fig. 26 gezeigt ist, wird eine Dotierung, wie z. B. Bor, in die gesamte Oberfläche der Bereiche zum Bilden der N-Typ Transistoren in dem Halbleiter­ substrat 1 unter den Bedingungen von 300 KeV und 5E12 cm^-2 ionenimplantiert, wodurch Wannen gebildet werden. Wie in Fig. 26 gezeigt ist, wird eine Dotie­ rung, wie z. B. Bor unter den Bedingungen von 100 KeV und 7E12 cm^-2 derart ionenimplantiert, daß stark dotierte Schichten 3 zum Trennen direkt unterhalb der LOCOS-Isolier- und Trennschichten 2a sowie stark dotierte Schichten 3a, 3b und 3c unter den Kanalbereichen A, B und C gebildet werden.

Wie in Fig. 27 gezeigt ist, wird eine Resistmaske 12 über Bereichen gebildet, die andere sind als der Bereich zum Bilden des N-Typ Transistors für die peri­ phere Schaltung, und eine Ionenimplantation von beispielsweise Bor durch die Resistmaske 12 unter den Bedingungen von 50 KeV und 4E12 cm^-2 wird derart durchgeführt, daß die zweite Dotierungsschicht 5 gebildet wird. Danach wird die Resistmaske 12 entfernt.

Wie in Fig. 28 gezeigt ist, wird ein Resistmaske 13 über Bereichen gebildet, die andere sind als der Bereich zum Bilden des N-Typ Transistors für die Speicherzelle, und eine Ionenimplantation von beispielsweise Bor durch die Resistmaske 13 unter den Bedingungen von 20 KeV und 6E12 cm^-2 wird derart durchgeführt, daß die dritte Dotierungsschicht 6 gebildet wird. Danach wird die Resistmaske 13 entfernt. Nachfolgend wird eine Bearbeitung durchgeführt, die ähnlich ist zu der der anderen Ausführungsformen, so daß die Gateisolier­ schichten 7, die Gateelektroden 8, die Seitenwände 9 und die Source/Drain Bereiche 10 der LDD Struktur gebildet werden, so daß die Halbleitereinrich­ tung in Fig. 21 fertiggestellt wird. Ähnlich können P-Typ Transistoren durch die gleichen Prozesse wie die für die N-Typ Transistoren durch Verwenden einer Ionenart des entgegengesetzten Leitungstyps für die Dotierungsimplanta­ tionen gebildet werden.

In der so gebildeten Halbleitereinrichtung können, da die Dotierungskonzen­ trationen sowie die Tiefen der Spitzen in den Dotierungskonzentrationsprofilen in den jeweiligen Kanalbereichen A, B und C der Transistoren gesteuert wer­ den, die Charakteristika der Transistoren für den Leseverstärker, die periphere Schaltung und die Speicherzelle optimiert werden. Weiterhin ist der Kanal­ bereich A in dem Transistor für den Leseverstärker mit nur einer stark dotier­ ten Schicht 3a vorgesehen und enthält keine zusätzliche Dotierungsschicht, so daß die Transistoren, die optimale Charakteristika aufweisen, durch eine ge­ ringe Anzahl von Herstellungsschritten hergestellt werden können.

6. Ausführungsform

Eine Halbleitereinrichtung einer sechsten Ausführungsform ist in Fig. 29 ge­ zeigt. Die Halbleitereinrichtung in Fig. 29 ist mit Transistoren für den Lese­ verstärker, die periphere Schaltung und die Speicherzelle, die in der Figur von links nach rechts angeordnet sind, vorgesehen.

Im Gegensatz zu der fünften Ausführungsform, in der die dritte Dotierungs­ schicht 6, die mit Bor dotiert ist, in dem Kanalbereich C in dem Transistor für die Speicherzelle gebildet ist, weist die Halbleitereinrichtung dieser sechsten Ausführungsform ein unterscheidendes Merkmal auf, daß der Kanalbereich C des Transistors für die Speicherzelle mit einer dritten Dotierungsschicht 6a vorgesehen ist, die mit Indium dotiert ist, das eine größere Masse als Bor auf­ weist, und weist ein Dotierungskonzentrationsprofil auf, das eine steile Spitze enthält, die nicht von einer Tiefe von der Hauptoberfläche des Halbleiter­ substrats abhängt. Andere Strukturen als die obige sind ähnlich zu denen der fünften Ausführungsform.

Fig. 30 zeigt ein Dotierungskonzentrationsprofil auf einem Abschnitt C1-C1, der sich von der Hauptoberfläche des Halbleitersubstrates 1 durch den Source/Drain Bereich 10 des Transistors für die Speicherzelle in der in Fig. 29 gezeigten Halbleitereinrichtung nach unten erstreckt.

In Fig. 30 ist eine Spitze der Dotierungskonzentration, die durch die dritte Dotierungsschicht 6a vorgesehen ist, an einer Position relativ nahe der Hauptoberfläche des Halbleitersubstrates 1 vorhanden und eine Dotierungskon­ zentrationsspitze durch die stark dotierte Schicht 3a ist an einer tieferliegenden Position vorhanden.

Im folgenden wird ein Herstellungsverfahren der Halbleitereinrichtung in Fig. 29 beschrieben. Ähnlich zu der fünften Ausführungsform wird eine Bearbei­ tung, die in Fig. 25 bis 27 gezeigt ist, durchgeführt und dann wird, wie in Fig. 31 gezeigt ist, eine Resistmaske 13 über den Bereichen gebildet, die andere sind als der Bereich zum Bilden des Speicherzellentransistors. Durch die Resistmaske 13 werden dreiwertige Ionen von beispielsweise Indium, das eine größere Masse als Bor aufweist, unter den Bedingungen von 50 KeV und 1E13 cm^-2 derart ionenimplantiert, daß die dritte Dotierungsschicht 6a gebildet wird.

Danach wird die Resistmaske 13 selektiv entfernt und eine nachfolgende Bear­ beitung wird ähnlich zu der fünften Ausführungsform derart durchgeführt, daß die Gateisolierfilme 7, die Gateelektroden 8, die Seitenwände 9 und die Source/Drain Bereiche 10 der LDD-Struktur gebildet werden, so daß die Halbleitereinrichtung in Fig. 29 fertiggestellt wird. Ähnlich können P-Typ-Transistoren durch die gleichen Prozesse wie die für die N-Typ Transistoren durch Verwendung von Ionenarten des entgegengesetzten Leitungstyps für die Ionenimplantation gebildet werden.

In der so gebildeten Halbleitereinrichtung kann, da dreiwertige Ionen mit großer Masse in den Kanalbereich C des Transistors für die Speicherzelle im­ plantiert werden, eine steile Spitze gebildet werden, während ein großer Spitzenkonzentrationswert des Dotierungskonzentrationsprofils erhalten wird, und es ist möglich die Konzentration am Übergang zwischen dem Source/Drain Bereich 10 und dem Kanalbereich zu beschränken. Dadurch weist der Tran­ sistor für die Speicherzelle einen verbesserten Widerstand gegen Durchbruch auf und kann das Übergangleck unterdrücken, während die gleichen Betriebs­ eigenschaften der Transistoren für den Leseverstärker und die periphere Schaltung, wie die der fünften Ausführungsform, erhalten bleiben.

Claims (13)

1. Halbleitereinrichtung,
bei der ein erster und ein zweiter MIS Transistor des gleichen Leitungstyps auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildet sind und
bei der Dotierungkonzentrationsprofile auf Abschnitten, die sich durch Kanal­ bereiche des ersten und des zweiten MIS Transistors von der Hauptoberfläche des Halbleitersubstrates (1) in einer Tiefenrichtung erstrecken, Spitzen in unterschiedlichen Tiefen aufweisen.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der erste MIS Transistor einen ersten Kanalbereich aufweist, der mit einer ersten Dotierungsschicht (4) vorgesehen ist,
der zweite MIS Transistor einen zweiten Kanalbereich aufweist, der mit einer zweiten Dotierungsschicht (5) vorgesehen ist,
der zweite MIS Transistor eine größere Einsatzspannung als der erste MIS Transistor aufweist und
daß die erste Dotierungsschicht (4) an einer tieferen Position von der Haupt­ oberfläche als die zweite Dotierungsschicht (5) gebildet ist.

3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Dotierungskonzentrationsverteilungen der ersten und der zweiten Dotie­ rungsschicht (4, 5) voneinander verschieden sind und abhängig von den Ein­ satzspannungen des ersten und des zweiten MIS Transistors sind.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß zumindest eines der Dotierungskonzentrationsprofile auf Abschnitten, die sich von der Hauptoberfläche durch den ersten und den zweiten Kanalbereich in einer Tiefenrichtung erstrecken, zwei oder mehr Spitzenwerte aufweist.

5. Halbleitereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die erste und die zweite Dotierungsschicht (4, 5) verschiedene Dotierungsarten aufweisen.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß
weiter ein dritter MIS Transistor des gleichen Leitungstyps wie der des ersten und zweiten MIS Transistors auf einer Hauptoberfläche eines Halbleitersub­ strates (1) gebildet ist,
der erste, zweite und dritte MIS Transistor jeweils einen Leseverstärker, eine periphere Schaltung oder eine Speicherzelle bildet, und
Dotierungskonzentrationsprofile auf Abschnitten, die sich von der Hauptober­ fläche durch den ersten, zweiten und dritten MIS Transistor in einer Tiefen­ richtung erstrecken, Spitzen jeweils in verschiedenen Tiefen aufweisen.

7. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der erste MIS Transistor einen ersten Kanalbereich und der zweite MIS Transistor einen zweiten Kanalbereich aufweist,
der erste Kanalbereich mit einer ersten stark dotierten Schicht (3, 3a) in einer vorbestimmten Tiefe von der Hauptoberfläche vorgesehen ist,
der zweite Kanalbereich mit einer zweiten stark dotierten Schicht (3, 3a) in der im wesentlichen gleichen Tiefe wie die erste stark dotierte Schicht (3, 3a) von der Hauptoberfläche vorgesehen ist und mit einer Dotierungsschicht (5, 6) zwi­ schen der zweiten stark dotierten Schicht (3, 3a) und der Hauptoberfläche vor­ gesehen ist.

8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die in dem zweiten Kanalbereich gebildete Dotierungsschicht (5, 6) eine Mehr­ zahl von Schichten aufweist, die in verschiedenen Tiefen zwischen der zweiten stark dotierten Schicht (3, 3a) und der Hauptoberfläche gebildet sind.

9. Halbleitereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß eine in der ersten und der zweiten stark dotierten Schicht (3, 3a) enthal­ tene Dotierung aus eine Substanz gebildet ist, die von einer in der Dotierungs­ schicht (5, 6) enthaltenen Dotierung verschieden ist.

10. Herstellungsverfahren einer Halbleitereinrichtung und speziell Bilden eines ersten MIS Transistors mit einem ersten Kanalbereich und eines zweiten MIS Transistors mit einem zweiten Kanalbereich auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit den Schritten:
Bilden eines ersten und eines zweiten aktiven Bereiches auf der Hauptober­ fläche des Halbleitersubstrates (1) zum jeweiligen Bilden dem ersten und zweiten MIS Transistor,
Bilden des ersten Kanalbereiches, der eine erste Dotierungsschicht (4) auf­ weist, durch Implantieren von Ionen mit einer vorbestimmten Ionenimplanta­ tionsenergie in einem Bereich für den ersten Kanalbereich in dem ersten akti­ ven Bereich,
Bilden des zweiten Kanalbereiches, der eine zweite Dotierungsschicht (5) auf­ weist, durch Implantieren von Ionen mit einer Ionenimplantationsenergie, die verschieden ist von der vorbestimmten Ionenimplantationsenergie, in einem Bereich für den zweiten Kanalbereich in dem zweiten aktiven Bereich,
Bilden einer Gateisolierschicht (7) auf dem ersten und dem zweiten Kanalbe­ reich,
Bilden von Gateelektroden (8) auf dem ersten und dem zweiten Kanalbereich mit jeweils der Gateisolierschicht (7) dazwischen und
Bilden von Source/Drain Bereichen (10) an Positionen der Hauptoberfläche die an gegenüberliegenden Seiten von jedem des ersten und des zweiten Kanal­ bereiches angeordnet sind.

11. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 10, da­ durch gekennzeichnet, daß
der Schritt des Bildens des ersten Kanalbereiches den Schritt des Bildens der ersten Dotierungsschicht (4) durch Durchführen einer Ionenimplantation selek­ tiv auf dem ersten Kanalbereich mit einer ersten Ionenimplantationsenergie enthält und
daß der Schritt des Bildens des zweiten Kanalbereiches den Schritt des Bildens der zweiten Dotierungsschicht (5) durch Durchführen einer Ionenimplantation selektiv auf dem zweiten Kanalbereich mit einer zweiten Ionenimplantations­ energie enthält.

12. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Ionenimplantation in dem Schritt des Bildens des zweiten Kanalbereiches durch Implantation von Ionen einer Ionenart, die verschieden von denen sind, die für die Ionenimplantierung in dem Schritt des Bildens des ersten Kanalbe­ reiches benutzt werden, durchgeführt wird.

13. Herstellungsverfahren einer Halbleitereinrichtung und speziell Bilden eines ersten MIS Transistors mit einem ersten Kanalbereich und eines zweiten MIS Transistors mit einem zweiten Kanalbereich auf einer Hauptoberfläche eines Halbleitersubstrates (1) mit den Schritten:
Bilden eines ersten und eines zweiten aktiven Bereiches zum jeweiligen Bilden des ersten und des zweiten MIS Transistors auf der Hauptoberfläche des Halb­ leitersubstrates (1),
Bilden einer ersten und einer zweiten stark dotierten Schicht (3, 3a) durch je­ weiliges Durchführen einer Ionenimplantation mit einer vorbestimmten Ionenimplantationsenergie auf Bereichen für den ersten und den zweiten Kanalbereich in dem ersten bzw. dem zweiten aktiven Bereich,
Bilden einer Dotierungsschicht, die zwischen einer Position zum Bilden der zweiten stark dotierten Schicht (3, 3a) und der Hauptoberfläche angeordnet ist, in einem Bereich für den zweiten Kanalbereich in dem zweiten aktiven Bereich,
Bilden einer Gateisolierschicht (7) auf dem ersten und dem zweiten Kanalbe­ reich,
Bilden von Gateelektroden (8) auf dem ersten und dem zweiten Kanalbereich mit der Gateisolierschicht (7) dazwischen und
Bilden von Source/Drain Bereichen (10) an Positionen in der Hauptoberfläche, die an entgegengesetzten Seiten von jedem des ersten und des zweiten Kanal­ bereiches angeordnet sind.