JP4797265B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）およびその製造方法に関する。
【０００２】
【従来の技術】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そのため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
【０００３】
図２２は、従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥＴの構成を示す縦断面図である。この横型パワーＭＯＳＦＥＴ１０１は、ｐ^-基板１０上にｐ^-ウェル１１、ゲート酸化膜１２、ゲート電極１３、ソース電極１４およびドレイン電極１５が形成され、かつｐ^-ウェル１１の表面に沿って横方向にｐ⁺拡散領域１６、ｎ⁺拡散領域１７、ｎ^-ドリフト領域１８およびｎ⁺拡散領域１９が形成された構成となっている。
【０００４】
このような横型パワーＭＯＳＦＥＴでは、耐圧を維持するための拡張ドレインが基板表面に形成されるとともに、チャネルも基板表面に沿って形成されるので、パンチスルー耐圧の制限から素子の微細化には限界がある。また、ドリフト領域１８とチャネルが基板表面に水平に形成されるため、素子の集積度を高めることができない。したがって、単位面積当たりのチャネル幅を増加できず、単位面積当たりのオン抵抗の低減に限界がある。
【０００５】
従来より、横型パワーＭＯＳＦＥＴについては、多数の報告がなされている。たとえば、Ｖ．Ｐａｒｔｈａｓａｒａｔｈｙらによる“Ａ ０．３５μｍ ＣＭＯＳ ｂａｓｅｄ ｓｍａｒｔ ｐｏｗｅｒ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ７Ｖ−５０Ｖ ａｐｐｌｉｃａｔｉｏｎｓ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ ２０００）には、耐圧が４４Ｖで単位面積当たりのオン抵抗が３０ｍΩ−ｍｍ²の横型パワーＭＯＳＦＥＴについて記載されている。このＭＯＳＦＥＴについて、０．３５μｍルールの場合に推定されるデバイスピッチ（ソース中央からドレイン中央までの距離）はおおよそ３．６μｍであるが、要求される耐圧が高くなるとドリフト領域の寸法が大きくなるため、デバイスピッチはさらに大きくなる。
【０００６】
ところで、デバイスピッチを縮小して集積度を高めるための技術として、図２３に示すようなトレンチ構造のＭＯＳＦＥＴ（以下、トレンチＭＯＳＦＥＴとする）が知られている（たとえば米国特許第５１２２８４８号）。このＭＯＳＦＥＴ１０２は、ｐ^-基板２０に形成されたトレンチ２１の内周面に沿ってゲート酸化膜２２が形成され、その内側にゲート電極２３が形成され、さらにトレンチ２１の底およびトレンチ２１の外周にそれぞれソース領域となるｎ⁺拡散領域２７およびドレイン領域となるｎ⁺拡散領域２９が形成された構成となっている。
【０００７】
図２３において、符号２４はソース電極であり、符号２５はドレイン電極であり、符号２６は酸化膜である。上述したトレンチＭＯＳＦＥＴでは、基板表面に形成されたｎ⁺拡散領域２９（ドレイン領域）とゲート電極２３の上端部とがゲート酸化膜２２を介して重なっている。そのため、１０Ｖ程度の耐圧しか期待することができず、それよりも高耐圧化を図ることは困難である。また、Ｐ基板をチャネルにしているため、パンチスルーしやすく、Ｐ基板が高抵抗なため基板定流が大きく、２次ブレイクダウンしやすい。
【０００８】
本発明者らは、上述したトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、横型トレンチパワーＭＯＳＦＥＴとする）について、“Ａ ｔｒｅｎｃｈ ｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ”（ＩＥＤＭ ’９７ Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７年）の中で提案している。図２４は、この横型パワーＭＯＳＦＥＴの構成を示す縦断面図である。
【０００９】
このＭＯＳＦＥＴ１０３は、ｐ^-基板３０に形成されたトレンチ３１の内周面に沿ってゲート酸化膜３２が形成され、その内側にゲート電極３３が形成され、さらにトレンチ３１の底およびトレンチ３１の外周にそれぞれドレイン領域となるｎ⁺拡散領域３９およびソース領域となるｎ⁺拡散領域３７が形成された構成となっている。ｎ⁺拡散領域３９（ドレイン領域）は、トレンチ３１の下半部を包囲するｎ^-拡散領域３８（ｎ^-ドレイン領域）により囲まれており、さらにそのｎ^-拡散領域３８はｐボディとなるｐ^-拡散領域４１により囲まれている。
【００１０】
ｎ⁺拡散領域３７（ソース領域）の外側にはｐ⁺拡散領域４２が設けられており、下側にはｐベース領域４３が形成されている。また、耐圧を確保するための厚い酸化膜４４がトレンチ３１内の下半部に設けられている。図２４において、符号３４はソース電極であり、符号３５はドレイン電極であり、符号３６は酸化膜である。この横型トレンチパワーＭＯＳＦＥＴによれば、８０Ｖの耐圧で単位面積当たりのオン抵抗は８０ｍΩ−ｍｍ²である。また、デバイスピッチは４μｍであり、これは従来の耐圧８０Ｖ用の横型パワーＭＯＳＦＥＴのデバイスピッチの約半分である。
【００１１】
【発明が解決しようとする課題】
耐圧が８０Ｖよりも低いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいても、デバイスピッチを縮小するためにはトレンチ構造を適用することが望ましい。しかしながら、上述した横型トレンチパワーＭＯＳＦＥＴは８０Ｖの耐圧に適した構造のものであるため、これをそのまま８０Ｖよりも低い低耐圧用に適用するとつぎのような不具合がある。すなわち、耐圧が８０Ｖよりも低いと酸化膜４４の厚さは耐圧８０Ｖ用に比べて薄くてもよい。つまり、酸化膜４４の厚さを、８０Ｖよりも低い耐圧に対して必要十分な厚さにすれば、さらに全体のサイズを小さくすることが可能となる。それにもかかわらず、耐圧８０Ｖ用の構造を適用すると、酸化膜４４の厚さを最適化した場合よりも素子全体のサイズが大きくなるため、素子周辺の配線抵抗等が大きくなるなどの特性上の不具合が生じる。
【００１２】
また、ゲート面積も酸化膜４４の厚さを最適化した場合よりも大きくなるため、寄生ゲート容量が大きくなり、駆動ロスが増えてしまう。また、上述した横型トレンチパワーＭＯＳＦＥＴではその製造時に、ｐ^-基板３０に一旦浅いトレンチを形成した後にさらに深くトレンチを掘るため、製造プロセスが複雑であり、歩留りの低下を招くおそれがある。
【００１３】
本発明は、上記問題点に鑑みてなされたものであって、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適化した横型トレンチパワーＭＯＳＦＥＴよりなる半導体装置、およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ｐ^-半導体基板にｎ^-ドリフト領域を形成した後に、その半導体基板およびドリフト領域の一部を選択的に除去してトレンチを形成し、そのトレンチの内側にたとえば厚さが０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成し、トレンチの底部にｐ^-ベース領域とｎ⁺ソース領域を形成するとともに、ドリフト領域にｎ⁺ドレイン領域を形成する。
【００１５】
この発明によれば、高耐圧化のために離す必要のあるドリフト領域とチャネル領域がトレンチの側部に沿って垂直方同に形成され、デバイスピッチに必要な領域がソースとドレインのコンタクト領域に限られる。また、本発明によれば、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴのように高耐圧を確保するための厚い酸化膜が不要となるので、この耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さくなる。また、本発明によれば、製造プロセスにおいてトレンチエッチングを１回だけおこなえばよいため、トレンチエッチングを２回おこなう従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもプロセス工程が簡素となる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下においては第１導電体をｐ型とし、第２導電体をｎ型として説明するが、本発明はその逆の場合にも適用可能である。
【００１７】
図１は、本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの要部を示す平面図である。この横型トレンチパワーＭＯＳＦＥＴ１は、図１に示すように、ｐ^-基板５０にストライプ状に複数のトレンチ５１を形成し、それらトレンチ５１を横断するようにゲートポリシリコン５２を形成し、基板表面にゲート電極５３、櫛歯状のソース電極５４および櫛歯状のドレイン電極５５を形成した構成となっている。
【００１８】
ゲートポリシリコン５２はコンタクト部５６を介してゲート電極５３に電気的に接続される。ソース電極５４は、図１において図示省略するが、コンタクト部を介してトレンチ５１内のポリシリコンに電気的に接続される。そのポリシリコンはトレンチ５１の底のソース領域となるｎ⁺拡散領域に電気的に接続される。また、ドレイン電極５５はコンタクト部５７を介してドレイン領域となるｎ⁺拡散領域５８に電気的に接続される。
【００１９】
つぎに、ＭＯＳＦＥＴとして電流を駆動する活性領域における断面構造について説明する。図２は、図１のＩＩ−ＩＩにおける縦断面図であり、活性領域における構成を示している。ゲート酸化膜５９はトレンチ５１の側面に沿って均一な厚さで形成されている。このゲート酸化膜５９はトレンチ５１の底面も被覆している。第１の導電体であるゲートポリシリコン５２は、ゲート酸化膜５９の内側に沿ってトレンチ５１の上から下まで形成されている。このゲートポリシリコン５２は、図３に関連して後述するゲート領域まで延びている。
【００２０】
トレンチ５１の上半部の外側領域は、ｎ^-ドリフト領域となるｎ^-拡散領域６０となっており、そのｎ^-拡散領域６０内にドレイン領域となる前記ｎ⁺拡散領域５８が設けられている。また、トレンチ５１の底には、ソース領域となるｎ⁺拡散領域６１、およびｎ⁺拡散領域６１を囲むｐ^-ベース領域６２が形成されている。ここで、ｐ^-ベース領域６２の幅はトレンチ５１の幅とほぼ同じである。
【００２１】
ｎ⁺拡散領域６１（ソース領域）は、トレンチ５１内に設けられた第２の導電体であるポリシリコン６３およびコンタクト部６４を介してソース電極５４に電気的に接続されている。このポリシリコン６３は、トレンチ５１内において層間絶縁膜６５によりゲートポリシリコン５２から絶縁されている。この層間絶縁膜６５は、前記ｎ^-拡散領域６０（ｎ^-ドリフト領域）および前記ｎ⁺拡散領域５８（ドレイン領域）の表面も被覆しており、その上にはさらに層間絶縁膜６６が積層されている。前記コンタクト部６４はこの層間絶縁膜６６を貫通して設けられる。また、ドレインに対する前記コンタクト部５７はこの層間絶縁膜６６とその下の層間絶縁膜６５を貫通して設けられる。
【００２２】
つぎに、基板表面にゲートポリシリコン５２を引き出すゲート領域における断面構造について説明する。図３は、図１のＩＩＩ−ＩＩＩにおける縦断面図であり、ゲート領域における構成を示している。トレンチ５１の上半部の外側領域は前記ｎ^-拡散領域６０となっている。ゲート酸化膜５９はトレンチ５１の側面および底面に沿って均一な厚さで形成されている。また、ゲート酸化膜５９は前記ｎ^-拡散領域６０の表面も被覆している。ゲートポリシリコン５２は、基板表面およびトレンチ内面に沿ってゲート酸化膜５９の表面上に形成されている。
【００２３】
ゲートポリシリコン５２の表面上には、ゲートポリシリコン５２に沿って層間絶縁膜６７が積層され、さらに層間絶縁膜６７は前記層間絶縁膜６５により被覆されている。層間絶縁膜６５に挟まれた領域には前記ポリシリコン６３が設けられており、ポリシリコン６３および層間絶縁膜６５の上には層間絶縁膜６６が積層されている。ゲートに対する前記コンタクト部５６は層間絶縁膜６６、層間絶縁膜６５および層間絶縁膜６７を貫通して設けられる。
【００２４】
ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえばトレンチ５１について、その深さは２μｍであり、その幅は３μｍである。トレンチ５１のピッチはたとえば３μｍである。また、たとえば前記ｎ^-拡散領域６０（ｎ^-ドリフト領域）の拡散深さは２μｍであり、表面濃度は２×１０¹⁶ｃｍ^-2である。
【００２５】
また、前記ｎ⁺拡散領域５８（ドレイン領域）および前記ｎ⁺拡散領域６１（ソース領域）について、それぞれたとえば拡散深さは０．２μｍであり、表面濃度は１×１０²⁰ｃｍ^-2である。ゲート酸化膜５９の厚さはたとえば０．０５μｍである。ゲートポリシリコン５２の厚さはたとえば０．３μｍである。また、たとえばｐ^-ベース領域６２の拡散深さは１μｍであり、表面濃度は１×１０¹⁸ｃｍ^-2である。
【００２６】
つぎに、実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴ１の製造プロセスについて説明する。図４〜図１５は横型トレンチパワーＭＯＳＦＥＴ１の製造段階における要部を示す縦断面図であるが、これらの図においては１個のトレンチトレンチ５１についてのみ示す。まず、たとえば比抵抗１２Ωｃｍのｐ^-基板５０の主面側に、たとえば拡散深さ１μｍで表面濃度３×１０¹⁶ｃｍ^-2のｎ^-拡散領域６０（ｎ^-ドリフト領域）を形成する。つづいて、ｎ^-拡散領域６０上にたとえば厚さ１μｍのマスク酸化膜７１を成長させ、そのマスク酸化膜７１の一部を選択的に除去してトレンチ形成部を開口させる（図４）。
【００２７】
つづいて、パターニングされたマスク酸化膜７１をマスクとしてＲＩＥ（反応性イオンエッチング）により、たとえば開口幅３μｍのトレンチ５１をたとえば３μｍ間隔で複数形成する（図５）。つづいて、トレンチエッチングの際にトレンチ５１の側面に付着した堆積物を除去し、犠牲酸化によりトレンチ側面を清浄化した後、トレンチ側面および底面にたとえば厚さ０．０５μｍのゲート酸化膜５９を形成する。このゲート酸化膜５９はマスク酸化膜７１と一続きとなって、基板表面を被覆する（図６）。なお、残留したマスク酸化膜７１は、最終的には、後の工程でさらにその上に積層される層間絶縁膜６５ととともに層間絶縁膜として機能する。
【００２８】
つづいて、ゲート酸化膜５９およびマスク酸化膜７１の上にたとえば厚さ０．３μｍのポリシリコン７２を堆積する（図７）。さらに、ポリシリコン７２上にたとえば厚さ０．４μｍの酸化膜（層間絶縁膜）６７を堆積する。その後、フォトレジストを塗布し、露光、現像によりゲート領域に選択的にレジストマスク７３を形成する。レジストマスク７３は、活性領域では除去されてなくなり、ゲート領域ではマスクとして残留する。このレジストマスク７３を用いて酸化膜６７を選択的に除去する。この工程により、活性領域では酸化膜６７が除去されてポリシリコン７２が露出する（図８）。一方、ゲート領域では酸化膜６７およびレジストマスク７３はそのまま残る（図９）。
【００２９】
つづいて、残留したレジストマスク７３を除去し、ポリシリコン７２を異方性エッチングによりエッチバックする。この工程により、活性領域ではトレンチ５１の側面を除いてポリシリコン７２が除去され、トレンチ側面にのみポリシリコン７２が残る。この残ったポリシリコン７２が活性領域におけるゲートポリシリコン５２となる（図１０）。一方、ゲート領域では酸化膜６７によりポリシリコン７２のエッチングが阻止されるので、ポリシリコン７２はそのままゲートポリシリコン５２として残る（図１１）。
【００３０】
つづいて、トレンチ５１の底面へのイオン注入をおこなった後、ドライブ熱処理をおこなう。それによって、活性領域において、たとえば拡散深さ１μｍで表面濃度１×１０¹⁸ｃｍ^-2のｐ^-ベース領域６２と、たとえば拡散深さ０．２μｍで表面濃度１×１０²⁰ｃｍ^-2のｎ⁺拡散領域６１（ソース領域）が形成される（図１０）。なお、特に限定しないが、たとえばｐ^-ベース領域６２を形成するためのドライブ熱処理条件は１１００℃で１０分間であり、ｎ⁺拡散領域６１（ソース領域）を形成するためのドライブ熱処理条件は１１００℃で１０分間である。
【００３１】
つづいて、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜６５を積層する。このような成膜方法を用いることによって、トレンチ５１内における層間絶縁膜６５の成長速度は、トレンチ５１の外、すなわち基板表面における層間絶縁膜６５の成長速度の約５０％となる。したがって、トレンチ５１の底面に堆積した層間絶縁膜６５の厚さは、基板表面における層間絶縁膜６５よりも薄くなる（図１２（活性領域）、図１３（ゲート領域））。
【００３２】
つづいて、層間絶縁膜６５のエッチバックをおこない、活性領域において、トレンチ５１の底面の層間絶縁膜６５を貫通するコンタクトホール７４を形成する（図１４（活性領域）、図１５（ゲート領域））。トレンチ５１の側面およびトレンチ５１の外の基板表面上には層間絶縁膜６５が残る。つづいて、ポリシリコンを堆積し、それをエッチバックしてトレンチ５１内をポリシリコン６３で埋め、その上全面に層間絶縁膜６６を形成する。
【００３３】
つづいて、フォトリソグラフィ技術およびエッチングにより、層間絶縁膜６６、層間絶縁膜６５（マスク酸化膜７１を含む）および層間絶縁膜６７を貫通するコンタクトホールを開口する。そして、ドレイン領域となるｎ⁺拡散領域５８を形成した後、メタルをパターニングしてゲート電極５３、ソース電極５４およびドレイン電極５５を形成する。以上のようにして、活性領域においては図２に示す断面構造を有し、かつゲート領域においては図３に示す断面構造を有する横型トレンチパワーＭＯＳＦＥＴ１ができあがる。
【００３４】
上述した実施の形態によれば、高耐圧化のために離す必要のあるｎ^-拡散領域６０（ドリフト領域）とチャネル領域がトレンチ５１の側部に沿って垂直方同に形成され、デバイスピッチに必要な領域はソースとドレインのコンタクト領域に限られるため、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ（図２２参照）よりもデバイスピッチを小さくすることができる。それに加えて、上述した実施の形態によれば、トレンチ５１の側部にＭＯＳＦＥＴが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスビッチをより小さくすることができる。このデバイスピッチの低減効果は、微細化が進むほど顕著となる。また、Ｐベースを入れることで、パンチスルー耐圧、オン耐圧（ゲートオン状態での耐圧）が図２３に示す従来例に比して向上する。
【００３５】
たとえば、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ（図２２参照、これを従来例と称する）と上述した横型トレンチパワーＭＯＳＦＥＴ１とでデバイスピッチを比較すると、１μｍルールの場合には従来例が５．６μｍであるのに対して実施の形態によれば３．０μｍである。また、０．６μｍルールの場合には従来例が４．４μｍであるのに対して実施の形態によれば１．８μｍである。さらには、０．３５μｍルールの場合には従来例が３．６μｍであるのに対して実施の形態によれば１．０５μｍである。
【００３６】
これらのいずれのルールにおいても、実施の形態にかかるＭＯＳＦＥＴは単位構造当たりの従来例とほぼ同等の電流駆動能力を有するため、単位面積当たりのチャネル幅が増大し、実施の形態にかかるＭＯＳＦＥＴの単位面積当たりのオン抵抗は、従来例に対して１μｍルールの場合には５４％、０．６μｍルールの場合には４１％、０．３５μｍルールの場合には３０％にまで低減される。したがって、実施の形態にかかるＭＯＳＦＥＴによれば、耐圧３０Ｖの場合、単位面積当たりのオン抵抗は、１μｍルールでは１５ｍΩ−ｍｍ²、０．６μｍルールではｌｌｍΩ−ｍｍ²、０．３５μｍルールでは８ｍΩ−ｍｍ²となる。
【００３７】
また、上述した実施の形態によれば、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴ（図２４参照）のように高耐圧を確保するための厚い酸化膜が不要となるので、この耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さくなる。したがって、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に起こり得る配線抵抗等の増大や駆動ロスの増大という特性上の劣化を回避することができる。
【００３８】
また、上述した実施の形態によれば、製造プロセスにおいてトレンチエッチングを１回だけおこなえばよいため、トレンチエッチングを２回おこなう従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、歩留りの低下を防ぐことができる。
【００３９】
以上において本発明は種々変更可能である。たとえば、図１６に示す横型トレンチパワーＭＯＳＦＥＴ２（第１の変形例）のように、ゲートポリシリコン５２を、トレンチ５１の上から下までではなく、トレンチ５１の下半部にのみ形成するようにしてもよい。この場合には、ゲート酸化膜５９の表面に積層したポリシリコン７２をエッチバックしてゲートポリシリコン５２を形成する際に、図１７に示すように、オーバーエッチングをおこなう。
【００４０】
この図１６に示す構成のＭＯＳＦＥＴ２によれば、ｎ⁺拡散領域５８（ドレイン領域）とゲートポリシリコン５２との距離が大きくなるため、ドレイン側のゲート端近傍での電界集中が緩和される。特に、微細化によりゲート酸化膜５９が薄くなっても電界集中を回避することができる。したがって、第１の変形例によれば、より高耐圧化を図ることができる。あるいは、より微細化しても耐圧を確保することができる。たとえば、ポリシリコン７２のオーバーエッチ量を０．５μｍとすれば、３０Ｖ以上のＢＶｄｓを実現することができる。
【００４１】
また、上述した第１の変形例のようにゲートポリシリコン５２をトレンチ５１の下半部にのみ形成する場合には、トレンチ５１の上下にわたって形成する場合よりもｎ⁺拡散領域５８（ドレイン領域）とゲートポリシリコン５２との距離が大きくなるため、さらに図１８に示す横型トレンチパワーＭＯＳＦＥＴ３（第２の変形例）のように、トレンチ５１に隣接してｎ⁺拡散領域５８（ドレイン領域）を設けることができる。このようにしても、耐圧を確保することができる。したがって、この第２の変形例ではトレンチ間隔を狭めることができるので、より集積度を高めることができる。
【００４２】
また、図１９に示す横型トレンチパワーＭＯＳＦＥＴ４（第３の変形例）のように、ｐ^-ベース領域６２の拡散深さをたとえば２μｍとしてもよい。そのためには、ｐ^-ベース領域６２を形成する際のドライブ熱処理時間をたとえば４０分と長くすればよい。この第３の変形例では、ｐ^-ベース領域６２の幅がトレンチ５１の幅よりも大きくなるため、パンチスルー耐圧が向上する。
【００４３】
また、図２０に示す横型トレンチパワーＭＯＳＦＥＴ５（第４の変形例）のように、トレンチ５１の底面のコーナー部をｎ⁺拡散領域６１で覆う構成としてもよい。これは、たとえばｐ^-ベース領域６２を形成する際のドライブ熱処理時間を４０分間とし、さらにｎ⁺ソースのイオン種を砒素からリンに変更して、拡散距離を１μｍとすることにより実現される。このようにすれば、チャネルとドリフト領域がトレンチ側部においてのみ直線的に形成される。
【００４４】
一般に、トレンチ底面のコーナー部は、ゲート酸化膜成長時の応力で生じた結晶欠陥によって、チャネル領域の移動度低下を招き、電流駆動能力が不十分で、またオフ状態でソース・ドレイン間に耐圧が印加された時にリーク電流が増大する原因となる場合があるが、この第４の変形例によればそのような不具合を回避することができる。したがって、この第４の変形例は、高い電流駆動能力が要求される場合や、リーク電流を減らす必要がある場合に有効である。
【００４５】
また、図２１に示す横型トレンチパワーＭＯＳＦＥＴ６（第５の変形例）のように、ｎ^-拡散領域６０（ｎ^-ドリフト領域）の拡散を深くしてトレンチ底面まで達する構成としてもよい。このようにすれば、チャネル長が短くなるので、高速でかつ低オン抵抗のスイッチングが可能となる。
【００４６】
【発明の効果】
本発明によれば、高耐圧化のために離す必要のあるドリフト領域とチャネル領域がトレンチの側部に沿って垂直方同に形成され、デバイスピッチに必要な領域がソースとドレインのコンタクト領域に限られるため、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチを小さくすることができる。さらには、トレンチの側部にＭＯＳＦＥＴが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスビッチをより小さくして高集積化を図ることができる。
【００４７】
また、本発明によれば、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴのように高耐圧を確保するための厚い酸化膜が不要となるので、この耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さくなる。したがって、従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に比べて、基板と素子の間に生ずる寄生容量が小さくなり、またゲートやソース・ドレイン配線長が短くなることによって寄生の配線抵抗が減るため、スイッチング素子として高速化を実現でき、スイッチング損失が低減する。また、隣接素子へのノイズの影響も低減する。
【００４８】
また、本発明によれば、製造プロセスにおいてトレンチエッチングを１回だけおこなえばよいため、トレンチエッチングを２回おこなう従来の耐圧８０Ｖ用の横型トレンチパワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、歩留りの低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの要部を示す平面図である。
【図２】図１のＩＩ−ＩＩにおける縦断面図である。
【図３】図１のＩＩＩ−ＩＩＩにおける縦断面図である。
【図４】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図５】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図６】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図７】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図８】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図９】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１０】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１１】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１２】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１３】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１４】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１５】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１６】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの変形例の要部を示す縦断面図である。
【図１７】図１６に示す横型トレンチパワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。
【図１８】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの変形例の要部を示す縦断面図である。
【図１９】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの変形例の要部を示す縦断面図である。
【図２０】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの変形例の要部を示す縦断面図である。
【図２１】本発明の実施の形態にかかる横型トレンチパワーＭＯＳＦＥＴの変形例の要部を示す縦断面図である。
【図２２】従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥＴの構成を示す縦断面図である。
【図２３】従来のトレンチＭＯＳＦＥＴの構成を示す縦断面図である。
【図２４】従来の横型トレンチパワーＭＯＳＦＥＴの構成を示す縦断面図である。
【符号の説明】
１，２，３，４，５，６ 横型トレンチパワーＭＯＳＦＥＴ
５０ ｐ^-基板
５１ トレンチ
５２ ゲートポリシリコン（第１の導電体）
５３ ゲート電極
５４ ソース電極
５５ ドレイン電極
５８ ｎ⁺拡散領域（ドレイン領域）
５９ ゲート酸化膜（ゲート絶縁膜）
６０ ｎ^-拡散領域（ドリフト領域）
６１ ｎ⁺拡散領域（ソース領域）
６２ ｐ^-ベース領域
６３ ポリシリコン（第２の導電体）
６５，６６，６７ 層間絶縁膜

Claims (9)

1. 第１導電型の半導体基板に設けられたトレンチと、
   前記トレンチの側部および底面に沿って前記トレンチの内側に形成された均一な厚さのゲート絶縁膜と、
   前記ゲート絶縁膜の内側に形成された第１の導電体と、
   前記第１の導電体に電気的に接続するゲート電極と、
   前記第１の導電体の内側に層間絶縁膜を介して形成された第２の導電体と、
   前記トレンチの底部に形成された第１導電型のベース領域と、
   前記ベース領域内に形成され、かつ前記第２の導電体と電気的に接続する第２導電型のソース領域と、
   前記ソース領域に電気的に接続するソース電極と、
   前記トレンチの外側に形成された第２導電型のドリフト領域および第２導電型のドレイン領域と、
   前記ドレイン領域に電気的に接続するドレイン電極と、
   を具備し、
   活性領域に相当する領域を除く領域にのみ、前記トレンチの底面に沿って前記ゲート絶縁膜の表面上に前記第１の導電体が形成されていることを特徴とする半導体装置。
2. 前記第１の導電体は前記半導体基板表面より低い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ドレイン領域は前記トレンチに隣接して形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記ベース領域は前記トレンチの側部の一部を覆っていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記ソース領域は前記トレンチの側部の一部を覆っていることを特徴とする請求項４に記載の半導体装置。
6. 前記ドリフト領域は前記トレンチの底部の一部を覆っていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
7. 第１導電型の半導体基板の主面側に第２導電型のドリフト領域を形成する工程と、
   前記ドリフト領域および前記半導体基板の一部を選択的に除去してトレンチを形成する工程と、
   前記トレンチの内側に、前記トレンチの側面および底面に沿って均一な厚さのゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の表面に沿って第１の導電体を形成する工程と、
   前記第１の導電体の表面に沿って酸化膜を形成する工程と、
   前記酸化膜の、活性領域に相当する領域を選択的に除去して、活性領域に相当する領域の前記第１の導電体を露出させる工程と、
   活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする工程と、
   前記トレンチの底部に第１導電型のベース領域と第２導電型のソース領域を形成する工程と、
   前記トレンチ内に層間絶縁膜を形成し、活性領域に相当する領域において前記層間絶縁膜の底部およびその下の前記ゲート絶縁膜を除去して前記ソース領域を露出させる工程と、
   前記トレンチ内に、前記ソース領域に電気的に接続する第２の導電体を設ける工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 前記ドリフト領域に第２導電型のドレイン領域を形成する工程と、
   基板表面の層間絶縁膜をさらに形成する工程と、
   基板表面に積層されている層間絶縁膜にコンタクトホールを開口し、前記第１の導電体に電気的に接続するゲート電極、前記第２の導電体に電気的に接続するソース電極、および前記ドレイン領域に電気的に接続するドレイン電極を形成する工程と、
   を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
9. 活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする際に、前記第１の導電体を前記半導体基板表面より低い位置にのみ残るようにオーバーエッチングすることを特徴とする請求項７または８に記載の半導体装置の製造方法。

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