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Die
vorliegende Erfindung betrifft ein elektronisches Bauelement, insbesondere
ein Halbleiterbauelement in Form eines COL-Bauteils (Chip-On-Lead).
Sie betrifft auch ein Verfahren zur Herstellung eines elektronischen
Bauelements, insbesondere eines Halbleiterbauelements.
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Herkömmliche
gehäuste
Halbleiterbauelemente werden durch Verbinden eines Halbleiterbauteils
mit einer Chipinsel eines Flachleiterrahmens mit einem Klebstoff
wie etwa einer Silberpaste hergestellt. Der Flachleiterrahmen ist
durch Bonddrähte
mit dem Halbleiterbauteil verbunden. Das ganze Halbleiterbauelement
ausgenommen äußere Zuleitungen wird
vergossen. Die äußeren Zuleitungen
dienen als externer Anschluss.
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In
jüngster
Zeit hat die Nachfrage nach gehäusten
Halbleiterbauelementen mit höherer
Packungsdichte sowie geringerer Fläche und Dicke zur Entwicklung
von neuen Bauteilen mit verschiedenen Strukturen geführt. Die
neuen Bauteile können
für tragbare
Elektrogeräte
verwendet werden, die geringe Größe und geringes
Gewicht zusammen mit ausgezeichnetem thermischen und elektrischen
Verhalten erfordern.
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Ein
Beispiel eines neuen Bauteils ist ein COL-Bauteil (Chip-On-Lead),
das einen direkt auf einen Flachleiterrahmen montierten Halbleiterchip
beinhaltet. Das COL-Bauteil
ist auch als LOC-Bauteil (Lead-On-Chip) be kannt.
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Aufgabe
der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung
eines elektronischen Bauelements sowie ein elektronisches Bauelement anzugeben,
welche eine weitere Verringerung der Bauelementgröße ermöglichen.
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Diese
Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte
Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
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Erfindungsgemäß wird ein
Verfahren zur Herstellung eines elektronischen Bauelements bereitgestellt,
wobei das Verfahren folgende Schritte aufweist:
- – Bereitstellen
einer Trägerplatte,
- – teilweises
Entfernen der Trägerplatte
unter Ausbilden einer Vertiefung auf einer ersten Oberfläche der
Trägerplatte,
- – Anordnen
eines elektronischen Bauteils in der Vertiefung der Trägerplatte
und
- – selektives
Entfernen mindestens eines Teils einer zweiten Oberfläche der
Trägerplatte,
wobei die zweite Oberfläche
der ersten Oberfläche
gegenüberliegt.
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In
einer bevorzugten Ausführungsform
ist die Trägerplatte
eine Flachleiterrahmenmaterialplatte.
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Die
Flachleiterrahmenmaterialplatte kann einen durchgehenden Oberflächenbereich
aufweisen.
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In
einer weiteren bevorzugten Ausführungsform
ist das elektronische Bauteil ein Halbleiterchip.
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Zudem
ist es möglich,
dass vor dem selektiven Entfernen der zweiten Oberfläche das
elektronische Bauteil in eine Formmasse, insbesondere eine Gehäusemasse,
eingebettet wird.
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Das
teilweise Entfernen der Flachleiterrahmenmaterialplatte kann mittels Ätzen der
Flachleiterrahmenmaterialplatte erfolgen.
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Bevorzugt
erfolgt das selektive Entfernen mindestens eines Teils der zweiten
Oberfläche
der Flachleiterrahmenmaterialplatte mittels selektivem Ätzen der
zweiten Oberfläche
der Flachleiterrahmenmaterialplatte.
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In
einer Ausgestaltung des Verfahrens wird die Vertiefung durch selektives Ätzen der
ersten Oberfläche
der Flachleiterrahmenmaterialplatte ausgebildet.
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Zudem
ist es möglich,
ein Verbindungsmaterial auf dem Halbleiterchip vor dem Anordnen
des Halbleiterchips in der Vertiefung aufzubringen.
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Nach
dem Anordnen des Halbleiterchips in der Vertiefung können mehrere
Drähte
zwischen dem Halbleiterchip und der Flachleiterrahmenmaterialplatte
angebracht werden.
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In
einer Ausführungsform
wird der Halbleiterchip vor dem selektiven Ätzen der zweiten Oberfläche in eine
Formmasse eingebettet.
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Bevorzugt
wird die zweite Oberfläche
selektiv geätzt,
bis die Flachleiterrahmenmaterialplatte fragmentiert ist.
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Die
Flachleiterrahmenmaterialplatte kann dabei zum Ausbilden elektrischer
Verbindungselemente fragmentiert werden.
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In
einer Ausführungsform
weist das Verfahren den Schritt des Beschichtens von Bereichen der fragmentierten
Flachleiterrahmenmaterialplatte auf.
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Die
Flachleiterrahmenmaterialplatte kann ein Metallsubstrat aufweisen.
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Die
Erfindung betrifft auch ein elektronisches Bauelement aufweisend:
- – mehrere
elektrische Verbindungselemente, wobei mindestens eines der elektrischen
Verbindungselemente eine Vertiefung auf einer Oberfläche des
elektrischen Verbindungselements aufweist und
- – ein
in der Vertiefung angeordnetes elektronisches Bauteil.
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Bevorzugt
sind die elektrischen Verbindungselemente Zuleitungen.
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Das
elektronische Bauteil kann ein Halbleiterchip sein.
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In
einer Ausführungsform
weist das elektronische Bauelement eine zwischen dem Halbleiterchip
und der Vertiefung angeordnete Schicht aus Verbindungsmaterial auf.
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Weiterhin
ist es möglich,
dass die Schicht aus Verbin dungsmaterial ein elektrisch isolierendes und
wärmeleitendes
Material aufweist.
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In
einer Ausgestaltung weist das elektronische Bauelement mehrere zwischen
dem Halbleiterchip und den Zuleitungen angebrachte Drähte auf.
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Das
elektronische Bauelement kann eine den Halbleiterchip und mindestens
einen Bereich der Zuleitungen bedeckende Formmasse aufweisen.
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Bevorzugt
ragt mindestens eine der Zuleitungen aus der Formmasse zumindest
teilweise heraus.
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In
einer Ausführungsform
weist das elektronische Bauelement eine Schicht aus leitendem Material
auf, wobei die Schicht aus leitendem Material auf den aus der Formmasse
herausragenden Bereichen der mindestens einen zumindest teilweise
herausragenden Zuleitung angeordnet ist.
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Die
Erfindung betrifft darüber
hinaus ein elektronisches Bauelement, aufweisend eine Zuleitung
mit einer Vertiefung, wobei die Vertiefung ausgebildet ist, einen
Halbleiterchip zu stützen.
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Das
elektronische Bauelement weist bevorzugt ein zwischen der Zuleitung
und dem Halbleiterchip angeordnetes Verbindungsmaterial auf.
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Die
Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
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1 zeigt
eine Ausführungsform
eines Halbleiterbauelements mit einer Ansicht eines Teilbereichs
eines ersten gekapselten COL-Bauteils.
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2 zeigt
ein Flachleiterrahmenmaterial zum Herstellen des Bauteils gemäß 1.
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3 zeigt
das Flachleiterrahmenmaterial gemäß 2 mit einem
Halbleiterchip.
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4 zeigt
das Flachleiterrahmenmaterial gemäß 3 mit einer
geätzten
unterseitigen Oberfläche.
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5 zeigt
eine Ansicht eines Teilbereichs eines zweiten gekapselten COL-Bauteils.
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6 zeigt
eine Vorderansicht eines Teilbereichs eines dritten gekapselten
COL-Bauteils.
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7 zeigt
eine Perspektivansicht des freigelegten dritten COL-Bauteils von
oben.
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8 zeigt
eine Perspektivansicht des dritten COL-Bauteils von unten.
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9 zeigt
eine Perspektivansicht des dritten COL-Bauteils von oben.
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10 zeigt
ein Flussdiagramm von Herstellungsschritten zum Herstellen des dritten
COL-Bauteils gemäß 8.
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11 zeigt
ein Flachleiterrahmenmaterial mit Einbuchtungen auf seiner oberseitigen
Oberfläche.
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12 zeigt
das Flachleiterrahmenmaterial gemäß 11 mit
Vertiefungen auf der oberseitigen Oberfläche.
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13 zeigt
auf dem Flachleiterrahmenmaterial gemäß 12 bereitgestellte
Halbleiterchips
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14 zeigt
mehrere mit den Halbleiterchips gemäß 13 verbundene
Bonddrähte.
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15 zeigt
das Flachleiterrahmenmaterial gemäß 14, das
mit einer Formmasse gekapselt ist.
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16 zeigt
eine unterseitige Oberfläche des
Flachleiterrahmenmaterials gemäß 15,
die mit einer Maske versehen ist.
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17 zeigt
eine Schicht aus leitendem Material, die auf die unterseitige Oberfläche des
Flachleiterrahmenmaterials gemäß 16 aufgebracht ist.
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18 zeigt
die unterseitige Oberfläche
des Flachleiterrahmenmaterials gemäß 17 ohne
die Maske.
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19 zeigt
das Flachleiterrahmenmaterial gemäß 18 mit
geätzter
unterseitigen Oberfläche.
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20 zeigt
das Flachleiterrahmenmaterial gemäß 19, das
aufgetrennt wird.
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21 zeigt
das aufgetrennte Flachleiterrahmenmaterial.
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Die
Figuren sind aufgenommen, um ein eingehenderes Verständnis der
vorliegenden Erfindung zu vermitteln, und sind in diese Beschreibung
aufgenommen und stellen einen Teil dieser dar. Die Figuren veranschaulichen
die Ausführungsformen
der vorliegenden Erfindung und dienen zusammen mit der Beschreibung
der Erläuterung
der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden
Erfindung und viele der damit einhergehenden Vorteile der vorliegenden
Erfindung lassen sich ohne weiteres unter Bezugnahme auf die folgende
ausführliche
Beschreibung besser verstehen. Die Elemente der Figuren sind relativ
zueinander nicht unbedingt maßstabsgetreu.
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In
der folgenden ausführlichen
Beschreibung wird auf die Figuren Bezug genommen, die einen Teil hiervon
bilden und in denen als Veranschaulichung spezifische Ausführungsformen
gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht
werden Richtungsterminologien wie etwa "Oberseite", "Unterseite", "Vorderseite", "Rückseite", "vorderer", "hinterer" usw. unter Bezugnahme
auf die Orientierung der beschriebenen Figuren verwendet. Weil Komponenten
von Ausführungsformen
der vorliegenden Erfindung in einer Reihe verschiedener Orientierungen
positioniert sein können,
wird die Richtungsterminologie zu Zwecken der Darstellung verwendet
und ist in keinerlei Weise beschränkend. Es ver steht sich, dass
andere Ausführungsformen genutzt
und strukturelle oder logische Änderungen vorgenommen
werden können,
ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
Die folgende ausführliche
Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen,
und der Schutzbereich der vorliegenden Erfindung wird durch die
beigefügten
Ansprüche
definiert.
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In
der folgenden Beschreibung werden Details bereitgestellt, um Ausführungsformen
der Erfindung zu beschreiben. Für
den Fachmann ist es jedoch offensichtlich, dass Ausführungsformen
ohne solche Details ausgeführt
werden können.
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1 zeigt
eine Ansicht einer Ausführungsform
eines Halbleiterbauelements mit einem Teilbereich eines ersten gekapselten
COL-Bauteils 10. Das erste gekapselte COL-Bauteil 10 beinhaltet
mehrere Zuleitungsfinger 11 und einen Halbleiterchip 12.
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Die
Zuleitungsfinger 11 weisen an den Enden der Zuleitungsfinger 11 angeordnete
Vertiefungen 18 auf. Die Vertiefung 18 wird auch
als ein vertiefter Abschnitt bezeichnet. Der Halbleiterchip 12 ist auf
einer Vertiefung 18 der Zuleitungsfinger 11 angeordnet.
Einzelne Zuleitungsfinger 11 sind von ihren jeweiligen
benachbarten Zuleitungsfingern 11 getrennt angeordnet.
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Die
Vertiefung 18 ist zur Aufnahme des Halbleiterchips 12 ausgebildet.
Die Vertiefung 18 ermöglicht,
dass der Halbleiterchip 12 auf einer geringeren Höhe angeordnet
wird. Dadurch kann das COL-Bauteil 10 dünner ausgebildet werden. Zudem
trägt die Vertiefung 18 dazu
bei, ein Verschieben des Halbleiterchips 12 zu verhindern
und die Position des Halbleiterchips 12 beizubehalten.
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Die
Zuleitungsfinger 11 bilden elektrische Kontakte oder elektrische
Anschlüsse
zwischen elektrischen Schaltungen des Halbleiterchips 12 und
einer externen Schaltungsanordnung. Der Halbleiterchip 12 weist
elektrische Schaltungen auf, die elektrische Signale von der externen
Schaltungsanordnung empfangen, die elektrischen Signale verarbeiten
und die verarbeiteten Signale an die externe Schaltungsanordnung übertragen.
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In
einem allgemeinen Sinn ist der Zuleitungsfinger 11 ein
elektrisches Verbindungselement. Das elektrische Verbindungselement
kann einen elektrischen Anschluss enthalten. Der Zuleitungsfinger 11 wird
auch als Zuleitung bezeichnet. In einer Ausführungsform ist der Halbleiterchip 12 ein
elektronisches Bauteil. Der Halbleiterchip 12 kann eine
digitale oder analoge Schaltungsanordnung enthalten. Das elektronische
Bauteil kann diskrete elektrische Komponenten wie etwa Widerstände aufweisen.
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Ein
Verfahren zum Herstellen des ersten gekapselten COL-Bauteils 10 ist
in den 2 bis 4 gezeigt. Eine Flachleiterrahmenmaterialplatte 14 wird
bereitgestellt, wie in 2 gezeigt. Die Flachleiterrahmenmaterialplatte 14 besitzt
eine erste Oberfläche 15' und eine zweite
Oberfläche 15'', die der ersten Oberfläche 15' gegenüberliegt.
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Die
erste Oberfläche 15' weist einen
durchgehenden Oberflächenbereich
auf. Der durchgehende Oberflächenbereich
besitzt keinen Durchkontakt, keine Aussparung oder keine Öffnung in
seiner Oberfläche.
Dennoch kann der durchgehende Oberflächenbereich einen Hohlraum
aufweisen. Mit anderen Worten ist der durchgehende Oberflächenbereich nicht
unterbrochen.
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Der
durchgehende Oberflächenbereich
der ersten Oberfläche 15' wird anschließend geätzt, um die
Vertiefung 18 zu bilden, wie in 2 gezeigt.
Danach wird der Halbleiterchip 12 in der Vertiefung 18 der
ersten Oberfläche 15' angeordnet.
Dies ist in 3 gezeigt.
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Danach
wird die zweite Oberfläche 15'' der Flachleiterrahmenmaterialplatte 14 geätzt. Durch
das Ätzen
werden Öffnungen
in der Flachleiterrahmenmaterialplatte 14 gebildet, so
dass ein Bereich des Bodens der Vertiefung 18 entfernt
wird, wobei dieser Bereich ein Bereich der Flachleiterrahmenmaterialplatte 14 ist,
der sich unterhalb des Halbleiterchips 12 befindet. Die Öffnung verbindet
die erste Oberfläche 15' mit der zweiten
Oberfläche 15''. Mit anderen Worten wird die Flachleiterrahmenmaterialplatte 14 aufgetrennt,
um einzelne Zuleitungsfinger 11 auszubilden, wie in 4 gezeigt.
Das Auftrennen der Flachleiterrahmenmaterialplatte 14 wird
auch als Fragmentieren der Flachleiterrahmenmaterialplatte 14 bezeichnet.
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In
einem allgemeinen Sinn ist die Flachleiterrahmenmaterialplatte 14 eine
Art einer Trägerplatte. Die
Trägerplatte
ist zum Ausbilden von elektrischen Verbindungselementen oder Zuleitungsfingern
vorgesehen. Der Prozess des Ätzens
ist eine Art des Entfernens.
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5 zeigt
eine Ansicht eines Teilbereichs eines zweiten gekapselten COL-Bauteils 20.
Komponenten mit den gleichen Funktionen wie in den vorhergehenden
Figuren werden mit den gleichen Bezugszeichen gekennzeichnet und
im Folgenden nicht näher
erörtert.
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Das
zweite gekapselte COL-Bauteil 20 enthält mehrere Zuleitungsfinger 11 und
einen Halbleiterchip 12, die von einer Formmasse 21 bedeckt
sind. Der Halbleiterchip 12 ist auf einer Vertiefung 18 der Zuleitungsfinger 11 angeordnet.
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Die
Formmasse 21 schützt
den Halbleiterchip 12 vor der äußeren Umgebung.
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In
einem allgemeinen Sinn ist die Formmasse 21 eine Art einer
Gehäusemasse.
Die Gehäusemasse
kann ein weiches Gel enthalten.
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Ein
Verfahren zum Herstellen des zweiten gekapselten COL-Bauteils 20 ist
im Folgenden beschrieben. Das Verfahren beinhaltet das Bereitstellen einer
Flachleiterrahmenmaterialplatte 14. Die Flachleiterrahmenmaterialplatte 14 weist
eine erste Oberfläche 15' mit einem durchgehenden
Oberflächenbereich
und eine zweite Oberfläche 15'' auf.
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Anschließend wird
der durchgehende Oberflächenbereich
der ersten Oberfläche 15' geätzt, um die
Vertiefung 18 auszubilden. Der Halbleiterchip 12 wird
dann in der Vertiefung 18 der ersten Oberfläche 15' angeordnet.
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Später wird
die Formmasse 21 auf der Flachleiterrahmenmaterialplatte 14 angeordnet.
Die Formmasse 21 bedeckt den Halbleiterchip 12 und
einen Bereich der ersten Oberfläche 15'. Der durchgehende
Oberflächenbereich
der ersten Oberfläche 15' verhindert,
dass die Formmasse 21 die zweite Oberfläche 15'' erreicht.
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Die
zweite Oberfläche 15'' der Flachleiterrahmenmaterialplatte 14 wird
anschließend
geätzt, um
einzelne Zuleitungsfinger 11 auszubilden.
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Das
Herstellungsverfahren des zweiten gekapselten COL-Bauteils 20 in
der oben gezeigten Reihenfolge vermeidet das sog. "mold bleed", d. h. das Austreten
oder Verbreiten der Formmasse 21 von der ersten Oberfläche 15' auf die zweite
Oberfläche 15''. Bei anderen Verfahren zum Herstellen
des COL-Bauteils 20 erfolgt der Schritt des Ätzens der Flachleiterrahmenmaterialplatte 14 vor
dem Schritt des Bedeckens des Halbleiterchips 12 mit der
Formmasse 21. Die geätzte
Flachleiterrahmenmaterialplatte 14 besitzt Aussparungen,
durch die die Formmasse 21 auf die zweite Oberfläche 15'' austreten kann. Das Austreten
der Formmasse 21 auf die zweite Oberfläche 15'' wird
bei dem obigen Verfahren verhindert, da die Aussparungen während des
Schrittes des Bedeckens des Halbleiterchips 12 nicht vorhanden
sind.
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Die 6 bis 9 zeigen
verschiedene Ansichten eines dritten COL-Bauteils 30. Eine
Gesamtansicht wird durch eine Vorderansicht in 6 dargestellt. 7 zeigt
eine freigelegte Perspektivansicht von oben für eine bessere Darstellung
von internen Teilen des drit ten COL-Bauteils 30. 8 zeigt
eine Perspektivansicht von unten, während 9 eine Perspektivansicht
von oben darstellt.
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Komponenten
mit ähnlichen
Funktionen wie in den vorhergehenden Figuren werden mit ähnlichen
Bezugszeichen gekennzeichnet und im Folgenden nicht näher erörtert.
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Das
dritte COL-Bauteil 30 weist einen Flachleiterrahmen 31 auf.
Der Flachleiterrahmen 31 besitzt mehrere Zuleitungen 33 und 36.
Weitere Zuleitungen 34, 35, 37 und 38 des
Flachleiterrahmens 31 sind am besten in 7 zu
sehen. Die Zuleitungen 34 bis 38 weisen eine Vertiefung 40 auf,
die auf einer Oberseite der Zuleitungen 34 bis 38 vorgesehen
wird.
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Ein
Halbleiterchip 42 wird auf der Vertiefung 40 angeordnet,
wie in 6 und 7 gezeigt. Mehrere Bonddrähte 44 bis 48 werden
zwischen dem Halbleiterchip 42 und den Zuleitungen 33 bis 38 angebracht.
Ein Halbleiterchip-Verbindungsband 50 wird zwischen dem
Halbleiterchip 42 und der Oberseite der Zuleitungen 33, 34, 36 und 37 bereitgestellt. Der
Halbleiterchip 42, die Zuleitungen 33 bis 38 und die
Bonddrähte 44 bis 48 werden
mit einer Formmasse 51 bedeckt.
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Der
Halbleiterchip 42 besitzt eine oberseitige aktive Oberfläche, auf
der mehrere elektrische Schaltungen ausgebildet sind. Die elektrischen
Schaltungen sind durch Kontaktflächen,
die auf der aktiven Oberfläche
angeordnet sind, mit den Bonddrähten 44 bis 48 verbunden.
Die elektrischen Schaltungen und die Kontaktflächen sind in den 6 bis 9 nicht gezeigt.
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Die
Zuleitungen 33 bis 35 können eine erste Reihe bilden,
während
die Zuleitungen 36 bis 38 eine zweite Reihe bilden
können,
wie in 7 gezeigt. Die erste Reihe ist von der zweiten
Reihe durch einen Spalt 52 getrennt. Die Zuleitungen 33 bis 38 weisen ähnliche
Profile und ähnliche
Höhen auf.
Teile der Zuleitungen 33 bis 38 ragen abwärtsgerichtet
aus der Formmasse 51 heraus, wie in 6 und 8 zu
sehen.
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Eine
Schicht 53 aus leitendem Material, NiAu (Nickel-Gold), wird auf unterseitigen
Oberflächen
der Zuleitungen 33 bis 38 vorgesehen, wie in 6 und 8 gezeigt.
Die leitende Schicht 53 ist ausreichend groß, so dass
für ein
elektrisches Testen Testsonden keine hohe Präzision zum Kontaktieren der leitenden
Schicht 53 während
des elektrischen Testens erfordern. Kontaktbereiche 55 werden
auf oberseitigen Oberflächen
der Zuleitungen 33 bis 38 bereitgestellt. Die
Kontaktbereiche 55 sind durch die Bonddrähte 44 bis 48 mit
dem Halbleiterchip 42 verbunden.
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Wie
in 7 dargestellt, wird die Zuleitung 33 durch
den Bonddraht 44 mit dem Halbleiterchip 42 verbunden,
während
die Zuleitung 34 durch den Bonddraht 45 mit dem
Halbleiterchip 42 verbunden wird. In ähnlicher Weise wird die Zuleitung 36 durch den
Bonddraht 46 mit dem Halbleiterchip 42 verbunden.
Die Zuleitung 37 wird durch die Bonddrähte 47 und 48 mit
dem Halbleiterchip 42 verbunden. Die Bonddrähte 44, 45 und 46 enthalten
Goldmaterial, wohingegen die Bonddrähte 47 und 48 Aluminiummaterial
aufweisen.
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Das
Halbleiterchip-Verbindungsband 50 ist auf der Unterseite
des dritten COL-Bauteils 30 freigelegt, wie in 8 gezeigt.
Das freigelegte Halbleiterchip-Verbindungsband 50 besitzt
eine teilweise rechteckige Form. Die Zuleitungen 33, 34, 36 und 37 bedecken
Teile des Halbleiterchip-Verbindungsbandes 50.
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Teile
der Zuleitungen 33 bis 38 ragen abwärtsgerichtet
aus der Formmasse 51 heraus. Die Zuleitung 33, 34, 35, 36, 37 oder 38 ist
von ihrer benachbarten Zuleitung 33, 34, 35, 36, 37 oder 38 getrennt
angeordnet. Die Zuleitungen 33 bis 38 weisen Einbuchtungen 57 und 58 auf,
wie in 6 und 8 gezeigt. Die Einbuchtungen 57 und 58 besitzen
eine teilweise zylindrische Form.
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Wie
in 9 zu sehen, besitzt die Formmasse 51 eine
im Wesentlichen kubische Form. Die Formmasse 51 umschließt den Halbleiterchip 42, den
Flachleiterrahmen 31 und die Bonddrähte 44 bis 48,
sodass diese Teile nicht sichtbar sind. Die Formmasse 51 bedeckt
auch die Zuleitungen 33 bis 38 derart, dass Teile
der Zuleitungen 33 und 38 nicht von der Formmasse 51 bedeckt
sind.
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Die
Vorsprünge
der Zuleitungen 33 bis 38 gestatten eine leichte
elektrische Kontaktierung mit externen Anschlüssen, wie etwa Kontaktflächen einer
Leiterplatte. Das Material der leitenden Schicht 53 sorgt
für einen
guten elektrischen Kontakt zwischen den externen Anschlüssen und
den Zuleitungen 33 bis 38.
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Das
Halbleiterchip-Verbindungsband 50 weist ein wärmeleitendes
Material zum Abführen
von Wärme
von dem im Betrieb befindlichen Halbleiterchip 42 über die
Zulei tungen 33, 34, 36 und 37 auf.
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In
einem allgemeinen Sinn sind die Zuleitungen 33 bis 38 eine
Art von Zuleitungsfingern. Die Formmasse ist eine Art von Gehäusemasse.
Die Bonddrähte 44 bis 48 sind
eine Art von Drähten.
Das Halbleiterchip-Verbindungsband 50 ist
eine Art einer Schicht aus Verbindungsmaterial.
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Das
Flachleiterrahmenmaterial 31 kann in Form eines vorplattierten
Rahmens (PPF – Pre-Plated
Frame) mit der leitenden Schicht 53 vorliegen. Die leitende
Schicht 53 kann anderes leitendes Material wie etwa Nickel-Palladium-Gold (NiPdAu)
enthalten. Die Bonddrähte 44 bis 46 können Aluminiummaterial
anstelle von Goldmaterial aufweisen, während die Bonddrähte 47 und 48 Goldmaterial
anstelle von Aluminiummaterial enthalten können. Die Bonddrähte 44 bis 48 können das
gleiche Material anstelle von verschiedenen Materialien aufweisen.
Die Bonddrähte 44 bis 48 können durch
Ball-Bonding- oder Wedge-Bonding-Technik mit dem Flachleiterrahmen 31 oder
dem Halbleiterchip 42 verbunden werden. Das Halbleiterchip-Verbindungsband 50 kann
einen Halbleiterchip-Verbindungskleber wie etwa Epoxidkleber aufweisen.
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Die
einzelnen Teile des dritten COL-Bauteils 30 besitzen verschiedene
Funktionen. Der Flachleiterrahmen 31 bietet eine stützende Struktur
für den Halbleiterchip 42,
das Halbleiterchip-Verbindungsband 50 und die Bonddrähte 44 bis 48.
Die Vertiefung 40 ist vorgesehen, den Halbleiterchip 42 aufzunehmen
und bietet eine Stütze
für den
Halbleiterchip 42. Der Halbleiterchip 42 bietet
Elektronikfunktionen des dritten COL- Bauteils 30, die das Verarbeiten
von analogen Signalen oder digitalen Signalen beinhalten.
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Das
Goldmaterial der Bonddrähte 44 bis 46 ermöglicht eine
leichte Anbringung der Bonddrähte 44 bis 46 an
dem Halbleiterchip 42. Das Aluminiummaterial der Bonddrähte 47 und 48 gestattet,
dass die Bonddrähte 47 und 48 einen
dickeren Durchmesser für
den Transport einer hohen elektrischen Stromdichte ohne Auferlegung
von hohen Kosten besitzen. Die Bonddrähte 44 bis 48 bieten
elektrische Verbindungswege zwischen dem Halbleiterchip 42 und
einem externen Substrat wie etwa einer Leiterplatte (PCB) durch
die Zuleitungen 33, 34, 36 und 37.
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Die
Zuleitungen 33 bis 38 stellen externe elektrische
Anschlüsse
des dritten COL-Bauteils 30 dar. Das Bonden der Bonddrähte 47 und 48 auf
die gleiche Zuleitung 37 gestattet das Übertragen einer größeren Strommenge
zwischen der Zuleitung 37 und dem Halbleiterchip 42.
Das Halbleiterchip-Verbindungsband 50 isoliert den Halbleiterchip 42 elektrisch
von den Zuleitungen 33, 34, 36 und 37 und
leitet von dem Halbleiterchip 42 erzeugte Wärme ab.
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Die
leitende Schicht 53 schützt
den Flachleiterrahmen 31 vor Oxidation. Die leitende Schicht 53 stellt
auch einen guten elektrischen Kontakt zu einem externen Substrat
und gute Haftung zu dem externen Substrat bereit. In dem Fall, dass
Lot aufgebracht wird, diffundiert das Goldmaterial der leitenden Schicht 53 während eines
Aufschmelzprozesses in das Lot und unterstützt das Verbinden des dritten COL-Bauteils 30 mit
dem externen Substrat.
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Die
Formmasse 51 ist zum Schutz interner Teile des dritten
COL-Bauteils 30 vor der externen Umgebung, wie etwa vor
Wärme,
elektrischer Entladung und mechanischen Erschütterungen, vorgesehen. Die
internen Teile beinhalten die Zuleitungen 33 bis 38,
den Halbleiterchip 42 und die Bonddrähte 44 bis 48 zusammen
mit dem Halbleiterchip-Verbindungsband 50. Zudem sichert
die Formmasse 51 die internen Teile des dritten COL-Bauteils 30 und
verhindert, dass sich die internen Teile verschieben.
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10 zeigt
ein Flussdiagramm 60 der Herstellungsschritte 61 bis 71 zum
Herstellen des dritten COL-Bauteils 30 der 6 bis 9.
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Das
Flussdiagramm 60 beginnt mit dem Schritt 61 des
Bereitstellens eines Flachleiterrahmenmaterials mit Einbuchtungen
auf seiner oberseitigen Oberfläche.
Die Einbuchtungen werden auch als Einprägungen und die oberseitige
Oberfläche
als obere Oberfläche
bezeichnet. Der Schritt 62 des Ätzens des Flachleiterrahmenmaterials
zum Ausbilden von kubischen Vertiefungen auf der oberseitigen Oberfläche ist
dann vorgesehen. Der Schritt 64 des Befestigens bzw. Montierens
von Halbleiterchips in den Vertiefungen ist nach dem Schritt 62 angeordnet. Die
Halbleiterchips werden auch als sogenannte "Dies" bezeichnet.
Der Schritt 65 des Verbindens der Halbleiterchips mit Bonddrähten ist
nach dem Schritt 64 angeordnet.
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Der
Schritt 68 des Kapselns der Halbleiterchips mit einer Formmasse
folgt dem Schritt 65. Der Schritt 69 des Plattierens
einer leitenden Schicht auf einer unterseitigen Oberfläche des
Flachleiterrahmenmaterials ist nach dem Schritt 68 angeordnet. Die
unterseitige Oberfläche
wird auch als Bodenoberfläche
bezeichnet. Der Schritt 70 des Ätzens der unterseitigen Oberfläche des
Flachleiterrahmenmaterials zum Ausbilden von Zuleitungen ist nach
dem Schritt 69 angeordnet. Der Schritt 71 des
Auftrennens des Flachleiterrahmenmaterials ist nach dem Schritt 70 vorgesehen.
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In
einem allgemeinen Sinn können
die oben erwähnten
Schritte geändert
werden. Beispielsweise kann der Schritt 62 des Ätzens den
Schritt des Bereitstellens der Einbuchtungen auf dem Flachleiterrahmen
beinhalten.
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Ein
Verfahren zum Herstellen des dritten COL-Bauteils 30 ist in den 11 bis 21 gezeigt. Eine
Flachleiterrahmenmaterialplatte 74 wird bereitgestellt,
wie in 11 gezeigt. Die Flachleiterrahmenmaterialplatte 74 enthält eine
Kupferlegierungsplatte mit einer gleichförmigen Dicke. Die Flachleiterrahmenmaterialplatte 74 besitzt
eine durchgehende unterseitige Oberfläche 75 und eine durchgehende oberseitige
Oberfläche 76,
die der unterseitigen Oberfläche 75 gegenüberliegt.
Die durchgehende oberseitige Oberfläche 76 oder die durchgehende unterseitige
Oberfläche 75 besitzt
keinen Durchkontakt, keine Aussparung oder keine Öffnung darin.
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Danach
werden Einbuchtungen 77 auf der oberseitigen Oberfläche 76 ausgebildet.
Die Ausbildung der Einbuchtungen 77 erfolgt durch einen
chemischen Ätzprozess.
Eine säurebeständige Maske wird
zuerst auf der Obersei te der Kupferlegierungsplatte bereitgestellt.
Die Maske besitzt Öffnungen,
die Positionen der Einbuchtungen 77 entsprechen.
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Die
Maske wird ausgebildet, indem eine Photolackschicht auf der oberseitigen
Oberfläche 76 der Flachleiterrahmenmaterialplatte 74 aufgebracht
wird. Ultraviolettlicht (UV) wird später für eine vorbestimmte Dauer durch
eine Photomaske auf die Photolackschicht aufgestrahlt. Dies bewirkt,
dass Bereiche des Photolacks, die dem UV-Licht ausgesetzt werden, aushärten. Die
nicht ausgehärteten
Bereiche werden später
entfernt. Die ausgehärteten
Bereiche bilden die Maske. Mit anderen Worten wird ein Bild auf
die Photolackschicht übertragen.
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Die
Kupferlegierungsplatte wird dann für eine vorbestimmte Dauer in
ein Säurebad
wie etwa Eisenchloridsäure
(FeCl3) eingetaucht. Die Öffnungen
legen Bereiche der Flachleiterrahmenmaterialplatte 74,
die durch die Säure
entfernt werden sollen, frei. Das Entfernen bildet die Einbuchtungen 77 auf der
Flachleiterrahmenmaterialplatte 74. Danach wird die Kupferlegierungsplatte
aus dem Säurebad
entfernt. Die Maske und etwaige Restsäure werden später durch
ein Mittel wie etwa Aceton entfernt.
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Dieser
Prozess erzeugt Einbuchtungen 77, die in einer Gitterstruktur
verteilt sind, wobei die Einbuchtungen 77 an Verbindungsstellen
der Gitterstruktur vorgesehen sind. Die Einbuchtungen 77 besitzen
eine spezielle Dicke und eine teilweise zylindrische Form. Die Einbuchtungen 77 befinden
sich in einem gleichen Abstand von der unterseitigen Oberfläche 75.
Geometrische Ach sen der Einbuchtungen 77 sind in 11 als
Längsachsen
dargestellt.
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Die
Einbuchtungen 77 werden in späteren Schritten des Herstellungsprozesses
verwendet, um die Flachleiterrahmenmaterialplatte 74 zu
positionieren oder auszurichten.
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Wie
in 12 dargestellt, wird die oberseitige Oberfläche 76 der
Flachleiterrahmenmaterialplatte 74 danach geätzt, um
die Vertiefungen 40 auszubilden. Dieser Ätzschritt
zum Ausbilden der Vertiefungen 40 ist ähnlich dem oben erwähnten Ätzprozess zum
Ausbilden der Einbuchtungen 77.
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Die
geätzte
oberseitige Oberfläche 76 wird einem
Entfernen von Teilen der Flachleiterrahmenmaterialplatte 74 unterzogen.
Die ungeätzte
oberseitige Oberfläche 76 bildet
die Kontaktbereiche 55.
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Das
Halbleiterchip-Verbindungsband 50 wird auf einem Wafer
bereitgestellt, der mehrere Halbleiterchips 42 enthält. Der
Wafer wird dann zersägt,
um den Halbleiterchip 42 von seinem benachbarten Halbleiterchip 42 zu
trennen. Das Zersägen
trennt auch das Halbleiterchip-Verbindungsband 50,
das an den Halbleiterchips 42 angebracht ist. Das Halbleiterchip-Verbindungsband 50 ist
auf einer unterseitigen Oberfläche
des Halbleiterchips 42 angeordnet.
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Die
Halbleiterchips 42 werden später auf den Vertiefungen 40 angeordnet,
wie in 13 dargestellt. Die Platzierung
erfolgt unter Verwendung einer präzisen Halbleiterchip-Platzierungsmaschine.
Das Halbleiterchip-Verbindungsband 50 befestigt den Halbleiterchip 42 an
der Vertiefung 40 und verhindert, dass sich der Halbleiterchip 42 verschiebt.
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Danach
werden mehrere Bonddrähte 44 bis 48 zwischen
den Halbleiterchips 42 und den Kontaktbereichen 55 unter
Verwendung einer Drahtbondmaschine angebracht. Dies ist in 14 dargestellt.
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Die
Flachleiterrahmenmaterialplatte 74 wird später von
der Formmasse 51 bedeckt, wie in 15 dargestellt.
Der Bedeckungsprozess beinhaltet das Anordnen der Flachleiterrahmenmaterialplatte 74 innerhalb
einer Form. Wenn sich die Form in einem geschlossen Zustand befindet,
wird die geschmolzene Formmasse 51 bei einer hohen Temperatur
in einen oberen Bereich der Form eingespritzt. Die geschmolzene
Formmasse 51 fließt
innerhalb der Form und bedeckt die Halbleiterchips 42 und
die Bonddrähte 44 bis 48.
Die geschmolzene Formmasse 51 wird durch die oberseitige
Oberfläche 76 der
Flachleiterrahmenmaterialplatte 74 daran gehindert, den
unteren Teil der Flachleiterrahmenmaterialplatte 74 zu
erreichen. Es tritt keine Formmasse 51 auf die unterseitige Oberfläche 75 der
Flachleiterrahmenmaterialplatte 74 aus.
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Danach
wird die Formmasse 51 gekühlt. Durch das Kühlen kann
die Formmasse in einen festen Zustand zurückkehren. Die Formmasse 51 enthält ein Formtrennmittel
zum leichten Entfernen der gekapselten Flachleiterrahmenmaterialplatte 74 aus der
Form. Die kapselnde Formmasse 51 wird dann einem Nachformhärten unterzogen,
um die Viskosität der
kapselnden Formmasse 51 zu erhöhen.
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Wie
in 16 dargestellt, wird anschließend eine Maske 78 zum
Ausbilden der leitenden Schicht 53 auf der unterseitigen
Oberfläche 75 der
Flachleiterrahmenmaterialplatte 74 vorgesehen. Die Maske 78 weist Öffnungen
auf, durch die die unterseitige Oberfläche 75 der Flachleiterrahmenmaterialplatte 74 freigelegt
und damit nicht bedeckt ist.
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Die
leitende Schicht 53 aus NiAu-Material wird danach auf die
unterseitige Oberfläche 75 der Flachleiterrahmenmaterialplatte 74 aufgebracht.
Die leitende Schicht 53 wird auf den freigelegten Bereichen
der unterseitigen Oberfläche 75 aufgebracht. Dies
ist in 17 dargestellt. Das Aufbringen
erfolgt durch sequentielles Eintauchen der Flachleiterrahmenmaterialplatte 74 in
eine Reihe von nasschemischen Bädern.
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Danach
wird die Maske 78 entfernt, wie in 18 dargestellt.
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Die
unterseitigen Oberfläche 75 der
Flachleiterrahmenmaterialplatte 74 wird später geätzt, um das
Halbleiterchip-Verbindungsband 50 freizulegen, wie in 19 dargestellt.
Die leitende Schicht 53 aus NiAu-Material wirkt als eine Ätzstoppmaske
für diesen Ätzprozess.
Die Schicht 53 aus NiAu-Material besitzt eine Ätzbeständigkeitseigenschaft.
Das Goldmaterial ist gegenüber Ätzen durch
Säure beständig. Der Ätzprozess
erzeugt Aussparungen 52 auf der unterseitigen Oberfläche 75 der
Flachleiterrahmenmaterialplatte 74 und legt Teile der unterseitigen
Oberfläche
des Halbleiterchip- Verbindungsbandes 50 frei. Die
Aussparungen 52 verbinden die unterseitige Oberfläche 75 mit
der oberseitigen Oberfläche 76.
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Die
geätzte
Flachleiterrahmenmaterialplatte 74 wird dann aufgetrennt,
um getrennte COL-Bauteile 30 auszubilden, wie in 20 dargestellt.
Das Auftrennen erfolgt durch Sägen
entlang von Sägespuren 80.
Die Sägespuren 80 verlaufen
von der oberseitigen Oberfläche
der Formmasse 51 zu den Einbuchtungen 77 und zu
der unterseitigen Oberfläche 75 der Flachleiterrahmenmaterialplatte 74.
Das Sägen trennt
die Formmasse 51 und die geätzte Flachleiterrahmenmaterialplatte 74 auf,
um getrennte COL-Bauteile 30 auszubilden.
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Die
getrennten COL-Bauteile 30 sind in 21 dargestellt.
Die dritten COL-Bauteile 30 können einem weiteren Verpacken
und elektrischem Testen in einem späteren Schritt unterzogen werden, um
sicherzustellen, dass die dritten COL-Bauteile 30 die Packungs-
und Bauelementspezifikationen erfüllen.
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Das
oben erwähnte
Verfahren hält
die Formmasse 51 an der oberseitigen Oberfläche 76 des Flachleiterrahmens 31 und
verhindert vorteilhafterweise, dass die Formmasse 51 die
unterseitige Oberfläche 75 erreicht.
Somit wird ein "mold
bleed" vermieden.
Zudem liefert das Verfahren die Vertiefung 40 zum Sichern
der Halbleiterchips 42 und ordnet die Halbleiterchips 42 in
einer geringeren Höhe
an.
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In
einem allgemeinen Sinn können
viele andere Ätztechniken
verwendet werden, um die oben erwähnten Ätzpro zesse zu ersetzen. Die
Einbuchtungen 77 können
durch eine Stanzmaschine anstatt durch Ätzen bereitgestellt werden.
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Wenngleich
die obige Beschreibung viele Details enthält, sollten diese nicht so
ausgelegt werden, dass sie den Schutzbereich der Ausführungsformen
beschränken,
sondern lediglich eine Darstellung der gezeigten Ausführungsformen
liefern. Insbesondere sollten die oben angeführten Vorteile der Ausführungsformen
nicht so ausgelegt werden, dass sie den Schutzbereich der Ausführungsformen
beschränken,
sondern lediglich, um mögliche
Errungenschaften zu erläutern,
wenn die beschriebenen Ausführungsformen
in die Praxis umgesetzt werden. Somit sollte der Schutzbereich der
Ausführungsformen
durch die Ansprüche
statt durch die angegebenen Beispiele bestimmt werden.