-
Integrierte Schaltungschips werden üblicherweise in einem Baustein eingeschlossen, der Schutz vor Umgebungsbedingungen bietet und elektrische Zusammenschaltung zwischen dem Chip und einer anderen elektrischen Komponente wie etwa einer gedruckten Leiterplatte oder einer Mutterplatine ermöglicht. Ein Halbleiterbaustein enthält einen tragenden Systemträger, einen elektrisch an den Systemträger gekoppelten Chip und über eine Oberfläche des Systemträgers und des Chips ausgeformtes Kapselungsmaterial. Das Kapselungsmaterial definiert somit eine obere äußere Oberfläche des Bausteins, während eine zweite nicht kapselnde Oberfläche des Systemträgers eine untere äußere Oberfläche des Bausteins definiert, die konfiguriert ist, an eine gedruckte Leiterplatte gekoppelt zu werden.
-
Der Systemträger liefert eine Stützstruktur für den Baustein. QFN (Quad Flat No Lead) und DFN (Dual Flat No Lead) sind drahtlose Bausteine, wo sich der Systemträger innerhalb des Bausteins befindet und von dem Kapselungsmaterial eingeschlossen ist. Wenn der Baustein vereinzelt oder von seinem Träger getrennt wird, werden Enden des Systemträgers freigelegt. Eine Fläche des Bausteins wird schließlich beispielsweise mit Lot an einer gedruckten Leiterplatte oder einer Mutterplatine angebracht. In einigen Fällen verbindet sich Lot nicht gut mit den freigelegten Systemträgerenden des vereinzelten Bausteins und bildet keine akzeptable Lothohlnaht entlang von Kanten des Bausteins. Inakzeptable Hohlkehlen oder unvollkommene Hohlkehlen sind mit einer inakzeptablen oder unvollkommenen elektrischen Verbindung zwischen dem Baustein (und schließlich dem Chip) und der gedruckten Leiterplatte oder der Mutterplatine assoziiert.
-
US 2007/0176267 A1 lehrt, eine Beschichtung eines Aluminium-Systemträgers erst nach einer Vereinzelung der Bausteine vorzunehmen.
-
US 2004/0238923 A1 und
US 6 608 366 B1 zeigen jeweils Rahmen, bei denen Zuleitungen in Bereichen, in denen beim Vereinzeln eine Abtrennung erfolgt, eingekerbt sind. Eine Plattierung des Rahmens erfolgt vor dem Vereinzeln aber nach dem Anbringen der Einkerbungen. Damit sind nach dem Vereinzeln Teilbereiche der exponierten Enden des Systemträgers plattiert, andere Teilbereiche sind ohne Plattierung.
-
Aus diesen und weiteren Gründen besteht ein Bedarf an der vorliegenden Erfindung.
-
Ein Verfahren zum Vereinzeln eines Halbleiterbauelements umfasst die Merkmale gemäß Anspruch 1.
-
Eine nicht erfinderische Variante stellt ein Halbleiterbauelement bereit, das folgendes enthält: einen vereinzelten Halbleiterbaustein mit einem Systemträger, wobei ein Chip elektrisch an den Systemträger gekoppelt ist, Kapselungsmaterial, das den Chip und einen Abschnitt des Systemträgers bedeckt und eine Materialschicht, die über gegenüberliegenden Enden des Systemträgers angeordnet ist. Der Systemträger enthält eine erste Fläche und eine gegenüberliegende zweite Fläche, wobei die erste und zweite Fläche zwischen gegenüberliegenden Enden des Systemträgers verlaufen, wobei die zweite Fläche konfiguriert ist, elektrisch mit einer Leiterplatte zu koppeln. Der Chip ist elektrisch an die erste Fläche gekoppelt. Das Kapselungsmaterial bedeckt den Chip und die erste Fläche des Systemträgers. Die Materialschicht ist konfiguriert, die Lötbarkeit des vereinzelten Halbleiterbausteins an die Leiterplatte zu verbessern.
-
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
-
1 ist eine Perspektivansicht eines vereinzelten Halbleiterbausteinbauelements erhalten gemäß einer Ausführungsform des Verfahrens.
-
2 ist eine Bodenansicht des in 1 gezeigten vereinzelten Halbleiterbausteinbauelements.
-
3 ist eine Querschnittsansicht des vereinzelten Halbleiterbausteinbauelements entlang der Linie 3-3 von 1.
-
4 ist eine Bodenansicht eines Rahmens, der einem Halbleiterbaustein-Fabrikationsprozess unterzogen wird, wobei der Rahmen mehrere Systemträger gemäß einer Ausführungsform enthält.
-
5 ist ein Fabrikations-Flussdiagramm zum Verarbeiten von vereinzelten Halbleiterbaustein-Bauelementen gemäß einer Ausführungsform.
-
6 ist eine Perspektivansicht einer Halbleiterbaugruppe mit einem vereinzelten Halbleiterbaustein-Bauelement, an einer gedruckten Leiterplatte angebracht, erhalten gemäß einer Ausführungsform des Verfahrens.
-
7 ist eine Querschnittsansicht der Halbleiterbaugruppe von 6, die eine Hohlkehle aus Lot darstellt, mit der Kanten des vereinzelten Halbleiterbauelementbausteins benetzt sind.
-
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet.
-
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
-
Ein vereinzelter drahtloser Halbleiterbaustein wird bereitgestellt, der konfiguriert ist, verbesserte Lötbarkeit zu Leiterplatten und/oder Mutterplatinen aufzuweisen. Unten beschriebene Ausführungsformen des Verfahrens stellen einen vereinzelten Halbleiter-QFN-(Quad Flat No-Lead) oder einen DEN(Dual Flat No-Lead)-Baustein bereit, der von seinem Verarbeitungsrahmen getrennt ist, der konfiguriert ist zum Anbringen an einer gedruckten Leiterplatte und ein Plattierungsmaterial enthält, das über vorvereinzelten Enden eines Systemträgers und einer zweiten Fläche des Systemträgers angeordnet ist. Bei einer Ausführungsform des Verfahrens ist das Plattierungsmaterial über Enden des Systemträgers entlang Seiten des Bausteins und entlang mindestens der unteren Oberfläche des Bausteins angeordnet, wobei das Plattierungsmaterial konfiguriert ist, eine Affinität für Lot zu besitzen, wie etwa ein Zinnlot oder Legierungen von Zinnlot. Eine Ausführungsform des Verfahrens stellt einen vereinzelten Halbleiterbaustein bereit mit Plattierungsmaterial, auf Seiten des Bausteins angeordnet, das bevorzugt mit dem Lot benetzt, um die Lötbarkeit des Bausteins an die Leiterplatte zu verbessern. Die verbesserte Lötbarkeit wird gekennzeichnet durch Hohlkehlen aus Lot, die sich gleichmäßig entlang Seitenkanten des Bausteins anlagern.
-
1 ist eine Perspektivansicht eines vereinzelten Halbleiterbausteinbauelements 20 gemäß einer Ausführungsform des Verfahrens. Das vereinzelte Halbleiterbausteinbauelement 20 (Baustein 20) enthält ein Kapselungsmaterial 22, das einen Chip 24 bedeckt, der elektrisch an einem Systemträger 26 gekoppelt ist, und über einem Abschnitt der Seiten 34 angeordnetes Plattierungsmaterial 28. Bei einer Ausführungsform ist Plattierungsmaterial 28 über vorvereinzelten Enden (90, 92, 94, 96 von 4) und einer unteren Oberfläche (42 in 2) des Systemträgers 26 angeordnet. Der Baustein 20 ist wie dargestellt entlang einem jeweiligen Ende 30 von vier Haltestegen 32 vereinzelt (d. h. vollständig von einem tragenden Substrat getrennt). Das Ende 30 der Haltestege 32 wurde abgetrennt und ist nicht von Plattierungsmaterial 28 bedeckt.
-
Der vereinzelte Baustein 20 ist dadurch gekennzeichnet, dass nur ein kleiner Flächeninhalt am Ende 30 der Haltestege 32 nicht durch Plattierungsmaterial 28 bedeckt ist. Die Seiten 34 des Bausteins 20 enthalten einen Abschnitt aus Kapselungsmaterial 22 und Plattierungsmaterial 28, Zuleitungen (nicht sichtbar) des Systemträgers 26 bedeckend. Der Systemträger 26 wird somit im wesentlichen durch Kapselungsmaterial 22 und/oder Plattierungsmaterial 28 bedeckt und ist gegenüber unerwünschten oxidativen Reaktionen geschützt, die potentiell auf freigelegten Abschnitten des Systemträgers 26 entstehen. Das Plattierungsmaterial 28 ist so ausgewählt und konfiguriert, dass eine derartige Oxidation minimiert und die Lötbarkeit des Bausteins 20 an andere Elektronikkomponenten wie etwa Leiterplatten verbessert wird.
-
2 ist eine Bodenansicht des Bausteins 20. Kapselungsmaterial 22 und Plattierungsmaterial 28 kapseln (d. h. bedecken) zusammen im Wesentlichen den ganzen Systemträger 26 (1). In der Ansicht von 2 ist der Systemträger 26 durch Kapselungsmaterial 22 und Plattierungsmaterial 28 eingeschlossen. Die Hauptoberflächen der Haltestege 32 und alle Zuleitungen 40 und die Fläche 42 sind durch Plattierungsmaterial 28 bedeckt (und nicht sichtbar), doch sind die Haltestege 32, die Zuleitungen 40 und die Fläche 42 in der Bodenansicht von 2 umrissen, um ihre Beziehung zum Systemträger 26 zu verdeutlichen. Bei einer Ausführungsform enthält der Systemträger 26 Haltestege 32, Zuleitungen 40 und eine Fläche 42, die jeweils äußere Abschnitte besitzt, die durch Plattierungsmaterial 28 bedeckt sind. Die Haltestege 32 sind bereitgestellt, um den Systemträger 26 durch die in 4 beschriebene Verarbeitung zu stützen und zu tragen. Die Zuleitungen 40 liefern Eingangs-/Ausgangsanschlüsse, die zur elektrischen Verbindung mit dem Chip 24 (1) geeignet sind. Bei einer Ausführungsform sind zwischen etwa 4 und 156 Zuleitungen vorgesehen, je nachdem, ob der Systemträger 26 ein QFN- oder DFN-Systemträger ist. Die Fläche 42 stellt eine Bondingoberfläche bereit, die zum Anbringen des Bausteins 20 an Leiterplatten und Mutterplatinen geeignet ist. Bei einer Ausführungsform sind mindestens die äußeren Abschnitte der Zuleitungen 40 und der Fläche 42 durch Plattierungsmaterial 28 plattiert und somit vor Oxidation geschützt und für eine verbesserte Lötbarkeit und verbesserte elektrische Verbindung zu anderen elektrischen Bauelementen konfiguriert.
-
3 ist eine Querschnittsansicht des vereinzelten Halbleiterbausteinbauelements 20 entlang der Linie 3-3 von 1. Bei einer Ausführungsform enthält der Chip 24 eine aktive Oberfläche 50 und eine zweite Oberfläche 52 gegenüber der aktiven Oberfläche 50; der Systemträger 26 enthält eine erste Fläche 60 gegenüber der zweiten Fläche 42 und der Baustein 20 enthält ein Die-Attach-Material 70, zwischen die zweite Oberfläche 52 des Chips 24 und die zweite Fläche 60 des Systemträgers 26 gekoppelt. Bei einer Ausführungsform ist die aktive Oberfläche 50 des Chips 24 durch einen oder mehrere Drähte 80 elektrisch an den Systemträger 26 gekoppelt.
-
Bei einer Ausführungsform ist der Chip 24 an einen Systemträger 26 in einem Die-Attach-Prozess gekoppelt unter Verwendung von Die-Attach-Material 70, und Drähte 80 sind in einem in der Technik bekannten Drahtbondingprozess zwischen den Chip 24 und den Systemträger 26 gekoppelt. Bei einer Ausführungsform ist das Die-Attach-Material 70 ein elektrisch leitender Kleber, der den Chip 24 mit der ersten Fläche 60 des Systemträgers 26 verbindet. Bei einer Ausführungsform ist das Die-Attachment-Material ein doppelseitiges elektrisch leitendes Klebeband, wenngleich auch andere geeignete Kleber und Formen von Klebern akzeptabel sind. Bei einer Ausführungsform ist das Die-Attach-Material 70 ein elektrisch isolierender Kleber, der den Chip 24 mit der ersten Fläche 60 des Systemträgers 26 verbindet. Bei einer Ausführungsform beinhalten die Drähte 80 Golddrähte, Silberdrähte, Platindrähte, Kupferdrähte oder andere geeignete Drähte, die konfiguriert sind, die aktive Oberfläche 50 des Chips 24 elektrisch mit dem Systemträger 26 zu verbinden.
-
Bei einer Ausführungsform des Verfahrens bedeckt nach dem Herstellen und Vereinzeln des Bausteins 20 das Kapselungsmaterial 22 den Chip 24, die erste Fläche 60 des Systemträgers 26 und Drähte 80, und Plattierungsmaterial 28 bedeckt mindestens gegenüberliegende Enden 90, 92 des Systemträgers 26 und der Fläche 42. Plattierungsmaterial 28 minimiert oder eliminiert die Oxidation des Systemträgers 26 und wird ausgewählt, um bevorzugt Lot zu benetzen oder damit zu bonden, das beim Anbringen des Bausteins 20 an Leiterplatten und anderen Bauelementen verwendet wird, wodurch die Lötbarkeit des Bausteins 20 an Leiterplatten verbessert wird.
-
Bei einer Ausführungsform enthält das Kapselungsmaterial 22 Epoxid, vernetzendes Polymer, vernetztes Polymer, Harz wie etwa formbares Harz oder anderes elektrisch isolierendes Material, das sich zum Ausformen und/oder Kapseln des Chips 24 eignet (1). Der Chip 24 enthält Halbleiterchips im allgemeinen und kann einen beliebigen Chip enthalten, der sich zur Verwendung in einem Halbleiterbaustein eignet, wie etwa Logikchips, Leistungschips, Metalloxidhalbleiter-Feldeffekttransistor-Chips und dergleichen. Der Systemträger 26 stellt eine Stützstruktur für den Baustein 20 bereit und enthält Systemträger, die aus einem Metall wie etwa Kupfer, Aluminium, Legierungen von Kupfer, Legierungen von Aluminium oder anderen geeigneten elektrisch leitenden Metallen ausgebildet sind. Bei einer Ausführungsform enthält der Systemträger 26 einen QFN-Systemträger mit Zuleitungen 40 auf vier Seiten. Bei einer weiteren Ausführungsform enthält der Systemträger 26 einen DFN-Systemträger mit Zuleitungen 40 auf zwei gegenüberliegenden Seiten. Das Plattierungsmaterial 28 ist konfiguriert, die Lötbarkeit des vereinzelten Halbleiterbausteinbauelements 20 an eine gedruckte Leiterplatte oder Mutterplatine zu verbessern. Bei einer Ausführungsform beinhaltet das Plattierungsmaterial 28 Zinn, Schichten und/oder Beschichtungen aus Zinn, Legierungen von Zinn, Metalllegierungen im allgemeinen oder Metallen mit einer Affinität für Zinnlot oder zinnbasiertes Lot. Bei einer Ausführungsform wird Plattierungsmaterial 28 in einem chemischen Plattierungsabscheidungsprozess mit einer Dicke im Bereich von zwischen etwa 100 Nanometern bis 100 Mikrometern abgeschieden, und bevorzugt wird das Plattierungsmaterial 28 mit einer Dicke im Bereich von etwa 10 Mikrometern abgeschieden.
-
Unter zusätzlicher Bezugnahme auf 3 enthält bei einer Ausführungsform der erfindungsgemäß vereinzelte Baustein 20 ein Epoxidkapselungsmaterial 22, das einen Halbleiterchip 24 bedeckt, der elektrisch an einen Kupfersystemträger 26 gekoppelt ist, und ein Zinnplattierungsmaterial 28 wird in einem chemischen Plattierungsprozess über vorvereinzelten Enden und einer unteren Oberfläche des Systemträgers 26 abgeschieden. Dazu wird das Plattierungsmaterial 28 so konfiguriert, dass es bevorzugt durch Zinnlot benetzt wird, was zu einer qualitativ hochwertigen Hohlkehle/elektrischen Verbindung zwischen dem Zinnlot und dem Plattierungsmaterial 28 führt.
-
4 ist eine Bodenansicht eines Rahmens 100, der einem Halbleiterbaustein-Fabrikationsprozess gemäß einer Ausführungsform unterzogen wird. Bei einer Ausführungsform enthält eine gegenüberliegende Fläche des Rahmens 100 (in 4 nicht gezeigt) eine Oberseite des Rahmens 100 mit einem an einem Pad des Rahmens 100 angebrachten Die, wobei der Die und die Oberseite von einer Formmasse bedeckt sind. Bei einer Ausführungsform enthält der Rahmen 100 eine Rahmenfolie oder einen Rahmenstreifen mit mehreren Systemträgern 26, die in einem Array angeordnet sind mit Spalten aus Systemträgern 26 und Reihen aus Systemträgern 26. Bei einer Ausführungsform enthält der Rahmen 100 mehrere in einem aufgewickelten Rahmen 100 angeordnete Systemträger 26. Bei einer anderen Ausführungsform enthält der Rahmen 100 einen einzelnen Systemträger 26, der zur Fabrikation zu einem Halbleiterbausteinbauelement 20 konfiguriert ist.
-
Bei einer Ausführungsform enthält der Rahmen 100 ein Segment A mit einem Systemträger 26, der zur Verarbeitung bereit ist und noch nicht vereinzelt worden ist, ein Segment B mit einem Systemträger 26, der vorvereinzelt worden ist, und ein Segment C mit einem Systemträger 26, der vorvereinzelt und plattiert worden ist und durch Haltestege 32 an den Rahmen 100 gekoppelt ist.
-
Das Segment A des Rahmens 100 enthält einen Systemträger 26 mit mehreren Zuleitungen 40 (oder Stegen), die auf einem Umfang des Systemträgers 26 geätzt/gedruckt/gestanzt sind, und eine Fläche 42, die relativ zu der Ansicht von 4 nach oben orientiert ist. Die Fläche 60 (3) des Systemträgers 26 und der Die 24 des Bausteins 20 sind auf einer Seite gegenüber der Fläche 42 angeordnet (d. h. unter dem Rahmen 100) und sind in 4 nicht sichtbar.
-
Das Segment B des Rahmens 100 enthält einen vorvereinzelten Systemträger 26, der durch Haltestege 32 an den Rahmen 100 gekoppelt ist. Bei einer Ausführungsform wird eine Stanze 101 oder ein Schneidwerkzeug 101 verwendet, um Abschnitte 102 des Rahmens 100 entlang Seiten der Systemträger 26 zu entfernen, wodurch die Zuleitungen/Stege 40 abgetrennt oder vereinzelt werden. Das Beseitigen von Abschnitten 102 des Rahmens 100 trennt die Zuleitungen/Stege 40 ab und exponiert gegenüberliegende Enden 90, 92 des Systemträgers 26. Bei einer Ausführungsform enthalten die gegenüberliegenden Enden des Systemträgers 26 gegenüberliegende seitliche Enden 90, 92 und gegenüberliegende longitudinale Enden 94, 96. Die beseitigten Abschnitte 102 des Rahmens 100 definieren Schlitze 102a, 102b, 102c und 102d, die zwischen einem Paar von Haltestegen 32 des Systemträgers 26 verlaufen.
-
Das Segment C des Rahmens 100 veranschaulicht das über der Fläche 42 und auf den Oberflächen der Schlitze 102a–102d plattierte Plattierungsmaterial 28. Das Plattierungsmaterial 28 bedeckt/beschichtet Schlitze 102a–102d, Fläche 42, Zuleitungen 40, die abgetrennten Zuleitungen/Stege 40, die gegenüberliegenden seitlichen Enden 90, 92 und die gegenüberliegenden longitudinalen Enden 94, 96 des Systemträgers 26. Bei einer Ausführungsform wird danach ein Schneidwerkzeug verwendet, um die Haltestege 32 zu durchtrennen und den Baustein 20 vom Rahmen 100 zu vereinzeln, so dass der Baustein 20 in seiner freistehenden Form bereitgestellt wird, wie am besten in 1 dargestellt.
-
5 ist ein Fabrikationsflussdiagramm 120 bezüglich der Verarbeitung von vereinzelten Halbleiterbausteinbauelementen 20 gemäß einer Ausführungsform. Unter zusätzlicher Bezugnahme auf 3 beinhaltet eine Ausführungsform des Herstellens des Bausteins 20 die Vormontage 122, bei der der Systemträger 26 für die Anbringung des Chips 24 an der Fläche 60 vorbereitet und/oder grundiert wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Die-Attach-Prozess 124, bei dem die zweite Oberfläche 52 des Chips 24 durch Kleber 70 an die erste Fläche 60 des Systemträgers 26 gekoppelt wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Härtungsprozess 126, bei dem der Systemträger 26/der Chip 24/der Kleber 70 gehärtet werden, um einen geeigneten Grad an elektrischer Kommunikation zwischen dem Chip 24 und dem Systemträger 26 sicherzustellen.
-
Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Drahtbondprozess 128, bei dem Drähte 80 elektrisch zwischen der aktiven Oberfläche 50 des Chips 24 und dem Systemträger 26 verbunden werden. Bei einer Ausführungsform werden Drähte 80 an den Systemträger 26 drahtgebondet und an ein auf der aktiven Oberfläche 50 des Chips 24 bereitgestelltes Pad drahtgebondet. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Ausformprozess 130, bei dem Kapselungsmaterial 22 über dem Chip 24, den Drähten 28 und der ersten Fläche 60 des Systemträgers 26 ausgeformt wird. Kapselungsmaterial 22 beinhaltet eine Formmasse oder Epoxid oder Polymer, die oder das auf geeignete Weise an ihrer/seiner Stelle über dem Chip 24, den Drähten 80 und einem Abschnitt des Systemträgers 26 ausgeformt wird. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Nachausformaushärtungsprozess 132, bei dem Kapselungsmaterial 22 gehärtet wird, um ein dauerhaftes stabiles Äußeres für den Baustein 120 zu definieren.
-
Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Vorvereinzelungsprozess 134, bei dem eine Stanze 101 oder ein Schneidwerkzeug 101 (4) verwendet wird, um Abschnitte 102 des Systemträgers 100 (4) neben den Enden 90, 92, 94, 96 des Systemträgers 26 abzutrennen oder zu schneiden oder zu entfernen. Bei einer Ausführungsform beinhaltet die Fabrikation des Bausteins 20 einen Plattierungsprozess 136, bei dem Plattierungsmaterial 28 über den Zuleitungen 40, der Fläche 42 und vorvereinzelten Enden 90, 92, 94, 96 des Systemträgers 26 abgeschieden wird. Bei einer Ausführungsform beinhaltet Plattierungsmaterial 28 Zinn, das chemisch in Schlitze 102a–102d, über Zuleitungen 40 und auf die Fläche 42 des Systemträgers 26 plattiert wird, wie am besten in 4 dargestellt. Schließlich beinhaltet die Fabrikation des Bausteins 20 einen Haltestegvereinzelungsprozess 138, bei dem Haltestege 32 (4) abgetrennt oder geschnitten werden, um den Baustein 20 zu vereinzeln und von dem Rahmen 100 zu entfernen.
-
6 ist eine Perspektivansicht einer Halbleiterbaugruppe 140 erhalten gemäß einer Ausführungsform des erfindungsgemäßen Verfahrens. Die Halbleiterbaugruppe 140 enthält ein an eine gedruckte Leiterplatte 142 gekoppeltes vereinzeltes Halbleiterbausteinbauelement 20. Bei einer Ausführungsform ist der Baustein 20 durch Hohlkehlen 146 aus Lot auf eine Oberfläche 144 der gedruckten Leiterplatte 142 gelötet, wobei die Hohlkehlen 146 aus Lot gleichmäßig entlang der Seiten 34 des Bausteins 20 angeordnet sind und elektrisch die Fläche 42 (2) des Bausteins 20 an die gedruckte Leiterplatte 142 koppeln.
-
7 ist eine Querschnittsansicht der Halbleiterbaugruppe 140 entlang der Linie 7-7 von 6. Der Baustein 20 enthält Plattierungsmaterial 28, das so ausgewählt ist, dass es bevorzugt mit den Hohlkehlen 146 aus Lot bondet. Bei einer Ausführungsform enthält das Plattierungsmaterial 28 Zinnlot, das den Boden des Bausteins 20 benetzt, wodurch der Baustein 20 an die gedruckte Leiterplatte 142 gekoppelt wird, und Hohlkehlen aus Lot 146 an gegenüberliegenden Enden 90, 92 des Bausteins 20 bildet. Bei einer Ausführungsform benetzt das Zinnlot 28 bevorzugt gegenüberliegende Enden 90, 92 des Bausteins 20 bzw. verbindet sich damit, um Zinnlothohlkehlen 146 auszubilden.
-
Im allgemeinen wird die Querschnittsgestalt der Hohlkehlen 146 teilweise durch die Oberflächenspannung des zum Ausbilden der Hohlkehlen 146 verwendeten Lots bestimmt. Die Hohlkehlen 146 benetzen bevorzugt Plattierungsmaterial 28 und bedecken gleichförmig plattierte Enden 90, 92, 94, 96 des Systemträgers 26. Bei einer Ausführungsform des erfindungsgemäßen Verfahrens wird eine verbesserte elektrische Verbindung zwischen dem Baustein 20 und der Leiterplatte 142 durch Hohlkehlen 146 bereitgestellt, die sich im wesentlichen mit allen plattierten Enden 90, 92, 94, 96 des Bausteins 20 verbinden. Bei einer Ausführungsform definiert Plattierungsmaterial 28 eine Bondingschicht, und die Hohlkehlen 146 aus Lot erstrecken sich über die ganze Höhe der Bondingschicht, wie in 7 dargestellt.
-
Ein Verfahren wird bereitgestellt, das ein vorvereinzeltes Halbleiterbausteinbauelement bereitstellt, das verbesserte Lötbarkeit an gedruckte Leiterplatten aufweist. Die verbesserte Lötbarkeit ermöglicht eine verbesserte elektrische Verbindung zwischen dem Halbleiterbaustein und der gedruckten Leiterplatte. Der vereinzelte Baustein enthält Plattierungsmaterial, das über Enden des Systemträgers abgeschieden ist, so dass die Enden des Systemträgers daran gehindert sind, während der Fabrikation des Halbleiters und/oder der Halbleiterbaugruppe unerwünscht zu oxidieren. Zusätzlich dazu, dass die Oxidation des Systemträgers minimiert wird, wird das Plattierungsmaterial so gewählt, dass es eine Affinität für Lot aufweist, das zum Koppeln des Bausteins an die gedruckte Leiterplatte verwendet wird. Auf diese Weise stellen die Hohlkehlen aus Lot, die zwischen dem Baustein und der gedruckten Leiterplatte ausgebildet sind, eine verbesserte elektrische Verbindung für das Bauelement und die Baugruppe bereit.