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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere Transistoren mit verformten
Kanalgebieten unter Anwendung eingebetteter Halbleiterlegierungen,
etwa von Silizium/Germanium, um die Ladungsträgerbeweglichkeit in den Kanalgebieten
der Transistoren zu erhöhen.
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Beschreibung des Stands der
Technik
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Die
Herstellung komplexer integrierter Schaltungen macht es erforderlich,
dass eine große
Anzahl an Transistorelementen bereitgestellt werden, die das wesentliche
Schaltungselement für
komplexe Schaltungen repräsentieren.
Beispielsweise sind mehrere 100 Millionen Transistoren in aktuell
verfügbaren
komplexen integrierten Schaltungen vorgesehen. Im Allgemeinen werden
eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei
für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen
die CMOS-Technologie eine
der vielversprechendsten Vorgehensweise auf Grund der guten Eigenschaften
im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme
und/oder Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren,
d. h. p-Kanaltransistoren
und n-Kanaltransistoren, verwendet, um Schaltungselemente, etwa
Inverter und andere Logikgatter aufzubauen, um damit äußerst komplexe Schaltungsanordnungen
zu erzeugen, etwa CPU's, Speicherchips
und dergleichen. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie werden daher Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline
Halbleiterschicht aufweist. Ein MOS-Transistor oder allgemein ein
Feldeffekttransistor enthält, unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet
und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode
gesteuert, die in der Nähe
des Kanalgebiets angeordnet und davon durch eine dünne isolierende
Schicht getrennt ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der
Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit ist die Verringerung der Kanallänge und
damit verknüpft
eine Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
ständige
Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit
verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Kanallänge
von MOS-Transistoren erreicht werden. Beispielsweise sind sehr aufwendige
Dotierstoffprofile in vertikaler Richtung und in lateraler Richtung
in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand
und den geringen Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu erreichen. Des weiteren muss auch das Gatedielektrikumsmaterial
an die geringere Kanallänge
angepasst werden, um die erforderliche Kanalsteuerbarkeit beizubehalten.
Jedoch können
einige Mechanismen zum Beibehalten einer guten Kanalsteuerbarkeit
einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet
des Transistors ausüben,
wodurch teilweise die durch die Verringerung der Kanallänge erreichten
Vorteile aufgehoben werden.
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Da
die kontinuierliche Größenverringerung der
kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen
und möglicherweise
die Neuentwicklung sehr komplexer Prozesstechniken erforderlich
macht, und ggf. auch zu einem weniger ausgeprägten Leistungsgewinn auf Grund
der Beweglichkeitsbeeinträchtigung
beiträgt,
wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente
durch Erhöhen
der Ladungsträgerbeweglichkeit
in dem Kanalgebiet bei einer vorgegebenen Kanallänge zu erhöhen, wodurch eine Leistungssteigerung
ermöglicht
wird, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard,
in welchem deutlich kleinere kritische Abmessungen erforderlich
sind, wobei viele der mit der Bauteilgrößenreduzierung verknüpften Prozessanpassungen
vermieden werden oder zumindest zeitlich hinausgeschoben werden.
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Ein
effizienter Mechanismus zum Erhöhen der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugverspannung oder eine Druckverspannung in
der Nähe
des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung
in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit
für Elektronen
bzw. Löcher führt. Beispielsweise
erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet bei einer standardmäßigen Kristallkonfiguration
des aktiven Siliziummaterials, d. h. einer (100) Oberflächenorientierung und
einer Ausrichtung der Kanallängsrichtung
in der <110> Richtung, die Beweglichkeit
von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme
der Leitfähigkeit
ausdrückt.
Andererseits erhöht
eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit
von Löchern,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Das Einführen
einer Verspannungs- oder Verformungstechnologie in den Herstellungsprozess
integrierter Schaltungen ist ein äußerst vielversprechendes Vorgehen,
da verformtes Silizium als eine „neue” Art an Halbleitermaterial
betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei
dennoch viele der gut etablierten Fertigungstechniken weiterhin
eingesetzt werden können.
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Es
wurde folglich vorgeschlagen, beispielsweise ein Silizium/Germanium-Material
in der Nähe des
Kanalgebiets vorzusehen, um damit eine kompressive Verspannung zu
erzeugen, die zu einer entsprechenden Verformung führt. Bei
der Herstellung des Si/Ge-Materials
werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv
vertieft, um Aussparungen zu schaffen, während die NMOS-Transistoren
maskiert sind, und nachfolgend wird das Silizium/Germanium-Material
selektiv in den Aussparungen der PMOS-Transistoren durch epitaktisches Aufwachsen
gebildet.
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Obwohl
diese Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung
von p-Kanaltransistoren
und somit des gesamten CMOS-Bauelements liefert, zeigt sich dennoch
dass eine weitere Zunahme der Verformungskomponente in dem Kanalgebiet
erreichbar ist, wenn der laterale Abstand der Silizium/Germanium-Legierung
in Bezug auf das Kanalgebiet verringert wird, ohne dass die Integrität der Gateelektrodenstruktur
beeinträchtigt
wird, wie dies nachfolgend mit Bezug zu den 1a bis 1e ausführlicher
beschrieben wird, um eine konventionelle Vorgehensweise zur Herstellung
einer Silizium/Germanium-Legierung
deutlich darzustellen.
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1a zeigt
schematisch eine Querschnittsansicht eines konventionellen Halbleiterbauelements 100 in
einer frühen
Fertigungsphase. Wie gezeigt, weist das Halbleiterbauelement 100 ein
Substrat 101 auf, etwa ein Siliziumsubstrat, über welchem
eine vergrabene isolierende Schicht (nicht gezeigt) vorgesehen sein
kann, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet
wird. Des weiteren ist eine Halbleiterschicht 102a auf
Siliziumbasis über dem
Substrat 101 hergestellt und repräsentiert ein „aktives” Halbleitermaterial,
um darin und darauf Schaltungselemente, etwa Transistoren und dergleichen
herzustellen. Wie gezeigt enthält
die Halbleiterschicht 102 ein erstes aktives Gebiet 102a und
ein zweites aktives Gebiet 102b, die durch eine Isolationsstruktur 103 getrennt
sind, etwa eine flache Grabenisolation und dergleichen. Das aktive
Gebiet 102a repräsentiert
ein geeignet dotiertes Halbleitermaterial, um darin und darüber einen
p-Kanaltransistor 150a herzustellen, während das aktive Gebiet 102b eine
geeignete Dotierstoffkonzentration aufweist, um die grundlegenden
Eigenschaften für
einen n-Kanaltransistor 150b zu schaffen. In der gezeigten Fertigungsphase
besitzen die Transistoren 150a, 150b eine Gateelektrodenstruktur 151,
die ein Gateelektrodenmaterial 151a, eine Deckschicht 151b,
die auf einer oberen Fläche
der Gateelektrode 151a gebildet ist, und eine Gateisolationsschicht 151c aufweist,
die das Gateelektrodenmaterial 151a von einem Kanalgebiet 152 der
jeweiligen aktiven Gebiete 102a, 102b trennt.
Des weiteren ist ein Abstandshalterelement 104a an Seitenwänden der
Gateelektrodenstruktur 151 des p-Kanaltransistors 150 möglicherweise
in Verbindung mit einer Ätzstoppbeschichtung 105 gebildet.
Andererseits ist der n-Kanaltransistor 150 mittels einer Abstandshalterschicht 104 abgedeckt,
wobei diese möglicherweise
in Verbindung mit der Ätzstoppbeschichtung 105 vorgesehen ist.
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Das
Halbleiterbauelement 100 kann auf der Grundlage der folgenden
Prozesstechniken in Übereinstimmung
mit gut etablierten konventionellen Vorgehensweisen für das Bereitstellen
einer Silizium/Germanium-Legierung hergestellt werden. Nach dem
Bilden der aktiven Gebiete 102a, 102b durch Herstellen
der Isolationsstruktur 103 und Ausführen geeigneter Implantationssequenzen,
um die Basisdotierstoffkonzentration zu erzeugen, werden die Gateelektrodenstrukturen 151 hergestellt,
indem ein geeignetes Material für
die Gateisolationsschichten 151c aufgebracht wird, woran
sich das Abscheiden eines Gateelektrodenmaterials anschließt. Ferner wird
auch Material der Deckschichten 151b abgeschieden. Zu diesem
Zweck können
gut etablierte Oxidationstechniken, Oberflächenbehandlungs- und Abscheidetechniken
in Abhängigkeit
von den erforderlichen Materialien und deren Eigenschaften angewendet
werden. Beispielsweise wird das Material für die Gateisolationsschicht 151c durch
Oxidation und/oder Abscheidung oder Oberflächenbehandlung hergestellt,
beispielsweise zur Herstellung von Materialien auf Siliziumdioxidbasis
mit einer Dicke von ungefähr
1 bis mehreren Nanometer in modernsten Halbleiterbauelementen. In
anderen Fällen
werden dielektrische Materialien mit großem ε verwendet, etwa Hafniumoxid
und dergleichen, die typischerweise eine Dielektrizitätskonstante
von 10 oder größer besitzen,
wodurch die kapazitive Kopplung der Gateelektrode 151a an
das Kanalgebiet 152 bei einer vorgegebenen physikalischen
Dicke des Gatedielektrikumsmaterials erhöht wird. Anschließend wird
ein geeignetes Material für
die Gateelektrode 151 vorgesehen, beispielsweise in Form
von Polysilizium und dergleichen, woran sich das Abscheiden des
Deckmaterials 151b anschließt, das in Form eines Siliziumnitridmaterials
und dergleichen vorgesehen sein kann. Während der nachfolgenden Strukturierung dieser
Materialschichten werden aufwendige Lithographietechniken und Ätzprozesse
eingesetzt, um die Gateelektrodenstruktur 151 mit einer
gewünschten
Gatelänge
gemäß den Entwurfsregeln
für das Bauelement 100 zu
erhalten. Als nächstes
wird die Ätzstoppbeschichtung 105 durch
Abscheidung und/oder Oxidation hergestellt, woran sich das Abscheiden
der Abstandshalterschicht 104 anschließt, die typischerweise in Form
eines Siliziumnitridmaterials vorgesehen wird, das durch thermisch
aktivierte CVD-(chemische Dampfabscheide-)Rezepte, plasmaunterstützte Prozesse
und dergleichen aufgebracht werden kann. Beim Abscheiden der Abstandshalterschicht 104 wird
deren Dicke im Hinblick auf eine gewünschte Breite 104w des
Abstandshalterelements 104a ausgewählt, die wiederum einen Abstand
der Silizium/Germanium-Legierung, die in dem aktiven Gebiet 102a in
einer späteren
Fertigungsphase zu bilden ist, bestimmt. In anspruchsvollen Anwendungen
wird die Breite 104w wünschenswerter Weise
verringert, um damit den verformungsinduzierenden Mechanismus, der
durch das Silizium/Germanium-Material erreicht wird, zu verbessern.
Obwohl eine geringere Dicke der Abstandshalterschicht 104 im
Hinblick auf eine Leistungssteigerung des Transistors 150a wünschenswert
ist, muss jedoch ein bevorzugter Wert für die Dicke der Abstandshalterschicht 104 im
Hinblick auf das Beibehalten der Gesamtintegrität des Gateelektrodenmaterials 151a und der
Gateisolationsschicht 151c während der weiteren Bearbeitung
beim Vorsehen des verformten Silizium/Germanium-Legierungsmaterials
gewählt
werden. Typischerweise wird daher eine Dicke von 10 bis 30 nm gewählt, wodurch
ein erforderlicher Prozessbereich im Hinblick auf die nachfolgenden
Fertigungsprozesse gesorgt ist. Nach der Herstellung der Abstandshalterschicht 104 wird
eine Ätzmaske 106 auf
der Grundlage von Photolithographietechniken bereitgestellt, um
den Transistor 150b und den entsprechenden Bereich der
Abstandshalterschicht 104 abzudecken, während der Transis tor 150a der
Einwirkung einer Ätzumgebung 107 ausgesetzt
ist, die so gestaltet ist, dass Material der Abstandshalterschicht 104 selektiv
abgetragen ist, wodurch das Abstandshalterelement 104a geschaffen
wird. Der Ätzprozess 107 wird
auf der Grundlage gut etablierter plasmaunterstützter anisotroper Ätztechniken
ausgeführt,
wobei bei Bedarf eine Steuerung des Ätzprozesses auf der Grundlage
der Ätzstoppbeschichtung 105 erfolgt.
Danach wird die Beschichtung 105 entfernt und es wird ein
weiterer Ätzschritt
oder ein weiterer Schritt des Prozesses 107 auf der Grundlage geeigneter
ausgewählter Ätzparameter
und einer Ätzchemie
ausgeführt,
um in das aktive Gebiet 102a selektiv zu dem Abstandshalter 104a und
der Isolationsstruktur 103 zu ätzen. Beispielsweise sind sehr selektive
anisotrope Ätztechniken
zum Entfernen von Silizium selektiv zu Oxid und Nitrid im Stand
der Technik gut etabliert.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, sind entsprechende
Aussparungen 108 benachbart zu der Gateelektrodenstruktur 151 und
dem Abstandshalterelement 104a ausgebildet, wobei auf Grund
der anisotropen Natur des vorhergehenden plasmaunterstützten Ätzprozesses
im Wesentlichen vertikale Seitenwände 108s erreicht
werden, so dass ein lateraler Abstand der Aussparungen 108 und
damit der in einer späteren Fertigungsphase
zu bildenden Silizium/Germanium-Legierung in Bezug auf das Gateelektrodenmaterial 151a im
Wesentlichen durch die Breite 104w des Abstandshalters 104a,
möglicherweise
in Verbindung mit der Dicke der Ätzstoppbeschichtung 105,
falls diese vorgesehen ist, bestimmt ist. Nach dem entsprechenden Ätzprozess
für die
Aussparungen oder vor diesem Prozess wird die Ätzmaske 106 entfernt.
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1c zeigt
schematisch das Halbleiterbauelement 100 in einer nachfolgenden
Fertigungsphase, in der das Bauelement 100 auf eine höhere Temperatur
aufgeheizt wird, beispielsweise 800°C und höher, um damit das Bauelement 100 für das Einladen
in eine entsprechende Prozesskammer oder Prozessumgebung 106 vorzubereiten,
die für
das Ausführen
eines selektiven epitaktischen Aufwachsprozesses geeignet ist.
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1d zeigt
schematisch das Halbleiterbauelement 100 während einer
Wärmebehandlung 109, die
in der Prozessumgebung 160 ausgeführt wird, wobei die Behandlung
bei einer Temperatur von beispielsweise 850°C und mehr durchgeführt wird,
um ein natürliches
Oxid zu entfernen, das sich auf freiliegenden Oberflächenbereichen
der Aussparungen 108 gebildet haben kann. Während der
höheren
Temperaturen von ungefähr
800°C und
darüber
kann ein gewisser Grad an Siliziumaufschmelzung auftreten, und kann
somit die anfängliche
Form der Aussparungen 108 „verschmieren”. Nach
der Wärmbehandlung 109 wird
die Temperatur innerhalb der Prozessumgebung 160 auf die
gewünschte
Abscheidetemperatur eingestellt, die ungefähr 750°C und weniger beträgt, wobei
dies von den gesamten Prozessparametern, etwa dem Druck, der Durchflussrate
der Vorstufengase, Durchfluss für
Vorstufenmaterialien für
Dotierstoffsorten, und dergleichen abhängt.
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1e zeigt
schematisch das Bauelement 100 während eines entsprechenden
selektiven epitaktischen Aufwachsprozesses 110, während welchem
eine Silizium/Germanium-Legierung 111 in
den Aussparungen 108 gebildet wird, wobei ein lateraler Abstand
des Materials 111 zu dem Gateelektrodenmaterial 151a im
Wesentlichen durch die Breite 104w festgelegt ist, wie
dies zuvor erläutert
ist. Folglich kann durch Verwenden eines vordefinierten Anteils an
Germanium in dem Material 111 ein entsprechend hoher Grad
an innerer Verformung geschaffen werden, wobei jedoch die tatsächliche
Verformung in dem Kanalgebiet 152 wesentlich durch den
lateralen Abstand des Materials 111 beeinflusst ist.
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Eine
weitere Verringerung der Abstandshalterbreite 104w kann
mit einer hohen Wahrscheinlichkeit einhergehen, Defekte in der Gateelektrodenstruktur 151 zu
erzeugen, so dass entsprechende Vorgehensweisen wenig wünschenswert
sind im Hinblick auf die gesamte Produktionsausbeute und die Produktzuverlässigkeit.
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Die
DE 11 2006 003 550
T5 offenbart ein Verfahren, bei dem Aussparungen in einem
kristallinen Halbleitergebiet benachbart zu und teilweise unter
einer Gateelektrodenstruktur durch isotropes Nassätzen gebildet
werden. In die Aussparungen wird als Source- und Drainmaterial eine
Halbleiterlegierung eingebracht. Die maximale Unterätzung der
Gateelektrodenstruktur erfolgt benachbart zur Gatedielektrikumsschicht.
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Die
DE 11 2006 003 402
T5 offenbart ein Verfahren, bei dem Aussparungen in einem
kristallinen Halbleitergebiet benachbart zu und teilweise unter
einer Gateelektrodenstruktur durch isotropes Nass- oder Trockenätzen gebildet
werden. In die Aussparungen wird als Source- und Drainmaterial eine
Halbleiterlegierung eingebracht. Als Ätzmittel kann beispielsweise
Tetramethylammoniumhydroxid (TMAH) eingesetzt werden. Die maximale
Unterätzung
der Gateelektrodenstruktur erfolgt benachbart zur Gatedielektrikumsschicht.
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Im
Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende
Erfindung Halbleiterbauelemente und Prozesse, in denen eine geeignet
geformte, eingebettete Halbleiterlegierung in unmittelbarer Nähe zu dem
Kanalgebiet angeordnet wird, wobei eines oder mehrere der oben erkannten
Probleme vermieden oder zumindest reduziert wird.
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Überblick über die Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente
und Techniken, in denen ein höheres
Maß an
Flexibilität
im Hinblick auf die Formgebung entsprechender Aussparungen erreicht
wird, die benachbart zu einer Gateelektrodenstruktur hergestellt
werden, und wobei auch eine gewünschte
Form der Aussparungen vor dem eigentlichen selektiven epitaktischen
Aufwachsprozess beibehalten wird. In einigen anschaulichen hierin offenbarten
Aspekten werden die Aussparungen so gebildet, dass diese sich unter
eine entsprechende Abstandshalterstruktur erstrecken, wodurch ein
geringerer lateraler Abstand in Bezug auf das Kanalgebiet erreicht
wird, wobei eine entsprechende geeignete Form des unterätzten Bereichs
durchwegs während der
gesamten Prozesssequenz zur Herstellung der verformten Halbleiterlegierung
beibehalten wird. Zu diesem Zweck wird eine Schutzschicht auf freiliegenden
Oberflächenbereichen
der Aussparungen vorgesehen, bevor das Bauelement den höheren Temperaturen
ausgesetzt wird, wodurch im Wesentlichen ein Aufschmelzen des Siliziummaterials
verhindert wird. Folglich kann eine entsprechende vorteilhafte Form
der Aussparung beibehalten werden, beispielsweise eine „hexagonale” Form,
die auf der Grundlage einer kristallographisch anisotropen Ätzprozedur
erhalten wird, wodurch somit für
einen besseren Verformungsübertragungsmechanismus
gesorgt ist, wobei dennoch die Integrität der Gateelektrodenstruktur
auf Grund einer geeignet ausgewählten
Dicke einer entsprechenden Abstandshalterstruktur beibehalten wird.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden von
Aussparungen in einem siliziumenthaltenden kristallinen Halbleitergebiet
benachbart zu einer Gateelektrodenstruktur eines Transistors eines
Halbleiterbauelements, wobei die Gateelektrodenstruktur einen Abstandshalter
aufweist, der an Seitenwänden
gebildet ist. Das Verfahren umfasst ferner das Bilden einer Schutzschicht
auf freiliegenden Oberflächen
der Aussparungen und das Einführen
des Halbleiterbauelements in einer Prozessumgebung bei einer erhöhten ersten
Temperatur. Das Verfahren umfasst ferner das Einstellen der Prozessumgebung
derart, dass diese eine zweite geringere Temperatur aufweist, und
es wird die Schutzschicht in der Prozessumgebung bei der zweiten
tieferen Temperatur entfernt. Schließlich wird eine Halbleiterlegierung
in den Aussparungen in der Prozessumgebung bei er zweiten Temperatur
gebildet.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden von Aussparungen in einem kristallinen Halbleitergebiet benachbart
zu einer Gateelektrodenstruktur eines Transistors, indem ein erster Ätzprozess
auf der Grundlage einer Plasmaumgebung und ein zweiter Ätzprozess
auf der Grundlage einer nasschemischen Ätzchemie ausgeführt wird.
Das Verfahren umfasst ferner das Bilden einer verformungsinduzierenden
Halbleiterlegierung in den Aussparungen und das Bilden von Drain-
und Sourcegebieten in dem Halbleitergebiet und zumindest teilweise
in der verformungsinduzierenden Halbleiterlegierung.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
Transistor, der über
einem Substrat gebildet ist. Der Transistor besitzt eine Gateelektrodenstruktur,
die über
einem kristallinen Halbleitergebiet gebildet ist, und eine verformungsinduzierende
Halbleiterlegierung, die in dem kristallinen Halbleitergebiet auf
einer Drainseite und einer Sourceseite des Transistors gebildet
ist. Des weiteren bildet die verformungsinduzierende Halbleiterlegierung
auf der Drainseite und auf der Sourceseite jeweils eine erste geneigte
Grenzfläche
und eine zweite geneigte Grenzfläche
mit dem kristallinen Halbleitergebiet, wobei die erste und die zweite
geneigte Grenzfläche
miteinander so in Kontakt sind, dass eine Kante gebildet wird. Der
Transistor umfasst ferner Drain- und Sourcegebiete, die in dem kristallinen Halbleitergebiet
und zumindest teilweise in der Halbleiterlegierung gebildet sind.
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Kurze Beschreibung der Zeichnungen
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Diverse
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:
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1a bis 1e schematisch
Querschnittsansichten eines konventionellen Halbleiterbauelements
während
diverser Fertigungsphasen bei der Herstellung einer Silizium/Germanium-Legierung in einem
p-Kanaltransistor gemäß konventioneller
Strategien zeigen;
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2a und 2b schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen zeigen, wenn nicht-rechteckige Aussparungen in
dem aktiven Gebiet benachbart zu einer Gateelektrodenstruktur mit geeignet
dimensionierten Abstandshalterelementen gemäß anschaulicher Ausführungsformen
gebildet werden;
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2c schematisch
das Halbleiterbauelement mit den nicht-rechteckigen Aussparungen
während
eines Prozesses zeigt, um eine Schutzschicht auf freiliegenden Oberflächenbereichen
der Aussparungen gemäß noch weiterer
anschaulicher Ausführungsformen
herzustellen;
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2d bis 2f schematisch
das Halbleiterbauelement während
diverser Fertigungsphasen zeigen, um das Halbleiterbauelement für einen
nachfolgenden selektiven epitaktischen Aufwachsprozess vorzubereiten,
wobei die Schutzschicht für
eine verbesserte Integrität
der Aussparungen während
erhöhter
Temperaturen sorgt und wobei die Schutzschicht vor dem eigentlichen
Abscheiden der verformungsinduzierenden Halbleiterlegierung gemäß anschaulicher
Ausführungsformen
entfernt wird; und
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2g schematisch
das Halbleiterbauelement in einer sehr fortgeschrittenen Fertigungsphase gemäß anschaulicher
Ausführungsformen
darstellt.
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Detaillierte Beschreibung
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Im
Allgemeinen stellt die vorliegende Erfindung Halbleiterbauelemente
und Techniken zu deren Herstellung bereit, wobei der verformungsinduzierende
Mechanismus einer Halbleiterlegierung, die auf einer Drainseite
und einer Sourceseite eines Transistors in dem aktiven Gebiet gebildet
ist, verbessert ist, wobei dennoch eine gewünschte Breite entsprechender
Abstandshalter beibehalten wird, wobei eine erhöhte Flexibilität für das Gestalten
der Gesamtform der Aussparungen erreicht wird. Dazu wird gemäß einem
anschaulichen hierin offenbarten Aspekt die Stabilität der Aussparungen,
die in den siliziumenthaltenden Basismaterial gebildet werden, während erhöhter Temperaturen
verbessert, beispielsweise während
des Einladevorgangs in eine entsprechende Abscheidekammer zum Ausführen eines
selektiven epitaktischen Aufwachsprozesses, indem eine geeignete
Schutzschicht, etwa eine Oxidschicht, eine Nitridschicht und dergleichen
vorgesehen wird, die in einer Prozessumgebung bei einer geringeren
nicht-kritischen Temperatur vor dem eigentlichen Abscheiden der
verformungsinduzierenden Halbleiterlegierung bei der nicht-kritschen
Temperatur entfernt wird. Folglich können gemäß dieser Vorgehensweisen die Aussparungen
so gebildet werden, dass sie eine gewünschte Form aufweisen, beispielsweise
kann ein unterätzter
Bereich während
der entsprechenden Ätzsequenz
geschaffen werden, wodurch das Vorsehen der Abstandshalterelemente
mit einer erforderlichen Dicke möglich
ist, um die Gateelektrodenintegrität beizubehalten, wobei dennoch
der laterale Abstand der verformungsinduzierenden Halbleiterlegierung
verringert wird. Auf Grund der Schutzschicht kann die entsprechende
anfängliche
Form der Aussparung im Wesentlichen über die gesamte Prozesssequenz
zur Herstellung der Halbleiterlegierung beibehalten werden, die
somit eine höhere
Verformung bei einer gegebenen Zusammensetzung der Halbleiterlegierung
ermöglicht.
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In
anderen anschaulichen Aspekten beruht der Prozess zur Herstellung
der Aussparungen auf einem plasmagestützten Ätzprozess, an dem sich ein nasschemischer Ätzprozess
anschließt,
der für
einen geringeren lateralen Abstand der Aussparungen in Bezug auf
das Kanalgebiet sorgt, wobei in einigen anschaulichen Ausführungsformen
der nasschemische Ätzprozess
als ein kristallographisch anisotroper Ätzprozess ausgeführt wird,
wodurch eine gut definierte Form der Aussparung erreicht wird. Beispielsweise
kann eine nasschemische Ätzchemie
verwendet werden, die eine geringere Abtragsrate in Bezug auf die
(111) Kristallorientierung bietet, so dass die im Wesentlichen rechteckigen
Aussparungen, die nach dem vorhergehenden anisotropen plasmaunterstützten Ätzprozess
erhalten werden, in „hexagonale” oder diamantförmige Aussparungen „umgewandelt” werden,
die geneigte Grenzflächen
mit dem benachbarten Halbleitergebiet besitzen, wie sie durch die Kristallkonfiguration
des Halbleiterbasismaterials bestimmt sind. In einigen anschaulichen
Ausführungsformen
werden die Aussparungen mit einer geeigneten Schutzschicht versehen,
so dass die entsprechende anfänglich
nicht-rechteckige Form der Aussparungen selbst während Hochtemperaturbehandlungen
beibehalten wird, wodurch ebenfalls eine höhere Flexibilität erreicht
wird, wenn eine geeignete Prozessstrategie zur Herstellung der verformungsinduzierenden
Halbleiterlegierung innerhalb von nicht-rechteckigen Aussparungen
ausgewählt
wird. Auf der Grundlage der gut definierten Form der Aussparung
mit einer deutlichen Steigerung der Verformungskomponente in dem
benachbarten Kanalgebiet für
eine gegebene Zusammensetzung der verformungsinduzierenden Legierung,
etwa einer Silizium/Germanium-Legierung, einer Silizium/Germanium/Zinn-Legierung,
einer Silizium/Zinn-Legierung oder
einer Silizium/Kohlenstofflegierung, wenn entsprechende Zugverformungskomponenten
erforderlich sind, erreicht werden.
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Mit
Bezug zu den 2a bis 2g werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei auch auf die 1a bis 1e bei
Bedarf Bezug genommen wird.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem Substrat 201, über
welchem eine Halbleiterschicht 202 gebildet ist. Wie ferner
zuvor mit Bezug zu dem Bauelement 100 erläutert ist,
kann zumindest lokal eine vergrabene isolierende Schicht (nicht
gezeigt) zwischen dem Substrat 201 und der siliziumenthaltenden
Halbleiterschicht 202 vorgesehen sein, wenn eine SOI-Konfiguration
zumindest in einigen Bauteilgebieten des Bauelements 200 erforderlich
ist. Entsprechende aktive Gebiete 202a, 202b für Transistoren 250a, 250b sind
in der Halbleiterschicht 202 vorgesehen und sind durch
eine Isolationsstruktur 203 getrennt. Die Transistoren 250a, 250b enthalten
eine Gateelektrodenstruktur 251, beispielsweise mit einem
Gateelektrodenmaterial 251a, einer Deckschicht 251b und
einer Gateisolastionsschicht 251c. Des weiteren ist an
Seitenwänden
der Gateelektrode 251 des Transistors 250a eine
Abstandshalterstruktur 204a möglicherweise in Verbindung
mit einer Ätzstoppbeschichtung
ausgebildet. Andererseits ist der Transistor 250b durch
eine Abstandshalterschicht 204 abgedeckt, die möglicherweise
in Verbindung mit einer Ätzstoppbeschichtung 205 vorgesehen
ist. Es sollte beachtet werden, dass für die bislang beschriebenen
Komponenten die gleichen Kriterien gelten, wie sie zuvor mit Bezug
zu den entsprechenden Komponenten des Halbleiterbauelements 100 erläutert sind.
Beispielsweise ist eine Breite 204w des Abstandshalters 204a so
ausgewählt,
dass die Integrität der
Gateelektrodenstruktur 251 beibehalten wird, wie dies auch
zuvor erläutert
ist, während
ein entsprechender Abstand einer auf einer Drainseite 253d und einer
Sourceseite 253s zu bildenden Halbleiterlegierung weniger
kritisch ist, da die Form der Aussparungen 204 gemäß anschaulicher
Ausführungsformen
in einer späteren
Fertigungsphase geändert
wird. Des weiteren ist in der in 2a gezeigten
Fertigungsphase eine Ätzmaske 206,
etwa eine Lackmaske, eine Hartmaske und dergleichen, über dem
Transistor 250 gebildet, während der Transistor 250a der Einwirkung
einer Ätzumgebung 207 ausgesetzt
ist, die auf der Grundlage einer Plasmaumgebung eingerichtet wird,
um damit ein im Wesentlichen anisotropes Ätzverhalten zu erzielen, wie
dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist.
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Das
in 2a gezeigte Halbleiterbauelement 200 kann
auf der Grundlage ähnlicher
Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu
dem Bauelement 100 be schrieben sind, wobei jedoch eine
Tiefe 208d der Aussparungen 208 so gewählt wird,
dass das Ausführen
eines weiteren Ätzprozesses
möglich
ist, um in geeigneter Weise die endgültige Form der Aussparungen 208 einzustellen. Wenn
beispielsweise eine entsprechende Verringerung eines lateralen Abstands
der Aussparungen 208 in Bezug auf das Gateelektrodenmaterial 251a gewünscht ist,
wird die anfängliche
Tiefe 208d so eingestellt, dass ein vergleichbarer Materialabtrag
in der Tiefenrichtung dennoch für
einen ausreichenden Anteil an Schablonenmaterial des zu Grunde liegenden aktiven
Gebiets 202a bereitstellt. In anderen anschaulichen Ausführungsformen
wird vor dem Ätzprozess 207 oder
nach dem Ätzprozess 207 eine
geeignete Ätzsteuersorte
(nicht gezeigt) in das aktive Gebiet 202a eingeführt und
auf einem gewünschten Höhenniveau
angeordnet, um damit eine geeignete Tiefe der Aussparungen 208 während und
nach einem entsprechenden zusätzlichen Ätzprozess
zu definieren. Z. B. wird vor dem Herstellen der Gateelektrodenstruktur 251 oder
nach deren Strukturierung eine n-Dotierstoffsorte an einer geeigneten
Tiefe angeordnet, die als ein Ätzstoppmaterial
in einem entsprechenden nasschemischen Ätzprozess dient, wie dies nachfolgend
mit Bezug zu 2b beschrieben ist. In diesem
Falle kann die anfängliche
Tiefe 208d im Wesentlichen der endgültig gewünschten Tiefe entsprechender
Aussparungen entsprechen.
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2b zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, in der das Bauelement 200 der
Einwirkung einer weiteren Ätzumgebung 207a unterliegt, die
für eine
laterale Abtragsrate sorgt, um damit zumindest lokal einen lateralen
Abstand der Aussparungen 208 zu dem Gateelektrodenmaterial 251a zu verringern.
Z. B. wird in einigen Ausführungsformen der Ätzprozess 207a auf
der Grundlage eines Plasmas ausgeführt, das ein im Wesentlichen
isotropes Ätzverhalten
bietet, wodurch die anfängliche
Tiefe 208d vergrößert wird,
wobei auch ein unterätzter
Bereich geschaffen wird, so dass die Aussparung 208 sich
bis unter die Abstandshalterstruktur 204a erstreckt. In
der in 2b gezeigten Ausführungsform wird
der Ätzprozess 207a als
ein nasschemischer Ätzprozess
ausgeführt,
wodurch auch eine laterale Abtragsrate erreicht wird, wie sie für das Verringern des
Abstands der Aussparungen 208a erforderlich ist. In einer
anschaulichen Ausführungsform
liefert, wie dies gezeigt ist, der nasschemische Ätzprozess 207a zusätzlich eine
kristallographisch anisotropes Ätzverhalten,
das so verstanden wird, dass ein Ätzverhalten erhalten wird,
in welchem die Abtragsrate zumindest in einer kristallographischen
Orientierung deutlich geringer ist als im Vergleich zu einer oder mehreren
anderen Kristallrichtungen. Beispielsweise bieten nasschemische
Chemien auf der Grundlage von Kalium hydroxid einen deutlich geringeren Ätzabtrag
in Bezug auf die <111> Richtung in Silizium,
was schließlich
zu entsprechenden geneigten Seitenwandflächen 208s der Aussparungen 208 führt, wobei
entsprechende Winkel der geneigten Oberflächen 208s in Bezug
auf eine Oberflächenormale 201 durch
die Kristallkonfiguration des Basismaterials des Gebiets 202a definiert
sind. Beispielsweise kann die Kristallkonfiguration des Gebiets 202a einer
Standardkonfiguration für
siliziumbasierte Halbleiterbauelemente entsprechen, in denen die
Oberflächennormale 201n einer <100> oder einer physikalisch äquivalenten
Richtung entspricht, während
eine Kanallängsrichtung,
d. h. in 2b die horizontale Richtung,
einer <100> Richtung entspricht.
In diesem Falle entsprechen die Oberflächen 208s im Wesentlichen
der Orientierung von (111) Ebenen des Siliziumkristalls, die einen
Winkel von ungefähr
36 Grad in Bezug auf die Oberflächennormale 201n besitzen. Somit
haben die geneigten Oberflächen 208s einen gemeinsamen „Scheitel” oder eine
Kante 208e derart, dass das Halbleitermaterial des Gebiets 202a, das
zwischen den Aussparungen 208 angeordnet ist, als ein hexagonales
Gebiet betrachtet werden kann und auch die Aussparungen 208 werden
damit als „hexagonale” Aussparungen
bezeichnet, obwohl die entsprechenden Seitenwände der Isolationsstruktur 203 durch
das isolierende Material der Struktur 203 abhängig von
dem entsprechenden Winkel der Seitenwandbereiche der Struktur 203 gebildet
sind.
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In
einer anschaulichen Ausführungsform wird
der Ätzprozess 207a auf
der Grundlage von Tetramethylammoniumhydroxid (TMAH) ausgeführt, das
ein nasschemisches Mittel ist, das typischerweise zum Ätzen von
Photolackmaterial eingesetzt wird, das jedoch auch in höheren Konzentrationen
und bei höheren
Temperaturen von ungefähr
50 bis 100 Grad C zum Ätzen
von Siliziummaterial verwendet wird. TMAH zeigt eine hohe Ätzselektivität in Bezug
auf Siliziumdioxidmaterial und auch in Bezug auf Siliziumnitrid,
so dass die Integrität
von nicht-Siliziumoberflächenbereichen
während
des Ätzprozesses 207a bewahrt
wird, wenn dieser unter Anwendung von TMAH ausgeführt wird.
Auch wird ein entsprechendes kristallographisch anisotropes Ätzverhalten
unter Anwendung von TMAH erreicht. Wie zuvor erläutert ist, kann es in einigen
Fällen
wünschenswert
sein, die vertikale Ätzrate
von der lateralen Ätzrate „zu entkoppeln”, um damit
die Kante 208e weiter Richtung des Kanalgebiets 252 vorwärts „zu treiben”, ohne
dass die Tiefe der Aussparungen 208 nennenswert größer wird.
In diesem Falle kann TMAH vorteilhaft in Verbindung mit einer n-Dotierstoffsorte,
die in das Halbleitergebiet 202a einer spezifizierten Tiefe
eingebracht ist, verwendet werden, da die Ätzrate von TMAH deutlich kleiner
wird in n-dotiertem Siliziummaterial. Somit wird in einigen anschaulichen
Ausführungsformen
eine entsprechende Dotierstoffsorte, etwa Ar sen, in das Gebiet 202a eingeführt, beispielsweise
vor dem Ätzprozess 207 und
vor dem nasschemischen Ätzprozess 207a,
wobei dies von der gesamten Prozessstrategie abhängt.
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2c zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, in der die Schutzschicht 212 zumindest auf
freiliegenden Oberflächen
der Aussparungen 208 gebildet ist. Beispielsweise ist die
Schutzschicht 212 aus einem beliebigen geeigneten Material
aufgebaut, das in einer Ätzumgebung,
die in einer Abscheidekammer, die zum Ausführen eines selektiven epitaktischen
Wachstumsprozesses verwendet wird, entfernt werden kann. In einer
anschaulichen Ausführungsform
wird die Schutzschicht 212 auf der Grundlage einer oxidierenden
Umgebung 213 geschaffen, die auf Basis einer Gasatmosphäre in einem
Ofen und dergleichen eingerichtet wird, wobei eine entsprechende
Temperatur geeignet so gewählt
wird, dass eine Modifizierung der grundlegenden Form der Aussparungen 208 vermieden
wird. Beispielsweise wird ein Ofenprozess in einer oxidierenden
Umgebung bei Temperaturen von ungefähr 700°C und weniger ausgeführt, wodurch
die Schutzschicht 212 auf freiliegenden Siliziumflächen in
gut steuerbarer Weise gebildet wird. Die Schutzschicht 212 kann
mit einer geeigneten Dicke hergestellt werden, so dass eine ausreichende
Stabilität
während
jeglicher Hochtemperaturbehandlungen gewährleistet ist, in denen typischerweise
Siliziummaterial bis zu einem gewissen Grade aufschmelzen kann und
die daher zu einem nicht gewünschten
Verlust der Form der Aussparungen 208, wie sie durch den
zuvor ausgeführten Ätzprozess 207a (siehe 2b)
erhalten wurde, führen
würde.
Beispielsweise kann für
ein moderat dichtes Siliziumdioxidmaterial eine Dicke von 2 bis
10 nm abhängig
von den gesamten Prozess- und Bauteilerfordernissen gewählt werden.
Durch Vorsehen der Schutzschicht 212 in Form eines Siliziumdioxidmaterials,
das durch einen Oxidationsprozess hergestellt wird, wird weiteres
Siliziummaterial „verbraucht”, wodurch
die Möglichkeit
geschaffen wird, einen schließlich
erreichten Abstand der Aussparungen 208 weiter zu verringern,
nachdem die Schutzschicht 212 in einer späteren Fertigungsphase
entfernt wird. Es sollte beachtet werden, dass eine entsprechende
Dicke der Schutzschicht 212, die aus Oxidmaterial und einer
Oxidation aufgebaut ist, ebenfalls berücksichtigt werden kann, wenn
eine geeignete Tiefe der Aussparungen 208 ausgewählt wird,
so dass selbst nach dem Entfernen der Schutzschicht 212 ein
entsprechender Anteil an Schablonenmaterial erhalten bleibt. In
anderen anschaulichen Ausführungsformen
wird die Schutzschicht 212 in Form eines oxidierten Materials
vorgesehen, indem ein nasschemischer Ätzprozess ausgeführt wird,
beispielsweise unter Anwendung von Wasser in Kom bination mit Ozon
oder unter Anwendung anderer nasschemischer Lösungen, die für das Oxidieren von
Silizium in steuerbarer Weise geeignet sind.
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2d zeigt
schematisch das Halbleiterbauelement 200 in einer weiteren
Phase des Fertigungsablaufs, wobei das Bauelement 200 erhöhten Temperaturen
ausgesetzt ist, beispielsweise Temperaturen von ungefähr 800°C und höher, wie
dies für
das Einführen
des Bauelements 200 in eine Prozessumgebung 260 erforderlich
ist, etwa eine Abscheidekammer, die für das Ausführen eines selektiven epitaktischen
Aufwachsprozesses geeignet ist und in der eine entsprechende reaktive
Umgebung eingerichtet werden kann, um die Schutzschicht 212 zu entfernen,
wenn eine nicht-kritische Gesamtprozesstemperatur erreicht ist.
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2e zeigt
schematisch das Halbleiterbauelement, wenn dieses der Einwirkung
einer reaktiven Umgebung 214 unterliegt, die in der Prozessumgebung 260 bei
einer Temperatur eingerichtet ist, bei der Silizium stabil ist.
Beispielsweise wird die reaktive Umgebung 214 auf der Grundlage
einer Temperatur von weniger als ungefähr 750°C eingerichtet und enthält eine
geeignete Ätzchemie,
um damit die Schutzschicht 212 zu entfernen, die die Unversehrtheit
der Aussparung 218 während
des vorhergehenden Hochtemperaturprozesses gewährleistet, etwa dem Einführen in
die Prozessumgebung 260, wie dies in 2d gezeigt
ist. Beispielsweise wird die Umgebung 214 auf der Grundlage
einer chlorbasierten Ätzchemie
eingerichtet, wenn Siliziumdioxid zu entfernen ist. Wie zuvor erläutert ist,
kann während
des Abtragungsprozesses 214 der Abstand 208o der
Aussparung 208 weiter verringert werden. Beispielsweise
wird für
die hexagonale Aussparung 208, wie sie in 2e gezeigt
ist, der Abstand 208o als der laterale Abstand der Kante 208e von
dem Gateelektrodenmaterial 251 definiert, d. h. einer entsprechenden Seitenwand 251,
die der entsprechenden Aussparung seitlich am nächsten liegt. Es sollte beachtet werden,
dass der Abstand 208o auch einen „Überlapp” repräsentieren kann, wenn die Kante 208e sich bis
unter das Gateelektrodenmaterial 251a erstreckt.
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In
einigen anschaulichen Ausführungsformen
werden Hochtemperaturbehandlungen nach dem Entfernen der Schutzschicht 212 weggelassen, wodurch
die Form der Aussparungen 208, wie sie nach dem Entfernen
der Schutzschicht 212 erreicht wird, beibehalten wird.
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2f zeigt
schematisch das Halbleiterbauelement 200, wenn es der Einwirkung
einer Abscheideumgebung 210 innerhalb der Prozessumgebung 260 ausgesetzt
ist. Während
des Prozesses 210 wird eine geeignete Halbleiterlegierung,
etwa Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Zinn
bei nicht kritischen Temperaturen in Bezug auf die Siliziumstabilität, beispielsweise
bei Temperaturen von ungefähr
750°C und
weniger unter Anwendung gut etablierter Prozessparameter abgeschieden.
Somit kann für
die oben spezifizierten Halbleiterlegierungen eine kompressive Verformung
in dem Kanalgebiet 252 des Transistors 250a erreicht
werden, wobei für
eine gegebene Zusammensetzung der Halbleiterlegierung 211 ein
größerer Betrag
im Vergleich zu konventionellen Strategien, wie sie zuvor beschrieben
sind, auf Grund der speziellen Form der Aussparungen 208 erreicht
wird, wie dies zuvor beschrieben ist. Somit bildet die Halbleiterlegierung 211 entsprechende
Grenzflächen 211s mit
dem verbleibenden Siliziummaterial des Gebiets 202a, die zumindest
teilweise einen geringeren Abstand im Vergleich zur Breite 204w der
Abstandshalter 204a besitzen. In einigen anschaulichen
Ausführungsformen
repräsentieren
die Grenzflächen 211s geneigte Grenzflächen, die
sich an einer entsprechenden Kante 211e treffen, wie dies
auch zuvor mit Bezug zu den Aussparungen 208 (siehe 2b)
erläutert
ist, was somit zu einer entsprechenden „hexagonalen” Halbleiterlegierung 211 führt. Somit
wird in diesem Falle eine gut definierte und steuerbare Konfiguration
des Materials 211 erreicht, wobei auch ein deutlich höherer Grad
an Verformung im Vergleich zu im Wesentlichen „rechteckigen” Aussparungen
erreicht wird, wie dies beispielsweise zuvor mit Bezug zu dem konventionellen
Bauelement 100 erläutert
ist.
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Es
sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
die Halbleiterlegierung 211 in Form einer Silizium/Kohlenstofflegierung
vorgesehen wird, die somit für
eine Zugverformungskomponente in dem Kanalgebiet 251 sorgt, wenn
der Transistor 250a einen n-Kanaltransistor repräsentiert.
In anderen anschaulichen Ausführungsformen
werden entsprechende Aussparungen in beiden Transistoren 250a, 250b hergestellt
und mit unterschiedlichen Halbleiterlegierungen gefüllt. Beispielsweise
können
entsprechende Aussparungen auch in dem Transistor 250b während der
vorhergehenden Fertigungssequenz geschaffen werden, wobei auch ein
entsprechender Schritt zur Abdeckung von Oberflächenbereichen der jeweiligen
Aussparungen vorgesehen wird. Die Form dieser Aussparungen kann
auf der Grundlage der entsprechenden Schutzschicht beibehalten werden.
Während
des epitaktischen Aufwachsprozesses 210 zum Vorsehen des
Materials 211 in dem Transistor 250a kann die
entsprechende Schutzschicht auch als Wachstumsmaske dienen und kann
selektiv in Bezug auf das Material 211 entfernt werden,
wodurch das Bauelement 200 für das Abscheiden einer weiteren
Halbleiterlegierung vorbereitet wird, etwa für ein Silizium/Kohlenstoff-Material,
wenn das Material 211 als ein Material zum Erzeugen einer
kompressiven Verformung bereitgestellt wird.
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2g zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, enthalten die Transistoren 250a, 250b Drain-
und Sourcegebiete 253, die zumindest teilweise in der verformten
Halbleiterlegierung 211 in dem Transistor 250a ausgebildet
sind. In der gezeigten Ausführungsform
ist der Transistor 250b ohne eine verformungsinduzierende
Halbleiterlegierung hergestellt, während in anderen Fällen (nicht
gezeigt) auch eine geeignete Halbleiterlegierung zumindest teilweise
in den Drain- und Sourcegebieten 253 vorgesehen sein kann.
Ferner ist eine Seitenwandabstandshalterstruktur 216 an
Seitenwänden
der Gateelektrodenstruktur 251 gebildet, wobei die Abstandshalterstruktur 216 eine
beliebige geeignete Gestalt aufweist, wie dies für die gesamte Prozessstrategie
und die Erfordernis der Transistoren 250a, 250b notwendig
ist. Ferner können
entsprechende Metallsilizidgebiete 215 in den Drain und Sourcegebieten 253 und
bei Bedarf in dem Gateelektrodenmaterial 251a hergestellt
sein.
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Das
in 2g gezeigte Halbleiterbauelement 200 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Nach
dem Vorsehen zumindest des Halbleitermaterials 211 (siehe 2f) werden
der Abstandshalter 204a und die Maskenschicht 204 in
Verbindung mit der Beschichtung 205 (siehe 2f)
entfernt, und anschließend
wird die Abstandshalterstruktur 216 oder zumindest ein
Teil davon, hergestellt, um als eine Implantationsmaske zu dienen,
wenn zumindest ein Teil der Drain- und Sourcegebiete 253 auf
der Grundlage eines Ionenimplantationsprozesses gebildet wird. In
anderen Fällen
werden zumindest die Drain- und Sourcegebiete 253 auch
auf der Grundlage einer Dotierstoffsorte hergestellt, die in das
Material 211 während
dessen Abscheidung eingebaut wird. Nach dem Herstellen der Drain-
und Sourcegebiete 253, möglicherweise auf der Grundlage
von Ionenimplantationstechniken für beide Transistoren 250a, 250b werden
geeignete Ausheizprozesse ausgeführt,
um die Dotierstoffsorte zu aktivieren und auch um durch Implantation
hervorgerufene Schäden
zu rekristallisieren. Als nächstes werden
die Metallsilizidgebiete 215 auf Basis gut etablierter
Techniken hergestellt. Nachfolgend werden mögliche weitere verformungsinduzierende
Mechanismen eingerichtet, beispielsweise durch das Vorsehen eines
stark verspannten dielektrischen Materials zumindest über einem
der Transistoren 250a, 250b, wor an sich das Abscheiden
eines geeigneten dielektrischen Zwischenschichtmaterials anschließt.
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Es
gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente
und Techniken bereit, in denen ein höherer Grad an Flexibilität bei der
Herstellung einer verformungsinduzierenden Halbleiterlegierung erreicht
wird, indem entsprechende Aussparungen in geeigneter Weise geformt
werden und die Form über
die gesamte Fertigungssequenz hinweg beibehalten wird. Zu diesem
Zweck werden in einer anschaulichen Ausführungsform die Aussparungen auf
der Grundlage eines plasmaunterstützten Ätzprozesses hergestellt, an
dem sich ein nasschemischer Ätzschritt
anschließt,
der ein kristallographisch anisotropes Ätzverhalten aufweist, wodurch
ein gewünschter
Grad an Unterätzung
erreicht wird, wobei die Größe und die
Form gut steuerbar sind. Danach wird eine Schutzschicht vorgesehen,
um die Form der Aussparung während
nachfolgender Hochtemperaturbehandlungen beizubehalten. Im Anschluss
daran wird das verformungsinduzierende Halbleitermaterial auf der
Grundlage selektiver epitaktischer Aufwachstechniken auf Basis einer
nicht-kritischen Temperatur abgeschieden, wodurch eine gut definierte Form
der Halbleiterlegierung gewährleistet
ist, wodurch somit eine größere Verformung
in dem benachbarten Kanalgebiet erreicht wird, wobei dennoch für die Integrität der Gateelektrode
während
der gesamten Prozesssequenz gesorgt ist.