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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und betrifft insbesondere die Herstellung von Abstandshaltern für NMOS- und PMOS-Transistoren und verspannte dielektrische Schichten, die über den Transistoren ausgebildet sind.
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Beschreibung des Stands der Technik
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Die Herstellung integrierter Schaltungen erfordert, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsplan hergestellt wird. Im Allgemeinen werden eine Reihe von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig die vielversprechendste Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – zu einem wesentliches Entwurfskriterium, um eine Steigerung der Arbeitsgeschwindigkeit von integrierten Schaltungen zu erreichen.
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Die Verringerung der Transistorabmessungen zieht jedoch eine Reihe von damit verknüpften Problemen nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographieverfahren und Ätzstrategien, um damit in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für jeweilige neue Bauteilteilgenerationen zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie auch in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit bereitzustellen.
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Unabhängig von der technologischen Vorgehensweise, die verwendet wird, sind auch anspruchsvolle Abstandshalterverfahren erforderlich, um das äußerst komplexe Dotierstoffprofil zu erzeugen und um als eine Maske bei der Herstellung von Metallsilizidgebieten in der Gateelektrode und in den Drain- und Sourcegebieten in einer selbstjustierten Weise zu dienen. Da die ständige Verringerung der Größe der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln von Prozessverfahren im Hinblick auf die oben genannten Prozessschritte erforderlich macht, wurde vorgeschlagen, das leistungsverhalten der Transistorelemente auch zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird. Im Prinzip können mindestens zwei Mechanismen in Kombination oder getrennt eingesetzt werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, die Dotierstoffkonzentration in dem Kanalgebiet kann verringert werden, wodurch Streuereignisse für die Ladungsträger reduziert und damit die Leitfähigkeit erhöht wird. Das Reduzieren der Dotierstoffkonzentration in dem Kanalgebiet beeinflusst jedoch merklich die Schwellwertspannung des Transistorbauelements, wodurch eine Reduzierung der Dotierstoffkonzentration ein wenig attraktiver Lösungsvorschlag ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in dem Kanalgebiet kann modifiziert werden, indem beispielsweise eine Zugverformung oder eine Druckverformung erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise wird durch das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen erhöht, wobei abhängig von der Größe der Zugverformung ein Anstieg der Beweglichkeit von bis zu 20% oder mehr erreicht wird, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Es wurde daher vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoffschicht in oder unter dem Kanalgebiet einzubauen, um damit eine Zugverspannung oder Druckverspannung zu erzeugen. Obwohl das Transistorverhalten durch den Einbau von verspannungserzeugenden Schichten in oder unter dem Kanalgebiet deutlich verbessert werden kann, ist dennoch ein großer Aufwand zu betreiben, um die Herstellung entsprechender Verspannungsschichten in die konventionelle und gut etablierte CMOS-Technologie einzubinden. Beispielsweise sind zusätzliche epitaktische Wachstumsverfahren zu entwickeln und in dem Prozessablauf einzubinden, um damit die germaniumenthaltenden oder kohlenstoffenthaltenden Verspannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet zu bilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch die Herstellungskosten ansteigen und auch die Gefahr für eine Verringerung der Produktionsausbeute anwächst.
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Eine weitere vielversprechende Vorgehensweise ist das Erzeugen von Verspannung in der isolierenden Schicht, die nach der Herstellung der Transistorelemente gebildet wird, um damit die Transistoren einzubetten, und die Metallkontakte erhält, um die elektrische Verbindung zu den Drain-/Source-Gebieten und zu der Gateelektrode der Transistoren herzustellen. Typischerweise enthält diese Isolationsschicht mindestens eine Ätzstoppschicht oder Beschichtung und eine weitere dielektrische Schicht, die selektiv in Bezug auf die Ätzstoppschicht oder die Beschichtung geätzt werden kann. Im Folgenden wird diese Isolationsschicht als eine Kontaktschicht bezeichnet und die entsprechende Ätzstoppschicht wird als Kontaktbeschichtung bezeichnet. Um einen effizienten Verspannungsübertragungsmechanismus zu dem Kanalgebiet des Transistors zu schaffen, um darin eine Verformung hervorzurufen, muss die Kontaktbeschichtung, die in der Nähe des Kanalgebiets angeordnet ist, möglichst nahe an dem Kanalgebiet vorgesehen werden. In modernen Transistorarchitekturen ist ein Technologieansatz mit drei Abstandshaltern erforderlich, um das äußerst komplexe laterale Dotierstoffprofil zu erhalten, das zuvor erwähnt ist.
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Eine konventionelle Vorgehensweise (interner Stand der Technik) für die Herstellung einer Halbleiterstruktur mit mindestens einem NMOS-Transistor und einem PMOS-Transistor mit einer verspannten Kontaktbeschichtung ist detaillierter mit Bezug zu den 1a bis 1e beschrieben.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden Schichten über dem NMOS-Transistor 102 und dem PMOS-Transistor 101, die auf einem Substrat 103 mit einer Halbleiterschicht 105 und einer geeigneten vergrabenen isolierenden Schicht 104 hergestellt sind, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird. Für beide Transistorelemente 101 und 102 ist eine Dreifachabstandshalterstruktur hergestellt, die aus den Abstandshalterelementen 106, 107 und 108 und entsprechenden Beschichtungsmaterialien 114, 115 besteht, die als eine Ätzstoppschicht während der Herstellung der Abstandselemente 106, 107 und 108 dienen.
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1b zeigt das Halbleiterbauelement 100, wenn es einem Photolithographieprozess unterzogen wird, um den PMOS-Transistor 101 mit einer Maske 109 während der folgenden abschließenden Implantation von n-Datierstoffen 110 zu schützen. 1c zeigt schematisch das Bauelement 100, wenn der NMOS-Transistor 102 abgedeckt ist und das Halbleiterbauelement 100 einem abschließenden Implantationsprozess mit p-Dotiermitteln 111 unterliegt.
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1d zeigt schematisch das Halbleiterbauelement 100 mit selbstjustierten Silizidgebieten 112 nach der Implantation der p- und n-Dotiermittel. Die Abmessung der silizidierten Gebiete ist durch die Breite der Abstandshalter 106, 107, 108 bestimmt.
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In 1e ist schließlich schematisch das Abscheiden der verspannten Kontaktbeschichtung 113 auf dem PMOS- und NMOS-Transistoren gezeigt, um damit die Verspannung in den Kanalgebieten zu erhöhen.
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Diese konventionelle Vorgehensweise zeigt jedoch eine Reihe von Nachteilen derart, dass ein merklicher Anteil der Verspannung der Kontaktbeschichtung 113 durch die Abstandshalter „absorbiert” wird, wodurch die Vorgehensweise mit Dreifachabstandshalter aktuell wenig attraktiv ist, um eine Verformung in Kanalgebieten in modernen Transistoren zu erzeugen.
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Um die zuvor genannten Nachteile auf Grund der Dreifachabstandshalterstruktur zu vermeiden, wurde vorgeschlagen, die äußeren Abstandshalter, die typischerweise aus Siliziumnitrid aufgebaut sind, gleichzeitig für beide Transistorarten zu entfernen, indem beispielsweise eine SiN-Oxid-selektive Chemie verwendet wird, etwa heiße Phosphorsäure. Das Entfernen des äußeren Abstandshalterelements 106 kann zu starken Modifizierungen anderer Schaltungselemente führen, obwohl das Entfernen vorteilhaft ist im Hinblick auf das Verbessern der Verspannungsübertragung von der verspannten Schicht 113 und für das Reduzieren des Reihenwiderstands der Transistoren auf Grund des geringeren Abstands der Silizidgebiete von den Kanalgebieten. Ein wichtiges Schaltungselement ist eine Substratdiode, die für Sensoranwendungen in modernen SOI-Bauelementen eingesetzt wird, beispielsweise im Hinblick auf die Temperatursteuerung in komplexen Bauelementen.
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Zu diesem Zweck wird die Diodencharakteristik der Substratdiode zum Bewerten der thermischen Bedingungen verwendet. Die Substratdiode wird typischerweise in dem Substrat unter der vergrabenen Oxidschicht gebildet, indem eine Öffnung in der eigentlichen Siliziumschicht gebildet wird, in der die Transistoren hergestellt werden, wobei die Öffnung sich bis zu dem vergrabenen Oxid erstreckt, um damit das Substrat freizulegen. Um ein hohes Maß an Prozesskompatibilität mit standardmäßigen CMOS-Techniken bereitzustellen, werden die Diodenstruktur in dem Substrat und die Transistoren in der „aktiven” Siliziumschicht in einer gemeinsamen Prozesssequenz hergestellt. Somit kann eine Veränderung in dem Prozessablauf im Hinblick auf das Verbessern des Transistorleistungsverhaltens auch die Substratdiode beeinflussen. Beispielsweise wird die Substratdiode typischerweise in einer n-Wanne bzw. einem n-Potentialgebiet gebildet, d. h. die Substratdiode wird gemäß dem Prozess hergestellt, der der Herstellungssequenz von p-Transistoren entspricht. Das Entfernen von Abstandselementen auf Transistorebene zum Reduzieren der Silizidabstände und zum Positionieren eines verspannten Materials näher an dem Kanalgebiet beeinflusst daher auch die PN-Übergänge in der Substratdiode auf Grund des reduzierten Abstands des entsprechenden Silizids in dem Substrat, was zu deutlich unterschiedlichen Diodencharakteristiken oder sogar zu einem Kurzschluss der Diodenstruktur führen kann.
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US 5,766,991 A zeigt ein Verfahren, bei dem Abstandshalter eines NMOS-Transistors nasschemisch entfernt werden, während ein PMOS-Transistor von einer Ätzstoppschicht bedeckt ist.
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DE 10 2004 026 142 B3 und
US 2006/0249794 A1 zeigen Verfahren, bei denen Abstandshalter reduziert werden, um eine verspannungsinduzierende Schicht über dem Gate effektiver zu machen.
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Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik, die eine Verbesserung des Transistorleistungsverhaltens im Hinblick auf die Verspannungsübertragung, den Reihenwiderstand und dergleichen ermöglicht, während eines oder mehrere der oben genannten Probleme vermieden oder reduziert werden.
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Überblick über die Erfindung
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Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die die Herstellung einer verspannten Kontaktbeschichtung nahe an dem Kanalgebiet von Transistorelementen ermöglicht, um damit die Verspannungsübertragung von der Kontaktbeschichtung zu dem Kanalgebiet in einer Halbleiterstruktur zu verbessern. Dies kann erreicht werden, indem eine Halbleiterstruktur mit einer unterschiedlichen Hauptabstandshalterstruktur vorgesehen wird, was gemäß der Erfindung durch einen nasschemischen Ätzprozess erreicht wird.
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Ein Verfahren zum unterschiedlichen Entfernen von Abstandshaltern gemäß der vorliegenden Erfindung umfasst die Merkmale des Anspruches 1 oder des Anspruches 11.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus de folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1e schematisch Querschnittsansichten einer Halbleiterstruktur während diverser Fertigungsphasen bei der Herstellung einer verspannten Kontaktbeschichtung gemäß dem Stand der Technik zeigen; und
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2a bis 2h schematisch Querschnittsansichten einer Halbleiterstruktur während diverser Fertigungsphasen bei der Herstellung einer unterschiedlichen Abstandshalterstruktur und einer Kontaktbeschichtung nahe an dem Kanalgebiet gemäß anschaulicher Ausführungsformen zeigen.
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Detaillierte Beschreibung
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Im Allgemeinen betrifft der hierin beschriebene Gegenstand die Problematik des effizienten Übertragens von Verspannung von der verspannten Kontaktbeschichtung zu dem Kanalgebiet, wobei dennoch ein hohes Maß an Kompatibilität mit konventionellen Prozessen beibehalten wird. Um eine hohe Verspannungsübertragung von der Kontaktbeschichtung zu dem Kanalgebiet zu garantieren, ist es erforderlich, die Kontaktbeschichtung nahe an dem Kanalgebiet anzuordnen. Das Fertigungsschema mit Dreifachabstandshalter, das typischerweise eingesetzt wird, um sehr anspruchsvolle Dotierstoffprofile in vertikaler und lateraler Richtung in den Source- und Drain-Gebieten zu schaffen, weist den Nachteil auf, dass der Abstand zwischen der verspannten Kontaktbeschichtung und dem Kanalgebiet vergrößert wird, wodurch eine Absorption der Verspannung durch die Abstandselemente auftritt. Das Entfernen des äußersten Abstandshalters kann die Verspannungsübertragung von der verspannten Kontaktbeschichtung zu dem Kanalgebiet verbessern. Jedoch kann diese Lösungsmöglichkeit Probleme in den p-aktiven Gebieten hervorrufen und da die selbstjustierten Silizidgebiete näher an den Kanalgebieten der p-Transistoren angeordnet sind, könnte dies die Funktionsweise der Diodenstruktur in der entsprechenden Substratdiode beeinträchtigen, wie dies zuvor erläutert ist. Aus diesen Gründen wird ein Lösungsansatz mit dem Entfernen unterschiedlicher Abstandselemente eingesetzt, in welchem die äußersten Abstandshalterelemente lediglich von einer Art entfernt werden, etwa den NMOS-Transistoren, wodurch ein besserer Verspannungsübertragungsmechanismus bereitgestellt wird, während die Dreifachabstandshalterstruktur für die andere Art der Bauelemente, etwa die PMOS-Transistoren, erhalten bleibt. In einem Aspekt wird das Entfernen der Abstandshalter durch einen nasschemischen Ätzprozess bewerkstelligt, wobei z. B. heiße Phosphorsäure eingesetzt wird, wodurch ein hohes Maß an Unversehrtheit der Transistorbereiche, die der Einwirkung der nasschemischen Umgebung ausgesetzt sind, auf Grund der guten Ätzselektivität erreicht wird.
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Mit Bezug zu den begleitenden Zeichnungen werden nun weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
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2a bis 2h zeigen schematisch ein Halbleiterbauelement 200 in einer Querschnittsansicht. Das Halbleiterbauelement 200 umfasst ein Substrat 203, das ein geeignetes Substrat für die Herstellung von Schaltungselementen integrierter Schaltungen repräsentiert. Beispielsweise repräsentiert das Substrat 203 ein SOI-(Silizium-auf-Isolator)Substrat mit einer geeigneten vergrabenen isolierenden Schicht 230, oder ein anderes geeignetes Substrat mit einer darauf ausgebildeten kristallinen Halbleiterschicht, die für die Herstellung von Transistorelementen darin geeignet ist. In und auf dem Substrat 203 sind Transistorelemente 201, 202 in einer Zwischenfertigungsphase gebildet, wobei das Transistorelement 201 ein PMOS-Transistor und das Transistorelement 202 ein NMOS-Transistor ist. Die Transistorelemente enthalten eine Gateelektrode 210, die auf einer Gateisolationsschicht 211 gebildet ist, die die Gateelektrode 210 von dem Kanalgebiet 212 trennt, das einen Teil des Substrats 203 oder einer darauf gebildeten geeigneten Halbleiterschicht repräsentiert. Die Transistorelemente 201 und 202 besitzen eine Gatelänge, d. h. die horizontale Abmessung der Gateelektrode 210 in 2a, von 100 nm und deutlich weniger, wie dies in äußerst komplexen integrierten Schaltungen auf Siliziumbasis auftreten kann, etwa in CPUs, Speicherchips, ASICs (anwendungsspezifische ICs), und dergleichen. Folglich hat die Gateisolationsschicht 211 eine geeignete Dicke, die in einem Bereich von ungefähr 1,2 nm oder sogar weniger bis zu mehreren Nanometern reichen kann, abhängig von den Gesamtabmessungen der Gateelektrode 210. Es sollte beachtet werden, dass die vorliegende Erfindung äußerst vorteilhaft in Verbindung mit stark größenreduzierten Transistorelementen mit einer Gatelänge von ungefähr 100 nm oder von ungefähr 50 nm und weniger ist, wohingegen die Prinzipien der vorliegenden Erfindung auch auf weniger anspruchsvolle Transistorelemente anwendbar sind.
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Das Halbleiterbauelement 200 umfasst ferner einen Versatzabstandshalter 208, der an den Seitenwänden der Gateelektrode 210 ausgebildet ist. Der Versatzabstandshalter 208 ist aus einem geeigneten dielektrischen Material aufgebaut, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxidnitrid, und dergleichen. Ehe Breite des Versatzabstandshalters 208 ist entsprechend den Prozesserfordernissen für das Herstellen des lateralen Dotierstoffprofils von Erweiterungsgebieten 213 ausgewählt, die in dem Substrat 203 benachbart zu dem Kanalgebiet 212 gebildet sind. Das Halbleiterbauelement 200 umfasst ferner ein inneres Abstandshalterelement 207, das benachbart oder in der Nähe der Seitenwände der Gateelektrode 210 gebildet ist, wobei das innere Abstandshalterelement 207 von dem Versatzabstandshalter 208 durch eine Beschichtung 215 getrennt ist, die aus einem dielektrischen Material aufgebaut ist, das eine moderat hohe Ätzselektivität in Bezug auf das Material des inneren Abstandshalters 207 aufweist. In einer anschaulichen Ausführungsform ist der innere Abstandshalter 207 aus Siliziumnitrid aufgebaut und die Beschichtung 215, die auch auf horizontalen Bereichen des Substrats 203 und auf der Gateelektrode 210 gebildet ist, ist aus Siliziumdioxid aufgebaut. Für eine derartige Materialzusammensetzung sind eine Vielzahl gut etablierter anisotroper Ätzrezepte mit hoher Ätzselektivität bekannt. In anderen Ausführungsformen ist der innere Abstandshalter 207 aus Siliziumdioxid oder Siliziumoxidnitrid aufgebaut, während die Beschichtung 215 aus Siliziumnitrid gebildet ist, um damit wiederum eine moderat hohe Ätzselektivität in Bezug auf gut etablierte anisotrope Ätzrezepte zu schaffen. Das Bauelement 200 umfasst ferner ein äußeres Abstandshalterelement 206 mit einer Breite, die so ausgewählt ist, dass die Prozesserfordernisse für einen Ionenimplantationsprozess erfüllt werden, der nachfolgend zur Herstellung der tiefen Drain- und Sourcegebiete benachbart zu den Erweiterungsgebieten 213 auszuführen ist. Das äußere Abstandshalterelement 206 ist von dem inneren Abstandshalter 207 durch eine Ätzstoppschicht 214 getrennt, die auch horizontale Bereiche der Beschichtung 215 abdeckt und die aus einem Material aufgebaut ist, das eine moderat hohe Ätzselektivität in Bezug auf das Material des äußeres Abstandshalters 206 zeigt. In einer anschaulichen Ausführungsform ist der äußere Abstandshalter 206 aus Siliziumdioxid aufgebaut, wohingegen die Ätzstoppschicht 214 aus Siliziumnitrid aufgebaut ist. In anderen Ausführungsformen sind andere Materialzusammensetzungen für den äußeren Abstandshalter 206 und die Ätzstoppschicht 214 vorgesehen, solange die erforderliche Ätzselektivität zwischen den beiden Materialien erreicht wird. Beispielsweise ist in einer Ausführungsform der äußere Abstandshalter 206 aus Siliziumnitrid aufgebaut, wohingegen die Ätzstoppschicht 214 aus Siliziumdioxid gebildet ist.
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Ein typischer Prozessablauf für das Entfernen der Abstandshalter in unterschiedlicher Weise gemäß einer der bevorzugten Ausführungsformen der vorliegenden Erfindung ist mit Bezug zu den 2a bis 2h beschrieben.
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2a zeigt schematisch das Halbleiterbauelement 200, wenn die Herstellung der Dreifachabstandshalterstruktur bereits abgeschlossen ist und das Dotieren der p-Gebiete ausgeführt ist. Zunächst wird eine Oxidschicht 216 auf der Halbleiterstruktur abgeschieden, wie in 2b gezeigt ist. Zu diesem Zweck werden gut etablierte CVD-Verfahren eingesetzt.
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Nach dem Abscheiden der Oxidbeschichtung 216 wird ein Lackmaterial 221 auf dessen Oberfläche abgeschieden, und die Halbleiterstruktur 200 wird einem Photolithographieprozess unterzogen, um das Lackmaterial 221 zu strukturieren, d. h. um den Lack 221 oberhalb des NMOS-Transistors 202 zu entfernen, wie in 2c gezeigt ist. Der NMOS-Transistor 202 ist dann für die abschließende Implantation von n-Dotierstoffen 223 bereit, wie in 2c gezeigt ist. Während des Implantationsprozesses 223 für den n-Dotierstoff wird die Energie des Dotierstoffs so eingestellt, dass die Dicke der abgeschiedenen Oxidbeschichtung 216 berücksichtigt ist. Gemäß einer Ausführungsform wird die Implantation von n-Dotiermitteln nach der Implantation von p-Dotiermitteln ausgeführt, im Gegensatz zu dem üblichen konventionellen Ablauf.
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Nach der abschließenden Implantation der n-Dotiermittel muss die Oxidbeschichtung 216 von dem NMOS-Element 202 entfernt werden. Dies wird unter Einsatz von Trockenätzverfahren erreicht, die selektiv zu Nitrid und Silizium sind, wie in 2d gezeigt ist, wobei der Trockenätzprozess mit 220 bezeichnet ist. In dem nachfolgenden Schritt wird, wie schematisch in 2e gezeigt ist, der verbleibende Lack 221 auf dem PMOS-Transistor 201 entfernt und die Halbleiterstruktur 200 wird gereinigt. Die Oxidbeschichtung 216 verbleibt auf dem PMOS-Element 201. Die Struktur ist nun für das Entfernen des äußersten Abstandshalters 206 des NMOS-Elements 202 bereit.
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In 2f unterliegt die Halbleiterstruktur 200 einem schematisch dargestellten nasschemischen Ätzprozess 250. Der Ätzprozess besitzt eine Chemie mit hoher SiN-zu-Oxid-Selektivität und es kann heiße Phosphorsäure für diesen Zweck verwendet werden. Das PMOS-Element 201 wird während des nasschemischen Ätzprozesses durch die Oxidbeschichtung 216 geschützt, und wird daher nicht wesentlich durch den nasschemischen Ätzprozess beeinflusst.
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Nach dem Entfernen des äußersten Abstandselements 206 der NMOS-Struktur 202 werden die schützende Oxidbeschichtung 216 auf der PMOS-Struktur 201 und andere Oxidreste oder Kontaminationsstoffe auf der Oberfläche entfernt, bevor ein geeignetes Metall abgeschieden wird, so dass ein Vorreinigungsprozess ausgeführt werden kann. Dies kann erreicht werden, indem gut etablierte Ätzprozesse mit einer Chemie mit Oxid-zu-SiN-Selektivität eingesetzt werden, etwa beispielsweise Flusssäure (HF), die Oxid und Oxidreste selektiv zu Silizium und Siliziumnitrid entfernen kann. 2g zeigt schematisch die Halbleiterstruktur 200 mit einer Zweifachabstandshalterstruktur für den NMOS-Transistor 202 und einer Dreifachabstandshalterstruktur 206, 207, 208 für den PMOS-Transistor 201. Nachdem die unterschiedliche Abstandshalterstruktur in den Transistoren 201, 202 hergestellt ist, ist es möglich, mit dem Silizidierungsvorgang für die Source- und Draingebiete weiterzumachen. In modernsten Transistorelementen wird für gewöhnlich die Leitfähigkeit der stark dotierten Gebiete, etwa der Gateelektrode und der Kontaktbereiche der Drain/Source-Gebiete erhöht, indem eine Metallverbindung auf oberen Bereichen dieser Gebiete vorgesehen wird, da eine Metall-Silizium-Verbindung eine höhere Leitfähigkeit aufweisen kann im Vergleich zu selbst stark dotiertem Siliziummaterial. Beispielsweise werden Titan, Kobalt, Nickel und dergleichen typischerweise verwendet, um entsprechende Metallsilizidgebiete mit reduziertem Widerstand zu bilden.
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Der Silizidierungsprozess ist schematisch in 2h gezeigt. In einer Ausführungsform wird eine Nickelsilizidierung der Source- und Draingebiete ausgeführt. Die Silizidschicht reicht nahe an das Kanalgebiet für den NMOS-Transistor heran, während es für den PMOS-Transistor einen größeren Abstand aufweist. Die Silizidschicht wird auch auf der Oberseite der Gateelektroden gebildet. Somit können negative Auswirkungen auf eine entsprechende Substratdiode (nicht gezeigt) im Wesentlichen vermieden werden, wenn diese zusammen mit den p-Kanaltransistoren hergestellt wird.
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Die Halbleiterstruktur 200 ist nun zur Abscheidung einer verspannten Kontaktbeschichtung über der NMOS-Struktur 202 und der PMOS-Struktur 201 bereit. Das Abscheiden der verspannten Kontaktbeschichtung ist ähnlich zum Abscheiden der Schicht 113, wie dies in 1e gezeigt ist. Die Kontaktbeschichtungen können als separate Schichten mit unterschiedlichen Verspannungseigenschaften vorgesehen werden. Die Beweglichkeit der Elektronen in NMOS-Transistoren kann verbessert werden, indem eine Zugverspannung vorgesehen wird, während die Beweglichkeit von Löchern in PMOS-Transistoren verbessert werden kann, indem eine Druckverspannung erzeugt wird. in einer Ausführungsform ist die Kontaktbeschichtung aus Siliziumnitrid aufgebaut. Bekanntlich können die Abscheideparameter, etwa Druck, Temperatur, Verspannung, und dergleichen während eines plasmaunterstützten CVD-Prozesses zum Abscheiden von Siliziumnitrid so ausgewählt werden, dass eine spezifizierte innere Verspannung im Bereich von ungefähr 1 GPa (Gigapascal) oder höher mit Zugverspannung oder bis ungefähr 2 GPa oder höher an Druckverspannung erhalten werden kann. Folglich kann eine entsprechende innere Verspannung so ausgewählt werden, dass eine entsprechende Verformung in dem Kanalgebiet effizient erzeugt wird, was schließlich zu einem verbesserten Transistorverhalten führt. Da ferner die Prozessparameter des plasmaunterstützten CVD-Prozesses so ausgewählt werden, dass ein äußerst richtungsungebundenes Abscheideverhalten erreicht wird, werden auch andere Ätzgebiete, die zuvor gebildet wurden, ebenso gefüllt, zumindest teilweise, um damit Hohlräume in dem dielektrischen Material im Wesentlichen zu vermeiden, das die Transistorelemente umgibt. in anderen Ausführungsformen werden die verspannten Beschichtungen durch andere dielektrische Materialien, die die gewünschten Verspannungswerte liefern, gebildet.
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Eine spezielle Ausführungsform betrifft eine Halbleiterstruktur mit mindestens einem NMOS-Transistor und einem PMOS-Transistor, wobei die Anzahl der Abstandshalterelemente für die jeweiligen Transistoren nicht gleich ist. In einer Ausführungsform umfasst der NMOS-Transistor 202 eine Zweifachabstandshalterstruktur, während der PMOS-Transistor eine Dreifachabstandshalterstruktur 206, 207, 208 aufweist. In einer Ausführungsform besitzt die Halbleiterstruktur eine größere oder eine geringere Anzahl an Abstandshaltern, wie dies zuvor beschrieben ist, abhängig von der Komplexität der Source- und Drainstrukturen, In einer weiteren Ausführungsform ist die Anzahl der Abstandshalter des NMOS-Elements größer als die Anzahl der Abstandshalter des PMOS-Elements der Halbleiterstruktur der vorliegenden Erfindung, wenn beispielsweise entsprechende Substratdioden in den P-Wannen vorgesehen sind. Gemäß einer Ausführungsform kann die Implantation von n-Dotiermittel vor der Implantation von p-Dotiermitteln ausgeführt werden.
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Es gilt also: Die hierin offenbarten Ausführungsformen bieten eine verbesserte Technik zum Übertragen von Verspannung von einer Kontaktbeschichtung zu dem Kanalgebiet von Transistorelementen, wobei durch Entfernen der äußeren Abstandshalterelemente eines Transistors einer Halbleiterstruktur durch einen nasschemischen Ätzprozess die Kontaktbeschichtung nahe an dem Kanalgebiet angeordnet wird. Das Verfahren ist insbesondere für Transistorelemente mit einer Gateelektrode von 100 nm oder deutlich weniger geeignet und ist für das Entfernen des äußeren Abstandselements eines NMOS-Transistors geeignet. Das Verfahren und die hierin beschriebene Halbleiterstruktur weisen eine Reihe von Vorteilen in Bezug auf den Stand der Technik auf. Insbesondere wird ein verbessertes Verspannungsübertragungsverhalten von der Kontaktbeschichtung zu dem Kanalgebiet und ein geringerer Reihenwiderstand erreicht. Das hierin beschriebene Verfahren besitzt ein hohes Maß an Kompatibilität mit konventionellen Prozessabläufen. Die Verwendung eines nasschemischen Ätzprozesses beeinträchtigt Elemente nicht wesentlich, die bereits auf der Halbleiterstruktur vorhanden sind. Ferner kann durch das Entfernen der äußeren Abstandshalterelemente die Fläche vergrößert werden, die für elektrische Kontakte verfügbar ist.