-
GEBIET DER
VORLIEGENDEN ERFINDUNG
-
Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von SOI-artigen Transistortypen,
etwa vollständig
und teilweise verarmte Transistoren, die in und auf einer dünnen Halbleiterschicht
ausgebildet sind und verformte Kanalgebiete aufweisen, wobei eine
eingebettete Verformungsschicht angewendet wird, um die Ladungsträgerbeweglichkeit
in dem Kanalgebiet zu erhöhen.
-
BESCHREIBUNG
DES STANDS DER TECHNIK
-
Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsplan. Generell werden mehrere Prozesstechnologien
gegenwärtig
praktiziert, wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und
dergleichen die CMOS-Technologie gegenwärtig der vielversprechendste
Ansatz auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der
CMOS-Technologie werden Million von Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat mit einer kristallinen
Halbleiterschicht gebildet. Ein MOS-Transistor, unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
umfasst sogenannte PN-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Source-Gebiete mit einem invers dotierten
Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet
ist, gebildet werden. Die Leitfähigkeit des
Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals,
wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet
und davon durch eine dünne
Isolierschicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei
der Bildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten
Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und dem Drain-Gebiet ab, der auch als
Kanallänge
bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim
Anlegen der Steuerspannung an die Gateelektrode auszubilden, die
Gesamtleitfähigkeit
des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren.
Somit wird durch die Reduzierung der Kanallänge – und damit verknüpft der
Reduzierung des Kanalwiderstands – die Kanallänge zu einem
wesentlichen Entwurfskriterium zum Erreichen eines Anstiegs der
Arbeitsgeschwindigkeit integrierter Schaltungen.
-
Die
ständige
Verringerung der Transistorabmessungen zieht jedoch eine Reihe von
damit verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die durch das ständige Reduzieren
der Kanallänge
von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches Problem
in dieser Hinsicht ist die Entwicklung moderner Photolithographie-
und Ätzstrategien,
um in zuverlässiger
und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für eine neue Bauteilgeneration
herzustellen. Ferner müssen äußerst anspruchsvolle
Dotierstoffprofile in der vertikalen Richtung sowie auch in der
lateralen Richtung in den Drain- und Source-Gebieten erreicht werden,
um damit den geringen Schicht- und Kontaktwiderstand in Verbindung
mit einer gewünschten
Kanalsteuerbarkeit zu erhalten. Zusätzlich repräsentiert auch die vertikale
Lage der PN-Übergänge in Bezug
auf die Gateisolationsschicht ein kritisches Entwurfskriterium im
Hinblick auf die Steuerung der Leckströme. Somit erfordert eine Verringerung
der Kanallänge auch
ein entsprechendes Reduzieren der Tiefe der Drain- und Source-Gebiete im Hinblick
auf die Grenzfläche,
die durch die Gateisolationsschicht und das Kanalgebiet gebildet
ist, wodurch moderne Implantationstechniken erforderlich sind. Gemäß anderer
Vorgehensweisen werden epitaktisch gewachsene Gebiete mit einem
spezifizierten Versatz zu der Gateelektrode hergestellt, die auch
als erhöhte
Drain- und Source-Gebiete bezeichnet werden, um eine erhöhte Leitfähigkeit
der erhöhten
Drain- und Sourcegebiete bereitzustellen,
wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht bewahrt
bleibt.
-
Da
die ständige
Reduzierung der kritischen Abmessungen, d. h. der Gatelänge der
Transistoren, das Anpassen und möglicherweise
das Neuentwickeln äußerst komplexer
Prozessverfahren hinsichtlich der oben aufgezeigten Prozessschritte
erforderlich macht, wurde auch vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente durch Erhöhen
der Ladungsträgerbeweglichkeit
im Kanalgebiet für
eine vorgegebene Kanallänge
zu erhöhen,
wodurch die Möglichkeit
geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar
ist mit der Einführung
eines weiteren Technologieschrittes, wobei viele der obigen Prozessanpassungen,
die mit der Bauteilreduzierung verknüpft sind, vermieden oder zumindest
verzögert
werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugspannung oder kompressive Spannung in der
Nähe des
Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung
in dem Kanalgebiet zu erzeugen, die dann zu einer modifizierten
Beweglichkeit für
Elektronen bzw. Löcher
führt.
Beispielsweise ergibt das Erzeugen einer Zugverformung in dem Kanalgebiet
eine Beweglichkeitssteigerung für
Elektronen, wobei abhängig von
der Größe und der
Richtung der Zugverformung, ein Anstieg der Beweglichkeit von 50%
oder mehr erreicht wird, was sich wiederum direkt in einem entsprechenden
Anstieg der Leitfähigkeit
ausdrückt.
Andererseits kann eine kompressive Verformung in dem Kanalgebiet
die Beweglichkeit von Löchern
erhöhen, wodurch
die Möglichkeit
zur Leistungssteigerung von p-Kanaltransistoren geschaffen wird.
Das Einführen einer
Spannungs- oder Verformungsverfahrenstechnik in die Herstellung
integrierter Schaltungen ist ein äußerst vielversprechender Ansatz
für weitere
Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art von Halbleitermaterial
betrachtet werden kann, das die Herstellung schneller und leistungsstarker
Halbleiterbauelemente ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, während viele
der gut etablierten Fertigungsverfahren weiterhin verwendet werden
können.
-
Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
oder eine Silizium/Kohlenstoff-Schicht in oder unter dem Kanalgebiet
einzuführen,
um damit eine Zugspannung oder eine kompressive Spannung zu erzeugen,
die zu einer entsprechenden Verformung führt. Obwohl das Transistorverhalten
deutlich durch das Einführen
von spannungserzeugenden Schichten in oder unter dem Kanalgebiet
gesteigert werden kann, müssen
große Anstrengungen
unternommen werden, um die Herstellung entsprechender Spannungsschichten
in die konventionelle und gut erprobte MOS-Technologie einzubinden.
Beispielsweise müssen
zusätzliche
epitaktische Wachstumstechniken entwickelt und in den Prozessablauf
eingebunden werden, um die germanium- oder kohlenstoffenthaltenden
Spannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet
einzubauen. Daher wird die Prozesskomplexität erhöht, wodurch auch die Herstellungskosten
und die Gefahr für
eine Reduzierung der Produktionsausbeute ansteigen.
-
Daher
wird in anderen Lösungen
externe Spannung, die beispielsweise durch darüber liegende Schichten, Abstandselemente
und dergleichen erzeugt wird, angewendet, um eine gewünschte Verformung
innerhalb des Kanalgebiets zu erzeugen. Jedoch ist der Vorgang des
Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer
spezifizierten externen Spannung unter Umständen begleitet von einer nicht
effizienten Umwandlung der externen Spannung in eine Verformung
in dem Kanalgebiet. Obwohl damit deutliche Vorteile gegenüber dem
zuvor erläuterten
Ansatz, der zusätzlich
Spannungsschichten in dem Kanalgebiet erfordert, vorliegen, kann
die Effizienz des Spannungsübertragungsmechanismus
von den Prozess- und Bauteileigenschaften abhängen und damit zu einem geringen
Leistungszuwachs für
eine Transistorart führen.
-
In
einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren
verbessert, indem eine verformte Silizium/Germanium-Schicht in den
Drain- und Sourcegebieten der Transistoren gebildet wird, wobei
die kompressiv verformten Drain- und
Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet erzeugen.
Dazu werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv
vertieft, während die
NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht
selektiv in dem PMOS-Transistor durch epitaktisches Wachsen gebildet.
Jedoch führt
in SOI-Transistoren, die in sehr dünnen Siliziumschichten mit
einer Dicke von ungefähr
100 nm oder sogar weniger hergestellt sind, diese Technik unter
Umständen
nicht zu der erwarteten Leistungssteigerung, wie dies für SOI-Bauelemente mit
weniger größenreduzierten
aktiven Siliziumschichten oder in Vollsubstratbauelementen der Fall ist,
da die Spannungsübertragung
im Wesentlichen auf das Kanalgebiet beschränkt ist, das unter der Gateisolationsschicht
gebildet ist, während
tieferliegende aktive Gebiete in dem dünnen SOI-Transistor nicht in
effizienter Weise verformt werden, wodurch die Gesamteffizienz des
Verformungstechnologieprozesses reduziert ist.
-
Die
Druckschrift US 2005/0082531 A1 offenbart eine SOI-MOS-Transistorstruktur,
die eine erste und eine zweite Halbleiterschicht umfasst, die verspannt
sein können
und durch eine Isolationsschicht getrennt sind, wobei das Kanalgebiet
des Transistors in der ersten Halbleiterschicht ausgebildet ist
und die Source- und Draingebiete sich bis zur zweiten Halbleiterschicht
erstrecken. Eine weitere MOS-Transistorstruktur mit unterschiedlichen
Eigenschaften kann in der zweiten Halbleiterschicht gebildet werden.
-
Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte
Technik, die eine wirksame Leistungssteigerung der PMOS-Transistoren
und NMOS-Transistoren
ermöglicht,
wobei eines oder mehrere der zuvor genannten Probleme vermieden
oder deren Auswirkung zumindest reduziert wird.
-
ÜBERBLICK ÜBER DIE ERFINDUNG
-
Im
Allgemeinen richtet sich die vorliegende Erfindung an ein Verfahren
welches die Herstellung von SOI-Transistoren, etwa vollständig oder
teilweise verarmter Transistoren ermöglicht, wobei ein verbesserter
verformungserzeugender Mechanismus vorgesehen ist, um eine gewünschte Verformung
im Wesentlichen über
das gesamte aktive Gebiet hinweg, das unter einer Gateelektrodenstruktur
angeordnet ist, zu erzeugen. Folglich wird ein effizienter verformungserzeugender
Mechanismus für
dünne SOI-Transistoren
bereitgestellt, in denen sich ein Kanal an einer Grenzfläche zwischen
einer Gateisolationsschicht und der aktiven Schicht und auch an
einer Grenzfläche
zwischen einer vergrabenen Isolationsschicht und der darüber liegenden
Halbleiterschicht ausbilden kann. Folglich kann eine deutliche Leistungssteigerung
in vollständig
und teilweise verarmten SOI-Transistoren erreicht werden.
-
Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
Substrat mit einer darauf ausgebildeten ersten kristallinen Halbleiterschicht
und einer vergrabenen isolierenden Schicht, die auf der ersten kristallinen
Halbleiterschicht gebildet ist. Ferner umfasst das Bauelement eine
zweite kristalline Halbleiterschicht, die auf der vergrabenen isolierenden Schicht
gebildet ist, und eine Gateelektrode, die über der zweiten kristallinen
Halbleiterschicht gebildet ist. Schließlich umfasst das Transistorbauelement
ein Drain- und Sourcegebiet, das ein verformtes Halbleitermaterial
aufweist, das sich in die erste Halbleiterschicht erstreckt.
-
Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
Substrat mit einer darauf ausgebildeten ersten kristallinen Halbleiterschicht,
eine vergrabene isolierende Schicht, die auf der ersten kristallinen
Halbleiterschicht gebildet ist, und eine zweite kristalline Halbleiterschicht,
die auf der vergrabenen isolierenden Schicht gebildet ist. Das Halbleiterbauelement
umfasst ferner einen ersten Transistor mit einem ersten Drain- und
Sourcegebiet, das in der zweiten Halbleiterschicht gebildet ist. Schließlich umfasst
das Halbleiterbauelement einen zweiten Transistor mit einem zweiten
Drain- und Sourcegebiet, das ein verformtes Halbleitermaterial aufweist,
wobei sich das zweite Drain- und Sourcgebiet von der zweiten Halbleiterschicht
in die erste Halbleiterschicht erstreckt.
-
Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
Vertiefung benachbart zu einer ersten Gateelektrode eines ersten Transistors,
wobei die erste Gateelektrode über
einem Substrat gebildet ist, das eine erste kristalline Halbleiterschicht,
eine auf der ersten kristallinen Halbleiterschicht ausgebildete
vergrabene isolierende Schicht und eine auf der vergrabenen isolierenden Schicht
ausgebildete zweite kristalline Halbleiterschicht aufweist. Ferner
erstreckt sich die Vertiefung in die erste kristalline Halbleiterschicht.
Des weiteren umfasst das Verfahren das epitaktische Wachsen eines
verformten Halbleitermaterials in der Vertiefung.
-
KURZE BESCHREIBUNG
DER ZEICHNUNGEN
-
Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den abhängigen Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:
-
1a bis 1g schematisch
Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen
zeigen, in denen ein verformtes Halbleitermaterial durch eine vergrabene
isolierende Schicht gebildet wird, um eine Verformung kontinuierlich
im Wesentlichen entlang der gesamten Tiefe in dem Kanalgebiet des
Transistorelements gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung zu erzeugen; und
-
2a bis 2f schematisch
Querschnittsansichten eines Halbleiterbauelements mit SOI-Transistoren unterschiedlichen
Leitfähigkeitstyps
zeigen, wovon einer ein verformtes Halbleitermaterial zur Erzeugung
von Verformung an einer Grenzfläche
zwischen einer vergrabenen isolierenden Schicht und den darüber liegenden
Halbleitermaterial gemäß noch weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung erhält.
-
DETAILLIERTE
BESCHREIBUNG
-
Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
-
Im
Allgemeinen richtet sich die vorliegende Erfindung an ein Verfahren
welches das Erzeugen von Verformung in Kanalgebieten von SOI-artigen Transistoren
betrifft, indem ein verformtes Halbleitermaterial in der Nähe der Kanalgebiete
vorgesehen wird. Zu diesem Zweck wird das verformte Halbleitermaterial
so gebildet, dass es auch in effizienter Weise eine erforderliche
Verformung in der Nähe
einer Grenzfläche
zwischen der aktiven Halbleitersicht und der vergrabenen isolierenden
Schicht liefert, wodurch die Möglichkeit
geschaffen wird, in effizienter Weise diese Grenzfläche als
einen zusätzlichen
Kanal für
den Ladungsträgertransport
in modernen vollständig
und teilweise verarmten SOI-Tranistoren zu nutzen. Wie zuvor erläutert ist,
erhalten in anspruchsvollen Anwendungen SOI-artige Transistoren
eine sehr dünne
aktive Halbleiterschicht, etwa eine siliziumbasierte Schicht, mit
einer Dicke von 100 nm oder sogar deutlich weniger, so dass nicht
nur das Gebiet unmittelbar unter der entsprechenden Gateisolationsschicht
als ein Kanal verwendet werden kann, sondern auch die Grenzfläche zwischen
der aktiven Schicht und der vergrabenen isolierenden Schicht für den Ladungsträgertransport
nutzbar ist. Jedoch können
konventionelle verformungshervorrufende Mechanismen mittels eines
verformten Halbleitermaterials unter Umständen jedoch nicht eine effiziente
Erzeugung von Verformung in der Nähe der vergrabenen isolierenden
Schicht bewirken, da während
des epitaktischen Wachstums des eingebetteten verformten Halbleitermaterials
ein merklicher Bereich des ursprünglichen
Halbleitermaterials bewahrt werden muss, um damit eine entsprechende
Wachstumsschablone für
den nachfolgenden Wachstumsprozess bereitzustellen.
-
Gemäß der vorliegenden
Erfindung kann das kristalline Material unter der vergrabenen isolierenden
Schicht in effizienter Weise als eine Schablone für den epitaktischen
Wachstumsprozess genutzt werden, wodurch das Wachstum eines verformten Halbleitermaterials
auch in der Nähe
der Grenzfläche zwischen
der vergrabenen isolierenden Schicht und der darauf ausgebildeten
aktiven Halbleiterschicht ermöglicht
wird. Zusätzlich
zu dem Vorsehen eines verbesserten verformungsinduzierenden Mechanismus
wird auch eine erhöhte
Flexibilität
bei der Einstellung der Transistoreigenschaften bereitgestellt, da
die kristallinen Eigenschaften des epitaktisch gewachsenen verformten
Halbleitermaterials in einem hohen Maße von den kristallinen Eigenschaften
der aktiven Halbleiterschicht, die auf der vergrabenen isolierenden
Schicht gebildet ist, entkoppelt werden können. Folglich können die
kristallinen Eigenschaften, etwa die Kristallorientierung, die Materialzusammensetzung
und dergleichen, des Halbleitermaterials, das als eine Wachstumsschablone
dient, im Hinblick auf das Verbessern der Eigenschaften des epitaktisch
gewachsenen verformten Halbleitermaterials ausgewählt werden,
während
die ursprünglichen
Eigenschaften der auf der vergrabenen isolierenden Schicht gebildeten
aktiven Halbleiterschicht gemäß anderer
Prozess- und Bauteilerfordernisse eingestellt werden können, etwa
einer erhöhten
Beweglichkeit von Ladungsträgern
für andere
Transistoren, die das verformte Halbleitermaterial nicht erhalten.
-
Es
sollte beachtet werden, dass die vorliegende Erfindung im Prinzip
auf beliebige SOI-artige Transistoren
anwendbar ist, in denen eine Verformung durch eingebettetes verformtes
Halbleitermaterial erzeugt wird, selbst wenn die aktive Halbleiterschicht
nicht geeignet ist für
die Ausbildung dünner SOI-artiger
Transistoren, in denen sich ein zweites Kanalgebiet in der Nähe der vergrabenen
isolierenden Schicht bildet. In diesem Falle kann dennoch ein äußerst effizienter
Verformungsmechanismus vorgesehen werden, wobei zusätzlich kristalline
Eigenschaften des verformten Halbleitermaterials beispielsweise
im Hinblick auf die Kristallorientierung angepasst werden können, um
damit eine insgesamt verbesserte Leistung im Vergleich zu konventionellen Lösungen mit
eingebetteten Verformungsschichten zu erreichen, die sich nicht
durch die vergrabene isolierende Schicht bis in ein kristallines
Substratmaterial erstrecken. Somit sollte die Erfindung nicht auf eine
spezielle SOI-Architektur eingeschränkt erachtet werden, sofern
dies nicht anderweitig explizit in der Beschreibung und in den angefügten Patentansprüchen dargestellt
ist.
-
Mit
Bezug zu den 1a bis 1g und 2a bis 2f werden
nunmehr weitere anschauliche Ausführungsformen der vorliegenden
Erfindung detaillierter beschrieben.
-
1a zeigt
schematisch ein Transistorbauelement 100 mit einem Substrat 101,
das ein beliebiges geeignetes Substrat oder ein Trägermaterial
repräsentieren
kann, um darüber
SOI-artige Transistoren herzustellen. Beispielsweise kann das Substrat 101 ein
Halbleitervollsubstrat repräsentieren,
auf welchem eine kristalline Halbleiterschicht 102 gebildet
ist. Zum Beispiel kann das Substrat 101 ein Vollsubstrat
auf Siliziumbasis mit der darauf gebildeten Halbleiterschicht 102 repräsentieren,
an die sich eine vergrabene isolierende Schicht 103 und
eine zweite kristalline Halbleiterschicht 104 anschließen, die auch
als eine „aktive" Schicht bezeichnet
wird. Es sollte beachtet werden, dass das Substrat 101 in
Verbindung mit den Schichten 102, 103 und 104 eine SOI-artige
Architektur repräsentieren
kann, wobei die aktive Schicht 104 nicht notwendigerweise
aus Silizium aufgebaut sein muss, und daher soll der Begriff SOI-artiger
Transistor oder Architektur als ein Oberbegriff verstanden werden,
ohne die Schicht 104 auf ein Siliziummaterial einzuschränken. Jedoch
ist in einigen anschaulichen Ausführungsformen die erste Halbleiterschicht 102 aus
Silizium aufgebaut und die zweite Halbleiterschicht 104 repräsentiert
ebenso ein siliziumbasiertes Material, etwa ein dotiertes Siliziummaterial,
ein Silizium/Germanium-Material und dergleichen. In anderen Ausführungsformen
können die
Halbleiterschichten 102 und 104 sich zumindest in
einer Eigenschaft, etwa der Kristallorientierung, der Materialzusammensetzung
und dergleichen unterscheiden. Beispielsweise repräsentieren
in einer Ausführungsform
die erste und die zweite Halbleiterschicht 102 und 104 siliziumbasierte
Schichten mit einer unterschiedlichen kristallinen Orientierung,
wobei beispielsweise die Schicht 102 eine (110) oder (100) Orientierung
aufweist, während
die Schicht 104 eine (100) oder (110) Orientierung besitzt.
Eine entsprechende Anordnung kann äußerst vorteilhaft sein in Anwendungen,
in denen unterschiedliche Transistorarten herzustellen sind und
die Ladungsträgerbeweglichkeit
für die
entsprechenden kristallinen Orientierungen unterschiedlich ist.
Anschauliche Ausführungsformen
mit unterschiedlichen Transistorarten werden mit Bezug zu den 2a bis 2f später detaillierter
erläutert.
-
Das
Transistorbauelement 100 umfasst ferner eine Gateelektrode 105,
die über
der zweiten Halbleiterschicht 104 ausgebildet und davon
durch eine Gateisolationsschicht 106 getrennt ist. Die
Gateelektrode 105 kann in dieser Fertigungsphase aus dotiertem
Polysilizium oder einem anderen geeigneten Material hergestellt
sein. Die Gateisolationsschicht 106 kann aus Siliziumdioxid,
Siliziumnitrid, Siliziumoxinitrid und dergleichen oder einem anderen geeigneten
Material aufgebaut sein, wobei auch dielektrische Materialien mit
großer
dielektrischer konstante bzw. Permittivität ε verwendet werden können, möglicherweise
in Verbindung mit einem oder mehreren der zuvor spezifizierten Materialien.
In anspruchsvollen Anwendungen kann die Gateelektrode 105 eine
Länge,
d. h. in 1a die horizontale Abmessung
der Gateelektrode 105, von 100 nm und deutlich weniger
oder sogar 50 nm oder deutlich weniger für Bauteile der 90 nm-Technologie,
der 65 nm-Technologie
und dergleichen aufweisen. Die Gateelektrode 105 kann darauf
ausgebildet eine Deckschicht 107 besitzen, die aus Siliziumnitrid,
Siliziumoxinitrid, Siliziumdioxid, eine Kombination der vorhergehenden
Materialien, und dergleichen aufgebaut sein kann. Ferner kann eine
Beschichtung 109, beispielsweise aus Siliziumdioxid, so
ausgebildet sein, dass diese die Gateelektrode 105 einschließlich der Deckschicht 107 und
der zweiten Halbleiterschicht 104 bedeckt. Des weiteren
kann eine Abstandsschicht 108, die z. B. Siliziumnitrid
oder ein anderes geeignetes Material aufweist, das in einem nachfolgenden Ätz- und
epitaktischen Wachstumsprozess als eine entsprechende Hartmaske
verwendet werden kann, im Wesentlichen konform auf dem Bauelement 100 ausgebildet
sein.
-
Ein
typischer Prozessablauf zur Herstellung des Transistorbauelements 100,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse umfasst. Nach der Herstellung des Substrat 101 mit
der ersten Halbleiterschicht 102, der vergrabenen isolierenden Schicht 103 und
der zweiten Halbleiterschicht 104, was durch gut etablierte
Scheibenverbundtechniken und dergleichen bewerkstelligt werden kann,
wird ein Gatedielektrikumsmaterial durch Abscheiden und/oder Oxidation
hergestellt, woran sich das Abscheiden einer Schicht aus Gateelektrodenmaterial, etwa
dotiertes oder undotiertes Polysilizium, anschließt. Nachfolgend
werden moderne Photolithographie- und Ätztechniken
angewendet, um den abgeschiedenen Schichtstapel zu strukturieren,
wobei ARC-(antireflektierende)Schichten hergestellt worden sein
können,
die das Deckmaterial für
die Deckschicht 107 repräsentieren können. In anderen Ausführungsformen
kann der Strukturierungsprozess für die Gateelektrode 105 und
die Gateisolationsschicht 106 auf der Grundlage einer Hartmaske
erfolgen, die beibehalten wird, um damit als die Deckschicht 107 in der
weiteren Fertigung zu dienen. In anderen Fällen wird eine separate Deckschicht
gebildet und wird zusammen mit dem Gateelektrodenmaterial und der Gateisolationsschicht
strukturiert. Danach wird die Beschichtung 109 auf der
Grundlage gut etablierter Rezepte abgeschieden, woran sich das Abscheiden der
Abstandsschicht 108 anschließt, was durch plasmaunterstützte CVD
(chemische Dampfabscheidung) bewerkstelligt werden kann. Anschließend wird
ein anisotroper Ätzprozess
durchgeführt,
um die Abstandsschicht 108 entsprechend gut etablierter Herstellungsverfahren
für Abstandshalter
zu strukturieren, wobei das Material auf horizontalen Bereichen entfernt
wird, während
das Material, das an den Seitenwänden
der Gateelektrode 105 gebildet ist, im Wesentlichen beibehalten
wird. Danach werden freiliegende Bereiche der Beschichtung 109 beispielsweise
durch äußerst selektive Ätzprozesse,
wie sie im Stand der Technik bekannt sind, entfernt.
-
1b zeigt
das Transistorbauelement 100 in einem weiter fortgeschrittenen
Herstellungsstadium, im welchem das Bauelement 100 einem Ätzprozess 110 unterliegt.
Während
dieses Ätzprozesses ist
die Gateelektrode 105 durch die Abstandshalter 108a,
d. h. die Reste des vorhergehenden anisotropen Abstandshalterätzprozesses
und die Deckschicht 107 eingekapselt, so dass der Ätzprozess 110 zu
einer Vertiefung oder einem Raumbereich 111 führt, dessen
lateraler bzw. seitlicher Versatz zu der Gateelektrode 105 im
Wesentlichen durch den Abstandshalter 108a und den Rest
der Beschichtung, der nunmehr als 109 bezeichnet ist, bestimmt
ist.
-
Im
Gegensatz zu konventionellen Verfahren ist der Ätzprozess 110 so gestaltet,
dass durch die aktive Schicht 104, die vergrabene isolierende Schicht 103 und
in die erste Halbleiterschicht 102 geätzt wird. Beispielsweise wird
der Ätzprozess 110 mit unterschiedlichen Ätzchemien
ausgeführt,
um damit das gewünschte Ätzverhalten
bereitzustellen. Beispielsweise sind äußerst selektive und anisotrope Ätzrezepte
für eine
Vielzahl von Materialien, etwa Silizium im Hinblick auf Siliziumdioxid,
Siliziumnitrid und dergleichen verfügbar. Wenn daher die Schicht 104 im
Wesentlichen aus Silizium aufgebaut ist, können gut etablierte Rezepte
angewendet werden, um durch die Schicht 104 zu ätzen, wobei
abhängig
von dem verwendeten Ätzrezept
diese Phase des Ätzprozesses 110 an
der vergrabenen isolierenden Schicht 103 stoppt. Danach
kann die Ätzchemie
in geeigneter Weise für
das Ätzen
durch die vergrabene isolierende Schicht 103 ausgewählt werden,
die beispielsweise in Form einer Siliziumdioxidschicht vorgesehen ist,
wobei gut etablierte Rezepte verwendet werden können. In einigen anschaulichen
Ausführungsformen
wird ein äußerst selektiver Ätzprozess
zum Entfernen von Material der vergrabenen isolierenden Schicht 103 in
Bezug auf das Material der Halbleiterschicht 102 angewendet,
so dass der entsprechende Ätzprozess
zuverlässig
an der Schicht 102 gestoppt werden kann, wodurch ein hohes
Maß an Ätzgleichförmigkeit über das
gesamte Substrat 101 hinweg sichergestellt werden kann.
Danach wird ein abschließender Ätzschritt
des Prozesses 110 ausgeführt, um in die Halbleiterschicht 102 auf
der Grundlage gut etablierter Rezepte zu ätzen. Da der vorhergehende Ätzprozess
zum Ätzen
durch die vergrabene isolierende Schicht 103 mit hoher
Selektivität
zu der Schicht 102 ausgeführt werden kann, wird der abschließende Ätzschritt
in einer äußerst gleichförmigen Weise
ausgeführt,
insbesondere da lediglich ein geringes Eindringen in die Schicht 102 erforderlich ist.
Folglich kann ein hohes Maß an
Gleichförmigkeit für die Tiefe
der Vertiefung 111 über
das Substrat 101 hinweg erreicht werden. Nach dem Ende
des Ätzprozesses 110 bleiben
die Reste 104a, 103a der Schichten 104 und 103 unter
der maskierten Gateelektrode 105 bewahrt. In einer anschaulichen
Ausführungsform
wird das Bauelement 100 nun für einen nachfolgenden epitaktischen
Wachstumsprozess zur Herstellung eines verformten Halbleitermaterials
in der Vertiefung 111 vorbereitet. Folglich können gut
etablierte Reinigungsprozesse ausgeführt werden, um Kontaminationsstoffe
von den freiliegenden Oberflächen
des Bauelements 100 zu entfernen.
-
1c zeigt
schematisch das Bauelement 100 nach dem Ende des selektiven
epitaktischen Wachstumsprozesses, wobei ein verformtes Halbleitermaterial 113 in
der Vertiefung 111 gebildet wird. Selektive epitaktische
Wachstumsprozesse, d. h. ein selektives Wachsen des Halbleitermaterials 112 auf einer
kristallinen „Schablone" mit einem ähnlichen Gitterabstand,
ohne dass im Wesentlichen eine Haftung des Halbleitermaterials 112 auf
dielektrischen Materialien, etwa den Abstandshaltern 108a und
der Deckschicht 107 stattfindet, können auf der Grundlage gut
bekannter Rezepte eingerichtet werden oder können auf der Grundlage von
Versuchen gewonnen werden. In einem anschaulichen Beispiel ist die
kristalline Halbleiterschicht 102 aus Silizium mit einer speziellen
Oberflächenorientierung
in Bezug auf die Oberflächenorientierung
des Substrats 101 aufgebaut, d. h. in 1c der
horizontalen Orientierung, und ein Material mit einer ähnlichen
Gitterkonstante, etwa Silizium/Germanium, Silizium/Kohlenstoff,
und dergleichen wird auf der freiliegenden Halbleiterschicht 102 aufgewachsen,
wodurch im Wesentlichen die gleiche Gitterstruktur gebildet wird.
Folglich kann das Halbleitermaterial 112 als ein verformtes Halbleitermaterial
betrachtet werden, da die „natürliche" Gitterkonstante
von Silizium/Germanium oder Silizium/Kohlenstoff unterschiedlich
zum dem Gitterabstand des im Wesentlichen reinen Siliziums. Beispielsweise
ist für
ein Silizium/Germanium-Material mit einem spezifizierten Verhältnis von
Silizium zu Germanium, wobei der Germanium-Anteil bis zu 25 Atomprozent
reichen kann, die natürliche
Gitterkonstante größer im Vergleich
zu Silizium und wenn daher das Material 112 mit dem gleichen
Gitterabstand wie die darunter liegende Schablone der Schicht 102 aufgewachsen
wird, wird ein verformtes Material gebildet, das dazu neigt, eine
kompressive Spannung auf benachbarten Materialien auszuüben, etwa
die aktive Schicht 104a, das das oder die Kanalgebiete
des Transistor 100 enthält.
-
In
einer anschaulichen Ausführungsform
repräsentiert
der Transistor 100 einen p-Kanaltransistor, dessen aktiver Bereich,
d. h. die Schicht 104a, eine Druckverformung erhalten soll,
um damit die Beweglichkeit von Löchern
zu verbessern, die die Majoritätsladungsträger repräsentieren.
Somit kann durch Bereitstellen des kompressiv verformten Halbleitermaterials 112,
das sich in der Tiefenrichtung über
die gesamte Schicht 104a hinweg erstreckt, eine Druckverformung
in effizienter Weise in der Schicht 104a und einer Grenzfläche 114 zwischen
der Gateisolationsschicht 106 und der Schicht 104a und
auch an einer Grenzfläche 121 zwischen
der vergrabenen isolierenden Schicht 103a und der Schicht 104a erzeugt werden.
Wenn in ähnlicher
Weise der Transistor 100 einen n-Kanaltransistor repräsentiert,
kann das Material 112 als ein Material mit einer Zugverformung hergestellt
werden, wobei ebenso eine Zugverformung in dem Gebiet 104 erzeugt
wird. Beispielsweise kann in diesem Fall das Material 112 in
Form von Silizium/Kohlenstoff und dergleichen vorgesehen werden.
Es sollte beachtet werden, dass in einigen Ausführungsformen die verformte
Materialschicht 112 sich nicht notwendiger Weise bis in
die Schicht 102 erstreckt, solange das Material 112 zumindest
im Wesentlichen entlang der gesamten Dicke der Schicht 104a gebildet
ist. Beispielsweise kann während
des epitaktischen Wachstumsprozesses das gleiche Material, das in
der Schicht 102 vorgesehen ist, abgeschieden werden, und
danach kann die Abscheideatmosphäre
so eingestellt werden, dass das verformte Material 112 abgeschieden
wird. Wenn beispielsweise die Schicht 102 aus Silizium
aufgebaut ist, kann in einer ersten Phase Silizium bis zu einer Höhe abgeschieden
werden, die an einem beliebigen Punkt unterhalb der Grenzfläche 114 zwischen
den Schicht 104a und 103a liegt, und danach kann
Silizium/Germanium oder Silizium/Kohlenstoff abhängig von den Bauteilerfordernissen
abgeschieden werden, um damit das verformte Halbleitermaterial 112 zu
bilden.
-
1d zeigt
schematisch ein Transistorbauelement 100 gemäß anderer
anschaulicher Ausführungsformen,
wobei beginnend mit dem Bauteil, wie es in 1b gezeigt
ist, ein Abstandshalter 113 an Seitenwänden der Vertiefung 111 gebildet
wird, um damit den Einfluss auf die freiliegenden Seitenwandbereiche 104s der
Schicht 104a in Bezug auf den epitaktischen Wachstumsprozess
zu minimieren. Somit kann beginnend von dem Bauteil der 1b eine
geeignete Abstandshalterschicht, die z. B. aus Siliziumdioxid aufgebaut
ist, in einer konformen Weise auf der Grundlage gut etablierter
Rezepte abgeschieden werden und danach kann ein anisotroper Ätzprozess ausgeführt werden,
um das Material der Abstandsschicht von horizontalen Bauteilbereichen
zu entfernen. Folglich werden die Abstandselemente 113 an dem
Abstandshalter 108a und an den Seitenwänden 104s der Schichten 104a, 103a gebildet,
wodurch die Schicht 104a während des nachfolgenden epitaktischen
Wachstumsprozesses eingeschlossen ist. Des weiteren kann ein erster
Bereich 112a in der Vertiefung 111 auf der Grundlage
eines geeigneten epitaktischen Wachstumsprozesses hergestellt werden, wobei
lediglich das Material der Halbleiterschicht 102 als eine
Wachstumsschablone dient, da andere kristalline Gebiete, etwa die
Seitenwände 104s der Schicht 104a durch
den Abstandshalter 113 abgedeckt sind. Eine entsprechende
Anordnung kann in Ausführungsformen
vorteilhaft sein, in denen die Schichten 104a und 102 in
der Kristallorientierung, der Materialzusammensetzung und dergleichen
unterscheiden, da nunmehr der epitaktische Wachstumsprozess zur
Bildung des Materials 112 nur durch die Kristalleigenschaften
der Schicht 102 bestimmt ist.
-
1e zeigt
schematisch das Transistorbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium gemäß weiterer anschaulicher Ausführungsformen,
wobei ein Teil der Abstandselemente 113 entfernt ist, um
damit die Seitenwand 104s der Schicht 104a freizulegen.
Ein entsprechender teilweise durchgeführter Abtrag der Abstandselemente 113,
der damit einen Rest 113a zurücklässt, kann durch einen äußerst selektiven
isotropen Ätzprozess
erreicht werden, wobei entsprechende Rezepte für eine Vielzahl von Materialien
etabliert sind. Z. B. kann Siliziumdioxid in effizienter Weise in
einer äußerst selektiven
Weise durch wässrige
Flusssäure und
dergleichen entfernt werden. Danach kann der epitaktische Wachstumsprozess
fortgesetzt werden, wobei das kristalline Wachstum im Wesentlichen durch
den Materialbereich 112a bestimmt ist, und daher beeinflusst
die freigelegte kristalline Oberfläche 104s die Gesamtkristallstruktur
des verformten Halbleitermaterials nicht wesentlich. Wenn beispielsweise die
kristalline Struktur des Bereichs 112a sich von jener der
Schicht 104a unterscheidet, tritt nur eine geringe Fehlanpassung
während
des weiteren epitaktischen Wachstumsprozesses in der Nähe der freiliegenden
Oberfläche 104s auf,
während
der wesentliche Anteil des gewachsenen Materials die gewünschten
Kristalleigenschaften aufweist.
-
1f zeigt
schematisch den Transistor 100 nach dem Ende des epitaktischen
Wachstumsprozesses, wodurch ein zweiter Bereich 112b an
verformten Halbleitermaterial über
den Bereich 112a gebildet ist. Es sollte beachtet werden,
dass auch in diesem Falle die Bereiche 112a, 112b nicht
notwendigerweise vollständig
in Form eines verformten Halbleitermaterials vorgesehen werden müssen, sondern auch
Bereiche mit im Wesentlichen unverformten Halbleitermaterial enthalten
können.
Beispielsweise kann in 1e der
erste Bereich 112a bis zu einer Höhe deutlich unterhalb der freiliegenden
Oberfläche 104s auf
der Grundlage eines nicht verformten Materials aufgewachsen werden
und danach kann der zweite Bereiche 112b teilweise als
ein nicht verformtes Material und teilweise als ein verformtes Material oder
als vollständig
verformtes Material aufgewachsen werden. Wenn in ähnlicher
Weise ein gewisses Maß an „Überwachstum" gewünscht ist,
um damit erhöhte
Drain- und Source-Gebiete
für das
Bauelement 100 zu schaffen, kann ein Teil des Bereichs 112b in
Form eines nicht verformten Materials oder eines verformten Materials
vorgesehen werden, abhängig
von den Prozess- und Bauteilerfordernissen. In anderen Ausführungsformen
kann der epitaktische Wachstumsprozess beendet werden, ohne dass
erhöhte
Bereiche vorgesehen werden, wenn erhöhte Drain- und Sourcegebiete
nicht gewünscht
sind.
-
Danach
kann die weitere Bearbeitung in einigen anschaulichen Ausführungsformen
auf der Grundlage gut etablierter Verfahren fortgesetzt werden,
wozu das Entfernen der Abstandselemente 108, der Beschichtung 109a und
der Deckschicht 107, die Ausbildung einer geeigneten Seitenwandabstandshalterstruktur
mit dazwischen ausgeführten
Implantationsprozessen zum Bereitstellen des erforderlichen Dotierstoffprofils
zur Bildung der Drain- und Source-Gebiete gehören. In anderen Ausführungsformen kann
die zuvor beschriebene Prozesssequenz dahingehend geändert werden,
dass geeignete Dotierstoffprofile vorgesehen werden, um damit den
Betrieb des Bauelements 100 als ein Transistor in vollständig verarmter
oder teilweise verarmter Form zu ermöglichen, wobei zwei Kanalgebiete
auftreten, um damit das Leistungsverhalten des Bauelements 100 zu
verbessern. Wie zuvor erläutert
ist, kann für äußerst größenreduzierte
SOI-artige Transistoren, d. h. für
eine Dicke der Schicht 104a von ungefähr 100 nm oder sogar deutlich
weniger, die Grenzfläche 114 zwischen
der Schicht 104a und der vergrabenen isolierenden Schicht 103a auch
als ein Kanalgebiet dienen, und damit können die entsprechenden Implantationsprozesse
angepasst werden, um eine geeignete Anbindung, d. h. einen PN-Übergang,
auch zu diesem weiteren Kanalgebiet vorzusehen. Zu diesem Zweck
kann die entsprechende Seitenwandabstandhalterstruktur, d. h. die
Breite der einzelnen Seitenwandabstandshalter in der Seitenwandabstandshalterstruktur,
und die entsprechenden Implantationsparameter entsprechend justiert
werden, um das gewünschte
Dotierstoffprofil zu erhalten.
-
1g zeigt
schematisch den Transistor 100 nach dem Ende der zuvor
beschriebenen Prozesssequenz. Somit weist der Transistor 100 eine Seitenwandabstandshalterstruktur 115 benachbart zu
der Gateelektrode 105 auf, wobei die Abstandshalterstruktur 115 mehrere
einzelne Abstandshalter 115a, 115b enthalten kann,
deren Anzahl und Abmessung von dem erforderlichen horizontalen Dotierstoffprofil
eines entsprechenden Drain- und Sourcegebiets 118 abhängt. In
dem vorliegenden Beispiel sind zwei einzelne Abstandselemente, d.
h. die Abstandsehalter 115a, 115b, vorgesehen,
um ein spezifiziertes Dotierstoffprofil in dem Drain- und Source-Gebiet 118 zu
erhalten, wobei ein entsprechender PN-Übergang 119 in geeigneter
Weise in der Schicht 104a angeordnet ist, um damit in geeigneter
Weise ein Verbindung zu den entsprechenden Kanalgebieten herzustellen,
die in der Nähe
der Grenzflächen 121 und 114 liegen
können.
Ferner sind Metallsilizidgebiete 116 und 117 in
und auf dem Drain- und Sourcegebiet 118 und der Gateelektrode 105 gebildet.
Da das Gebiet 104a seitlich von dem verformten Halbleitermaterial 112 eingeschlossen
ist, kann eine entsprechende Verformung 120 in effizienter
Weise in der Schicht 104a in der Nähe der Grenzfläche 121 sowie
in der Nähe
der Grenzfläche 114 gebildet
werden. In dem gezeigten Beispiel ist die Verformung 120 als
eine kompressive Verformung bzw. Druckverformung dargestellt, um
damit die Löcherbeweglichkeit
in der Schicht 104a und insbesondere in Kanälen, die
an den Grenzflächen 121, 114 während des Betriebs
des Transistors 100 entstehen, zu erhöhen.
-
Wie
zuvor beschrieben ist, kann der Transistor 100 auf der
Grundlage gut etablierter Prozessverfahren hergestellt werden, wobei
in einigen anschaulichen Ausführungsformen
zumindest die Gestaltung der Abstandshalterstruktur 115 und
de entsprechenden Implantationszyklen entsprechend angepasst sind,
um den PN-Übergang 119 in
einer geeigneten Weise zu positionieren, um damit eine Verbindung
für beide
Kanalgebiete an den Grenzflächen 121 und 114 herzustellen.
Danach können
die Metallsilizidgebiete 116, 117 auf der Grundlage
gut etablierter Verfahren hergestellt werden, etwa der Abscheidung
eines hochschmelzenden Metalls und einer nachfolgenden Wärmebehandlung
zum Ingangsetzen der Umwandlung in Metallsilizid, wenn die Gateelektrode 105 und
die Drain- und Source-Gebiete 118 einen wesentlichen Anteil
an Silizium aufweisen.
-
Es
sollte beachtet werden, dass die Konfiguration des Bauelements 100,
wie es in 1g gezeigt ist, äußerst vorteilhaft
ist für
einen p-Kanaltransistor, da in diesem Falle eine Druckverformung
in dem Gebiet 104a deutlich die Löcherbeweglichkeit erhöhen kann,
wobei auch die Stromleitfähigkeit
des Bauelements 100 erhöht
wird. In anderen Ausführungsform
kann eine Zugverformung erzeugt werden, indem ein entsprechend verformtes
Halbleitermaterial in dem Drain- und Source-Gebiet 118 vorgesehen
wird, wie dies zuvor erläutert
ist. Ferner ist, wie zuvor dargestellt ist, die Kristallstruktur
in dem Drain- und Sourcegebiet 118 im Wesentlichen durch
das epitaktische Aufwachsen des verformten Halbleitermaterials bestimmt,
was wiederum auf der Kristallschablone, die durch die Halbleiterschicht 102 bereitgestellt
wird, beruht, und daher kann die Kristallstruktur in dem Drain-
und Sourcegebiet 118 im Wesentlichen unabhängig von
der Kristallkonfiguration der Schicht 104a eingestellt
werden, was äußerst vorteilhaft
sein kann, wenn unterschiedliche Transistorarten auf der Grundlage
der zweiten Halbleiterschicht 104a herzustellen sind, wie
dies nachfolgend mit Bezug zu den 2a bis 2f detaillierter
beschrieben ist.
-
2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 250 mit
einem ersten Transistor 200n und einem zweiten Transistor 200p.
Die Transistoren 200n, 200p können Transistoren repräsentieren,
die auf unterschiedlichen Substratbereichen oder Chipbereichen vorgesehen
sind, und/oder können
Transistoren unterschiedlicher Konfiguration repräsentieren
und/oder können
Transistoren eines unterschiedlichen Leitfähigkeitstyps darstellen. Beispielsweise
kann der Transistor 200n einen n-Kanaltransistor repräsentieren,
während
der Transistor 200p einen p-Kanaltransistor repräsentiert. Das Bauelement 250 umfasst
ferner ein Substrat 201 mit einer darauf ausgebildeten
ersten kristallinen Halbleiterschicht 202, an die sich
eine vergrabene isolierende Schicht 203 anschließt, auf
der eine zweite kristalline Halbleiterschicht 204 gebildet
ist. Hinsichtlich der Eigenschaften des Substrats 201 und
der Schichten 202, 203 und 204 gelten
die gleichen Kriterien, wie sie zuvor mit dem Substrat 101 und
den Schichten 102, 103 und 104 erläutert sind.
In dieser Fertigungsphase können
der erste und der zweite Transistor 200n, 200p eine
Gateelektrode 205 aufweisen, die auf einer Gateisolationsschicht 206 gebildet
ist, wobei die Gateelektroden 205 von einer entsprechenden
Deckschicht 207 und Seitenwandabstandselementen 208a eingeschlossen
sind. Ferner kann abhängig
von den Bauteilerfordernissen eine Isolationsstruktur 221 vorgesehen
sein, um den ersten und den zweiten Transistor 200n, 200p voneinander
zu trennen. Des weiteren kann der erste Transistor 200n durch
eine Hartmaske 222 bedeckt sein, die aus Siliziumnitrid,
Siliziumdioxid oder einem anderen geeigneten Material aufgebaut
ist.
-
Wie
zuvor erläutert
ist, kann der Unterschied in einer oder mehreren Eigenschaften der
Transistoren 200n, 200p erforderlich machen, dass
das Leistungsverhalten dieser Transistoren individuell verbessert
wird, beispielsweise durch individuelles Erzeugen von Verformung
in dem bzw. den Kanalgebiet(en) eines der Transistoren 200n, 200p,
oder durch andere geeignete Strategien. In einer anschaulichen Ausführungsform
repräsentiert
der Transistor 200n einen n-Kanaltransistor, in welchem
die Elektronenbeweglichkeit auf einem moderat hohen Niveau gehalten
werden soll, indem die Schicht 204 als eine siliziumbasierte
Schicht mit einer Oberflächenorientierung
von (100) vorgesehen wird. Der zweite Transistor 200p repräsentiert
einen p-Kanaltransistor, dessen Löcherbeweglichkeit auf Grund der
reduzierten Beweglichkeit von Löchern
in einem (100) Siliziumkristall erhöht werden soll durch lokales Anwenden
von Verformung in dem entsprechenden Kanalgebiet mittels eines eingebetteten
verformten Halbleitermaterials in dem entsprechenden Drain- und
Source-Gebiet, wie dies mit Bezug zu den 1a bis 1g für den Transistor 100 beschrieben
ist. Ferner kann der Übergangswiderstand
des Drain- und Source-Gebiets, das in dem zweiten Transistor 200p zu
bilden ist, verbessert werden, indem eine (110) Orientierung vorgesehen
wird, um damit die Löcherbeweglichkeit
zumindest in diesem Transistorbereich zu erhöhen. Folglich kann eine Kristallorientierung
der ersten Halbleiterschicht 202 als eine (110) Orientierung
gewählt
werden, wodurch eine Kristallschablone für die nachfolgende Bearbeitung bereitgestellt
ist, die äußert vorteilhaft
ist zur Verbesserung des Serienwiderstandes des Transistors 200p.
-
Das
Bauelement 250, wie es in 2a gezeigt
ist, kann auf der Grundlage gut etablierter Prozessverfahren hergestellt
werden, wie sie auch mit Bezug zu 1a beschrieben
sind. Zusätzlich
kann die Hartmaske 222 auf der Grundlage gut etablierter Photolithographie-
und Ätztechniken
gebildet werden, nachdem beispielsweise die Gateelektroden 205 auf
der Grundlage einer Verfahrenstechnik eingeschlossen sind, wie sie
auch in 1a beschrieben ist. Z. B. kann
eine dünne
Beschichtung (nicht gezeigt) abgeschieden werden, an die sich das
Hartmaskenmaterial anschließt,
das dann auf der Grundlage einer entsprechenden Photolithographiemaske geätzt wird,
wobei die Beschichtung als eine Ätzstoppschicht
dienen kann. Danach kann die Beschichtung von dem freiliegenden
Transistor 200p entfernt werden, um damit die in 2a gezeigte Konfiguration
zu erhalten. Danach kann ein Hohlraum- oder Vertiefungsätzprozess
ausgeführt
werden, um selektiv die freiliegenden Bereiche des Transistors 200p zu ätzen, wodurch
eine Vertiefung durch die Schicht 204, die Schicht 203 und
in die Halbleiterschicht 202 gebildet wird. Wie zuvor erläutert ist, kann
während
eines nachfolgenden epitaktischen Wachstumsprozesses eine Störung durch
die Schicht 204 verringert werden, insbesondere wenn die
Schicht 204 sich in der Kristallorientierung, der Materialzusammensetzung
und dergleichen in Bezug auf die Schicht 202 unterscheidet.
Somit wird in einer anschaulichen Ausführungsform eine Abstandsschicht
vor dem epitaktischen Wachstumsprozess gebildet.
-
2b zeigt
schematisch das Bauelement 250 nach dem anisotropen Ätzprozess
zur Herstellung einer Vertiefung 211 benachbart zu der
eingeschlossenen Gateelektrode 205 des zweiten Transistors 200p,
wobei zusätzlich
eine Abstandsschicht 213 konform auf dem Bauelement 250 gebildet
ist. Beispielsweise kann die Abstandsschicht 213 aus Siliziumdioxid,
Siliziumoxinitrid, oder einem anderen geeigneten dielektrischen
Material aufgebaut sein, das im Wesentlichen das Abscheiden von
Halbleitermaterial während
des nachfolgenden epitaktischen Wachstumsprozesses verhindert. In
anderen Ausführungsformen
kann eine äußerst dünne Materialschicht
durch eine geeignete Abscheidetechnik aufgebracht werden, etwa CVD,
ALD (Atomlagendeposition) zum Abscheiden eines leitenden Materials, etwa
eines stark dotierten Halbleiters mit sehr unterschiedlichen kristallinen
Eigenschaften im Vergleich zu der Schicht 202, oder eines
hochschmelzenden Metalls oder Materialverbindungen, die eine moderat hohe
Leitfähigkeit
aufweisen, wobei die Abscheiderate in einem nachfolgenden epitaktischen
Wachstumsprozess reduziert wird. In einigen anschaulichen Ausführungsformen
kann eine Dicke der Schicht 213 kleiner als ungefähr 1 nm
sein, um damit eine Auswirkung auf der Schicht 213 auf
das Bauteilverhalten zu reduzieren, wenn diese Schicht nicht vor
dem Ende des nachfolgenden eipitaktischen Wachstumsprozesses entfernt
wird.
-
Danach
wird das Bauelement 250 einem anisotropen Prozess gemäß gut etablierter
Prozessrezepte zum Entfernen des Materials der Schicht 213 von
horizontalen Bauteilbereichen unterzogen.
-
2c zeigt
schematisch das Bauelement 250 nach dem Ende der zuvor
beschriebenen Prozesses zur Herstellung der Abstandselemente. Somit umfasst
das Bauelement 250 ein Abstandselement 213a, das
an Seitenwandbereichen der Vertiefung 211 gebildet ist.
In einigen Ausführungsformen
ist der Abstandshalter 213 aus einem Material gebildet,
das das Abscheiden eines Halbleitermaterials während des nachfolgenden epitaktischen
Wachstumsprozesses vermeiden oder zumindest reduzieren kann, während es
andererseits eine moderat hohe Leitfähigkeit besitzen kann, so dass
der Abstandshalter 213a nicht während des nachfolgenden epitaktischen Wachstumsprozesses
entfernt werden muss. Beispielsweise kann ein hoch dotiertes Halbleitermaterial
mit unterschiedlichen Eigenschaften und mit einer deutlich anderen
Gitterkonstante verwendet werden. Des weiteren wird die Vertiefung 211 mit
einem verformten Halbleitermaterial 212 gefüllt, dessen
Eigenschaften im Wesentlichen durch die Schicht 202 bestimmt
sind, wobei ein Einfluss der Schicht 204a auf Grund des
Abstandshalters 213a deutlich unterdrückt ist. In einer anschaulichern
Ausführungsform weist
das Material 212 ein verformtes Silizium/Germanium mit
einer (110) Orientierung auf. In anderen Ausführungsformen kann die weitere
Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu 1c beschrieben
ist, indem ein mehrstufiger epitaktischer Wachstumsprozess ausgeführt wird.
-
2d zeigt
schematisch das Bauelement 250 nach einem ersten Schritt
eines epitaktischen Wachstumsprozesses, wobei ein erster Bereichs 212a eines
Halbleitermaterials, das ein verformtes Material oder ein nicht
verformtes Material sein kann, in der Vertiefung 211 gebildet
ist. Ferner kann der Abstandshalter 213a teilweise entfernt
werden, um damit einen Abstandshalter 213b zu bilden, der
die Seitenwände 204s des
Gebiets 204a freilegt. Das teilweise Entfernen des Abstandshalters 213a kann durch
einen isotropen Ätzprozess
erreicht werden, wie dies zuvor auch mit Bezug zu dem Abstandshalter 113a beschrieben
ist.
-
2e zeigt
schematisch das Halbleiterbauelement 250 nach dem Ende
des epitaktischen Wachstumsprozesses und dem Entfernen der Einkapselungen
der Gateelektroden 205 und dem Entfernen der Hartmaske 222.
Somit besitzt das Bauelement 250 einen oberen Bereich 212b aus
verformten Halbleitermaterial, das bei einer Grenzfläche 214 oder
an einer beliebigen tieferliegenden Stelle beginnt, das nunmehr
eine gewünschte
Spannung in das Gebiet 204 über die Seitenwand 204s überträgt, um damit
eine gewünschte
Art an Verformung darin zu erzeugen. Beispielsweise kann eine kompressive Verformung
durch den Bereich 212b erzeugt werden, wenn der Transistor 200p einen
p-Kanaltransistor repräsentiert.
Wie zuvor erläutert
ist, kann ein gewünschtes
Maß mit
zusätzlichem
Wachstum gemäß den Entwurfserfordernissen
vorgesehen werden, wenn eine Transistorarchitektur mit erhöhten Drain- und
Source-Gebieten herzustellen ist. Es sollte beachtet werden, dass
die Bereiche 212b und 212a Kristalleigenschaften
aufweisen können,
die im Wesentlichen durch die Halbleiterschicht 202 bestimmt sind,
wie dies zuvor erläutert
ist. Auf Grund des „späten" Freilegens der Seitenwand 204s während einer abschließenden Phase
des epitaktischen Wachstumsprozesses kann der Einfluss, d. h. die
Gitterfehlanpassung, der Schicht 204a auf den Bereich 202b daher
deutlich kleiner sein, und somit sind die elektrischen Eigenschaften
des Bereichs 202b im Wesentlichen durch die Schicht 202 bestimmt.
D. h., wenn beispielsweise eine (110) Orientierung in der Schicht 202 vorgesehen
wird, weist der Bereich 212b ebenso im Wesentlichen eine
(110) Orientierung auf mit einem akzeptablen Anteil an Gitterunregelmäßigkeiten in
der Nähe
der Grenzfläche 204s.
Somit kann der Gesamtwiderstand des Bereichs 212b, d. h.
die Löcherbeweglichkeit,
deutlich verbessert werden, wobei zusätzlich die Stromleitfähigkeit
des Transistors 200p erhöht wird.
-
2f zeigt
schematisch das Bauelement 250 in einem weiter fortgeschrittenen
Herstellungsstadium. Hier weisen der erste und der zweite Transistor 200n, 200p jeweils
eine entsprechende Abstandshalterstruktur 215 mit einem
oder mehreren einzelnen Abstandselementen 215a, 215b auf,
wobei die Abstandshalterstruktur 215 so dimensioniert ist, dass
ein erforderliches Dotierstoffprofil in den Drain- und Source-Gebieten 218 der
Transistoren 200n, 200p erhalten wird, wie dies
auch mit Bezug zu 1g beschrieben ist. Folglich
kann das Dotierstoffprofil und die Lage entsprechender PN-Übergänge 219,
die von unterschiedlicher Leitfähigkeitsart sein
können,
wenn n- und p-Kanaltransistoren betrachtet werden, so definiert
werden, dass eine Doppelkanalkonfiguration für teilweise oder voll verarmte SOI-artige
Transistoren hergestellt wird, in denen die aktive Schicht 204a eine
Dicke in dem oben spezifizierten Bereich besitzt. Ferner können entsprechende
Metallsilizidgebiete 217 und 216 in den Gateelektroden 205 und
den Drain- und Source-Gebieten 218 ausgebildet sein.
-
Hinsichtlich
der Fertigungsprozesse und Verfahren zur Herstellung des Bauelements 250 gelten die
gleichen Kriterien, wie sie zuvor mit Bezug zu dem Transistor 100 erläutert sind,
wobei die entsprechenden Implantationszyklen jedoch individuell
für jeden
der Transistoren 200n und 200p ausgeführt werden.
Somit umfasst der Transistor 200p ein Drain- und Source-Gebiet 218,
das für
eine gewünschte
Art an Verformung 220 sorgt, die an einer Grenzfläche 221 zwischen
der Gateisolationsschicht und der Schicht 204a und an der
Grenzfläche 214 zwischen
der vergrabenen isolierenden Schicht 203a und der Schicht 204b vorherrscht.
Des weiteren kann der Reihenwiderstand des Drain- und Source-Gebiets 218 durch
geeignetes Auswählen
der kristallinen Eigenschaften des epitaktisch gewachsenen Materials,
das eine andere Kristallorientierung im Vergleich zu der Schicht 204a aufweisen
kann, reduziert werden. Somit kann der Transistor 200n eine
erhöhte
Elektronenbeweglichkeit auf Grund der geeignet ausgewählten Kristallorientierung
der Schicht 204a aufweisen, während der zweite Transistor 200p eine
erhöhte
Leistungsfähigkeit
besitzen kann, die durch das Bereitstellen der Verformung 220 und
das Bereitstellen einer optimalen Kristalloptimierung innerhalb
des Drain- und Source-Gebiets 218 erreicht wird. Es sollte
beachtet werden, dass andere Konfigurationen gewählt werden können, in
denen beispielsweise zusätzliche
verformungsinduzierende Mechanismen vorgesehen sind, beispielsweise
in Form der Seitenwandabstandshalterstruktur 215 und/oder
mittels einer Kontaktätzstoppschicht
(nicht gezeigt), die über
dem ersten und dem zweiten Transistor 200n, 200p zu
bilden ist. Ferner kann durch geeignetes Maskieren eines der Transistoren 200n, 200p während der
andere Transistor bearbeitet wird, auch in dem ersten Transistor 200n eine
eingebettete verformte Halbleiterschicht vorgesehen werden, um damit
das Leistungsverhalten des ersten Transistors 200n weiter
zu verbessern.
-
Es
gilt also: Die vorliegende Erfindung stellt ein Verfahren bereit,
die einen verbesserten verformungserzeugenden Mechanismus in SOI-Bauelementen
und SOI-artigen Bauelementen ermöglicht, indem
eine eingebettete verformte Halbleiterschicht auf der Grundlage
einer Vertiefung gebildet wird, die sich durch die vergrabene isolierende Schicht
hindurch erstreckt, wodurch das darunter liegende kristalline Material
als eine Wachstumsschablone verwendet wird. Folglich kann die verformte
Halbleiterschicht benachbart zu dem gesamten aktiven Halbleitergebiet
hergestellt werden, das auf der vergrabenen isolierenden Schicht
gebildet ist, wodurch der Spannungsübertragungsmechanismus verbessert wird.
Des Weiteren können
die kristallinen Eigenschaften der verformten Halbleiterschicht
im Wesentlichen von den kristallinen Eigenschaften der aktiven Halbleiterschicht
entkoppelt werden, wodurch zusätzlich
Entwurfsflexibilität
für das
Erreichen eines verbesserten Leistungsverhaltens geschaffen wird, insbesondere,
wenn Transistoren unterschiedlicher Leitfähigkeitsart herzustellen sind,
wie dies in modernen CMOS-Techniken der Fall ist. In anspruchsvollen Anwendungen,
in denen sehr dünne
SOI-Transistoren, etwa vollständig
oder teilweise verarmte Transistoren, herzustellen sind, können beide
Grenzflächen, d.
h. die Grenzfläche
zwischen der Gateisolationsschicht und die Grenzfläche zwischen
dem aktiven Gebiet und der vergrabenen isolierenden Schicht, als Kanalgebiete
genutzt werden, wobei beide Kanäle
in effizienter Weise auf der Grundlage des eingebetteten Halbleitermaterials
verformt werden können.
-
Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.