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DE102008035816A1 - Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials - Google Patents

Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials Download PDF

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DE102008035816A1
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Vassilios Austin Papageorgiou
Belinda Austin Hannon
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GlobalFoundries US Inc
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AMD Fab 36 LLC and Co KG
Advanced Micro Devices Inc
AMD Fab 36 LLC
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    • H10P30/222—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden ein Silizium/Germanium-Material und ein Silizium/Kohlenstoff-Material in Transistoren unterschiedlicher Leitfähigkeitsart auf der Grundlage eines geeigneten Fertigungsschemas ohne wesentlichen Beitrag zur Gesamtprozesskomplexität vorgesehen. Ferner können geeignete Implantationssorten durch freigelegte Oberflächenbereiche der Aussparungen vor dem Bilden der entsprechenden verformten Halbleiterlegierung gebildet werden, wodurch zusätzlich zu einer besseren Gesamttransistorleistung beigetragen wird. In anderen Ausführungsformen wird ein Silizium/Kohlenstoffmaterial in einem p-Kanaltransistor und einem n-Kanaltransistor hergestellt, wobei die entsprechende Zugverformungskomponente mittels einer Verspannungsgedächtnistechnik in dem p-Kanaltransistor überkompensiert wird. Somit können die vorteilhaften Wirkungen der Kohlenstoffsorte, etwa das Verbessern des gesamten Dotierstoffprofils von p-Kanaltransistoren mit einer effizienten Verformungskomponente kombiniert werden, wobei auch gleichzeitig die Gesamtprozessgleichmäßigkeit verbessert wird.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung integrierte Schaltungen und betrifft insbesondere die Herstellung unterschiedlicher Transistorarten mit verformten Kanalgebieten unter Anwendung eines eingebetteten verformungsinduzierenden Materials, um die Ladungsträgerbeweglichkeit in den Kanalgebieten zu verbessern.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen werden in vielen Gebieten auf Grund der zunehmenden Funktionsvielfalt, die auf einer vorgegebenen Chipfläche bereitgestellt wird, eingesetzt. Integrierte Schaltungen sind aus zahlreichen einzelnen Schaltungskomponenten, etwa Transistoren, aufgebaut, wobei mehrere Millionen oder sogar mehrere hundert Millionen einzelner Transistoren in komplexen Bauelementen vorgesehen ist. Allgemein werden mehrere Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein wichtiges Problem in dieser Hinsicht ist die Entwicklung aufwendiger Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa der Gateelektrode der Transistoren, für eine neue Schaltungsgeneration zu schaffen. Ferner sind äußerst aufwendige Dotierstoffprofile in der vertikalen Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen.
  • Die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge von Transistoren, macht die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die oben genannten Prozessschritte erforderlich. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist dem Voranschreiten zu einen zukünftigen Technologiestandard, wobei viele der oben genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich verschoben werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet mit einer standardmäßigen (100) Oberflächenorientierung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit ge schaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie in den Herstellungsprozess für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, die die Herstellung schneller und leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei dennoch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • In einer Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren hergestellt wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu wird selektiv in den Drain- und Sourcegebieten der PMOS-Transistoren eine Aussparung geschaffen, während die NMOS-Transistoren maskiert sind und nachfolgend wird die Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Somit müssen komplexe Fertigungsschritte, etwa ein Ätzprozess, die Herstellung einer geeigneten Ätz- und Wachstumsmaske und selektive epitaktische Wachstumstechniken in den CMOS-Prozessablauf eingebunden werden.
  • In anderen Vorgehensweisen wird Silizium/Kohlenstoffmaterial für NMOS-Transistoren verwendet, um eine gewünschte Gitterfehlanpassung speziell in den Kanalgebieten der NMOS-Transistoren hervorzurufen, was häufig durch Ionenimplantation von Kohlenstoff in die Drain- und Sourcegebiete erreicht wird. Eine Leistungszunahme für Transistoren unterschiedlicher Leitfähigkeitsart auf der Grundlage von Silizium/Kohlenstofflegierungen kann jedoch zu einen noch komplexeren Prozessablauf führen, da diversen Schritte für die Herstellung entsprechender Verformungsschichten in geeigneter Weise in den komplexen Fertigungsablauf eingebunden werden müssen, was zu einem weniger ausgeprägten Leistungszuwachs führt, als dies erwartet wird.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Techniken und Halbleiterbauelemente mit Transistoren unterschiedlicher Leitfähigkeitsart mit eingebetteten verformungsinduzierenden Materialien, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Techniken und Halbleiterbauelemente, die die Herstellung unterschiedlich verformter Halbleitermaterialien ermöglichen, die in den Drain- und Sourcebereichen eingebettet sind, wobei zumindest eine Halbleiterlegierung verwendet wird, die eine natürliche Gitterkonstante aufweist, die kleiner ist als eine natürliche Gitterkonstante von Silizium. Beispielsweise wird in einigen anschaulichen hierin offenbarten Aspekten eine Silizium/Kohlenstofflegierung in Verbindung mit weiteren Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung verwendet, um unterschiedliche Arten von Verformung für Transistoren unterschiedlicher Leitfähigkeitsart bereitzustellen, wobei dennoch für eine effiziente Fertigungsstrategie gesorgt ist, beispielsweise im Hinblick auf die Verwendung geeigneter Ätzstopp- und Abstandshalterschichten und/oder im Hinblick auf das Einbinden geeigneter Implantationssorten vor dem Herstellen der entsprechenden Halbleiterlegierungen. Somit können die Vorteile jeder der unterschiedlichen Halbleiterlegierungen ausgenutzt werden, ohne dass in unerwünschter Weise zu einer zusätzlichen Prozesskomplexität im Vergleich zu konventionellen Strategien beigetragen wird, in denen für gewöhnlich eine einzelne verformungsinduzierende Halbleiterlegierung verwendet wird. In anderen anschaulichen hierin offenbarten Aspekten wird ein Halbleitermaterial, etwa Silizium/Kohlenstoff, das typischerweise zur Verbesserung der Eigenschaften von n-Kanaltransistoren eingesetzt wird, auch in p-Kanaltransistoren in Verbindung mit effizienten Verspannungsgedächtnistechniken eingesetzt, wodurch eine gewünschte Art an Verformung in den p-Kanaltransistoren erreicht wird, während gleichzeitig eine insgesamt verbesserte Fertigungseffizienz und ein zusätzlicher Zuwachs im Transistorleistungsvermögen auf Grund der positiven Wirkungen der Kohlenstoffsorte in den Drain- und Sourcebereichen des p-Kanaltransistors erreich wird.
  • Ein anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines verformten Halbleitermaterials in einem ersten Transistor einer ersten Leitfähigkeitsart und in einem zweiten Transistor einer zweiten Leitfähigkeitsart. Das Verfahren umfasst ferner das Bilden eines Schichtstapels über einer ersten Gateelektrodenstruktur des ersten Transistors und einer zweiten Gateelektrodenstruktur des zweiten Transistors, wobei die erste und die zweite Gateelektrodenstruktur eine entsprechende Deckschicht aufweisen und wobei der Schichtstapel eine Abstandshalterschicht und eine Ätzstoppschicht, die über der Abstandshalterschicht gebildet ist, aufweist. Das Verfahren umfasst ferner das Bilden einer Maske über dem zweiten Transistor unter Anwendung der Ätzstoppschicht und das Bilden eines ersten Abstandshalterelements an der ersten Gateelektrodenstruktur aus der Abstandshalterschicht. Des weiteren werden erste Aussparungen in den Drain- und Sourcebereichen des ersten Transistors auf der Grundlage des ersten Abstandshalterelements gebildet, und es wird ein erstes verformtes Halbleitermaterial in den ersten Aussparungen hergestellt. Das Verfahren umfasst ferner das Bilden zweiter Aussparungen in Drain- und Sourcebereichen des zweiten Transistors auf der Grundlage eines zweiten Abstandshalterelements, das aus der Abstandshalterschicht gebildet ist. Schließlich umfasst das Verfahren das Bilden eines zweiten verformten Halbleitermaterials in den zweiten Aussparungen, wobei das erste und das zweite verformte Halbleitermaterial eine unterschiedliche Materialzusammensetzung besitzen.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden erster Aussparungen benachbart zu einer ersten Gateelektrodenstruktur eine ersten Transistors und Bilden zweiter Aussparungen benachbart zu einer zweiten Gateelektrodenstruktur eines zweiten Transistors, wobei der erste und der zweite Transistor von unterschiedlicher Leitfähigkeitsart sind. Das Verfahren umfasst ferner das Bilden eines Halbleitermaterials in dem ersten und zweiten Aussparungen, wobei das Halbleitermaterial eine erste Art an Verformung aufweist. Ferner wird ein Gitterschaden in dem Halbleitermaterial selektiv in den ersten Transistor erzeugt, um damit ein im Wesentlichen relaxiertes Halbleitermaterial zu bilden. Des weiteren umfasst das Verfahren das Rekristallisieren des im Wesentlichen relaxierten Halbleitermaterials in einem verformten Zustand, der einen zweiten Art an Verformung entspricht, die gegengesetzt zur ersten Art an Verformung ist.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst einen ersten Transistor mit einer Silizium/Kohlenstofflegierung in Drain- und Sourcegebieten, wobei der erste Transistor ein Kanalgebiet aufweist, das eine erste Verformungskomponente entlang einer Kanallängsrichtung besitzt. Das Halbleiterbauelement umfasst ferner einen zweiten Transistor mit einer Silizium/Kohlenstofflegierung in Drain- und Sourcegebieten, wobei der zweite Transistor ein Kanalgebiet aufweist, das eine zweite Verformungskomponente entlang einer Kanallängsrichtung besitzt, wobei die erste und die zweite Verformungskomponente von entgegengesetzter Art sind.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1k schematisch Querschnittsansichten eines Halbleiterbauelements mit Transistoren unterschiedlicher Leitfähigkeitsart während diverser Fertigungsphasen zeigen, wobei eine unterschiedliche Art an verformten Halbleitermaterial auf der Grundlage eines effizienten Fertigungsablaufs mit verbesserten Maskierungsschemata geschaffen wird, möglicherweise in Verbindung mit dem Einbau einer Dotierstoffsorte, einer nicht dotierenden Sorte und dergleichen, um die gesamten Transistoreigenschaften gemäß anschaulicher Ausführungsformen zu verbessern; und
  • 2a bis 2h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei Transistorelemente mit unterschiedlichen Verformungskomponenten unter Anwendung einer gemeinsamen Halbleiterlegierung, etwa von Silizium/Kohlenstoff, gemäß weiterer anschaulicher Ausführungsformen hergestellt werden.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Fertigungstechniken und entsprechende Halbleiterbauelemente, in denen Feldeffekttransistoren unterschiedlicher Leitfähigkeitsart ein verformtes Halbleitermaterial in den Drain- und/oder Sourcegebiet erhalten, um damit eine gewünschte Größe und/oder Art an Verformung in den entsprechenden Kanalgebieten dieser Transistoren zu schaffen. Zu diesem Zweck werden in einigen anschaulichen Ausführungsformen unterschiedliche Halbleiterlegierungen verwendet, etwa Silizi um/Germanium und Silizium/Kohlenstoff auf der Grundlage eines geeigneten Fertigungsschemas, in welchem beide Materialien in die Drain- und Sourcebereiche der jeweiligen Transistoren unter Anwendung eines geeignet gestalteten Schichtstapels mit einer Abstandshalterschicht und einer Ätzstoppschicht eingebettet werden. Des weiteren wird das gesamte Transistorverhalten für zumindest eine Art an Transistoren verbessert, indem eine gewünschte Art an Implantationssorte, etwa Dotierstoffe, nicht dotierende Sorten und dergleichen, vor dem Bilden eines entsprechenden verformten Halbleitermaterials durch epitaktische Aufwachstechniken eingebaut wird. In diesem Falle können die elektronischen Eigenschaften der Drain- und Sourcegebiete auf der Grundlage der zusätzlichen Implantationssorte verbessert werden, die ohne das Erzeugen weiterer Implantationsschäden eingebaut werden, da der Implantationsprozess vor dem Aufwachsen des verformten Halbleitermaterials ausgeführt wird. Folglich können für n-Kanaltransistoren geringere Source/Drain-Übergangswiderstände auf Grund des speziell optimierten Dotierstoffprofils erreicht werden. Des weiteren könnten die Effekte des potentialfreien Körpers in SOI-Transistoren auf Grund der Anwesenheit höhere Leckströme der jeweiligen pn-Übergänge verringert werden, was wiederum zu einer geringeren Ladungsträgeransammlung in dem Körpergebiet der SOI-Transistoren führt. Eine entsprechende Einstellung der Eigenschaften von pn-Übergängen kann erreicht werden, indem eine geeignete Implantationssorte vor dem eigentlichen Herstellen des verformten Halbleitermaterials eingebaut wird. Des weiteren kann die Elektronenbeweglichkeit auf Grund der eingebetteten Silizium/Kohlenstoff-Legierung in den Drain- und Sourcebereichen des n-Kanaltransistors erhöht werden. In ähnlicher Weise kann in p-Kanaltransistoren ein geringerer Source- und Drainwiderstand auf Grund des geringeren inhärent spezifischen Widerstands des Silizium/Germanium-Materials erreicht werden, und es können auch moderat hohe Leckströme in den pn-Übergängen eingestellt werden, wobei dies von den gesamten Transistoreigenschaften abhängt, wodurch ebenfalls die Ladungsträgeransammlung in SOI-Transistoren verringert wird. Schließlich kann die größere Löcherbeweglichkeit in dem Kanalgebiet, die durch die eingebettete Silizium/Germanium-Legierung hervorgerufen wird, zusätzlich zur gesamten Leistungssteigerung des Bauelements beitragen. Da beide verformungsinduzierenden Halbleitermaterialien in einer moderat frühen Fertigungsphase eingebaut werden, können weitere verformungsinduzierende Mechanismen in den Gesamtfertigungsablauf integriert werden, ohne dass im Wesentlichen zusätzliche Prozessschritte erforderlich sind. Beispielsweise können verformungsinduzierende Abstandshalterelemente und/oder verfor mungsinduzierende dielektrische Deckschichten vorgesehen werden, um die Verformung in zumindest einer Art an Transistor weiter zu erhöhen.
  • In noch weiteren anschaulichen hierin offenbarten Ausführungsformen wird ein sehr effizienter Fertigungsablauf angewendet beim Einbau eines Silizium/Kohlenstoffmaterials in Transistoren unterschiedlicher Leitfähigkeitsart, wobei auch zusätzliche verformungsinduzierende Mechanismen eingesetzt werden, beispielsweise in p-Kanaltransistoren, um eine negative Auswirkung des Silizium/Kohlenstoffmaterials überzukompensieren, während gleichzeitig die Eigenschaften des Kohlenstoffs im Hinblick auf die Funktion eines diffusionsbehindernden Materials ausgenutzt werden, das somit verbesserte Dotierstoffprofile mit höherer Genauigkeit in p-Kanaltransistor ermöglicht. Folglich kann in Verbindung mit den besseren elektronischen Eigenschaften der Drain- und Sourcegebiete des p-Kanaltransistors und der überkompensierten Verformungskomponente eine deutliche Leistungssteigerung des p-Kanaltransistors erreicht werden, wobei auch für SOI-Architekturen eine geringerer Ausprägung des Effekts der potentialfreien Körper erreicht wird, während der n-Kanaltransistor einen geringeren Source/Drain-Übergangswiderstand in Verbindung mit einer höheren Elektronenbeweglichkeit in dem Kanalgebiet auf Grund der eingebetteten Silizium/Kohlenstofflegierung aufweist. Auch in diesem Falle wird eine Ladungsträgeransammlung in dem potentialfreien Körper von SOI-n-Kanaltransistoren verringert, indem pn-Übergänge mit erhöhten Leckströmen auf Grund des Vorhandenseins der Kohlenstoffsorte geschaffen werden.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, das einen ersten Transistor 150p und einen zweiten Transistor 150n in einer frühen Fertigungsphase aufweist. Das Halbleiterbauelement 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentiert, um darüber eine Halbleiterschicht 103, etwa eine siliziumbasierte Schicht, zu bilden, deren elektronischen Eigenschaften lokal durch Erzeugen einer gewünschten Art an Verformung in dem ersten und dem zweiten Transistor 150p, 150n angepasst werden. Die Halbleiterschicht 103 kann eine siliziumbasierte Schicht, d. h. ein Halbleitermaterial mit einem ausgeprägten Anteil an Silizium repräsentieren, wobei auch andere Komponenten, etwa Germanium, Kohlenstoff, Dotierstoffsorten und dergleichen vorhanden sein können. Des weiteren ist in der gezeigten Ausführungsform eine vergrabene isolierende Schicht 102 zwischen dem Substrat 101 und der Halbleiterschicht 103 angeordnet, wodurch eine SOI-Architektur (Silizium-auf-Isolator) gebildet wird, wobei zu beachten ist, dass in anderen Bauteilbereichen des Bauelements 100 eine Vollsubstratkonfiguration vorgesehen sein kann, wobei dies von den gesamten Bauteilerfordernissen abhängt. Es sollte beachtet werden, dass die hierin offenbarten Prinzipien äußerst vorteilhaft sind im Hinblick auf eine SOI-Architektur, da effiziente verformungsinduzierende Mechanismen in Verbindung mit zusätzlichen Maßnahmen zur Verringerung der Ladungsträgeransammlung bereitgestellt werden, wodurch im Allgemeinen das Leistungsverhalten von SOI-Transistoren im Hinblick auf die Wirkungen des potentialfreien Körpers und Hystereseeffekte verbessert wird, d. h. im Hinblick auf eine Schwellwertschwankung im Abhängigkeit der „Schaltgeschichte” eines entsprechenden Transistorelements. In anderen anschaulichen Ausführungsformen werden die hierin offenbarten Prinzipien vorteilhaft auf eine Vollsubstratkonfiguration angewendet, d. h. eine Konfiguration, in der eine Dicke der Halbleiterschicht 103 größer ist als eine Tiefe der Drain- und Sourcegebiete, die noch in den Transistoren 150p, 150n zu bilden sind.
  • Ferner sind geeignete aktive Gebiete in der Halbleiterschicht 103 auf der Grundlage entsprechender Isolationsstrukturen gebildet, etwa flache Grabenisolationen (nicht gezeigt), die zwischen den Transistoren 150p, 150n vorgesehen sein können. Des weiteren besitzen die Transistoren 150p, 150n eine Gateelektrodenstruktur 151, die in dieser Fertigungsphase ein Elektrodenmaterial 151a aufweist, das auf einer Gateisolationsschicht 151b gebildet ist, die wiederum das Elektrodenmaterial 151a von einem Kanalgebiet 152 trennt. Das Gateelektrodenmaterial 151a repräsentiert ein beliebiges geeignetes Material, etwa Polysilizium und dergleichen, sogar durch ein Material mit besserer Leitfähigkeit in einer späteren Fertigungsphase abhängig von den gesamten Prozess- und Bauteilerfordernissen ersetzt werden kann. In ähnlicher Weise kann die Gateisolationsschicht 151b aus einem beliebigen geeigneten dielektrischen Material aufgebaut sein, etwa aus Materialien auf Siliziumdioxidbasis, Siliziumnitrid, Siliziumnoxinitrid, dielektrische Materialien mit großem ε, etwa Hafniumoxid, Zirkonoxid und dergleichen. Des weiteren enthalten die Gateelektrodenstrukturen 151 eine Deckschicht, die aus Siliziumnitrid und dergleichen aufgebaut ist. Ferner umfasst das Halbleiterbauelement 100 einen Schichtstapel 104, der über den Transistoren 150p, 150n ausgebildet ist und in der gezeigten Ausführungsform eine erste Schicht oder Abstandshalterschicht 104a aufweist, über der eine zweite Schicht oder Ätzstoppschicht 104b gebildet ist. In einer anschaulichen Ausführungsform ist die Abstandshalterschicht 104a aus Siliziumnitrid aufgebaut, während die Ätzstoppschicht 104b aus Siliziumdioxid gebildet ist. Somit sind in der gezeigten Ausführungsform die Abstandshalterschicht 104a und die Deckschicht 151c aus Material mit ähnlichen Eigenschaften im Hinblick auf einen nachfolgenden Ätzprozess aufgebaut, so dass diese Komponenten während einer gemeinsamen Ätzsequenz entfernt werden können. Des weiteren besitzt die Ätzstoppschicht 104b eine Dicke, die ausreichend ist, die gewünschten Ätzstoppeigenschaften während eines Ätzprozesses für das lokale Vorsehen einer Ätz- und Wachstumsmaske über dem Transistor 150n bereitzustellen. Beispielsweise wird die Ätzstoppschicht 104b mit einer Dicke von ungefähr 20 bis 50 nm oder mehr vorgesehen, wenn diese in Form eines Siliziumdioxidmaterials bereitgestellt wird. Andererseits wird die Abstandshalterschicht 104a mit einer geeigneten Dicke in einer sehr konformen Weise hergestellt, um einen gewünschten Abstand während eines Ätzprozesses für das Herstellen von Aussparungen in der Halbleiterschicht 103 in einer späteren Fertigungsphase zu schaffen. Beispielsweise liegt eine Dicke der Abstandshalterschicht 104a im Bereich von ungefähr 1 bis 20 nm in anspruchsvollen Anwendungen, in denen eine Gatelänge, d. h. die horizontale Abmessung des Gateelektrodenmaterials 151a in 1a, ungefähr 50 nm oder weniger beträgt, etwa 30 nm und weniger. Es sollte jedoch beachtet werden, dass eine größere Dicke gewählt werden kann, wenn ein größerer Abstand während der weiteren Bearbeitung erforderlich ist.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Herstellung entsprechender Isolationsstrukturen (nicht gezeigt) und dem Bilden entsprechender grundlegender Dotierstoffprofile für die Transistoren 150p, 150n in der Halbleiterschicht 103, wird die Gateelektrodenstruktur 151 durch gut etablierte Techniken hergestellt, wozu eine Oxidation und/oder eine Abscheidung eines Gatedielektrikums gehört, woran sich das Abscheiden des Gateelektrodenmaterials 151a und des Materials der Deckschicht 151c anschließt. Der entsprechende Materialstapel wird durch aufwendige Lithographie- und Ätztechniken strukturiert. Als nächstes wird der Stapel 104 gebildet, indem beispielsweise die Abstandshalterschicht 104a unter Anwendung von etwa thermisch aktivierter CVD (chemische Dampfabscheidung) abgeschieden wird, wobei bei Bedarf eine dünne Oxidschicht zur Oxidation freiliegender Bereich des Gateelektrodenmaterials 151a und der Halbleiterschicht 103 gebildet werden kann. Danach wird die Ätzstoppschicht 104d hergestellt, etwa durch CVD und dergleichen, wobei die Materialdichte und Dicke der Ätzstoppschicht 104b so gewählt sind, dass die gewünschten Ätzstoppeigenschaften erreicht werden. Anschließend wird ein Maskenmaterial (nicht gezeigt) aufgebracht, beispielsweise durch plasmaunterstützte CVD, thermisch aktivierte CVD und dergleichen, wobei dieses Material nachfolgend durch Photolithographie und geeignete selektive Ätztechniken strukturiert wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 mit einer Maske 105, die den zweiten Transistor 150n abdeckt, während der erste Transistor 150n, d. h. der darüber ausgebildete Schichtstapel 104, frei liegt. Die Maske 105 repräsentiert in einer anschaulichen Ausführungsform eine Hartmaske, beispielsweise aus Siliziumnitrid oder einem anderen geeigneten Material, das selektiv in Bezug auf die Ätzstoppschicht 104b geätzt werden kann. In anderen anschaulichen Ausführungsformen wird ein anderes geeignetes Material, etwa Lackmaterial selektiv über dem zweiten Transistor 150n gebildet und wird zur Strukturierung des Schichtstapels 104 in dem ersten Transistor 150p verwendet.
  • 1c zeigt schematisch das Halbleiterbauelement 100 während einer Ätzsequenz 106, die einen ersten Ätzschritt zum selektiven Entfernen der Ätzstoppschicht 104b aufweist, was auf der Grundlage gut etablierter Ätztechniken erreicht werden kann, beispielsweise unter Anwendung von Flusssäure (HF), und danach wird ein anisotroper Ätzschritt ausgeführt, um die Abstandshalterschicht 104a selektiv zum Material der Halbleiterschicht 103 zu ätzen, während in anderen Fällen eine dünne Oxidschicht (nicht gezeigt) vorgesehen wird, um als ein Ätzstoppmaterial während des anisotropen Ätzprozesses zu dienen. Somit ist nach dem Ätzprozess 106 ein Seitenwandabstandshalterelement 104s an Seitenwänden der Gateelektrodenstruktur 151 gebildet, wobei eine Breite des Abstandshalters 104s im Wesentlichen durch die anfängliche Schichtdicke der Abstandshalterschicht 104a und die Bedingungen in der Ätzsequenz 106 bestimmt ist. In der gezeigten Ausführungsform kann auch ein gewisses Maß an Materialabtrag in der Maske 105 erfolgen, wie dies durch die gestrichelte Linie angedeutet ist, wenn die Abstandshalterschicht 104a und die Maske 105 aus Materialien mit ähnlichem Ätzverhalten aufgebaut sind oder wenn sie aus im Wesentlichen dem gleichen Material hergestellt sind. In anderen anschaulichen Ausführungsformen repräsentiert die Maske 105 ein Lackmaterial, zumindest während des ersten Ätzschrittes der Sequenz 106, um selektiv die Ätzstoppschicht 104b über dem ersten Transistor 150p zu entfernen. Danach wird bei Bedarf die Lackmaske entfernt und der anisotrope Ätzschritt der Sequenz 106 kann auf der Grundlage eines selektiven Ätzrezepts ausgeführt werden, wobei die Ätzstoppschicht 104b den verbleibenden Teil der Schicht 104a über dem zweiten Transistor 150n schützt.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Ätzprozess 107 ausgeführt wird, um Vertiefungen oder Aussparungen 103p benachbart zu der Gateelektrodenstruktur 151 in der Halbleiterschicht 103 des ersten Transistors 150p zu bilden. Der Ätzprozess 107 kann auf der Grundlage gut etablierter Ätzrezepte ausgeführt werden, etwa isotroper Rezepte, anisotroper Rezepte oder einer Kombination davon, wobei dies von der gewünschten Form und Größe der Aussparungen 103p abhängt. Beispielsweise sind eine Vielzahl von Ätzchemien verfügbar, um Siliziummaterial selektiv in Bezug auf Siliziumnitridmaterial, Oxidmaterial und dergleichen abzutragen, wobei diese Rezepte für die Herstellung der Aussparungen 103p eingesetzt werden können. Während des Ätzprozesses 107 können entsprechende Prozessparameter, etwa die Plasmaleistung, der Druck, die Art und die Menge von Polymermaterialien zum Steuern einer horizontalen Abtragsrate und dergleichen so eingestellt werden, dass eine gewünschte Form der Aussparungen 103p erreicht wird. Beispielsweise kann Abstand der Aussparungen 103p von dem Kanalgebiet 152 im Wesentlichen durch die Breite des Abstandshalters 104s festgelegt werden. Wenn ein mehr oder weniger ausgeprägter Grad an Unterätzung gewünscht ist, können die Prozessparameter und/oder die Ätzchemie in geeigneter Weise ausgewählt werden, beispielsweise zu Beginn des Ätzprozesses 107 oder während einer gewissen Phase des Prozesses, wobei dies von der gewünschten Größe und der Form der Aussparungen 103p abhängt. In der gezeigten Ausführungsform schützt die Maske 105 den Schichtstapel 104, der über dem zweiten Transistor 150n gebildet ist. In anderen Fällen kann die Maske 105 in einer früheren Fertigungsphase entfernt werden, wenn diese als Lackmaterial und dergleichen vorgesehen ist, so dass in diesem Falle die Ätzstoppschicht 104b zuverlässig die Abstandshalterschicht 104a schützt.
  • In einigen anschaulichen Ausführungsformen werden nach dem Ätzprozess 107 und vor oder nach dem Entfernen der Maske 105 ein oder mehrere Implantationsprozesse 108 ausgeführt, um eine oder mehrere Implantationssorten 108a durch die freigelegten Oberflächenbereiche der Aussparung 103p einzuführen. Beispielsweise enthalten die einen oder die mehreren Implantationsprozesse 108 einen oder mehrere Schritte, die auf der Grundlage eines Neigungswinkels von nicht Null ausgeführt werden, der als ein Winkel von nicht Null in Bezug auf eine Normale der Halbleiterschicht 103 oder der vergrabenen isolierenden Schicht 102 zu verstehen ist. Folglich kann eine beliebige gewünschte Implantationssorte eingebaut werden, wobei die Positionierung der Implantationssorte 108a durch die Prozessparameter des einen oder der mehreren Implantationsprozesse 108, etwa Energie, Dosis, Neigungswinkel, Art der Implantationssorte und dergleichen gesteuert wird. In einigen anschaulichen Ausführungsformen enthält die Implantationssorte 108a eine Dotierstoffsorte, beispielsweise zum Gegendotieren von Material der Schicht 103 in Bezug auf Drain- und Sourcebereiche, die in einer späteren Fertigungsphase auf Basis eines verformten Halbleitermaterials zu bilden sind, das in die Aussparungen 103p eingeführt wird. Des weiteren umfasst in einigen anschaulichen Ausführungsformen die Implantationssorte 108a ein Dotiermittel zum Bilden zumindest eines Teils von Drain- und Sourcegebieten, etwa eines Erweiterungsgebiets, um damit zusätzliche Implantationsschritte in einer späteren Fertigungsphase nach dem Vorsehen eines verformten Halbleitermaterials in den Aussparungen 103p zu vermeiden. In anderen anschaulichen Ausführungsformen werden entsprechende Drain- und Sourceerweiterungsgebiete in einer frühen Fertigungsphase hergestellt, beispielsweise vor oder nach dem Abscheiden der Abstandshalterschicht 104a, wobei dies von der anfänglichen Schichtdicke abhängt. In noch anderen anschaulichen Ausführungsformen umfasst die Implantationssorte 108a entsprechende Komponenten, etwa Stickstoff, Kohlenstoff und dergleichen, die zu einer geringeren Diffusionsaktivität einer entsprechenden Dotierstoffsorte, beispielsweise von Bor, führen, das in einer späteren Fertigungsphase vorgesehen wird. Auf diese Weise können die schließlich erreichten pn-Übergänge der Drain- und Sourcegebiete mit besserer Genauigkeit auf der Grundlage von einer oder mehreren Komponenten der Implantationssorte 108a gebildet werden. Der Grad an Leckströmen durch die pn-Übergänge, die noch zu bilden sind, kann ebenfalls auf der Grundlage der Implantationssorte 108a eingestellt werden, wodurch eine sehr effiziente Stabilisierung der Schwellwertspannung des Transistors 105p in Bezug auf Effekte des potentialfreien Körpers erreicht wird. Während des Implantationsprozesses 108 kann ein unerwünschter Einbau der Implantationssorte 108a in das Gateelektrodenmaterial 151a durch die Abstandshalter 104s und die Deckschicht 151c unterdrückt oder zumindest verringert werden. In Ausführungsformen, in denen die Maske 105 in einer frühen Fertigungsphase entfernt wurde, kann die entsprechende abschirmende Wirkung während eines geneigten Implantationsschrittes des Prozesses 108 verringert werden.
  • 1e zeigt schematisch das Halbleiterbauelement 100 während eines selektiven epitaktischen Wachtumsprozesses 109, der auf der Grundlage gut etablierter Prozessrezepte aus geführt wird, um eine Halbleiterlegierung selektiv auf freiliegenden Oberflächen der Aussparungen 103p (siehe 1d) abzuscheiden, während eine merkliche Materialabscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen vermieden wird. Während des Wachstumsprozesses 109 wird beispielsweise Silizium/Germanium mit einem gewünschten Anteil an Germanium abgeschieden, so dass ein Aufwachsen auf der Siliziumschicht 103 ein verformter Zustand erreicht wird, dessen Größe vom Anteil des Germaniums abhängt. Beispielsweise können ungefähr 15 bis 35 Atomprozent Germanium in die Silizium/Germaniumlegierung eingebaut werden, um ein verformtes Halbleitermaterial 153p zu bilden. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen zusätzlich oder alternativ zu Germanium andere atomare Sorten mit einem größeren kovalenten Radius im Vergleich zu Silizium verwendet werden können, etwa Zinn, das ebenfalls in das Material 153p eingebaut werden kann. In diesem Falle kann ein deutlich kleinerer Anteil an nicht-Siliziummaterial eingebaut werden, wobei dennoch ein gewünschter Unterschied der natürlichen Gitterkonstante des Materials 153p in Bezug auf das umgebende Schablonenmaterial der Schicht 103 erreicht wird. In einigen anschaulichen Ausführungsformen wird während des Wachstumsprozesses 109 auch eine Dotierstoffsorte in das Material 153p eingebaut, etwa Bor, um damit weitere Implantationsprozesse zu vermeiden oder diese im Hinblick auf die Implantationsdosis zu reduzieren, so dass durch Implantation hervorgerufene Schäden des Materials 153p gering gehalten werden. Danach wird die weitere Bearbeitung fortgesetzt, indem die Maske 105 entfernt wird, was durch gut etablierte selektive Ätzrezepte bewerkstelligt werden kann, wobei beispielsweise heiße Phosphorsäure eingesetzt wird, wodurch die Maske 105 effizient abgetragen wird, wenn diese aus Siliziumnitrid aufgebaut ist, wobei dies selektiv zur Ätzstoppschicht 104b erfolgt, wobei auch die Abstandshalter 104s und die Deckschicht 151c in den Transistor 150p entfernt werden.
  • 1f zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz. Das Bauelement 100 ist ferner der Einwirkung einer Ätzumgebung 110 ausgesetzt, die für das selektive Entfernen der freigelegten Ätzstoppschicht 104b ausgestaltetet ist, während die Abstandshalterschicht 104a beibehalten wird. Zu diesem Zweck können gut etablierte selektive Ätzrezepte, beispielsweise auf Grundlage von Flusssäure (HF) eingesetzt werden. Anschließend wird ein weiterer Ätzprozess ausgeführt, um die freigelegte Abstandshalterschicht 104a selektiv zu ätzen, wie dies auch mit Bezug zu dem Ätzprozess 106 (siehe 1c) erläutert ist.
  • 1g zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz mit einer weiteren Maske 111, die dem ersten Transistor 150p abdeckt, während der zweite Transistor 150n die Gateelektrodenstruktur 151, die nunmehr Abstandshalterelemente 104r auf Grund des zuvor ausgeführten anisotropen Ätzprozesses aufweist. Die Maske 111 kann aus Siliziumnitrid oder einem anderen Material aufgebaut sein, das mit der weiteren Bearbeitung kompatibel ist.
  • 1h zeigt schematisch das Halbleiterbauelement 100 während eines Ätzprozesses 112, der auf Grundlage ähnlicher Prozessparameter wie der Ätzprozess 107 (siehe 1d) ausgeführt werden kann. D. h., Prozessparameter und Ätzchemien des Ätzprozesses 112 werden gemäß einer gewünschten Größe und Form von Aussparungen 103n eingestellt, die benachbart zu der Gateelektrodenstruktur 151 erzeugt werden, wobei die Abstandshalter 104r die Seitenlänge davon schützen und auch einen Abstand der Aussparungen 103n zu dem Kanalgebiet 152 definieren, wie dies ähnlich auch im Zusammenhang mit dem ersten Transistor 150p erläutert ist. Folglich können die Größe und die Form der Aussparungen 103n unabhängig von einer Größe und Form der entsprechenden Aussparungen 103p (siehe 1d) eingestellt werden. Ferner wird in einigen anschaulichen Ausführungsformen ein Implantationsprozess oder eine Sequenz 113 ausgeführt, um eine oder mehrere Implantationssorten 113a durch freigelegte Oberflächenbereiche der Aussparungen 103n einzuführen. Auch in diesem Falle kann der Implantationsprozess 113 einen oder mehrere Implantationsschritte mit einem Neigungswinkel ungleich Null beinhalten, um in geeigneter Weise die eine oder die mehreren Implantationssorten 113a anzuordnen. Beispielsweise wird ein gegendotiertes Gebiet gebildet, oder es wird eine Dotierstoffsorte oder eine andere Implantationssorte, etwa eine nicht-dotierende Sorte in Form von Kohlenstoff, Stickstoff und dergleichen eingebaut, um die gesamten elektronischen Eigenschaften beispielsweise im Hinblick auf Leckströme und dergleichen, einzustellen, wie dies auch zuvor mit Bezug zu dem Transistor 105p erläutert ist, wobei zu beachten ist, dass auf Grund der unterschiedlichen Leitfähigkeitsart der Transistoren 150n und 150p der Implantationsprozess 113 sich von dem entsprechenden Prozess 108 (siehe 1d) in Bezug auf die Implantationsparameter und Implantationssorte unterscheiden kann.
  • 1i zeigt schematisch das Halbleiterbauelement 100 während eines weiteren selektiven epitataktischen Wachstumsprozesses 114, der so gestaltet ist, dass ein verformtes Halbleitermaterial 153n abgeschieden wird. In einer weiteren anschaulichen Ausführungsform ent hält das Halbleitermaterial 153n eine Silizium/Kohlenstofflegierung, die eine natürliche Konstante aufweist, die kleiner ist als die Gitterkonstante von Silizium, wodurch diese somit in einem zugverformten Zustand aufwächst, der zu einer Zugverformung in dem benachbarten Kanalgebiet 152 führt. Beispielsweise wird ein geeigneter Anteil an Kohlenstoffmaterial in das Siliziummaterial der Abscheideumgebung 114 eingebracht, beispielsweise ein bis mehrere Atomprozent, wobei dies von dem gewünschten Grad an Zugverspannung und anderen elektronischen Eigenschaften der Drain- und Sourcegebiete abhängt, die in dem zweiten Transistor 150n zu bilden sind. Wie zuvor angegeben ist, kann eine geeignete Dotierstoffsorte, d. h. eine n-Sorte, in das Material 153n während des Aufwachsprozesses 114 eingebaut werden, um damit weitere Implantationsprozesse zu vermeiden oder zumindest den Grad an Ionenbeschuss während nachfolgender Implantationsprozesse zum Bilden des schließlich gewünschten Dotierstoffprofils für den zweiten Transistor 150n zu verringern. Nach dem selektiven epitaktischen Wachstumsprozess 114 wird ein Ätzprozess, beispielsweise auf Grundlage heißer Phosphorsäure und dergleichen, ausgeführt, um die Maske 111 und die Abstandshalter 104r und die Deckschicht 151c zu entfernen.
  • 1j zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz. Somit sind die Gateelektrodenstrukturen 151 beider Transistoren 150p, 150n freigelegt bevor die weitere Bearbeitung der Bauelements 100 beginnt, während in anderen Ausführungsformen, wie dies durch die gestrichelte Linie angegeben ist, eine Schutzschicht 115, etwa eine Siliziumdioxidschicht und dergleichen, vorgesehen wird, bevor weitere Fertigungsprozesse zur Fertigstellung der Transistoren 150p, 150n ausgeführt werden.
  • 1k zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie dargestellt, sind Drain- und Sourcegebiete 154 benachbart zu dem Kanalgebiet 152 ausgebildet, wobei die Drain- und Sourcegebiete 154 zumindest einen Teil des verformten Halbleitermaterials 153p bzw. 163n aufweisen. D. h., abhängig von den Bauteilerfordernissen werden die verformten Materialien 153n, 153p vollständig in den Drain- und Sourcegebieten 154 angeordnet, wie dies auch gezeigt wird, was durch Einbau einer hohen Konzentration der entsprechenden Dotierstoffsorte und durch Ausführen eines Ausheizprozesses zum Ingangsetzen einer Diffusion der Dotierstoffsorte bewerkstelligt werden kann. In anderen Fällen erstreckt sich ein Teil der pn-Übergänge 154p durch das verformte Halbleitermaterial, zumindest in einem der Transistoren 150p, 150n. Es sollte beachtet werden, dass, wie dies zuvor mit Bezug zu den Implantationsprozessen 108 (sie he 1d) und 113 (siehe 1h) erläutert ist, das die zusätzliche Implantationssorte 108a und/oder 110a vorhanden sein kann, um die gesamten Transistoreigenschaften beispielsweise im Hinblick auf den Leckstrom in den pn-Übergängen 154p, den Dotierstoffgradienten, beispielsweise durch Verringern der gesamten Diffusionsaktivität von Dotierstoffsorten, etwa von Bor, einzustellen, was somit zu einem besseren Einschluss der Dotierstoffsorte und damit zu besser definierten Drain- und Sourcegebieten 154 für den Transistor 150p führt, der beispielsweise einen p-Kanaltransistor repräsentiert.
  • Das Halbleiterbauelement 100 umfasst ferner eine Abstandshalterstruktur 156, die benachbart zu den Gateelektrodenmaterial 151a ausgebildet ist, wobei die Abstandshalterstruktur 156 mehrere einzelne Abstandshalterelemente 156a, 156b abhängig von den Prozess- und Bauteilerfodernissen aufweisen kann. Z. B. werden die Drain- und Sourcegebiete 154 zumindest für einen der Transistoren 150p 150n auf der Grundlage weiterer Implantationsprozesse eingestellt, während welchen die entsprechenden Abstandshalterelemente 156a, 156b als Implantationsmasken dienen. In anderen anschaulichen Ausführungsformen werden zusätzliche Implantationsprozesse im Wesentlichen vermieden, nachdem die verformten Halbleitermaterialien 153p bzw. 153n hergestellt sind, so dass auch der Grad an Gitterschäden in diesen Materialien gering bleibt. In diesem Falle wird die Abstandshalterstruktur 156 so vorgesehen, dass diese eine Maske für die Herstellung eines Metallsilizidgebiets 155 in einer selbstjustierten Weise dient. In einigen anschaulichen Ausführungsformen weist die Abstandshalterstruktur 156 einen hohen inneren Verspannungspegel auf, der zu Verbesserung des Transistorverhaltens eines der Transistoren 150p, 150n geeignet ist. Beispielsweise besitzt die Abstandshalterstruktur 156 einen hohen Zugverspannungspegel, wodurch für eine zusätzliche Verformung in dem Kanalgebiet 152 des Transistors 150n gesorgt wird. Andererseits kann ein negativer Einfluss des internen Verspannungspegels in dem Transistor 150p durch zusätzliche verspannungsinduzierende Mechanismen überkompensiert werden, etwa durch verformungsinduzierende dielektrische Schichten 116 und 117, die mit einer hohen inneren Zugverspannung bzw. kompressiven Verspannung vorgesehen werden. Z. B. kann Siliziumnitrid mit hoher innerer Verspannung abhängig von den entsprechenden Prozessparametern einer plasmaunterstützten CVD-Technik aufgebracht werden. Beispielsweise werden Verspannungspegel bis zu einem GPA und höher für ein zugverspanntes Siliziumnitridmaterial erreicht, wohingegen Verspannungspegel von bis zu 2 GPa und höher für ein kompressiv verspanntes Siliziumnitridmaterial erreicht werden. Durch Vorsehen eines hohen internen kompressiven Verspannungspegels in der Schicht 117 kann somit eine interne Zugverspannung der Abstandshalterstruktur 156 in dem Transistor 150p kompensiert werden. In anderen anschaulichen Ausführungsformen wird ein kompressiver Verspannungspegel in der Abstandshalterstruktur 156 erzeugt, wenn ein weiterer ausgeprägter Leistungszuwachs im Transistor 150p erwünscht.
  • Das in 1k gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Drain- und Sourcegebiete 154 werden beispielsweise durch Ionenimplantation zur Herstellung flacher Drain- und Sourceerweiterungsgebiete (nicht gezeigt) gebildet, wobei der durch Implantation hervorgerufene Schaden in den Materialien 153p, 153n weniger ausgeprägt ist. In anderen Fallen können, wie zuvor erläutert ist, entsprechende Erweiterungsgebiete vor dem Aufwachsen der Materialien 153p bzw. 153n gebildet werden. Bei Bedarf werden weitere Implantationsprozesse ausgeführt, um zusätzliche Dotierstoffsorten einzubauen und/oder die entsprechende Dotierstoffsorte wurde während der Wachstumsprozesse für die Materialien 153p, 153n eingebaut. Geeignete Ausheizprozesse können dann ausgeführt werden, um das gewünschte Dotierstoffprofil für die Drain- und Sourcegebiete 154 zu schaffen, wobei auch die entsprechenden Implantationssorten 113a, 108a eine präzisere Steuerung der schließlich erreichten elektronischen Eigenschaften ermöglichen. Danach werden die Metallsilizidgebiete 155 gemäß gut etablierter Techniken hergestellt, wobei die Abstandshalterstruktur 156 als eine Silizidierungsmaske dienen kann. Nachfolgend werden die Schichten 116 und 117 abgeschieden, wobei ein oder beide Schichten einen hohen inneren Verspannungspegel aufweisen kann, wie dies zuvor erläutert ist, was auf Grundlage entsprechender Strukturierungsschemata erreicht werden kann, in denen eine der Schichten 116, 117 abgeschieden und nachfolgend von eines der Transistoren 150p, 150n entfernt wird, woran sich das Abscheiden der anderen der beiden Schichten 116, 117 anschließt und das Entfernen dieser Schicht von dem anderen Transistor 150p, 150n folgt.
  • Folglich können die verformten Halbleitermaterialien 153p, 153n auf der Grundlage selektiver epitaktischer Aufwachstechniken hergestellt werden, wobei geeignete Masken- und Ätzstoppschichten, etwa die Schichten 104a, 104b (siehe 1a) eingesetzt werden, möglicherweise in Verbindung mit dem Einbau einer geeigneten Implantationssorte, etwa den Sorten 113a, 108a, so dass für verbesserte elektronische Eigenschaften und Verformungsbedingungen gesorgt ist, wie dies auch zuvor erläutert ist.
  • Mit Bezug zu den 2a bis 2h werden nunmehr weitere Ausführungsformen beschrieben, in denen ein verformtes Halbleitermaterial mit einer kleineren natürlichen Gitterkonstante im Vergleich zu Silizium in Transistoren mit unterschiedlicher Leitfähigkeitsart vorgesehen wird, um damit eine Leistungssteigerung beider Transistorarten zu erreichen.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 mit einem Substrat 201, einer vergrabenen isolierenden Schicht 202 in den Halbleiterschichten 203. Ferner sind Gateelektrodenstrukturen 251 eines ersten Transistors 250p und eines zweiten Transistors 250n unterschiedlicher Leitfähigkeitsart über der Halbleiterschicht 203 ausgebildet. Die Gateelektrodenstrukturen 251 weisen ein Gateelektrodenmaterial 251a, eine Gateisolationsschicht 251p und eine Deckschicht 251c auf. Im Hinblick auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Ders weiteren ist eine Abstandshalterschicht 204 auf dem Gateelektrodenstrukturen 251 ausgebildet, wobei die Abstandshalterschicht 204 eine geeignete Dicke zum Einstellen eines Abstands von Aussparungen besitzt, die in der Schicht 203 in einer späteren Fertigungsphase zu bilden sind.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der gleichen Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
  • 2b zeigt schematisch das Halbleiterbauelement 200 mit Abstandshalterelementen 204s, die an Seitenwänden der Gateelektrodenstrukturen 251 gebildet sind, was auf Basis gut etablierter Ätztechniken erreicht werden kann, wie dies auch zuvor erläutert ist, wobei bei Bedarf eine dünne Ätzstoppschicht (nicht gezeigt), etwa in Form von Siliziumdioxid, vorgesehen wird, etwa durch Oxidation freiliegender Oberflächenbereiche des Gateelektrodenmaterials 251a und der Halbleiterschicht 203.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie dargestellt, unterliegt das Bauelement 200 der Einwirkung einer Ätzumgebung eines Ätzprozesses 207, um Aussparungen 203p und 203n in den Transistoren 250p bzw. 250n zu bilden. Der Ätzprozess 207 kann auf der Grundlage gut etablierter Ätzchemien ausgeführt werden, die eine moderat hohe Selektivität in Bezug auf das Material der Abstandshalter 204s und der Deckschicht 251c zeigen, so dass nicht in uner wünschter Weise Material der Gateelektrodenmaterialien 251a abgetragen wird. Da der Ätzprozess 207 für die Transistoren 250p, 250n gleichzeitig ausgeführt werden kann, ist im Allgemeinen die gesamte Prozessgleichmäßigkeit auf Grund des Fehlens von Ätzmasken verbessert. Folglich kann die substratinterne Gleichmäßigkeit, beispielsweise im Hinblick auf eine Tiefe der entsprechenden Aussparungen 203p, 203n, verbessert werden. Des weiteren werden zusätzliche Lithographieschritte für das individuelle Vorsehen der Aussparungen 203p, 203n vermieden. In einigen anschaulichen Ausführungsformen wird, beginnend von dem in 2a gezeigten Bauelement 200, die Ätzsequenz zum Bilden der Abstandshalter 204s und zum Erzeugen der Aussparungen 203p, 203n als ein in-situ-Prozess ausgeführt, d. h. in der gleichen Prozesskammer, während die Ätzchemie während der diversen Phasen des gemeinsamen Ätzprozesses in geeigneter Weise angepasst wird. Nach dem Ätzprozess 207 wird das Bauelement 200 für die Abscheidung eines verformungsinduzierenden Halbleitermaterials vorbereitet, wobei auch entsprechende Reinigungsprozesse und dergleichen enthalten sein können.
  • 2d zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Wachstumsprozesses 209, der so gestaltet ist, dass eine Halbleiterlegierung 253, beispielsweise in Form einer Silizium/Kohlenstofflegierung, abgeschieden wird, wobei diese auf dem siliziumbasierten Schablonenmaterial der Schicht 203 mit einem Zugverformungspegel aufgewachsen wird. Im Hinblick auf die entsprechenden Prozessparameter des Prozesses 209 gelten ähnliche Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Es sollte beachtet werden, dass auch während des selektiven epitaktischen Wachstumsprozesses 209 eine bessere Gesamtprozessgleichmäßigkeit erreicht werden kann auf Grund des Fehlens ausgeprägter Maskengebiete, in denen eine Abscheidung des Materials 253 nicht erwünscht ist. Des weiteren kann das Material 253 in einem im Wesentlichen nicht-dotierten Zustand aufgewachsen werden, da die entsprechenden Drain- und Sourcegebiete eine unterschiedliche Art an Dotierstoffsorte für die Transistoren 250p bzw. 250n erfordern. Somit kann eine Zugverformungskomponente in Kanalgebieten 252 für Transistoren 250p, 250n hervorgerufen werden, wenn die Zugverformungskomponente 252t entlang der Kanallängsrichtung orientiert ist, d. h. in 2d entlang der horizontalen Richtung.
  • 2e zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 200 einem Ionenbeschuss 208, wobei der zweite Transistor 250n durch eine geeignete Maske 210, etwa eine Lackmaske, abgedeckt ist, während der Transistor 250p frei liegt. In einigen anschaulichen Ausführungsformen wurden, wie dies gezeigt ist, die Abstandshalter 204 und die Deckschichten 251c vor dem Bilden der Maske 210 entfernt, während in anderen Fällen die Gateelektrodenstrukturen 251 weiterhin von den Abstandshaltern 204s und den Deckschichten 251c (nicht gezeigt) eingekapselt sind. Das Beibehalten der Deckschicht 251c während des Ionenbeschusses 208 kann das Eindringen der entsprechenden Sorte in das Gateelektrodenmaterial 251a verringern, das das Eindringen als ungeeignet erachtet wird. In der gezeigten Ausführungsform wird der Ionenbeschuss 208 ausgeführt, wenn die Abstandshalter 204s entfernt sind, wobei bei Bedarf Versatzabstandshalter mit geringerer Breite (nicht gezeigt) an Seitenwänden der Gateelektrodenmaterialien 251a vorgesehen werden können. Während des Ionenbeschusses 208 wird folglich die Kristallstruktur von Bereichen der Halbleiterschicht 203 und der zuvor aufgewachsenen Halbleiterlegierung 253 stark geschädigt oder im Wesentlichen amorphisiert. Zu diesem Zweck kann eine beliebige geeignete Implantationssorte verwendet werden, etwa Xenon, Germanium, Silizium, Krypton und dergleichen. Es sollte beachtet werden, dass geeignete Implantationsparameter für den Beschuss 208 effizient auf Grundlage gut etablierter Simulationsprogramme, Experimenten und dergleichen bestimmt werden können. Folglich wird das Material 253 entspannt, wodurch eine im Wesentlichen relaxierte Halbleiterlegierung 253p gebildet wird. Des weiteren kann auch das Halbleitermaterial benachbart zu dem Gateelektrodenmaterial 251a stark geschädigt oder amorphisiert werden, wobei dies von einer Breite eines entsprechenden Versatzabstandshalters abhängt, falls dieser vorgesehen wird.
  • 2f zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie dargestellt, ist eine verspannungsinduzierende Materialschicht 218, wie beispielsweise aus Siliziumnitrid, stickstoffenthaltenden Siliziumkarbid und dergleichen aufgebaut ist, über dem ersten und dem zweiten Transistor 250p, 250n gebildet, wobei die Schicht einen hohen inneren kompressiven Verspannungspegel von einem oder mehreren GPa oder noch höher aufweist. Wie beispielsweise zuvor mit Bezug zu den Schichten 116, 117 (siehe 1k) erläutert ist, kann Siliziumnitridmaterial so hergestellt werden, dass dieses einen hohen kompressiven Verspannungspegel aufweist, wobei dies durch geeignete Auswahl der Abscheideparameter gelingt. Somit kann die Schicht 218 eine moderat hohe kompressive Verspannung in dem zuvor relaxierten Material 252p und damit in dem Kanalgebiet 252 des Transistors 250p hervorrufen. In ähnlicher Weise kann temporär die Verfor mungskomponente in dem Kanalgebiet 252 des Transistors 250n kompensiert oder sogar überkompensiert werden mittels der verspannungsinduzierenden Schicht 218. Des weiteren wird das Bauelement 200 einem Ausheizprozess 219 unterzogen, der so gestaltet ist, dass die in dem Material 253p und benachbart zu dem Kanalgebiet 252 des ersten Transistors 250p hervorgerufenen schweren Gitterschäden rekristallisiert werden: Beispielsweise kann eine geeignete Ausheiztechnik, etwa schnelles thermischen Ausheizen, lasergestütztes oder blitzlichtgestütztes Ausheizen eingesetzt werden, wobei eine effiziente Rekristallisierung auftritt. Auf Grund des Vorhandenseins der stark verspannten Schicht 218 kann das Material 253p und ein Material benachbart zu der Schicht 203 in einem stark kompensiv verspannten Zustand aufwachsen, wodurch die kompressive Verformungskomponente in dem Kanalgebiet 252 des ersten Transistors 250p beibehalten wird. Es sollte beachtet werden, dass auf Grund des verformten Zustands des rekristallisierten Materials 253p die entsprechende kompressive Verformungskomponente 252c in dem Kanalgebiet 252 selbst nach dem Entfernen der Schicht 218 beibehalten wird. Techniken, in denen ein im Wesentlichen amorphisiertes Halbleitermaterial in Anwesenheit einer verspannten Deckschicht rekristallisiert wird, werden häufig als Verspannungsgedächtnistechniken bezeichnet.
  • 2g zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der verspannungsinduzierenden Deckschicht 218. Es sollte beachtet werden, dass ein geeignetes Ätzstoppmaterial zusammen mit der verspannungsinduzierenden Schicht 218 bei Bedarf vorgesehen werden kann, um den Abtragungsprozess zu verbessern. In anderen Fällen wird die Schicht 218 auf der Grundlage sehr selektiver Ätzrezepte entfernt, in denen beispielsweise Siliziumnitridmaterial selektiv in Bezug auf siliziumbasierte Materialien entfernt wird. Folglich kann in dem Transistor 250n die Zugverformungskomponente 252c auf Grund des Entfernens der „externen” verformungsinduzierenden Quelle in Form der Schicht 218 wieder hergestellt werden, wobei die kompressive Verformungskomponente 252c in dem Transistor 250p weiterhin auf Grund der zuvor verformten Rekristallisierung des Materials 253t und des daran angrenzenden Materials, das auch während des Prozesses 208 (siehe 2e) amorphisiert worden sein kann, vorhanden ist. Auf der Grundlage der in 2d gezeigten Bauteilkonfiguration wird die weitere Bearbeitung fortgesetzt, indem beispielsweise gut etablierte Prozesstechniken angewendet werden.
  • 2h zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem Drain- und Sourcegebiete 254 in der Halbleiterschicht 203 gebildet sind, wobei zumindest ein Teil der Drain- und Sourcegebiete 254 das verformungsinduzierende Material 253 in dem Transistor 250m und das verformungsinduzierende Material 253p in dem Transistor 250p aufweist. Des weiteren ist eine entsprechende Seitenwandabstandshalterstruktur 256 an Seitenwänden der Gateelektrodenstrukturen 251 vorgesehen, wobei, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, die Abstandshalterstruktur 256 eine beliebige Anzahl individueller Abstandshalterelemente aufweisen kann, um damit in geeigneter Weise das laterale und vertikale Dotierstoffprofil der Drain- und Sourcegebiete 254 einzustellen. Ferner sind Metallsilizidgebiete 255 in den Drain- und Sourcegebieten und dem Gateelektrodenmaterial 251a gebildet.
  • Das in 2h gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei die Drain- und Sourcegebiete 254 auf Basis der Abstandshalterstruktur 256 mittels Ionenimplantation geschaffen werden. In dem Transistor 250p dient typischerweise Bor als eine Dotierstoffsorte, wobei jedoch auf Grund des Vorhandenseins einer weiteren Sorte, etwa Kohlenstoff, im Material 253p ein besseres Dotierstoffprofil auf Grund der diffusionshindernden Wirkung der Kohlenstoffsorte in Bezug auf die Borsorte erreicht wird. D. h., der pn-Übergang an dem Transistor 250p, der durch 254p bezeichnet ist, kann gemäß den entsprechenden Implantationsschritten so gebildet werden, dass eine ausgeprägte Strecke davon innerhalb der Halbleiterlegierung 253p liegt. Somit kann beim Ausheizen des Bauelements 200 die diffusionshindernde Wirkung der Kohlenstoffsorte für einen verbesserten „Einschluss” der Borsorte zumindest innerhalb des Materials 253p sorgen. Folglich kann zusätzlich zu der kompressiven Verformungskomponente 252c der stärkere Dotierstoffgradient an dem pn-Übergang 254p zumindest innerhalb des Gebiets 253p zu einem geringeren Widerstand des Übergangsgebiets beitragen, was zu einem besseren Transistorleistungsverhalten führt. Des weiteren kann die Anwesenheit der Kohlenstoffsorte in den Transistoren 250p, 250n zu einem größeren Leckstrom in den jeweiligen pn-Übergängen führen, wodurch ein effizienter Mechanismus zur Entfernung von angesammelten Ladungen zwischen den Drain- und Sourcegebieten 254 während des Betriebs der Transistoren 2500, 250n gesorgt wird, wie dies auch zuvor erläutert ist. Wie ebenfalls zuvor mit Bezug dem Bauelement 100 angegeben ist, können weitere verformungsinduzierende Mechanismen eingerichtet werden, indem beispielsweise stark verspannte Abstandshalterelemente in der Abstandshalterstruktur 256 vorgesehen werden und/oder in dem verspannungsinduzierende Schichten, etwa die Schichten 116, 117 über den Transistoren 250p, 250n angeordnet werden, um damit die gesamten Verformungskomponente in diesen Transistoren weiter zu erhöhen.
  • Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Verfahren zu deren Herstellung bereit, wobei verformte Halbleitermaterialien, etwa Silizium/Germanium und dergleichen einerseits und Silizium/Kohlenstoff andererseits in die Drain- und Sourcegebiete auf der Grundlage eines sehr effizienten Fertigungsablaufs eingebaut werden, möglicherweise in Verbindung mit zusätzlichen Implantationssorten, um die gesamten Transistoreigenschaften weiter zu verbessern, so dass Dotierstoffprofile in Verbindung mit erhöhten Verformungspegel erreicht werde können. In anderen Fällen wird ein Halbleitermaterial mit einer natürlichen Gitterkonstante, die kleiner ist als die eines siliziumbasierten Materials, in Transistoren unterschiedlicher Leitfähigkeitsart verwendet, wobei ein negativer Einfluss der entsprechenden anfänglich erzeugten Verformungskomponente überkompensiert wird, indem eine Verspannungsgedächtnistechnik angewendet wird. Folglich kann eine verbesserte Gesamtprozessgleichmäßigkeit auf Grund der besseren Bedingungen während des Ätzens der jeweiligen Aussparungen und während des Abscheidens des Halbleiterlegierungsmaterials erreicht werden, wobei gleichzeitig Dotierstoffprofileigenschaften sowie das Leckstromverhalten in p-Kanaltransistor als auch in n-Kanaltransistor verbessert werden können, wodurch ebenfalls zu besseren gesamten Bauteileigenschaften beigetragen wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Offenbarung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren zur Herstellung eines verformten Halbleitermaterials in einem ersten Transistor einer ersten Leitfähigkeitsart und in einem zweiten Transistor einer zweiten Leitfähigkeitsart, wobei das Verfahren umfasst: Bilden eines Schichtstapels über einer ersten Gateelektrodenstruktur des ersten Transistors und über einer zweiten Gateelektrodenstruktur des zweiten Transistors, wobei die erste und die zweite Gateelektrodenstruktur eine entsprechende Deckschicht aufweisen und wobei der Schichtstapel eine Abstandshalterschicht und eine Ätzstoppschicht, die über der Abstandshalterschicht gebildet ist, aufweist; Bilden einer Maske über dem zweiten Transistor und über der Ätzstoppschicht; Bilden eine ersten Abstandshalterelements an der ersten Gateelektrodenstruktur aus der Abstandshalterschicht; Bilden erster Aussparungen in Drain- und Sourcebereichen des ersten Transistors unter Anwendung des ersten Abstandshalterelements als eine Maske; Bilden eines ersten verformten Halbleitermaterials in den ersten Aussparungen; Bilden zweiter Aussparungen in Drain- und Sourcebereichen des zweiten Transistors unter Anwendung eines zweiten Abstandshalterelements, das aus der Abstandshalterschicht gebildet wird, als eine Maske; und Bilden eines zweiten verformten Halbleitermaterials in den zweiten Aussparungen, wobei das erste und das zweite verformte Halbleitermaterial eine unterschiedliche Materialzusammensetzung besitzen.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Einführen einer oder mehrerer erster Implantationssorten in freigelegte Oberflächenbereiche der ersten Aussparungen.
  3. Verfahren nach Anspruch 2, wobei die eine oder die mehreren ersten Implantationssorten eine nicht-dotierende Sorte zum Modifizieren eines Diffusionsverhaltens einer Dotierstoffsorte von Drain- und Sourcegebieten des ersten Transistors aufweisen.
  4. Verfahren nach Anspruch 2, wobei die eine oder die mehreren ersten Implantationssorten eine Dotierstoffsorte zum Bilden von Drain- und Sourcegebieten des ersten Transistors aufweisen.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Einführen einer oder mehrerer zweiter Implantationssorten in freigelegte Oberflächenbereiche der zweiten Aussparungen.
  6. Verfahren nach Anspruch 5, wobei die eine oder die mehreren zweiten Implantationssorten eine nicht-dotierende Sorte aufweisen.
  7. Verfahren nach Anspruch 5, wobei die eine oder die mehreren zweiten Implantationssorte eine Dotierstoffsorte zur Bildung von Drain- und Sourcegebieten des zweiten Transistors aufweisen.
  8. Verfahren nach Anspruch 1, wobei Bilden der zweiten Aussparungen umfasst: Bilden einer zweiten Maske über dem ersten Transistor, Entfernen der Ätzstoppschicht von oberhalb des zweiten Transistors und Bilden des zweiten Abstandshalterelements.
  9. Verfahren nach Anspruch 5, wobei das erste verformte Halbleitermaterial durch einen ersten selektiven epitaktischen Aufwachsprozess und das zweite verformte Halbleitermaterial durch einen zweiten epitaktischen Aufwachsprozess gebildet wird.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer oder mehrerer verspannungsinduzierender Abstandshalterelemente an Seitenwänden der ersten und der zweiten Gateelektrodenstruktur nach dem Bilden des ersten und des zweiten verformten Halbleitermaterials.
  11. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer ersten verformungsinduzierenden Schicht über dem ersten Transistor und Bilden einer zweiten verformungsinduzierenden Schicht über dem zweiten Transistor, wobei die erste und die zweite verfor mungsinduzierende Schicht eine unterschiedliche Art an Verformung in Kanalgebieten des ersten und des zweiten Transistors hervorrufen.
  12. Verfahren nach Anspruch 1, wobei das erste verformte Halbleitermaterial eine Silizium/Germanium-Legierung und das zweite verformte Halbleitermaterial eine Silizium/Kohlenstofflegierung aufweist.
  13. Verfahren mit: Bilden erster Aussparungen benachbart zu einer ersten Gateelektrodenstruktur eines ersten Transistors und Bilden zweiter Aussparungen benachbart zu einer zweiten Gateelektrodenstruktur eines zweiten Transistors, wobei der erste und der zweite Transistor von unterschiedlicher Leitfähigkeitsart sind; Bilden eines Halbleitermaterials in den ersten und zweiten Aussparungen, wobei das Halbleitermaterial eine erste Art Verformung besitzt; Erzeugen von Gitterschäden in dem Halbleitermaterial selektiv in dem ersten Transistor, um ein im Wesentlichen entspanntes Halbleitermaterial zu bilden; und Rekristallisieren des im Wesentlichen entspannten Halbleitermaterials in einem verformten Zustand, wobei der verformte Zustand einer zweiten Verformungsart entspricht, die entgegengesetzt zur ersten Art an Verformung ist.
  14. Verfahren nach Anspruch 13, wobei Rekristallisieren des im Wesentlichen entspannten Halbleitermaterials umfasst: Bilden einer verformungsinduzierenden Materialschicht über dem ersten Transistor und Ausheizen des im Wesentlichen entspannten Halbleitermaterials in Anwesenheit der verformungsinduzierenden Materialschicht.
  15. Verfahren nach Anspruch 14, wobei das Halbleitermaterial eine Silizium/Kohlenstofflegierung aufweist.
  16. Verfahren nach Anspruch 13, wobei die ersten und zweiten Aussparungen in einem gemeinsamen Ätzprozess hergestellt werden.
  17. Verfahren nach Anspruch 13, das ferner umfasst: Bilden einer ersten verformungsinduzierenden Schicht über Metallsilizidgebieten des ersten Transistors und Bilden einer zweiten verformungsinduzierenden Schicht über Metallsilizidgebieten des zweiten Transistors, wobei die erste und die zweite verformungsinduzierende Schicht eine unterschiedliche Art an Verformung hervorrufen.
  18. Halbleiterbauelement mit: einem ersten Transistor mit einer Silizium/Kohlenstofflegierung in Drain- und Sourcegebieten, wobei der erste Transistor ein Kanalgebiet besitzt, das eine erste Verformungskomponente entlang einer Kanallängsrichtung aufweist; und einem zweiten Transistor mit einer Silizium/Kohlenstofflegierung in Drain- und Sourcegebieten, wobei der zweite Transistor ein Kanalgebiet aufweist, das eine zweite Verformungskomponente entlang einer Kanallängsrichtung besitzt, und wobei die erste und die zweite Verformungskomponente von entgegengesetzter Art sind.
  19. Halbleiterbauelement nach Anspruch 18, das ferner eine vergrabene isolierende Schicht aufweist, das zwischen einem Trägermaterial und einem Halbleitermaterial, das Drain- und Sourcegebiete des ersten und des zweiten Transistors enthält, gebildet ist.
  20. Halbleiterbauelement nach Anspruch 18, wobei der erste Transistor ein n-Kanaltransistor und der zweite Transistor ein p-Kanaltransistor ist und wobei die erste Verformungskomponente eine Zugverformung und die zweite Verformungskomponente eine kompressive Verformung ist.
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