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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und insbesondere die Herstellung von Feldeffekttransistoren
mit einem Kanalgebiet mit einer spezifizierten inneren Spannung,
um damit die Ladungsträgerbeweglichkeit
zu verbessern.
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche in Übereinstimmung
mit einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden
gegenwärtig
eine Reihe von Technologien eingesetzt, von denen für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen,
die CMOS-Technologie gegenwärtig
der vielversprechendste Ansatz auf Grund der besseren Eigenschaften
im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme
und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter
Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren,
d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat
ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor,
unabhängig
davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, weist
sogenannte PN-Übergänge auf,
die durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem leicht dotierten
Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem
Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. die Stromtreiberfähigkeit
des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem
Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund
des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt wesentlich
von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source- und dem Draingebiet ab, der auch als Kanallänge bezeichnet
wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets in
Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim
Anlegen der Steuerspannung an die Gateelektrode auszubilden, das
Verhalten der MOS-Transistoren wesentlich. Somit ist die Verkleinerung
der Kanallänge – und damit
einhergehend die Verkleinerung des Kanalwiderstands – ein wesentliches
Entwurfskriterium, um eine Erhöhung der
Arbeitsgeschwindigkeit der integrierten Schaltungen zu erreichen.
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Die
Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit
verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht unnötig die
durch das stete Verringern der Kanallänge von MOS-Transistoren gewonnenen
Vorteile aufzuheben. Ein großes
Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie-
und Ätzstrategien,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen,
d. h. die Gateelektrode der Transistoren, für eine neue Bauteilgeneration
zu schaffen. Ferner sind äußerst komplexe
Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen
Richtung in den Drain- und Sourcegebieten erforderlich, um zusammen
mit einer gewünschten
Kanalsteuerbarkeit einen geringen Schichtwiderstand und Kontaktwiderstand
zu gewährleisten.
Des weiteren stellt auch die vertikale Lage der PN-Übergänge in Bezug
auf die Gateisolationsschicht ein kritisches Entwurfskriterium im
Hinblick auf die Steuerung der Leckströme dar, da das Verringern der
Kanallänge
auch eine Reduzierung der Tiefe der Drain- und Sourcegebiete in
Bezug auf die Grenzfläche
erfordert, die durch die Gateisolationsschicht und das Kanalgebiet
gebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich sind.
Gemäß anderer
Vorgehensweise werden epitaktisch gewachsene Gebiete mit einem spezifizierten
Versatz zu der Gateelektrode gebildet, wobei diese Gebiete auch
als erhöhte
Drain- und Sourcegebiete bezeichnet werden, um eine erhöhte Leitfähigkeit dieser
erhöhten
Drain- und Sourcegebiete zu gewährleisten,
wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht
beibehalten wird.
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Da
die ständige
Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, große Anstrengungen
für die
Anpassung und möglicherweise
Neuentwicklung von Prozesstechniken, die die zuvor beschriebenen
Prozessschritte betreffen, erforderlich macht, wurde auch vorgeschlagen,
das Bauteilverhalten der Transistorelemente durch Vergrößern der
Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge
zu verbessern. Im Prinzip können
dazu mindestens zwei Mechanismen in Kombination oder separat angewendet
werden, um die Beweglichkeit der Ladungsträger in dem Ka nalgebiet zu verbessern. Erstens,
die Dotierstoffkonzentration innerhalb des Kanalgebiets kann verringert
werden, wodurch die Streuereignisse für die Ladungsträger weniger
werden und damit die Leitfähigkeit
erhöht
wird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet
kann jedoch deutlich die Schwellwertspannung des Transistorbauelements
beeinflussen, wodurch eine Verringerung der Dotierstoffkonzentration
eine wenig attraktive Lösung
ist, sofern nicht andere Mechanismen zur Einstellung einer gewünschten Schwellwertspannung
entwickelt werden. Zweitens, die Gitterstruktur in dem Kanalgebiet
kann beispielsweise durch Erzeugen einer Zugverformung oder Druckverformung
modifiziert werden, was zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit
von Elektronen, wobei abhängig
von der Größe der Zugverformung
ein Anstieg der Beweglichkeit bis zu 120% erreicht werden kann,
was sich wiederum in einem entsprechenden Anstieg der Leitfähigkeit
ausdrückt.
Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit
von Löchern
vergrößern, wodurch
die Möglichkeit
geboten wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Daher wird in einigen konventionellen Lösungen beispielsweise eine
Silizium/Germanium-Schicht oder ein Silizium-Kohlenstoffschicht in oder unterhalb dem
Kanalgebiet vorgesehen, um eine Zugverformung oder eine Druckverformung
darin zu erzeugen. Obwohl die Transistorleistungsfähigkeit
durch das Einführen
von verformungserzeugenden Schichten in oder unterhalb des Kanalgebiets
deutlich verbessert werden kann, müssen große Anstrengungen unternommen
werden, um das Herstellen entsprechender Schichten in die konventionelle
und gut erprobte CMOS-Technologie zu implementieren. So müssen beispielsweise
zusätzliche
epitaktische Wachstumstechniken entwickelt und in den Prozessablauf
integriert werden, um die germanium- oder kohlenstoffenthaltenden
Spannungsschichten an geeigneten Positionen in oder unterhalb des
Kanalgebiets auszubilden. Somit wird die Prozesskomplexität deutlich vergrößert, wodurch
sich auch die Produktionskosten erhöhten und die Gefahr für eine Verringerung
der Produktionsausbeute steigt.
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In
anderen Vorgehensweisen wird die Spannung aus einer Ätzstoppschicht,
die auf der Oberseite der Transistoren zur Steuerung eines Kontaktloch-Ätzprozesses
erforderlich ist, ausgenutzt, um eine Verformung in den Kanalgebieten
der Transistoren hervorzurufen, wobei eine Druckverformung in dem
p-Kanaltransistor erzeugt wird, während eine Zugverformung in
dem n-Kanaltransistor hervorgerufen wird. Dieser konventionelle
Ansatz, obwohl deutliche Vorteile im Leistungsverhalten ermöglicht werden,
kann gewisse Nachteile mit sich bringen, die zum Teil die Vorteile
aufwiegen können,
die durch eine verbesserte Verformungsprozesstechnologie erreicht
werden, wie dies mit Bezug zu den 1a bis 1d beschrieben
ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 150 mit
einem NMOS-Transistorelement 100n und einem PMOS-Transistorelement 100p.
Die Transistorelemente 100n, 100p können in
Form von SOI-(Silizium auf Isolator) Bauelementen vorgesehen sein.
Daher umfasst das Halbleiterbauelement 150 ein Siliziumsubstrat 101 mit
einer darauf ausgebildeten Isolierschicht 102, etwa einer
vergrabenen Siliziumdioxidschicht, an die sich eine kristalline
Siliziumschicht 103 anschließt. Die Transistoren 100n, 100p können voneinander
durch eine Isolationsstruktur 120, beispielsweise in Form
einer flachen Grabenisolation, getrennt sein. Der Transistor 100n umfasst
ferner eine Gateelektrodenstruktur 105 mit einem Polysiliziumbereich 106 und
einem Metallsilizidbereich 108. Die Gateelektrodenstruktur 105 umfasst
ferner eine Gateisolationsschicht 107, die die Gateelektrodenstruktur 105 von
einem Kanalgebiet 104 trennt, das seinerseits geeignet
dotierte Source- und Draingebiete 111 mit darin ausgebildeten
Metallsilizidgebieten 112 lateral trennt. Ein Abstandselement 110 ist benachbart
zu Seitenwänden
der Gateelektrodenstruktur 105 ausgebildet und ist davon
durch eine Beschichtung 109 getrennt, die auch zwischen
den Source- und Draingebieten 111 und den Abstandselementen 110 gebildet
ist. In einigen Fällen
kann die Beschichtung 109 weggelassen werden.
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Der
zweite Transistor 100p kann im Wesentlichen den gleichen
Aufbau und die gleichen Komponenten aufweisen, wobei das Kanalgebiet 104 und die
Drain- und Sourcegebiete 111 im Vergleich zu den entsprechenden
Gebieten des Transistors 100n andere Dotierstoffe aufweisen.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 150,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse beinhalten. Das Substrat 101, die isolierende
Schicht 102 und die Siliziumschicht 103 können durch
moderne Scheiben-Verbund-Techniken
gebildet werden, wenn das Halbleiterbauelement 150 ein
SOI-Bauelement repräsentieren
soll, oder das Substrat 101 kann ohne die isolierende Schicht 102 als
ein Halbleitervollsubstrat bereitgestellt werden, wobei die Siliziumschicht 103 einen
oberen Bereich des Substrats repräsentieren kann, oder durch
epitaktische Wachstumstechniken gebildet sein kann. Danach wird
die Gateisolationsschicht 107 abgeschieden und/oder durch
Oxida tion in Übereinstimmung
mit gut etablierten Prozesstechniken gebildet, woran sich das Abscheiden
von Polysilizium mittels einer chemischen Dampfabscheidung (CVD)
bei geringem Druck anschließt.
Danach werden das Polysilizium und die Gateisolationsschicht 107 durch
moderne Photolithographie- und Ätztechniken
in Übereinstimmung
mit gut etablierten Prozessrezepten strukturiert. Anschließend werden in
Verbindung mit dem Herstellungsprozess zur Bildung des Abstandselements 110 Implantationssequenzen
ausgeführt,
wobei das Abstandselement 110 aus zwei oder mehreren unterschiedlichen
Abstandselementen mit dazwischen ausgeführten Implantationsprozessen
gebildet werden kann, wenn eine anspruchsvolle lateral profilierte
Dotierstoffkonzentration für
die Drain- und Sourcegebiete 111 erforderlich ist. Beispielsweise
können
Erweiterungsgebiete 114 mit geringerer Eindringtiefe erforderlich sein.
Nach Ausheizzyklen für
die Aktivierung und das teilweise Ausheilen von durch die Implantation
hervorgerufenen Kristallschäden
werden die Metallsilizidgebiete 108 und 112 nach
Abscheiden eines hochschmelzenden Metalls und das Ingangsetzen einer chemischen
Reaktion mit dem darunter liegenden Silizium gebildet, wobei das
Abstandselement 110 als eine Reaktionsmaske zur Verhinderung
oder Reduzierung der Ausbildung einer metallischen Verbindung zwischen
der Gateelektrodenstruktur 105 und den Drain- und Sourcegebieten 111 fungiert.
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1b zeigt
schematisch das Halbleiterbauelement 150 mit einer Ätzstoppschicht 116 und
einer Beschichtung 117, die über den Transistorelementen 110n und 110p ausgebildet
sind. Typischerweise sind die Transistorelemente 100n, 100p in
einem Zwischenschichtdielektrikumsmaterial (nicht gezeigt in 1b)
eingebettet, über
welchem entsprechende Metallisierungsschichten herzustellen sind,
um die erforderlichen elektrischen Verbindungen zwischen den einzelnen
Schaltungselementen herzustellen. Das Zwischenschichtdielektrikum
ist so zu strukturieren, um die Kontakte zu der Gateelekrodenstruktur 105 und
den Drain- und Sourcegebieten 111 mittels eines anisotropen Ätzprozesses
bereitzustellen. Da dieser anisotrope Ätzprozess bis zu unterschiedlichen
Tiefen auszuführen
ist, wird eine zuverlässige Ätzstoppschicht
vorgesehen, um einen Materialabtrag an der Gateelektrodenstruktur 105 zu
verhindern, wenn die Ätzfront
die Gateelektrodenstrukur 105 bereits erreicht hat und
in den restlichen Bereichen sich den Drain- und Sourcegebieten 111 annähert. Häufig ist
das Zwischenschichtdielektrikum aus Siliziumdioxid aufgebaut und
damit kann die Ätzstoppschicht 116 Siliziumnitrid
aufweisen, da Siliziumnitrid eine gute Ätzselektivität für gut etablierte
anisotrope Prozessrezepte zum Ätzen
von Siliziumdioxid aufweist. Insbesondere kann Siliziumnitrid gemäß gut etablierter
Abscheiderezepte aufgebracht wer den, wobei die Abscheideparameter
so eingestellt werden können,
um eine spezifizierte intrinsische mechanische Spannung bereitzustellen,
wobei gleichzeitig die gewünschte
hohe Ätzselektivität zu Siliziumdioxid
beibehalten wird. Typischerweise wird Siliziumnitrid durch plasmaunterstützte chemische Dampfabscheidung
(CVD) abgeschieden, wobei beispielsweise Parameter der Plasmaatmosphäre, etwa die
der Plasmaatmosphäre
zugeführte
Vorspannungsleistung, so variiert werden können, um die in der Siliziumnitridschicht
beim Abscheiden hervorgerufene mechanische Spannung einzustellen.
Zum Beispiel kann die Abscheidung mittels gut etablierter Prozessrezepte
auf der Grundlage von Silan (SiH4) und Ammoniak
(NH3), Stickstoffoxid (N2O)
oder Stickstoff (N2) in einer Abscheideanlage
für plasmaunterstütztes CVD
für eine
Siliziumnitridschicht durchgeführt
werden. Die Spannung in der Siliziumnitridschicht kann durch die
Abscheidebedingungen bestimmt werden, wobei beispielsweise eine
Druckspannung in Siliziumnitrid von bis zu 1 GPa (Gigapascal) mit
einer moderat hohen Vorspannungsleistung gemäß gut etablierter Abscheiderezepte
erreicht werden kann, während
in anderen Ausführungsformen
eine Zugspannung von bis zu 1 GPa erreicht werden kann, indem der
Ionenbeschuss, der durch die Vorspannungsleistung in der Abscheideatmosphäre hervorgerufen
wird, verringert wird.
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Somit
wird in einer konventionellen Vorgehensweise die Ätzstoppschicht 116 als
eine Siliziumnitridschicht mit einer spezifizierten Druckspannung abgeschieden.
Danach wird die Beschichtung 117 als eine Siliziumdixodschicht
durch gut etablierte plasmaunterstützte CVD-Techniken aufgebracht.
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1c zeigt
schematisch das Halbleiterbauelement 150, wobei eine Lackmaske 140 über dem Transistorelement 100n, 100p so
ausgebildet ist, um den Transistor 100p abzudecken und
den Transistor 100n freizulassen. Ferner unterliegt das
Halbleiterbauelement 150 einem Ätzprozess 160, um
jene Bereiche der Ätzstoppschicht 116 und
der Beschichtung 117 zu entfernen, die nicht von der Lackmaske 140 bedeckt
sind. Beispielsweise kann der Ätzprozess 160 einen
ersten Ätzschritt
zum Entfernen von Siliziumdioxid aufweisen, gefolgt von einem Ätzschritt,
um Siliziumnitrid zu entfernen. Während des Ätzprozesses 160 sind
die Metallsilizidbereiche 108, 112 der reaktiven Ätzatmosphäre ausgesetzt,
was zu einer Beschädigung
und/oder einem Materialabtrag in diesen Gebieten führen kann.
Des weiteren können
die Gebiete 108, 112 einer reaktiven Umgebung
während nachfolgender
Reinigungsprozesse ausgesetzt sein, wie sei typischerweise vor der
weiteren Bearbeitung des Bauelements 150 ausgeführt werden.
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1d zeigt
schematisch das Halbleiterbauelement 150 in einem weiter
fortgeschrittenen Herstellungsstadium, wobei eine zweite Ätzstoppschicht 110,
die Siliziumnitrid aufweist und eine intrinsische Zugspannung besitzt, über den
Transistorelementen 100n, 100p ausgebildet ist.
Des weiteren ist eine weitere Lackmaske 170 über dem
Bauelement 150 so ausgebildet, um dem Transistor 100p freizulassen, während der
Transistor 100n abgedeckt ist. Des weiteren unterliegt
das Bauelement 150 einem Ätzprozess 180 zum
Entfernen des freigelegten Bereichs der zweiten Ätzstoppschicht 119 und
der übrigen
Beschichtung 117.
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Folglich
umfasst nach dem Ende des zuvor beschriebenen Prozessablaufs der
Transistor 100p eine Ätzstoppschicht
mit einer intrinsischen Druckspannung, die eine entsprechende Druckverformung in
dem Kanalgebiet 104 hervorruft, wohingegen der Transistor 100n die
darauf gebildete Ätzstoppschicht 119 mit
der intrinsischen Zugspannung aufweist, wodurch eine Zugverformung
in dem entsprechenden Kanalgebiet 104 hervorgerufen wird.
Auf Grund des Ätzprozesses 160 und
weiterer Reinigungsprozesse, die nach dem Prozess 160 ausgeführt werden,
ergibt sich jedoch eine deutliche Beeinträchtigung der Gebiete 108, 112 des
Transistors 100n, wodurch das Gesamtverhalten des Transistors 100n deutlich
verschlechtert werden kann, wodurch teilweise die Vorteile aufgehoben
werden, die durch die zuvor beschriebene verbesserte Verformungsprozesstechnologie
erreicht wurden.
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Die
Patentanmeldung US 2003/0181005 A1 offenbart diverse Verfahren zum
Erzeugen von unterschiedlichen mechanischen Verspannungen in Kanalgebieten
von PMOS- und NMOS-Transistoren durch
Bilden von ersten und zweiten Isolationsschichten und von ersten
und zweiten Kontaktätzstoppschichten
mit unterschiedlicher innerer Verspannung. Die Kontaktätzstoppschichten
weisen eine Dicke im Bereich von 100–120 nm auf und können aus
Siliziumnitrid gebildet sein. Die zweiten Isolationsschichten weisen
eine Dicke von etwa 50 nm auf und sind aus Siliziumoxid gebildet.
Die zweiten Isolationsschichten verbleiben auf den NMOS-Transistoren.
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Es
ist die Aufgabe der vorliegenden Erfindung eine verbesserte Technik
bereitzustellen, die das effizientere Erzeugen unterschiedlicher
Verformung in unterschiedlichen Transistorelementen ermöglicht.
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die das Erzeugen einer gewünschten
Verformung innerhalb der Kanalgebiete von Transistorelementen ermöglicht,
indem unterschiedliche Arten von spannungserzeugenden Ätzstoppschichten über den
entsprechenden Transistorelementen vorgesehen werden. Hierbei sind
die Ätzstoppschichten
von den entsprechenden Transistorstrukturen durch eine dünne Beschichtung
oder Ätzstoppschicht
getrennt, wodurch Schäden
an den Transistorstrukturen während der
Herstellung der unterschiedlichen Arten von Ätzstoppschichten vermieden
oder zumindest deutlich verringert werden.
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Die
Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach
Anspruch 1 gelöst.
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen auch aus der folgenden detaillierten Be schreibung hervor,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird.
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Es
zeigen:
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1a bis 1d schematisch
Querschnittsansichten eines typischen konventionellen Halbleiterbauelements
mit einem komplementären
Transistorpaar während
diverser Herstellungsphasen, wobei die Verformung in den entsprechenden
Kanalgebieten in unterschiedlicher Weise hervorgerufen wird, indem
entsprechende Kontaktloch-Ätzstoppschichten mit
unterschiedlichen intrinsischen Spannungen gebildet werden; und
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2 bis 2e schematisch
Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen
in diversen Herstellungsphasen, wobei unterschiedlich verformte
Kanalgebiete ohne unnötige
Schädigung
von Metallsilizidgebieten in Übereinstimmung
mit anschaulichen Ausführungsformen
der vorliegenden Erfindung hergestellt werden.
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Die
vorliegende Erfindung beruht auf dem Konzept, dass eine effektive
Verformungsprozesstechnologie in dem Kanalgebiet unterschiedlicher Transistorarten
durch Vorsehen unterschiedlich gespannter Kontaktlochätzstoppschichten
deutlich verbessert werden kann, indem eine dünne Beschichtung oder Ätzstoppschicht
vor dem Ausbilden eines ersten Bereichs der eigentlichen Kontaktlochätzstoppschicht
vorgesehen wird. Auf diese Weise kann eine ungewünschte Beschädigung von
Metallsilizidgebieten eines Transistors, etwa des NMOS-Transistors
in der konventionellen Lösung,
wie sie zuvor beschrieben ist, verringert oder im Wesentlichen vollständig vermieden
werden. Des weiteren kann die Materialzusammensetzung der Beschichtung
oder der Ätzstoppschicht
und die der eigentlichen Kon taktlochätzstoppschicht so gewählt werden,
um eine hohe Ätzselektivität zwischen
der Kontaktlochstoppschicht und der darunter liegenden Beschichtung oder Ätzstoppschicht
zu erreichen, wodurch nur eine sehr geringe Schichtdicke der Beschichtung
im Vergleich zu der Schichtdicke der eigentlichen Kontaktlockätzstoppschicht
erforderlich ist. Folglich ist die Übertragung der Spannung von
der Kontaktlochätzstoppschicht
zu dem Kanalgebiet, um dann Verformung zu erzeugen, nur geringfügig durch
das Vorsehen der zusätzlichen
Beschichtung beeinflusst. Somit kann die Spannung und damit die
Verformung, die in unterschiedlichen Arten von Transistorstrukturen
hervorgerufen wird, in effizienter Weise gesteuert werden, ohne
dass in unerwünschter
Weise andere Bauteilmerkmale beeinträchtigt werden, etwa der Kontaktwiderstand
von Kontaktbereichen der Transistorstrukturen.
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Mit
Bezug zu den 2a bis 2e werden nunmehr
weitere anschauliche Ausführungsformen der
vorliegenden Erfindung detaillierter beschrieben.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 250,
das ein erstes Transistorelement 200n und ein zweites Transistorelement 200p aufweist.
Die Transistorelemente 200n, 200p können unterschiedliche
Arten von Transistorelementen, etwa einen n-Kanaltransistor und einen
p-Kanaltransistor, oder Transistoren der gleichen oder unterschiedlichen
Art repräsentieren,
die an sehr unterschiedlichen Chippositionen oder Substratpositionen
angeordnet sind; in besonderen Ausführungsformen kann der Transistor 200n einen n-Kanaltransistor
und das zweite Transistorelement 200p einen p-Kanaltransistor repräsentieren,
die so angeordnet sind, um ein komplementäres Transistorpaar zu bilden.
Obwohl die Transistoren 200n und 200p sich voneinander
in der Größe, der
Leitfähigkeitsart,
der Position, der Funktion und dergleichen unterscheiden können, zeigen
der Anschaulichkeit halber die dargestellten Transistoren im Wesentlichen
den gleichen Aufbau, und somit sind entsprechende Komponenten der
Transistoren 200n, 200p durch die gleichen Bezugszeichen
gekennzeichnet. Es sollte ferner beachtet werden, dass, obwohl die vorliegende
Erfindung besonders vorteilhaft für Transistorelemente ohne zusätzliche
spannungserzeugende Komponenten ist, etwa zusätzliche Epitaxieschichten,
die in oder unterhalb der entsprechenden Kanalgebiete ausgebildet
sind, die vorliegende Erfindung auch mit derartigen zusätzlichen
verformungserzeugenden Techniken eingesetzt werden kann. Des weiteren
ist zu beachten, dass in der folgenden Beschreibung weiterer anschaulicher
Ausführungsformen
der vorliegenden Erfindung auf Transistorelement verwiesen wird,
die in Form SOI-Bauelementen ohne erhöhte Drain- und Sourcegebiete be reitgestellt
sind. Im Laufe der Beschreibung wird jedoch deutlich, dass die vorliegende
Erfindung auch auf Transistorelemente anwendbar ist, die auf Halbleitervollsubstraten
ausgebildet sind und auch auf Transistorarchitekturen angewendet
werden kann, in denen erhöhte
Drain- und Sourcegebiete verwendet sind.
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Das
Halbleiterbauelement 250 umfasst ein Substrat 201 mit
einer darauf ausgebildeten isolierenden Schicht 202, etwa
einer vergrabenen Siliziumdioxidschicht, einer Siliziumnitridschicht
und dergleichen, woran sich eine kristalline Halbleiterschicht 203 (oder
aktive Schicht) anschließt,
die in der folgenden Beschreibung als Siliziumschicht bezeichnet wird,
da der Hauptanteil integrierter Schaltungen mit komplexen Logikschaltungen
auf der Basis von Silizium hergestellt wird. Es sollte jedoch beachtet
werden, dass die Halbleiterschicht 203 aus einem beliebigen
geeigneten Halbleitermaterial entsprechend den Entwurfserfordernissen
aufgebaut sein kann. Ferner kann das Substrat 201 ein Vollsubstrat
ohne die isolierende Schicht 202 repräsentieren. Der erste und der
zweite Transistor 200n, 200p können voneinander durch eine
Isolationsstruktur 220 getrennt sein, die beispielsweise
in Form einer flachen Grabenisolation vorgesehen sein kann. Der
erste und der zweite Transistor 200n, 200p umfassen
ferner eine Gateelektrodenstruktur 205 mit einem Halbleiterbereich 206,
etwa einem Polysiliziumbereich und einem metallenthaltenden Bereich 208,
der beispielsweise in Form eines Metallsilizids vorgesehen ist.
Die Gateelektrodenstruktur 205 umfasst ferner eine Gateisolationsschicht 207,
die die Gateelektrodenstruktur 205 von einem Kanalgebiet 204 trennt,
das seinerseits geeignet dotierte Source- und Draingebiete 211 mit entsprechenden
Erweiterungsgebieten 214 und darin ausgebildeten Metallsilizidgebieten 212 in
lateraler Richtung trennt. Ein Abstandselement 210 ist
benachbart zu den Seitenwänden
der Gateelektrodenstruktur 205 ausgebildet und kann davon
durch eine Beschichtung 209 getrennt sein.
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Der
zweite Transistor 200p kann im Wesentlichen den gleichen
Aufbau aufweisen, wobei das Kanalgebiet 204 und die Drain-
und Sourcegebiete 211 unterschiedliche Dotierstoffe im
Vergleich zu den entsprechenden Gebieten des Transistors 200n aufweisen
können,
wenn der erste und der zweite Transistor 200n, 200p Transistorelemente
eines unterschiedlichen Leitfähigkeitstyps
repräsentieren.
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Ferner
umfasst das Halbleiterbauelement 250 eine erste Beschichtung
oder Ätzstoppschicht 218 und
eine zweite oder Kontaktlochätzstoppschicht 216,
die über
der ersten Ätz stoppschicht 218 gebildet ist.
In anschaulichen Ausführungsformen
ist die Kontaktlochätzstoppschicht 216 auf
der ersten Ätzstoppschicht 218 gebildet,
wobei die Schichten 216, 218 aus unterschiedlichen
Materialien hergestellt sind, um ein gewünschtes Maß an Ätzselektivität in Bezug auf
einen Ätzprozess
zu zeigen, der später
ausgeführt
wird. In einer Ausführungsform
kann die erste Ätzstoppschicht 216 aus
Siliziumdioxid aufgebaut sein, wohingegen die Kontaktlochätzstoppschicht 216 aus
Siliziumnitrid aufgebaut sein kann. Ferner besitzt die Kontaktlochätzstoppschicht 216 eine
spezifizierte intrinsische Spannung, die geeignet so gewählt werden
kann, um einen gewünschten
Grad an Verformung in einem der Kanalgebiete 204 des ersten
und des zweiten Transistors 200n, 200p zu erzeugen.
Beispielsweise kann die Kontaktlochätzstoppschicht 216 eine
spezifizierte Druckspannung aufweisen, wenn einer der Transistoren 200n, 200p eine
durch Druckverformung verformtes Kanalgebiet 204 erhalten
soll. In der gezeigten Ausführungsform kann
der Transistor 200p einen p-Kanaltransistor repräsentieren,
dessen Kanalgebiet 204 eine Druckverformung erhalten soll,
um damit darin die Löcherbeweglichkeit
zu verbessern. Es sollte beachtet werden, dass eine Dicke 218a der
ersten Ätzstoppschicht 218 kleiner
als eine Dicke 216a, der Kontaktlochätzstoppschicht 216,
so dass der Spannungsübertragungsmechanismus
im Wesentlichen nicht durch das Vorhandensein der ersten Ätzstoppschicht 218 beeinflusst
wird. Beispielsweise kann die Dicke 218a im Bereich von
ungefähr
5 bis 25 nm liegen, wohingegen die Dicke 216a im Bereich
von ungefähr
20 bis 80 nm für äußerst größenreduzierte
Halbleiterbauelement mit einer Gatelänge, d. h. in 2a die horizontale
Abmessung der Gateelektrode 206, von ungefähr 100 nm
oder weniger liegen kann. In besonderen Ausführungsformen kann die Gatelänge der Transistoren 200n und/oder 200p ungefähr 50 nm oder
sogar weniger betragen. Hinsichtlich der Materialzusammensetzung
der Schichten 216, 218 sollte beachtet werden,
dass andere geeignete Materialien verwendet werden können, sofern
eine vorgegebene Ätzselektivität zwischen
den Schichten 216, 218 erreicht wird. Beispielsweise
können
amorpher Kohlenstoff, Siliziumkarbid und dergleichen in Verbindung mit
Siliziumdioxid und/oder Siliziumnitrid entsprechend den Bauteilerfordernissen
verwendet werden.
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Erfindungsgemäß wird eine
weitere Ätzstoppschicht 217 über der
Kontaktlochätzstoppschicht 216 vorgesehen,
wobei die Ätzstoppschicht 217 aus
einem Material aufgebaut ist, dass eine gewünschte hohe Ätzselektivität zu der
Kontaktlochätzstoppschicht 216 aufweist.
In anschaulichen Ausführungsformen
können
die Schichten 217, 218 im Wesentlichen aus dem
gleichen Material aufgebaut sein, beispielsweise Siliziumdioxid,
Silizi umnitrid, und dergleichen, sofern eine gewünschte hohe Ätzselektivität zu der
Kontaktlochätzstoppschicht
erreicht wird. Eine Dicke 217a der Schicht 217 kann
deutlich kleiner als die Dicke 216a gewählt werden.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 250,
wie es in 2a gezeigt ist, kann die folgenden
Prozesse umfassen. Das Substrat 201 und die Transistoren 200n, 200p können gemäß ähnlicher
Prozesse hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 150 beschrieben
sind, das mit Bezug zu 1a erläutert ist. Danach wird die
erste Ätzstoppschicht 218 durch Abscheiden
eines geeigneten Materials, etwa Siliziumdioxid, in Übereinstimmung
mit gut etablierten Abscheidetechniken, etwa einer plasmaunterstützten CVD,
gebildet. Anschließend
kann die Kontaktlochätzstoppschicht 216 beispielsweise
in Form einer Siliziumnitridschicht aufgebracht werden, wie dies auch
mit Bezug zu 1b für die Schicht 116 erläutert ist.
Insbesondere kann die intrinsische Spannung der Schicht 216,
wenn diese in Form einer Siliziumnitridschicht vorgesehen ist, eingestellt
werden, indem ein oder mehrere Abscheideparameter, etwa die Gasmischung,
die Abscheiderate, die Temperatur und der Ionenbeschuss während des
Abscheideprozesses gemäß bekannter
Techniken gesteuert werden. Der Begriff „intrinsische Spannung” ist so
zu verstehen, dass dieser eine gewisse Art von Spannung, d. h. Zugspannung
oder Druckspannung, oder eine lokale Änderung davon, d. h. eine orientierungsabhängige Zugspannung
oder Druckspannung, sowie die Größe der Spannung
bezeichnet. Beispielsweise kann eine Druckspannung innerhalb des
Siliziumnitrids eingestellt werden, indem eine moderat hohe Vorspannungsleistung
angewendet wird, wodurch ein hohes Maß an Ionenbeschuss während des
Abscheidens erreicht wird. Um einen gewünschten Ionenbeschuss zu erzeugen,
werden für
gewöhnlich CVD-Reaktoren
mit Doppelfrequenz verwendet, um ein gewünschtes Maß an Vorspannungsleistung durch
entsprechendes Steuern der durch den Doppelfrequenzreaktor bereitgestellten
Energie mit kleinerer Frequenz einzustellen. Wenn beispielsweise die
Einspeisung der niederfrequenten Energie deutlich verringert oder
abgeschaltet wird, wird eine Siliziumnitridschicht mit einer Zugspannung
erzeugt. Andererseits erzeugt eine moderat hohe Vorspannungsleistung
eine Druckspannung in der Siliziumnitridschicht. Somit kann in anschaulichen
Ausführungsformen
die Schicht 216 eine intrinsische Zugspannung oder Druckspannung
mit einer Größe von 0,0
bis 1,0 GPa (Gigapascal) aufweisen. Ein entsprechender Abscheidevorgang
für das
Bilden der Kontaktlochätzstoppschicht 216 kann
mit einer geeigneten Abscheideanlage ausgeführt werden, die das Erzeugen
einer geeigneten Plasmaatmosphäre
ermöglicht.
Danach kann die Ätzstoppschicht 217,
in einer anschaulichen Ausführungsform,
in Form einer Siliziumdioxidschicht durch gut etablierte Prozesse
abgeschieden werden.
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2b zeigt
schematisch das Bauelement 250 mit einer darauf ausgebildeten
Lackmaske 240, wobei die Lackmaske 240 den zweiten
Transistor 200p abdeckt, während der erste Transistor 200n und
die entsprechenden Bereiche der Schichten 218, 216, 217 freigelegt
bleiben. Ferner ist das Bauelement 250 so dargestellt,
dass es einem Ätzprozess 260 zum
Entfernen der freigelegten Bereiche der Schichten 217, 216 unterworfen
ist. Der Ätzprozess 260 kann
einen ersten Ätzschritt
aufweisen, um durch die Ätzstoppschicht 217 durchzuätzen, beispielsweise
auf der Grundlage eines nasschemischen Prozesses mit z. B. verdünnter Flusssäure, oder
auf der Grundlage eines Plasmaätzprozesses, dessen Ätzchemie
so gestaltet ist, um die Schicht 217 zu entfernen. Dabei
braucht eine Ätzselektivität für diese Ätzchemie
zu der darunter liegenden Kontaktlochätzstoppschicht 216 nicht
ausgeprägt
zu sein, da die Dicke 217a deutlich kleiner als die Dicke 216a ist,
so dass typischerweise der erste Ätzschritt des Prozesses 260 zuverlässig in
der Schicht 216 angehalten werden kann, bevor die erste Ätzstoppschicht 218 erreicht
wird. In anderen Ausführungsformen
kann der erste Ätzschritt
ein selektiver Ätzschritt sein,
um den freigelegten Bereich der Schicht 217 zu entfernen,
ohne im Wesentlichen Material der Schicht 216 abzutragen.
Danach kann ein zweiter Ätzschritt
des Prozesses 260 ausgeführt werden, in dem eine Ätzchemie
verwendet wird, die vorteilhaft die unterschiedliche Materialzusammensetzung
der Schichten 218 und 216 ausnutzt. Entsprechende
selektive Ätzchemien
sind im Stand der Technik gut bekannt und sind beispielsweise für Siliziumnitrid
und Siliziumdioxid entsprechend gut etabliert. Folglich kann der
freigelegte Bereich der Kontaktlochätzstoppschicht 216 zuverlässig entfernt
werden, da die Ätzfront
an oder in der ersten Ätzstoppschicht 218 angehalten
wird, wodurch eine Wechselwirkung der Ätzfront mit den Metallsilizidgebieten 208, 212 reduziert
oder im Wesentlichen vollständig
vermieden wird.
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2c zeigt
schematisch das Halbleiterbauelement 250 nach dem Ende
des Ätzprozesses 260 und
dem Entfernen der Lackmaske 240 und nach etwaigen Reinigungsprozessen.
Somit weist das Bauelement 250 die erste Ätzstoppschicht 218 über dem ersten
Transistor 200n auf, die möglicherweise geringfügig durch
den vorhergehenden Ätzprozess 260 und
etwaige Reinigungsprozesse geschädigt
ist, wodurch dennoch ein ausreichender Schutz der darunter liegenden
Metallsilizidgebiete 208, 212 geboten wird. Andererseits
umfasst der zweite Transistor 200p den verbleibenden Bereich
der Kontaktlochätzstoppschicht 216 mit der
ersten intrinsischen Spannung mit dem darauf gebildeten verbleibenden
Bereich der Ätzstoppschicht 217.
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Es
sollte beachtet werden, dass in anderen Ausführungsformen die Ätzstoppschicht 217 (2a und 2b)
während
der vorhergehenden Prozessschritte, die mit Bezug zu den 2a und 2b beschrieben
sind, weggelassen werden, und auf dem Bauteil, wie es in 2c gezeigt
ist, gebildet werden kann, wodurch die leicht geschädigte Schicht 218 über dem
ersten Transistor 200n erneut bedeckt wird, was zu einer
erhöhten
Dicke im Vergleich zu dem Schichtbereich führen kann, der in dieser Alternative über dem
zweiten Transistor 200p gebildet wird. Für die weitere
Beschreibung sei jedoch angenommen, dass die Ätzstoppschicht 217 so
gebildet wurde, wie dies mit Bezug zu den 2a und 2b beschrieben
ist.
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2d zeigt
schematisch das Bauelement 250 mit einer darauf ausgebildeten
zweiten Kontaktlochätzstoppschicht 219 mit
einer zweiten intrinsischen Spannung. Die zweite Kontaktlochätzstoppschicht 219 kann
aus dem gleichen Material wie die Kontaktlochätzstoppschicht 216 aufgebaut
sein, obwohl sie unter unterschiedlichen Bedingungen abgeschieden
werden kann, um die gewünschte
unterschiedliche intrinsische Spannung zu erreichen, wodurch im
Wesentlichen die gleichen Ätzstoppeigenschaften
in einem Kontaktlochätzprozess
erreicht werden, der später
ausgeführt
wird.
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In
anderen Ausführungsformen
können
sich die Kontaktlochätzstoppschichten 216, 219 in
ihrer Materialzusammensetzung unterscheiden, sofern sie eine ähnliche Ätzselektivität in Bezug
auf ein Zwischenschichtdielektrikum aufweisen, das über den Schichten 219, 216 abzuscheiden
ist. Des weiteren ist das Bauelement 250 mit einer Lackmaske 270 gezeigt,
die so gestaltet ist, um den ersten Transistor 200n abzudecken
und den zweiten Transistor 200p und selbstverständlich die
entsprechenden Schichten 219, 217, 216, 218,
die darüber
ausgebildet sind, freizulegen. Weiterhin ist das Bauelement 250 einem Ätzprozess 280 unterworfen,
der so gestaltet ist, um jenen Bereich der Kontaktlochätzstoppschicht 219 abzutragen,
der nicht von der Lackmaske 270 abgedeckt ist.
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Die
zweite Kontaktlochätzstoppschicht 219 kann
in Übereinstimmung
mit gut etablierten Prozessrezepten hergestellt werden und kann
in besonderen Ausführungsformen
als eine Siliziumnitridschicht auf der Grundlage eines Prozessrezepts
so gebildet werden, um eine gewünschte
intrinsische Spannung zu erreichen. Beispielsweise kann die Schicht 219 mit
einer geringeren Druckspannung im Vergleich zu der Schicht 216 abgeschieden
werden, was vorteilhaft sein kann beim Anpassen der Elektronenbeweglichkeit
des Transistors 200n, wenn dieser als n-Kanaltransistor
vorgesehen ist, an die Löcherbeweglichkeit
des Transistors 200p, wenn dieser als ein p-Kanaltransistor
vorgesehen ist. In einer anschaulichen Ausführungsform kann die Schicht 219 mit
einer spezifischen Zugspannung abgeschieden werden, wie sie zum
Erzeugen einer gewünschten Zugverformung
in dem Kanalgebiet 204 des ersten Transistors 200n erforderlich
ist. Es sollte beachtet werden, dass in der bisher beschriebenen
Prozessabfolge die Schichten 216, 219 eine gewünschte intrinsische
Spannung so aufweisen, um den spezifischen Prozesserfordernissen
Rechnung zu tragen. Beispielsweise können die Transistoren 200n, 200p Transistoren
an sehr unterschiedlichen Chippositionen oder sogar in unterschiedlichen
Chips auf einem einzelnen Substrat 201 repräsentieren,
wobei die unterschiedlichen intrinsischen Spannungen in den Schichten 216, 219 verwendet
werden, um Prozessungleichförmigkeiten
zu kompensieren, die während
der Herstellung der Transistoren 200n, 200p auftreten.
Ferner kann bei Bedarf die Schicht 219 vor der Schicht 216 gebildet
werden, und die Masken 270, 240 können in
umgekehrter Reihenfolge vorgesehen werden, um zunächst die
Schicht 219 über dem
Transistor 200n und nachfolgend die Schicht 216 über dem
Transistor 200p zu bilden.
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Nach
dem Abscheiden der Kontaktlochätzstoppschicht 219 und
der Herstellung der Lackmaske 270 wird der Ätzprozess 280 ausgeführt, wobei
in einer Ausführungsform
der Prozess so gestaltet ist, um eine moderat hohe Ätzselektivität in Bezug
auf die Ätzstoppschicht 217 zu
zeigen. In diesem Falle wird die Ätzfront des Prozesses 280 zuverlässig an
oder in der Schicht 217 angehalten, ohne die Kontaktlochätzstoppschicht 216 mit
der ersten intrinsischen Spannung in unerwünschter Weise zu beeinflussen. Nach
dem Entfernen des freigelegten Bereichs der Schicht 219 wird
die Ätzstoppschicht 217 entfernt.
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2e zeigt
schematisch das Bauelement 250 mit einem Zwischenschichtdielektrikum 221,
das über
den Kontaktlochätzstoppschichten 216, 219 ausgebildet
ist, wobei Kontaktbereiche 222 in dem Zwischenschichtdielektrikum 221 und
den Kontaktlochätzstoppschichten 219, 216 und
der Ätzstoppschicht 218 ausgebildet
sind. Ein typischer Prozessablauf zur Herstellung des Bauelements,
wie es in 2e gezeigt ist, kann die folgenden
Prozesse aufweisen. Das Zwischenschichtdielektrikum 221 kann in
Form von Siliziumdioxid auf der Grundlage von Abscheidetechniken,
etwa plasmaunterstützer
CVD, aus TEOS und/oder subatmosphärischer CVD auf der Grundlage
von TEOS und/oder CVD mit hochdichtem Plasma, abgeschieden werden,
um eine Siliziumdioxidschicht zu bilden, die in zuverlässiger Weise
den ersten und den zweiten Transistor 200n, 200p umschließt. Danach
kann die Oberfläche
des Zwischenschichtdielektrikums 221 beispielsweise durch
chemischmechanisches Polieren eingeebnet werden und entsprechende
Kontaktöffnungen
können
auf der Grundlage gut etablierter Prozessrezepte geätzt werden.
Für diesen
Zweck wird eine selektive anisotrope Ätzchemie eingesetzt, um durch
das Zwischenschichtdielektrikum 221 auf der Grundlage einer
entsprechend gestalteten Lackmaske (nicht gezeigt) zu ätzen, wobei
die Kontaktlochätzstoppschicht 219 für den Transistor 200n und
die Kontaktlochätzstoppschicht 216 für den Transistor 200p zuverlässig die Ätzfront
an den Gateelektroden 205 anhalten, während der Ätzprozess weitergeht, bis die Ätzfront
die entsprechenden Kontaktlochätzstoppschichten über den
Drain- und/oder Sourcegebieten 211 erreicht. Danach kann
die Ätzchemie
geändert werden,
um eine hohe Abtragsrate für
die Materialien der Kontaktlochätzstoppschichten 219, 216 zu
zeigen, wobei nicht notwendigerweise ein hohes Maß an Selektivität für die darunter
liegende Ätzstoppschicht 218 erforderlich
ist. D. h., die Kontaktlochätzstoppschichten 219, 216 können selektiv
zu der Ätzstoppschicht 218 geöffnet werden,
die wiederum dann geeignet mit einer modifizierten Ätzchemie
geätzt
wird, um damit nur einen minimalen Schaden an den darunter liegenden
Metallsilizidgebieten 208, 212 hervorzurufen.
In anderen Ausführungsformen können die
Schichten 219, 216 und die Ätzstoppschicht 218 durch
einen gemeinsamen Ätzprozess geöffnet werden,
da ein Endpunkt dieses Ätzprozesses
ohne ungebührliche
Materialabtragung der Gebiete 208, 212 erkannt
werden kann, da die kombinierte Schichtdicke der Schichten 219, 216 einerseits und
der Schicht 218 ausreichend gering ist, um für ein im
Wesentlichen gleichförmiges Ätzverhalten
zu sorgen. Nach Beendigung des Ätzprozesses
können die Öffnungen
mit einem geeigneten leitenden Material auf der Grundlage gut etablierter
Prozessrezepte gefüllt
werden.
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Es
gilt also: die vorliegende Erfindung stellt eine Technik bereit,
die das effiziente Erzeugen unterschiedlicher Arten von Verformung
in Kanalgebieten unterschiedlicher Transistorelemente ermöglicht, während nachteilige
Auswirkungen auf die Metallsilizidgebiete der Tran sistoren im Wesentlichen
vermieden oder zumindest deutlich reduziert werden, indem eine entsprechende Ätzstoppschicht
vor der Bildung der die Verformung induzierenden Schichten vorgesehen
wird.