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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten unter Anwendung eines eingebetteten verformten Halbleitermaterials in einem aktiven Gebiet, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
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Beschreibung des Stands der Technik
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In modernen integrierten Schaltungen wird typischerweise eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche hergestellt, wobei diese gemäß einem spezifizierten Schaltungsaufbau positioniert und miteinander verbunden werden. Transistoren als aktive Elemente, d. h. als Schaltungselemente, die eine Signalverstärkung und eine Signalschaltung ermöglichen, repräsentieren eine der wesentlichen Komponenten einer integrierten Schaltung und daher ist das Gesamtleistungsverhalten integrierter Schaltungen im Wesentlichen durch die Leistungseigenschaften der individuellen Transistorelemente bestimmt. Das Betriebsverhalten der Transistoren hängt wiederum von den gesamten Abmessungen, der grundlegenden Transistorkonfiguration, den angewendeten Fertigungstechniken und dergleichen ab. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Feldeffekttransistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausbildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets pro Einheitslänge wesentlich für das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands pro Einheitslänge in der Transistorbreitenrichtung – ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit der einzelnen Transistoren und damit der gesamten integrierten Schaltungen zu erreichen.
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Die kontinuierliche Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, etwa eine geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Da die kontinuierliche Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozesstechniken erfordert, beispielsweise um die Kurzkanaleffekte zu kompensieren, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente auch zu erhöhen, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge verbessert wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Einführen eines neuen Technologiestandards, wobei viele der Probleme vermieden oder zumindest zeitlich verschoben werden, die durch Prozessanpassungen in Verbindung mit einer Bauteilskalierung angetroffen werden.
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Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht bei einer standardmäßigen Kristallorientierung der grundlegenden Siliziumschicht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Andererseits führt die Erzeugung einer Zugverformung in dem Kanalgebiet eines n-Kanaltransistors zu einem Anstieg der Elektronenbeweglichkeit. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Ablauf zur Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während weiterhin viele der gut etablierten Fertigungstechniken eingesetzt werden können.
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Daher wird in einigen Vorgehensweisen die Löcherbeweglichkeit von PMOS-Transistoren verbessert, indem eine verformte Silizium/Germanium-Schicht in den Drain- und Sourcegebieten der Transistoren ausgebildet wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Sourceerweiterungsgebiete der PMOS-Transistoren auf der Grundlage einer Ionenimplantation hergestellt. Anschließend werden entsprechende Seitenwandabstandshalter an der Gateelektrode geschaffen, wie dies zum Erzeugen der tiefen Drain- und Sourceübergangsbereiche und des Metallsilizids in einer späteren Fertigungsphase erforderlich ist. Vor der Herstellung der tiefen Drain- und Sourceübergänge werden diese Gebiete selektiv vertieft auf der Grundlage der Seitenwandabstandshalter, während die NMOS-Transistoren maskiert sind. Nachfolgend wird ein stark in-situ-dotiertes oder ein intrinsisches Silizium/Germanium-Material selektiv in dem PMOS-Transistor durch epitaktische Aufwachstechniken hergestellt. Da die natürliche Gitterkonstante von Silizium/Germanium größer ist als jene des Siliziums, nimmt die epitaktisch aufgewachsene Silizium/Germanium-Schicht die Gitterkonstante des Siliziums an und wächst unter einer kompressiven Verformung auf, die effizient in das Kanalgebiet übertragen wird, wodurch das Silizium darin kompressiv verformt wird. Dieses Integrationsschema führt zu einer deutlichen Leistungssteigerung für p-Kanaltransistoren. Ein ähnliches Konzept wurde auch für n-Kanaltransistoren vorgeschlagen, wobei ein Silizium/Kohlenstoffmaterial Verwendung findet, das eine kleinere Gitterkonstante im Vergleich zu Silizium aufweist.
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Obwohl der Einbau einer Silizium/Kohlenstofflegierung ein vielversprechender Ansatz zur Verbesserung des Leistungsverhaltens von n-Kanaltransistoren auf der Grundlage eines eingebetteten verformungsinduzierenden Halbleitermaterials ist, weisen konventionelle Techniken einen weniger ausgeprägten Leistungszuwachs für Transistorarchitekturen, die flache Drain- und Sourcegebiete zumindest in der Nähe des Kanalgebiets erfordern, auf. D. h., der Einbau der erforderlichen Dotierstoffsorte mittels Ionenimplantation kann zu deutlichen Gitterschäden führen, die ein deutlich weniger stark verformtes Gitter nach der Rekristallisierung auf der Grundlage von Ausheizprozessen hervorrufen, da ein deutlich geringerer Anteil der Kohlenstoffatome auf Gitterplätzen angeordnet wird. Folglich führt das Herstellen der flachen Drain- und Sourcegebiete, die auch als Erweiterungsgebiete bezeichnet werden, mittels Ionenimplantation zu einer deutlich geringeren Verformungskomponente in dem benachbarten Siliziumkanalgebiet. Andererseits führt der Einbau der Dotierstoffsorte während des epitaktischen Aufwachsprozesses gemäß gut etablierter konventioneller Abscheidetechniken zu einem beeinträchtigten verformungsinduzierenden Mechanismus, der durch eine flache Aussparung hervorgerufen wird, oder der durch einen größeren Abstand der flachen in-situ-dotierten Drain- und Sourceerweiterungsgebiete erwirkt wird, wie dies nachfolgend detaillierter mit Bezug zu den 1a und 1b erläutert ist.
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1a zeigt schematisch eine Querschnittsansicht eines modernen Transistorelements 100 in einer frühen Fertigungsphase, wenn eine Silizium/Kohlenstoffhalbleiterlegierung benachbart zu einem siliziumenthaltenden Kanalgebiet vorzusehen ist. Der Transistor 100 umfasst ein Substrat 101, das typischerweise ein Siliziummaterial repräsentiert, möglicherweise in Verbindung mit einem vergrabenen isolierenden Material (nicht gezeigt), über welchem eine Siliziumschicht 103 gebildet ist. Des weiteren umfasst der Transistor 100 eine Gateelektrodenstruktur 105, die in dieser Fertigungsphase ein Gateelektrodenmaterial 105c enthält, das auf einer Gateisolationsschicht 105d gebildet ist, die das Gateelektrodenmaterial 105c von einem Kanalgebiet 106 des Transistors 100 trennt. Des weiteren umfasst die Gateelektrodenstruktur 105 eine Siliziumnitriddeckschicht 105a und eine Seitenwandabstandshalterstruktur 105b, die beispielsweise aus Siliziumnitrid aufgebaut sind. Des weiteren unterliegt der Transistor 100 der Einwirkung einer Ätzumgebung 107, deren Prozessparameter so eingestellt sind, dass ein im Wesentlichen anisotropes Ätzverhalten zur Herstellung von Aussparungen 104 erreicht wird, die lateral benachbart zu der Gateelektrodenstruktur 105 angeordnet sind. Im Allgemeinen ist der laterale Abstand der Aussparungen 104 zu dem Gateelektrodenmaterial 105c durch die Breite der Abstandshalterstruktur 105b und die Parameter des Ätzprozesses 107 bestimmt. Im Allgemeinen ist das Festlegen eines moderat kleinen lateralen Abstandes vorteilhaft im Hinblick auf ein Positionieren einer verformungsinduzierenden Halbleiterlegierung mit geringem Abstand zu dem Kanalgebiet 106. Ferner kann auch die Tiefe der Aussparung 104 einen wesentlichen Einfluss auf den gesamten Leistungszuwachs ausüben, der durch das verformungsinduzierende Silizium/Kohlenstoffmaterial erreicht wird, das in die Aussparungen 104 in einer späteren Fertigungsphase einzufüllen ist. D. h., das Vorsehen einer größeren Tiefe für die Aussparungen 104 führt zu einer insgesamt erhöhten Verformungskomponente in dem Kanalgebiet 106 für eine gegebene Zusammensetzung des einzufüllenden Silizium/Kohlenstoffmaterials.
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1b zeigt schematisch den Transistor 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt der Transistor 100 der Einwirkung einer Abscheideumgebung 108, in der Prozessparameter, etwa die Trägergasdurchflussrate, die Vorstufenmaterialdurchflussrate, der Druck, die Temperatur und dergleichen so eingestellt sind, dass das Silizium/Kohlenstoffmaterial vorzugsweise auf freiliegenden kristallinen Siliziumbereichen abgeschieden wird, während eine ausgeprägte Abscheidung von Silizium/Kohlenstoffmaterial auf anderen Bereichen, etwa der Deckschicht 105a und der Abstandshalterstruktur 105b deutlich eingeschränkt ist. Ein entsprechender gut etablierter Abscheideprozess wird häufig als eine selektive epitaktische Aufwachstechnik bezeichnet, in der eine Kristallstruktur auf freiliegenden Oberflächenbereichen der Siliziumschicht 103 aufwächst, die als ein Schablonenmaterial für das kristalline Wachstum des Silizium/Kohlenstoffmaterials dient. Während des selektiven epitaktischen Aufwachsprozesses 108 gemäß konventioneller Strategien erfolgt das Abscheiden des Silizium/Kohlenstoffmaterials in einer im Wesentlichen „konformen” Weise, wodurch Schicht auf Schicht gebildet wird, wie dies in 1b gezeigt ist, wobei ein verformtes Siliziumkohlenstoffmaterial 109 als Material betrachtet werden kann, das in Form mehrerer individueller Unterschichten 109a, ..., 109n erzeugt wird. Somit wird eine ähnliche Aufwachsrate in der horizontalen und vertikalen Richtung während des Abscheidens des Silizium/Kohlenstoffmaterials 109 erreicht.
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Der in den 1a und 1b gezeigte Transistor 100 kann auf der Grundlage gut etablierter Prozesstechniken gebildet werden, die das Herstellen eines Gateisolationsmaterials beinhalten, gefolgt von der Abscheidung eines geeigneten Gateelektrodenmaterials, etwa den Materialien 105d, 105c, möglicherweise in Verbindung mit dem Abscheiden der Deckschicht 105a. Danach werden diese Materialien auf der Grundlage anspruchsvoller Photolithographie- und Ätztechniken strukturiert.
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Als nächstes wird die Abstandshalterstruktur 105b hergestellt, indem ein Siliziumnitridmaterial abgeschieden und anisotrop geätzt wird, um die Struktur 105b in der gezeigten Form zu erhalten. Danach wird der Ätzprozess 107 ausgeführt, indem geeignete Prozessparameter angewendet werden, wie dies zuvor erläutert ist, um damit die Aussparungen 104 zu erhalten, die sich bis zu einer spezifizierten Tiefe erstrecken. Anschließend werden geeignete Reinigungsprozesse angewendet, beispielsweise auf der Grundlage gut etablierter nasschemischer Chemien, um damit Kontaminationsstoffe zu entfernen, die während der vorhergehenden Fertigungsschritte erzeugt wurden. Daraufhin wird der Abscheideprozess 108 ausgeführt unter Anwendung geeigneter Prozessparameter, wie dies zuvor erläutert ist, wodurch das Silizium/Kohlenstoffmaterial 109 gebildet wird. Wie zuvor erläutert ist, erlaubt das Abscheideverhalten während des Prozesses 108 im Wesentlichen kein gewünschtes hohes Maß an Flexibilität in der Gestaltung der gesamten Transistoreigenschaften des Bauelements 100. D. h., wenn eine insgesamt große Verformungskomponente in dem Kanalgebiet 106 gewünscht ist, muss die Aussparung 104 so gebildet werden, dass diese sich tief in die Halbleiterschicht 103 erstreckt, um damit eine moderat große Menge an verformungsinduzierenden Material in Form der Silizium/Kohlenstofflegierung 109 zu erhalten. Wenn andererseits flache Drain- und Sourceerweiterungsgebiete erforderlich sind, muss eine in-situ-Dotierung während des Abscheideprozesses 108 bis zu einer abschließenden Phase des Abscheideprozesses 108 verzögert werden, wodurch sich ebenfalls ein deutlicher lateraler Abstand des entsprechenden in-situ-dotierten Silizium/Kohlenstoffmaterials ergibt. Wie beispielsweise in 1b gezeigt ist, kann man annehmen, dass in einer Abscheidephase entsprechend der Schicht 109n ein geeignetes Vorstufenmaterial mit einer n-Dotierstoffsorte in die Abscheideumgebung des Prozesses 108 eingeführt wird. Folglich wird ein lateraler Abstand 109z für das stark dotierte Silizium/Kohlenstoffmaterial 109 beginnend von der „Schicht” 109n erreicht, der im Wesentlichen der gewünschten Tiefe eines entsprechenden flachen Drain- und Sourceerweiterungsgebiets entspricht. Andererseits erfordert die Positionierung des flachen in-situ-dotierten Materials 109n näher an dem Kanalgebiet 106, dass die Aussparungen 104 mit einer geringeren Tiefe hergestellt werden, was andererseits zu einer geringeren Menge an verformungsinduzierenden Material und damit einer geringeren Verformungskomponente in dem Kanalgebiet 106 führt. In einigen konventionellen Lösungen wird das Silizium/Kohlenstoff-Material 109 in einer im Wesentlichen nicht-dotierten Form vorgesehen und die entsprechenden flachen Drain- und Sourcegebiete werden durch Ionenimplantation erzeugt, wodurch eine deutliche Verformungsrelaxation in den flachen Drain- und Sourcegebieten auftritt, die ebenfalls zu einer geringeren Gesamtverformungskomponente führt.
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Die
DE 10 2008 047 127 A1 offenbart Verfahren zum Bilden von Source- und Draingebieten von Transistoren, wobei Abscheidebedingungen so gewählt werden, dass ein Aufwachsen vorzugsweise auf Seitenwänden von Aussparungen erfolgt.
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Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung Techniken und Transistorbauelemente mit einem effizienten verformungsinduzierenden Mechanismus bereitzustellen, wobei auch flache Drain- und Sourcegebiete möglich sind, und wobei einige oder alle der zuvor erkannten Probleme vermieden oder zumindest in ihrer Auswirkung verringert werden.
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Überblick über die Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Transistorbauelemente, in denen eine Halbleiterlegierung in den Drain- und Sourcegebieten bis hinab zu einer gewünschten Tiefe zur Verbesserung der gesamten Verformung in dem benachbarten Kanalgebiet gebildet wird, wobei dennoch eine in-situ-Dotierung flacher Drain- und Sourcegebiete möglich ist. Zu diesem Zweck wird das Abscheiden der Halbleiterlegierung, etwa von Silizium/Kohlenstoff-Material so gesteuert, dass eine geringere Aufwachsrate in der lateralen Richtung erreicht wird, wodurch ein Füllverhalten erreicht wird, das einem Füllverhalten von „unten nach oben” entspricht. Folglich kann eine gewünschte Dotierstoffsorte in die Abscheideumgebung in einer fortgeschrittenen Abscheidephase eingebracht werden, die zu einer hohen gewünschten Dotierstoffkonzentration zum Bilden der flachen Drain- und Sourcegebiete führt, während dennoch die Gesamttiefe der Aussparung und somit die Menge des verformungsinduzierenden Materials unabhängig von der vertikalen Erstreckung der flachen Drain- und Sourcegebiete gewählt werden kann. Folglich kann die verformungsrelaxierende Wirkung von Ionenimplantationsprozessen zum Bilden flacher Drain- und Sourcegebiete konventioneller Lösungen vermieden werden, während die vertikale Erstreckung der verformungsinduzierenden Halbleiterlegierung auch im Hinblick der Aspekte der Verformung ausgewählt werden kann. In einigen anschaulichen Aspekten wird eine Silizium/Kohlenstoffhalbleiterlegierung verwendet, wodurch das gesamte Bauteilverhalten von n-Kanaltransistoren deutlich verbessert wird.
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Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden von Aussparungen benachbart zu einer Gateelektrodenstruktur in einem aktiven Gebiet eines Transistors, wobei die Aussparungen einer Seitenwandfläche und eine untere Fläche besitzen. Das Verfahren umfasst ferner das Ausführen eines selektiven epitaktischen Aufwachsprozesses zum Einfüllen einer Halbleiterlegierung in die Aussparungen, wobei der epitaktische Wachstumsprozess auf der Seitenwandfläche eine erste Wachstumsrate und auf der unteren Fläche eine zweite Wachstumsrate besitzt und wobei die erste Wachstumsrate kleiner ist als die zweite Wachstumsrate. Des weiteren umfasst das Verfahren das Einführen einer Dotierstoffsorte in eine Abscheideumgebung des epitaktischen Wachstumsprozesses nach dem Einfüllen einer ersten Menge der Halbleiterlegierung, um damit flache Drain- und Sourcegebiete zu bilden.
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Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden von Aussparungen in einem aktiven Gebiet benachbart zu einer Gateelektrodenstruktur bis zu einer ersten Tiefe mittels eines ersten anisotropen Ätzprozesses. Das Verfahren umfasst ferner das Modifizieren einer Oberflächenschicht zumindest an einer Seitenfläche der Aussparungen und das Vertiefen der Aussparungen, so dass diese sich bis zu einer zweiten Tiefe erstrecken, indem ein zweiter anisotroper Ätzprozess ausgeführt wird. Des weiteren werden die Aussparungen mit einer Halbleiterlegierung gefüllt durch Ausführen eines selektiven epitaktischen Wachstumsprozesses. Schließlich umfasst das Verfahren das Einführen einer Dotierstoffsorte in eine Abscheidumgebung des epitaktischen Wachstumsprozesses in einer fortgeschrittenen Phase des epitaktischen Wachstumsprozesses, um flache Drain- und Sourcegebiete zu bilden.
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Ein anschaulicher hierin offenbarter Feldeffekttransistor umfasst erste kohlenstoffhaltende verformungsinduzierende Gebiete, die lateral benachbart zu einem siliziumenthaltenden Kanalgebiet angeordnet sind und sich zu einer ersten Tiefe erstrecken. Die ersten kohlenstoffenthaltenden verformungsinduzierenden Gebiete enthalten eine n-Dotierstoffsorte, um zumindest einen Teil von flachen Drain- und Sourcegebieten zu bilden. Des weiteren umfast der Feldeffekttransistor zweite kohlenstoffenthaltende verformungsinduzierende Gebiete, die lateral benachbart zu dem siliziumenthaltenden Kanalgebiet angeordnet sind und sich von der ersten Tiefe zu einer zweiten Tiefe strecken. Des weiteren sind tiefe Drain- und Sourcegebiete benachbart zu den ersten und zweiten verformungsinduzierenden Gebieten ausgebildet und eine Gateelektrode ist über dem Kanalgebiet hergestellt.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und 1b schematisch Querschnittsansichten eines Transistorbauelements während einer Fertigungssequenz zeigen, um eine Silizium/Kohlenstofflegierung benachbart zu einem siliziumenthaltenden Kanalgebiet gemäß konventioneller Strategien unter Anwendung selektiver epitaktischer Aufwachsverfahren zu bilden;
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2a bis 2h schematisch Querschnittsansichten eines Feldeffekttransistors während diverser Fertigungsphasen zeigen, wenn in-situ-dotierte flache Drain- und Sourcegebiete in einer tiefen Aussparung durch selektive epitaktische Aufwachstechniken unter Anwendung mehrerer Aufwachs-Ätz-Zyklen in einer Gitterhochvakuumumgebung gemäß anschaulicher Ausführungsformen hergestellt werden; und
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3a bis 3g schematisch einen Feldeffekttransistor während diverser Fertigungsphasen zeigen, um in-situ-dotierte flache Drain- und Sourcegebiete in einer tiefen Aussparung durch selektive epitaktische Aufwachsverfahren auf der Grundlage eines modifizierten Seitenflächenbereichs der Aussparungen gemäß noch weiterer anschaulicher Ausführungsformen zu bilden.
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Detaillierte Beschreibung
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Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Feldeffekttransistoren, in denen eine Halbleiterlegierung, etwa eine Silizium/Kohlenstofflegierung, in „tiefen” Aussparungen benachbart zu einer Gateelektrodenstruktur vorgesehen wird, wobei ein oberer Bereich der Halbleiterlegierung eine Dotierstoffsorte so enthält, dass flache Drain- und Sourcegebiete gebildet werden, wobei jedoch im Gegensatz zu konventionellen Strategien ein lateraler Abstand der flachen Drain- und Sourcegebiete im Wesentlichen durch einen lateralen Abstand der Aussparung definiert ist. Zu diesem Zweck werden in einigen anschaulichen hierin offenbarten Aspekten anspruchsvolle selektive epitaktische Wachstumstechniken eingesetzt, die im Wesentlichen ein Füllverhalten von „unten nach oben” aufweisen, so dass ein lateraler Abstand der aufgewachsenen Halbleiterlegierung nicht wesentlich von der Abscheidezeit abhängt. D. h., es kann eine Dotierstoffsorte in die Abscheideumgebung während einer beliebigen geeigneten Zeit während des Abscheideprozesses eingeführt werden, da die Breite einer Aussparung entlang der Längsrichtung des Transistors während der vorhergehenden Abscheidephase nicht verringert wurde. Folglich kann die in-situ-dotierte Halbleiterlegierung nahe an dem Kanalgebiet positioniert werden, wobei die Position im Wesentlichen durch den lateralen Abstand der anfänglichen Aussparung festgelegt ist, während die Tiefe und die Konzentration einer Dotierstoffsorte durch die Konzentration der entsprechenden Dotierstoffsorte in dem jeweiligen Vorstufenmaterial und dem Zeitpunkt des Zuführens der Dotierstoffsorte zu der Abscheideumgebung gesteuert werden können. Somit kann eine effiziente Entkopplung der Tiefe der Aussparung und somit der Menge der verformungsinduzierenden Halbleiterlegierung von den Eigenschaften der flachen Drain- und Sourcegebiete erfolgen, d. h. deren Tiefe und deren Dotierstoffkonzentration, wobei dies auf der Grundlage eines zyklischen selektiven epitaktischen Wachstumsprozesses erreicht werden kann.
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In anderen anschaulichen Ausführungsformen wird die Wachstumsrate an freigelegten Oberflächenbereichen der Aussparungen auf der Grundlage einer selektiven Modifizierung von Oberflächeneigenschaften eingestellt, beispielsweise durch selektives Bereitstellen einer Oberfläche an einem oberen Bereich der Seitenwandflächen der Aussparung, um damit die laterale Wachstumsrate deutlich zu verringern, so dass die laterale Breite der Aussparungen zumindest in dem oberen Bereich vor dem Einfüllen eines in-situ-dotierten Halbleiterlegierungsmaterials beibehalten wird. Beispielsweise kann eine entsprechende selektive Modifizierung der Oberflächeneigenschaften durch Oxidation, Nitrierung, plasmagestützte Behandlungen, Ionenimplantation und dergleichen erreicht werden. Auch in diesem Falle werden die Eigenschaften der in-situ-dotierten flachen Drain- und Sourcegebiete zumindest zu einem beträchtlichen Grade von der Tiefe der Aussparungen und damit von der darin zu bildenden Halbleiterlegierung entkoppelt, wodurch ebenfalls ein effizienter verformungsinduzierender Mechanismus bereitgestellt wird, wobei das Vorsehen flacher in-situ-dotierter Drain- und Sourcegebiete ermöglicht wird, was äußerst vorteilhaft ist im Zusammenhang mit der Verwendung von Silizium/Kohlenstoff-Legierungsmaterial, wie dies zuvor erläutert ist.
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Mit Bezug zu den 2a bis 2h und den 3a bis 3g werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a und 1b Bezug genommen wird, wenn dies angebracht ist.
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2a zeigt schematisch eine Querschnittsansicht eines Transistors 200 mit einem Substrat 201, über welchem eine Halbleiterschicht 203 ausgebildet ist, etwa eine siliziumbasierte Schicht. Das Substrat 201 repräsentiert ein beliebiges geeignetes Trägermaterial, um darüber die Halbleiterschicht 203 herzustellen, etwa ein Halbleitersubstrat, ein Halbleitersubstrat mit einem isolierenden Material zumindest in gewissen Bauteilgebieten, und dergleichen. Wie beispielsweise in 2a gezeigt ist, repräsentiert der Transistor 200 einen SOI-(Silizium-auf-Isolator-)Transistor, in welchem eine vergrabene isolierende Schicht 202, die etwa aus Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut ist, zwischen dem Substrat 201 und der Halbleiterschicht 203 ausgebildet ist. Es sollte beachtet werden, dass in an deren anschaulichen Ausführungsformen die vergrabene isolierende Schicht 202 weggelassen wird, zumindest in gewissen Bauteilgebieten, wenn eine SOI-Konfiguration für das Gesamtleistungsverhalten eines Halbleiterbauelements mit mehreren Transistoren als ungeeignet erachtet wird. Des weiteren enthält in der gezeigten Fertigungsphase der Transistor 200 eine Gateelektrodenstruktur 205, die ein Gateelektrodenmaterial 205c enthält, das auf einer Gateisolationsschicht 205b gebildet, die wiederum das Gateelektrodenmaterial 205c von einem siliziumenthaltenden Kanalgebiet 206 trennt. Es sollte beachtet werden, dass das Gateelektrodenmaterial 205c ein beliebiges geeignetes Material repräsentiert, etwa Polysilizium und dergleichen, wie es für die weitere Bearbeitung des Bauelements 200 erforderlich ist. In anderen Fällen wird zumindest ein Teil des Gateelektrodenmaterials 205c in einer späteren Fertigungsphase entfernt, wobei dies von den gesamten Prozess- und Bauteilerfordernissen abhängt. In ähnlicher Weise kann die Gateisolationsschicht 205d aus dielektrischen Materialien, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, dielektrischen Materialien mit großem ε und dergleichen aufgebaut sein. Ein dielektrisches Material mit großem ε ist als ein dielektrisches Material zu verstehen, dass eine Dielektrizitätskonstante von 10,0 oder höher aufweist. Geeignete dielektrische Materialien mit großem ε sind Hafniumoxid, Zirkonoxid und dergleichen. Auch in diesem Falle kann die Gateisolationsschicht 205d zumindest teilweise in einer späteren Fertigungsphase entfernt und durch ein anderes Material, etwa ein dielektrisches Material mit großem ε, und dergleichen ersetzt werden. Des weiteren kann die Gateelektrodenstruktur 205 eine Deckschicht 205a aufweisen, die aus einem geeigneten dielektrischen Material, etwa Siliziumnitrid, Siliziumdioxid und dergleichen aufgebaut ist. Ferner ist eine Abstandshalterstruktur 205b an Seitenwänden des Gateelektrodenmaterials 205c gebildet, wobei eine geeignete Konfiguration, etwa eine Ätzstoppbeschichtung in Verbindung mit dem eigentlichen Abstandshaltermaterial, vorgesehen sein kann. Es sollte beachtet werden, dass der Transistor 200 eine Gatelänge, d. h. die horizontale Abmessung des Gateelektrodenmaterials 205c in 2a, von ungefähr 50 nm oder weniger besitzen kann, etwa ungefähr 30 nm oder weniger, wenn modernste integrierte Schaltungen, etwa Mikroprozessoren und dergleichen, betrachtet werden. Des weiteren sind in der gezeigten Fertigungsphase Aussparungen 204 in der Halbleiterschicht 203 lateral benachbart zu der Gateelektrodenstruktur 205 ausgebildet, wobei eine Tiefe 204d der Aussparungen 204 entsprechend den Erfordernissen im Hinblick auf die gewünschte Menge an verformungsinduzierender Halbleiterlegierung ausgewählt sind, die in den Aussparungen 204 zu bilden ist. D. h., wie zuvor dargelegt ist, wird im Hinblick auf das Erhalten einer gewünschten hohen Verformungskomponente in dem benachbarten Kanalgebiet 206 die Tiefe 204d so gewählt, dass diese sich entlang eines wesentlichen Teils der Dicke der Halbleiterschicht 203 erstreckt, wobei jedoch eine gewisse Menge an Schablonenmaterial an einer unteren Flache 204b der Aussparungen 204 beibehalten wird. Andererseits wird ein lateraler Abstand 2040 einer Seitenwandfläche 204s im Hinblick auf ein Gateelektrodenmaterial 204c durch die Gesamtbreite der Abstandshalterstruktur 204b definiert und kann so gewählt werden, dass ein effizienter Verformungsübertragungsmechanismus erreicht wird und auch ein gewünschter Abstand zum Bereitstellen eines in-situ-dotierten Halbleitermaterials verwirklicht wird. Des weiteren unterliegt das Transistorbauelement 200 der Einwirkung einer Abscheideumgebung 208a eines selektiven epitaktischen Wachstumsprozesses 208, um eine Halbleiterlegierung, etwa eine Silizium/Kohlenstofflegierung, in den Aussparungen 204 zu bilden. Die Abscheideumgebung 208a entspricht einer frühen Phase der Abscheidesequenz 208, wodurch eine erste Schicht 209a einer Halbleiterlegierung, etwa eines Silizium/Kohlenstoffmaterials, gebildet wird.
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Der in 2a gezeigte Transistor 200 kann auf der Grundlage von im Wesentlichen den gleichen Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu dem Transistor 100 erläutert sind. D. h., nach dem Strukturieren der Gateelektrodenstruktur 205 mit der Abstandshalterstruktur 205b werden die Aussparungen 204 gebildet mittels eines geeigneten anisotropen Ätzprozesses unter Anwendung gut etablierter Prozessparameter, wie dies zuvor erläutert ist. Nach den geeigneten Reinigungsprozessen wird die Abscheideumgebung 208a eingerichtet, die in einigen anschaulichen Ausführungsformen unter Anwendung einer Ultrahochvakuumumgebung mit einer Gasatmosphäre mit einem reduzierbaren Vorstufenmaterial in Verbindung mit einem reduzierenden Gas eingerichtet werden kann. Beispielsweise kann die reduzierbare Gaskomponente ein beliebiges geeignetes Vorstufenmaterial mit der interessierenden Halbleitersorte aufweisen. Beispielsweise werden Silizium und Kohlenstoff abgeschieden und können in Form einer reduzierbaren Gaskomponente, etwa Gaskomponenten mit Chlor, Brom, und dergleichen vorgesehen werden, die in Anwesenheit von Wasserstoff reduziert werden. Folglich wird während des Abscheideschrittes 208a der Halbleiterlegierung, etwa Silizium und Kohlenstoff, vorzugsweise an freigelegten kristallinen Oberflächenbereichen der Aussparungen 204 abgeschieden, wodurch die Materialschicht 209a gebildet wird. Es sollte beachtet werden, dass andere Kombinationen eines reduzierbaren Gases und eines reduzierenden Gases in Abhängigkeit der gesamten Prozessstrategie verwendet werden können. Während des Abscheideschrittes 208a wird die Substrattemperatur des Bauelements 200 auf eine „moderat geringe” Temperatur eingestellt, etwa auf ungefähr 700°C und weniger, was im Zusammenhang mit einem selektiven epitaktischen Wachstumsprozess als eine geringe Temperatur erachtet wird. Beispielsweise wird die Substrattemperatur auf ungefähr 500°C bis 700°C eingestellt. Des weiteren werden die Gasdurchflussraten des reduzierenden Gases und des reduzierbaren Gases im Verhältnis so eingestellt, dass ein gewünschter Anteil in der Halbleiterlegierung, beispielsweise einer Silizium/Kohlenstofflegierung, mit einem Anteil von ungefähr 1 bis 5 Atomprozent Kohlenstoff abgeschieden wird, während in anderen Fällen eine noch höhere Konzentration an Kohlenstoff vorgesehen wird. Durch geeignetes Einstellen des Verhältnisses der reduzierbaren Gaskomponenten, beispielsweise eine Gaskomponente, die zur Abscheidung von Kohlenstoff führt, und eine Gaskomponente, die zu einer Abscheidung von Silizium führt, für den Fall eines Silizium/Kohlenstoffmaterials, wird das gewünschte Maß an Gitterfehlanpassung zwischen dem Material 209a und dem verbleibenden Schablonenmaterial der Schicht 203 eingestellt. Es sollte beachtet werden, dass der Anteil an nicht-Siliziumatomen in der Halbleiterlegierung variiert werden kann, wenn dies als geeignet erachtet wird. Des weiteren wird der Druck in der Ultrahochvakuumumgebung im Abscheideschritt 208a auf ungefähr 0,13 Pa bis 13 Pa (1 bis 100 Millitorr) abhängig von den Werten der anderen Prozessparameter, etwa der Temperatur, und der gesamten Gasdurchflussraten eingestellt. Die Abscheideumgebung des Abscheideschritts 208a wird für ungefähr 1 bis 30 Sekunden beibehalten und danach wird ein Ätzschritt ausgeführt, um vorzugsweise Material von der Seitenwandfläche 204s abzutragen.
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2b zeigt schematisch den Transistor 200 während eines Ätzschrittes 208o der zyklischen Abscheidesequenz 208. In einigen anschaulichen Ausführungsformen wird der Ätzschritt 208o auf der Grundlage im Wesentlichen der gleichen Prozessparameter eingerichtet, wie sie während des vorhergehenden Abscheideschrittes 208a angewendet wurden, mit Ausnahme einer Unterbrechung der reduzierenden Gaskomponente. Wenn beispielsweise Wasserstoff als reduzierende Gaskomponente verwendet wird, kann die Zufuhr während des Schritts 208o unterbrochen werden, wodurch ein Materialabtrag in Gang gesetzt wird, da die reduzierbare Gaskomponente, die mit dem Material 209a in Kontakt tritt, reagiert, um eine Gaskomponente zu bilden, die aus der Umgebung 208o abgeführt werden kann, wodurch Material vorzugsweise an der Seitenwandfläche 204s entfernt wird. Folglich wird nach einer „Ätzzeit” von ungefähr einer bis mehreren Sekunden eine Dicke des Materials 209a an der Seitenwandfläche 204s deutlich verringert, während ein entsprechender Materialabtrag über dem horizontalen Oberflächenbereich 204b weniger ausgeprägt ist. Folglich wird nach dem Ätzschritt 208o die Materialschicht 209 im Wesentlichen über der oberen Fläche 204b gebildet, da eine „vertikale” Wachstumsrate der kombinierten Prozesse 208a, 208o höher ist im Vergleich zu der entsprechenden „horizontalen” Wachstumsrate.
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2c zeigt schematisch den Transistor 200 während eines weiteren Abscheideschritts 208b, der unter ähnlichen Bedingungen wie der Schritt 208a ausgeführt wird. Beispielsweise wird die reduzierende Gaskomponente, deren Zufuhr während des Schrittes 208o unterbrochen ist, erneut der Abscheideumgebung zugeführt, woraus sich eine Abscheidung einer weiteren Schicht 209b ergibt.
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2d zeigt schematisch den Transistor 200 während eines weiteren Ätzschritts 208p, der gestaltet ist, vorzugsweise Material von der Seitenwandfläche 204s abzutragen, wie dies auch zuvor erläutert ist. Die Sequenz 208 kann mehrere Aufwachs- und Ätzzyklen, etwa den Aufwachs/Ätz-Zyklus 208a, 208o und den Aufwachs/Ätz-Zyklus 208b, 208p enthalten, um damit zunehmend die Aussparung 204 von „unten nach oben” aufzufüllen.
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2e zeigt schematisch den Transistor 200 während einer abschließenden Phase 208n des zyklischen Abscheideprozesses 208, wobei nach dem Vorsehen einer Materialschicht 209 (n – 1) eine geeignete Dotierstoffsorte in die Abscheideumgebung eingebaut wird, um die Halbleiterlegierung 209n so vorzusehen, dass diese in-situ-dotiert ist, wie dies zur Herstellung flacher Drain- und Sourcegebiete erforderlich ist. Beispielsweise wird in der gezeigten Ausführungsform eine n-Dotierstoffsorte in die Abscheideumgebung des Prozesses 208n eingebaut, um eine hohe n-Dotierung bis hinab zu einer Tiefe zu erhalten, wie sie durch die zuvor gebildeten Materialschichten 209a, ..., 209 (n – 1) definiert ist, die als eine im Wesentlichen nicht-dotierte Halbleiterlegierung mit einer geeigneten Dotierstoffsorte entsprechend den Bauteilerfordernissen vorgesehen sind. Beispielsweise können eine oder mehrere der Schichten 209a, ..., 209 (n – 1) eine gewisse Menge einer Gegendotierstoffsorte enthalten, um damit die Gesamteigenschaften von Drain- und Sourcegebieten einzustellen, die noch zu bilden sind. Es sollte beachtet werden, dass der Abscheideschritt 208n den letzten Schritt der Sequenz 208 repräsentiert, da ein weiteres „von unten nach oben” Verhalten nicht mehr erforderlich ist. In anderen Fällen wird das in-situ-dotierte Material 209n auch in Form zweier oder mehrerer Aufwachs/Ätz-Zyklen bereitgestellt, wenn dies als geeignet erachtet wird. Ferner kann die Dotierstoffkonzentration während der Abscheidezeit bei Bedarf variiert werden. Somit wird nach dem Abscheidschritt 208n eine hohe Dotierstoffkonzentration nahe an dem Kanalgebiet 206 positioniert, während eine Dicke des in-situ-dotierten Materials 209n und damit die Tiefe der Dotierstoffkonzentration der vorhergehenden Bearbeitung des Bauelements 200 im Hinblick auf die Herstellung flacher Drain- und Sourcegebiete entspricht.
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2f zeigt schematisch den Transistor 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Abstandshalterstruktur 210 auf Seitenwänden der Gateelektrodenstruktur 205 gebildet, was durch Entfernen der Abstandshalterstruktur 205b und der Deckschicht 205a (siehe 2e) bewerkstelligt werden kann, was das Anwenden gut etablierter selektiver Ätztechniken beinhaltet. Danach werden gut etablierte Abstandshaltertechniken eingesetzt, beispielsweise durch Abscheiden eines Beschichtungsmaterials in Verbindung mit einem Abstandshaltermaterial und durch Strukturieren des Abstandshaltermaterials mittels anisotroper Ätztechniken. Folglich wird die Breite der Abstandshalterstruktur 210 geeignet so gewählt, dass diese für die weitere Bearbeitung des Transistors günstig ist, beispielsweise im Hinblick auf das Bilden tiefer Drain- und Sourcebereiche, möglicherweise in Verbindung mit der Herstellung von Metallsilizidgebieten in einer späteren Fertigungsphase. Es sollte beachtet werden, dass die Abstandshalterstruktur 210 in mehreren Schritten gebildet werden kann, wenn ein ausgeprägteres laterales Profil der tiefen Drain- und Sourcebereiche erforderlich ist.
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2g zeigt schematisch den Transistor 200 während eines Ionenimplantationsprozesses 212, der gestaltet ist, tiefe Drain- und Sourcegebiete 211d von Drain- und Sourcegebieten 211 zu bilden. Zu diesem Zweck werden geeignete Implantationsparameter so gewählt, dass die gewünschte Konzentration und Tiefe der tiefen Drain- und Sourcegebiete 211d erreicht wird, während die in-situ-dotierten und im Wesentlichen kristallinen Materialbereiche 209n durch die Abstandshalterstruktur 210 geschützt sind. Somit enthalten nach dem Implantationsprozess 212 die Drain- und Sourcegebiete 211 flache Drain- und Sourcegebiete, die auch als Erweiterungsgebiete 211e bezeichnet sind, die in einem im Wesentlichen kristallinen Zustand sind und darin eingebaut eine moderat hohe Dotierstoffkonzentration besitzen, während gleichzeitig eine gewünschte Verformungskomponente 206s in dem Kanalgebiet 206 hervorgerufen wird. Des weiteren umfassen die Drain- und Sourcegebiete 211 die tiefen Drain- und Sourcegebiete 211d in einem stark geschädigten Zustand auf Grund des vorhergehenden Implantationsprozesses 212. Andererseits stellt das verbleibende Material 209, das in einem im Wesentlichen nicht dotierten Zustand vorgesehen ist oder das darin eingebaut eine gewisse Menge an Gegendotierung aufweist, wobei dies von den gesamten Bauteilerfordernissen abhängt, ebenfalls einen effizienten verformungsinduzierenden Mechanismus bereit, der in das benachbarte Kanalgebiet 206 hineinwirkt.
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2h zeigt schematisch den Transistor 200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Ausheizprozess 213 so ausgeführt wird, dass die stark geschädigten tiefen Drain- und Sourcegebiete 211d rekristallisiert werden. Die Prozessparameter des Ausheizprozesses 213 können so gewählt werden, dass das gewünschte endgültige Dotierstoffprofil für die Drain- und Sourcegebiete 211 erreicht wird. D. h., wenn ein gewisses Maß an thermischer Diffusion erwünscht ist, beispielsweise um die effektive Kanallänge einzustellen, kann die in der in-situ-dotierten Halbleiterlegierung 209n enthaltene Dotierstoffsorte lateral und vertikal diffundieren, wie dies durch die gestrichelte Linie angegeben ist. Folglich können sich die Erweiterungsgebiete 211e in Richtung des Kanalgebiets 206 „bewegen”, wodurch die endgültige effektive Kanallänge eingestellt wird. In anderen Fällen wird, wenn eine wesentliche Dotierstoffdiffusion während des Ausheizprozesses 213 nicht gewünscht ist, eine geeignete Ausheiztechnik angewendet, etwa blitzlichtbasierte Ausheizprozesse und lasergestützte Ausheizprozesse, in denen die effektive Ausheizzeit sehr kurz ist, wodurch eine ausgeprägte Diffusionsaktivität unterdrückt wird, wobei dennoch eine gewünschte Rekristallisierung der stark geschädigten tiefen Drain- und Sourcegebiete 211d möglich ist. In anderen anschaulichen Ausführungsformen wird die Diffusion der Erweiterungsgebiete 211e unabhängig zu einer Diffusion der tiefen Drain- und Sourcegebiete 211d eingestellt, indem beispielsweise ein geeigneter Ausheizprozess vor dem Implantationsprozess 212 (siehe 2g) ausgeführt wird, um die gewünschte Form und Größe der Erweiterungsgebiete 211e einzustellen, während der Ausheizprozess 213 auf der Grundlage von Techniken ausgeführt wird, die im Wesentlichen eine thermische Diffusion unterdrücken, wodurch die Größe und die Form der tiefen Drain- und Sourcegebiete 211d, wie sie während des Implantationsprozesses 212 erhalten werden, beibehalten werden. In anderen Fällen werden das in-situ-dotierte Material 209n und das verbleibende Material 209, das unter der Abstandshalterstruktur 210 positioniert ist, für eine gewünschte hohe Verformungskomponente, beispielsweise in Form einer Zugverformungskomponente, wenn ein Silizium/Kohlenstoffmaterial in den Gebieten 209n, 209 vorgesehen ist, sorgen, während gleichzeitig die flachen Drain- und Sourceerweiterungsgebiete 211e auf der Grundlage der in-situ-Dotierung erhalten werden.
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Mit Bezug zu den 3a bis 3g werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen eine Oberflächenmodifizierung eines oberen Seitenwandbereichs der Aussparungen zu einem gewünschten Füllverhalten von „unten nach oben” während des epitaktischen Wachstumsprozesses führt.
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3a zeigt schematisch eine Querschnittsansicht eines Transistors 300 mit einem Substrat 301, über welchem eine Halbleiterschicht, etwa eine siliziumbasierte Schicht 303, gebildet ist. Des weiteren ist eine Gateelektrodenstruktur 305 auf der Halbleiterschicht 203 ausgebildet. Für die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den Transistoren 100 und 200 erläutert sind. Des weiteren unterliegt der Transistor 300 der Einwirkung einer ersten Ätzumgebung 307a, die so gestaltet ist, dass Aussparungen 304a benachbart zu der Gateelektrodenstruktur 305 gebildet werden. D. h., der Ätzprozess 307a wird auf der Grundlage gut etablierter anisotroper Ätztechniken ausgeführt, wobei jedoch eine Tiefe der Aussparungen 304a so gewählt wird, dass diese im Wesentlichen der Tiefe entspricht, bei der eine in-situ-dotierte Halbleiterlegierung in einer späteren Fertigungsphase zu bilden ist.
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3b zeigt schematisch den Transistor 300 während eines Prozesses 314, der gestaltet ist, zumindest eine Seitenfläche 304s der Aussparungen 304a zu modifizieren. Beispielsweise umfasst der Prozess 314 einen Ionenimplantationsprozess, der gestaltet ist, die Kristallstruktur freigelegter Oberflächenbereiche der Aussparungen 304a deutlich zu schädigen, beispielsweise durch Ionenbeschuss mit Xenon, Silizium und Germanium und dergleichen. Zu diesem Zweck wird ein geeigneter Neigungswinkel ausgewählt, d. h. ein Winkel von nicht Null im Hinblick auf eine Oberflächennormale der Halbleiterschicht 303. In anderen anschaulichen Ausführungsformen umfasst die Behandlung 314 einen Ionenbeschuss auf der Grundlage einer Plasmaumgebung, wodurch ebenfalls ein spezieller Grad an Kristallschaden hervorgerufen wird, der das Aufwachsverhalten während eines nachfolgenden selektiven epitaktischen Wachstumsprozesses ändern kann.
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3c zeigt schematisch den Transistor 300 gemäß anderer anschaulicher Ausführungsformen, in denen ein Modifizierungsprozess 314a so ausgeführt wird, dass eine Passivierungsschicht 315 auf freigelegten Oberflächenbereichen der Aussparungen 304a entsteht. Beispielsweise umfasst der Prozess 314a eine Abscheidung eines geeigneten Materials, einen Oxidationsprozess, einen Nitrierungsprozess und dergleichen. Beispielsweise können eine Vielzahl nasschemischer Oxidationstechniken eingesetzt werden, wovon einige ein selbstbegrenzendes Verhalten aufweisen, wodurch eine gut definierte Dicke der Schicht 315 erreicht wird. In anderen Fallen wird ein chemischer Oxidationsprozess und ein plasmainduzierter Oxidationsprozess eingesetzt, möglicherweise in Verbindung mit zusätzlichen Komponenten, etwa Stickstoff und dergleichen. Beispielsweise wird eine Dicke der Passivierungsschicht 315 auf der Grundlage entsprechender Prozessparameter des Prozesses 314 so eingestellt, dass ein zusätzlicher Grad an Freiheit bei der Einstellung eines gewünschten Abstands des in-situ-dotierten Materials im Hinblick auf ein Gateelektrodenmaterial 305c der Gateelektrodenstruktur 305 erreicht wird. D. h., der „Verbrauch” von Material des Kanalgebiets 306 während des Prozesses 314 kann vorteilhaft ausgenutzt werden, um die Position einer in-situ-dotierten Halbleiterlegierung zu bestimmen, die in einer späteren Fertigungsphase zu bilden ist.
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3d zeigt schematisch den Transistor 300 während eines weiteren anisotropen Ätzprozesses 307b, um Aussparungen 304 zu bilden, die eine gewünschte Gesamttiefe besitzen. Während des Ätzprozesses 307b werden horizontale Bereiche der Passivierungsschicht 315 entfernt, was durch gut etablierte Ätzrezepte erreicht wird. Beispielsweise kann eine im Wesentlichen nicht-selektive Ätzchemie in Bezug auf Material der Passivierungsschicht 315 und der Halbleiterschicht 303 verwendet werden, oder es wird ein anfänglicher Schritt ausgeführt, um durch die Passivierungsschicht 315 in einer anisotropen Weise zu ätzen. Somit kann ein Rest 315r weiterhin den oberen Seitenwandbereich 304s bedecken.
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3e zeigt schematisch den Transistor 300 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, unterliegt der Transistor 300 der Einwirkung einer selektiven Abscheideumgebung 308, die gestaltet ist, eine im Wesentlichen nicht-dotierte Halbleiterlegierung 309a oder eine gegendotierte Halbleiterlegierung abhängig von den gesamten Prozessabläufen zu bilden, wobei konventionelle selektive epitaktische Wachstumstechniken eingesetzt werden können, oder wobei eine zyklische Abscheidetechnik verwendet werden kann, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben ist. Auf Grund des Vorhandenseins des Materialrests 315r wird der obere Seitenwandbereich 304s im Wesentlichen durch das Halbleitermaterial 309a nicht bedeckt oder es ergibt sich eine deutlich geringere Abscheiderate.
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3f zeigt schematisch den Transistor 300 während eines Ätzprozesses 316, der als ein isotroper Ätzprozess ausgeführt wird, um das Passivierungsmaterial 315r zu entfernen, um damit die oberen Seitenwandbereiche 304s freizulegen. Beispielsweise wird der Ätzprozess 316 auf der Grundlage von Flusssäure (HF) ausgeführt, wenn das Passivierungsmaterial 315r aus Siliziumdioxid aufgebaut ist. In anderen Fallen wird eine andere geeignete Ätzchemie eingesetzt, wobei auch eine nicht-selektive Ätzchemie in Bezug auf das Material 309a verwendet werden kann, da lediglich eine reduzierte Ätzzeit für das vollständige Entfernen des Passivierungsmaterials 315r erforderlich ist.
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3g zeigt schematisch den Transistor 300 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer selektiver Wachstumsprozess 308n ausgeführt wird, um eine Halbleiterlegierung 309n abzuscheiden, die eine gewünschte hohe Dotierstoffkonzentration enthält. Somit kann das in-situ-dotierte Material 309n nahe an dem Kanalgebiet 306 angeordnet werden, wobei ein Abstand 304o in Bezug auf das Gateelektrodenmaterial 305c durch die zuvor gebildete Aussparung 304a definiert ist, möglicherweise in Verbindung mit einem zusätzlichen Materialverbrauch, der durch einen der Prozesse 314, 314a (siehe 3b, 3c) hervorgerufen wird.
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Folglich kann durch Vorsehen des Passivierungsmaterials 315r (siehe 1d) eine effiziente Modifizierung der Wachstumsrate entlang der Kanallängsrichtung, d. h. in 3g die horizontale Richtung, zumindest im oberen Bereich der Aussparung 304 während des Abscheidens des Materials 309a erreicht werden. Daher kann die Effizienz von zyklischen Aufwachs/Ätz-Sequenzen verbessert werden oder es können sogar konventionelle selektive epitaktische Wachstumstechniken während des Aufwachsens des Materials 309a eingesetzt werden. Danach wird das Passivierungsmaterial 315r entfernt und der Prozess 308n, wird beispielsweise auf der Grundlage gut etablierter konventioneller Abscheidetechniken ausgeführt, um die Dotierstoffsorte einzubauen, so dass für einen gewünschten geringen Abstand 304o gesorgt ist. Anschließend wird die weitere Bearbeitung fortgesetzt, wie dies auch mit Bezug zu dem Bauelement 200 beschrieben ist. D. h., tiefe Drain- und Sourcebereiche werden auf der Grundlage von Ionenimplantation unter Anwendung eines geeigneten Seitenwandabstandshalters als Implantationsmaske gebildet, wodurch implantationsbedingte Schäden der Materialien 309n, 309a in der Nähe des Kanalgebiets 207 vermieden werden, wie dies auch zuvor erläutert ist.
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Es gilt also: Die vorliegende Erfindung stellt Techniken und Transistorbauelemente bereit, in denen flache Drain- und Sourcegebiete auf der Grundlage einer in-situ-dotierten Halbleiterlegierung gebildet werden, wobei ein im Wesentlichen nicht-dotierter oder gegendotierter Bereich sich tief in das Halbleitermaterial erstreckt, wodurch das Vorsehen einer in-situ-dotierten Halbleiterlegierung für flache Drain- und Sourcegebiete und die Effizienz eines verformungsinduzierenden Mechanismus wirksam voneinander entkoppelt werden. Beispielsweise kann eine Silizium/Kohlenstoffhalbleiterlegierung in einer moderat tiefen Aussparung hergestellt werden, während in einem in-situ-dotierten Bereich einer geringer Abstand zu dem Kanalgebiet vorgesehen wird, was durch geeignetes Modifizieren der effektiven Wachstumsrate entsprechend der Seitenwandfläche und entsprechend der unteren Flache während des Einfüllens der Halbleiterlegierung bewerkstelligt werden kann. Beispielsweise wird ein zyklischer epitaktischer Wachstumsprozess auf der Grundlage geringer Temperaturen angewendet, wodurch eine deutlich geringere horizontale Wachstumsrate erreicht wird, so dass sich ein Füllverhalten im Wesentlichen von unten nach oben ergibt.
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In anderen anschaulichen Ausführungsformen wird ein Passivierungsmaterial auf einer o beren Seitenwandfläche der jeweiligen Aussparungen gebildet, das dann vor dem Abscheiden des in-situ-dotierten Halbleiterlegierungsmaterials im oberen Bereich der Aussparung entfernt wird.