DE102008038300A1

DE102008038300A1 - Halbleiterbauelement mit Halbleiterstruktur und Verfahren zur Herstellung desselben

Info

Publication number: DE102008038300A1
Application number: DE102008038300A
Authority: DE
Inventors: Werner Dipl.-Ing. Schwetlick (FH); Joachim Dipl.-Ing. Joos
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-08-18
Filing date: 2008-08-18
Publication date: 2010-03-04

Abstract

Die Erfindung betrifft ein Halbleiterbauelement mit Halbleiterstruktur und ein Verfahren zur Herstellung desselben. Die Halbleiterstruktur weist zwei lateral auf der Oberseite eines Halbleiterkörpers angeordnete Schaltelektroden eines lateralen FETs auf. Eine Gateelektrode ist auf einem Gateisolationsbereich der Oberseite des Halbleiterkörpers angeordnet. Die Gateelektrode steuert den Sperrzustand und den Durchschaltezustand zwischen den Schaltelektroden des FETs. Die Gateelektrode auf der Oberseite des Halbleiterkörpers geht in eine auf einem Feldisolationsbereich angeordnete laterale Feldplatte über. Dabei bildet die laterale Feldplatte eine Gateelektrode eines zweiten Devices und der Feldisolationsbereich geht in seiner Dicke graduell zunehmend von einer Dicke des Gateisolationsbereichs auf eine Dicke des Feldisolationsbereichs in Richtung auf eine der Schaltelektroden über.

Description

Erfindungshintergrund
Die Erfindung betrifft ein Halbleiterbauelement mit einer Halbleiterstruktur und ein Verfahren zur Herstellung desselben. Die Halbleiterstruktur weist eine lateral auf der Oberseite eines Halbleiterkörpers angeordnete Steuerelektrode wie bei einem FET auf und eine Feldplatte auf gleichem Potential. Die Gateelektrode ist auf einem Gateisolationsbereich auf der Oberseite des Halbleiterköpers angeordnet. Die Gateelektrode steuert den Sperrzustand und den Durchschaltzustand zwischen den Schaltelektroden des FETs.
Derartige laterale FET-Strukturen werden zunehmend als Leistungsschalter in integrierten Schaltungen verwendet. Diese Halbleiterbauelemente sollen einerseits eine hohe Spannungsfestigkeit aufweisen, andererseits einen niedrigen Einschaltwiderstand R_on bei einem möglichst hohen Sättigungsstrom I_DS besitzen. Idealerweise ist der Drainstrom im Sättigungsmodus wenig von der Drain-Sourcespannung abhängig. Dadurch erweitert sich der Anwendungsbereich der FET-Strukturen um die Einsatzmöglichkeit als lineare Verstärkerstufe in Analogschaltungen eingesetzt zu werden.
Bei integrierten Schaltungen geht es neben der Optimierung der elektrischen und thermo-mechanischen Parameter um die Reduzierung der Kosten. Dazu wird der Einschaltwiderstand (R_on) auf den Flächenbedarf eines Halbleiterbauelements bezogen. Eine Kenngröße ist demnach der spezifische Einschaltwider stand, der mit R_on·A angeben wird. Die zu optimierenden Größen sind demnach der Einschaltwiderstand und der Sättigungsstrom des Halbleiterbauelements. Dabei soll jedoch auch die Spannungsfestigkeit und Zuverlässigkeit des Halbleiterbauelements sowie die ESD-Robustheit (electro statical discharge – safety) gewährleistet bleiben.
Das Verhalten eines lateralen FET-Transistors lässt sich als Serienschaltung eines MOSFET-Transistors als erstes Device 7 und eines zweiten Devices 13 mit der Charakteristik eines FET-Transistors beschreiben, wenn auf der Oberseite entlang der Driftstrecke des lateralen FETs ein Feldplattenoxid mit einer Feldplatte angeordnet ist. Bei dieser Anordnung addiert sich zum Widerstand des ersten Devices 7 (für einen MOSFET der Kanalwiderstand) zusätzlich der Widerstand des zweiten Devices mit der Charakteristik eines FET-Transistors, wobei das zweite Device mit der Charakteristik eines FETs häufig ein Vielfaches des Kanalwiderstandes bildet.
Eine Optimierung des Einschaltwiderstandes kann durch die Anwendung doppelt diffundierter Dotierstoffgebiete (DMOS) erreicht werden, da es durch diese Technik möglich ist, justierungsunabhängige minimale Kanallängen zu realisieren. Die Spannungsfestigkeit kann durch geeignete Dotierstoffverhältnisse in Bezug auf die Drainzone des FETs und in Bezug auf das umgebende Halbleitermaterial, oder auch durch Feldplatten verbessert werden. Darüber hinaus kann auf laterale FETs das Kompensationsprinzip angewandt werden, bei dem benachbart zur Driftzone der FET-Struktur ein komplementär dotiertes Gebiet angeordnet wird, so dass im Sperrfall die Anwesenheit von beweglichen Ladungsträgern reduziert ist und damit ein Avalanchedurchbruch behindert wird.
Dazu werden die Drainzone und das umgebende Halbleitermaterial des lateralen FETs derart gestaltet, dass ab einer vorgegebenen Sperrspannung zwischen Drain und umgebendem Halbleitermaterial des Transistors eine Driftzone ohne frei bewegliche Ladungsträger ist und gleichzeitig dazu benachbarte komplementär dotierte Halbleitermaterialzonen ohne frei bewegliche komplementäre Ladungsträger sind. Dieser Bereich entspricht z. B. dem oben genannten zweiten Device mit der Charakteristik eines FETs. Durch geeignete Dimensionierung dieser Gebiete lässt sich somit auf geringer Fläche die geforderte Spannungsfestigkeit bei niedrigem R_on·A und hohem Sättigungsstrom erreichen. Trotz dieser Möglichkeiten sind bei den herkömmlichen lateralen FET-Strukturen, nach wie vor weder der R_on·A noch der Sättigungsstrom noch die Robustheit unter Berücksichtigung der geforderten Spannungsfestigkeit für bekannte Halbleiterstrukturen optimal.
Zusammenfassung der Erfindung
Mit einer Ausführungsform der Erfindung wird ein Halbleiterbauelement mit Halbleiterstruktur und ein Verfahren zur Herstellung desselben geschaffen. Die Halbleiterstruktur weist zwei lateral auf der Oberseite eines Halbleiterkörpers angeordnete Schaltelektroden eines ersten und eines zweiten Devices wie bei einem MOSFET auf. Eine Gateelektrode ist auf einem Gateisolationsbereich der Oberseite des Halbleiterköpers angeordnet. Die Gateelektrode steuert den Sperrzustand und den Durchschaltzustand zwischen den Schaltelektroden des FETs. Die Gateelektrode auf der Oberseite des Halbleiterkörpers geht in eine auf einem Feldisolationsbereich angeordnete laterale Feldplatte über. Dabei bildet die laterale Feldplatte eine Gateelektrode des zweiten Devices mit der Charakteristik eines FETs und der Feldisolationsbereich weist eine die kritische Feldstärke berücksichtigende zunehmende Dicke auf, die von einer Dicke eines Gateisolationsbereichs des ersten Devices auf eine Dicke des Feldisolationsbereichs des zweiten Devices in Richtung auf eine der Schaltelektroden übergeht, wobei sich die zunehmende Dicke nach der zulässigen Oxidfeldstärke richtet.
Mit dieser Ausführungsform der Erfindung wird ein flächenoptimierter Hochvolt-FET vorzugsweise ein LDMOS-Transistor durch Reduzierung des Widerstands des zweiten Devices erreicht.
Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
Kurze Figurenbeschreibung
1 zeigt ein prinzipielles Ersatzschaltbild eines lateralen FETs gemäß der Erfindung;
2 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer Ausführungsform der Erfindung;
3 zeigt einen schematischen Querschnitt durch eine isolierte Wanne eines Halbleiterkörpers mit einer Halbleiterstruktur eines Halbleiterbauelements gemäß der Ausführungsform der Erfindung;
4 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung;
5 bis 9 zeigen schematische Querschnitte durch eine isolierte Wanne eines Halbleiterkörpers bei der Herstellung einer Ausführungsform der Erfindung;
5 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterwafers mit vorbereiteter Wanne und vorbereiteter Grundstruktur mit einer Damageimplantation für ein Herstellen eines keilförmigen Gateisolationsbereichs;
6 zeigt einen schematischen Querschnitt durch den Teilbereich des Halbleiterwafers gemäß 5 nach einer Fototechnik zur Bestimmung des keilförmigen Gate-Isolationsbereichs;
7 zeigt einen schematischen Querschnitt durch den Teilbereich des Halbleiterwafers gemäß 6, nach Ätzung des durch Damageimplantation konditionierten Isolationsbereichs;
8 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 7 nach Aufbringen einer Gateoxidschicht und Strukturierung der Steuerelektroden auf einem freigelegten Halbleiterbereich der Oberseite des Halbleiterkörpers;
9 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 8 nach Fertigstellen der Halbleiterstruktur für ein Halbleiterbauelement einer Ausführungsform der Erfindung;
10 zeigt Prinzipskizzen unterschiedlich zunehmender Oxiddicken unter einer Gateelektrode.
Detaillierte Beschreibung von Ausführungsformen
1 zeigt ein prinzipielles Ersatzschaltbild eines lateralen FETs (z. B. LDMOS) gemäß der Erfindung. Zwischen den drei von außen zugänglichen Anschlüssen Source S, Drain D und Gate G sind innerhalb der Halbleiterstruktur ein lateraler FET 7 mit einer Gateelektrode 9 als erstes Device und ein FET 13 (JUNCTION FIELD EFFEKT TRANSISTOR) mit einer Gateelektrode 12 als zweites Device derart gekoppelt, dass die Drainelektrode 6 und die Sourceelektrode 5 getrennt genutzt werden, wobei die Drain des ersten Device 7 mit der Source des zweiten Device 13 und die Gateelektroden 9 und 12 miteinander verbunden sind, so dass zunächst der Kanal unter der Gateelektrode 9 des MOSFETs 7 durchschaltet und dann der Widerstand des in Serie geschalteten Kanalgebiets der Gateelektrode 12 des zweiten Devices 13 wirksam wird.
2 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 1 gemäß einer Ausführungsform der Erfindung. In diesem Teilbereich wird der prinzipielle Aufbau einer Halbleiterstruktur 2 in einem Halbleiterkörper 3 gezeigt. Der Halbleiterkörper weist in einer Wanne eine vergrabene Schicht 20, die sich im Bodenbereich der Wanne befindet, auf. Auf dieser vergrabenen Schicht 20, die als Epitaxieschicht 31 auf ein Halbeleitersubstrat aufgebracht sein kann, ist eine weitere Epitaxieschicht 32 mit einer zum Vergleich der vergrabenen Schicht 20 niedrigeren Dotierstoffkonzentration angeordnet.
In diese niedrig dotierte Epitaxieschicht 32 ist nun die Halbleiterstruktur 2 für das Halbleiterbauelement 1 eingebettet. Diese Struktur weist im wesentlichen eine mehrschichtige Bodyzone 21 auf, die sich in eine tiefe Bodyzonenschicht 22, eine mittlere Bodyzonenschicht 23 und eine obere Bodyzonenschicht 24 gliedert. In der oberen Bodyzonenschicht 24 ist die Bodyzone des MOSFETs 7 angeordnet und innerhalb der Bodyzone ist eine hoch dotierte Sourcezone 29 angeordnet, die den gleichen Leitungstyp wie die Epitaxieschicht 32 aufweist, jedoch mit deutlich höherer Dotierstoffkonzentration. In einiger Entfernung von der oberen Bodyzonenschicht 24 ist eine Drainzone 26 angeordnet, wobei zwischen oberer Bodyzonenschicht 24 und der Drainzone 26 eine Driftzone 16 vorhanden ist. Zwischen der Driftzone 16 und der Sourcezone 29 bildet sich in der oberen Bodyzonenschicht 24 ein Kanal 14 des MOS-FET-Transistors aus, wenn an die Gateelektrode 9 ein entsprechendes Potential gelegt wird.
Der Strom, der durch den Kanal 14 fließt, überwindet anschließend die Driftstrecke 16 und erreicht dann die Drainzone 26, die den gleichen Leitungstyp aufweist, wie die Sourcezone 29. Der Widerstand dieser Driftzone 16 ist bestimmend für den Einschaltwiderstand R_on. Dieser Einschaltwiderstand kann dadurch vermindert werden, dass die Driftzone 16 höher dotiert wird. Dieses hängt davon ab, ob es gelingt, eine höher dotierte Driftzone 16 beim Umschalten in den Sperrbetrieb von Ladungsträgern frei zu räumen. Einmal wird dieses Freiräumen dadurch unterstützt, dass die tiefe Bodyzone 22 sich unterhalb der Driftzone 16 erstreckt und mit dazu beiträgt, dass beim Umschalten in den Sperrbetrieb Ladungsträger aus der Driftzone 16 abgezogen werden.
Des weiteren kann das Abziehen von Ladungsträgern aus der Driftzone 16 durch Aktivieren des zweiten Devices 13 mit der Charakteristik eines FETs erfolgen, dessen Gateelektrode 12 auf einer Isolationsschicht angeordnet ist, die von einer I solationsschichtdicke a im Bereich des MOSFET-Gateoxids graduell bis zu einer Dicke b eines Feldplattenoxids auf der Länge oder einem Teil der Länge der Driftstrecke 16 ansteigt, wie es beispielhaft die 10A bis 10D zeigen, wobei die Gateelektrode 12 des zweiten Devices 13 mit der Gateelektrode 9 des ersten Devices 7 verbunden ist und somit beim Anliegen eines Sperrpotentials das Ausräumen von Ladungsträgern aus der Driftstrecke 16 stärker unterstützt als eine laterale Feldplatte 11. Beim Anliegen eines Durchlasspotentials an die Gateelektrode 12 des zweiten Devices 13 mit der Charakteristik eines FETs verringert diese durch ein Anhäufen von Ladungsträgern im Kanalgebiet 15 an der Grenzfläche zwischen Halbleitermaterial und Isolationsmaterial den Durchschaltwiderstand des erfindungsgemäßen Halbleiterbauelements.
Dabei werden zwei Maßnahmen, die sich für diese Optimierung des Bauelements 1 kombinieren lassen, ausgeführt. Zum einen wird die Dotierung im Kanalgebiet 15 des zweiten Devices 13 mit der Charakteristik eines FETs ohne Erhöhung der Dotierung des Balkgebietes aus niedrig dotierter Epitaxieschicht 32 angehoben. Das Kanalgebiet 15 ist gleichzeitig innerhalb der Driftzone 16 des MOSFETs, sodass dem lateralen MOSFET nun zwischen den zwei Schaltelektroden 5 und 6 eine Driftzone 16 zur Verfügung steht, die eine erhöhte Dotierung und damit einen niedrigeren Bahnwiderstand aufweist.
Diese Maßnahme erfordert jedoch, dass das Ausräumen beweglicher Ladungsträger aus dem Kanalbereich 15 des zweiten Devices 13 mit der Charakteristik eines FETs durch eine zusätzliche Maßnahme unterstützt wird, da sonst das Kompensationsprinzip mit Hilfe der tiefen Bodyzone 22 unterhalb der Driftzone 16 nicht aufrecht erhalten werden kann. Diese zusätzliche Maßnahme wird mit den nachfolgenden Figuren und Simulati onen deutlich. Hierzu wird die Gateelektrode 9 des MOSFETs bzw. ersten Devices 7 über den Kanalbereich 15 des zweiten Devices 13 mit der Charakteristik eines FETs erstreckt. Die Effizienz dieser Maßnahme wird durch die geeignete Gestaltung der MOSFET-Gateelektrode 9 und des zweiten Devices 13 mit der Charakteristik einer FET-Gateelektrode 12 weiter verbessert.
Die Wirkung des „zweiten Devices 13 mit der Charakteristik einer FET-Gateelektrode 12 lässt sich generell durch Reduzierung der Feldoxid- bzw. Feldisolationsdicke b oder der Polysiliziumgateelektrode 12 des zweiten Devices 13 mit der Charakteristik eines FETs erreichen. Außerdem kann zusätzlich noch ein Dielektrikum mit einer größeren Dielelektrizitätskonstanten als Feldoxid im Feldisolationsbereich 10 eingesetzt werden. Dennoch muss die Spannungsfestigkeit des Dielektrikums gewährleistet bleiben und darf nicht gefährdet sein. Um dies zu erreichen, wird erfindungsgemäß der Gateisolationsbereich 28 des zweiten Devices 13 mit der Charakteristik eines FETs in Richtung auf das Drainanschlussgebiet bzw. die Drainzone 26 graduell zunehmend und somit dicker werdend gestaltet.
Damit wird gewährleistet, dass das elektrische Feld im Dielektrikum des Gateisolationsbereichs 28 keine kritische Größe erreicht, welche die Robustheit des Halbleiterbauelements 1 herabsetzen könnte, was die Sperrfähigkeit gefährden könnte. Dabei kann die graduelle Zunahme, die in 2 als keilförmiger Anstieg des Gateisolationsbereichs 28 des zweiten Devices 13 gestaltet ist, unterschiedlich profiliert werden, so dass der Verlauf der graduellen Zunahme den Potentialverlauf an der Oberseite des Halbleiterbauelements 1 optimiert. Ferner kann diese Maßnahme noch durch Anlegen einer negativen Spannung an die Polysiliziumgateelektrode 12 des zweiten Devices 13 verstärkt werden.
Dabei soll im Sperrfall das Kanalgebiet 15 des zweiten Devices 13 ausgeräumt bleiben, damit kein Avalanchedurchbruch eintritt. Das erfindungsgemäße Halbleiterbauelement 1 nutzt ferner einen zweiten Effekt aus, der sich beim Durchschalten des ersten Devices 7 positiv auswirkt. Bei eingeschaltetem MOSFET als erstes Device 7 ist das Potential der MOS-Gateelektrode 9 relativ zum Kanalgebiet 15 des zweiten Devices 13 positiv, was zur Folge hat, dass Elektronen an der Grenzfläche zwischen der Oberseite 4 des Halbleiterkörpers 3 und dem Gateisolationsbereich 28 akkumuliert werden. Dieses wiederum führt zu einer Reduzierung des Einschaltwiderstandes, da über diese Akkumulation von Ladungsträgern eine höhere Leitfähigkeit in der Driftstrecke 16 des zweiten Devices 13 bereitgestellt wird.
Die gewonnene höhere Durchbruchspannung kann durch Erhöhung der Bahndotierung des zweiten Devices 13 in einen reduzierten Bahnwiderstand desselben umgewandelt werden. Damit wird einerseits ein verbesserter Einschaltwiderstand bei kleinen Drainspannungen erreicht und andererseits wird ein optimierter Sättigungsstrom, der zudem auch noch eine geringere Drain- Source-Spannungabhängigkeit aufweist, gebildet.
Dieser Aufbau kann sowohl zur Verbesserung von Transistoren mit n-Leitfähigkeit als auch für Transistoren mit p-Leitfähigkeit eingesetzt werden, da das Polysilizium jeweils die geeigneten Potentiale aufweist. Durch die graduell zunehmende Gestaltung des Gateisolationsbereichs 28 der Polysiliziumgateelektrode 12 für das zweite Device 13, der Driftstrecke 16, wird die Ladungsträgerkompensation unterstützt und eine höhere Dotierung der Driftstrecke 16 bei unverändert hoher Durchbruchspannung ermöglicht. Darüber hinaus bewirkt die Polysiliziumgateelektrode 12 des zweiten Devices eine Anreicherung von Ladungsträgern an der Grenzfläche zwischen Halbleiterkörperoberseite 4 und Gateisolationsbereich 28, was zu einer Absenkung des Einschaltwiderstandes R_on führt.
Die komplementär dotierte tiefe Bodyzonenschicht 22, die sich ebenfalls entlang der Driftzone 16 des FETs erstreckt, jedoch unterhalb dieser Driftzone 15 angeordnet ist, unterstützt das schnelle Ausräumen der Driftstrecke 16 beim Umschalten in den Sperrzustand des FETs und erlaubt zusätzlich, die Driftstrecke 16 höher zu dotieren, als das umgebende Halbleitermaterial in der niedrig dotierten Epitaxieschicht 32. Deshalb erstreckt sich die tiefe Bodyzonenschicht 22 von dem Bereich der Ankopplung an die Sourcezone 29 bis zu der hoch dotierten Drainzone 26.
Simulationsvergleiche mit lateralen MOSFET-Strukturen herkömmlicher Art haben ergeben, dass bei gleichbleibender Dosis von Dotierstoffen wie bei dem Vergleichshalbleiterbauelement in der Driftzone 16 durch das Einbringen der erfindungsgemäßen Strukturierung der Gateelektrode 12 des zweiten Devices 13 bereits eine Verminderung des Einschaltwiderstands um 9% erreicht werden kann und eine Erhöhung des Sättigungsstromes um 11% durch die oben geschilderten Wirkungen erreichbar ist. Dabei wird zusätzlich die Durchbruchspannung deutlich um etwa 5% vergrößert und die Spannung für einen sicheren Betrieb des Halbleiterbauelements, das heißt ein Spannungsbereich bis zum Einsetzen einer Ladungsträgermultiplikation, kann unverändert beibehalten werden, so dass es trotz Verbesserung von Einschaltwiderstand, Sättigungsstrom und Durch bruchspannung nicht zu einem vorzeitigen Multiplikationseffekt der Ladungsträger kommt (auch für eine höhere VGS).
Die Funktion der mittleren Bodyzonenschicht 23 in der mehrschichtigen Bodyzone 21, die höher dotiert ist, als die tiefe Bodyzonenschicht 22, liegt in der Kontaktierung der aktiven oberen Bodyzonenschicht 24 mit der Ladungsträgerkompensationszone der tiefen Bodyzonenschicht 22. Sie dient in diesem Zusammenhang lediglich der Gewährleistung einer guten Kontaktierung und einer Übertragung des Sourcepotentials auf die als Ladungskompensationszone dienende tiefere Bodyzonenschicht 22.
3 zeigt einen schematischen Querschnitt durch eine isolierte Wanne 17 eines Halbleiterkörpers 3 mit einer Halbleiterstruktur 2 eines Halbleiterbauelements 1 gemäß der 2. Die isolierte Wanne 17 wird seitlich durch Grabenstrukturen 33, die auch als Trenchstrukturen bezeichnet werden, begrenzt. Diese Grabenstrukturen 33 umgeben seitlich die Wanne 17 und bestehen aus einem elektrisch leitenden Füllmaterial 38 einer vertikalen Feldplatte 18, die von dem Halbleitermaterial der Wanne 17 durch eine Isolationsschicht 35 auf den Grabenwänden 34 der Grabenstruktur 33 isoliert ist. Der Grabenboden 36 weist eine Kontaktschicht 37 auf, welche den Kontakt zu einem komplementär und damit p-leitenden Substrat 19 herstellt.
Auf einer Oberseite 41 des komplementär leitenden Substrats 19 ist eine erste hoch dotierte und damit eine gut leitende Epitaxieschicht 31 aufgebracht, die in der Wanne 17 eine vergrabenen Schicht 20 bildet. Auf dieser vergrabenen Schicht 20 ist eine weitere niedriger dotierte Epitaxieschicht 32 des ersten Leitungstyps aufgebracht, welche das umgebende Halb leitermaterial bzw. Bulkmaterial für die Halbleiterstruktur 2 bildet. Die Details der Halbleiterstruktur 2 wurden oben bereits erläutert und in dieser Darstellung der 3 sind die Komponenten mit gleichen Funktionen wie in 2 mit gleichen Bezugszeichen gekennzeichnet und werden deshalb nicht extra erörtert.
Bei dieser Ausführungsform der Erfindung umgibt die Drainelektrode 6 mit den Drainzonen 26 die erfindungsgemäße Halbleiterstruktur 2, während eine zentrale Sourceelektrode 5 die Sourcezone 29 innerhalb der oberen Bodyzonenschicht 24 kontaktiert. Über dem Kanalbereich 14 in der oberen Bodyzonenschicht 24 ist ein Gateoxid in dem Gateisolationsbereich 8 angeordnet, über den eine Gateelektrode 9 des FETs den Strom zwischen Drain und Source steuert. Über einer Driftzone 16, über welche die Spannung zwischen Source und Drain abfällt, ist ein graduell zunehmender Gateoxidbereich der Gateelektrode 12 des zweiten Devices 13 angeordnet. Dabei ist die graduelle Zunahme der Gateoxiddicke dem Potentialverlauf innerhalb der Driftzone 16 angepasst, um sicherzustellen, dass die Isolationsdicke der jeweiligen Oxidationsschicht ausreicht, um die zur Drainzone 26 hin ansteigende Spannung zwischen der Driftstrecke 16 und der Gateelektrode 12 des zweiten Devices 13 zu isolieren.
Die aus der Gateelektrode 9 des ersten Devices 7 und der Gateelektrode 12 des zweiten Devices 13 gebildete Gateelektrode ist in eine Zwischenoxidschicht 42 eingebettet, die Durchkontakte 49 in entsprechenden Kontaktlöchern aufweist, welche die einzelnen Zonen im Halbleiterkörper mit Kontaktflächen 44 auf der Oberseite 43 der Zwischenoxidschicht 42 verbinden. Das Halbleiterbauelement 1 kann mehrere derartige Wannen 17 mit der erfindungsgemäßen Halbleiterstruktur 2 aufweisen und somit ein Array aus MOSFET-Zellen bilden. Da die Kontaktflächen 44 sowohl für Source S als auch für Drain D und auch für das Gate G auf der Oberseite 43 der Zwischenoxidschicht 42 angeordnet sind und die Wannen teilweise über die Raumladungszone des pn-Übergangs zwischen dem Substrat 19 und der vergrabenen Schicht 20 voneinander isoliert sind, können derartige Leistungshalbleiterbauelemente mit integrierten Schaltungen auf dem gleichen Halbleiterkörper integriert werden. Somit kann das Halbleiterbauelement 1 aus einer Vielzahl derartiger Wannen bzw. Zellen aufgebaut sein, oder derartige Zellen können für die Stromversorgung einer integrierten Schaltung auf dem gleichen Halbleiterkörper vorgesehen werden.
4 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 40, gemäß einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied zu der in 2 gezeigten Halbleiterstruktur liegt bei dieser Ausführungsform der Erfindung darin, dass die tiefe Bodyzonenschicht 22, die als Ladungskompensationszone dient, völlig eben in die umgebende niedrig dotierte Epitaxieschicht 32 eingebracht ist. Und die mittlere Bodyzonenschicht 23 entsteht dadurch, dass eine lokale höhere Dotierung der tiefen Bodyzonenschicht 22 durch entsprechende Ionenimplantation erreicht wird. Damit ergibt sich ein kompakterer Aufbau des Halbleiterbauelements 40. Zusätzlich kann aufgrund der Wirkung des zweiten Devices 13 und des graduell von einer Gateoxiddicke a des MOSFETs zu einer Feldplattenoxiddicke b zunehmenden Oxids unterhalb der Gateelektrode 12 des zweiten Devices 13 eine höher als die umgebende niedrig dotierte Epitaxieschicht 32 dotierte Driftzone 16 im Halbleiterkörper 3 angeordnet werden.
Durch diese Höherdotierung der Driftzone 16 konnte mit Simulationsvergleichen gezeigt werden, dass der Einschaltwiderstand um 24% reduziert werden kann, während der Sättigungsstrom um 25% erhöht ist. Zusätzlich ist die Spannung für den sicheren Betriebsbereich (safe operating area) ebenfalls um 20% verbessert worden gegenüber dem in 2 gezeigten Halbleiterbauelement 1 der ersten Ausführungsform der Erfindung, bei dem die Driftstrecke 16 die gleiche Dotierstoffdosis wie das Vergleichsbauelement aufweist. Die Dosis für die Driftstrecke 16 in der Ausführungsform gemäß 4 konnte um 30% erhöht werden, ohne dass sich die Einsatzspannung ändert und ohne dass sich die Durchbruchspannung beträchtlich vermindert hat. Gegenüber der ersten Ausführungsform gemäß 2, bei der sich die Durchbruchspannung um wenige Prozent erhöht, bleibt hier die Durchbruchspannung annähernd auf gleichem Niveau.
Die 5 bis 9 zeigen schematische Querschnitte durch eine isolierte Wanne 17 eines Halbleiterkörpers 3 bei der Herstellung einer Ausführungsform der Erfindung. Dazu zeigt 5 einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterwafers 25 mit vorbereiteter Wanne 17 und vorbereiteter Grundstruktur für ein Herstellen eines graduell zunehmenden Gateisolationsbereichs einer Gateelektrode eines im Bereich des zweiten Devices 13 in dieser Halbleiterstruktur 2. Wie 5 zeigt, ist die Wanne 17 durch einen pn-Übergang zwischen dem Substrat 19 und der ersten hoch dotierten Epitaxieschicht 31 und durch seitlich angeordnete die Wanne 17 umgebende vertikale Feldplatten 18 isoliert.
Von der erfindungsgemäßen Halbleiterbauelementstruktur 2 ist in die zweite niedrig dotierte Epitaxieschicht 32 des ersten Leitungstyps bereits die tiefe Basiszonenschicht 22 eingebracht, die als eine Ladungskompensationszone in den Driftbereichen 16 des MOS-Transistors dient. Die Driftbereiche 16 sind ebenfalls bereits realisiert und höher dotiert, als die umgebende niedrig dotierte Epitaxieschicht 32. Eine mittlere Bodyzonenschicht ist noch nicht mit Dotierstoff versehen und der gesamte Bereich für die erfindungsgemäße Halbleiterstruktur 2 ist von einem Feldoxid mit der Dicke b auf der Oberseite 4 des Halbleiterkörper 3 abgedeckt.
Um einen graduell zunehmenden Oxid- oder Isolationsschichtbereich zu bilden, ist zunächst die Halbleiteroberseite 4 von einer Schutzschicht 45 abgedeckt, in der ein Fenster für eine Damageimplantation 39 in Pfeilrichtung A geöffnet ist. Mit dieser Damageimplantation 39 wird das Feldoxid im Feldisolationsbereich 10 konditioniert. Diese Konditionierung betrifft die Ätzrate, mit der dieses Oxid abgetragen werden kann. Je höher die Dosis dieser Damageimplantation ist, mit der die Oxidschicht konditioniert wird, um so höher ist auch die laterale Ätzrate für ein derartiges Siliziumdioxid. Da die Dosis mit der Tiefe und damit im Verlauf der Dicke des Feldoxids variiert werden kann, ist es möglich, zur Tiefe hin abnehmende Ätzraten für das Oxid durch die Konditionierung mittels Damage vorzubereiten.
6 zeigt einen schematischen Querschnitt durch den Teilbereich des Halbleiterwafers 25, gemäß 5, und nach einer Damageimplantation in einen Feldisolationsbereich 10 hinein. Eine gestrichelte Linie 46 gibt die zukünftigen Ätzgrenzen eines konditionierten Teilbereichs 27 an, der – wie in 5 gezeigt – durch Damageimplantation erreicht wird. Vor dem Ätzschritt ist nun auf die Oberseite des Halbleiterkörpers und der Isolationsschicht 10 eine weitere Schutzschicht 47 aufgebracht, die bis auf ein Ätzfenster 30 die übrigen Bereiche der Halbleiterwanne 17 vor dem Ätzangriff schützt. Die Größe und Lage dieses Ätzfensters in seiner flächigen Erstreckung entspricht der Größe und Lage der flächigen Erstreckung des herzustellenden Source-, Bulk- und Gatebereichs.
7 zeigt einen schematischen Querschnitt durch den Teilbereich des Halbleiterwafers 25, gemäß 6, nach Ätzung eines durch Damageimplantation konditionierten Isolationsbereichs 10. In der Größe des Fensters 30 in der Schutzschicht 47 wird die Oberseite 4 des Halbleiterkörpers 3 durch eine Nassätzung freigelegt, wobei gleichzeitig eine graduell zunehmende Oxiddicke unter der Schutzschicht 47 an den Rändern des Fensters 30 entsteht. Die Genauigkeit dieser graduellen Zunahme des Ätzprofils in der Oxiddicke kann durch die in 5 und 6 gezeigte Ionenimplantation vorzugsweise durch Argonionen erreicht werden.
Nach dem Freilegen der Oberseite 4 des Halbleiterkörpers 3 im Bereich des Fensters 30 ist es nun möglich, zunächst eine Gateoxiddicke durch thermische Oxidation aufzubringen, und danach das Gateoxid, sowie das graduell zunehmende Oxid in dem Gateisolationsbereich 28 mit einer Polysiliziumschicht als Gateelektrode zu bedecken. Gleichzeitig wird in dem Polysilizium für die Gateelektroden ein Fenster erneut geöffnet, das die Oberseite 4 des Halbleiterkörpers freilegt und für die Einbringung der oberen Bodyzonenschicht vorgesehen wird. Bei der Einbringung der oberen Bodyzonenschicht kann gleichzeitig selbstjustierend an den Rändern der Polysiliziumschicht eine definierte Kanallänge für die MOSFET-Struktur des ersten De vices eingestellt werden. Das Ergebnis zeigt die nächste Figur.
8 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 7, nach Aufbringen einer Gateoxidschicht auf einen freigelegten Halbleiterbereich der Oberseite 4 des Halbleiterkörpers 3. Ferner ist bereits das Polysilizium für die Gateelektroden auf dem dünnen Gateoxid 8, als auch auf dem graduell zunehmenden Bereich des Gateoxids des zweiten Devices aufgebracht, wobei ein weiteres Fenster 48 in das Polysilizium der Gateelektroden 9 und 12 sowie in das darunter liegende Gateoxid 8 eingebracht ist, um die Oberseite 4 des Halbleiterkörpers 3 erneut freizulegen und die obere Bodyzonenschicht 24 einzubringen, die derart tief eindiffundiert wird, dass sie die mittlere, kontaktierende Bodyzonenschicht 23 beim Eindringen in die tiefe Bodyzonenschicht 22 bildet. Das Fenster 48 wird gleichzeitig für eine weitere Implantation von Dotierstoff verwendet, in dem nun ein komplementär zur Bodyzone leitender Dotierstoff in hoher Konzentration für Sourcezonen eingebracht wird. Dadurch dass durch das gleiche Fenster eine doppelte Implantation bzw. Diffusion stattfindet, bildet sich automatisch eine gleichbleibende Kanallänge für die MOSFET-Struktur des ersten Devices aus.
9 zeigt einen schematischen Querschnitt durch den Teilbereich gemäß 8, nach Fertigstellen der Halbleiterstruktur 2 für ein Halbleiterbauelement 40 der weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Nach Fertigstellung der in 8 gezeigten Halbleiterstruktur 2 in einer Wanne 17 ist lediglich die Sourcezone 29 zusammen mit den hoch dotierten Drainzonen 26 einzubringen und eine Zwischenoxidschicht 42 für die gesamte Isolation aufzubringen. Danach werden in Kontaktlöcher Durchkontakte 49 in die Zwischenoxidschicht 42 eingebracht, über die auf der Oberseite 43 der Zwischenoxidschicht 42 angeordnete Kontaktflächen 44 mit den unterschiedlichen Zonen im Halbleiterkörper 3 elektrisch in Verbindung stehen.
10 zeigt mit den Teilfiguren 10A bis 10D unterschiedlich zunehmende Dicken der Isolationsschicht unter der Gateelektrode des zweiten Devices. Während in 10A die Isolationsdicke linear von a auf b zunimmt, steigt die Isolationsdicke in 10B stufenförmig an. Ferner ist es auch möglich die Isolationsdicke progressiv zunehmend wie in 10C oder degressiv zunehmend wie in 10D gezeigt zu gestalten, so lange gewährleistet ist, dass eine zulässige Oxidfeldstärke nicht überschritten wird.

1: Halbleiterbauelement (Ausführungsform)
2: Halbleiterstruktur
3: Halbleiterkörper
4: Oberseite des Halbleiterkörpers
5: erste Schaltelektrode (Source)
6: zweite Schaltelektrode (Drain)
7: erstes Device (MOSFET)
8: Gateisolationsbereich (MOSFET)
9: Gateelektrode
10: Feldisolationsbereich
11: laterale Feldplatte
12: Gateelektrode
13: zweites Device (FET)
14: Kanal des MOSFET
15: Kanalgebiet
16: Driftzone
17: Epitaxiewanne
18: vertikale Feldplatte
19: Substrat
20: vergrabene Schicht (Epitaxie)
21: Bodyzone (mehrschichtig)
22: tiefe Bodyzonenschicht
23: mittlere Bodyzonenschicht
24: obere Bodyzonenschicht
25: Halbleiterwafer
26: Drainzone
27: konditionierter Teilbereich
28: Gateisolationsbereich
29: Sourcezone
30: Ätzfenster
31: hochdotierte Epitaxieschicht
32: niedrig dotierte Epitaxieschicht
33: Grabenstruktur (Trench)
34: Grabenwand
35: Isolationsschicht der Grabenwände
36: Grabenboden
37: Kontaktschicht auf dem Grabenboden
38: elektrisch leitendes Filtermaterial (in Graben)
39: Argonionenimplantation
40: Halbleiterbauelement (Ausführungsform)
41: Oberseite des Substrats
42: Zwischenoxidschicht
43: Oberseite der Zwischenoxidschicht
44: Kontaktfläche
45: Schutzschicht
46: gestrichelte Linie
47: Schutzschicht
48: Fenster
49: Durchkontakt in einem Kontaktloch
a: Dicke der Gateisolation
b: Dicke der Feldisolation
D: Drain
G: Gate
S: Source

Claims

Halbleiterbauelement mit Halbleiterstruktur aufweisend: – einen Halbleiterkörper mit zwei lateral auf der Oberseite des Halbleiterkörpers angeordneten Schaltelektroden eines lateralen FETs, – eine auf einem Gateisolationsbereich der Oberseite des Halbleiterköpers angeordnete Gateelektrode eines ersten Devices, wobei die Gateelektrode Sperrzustand und Durchschaltzustand zwischen den Schaltelektroden des FETs steuert, und wobei die Gateelektrode auf der Oberseite des Halbleiterkörpers in eine auf einem Feldisolationsbereich angeordnete laterale Feldplatte übergeht, und wobei die laterale Feldplatte teilweise eine Gateelektrode eines zweiten Devices mit der Charakteristik eines FETs bildet und der Feldisolationsbereich in seiner Dicke von einer Dicke des Gateisolationsbereichs auf eine Dicke des Feldisolationsbereichs in Richtung auf eine der Schaltelektroden übergeht, wobei sich die zunehmende Dicke nach der zulässigen Oxidfeldstärke richtet.
Halbleiterbauelement nach Anspruch 1, wobei der Übergang von der Dicke des Gateisolationsbereichs auf die Dicke des Feldisolationsbereichs einen linear zunehmenden oder stufenförmig zunehmenden oder progressiv zunehmenden oder degressiv zunehmenden Verlauf aufweist.
Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei das erste Device ein n-Kanal Hochvolt-MOS und das zweiten Device eine Gate- und Bulk-gesteuerte Driftstrecke darstellt bzw. ein p-Kanal Hochvolt-MOS und eine entsprechende Driftstrecke, wobei der Hochvolt-MOS vorzugsweise ein LDMOS ist.
Halbleiterbauelement nach Anspruch 3, wobei das zweite Device die Charakteristik eines FET aufweist und die Drittstrecke des lateralen FETs bildet.
Halbleiterbauelement nach Anspruch 3, wobei das Kanalgebiet des zweiten Devices eine höhere Dotierstoffkonzentration als die umgebende Dotierung des Halbleiterkörpers aufweist.
Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterstruktur in einer Epitaxiewanne eines ersten Leitungstyps angeordnet ist.
Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterstruktur eine Zelle eines Zellenfeldes eines lateralen FET-Bauelements bildet.
Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterstruktur ein monolitisch integrierter Leistungsschalter einer integrierten Schaltung ist.
Halbleiterbauelement nach Anspruch 1, wobei die Epitaxiewanne seitlich von einer einen aktiven Bereich umgebenden vertikalen Feldplatte eines komplementären Leitungstyps begrenzt ist, und wobei die vertikale Feldplatte ein komplementär dotiertes Substrat kontaktiert.
Halbleiterbauelement nach Anspruch 1, wobei die Epitaxiewanne eine vergrabene hochdotierte Schicht des ersten Leitungstyps aufweist.
Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterstruktur eine in der Epitaxiewanne angeordnete mehrschichtige Bodyzone aufweist, die eine schwachdotierte tiefe Bodyzonenschicht als Ladungskompensationszone, eine mit einer mittleren Dotierstoffkonzentration versehene mittlere Bodyzonenschicht als Übergangszone und eine obere Bodyzonenschicht aufweist, in der sich bei Anliegen eines Schaltpotentials an der Gateelektrode ein Kanal der FET-Struktur ausbildet.
Verfahren zur Herstellung eines Halbleiterbauelements mit Halbleiterstruktur eines lateralen FETs, das folgende Verfahrensschritte aufweist: – Bereitstellen eines Halbleiterwafers, der voneinander isolierte Wannen des ersten Leitungstyps für Halbleiterstrukturen in den Wannen aufweist; – Einbringen einer mehrschichtigen Bodyzone des komplementären Leitungstyps in mindestens eine der Wannen für einen lateralen FET, wobei sich eine tiefe schwachdotierte Bodyzonenschicht als Ladungskompensationszone lateral unter einer Driftzone erstreckt; – Einbringen einer hochdotierten Drainzone des ersten Leitungstyps am Ende der Driftzone; – Aufbringen einer Feldisolationsschicht auf den Halbleiterwafer; – Konditionieren eines Teilbereichs der Feldisolationsschicht für ein graduell abnehmendes Ätzen eines Feldisolationsbereichs zu einem graduell zunehmenden Gateisolationsbereich eines zweiten Devices; – Ausbilden des keilförmigen Gateisolationsbereichs des zweiten Devices im konditionierten Feldisolati onsbereich beim Freiätzen eines Gateisolationsbereichs des MOSFETs innerhalb des konditionierten Feldisolationsbereichs; – Einbringen einer oberen Bodyzonenschicht des komplementären Leitungstyps und einer hochdotierten Sourcezone des ersten Leitungstyps im Zentrum der oberen Bodyzonenschicht; – Aufbringen einer gemeinsamen Gateelektrode für das erste Device und das zweite Device auf die entsprechenden Gateisolations- bzw. keilförmigen Gateisolationsbereiche der Halbleiterstruktur; – Fertigstellen des Halbleiterbauelements.
Verfahren nach Anspruch 12, wobei das Einbringen einer tiefen schwachdotierten Bodyzonenschicht nach Abdecken von zu schützenden Bereichen mittels Ionenimplantation erfolgt.
Verfahren nach Anspruch 12, wobei das Einbringen einer hochdotierten Drainzone des ersten Leitungstyps am Ende der Driftzone nach Abdecken von zu schützenden Bereichen mit einer Maske mittels Phosphor oder Arsenionenimplantation erfolgt.
Verfahren nach Anspruch 12, wobei das Aufbringen einer Feldisolationsschicht auf den Halbleiterwafer nach den Ionenimplantationsschritten mittels Oxidation der Oberseite des Halbleiterwafers oder mittels Abscheidung einer dielektrischen Schicht auf der Oberseite des Halbleiterwafers erfolgt.
Verfahren nach Anspruch 12, wobei das Konditionieren eines Teilbereichs der Feldisolationsschicht für ein keil förmiges Ätzen zu einem Gateisolationsbereich eines zweiten Devices nach Abdecken von zu schützenden Bereichen mittels Damage Implantation in den Teilbereich des Feldisolationsbereichs erfolgt.
Verfahren nach Anspruch 12, wobei zum Ausbilden des keilförmigen Gateisolationsbereichs des zweiten Devices im konditionierten Feldisolationsbereich beim Freiätzen eines Gateisolationsbereichs des FETs innerhalb des konditionierten Feldisolationsbereichs zunächst eine Ätzmaske aufgebracht wird, die innerhalb des konditionierten Feldisolationsbereichs ein Ätzfenster für das Freiätzen des Gateisolationsbereichs des FETs aufweist.
Verfahren nach Anspruch 12, wobei zum Ausbilden des keilförmigen Gateisolationsbereichs eine chemische Nassätzung durchgeführt wird.
Verfahren nach Anspruch 12, wobei das Einbringen einer oberen Bodyzonenschicht des komplementären Leitungstyps und einer hochdotierten Sourcezone des ersten Leitungstyps mittels maskierter Ionenimplantationen mit anschließender Diffusion erfolgt.
Verfahren nach Anspruch 12, wobei das Aufbringen einer gemeinsamen Gateelektrode für das erste und zweite Device auf die entsprechenden Gateisolations- bzw. keilförmigen Gateisolationsbereiche der Halbleiterstruktur mittels Abscheiden und Strukturieren einer Polysiliziumschicht erfolgt.
Verfahren nach Anspruch 12, wobei zur Herstellung voneinander isolierter niedrig dotierter Wannen des ersten Leitungstyps zunächst ein niedrig dotierter Halbleiterwafer des komplementären Leitungstyps mit einer hochdotierten Epitaxieschicht des ersten Leitungstyps versehen wird.
Verfahren nach Anspruch 21, wobei auf die hochdotierte Epitaxieschicht des ersten Leitungstyps eine niedrig dotierte Epitaxieschicht des ersten Leitungstyps aufgebracht wird, welche die Dotierstoffkonzentrationen der Wannen aufweist.
Verfahren nach Anspruch 22, wobei eine Grabenstruktur in die beiden auf dem Halbleiterwafer aufgewachsenen Epitaxieschichten eingebracht wird, wobei jede Wanne von einem Graben umgeben wird.
Verfahren nach Anspruch 23, wobei die Grabenwände mit einer Isolationsschicht beschichtet werden und der Grabenboden freigeätzt wird.
Verfahren nach Anspruch 24, wobei der Grabenboden mit einer Kontaktschicht zu dem komplementärleitenden Halbleiterwafer versehen wird, und wobei die Grabenstruktur mit einem elektrisch leitenden Material aufgefüllt wird.