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Diese
Patentanmeldung beansprucht die Priorität der (am 5. November
2007 eingereichten)
koreanischen
Patentanmeldung Nr. 10-2007-0112124 , die hiermit durch
Bezugnahme vollständig aufgenommen wird.
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TECHNISCHES GEBIET DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement
und ein Verfahren zu seiner Herstellung und insbesondere auf einen
Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) mit Gates des
vertikalen und des horizontalen Typs und ein Verfahren zu seiner
Herstellung.
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HINTERGRUND
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Ein
Leistungs-MOSFET hat eine viel einfachere Gate-Treiberschaltung
als ein Bipolartransistor, weil er eine hohe Eingangsimpedanz hat.
Außerdem ist der Leistungs-MOSFET als einpoliges Bauelement
auch in Hinblick darauf vorteilhaft, dass er keine durch Ansammlung
oder Rekombination irgendwelcher Minoritätsladungsträger
bedingte Zeitverzögerung verursacht, während das
Bauelement ausgeschaltet wird. Dementsprechend nahm die Verwendung
des Leistungs-MOSFET auf den Gebieten Schaltnetzteil, Lampen-Vorschaltgerät,
Motortreiberschaltung usw. zu.
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Auf
den Leistungs-MOSFET wurde im Allgemeinen unter Verwendung einer
Planardiffusionstechnik eine Struktur eines doppelt diffundierten MOSFET
(DMOSFET) angewendet. Doch wird ei ne Struktur eines MOSFET des Graben-Gate-Typs, Struktur
eines MOSFET des Typs mit vertikalem Gate genannt, erforscht, bei
der Gräben durch Ätzen eines Halbleitersubstrats
bis auf eine vorbestimmte Tiefe ausgebildet sind und Gates in den
Gräben ausgebildet sind. Der MOSFET des Graben-Gate-Typs ist
imstande, eine hohe Integration und einen geringen Source-Drain-Durchlasswiderstand
(Rds(on)) zu realisieren, indem er die Zellendichte
je Flächeneinheit erhöht, während er
einen Sperrschicht-Feldeffekttransistor-(JFET)-Widerstand zwischen
den Bauelementen verringert.
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Wie
im Beispiel von 1 dargestellt, ist der MOSFET
des Graben-Gate-Typs so aufgebaut, dass eine niedrigdichte N-Typ-Epitaxieschicht 2 auf und/oder über
einem hochdichten N-Typ-Substrat 1 ausgebildet ist. Eine
P-Typ-Epitaxieschicht 3 ist auf und/oder über
der niedrigdichten N-Typ-Epitaxieschicht 2 ausgebildet.
Die P-Typ-Epitaxieschicht 3 und die niedrigdichte N-Typ-Epitaxieschicht 2 sind bis
auf eine vorbestimmte Tiefe geätzt, wodurch entsprechend
ein Graben 4 ausgebildet ist. Eine Gate-Dielektrikumschicht 5 ist
auf und/oder über Seitenwänden und einer Bodenwand
des Grabens 4 aufgebracht. Eine Gate-Elektrode 6 ist
auf und/oder über der Gate-Dielektrikumschicht 5 und
zum Füllen des Grabens 4 ausgebildet. Ein hochdichtes
N-Typ-Dotierstoffgebiet 7 ist auf und/oder über
der P-Typ-Epitaxieschicht 3 um den mit der Gate-Elektrode 6 ausgebildeten
Graben 4 ausgebildet. Entsprechend wird das hochdichte
N-Typ-Dotierstoffgebiet 7 ein Source-Anschluss des MOSFET,
während das hochdichte N-Typ-Substrat 1 ein Drain-Anschluss
wird.
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Doch
der oben beschriebene MOSFET des Graben-Gate-Typs hat vielfältige
Nachteile. Beispielsweise muss eine Unterseite des Substrats 1 elektrisch
verbunden sein, um Signale an den Drain-Anschluss anzulegen. Daher
kann der MOSFET des Graben-Gate-Typs nur als einzelnes Bauelement
verwendet werden, ohne dass er mit einem Bauelement des horizontalen
Typs integriert werden kann. Des Weiteren sind bei einem MOSFET
mit Drain-Extension (DEMOS), bei dem es sich um ein Hochspannungsbauelement
des horizontalen Typs handelt, Kanäle horizontal ausgebildet.
Dementsprechend wird die von Chips belegte Fläche vergrößert, um
wie gewünscht eine große Spannungs- und Strombelastbarkeit
zu erzielen.
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ZUSAMMENFASSUNG
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Ausführungsformen
beziehen sich auf ein Halbleiterbauelement und ein Verfahren zu
seiner Herstellung und insbesondere auf einen Metall-Oxid-Halbleiter-Feldeffekttransistor
(MOSFET) und ein Verfahren zur Herstellung desselben mit Gates des
vertikalen Typs und Gates des horizontalen Typs.
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Ausführungsformen
beziehen sich auf ein Halbleiterbauelement mit Gates eines vertikalen
und eines horizontalen Typs, das nicht nur eine hohe Integration,
sondern auch die Integration mit anderen Bauelementen und eine Maximierung
einer Durchbruchspannung hiervon ermöglicht, indem es Kanäle und
Drains einbezieht, die in einer horizontalen Richtung ausgebildet
sind, während es eine vertikale Kanalstruktur beibehält.
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Ausführungsformen
beziehen sich auf ein Halbleiterbauelement mit Gates eines vertikalen
und eines horizontalen Typs, das mindestens eines von Folgendem
umfassen kann: ein hochdichtes Halbleitersubstrat eines ersten Leitungstyps,
eine auf und/oder über dem Halbleitersubstrat ausgebildete niedrigdichte
Epitaxieschicht des ersten Leitungstyps, eine Vielzahl von beabstandet
in einem vorbestimmten Gebiet der Epitaxie schicht ausgebildeten
Basis-Gebieten eines zweiten Leitungstyps, eine Vielzahl von hochdichten
Source-Gebieten des ersten Leitungstyps, die in den entsprechenden
Basis-Gebieten mit Ausnahme der an einem oder beiden Anschlüssen
des Bauelements angeordneten Basis-Gebieten ausgebildet sind, eine
Vielzahl von hochdichten Drain-Gebieten des ersten Leitungstyps,
die auf und/oder über der zwischen den entsprechenden Basis-Gebieten
angeordneten Epitaxieschicht ausgebildet sind, eine Vielzahl von
Gräben, welche die entsprechenden Source-Gebiete und die
Basis-Gebiete durchdringen, eine in jedem der Gräben ausgebildete
erste Gate-Elektrode, eine zwischen dem entsprechenden Drain-Gebiet
und Basis-Gebiet ausgebildete Feldoxidschicht und eine Vielzahl
von zweiten Gate-Elektroden, die auf und/oder über dem
Basis-Gebiet zwischen dem entsprechenden Source-Gebiet und Drain-Gebiet
ausgebildet sind, wobei ein hochdichtes Dotierstoffgebiet des zweiten
Leitungstyps so in dem an einem oder beiden Anschlüssen
des Halbleiterbauelements ausgebildeten Basis-Gebiet ausgebildet
ist, dass eine Schutzdiode ausgebildet werden kann.
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Ausführungsformen
beziehen sich auf ein Halbleiterbauelement, das mindestens eines
von Folgendem umfassen kann: ein hochdichtes Substrat eines ersten
Leitungstyps; eine niedrigdichte Epitaxieschicht des ersten Leitungstyps,
die über dem hochdichten Substrat des ersten Leitungstyps
ausgebildet ist; eine Vielzahl von ersten niedrigdichten Basis-Gebieten
eines zweiten Leitungstyps und von zweiten niedrigdichten Basis-Gebieten
des zweiten Leitungstyps, die beabstandet in der niedrigdichten Epitaxieschicht
des ersten Leitungstyps ausgebildet sind; ein hochdichtes Source-Gebiet
des ersten Leitungstyps, das in den ersten und zweiten niedrigdichten
Basis-Gebieten des zweiten Leitungstyps ausgebildet ist; ein hochdichtes
Drain-Gebiet des ersten Leitungstyps, das in der Epitaxieschicht
ausgebildet ist, die außerhalb der ersten und zweiten niedrigdichten
Basis-Gebiete des zweiten Leitungstyps angeordnet ist; ein hochdichtes
Dotierstoffgebiet des zweiten Leitungstyps, das in den ersten niedrigdichten Basis-Gebieten
des zweiten Leitungstyps ausgebildet ist; eine erste Gate-Elektrode,
die so ausgebildet ist, dass sie sich durch das hochdichte Source-Gebiet
des ersten Leitungstyps der zweiten niedrigdichten Basis-Gebiete
des zweiten Leitungstyps, die zweiten niedrigdichten Basis-Gebiete
des zweiten Leitungstyps und die ersten niedrigdichten Basis-Gebiete
des zweiten Leitungstyps erstreckt; eine Feldoxidschicht, die über
der niedrigdichten Epitaxieschicht des ersten Leitungstyps zwischen
dem ersten und dem zweiten Basis-Gebiet und einem entsprechenden
hochdichten Drain-Gebiet des ersten Leitungstyps ausgebildet ist;
und eine zweite Gate-Elektrode, die über den ersten und
zweiten niedrigdichten Basis-Gebieten des zweiten Leitungstyps zwischen
dem hochdichten Source-Gebiet des ersten Leitungstyps und dem hochdichten Drain-Gebiet
des ersten Leitungstyps ausgebildet ist.
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Ausführungsformen
beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements
mit Gates eines vertikalen und eines horizontalen Typs, das mindestens
einen der folgenden Schritte umfassen kann: Ausbilden einer niedrigdichten
Epitaxieschicht eines ersten Leitungstyps auf und/oder über
einem hochdichten Substrat des ersten Leitungstyps, und dann Ausbilden
einer Vielzahl auf und/oder über der Epitaxieschicht beabstandeter Basis-Gebiete
eines zweiten Leitungstyps, und dann Ausbilden einer Vielzahl von
hochdichten Source-Gebieten des ersten Leitungstyps in den entsprechenden
Basis-Gebieten mit Ausnahme eines an einem oder beiden Anschlüssen
des Halbleiterbauelements ausgebildeten Basis-Gebiets und einer
Vielzahl von hochdichten Drain-Gebieten des ersten Leitungstyps
auf der auf der Außenseite der Basis-Gebiete angeordneten
Epitaxieschicht, und dann Ausbilden eines hochdichten Dotierstoffgebiets
des zweiten Leitungstyps in dem darauf und/oder darüber
an einem oder beiden Anschlüssen ausgebildeten Basis-Gebiet,
und dann Ausbilden einer Vielzahl von Gräben, um die Mitten
der Source-Gebiete und der Basis-Gebiete zu durchdringen, und dann
Ausbilden einer ersten Gate-Elektrode in den entsprechenden Gräben,
und dann Ausbilden einer Feldoxidschicht auf der zwischen dem Basis-Gebiet
und dem Drain-Gebiet angeordneten Epitaxieschicht, und dann Ausbilden
einer zweiten Gate-Elektrode auf dem zwischen dem Source-Gebiet
und dem Drain-Gebiet angeordneten Basis-Gebiet.
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Ausführungsformen
beziehen sich [auf ein Verfahren], das mindestens einen der folgenden Schritte
umfassen kann: Ausbilden einer Epitaxieschicht über einem
Substrat; und dann gleichzeitiges Ausbilden einer Vielzahl von in
der Epitaxieschicht beabstandeten ersten Basis-Gebieten und zweiten
Basis-Gebieten; und dann gleichzeitiges Ausbilden eines Source-Gebiets
in den ersten und zweiten Basis-Gebieten und eines Drain-Gebiets zwischen
den ersten und zweiten Basis-Gebieten; und dann Ausbilden einer
vom Source-Gebiet in den ersten Basis-Gebieten beabstandeten Schutzdiode; und
dann Ausbilden einer Gate-Elektrode eines vertikalen Typs, die sich
durch die ersten und zweiten Basis-Gebiete und teilweise in die
Epitaxieschicht erstreckt, wobei die in den ersten Basisgebieten
ausgebildete erste Gate-Elektrode zwischen dem Source-Gebiet und
der Schutzdiode angeordnet ist; und dann Ausbilden einer LOCOS-Feldoxidschicht über der
Epitaxieschicht zwischen dem Drain-Gebiet und den ersten und zweiten
Basis-Gebieten; und dann Ausbilden einer Gate-Elektrode eines horizontalen Typs über
der LOCOS-Feldoxidschicht.
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Ausführungsformen
beziehen sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements,
das mindestens einen der folgenden Schritte umfassen kann: Ausbilden
einer niedrigdichten Epitaxieschicht eines ersten Leitungstyps über
einem hochdichtem Substrat des ersten Leitungstyps; und dann Ausbilden
einer Vielzahl von in der niedrigdichten Epitaxieschicht des ersten
Leitungstyps beabstandeten ersten niedrigdichten Basis-Gebieten
eines zweiten Leitungstyps und zweiten niedrigdichten Basis-Gebieten
des zweiten Leitungstyps; und dann gleichzeitiges Ausbilden eines
hochdichten Source-Gebiets des ersten Leitungstyps in den ersten
und zweiten niedrigdichten Basis-Gebieten des zweiten Leitungstyps
und eines hochdichten Drain-Gebiets des ersten Leitungstyps in der
Epitaxieschicht, die außerhalb der ersten und zweiten niedrigdichten
Basis-Gebiete des zweiten Leitungstyps angeordnet ist; und dann
Ausbilden von hochdichten Dotierstoffgebieten des zweiten Leitungstyps
in den ersten niedrigdichten Basis-Gebieten des zweiten Leitungstyps; und
dann Ausbilden eines Grabens, um das hochdichte Source-Gebiet des
ersten Leitungstyps der zweiten niedrigdichten Basis-Gebiete des
zweiten Leitungstyps, die zweiten niedrigdichten Basis-Gebiete des
zweiten Leitungstyps und die ersten niedrigdichten Basis-Gebiete
des zweiten Leitungstyps zu durchdringen; und dann Ausbilden einer
ersten Gate-Elektrode in einem entsprechenden Graben; und dann Ausbilden
einer Feldoxidschicht über der niedrigdichten Epitaxieschicht
des ersten Leitungstyps zwischen dem ersten und dem zweiten Basis-Gebiet
und einem entsprechenden hochdichten Drain-Gebiet des ersten Leitungstyps;
und dann Ausbilden einer zweiten Gate-Elektrode über den
ersten und zweiten Basis-Gebieten zwischen dem hochdichten Source-Gebiet
des ersten Leitungstyps und dem hochdichten Drain-Gebiet des ersten
Leitungstyps.
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ZEICHNUNGEN
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Das
Beispiel von 1 stellt einen MOSFET des Graben-Gate-Typs
dar.
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Die
Beispiele von 2 bis 6 veranschaulichen
ein Halbleiterbauelement mit Gates des vertikalen und des horizontalen
Typs und ein Verfahren zu seiner Herstellung gemäß Ausführungsformen.
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BESCHREIBUNG
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Es
wird nun im Einzelnen auf Ausführungsformen Bezug genommen,
von denen in den begleitenden Figuren der Zeichnungen Beispiele
veranschaulicht werden. Wo möglich, werden in allen Zeichnungen
dieselben Bezugsziffern verwendet, um gleiche Teile zu bezeichnen.
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Das
Beispiel von 2 ist eine Querschnittsansicht,
die den Aufbau eines Halbleiterbauelements mit Gates des vertikalen
und des horizontalen Typs zeigt.
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Wie
im Beispiel von 2 dargestellt, ist eine niedrigdichte
N-Typ-Epitaxieschicht 52 auf und/oder über einem
hochdichten Substrat 50 ausgebildet, das einen ersten Leitungstyp
wie z. B. einen N-Typ aufweist. Ein niedrigdichtes Basis-Gebiet 54, das
einen zweiten Leitungstyp wie z. B. einen P-Typ aufweist, ist in
der Epitaxieschicht 52 ausgebildet. Eine Vielzahl der Basis-Gebiete 54 können
voneinander beabstandet bei einem vorbestimmten Gebiet der Epitaxieschicht 52 ausgebildet
sein. Ein hochdichtes N-Typ-Source-Gebiet 56 ist im niedrigdichten
Basis-Gebiet 54 ausgebildet. Ein hochdichtes N-Typ- Drain-Gebiet 57 ist
in der Epitaxieschicht 52 angrenzend an das niedrigdichte
Basis-Gebiet 54 ausgebildet. Ein Graben T ist auf einer
vorbestimmten Tiefe in der Epitaxieschicht 52 ausgebildet
und durchdringt das Source-Gebiet 56 und das Basis-Gebiet 54.
Eine erste Gateoxidschicht 58 ist auf und/oder über
Seitenwänden und einer Bodenwand des Grabens T ausgebildet,
und eine erste Gate-Elektrode 60 ist auf und/oder über
der ersten Gateoxidschicht 58 ausgebildet und füllt
den Graben T. Eine zweite Gateoxidschicht 59 und eine zweite Gate-Elektrode 61 sind
auf und/oder über dem niedrigdichten Basis-Gebiet 54 des
zweiten Leitungstyps ausgebildet, das zwischen dem Source-Gebiet 56 und
dem Drain-Gebiet 57 angeordnet ist. Ein Zwischenschichtdielektrikum 70 ist
derart auf und/oder über einer obersten Oberfläche
und Seitenwänden der ersten Gate-Elektrode 60 und
der zweiten Gate-Elektrode 61 ausgebildet, dass ein Source-Kontaktloch
und ein Gate-Kontaktloch beim Source-Gebiet 56 beziehungsweise
beim Drain-Gebiet 57 ausgebildet sind. Eine Sourceleitungsschicht 81 und eine
Drainleitungsschicht 82 sind so auf und/oder über
dem Zwischenschichtdielektrikum 70 ausgebildet, dass sie
durch die entsprechenden Kontaktlöcher mit dem Source-Gebiet 56 und
dem Drain-Gebiet 57 in Verbindung stehen. Kontaktlöcher
sind bei der ersten Gate-Elektrode 60 und der zweiten Gate-Elektrode 61 ausgebildet,
und Gateleitungsschichten sind in Verbindung mit der ersten Gate-Elektrode 60 und
der zweiten Gate-Elektrode 61 ausgebildet. Das Halbleiterbauelement
kann daher unter Beibehaltung einer vertikalen Kanalstruktur zusätzlich
in einer horizontalen Richtung ausgebildete Kanäle und
Drains umfassen, wodurch seine Fläche verkleinert und die
Integration mit anderen Bauelementen ermöglicht wird. Des
Weiteren ist der Abstand zwischen dem Basis-Gebiet 54 und
dem Drain-Gebiet 57 verkürzt, so dass die Größe
des Halbleiterbauelements ab nimmt. Ein derartiges Design kann zu
einer Abnahme einer inversen Durchbruchspannung führen.
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Das
Beispiel von 3 ist eine Draufsicht eines
Halbleiterbauelements mit Gates des vertikalen und des horizontalen
Typs, das Beispiel von 4 ist eine Querschnittsansicht
entlang einer Linie I-I' des Beispiels von 3, und das
Beispiel von 5 ist eine Querschnittsansicht
entlang einer Linie II-II' des Beispiels von 3.
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Wie
in den Beispielen von 3 bis 5 dargestellt,
ist ein Halbleiterbauelement mit Gates des vertikalen und des horizontalen
Typs gemäß Ausführungsformen so aufgebaut,
dass eine niedrigdichte N-Typ-Epitaxieschicht 12 auf und/oder über
einer vergrabenen Schicht oder einem Substrat 10 hoher
Dichte eines ersten Leitungstyps, z. B. eines N-Typs, ausgebildet
ist. Ein Basis-Gebiet 14 niedriger Dichte eines zweiten
Leitungstyps, z. B. eines P-Typs, ist in der Epitaxieschicht 12 ausgebildet.
Das Basis-Gebiet 14 wird durch Implantieren von P-Typ-Dotierungsionen
in einen vorbestimmten Teil der Epitaxieschicht 12 mit
einer geometrischen Form ausgebildet, die einen Querschnitt eines
Halbkreises wie einer Halbkugel, einer halbkugeligen Säule
oder eines Kubus aufweist. Eine Vielzahl von Basis-Gebieten 14 kann
beabstandet angeordnet sein. Ein hochdichtes N-Typ-Source-Gebiet 16 ist
im Basis-Gebiet 14 ausgebildet, während ein hochdichtes N-Typ-Drain-Gebiet 17 angrenzend
an das Basis-Gebiet 14 in der Epitaxieschicht 12 ausgebildet ist.
Das Drain-Gebiet 17 kann in der Epitaxieschicht 12 in
Zwischenräumen zwischen jeweiligen Basis-Gebieten 14 ausgebildet
sein. Das Drain-Gebiet 17 kann sich durch die Epitaxieschicht 12 erstrecken, um
mit der hochdichten vergrabenen N-Typ-Schicht oder dem Substrat 10 verbunden
zu sein. Eine Lokale-Oxidation-von-Silizium-(LOCOS)-Feld oxidschicht 11 ist
auf und/oder über der Epitaxieschicht 12 ausgebildet
und zwischen dem Basis-Gebiet 14 und dem Drain-Gebiet 17 angeordnet.
Die LOCOS-Feldoxidschicht 11 kann dazu dienen, die Durchbruchspannung
zwischen einer horizontalen Gate-Elektrode 21, die anschließend
ausgebildet wird, und dem Drain-Gebiet 17 zu erhöhen.
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Ein
Graben T ist auf einer vorbestimmten Tiefe in der Epitaxieschicht 12 ausgebildet
und durchdringt das Source-Gebiet 16 und das Basis-Gebiet 14.
Eine erste Gateoxidschicht 18 ist auf Seitenwänden
und einer Bodenwand des Grabens T ausgebildet, und eine sich vertikal
erstreckende erste Gate-Elektrode 20 ist auf und/oder über
der ersten Gateoxidschicht 18 im Graben T ausgebildet.
Eine zweite Gateoxidschicht 19 und die sich horizontal
erstreckende zweite Gate-Elektrode 21 sind auf und/oder über
der LOCOS-Feldoxidschicht 11 und dem zwischen dem Source-Gebiet 16 und
dem Drain-Gebiet 17 angeordneten niedrigdichten Basis-Gebiet 14 des
zweiten Leitungstyps ausgebildet. Eine Zwischendielektrikumschicht 30 ist
derart auf und/oder über einer obersten Oberfläche
und seitlichen Seitenwänden der ersten Gate-Elektrode 20 und
der zweiten Gate-Elektrode 21 ausgebildet, dass ein Source-Kontaktloch
und ein Gate-Kontaktloch beim Source-Gebiet 16 beziehungsweise
Drain-Gebiet 17 ausgebildet sind. Eine Sourceleitungsschicht 41 und
eine Drainleitungsschicht 42 sind so auf und/oder über
der Zwischenschichtdielektrikum 30 ausgebildet, dass sie
durch die jeweiligen Kontaktlöcher mit dem Source-Gebiet 16 und
dem Drain-Gebiet 17 verbunden sind. Es sind auch Kontaktlöcher ausgebildet,
welche die erste Gate-Elektrode 20 und die zweite Gate-Elektrode 21 freilegen,
so dass die Gateleitungsschichten verbunden mit der ersten Gate-Elektrode 20 und
der zweiten Gate-Elektrode 21 ausgebildet sind. Das heißt,
dass die erste Gate-Elektrode 20 und die zweite Gate- Elektrode 21 an
einem Anschluss des Halbleiterbauelements miteinander verbunden
sind.
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Von
einem Hochspannungs-Halbleiterbauelement wird verlangt, dass es
in einem AUS-Zustand eine hohe Spannung zwischen dem Drain und der Source
erträgt, und dass es in einem EIN-Zustand eine große
Menge hohen Strom zwischen dem Drain und der Source zulässt.
Eine Body-Diode wird durch den P-N-Übergang des P-Typ-Basis-Gebiets 14 und der
N-Typ-Epitaxieschicht 12 gebildet. Bei einem mit MOS-Elementen
ausgestatteten Halbleiterbauelement gibt es, wenn eine Induktorlast
durch einen Gegentaktaufbau oder Brückenaufbau angesteuert wird,
einen Betriebsbereich eines Rückwärtsleiters und
eines Vorwärtsleiters der Body-Diode. Wenn der Strom der
Body-Diode groß ist, häufen sich Minoritätsladungsträger
an und die Sperrung der Diode wird verzögert. Des Weiteren
kann ein parasitärer Bipolartransistor betrieben werden.
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Daher
wird gemäß Ausführungsformen ein hochdichtes
P-Typ-Dotierstoffgebiet 22 anstelle der Source-Gebiete
in den Basis-Gebieten an einem oder beiden Anschlüssen
des Halbleiterbauelements ausgebildet, um eine Schutzdiode auszubilden,
um Schäden durch eine hohe Spannung am Halbleiterbauelement
zu verhindern und gleichzeitig die Schaltgeschwindigkeit zu maximieren.
Im Einzelnen wird die Schutzdiode an einem oder beiden Anschlüssen
des Halbleiterbauelements mit Gates des vertikalen und des horizontalen
Typs ausgebildet. Die selbe Struktur kann auf beide Anschlüsse
angewendet werden.
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Wie
im Beispiel von 4 dargestellt, ist das erste
hochdichte P-Typ-Dotierstoffgebiet 22 anstelle des Source-Gebiets
in einem Basis-Gebiet 14a ausgebildet, das seitlich links
von der ersten vertikalen Gate-Elektrode 20 angeordnet
ist, die an einem Anschluss des Halbleiterbauelements ausgebildet
ist, wodurch die Schutzdiode erzeugt wird.
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Wie
im Beispiel von 5 dargestellt, ist, während
die Schutzdiode durch Ausbilden des hochdichten P-Typ-Dotierstoffgebiets 22 anstelle
des Source-Gebiets im linken Basis-Gebiet 14a der ersten
vertikalen Gate-Elektrode 20 am Anschluss ausgebildet ist,
ein Source-Gebiet 16a auch in dem Basis-Gebiet 14a ausgebildet,
das seitlich rechts von der ersten vertikalen Gate-Elektrode 20 am
Anschluss angeordnet ist. Ferner ist ein zweites hochdichtes P-Typ-Dotierstoffgebiet 23 im
Source-Gebiet 16a seitlich rechts von der ersten vertikalen Gate-Elektrode 20 am
Anschluss ausgebildet. Das Flächenverhältnis des
zweiten hochdichten P-Typ-Dotierstoffgebiets 23 zum Source-Gebiet 16a kann
in einem Bereich zwischen ungefähr 1:10 bis 1:5 eingestellt
werden. Demzufolge ist die Schutzdiode am Anschluss des Halbleiterbauelements
ausgebildet, und eine Vorspannung des Basis-Gebiets 14 wird
durch das hochdichte P-Typ-Dotierstoffgebiet 23 angelegt.
Demgemäß kann das Halbleiterbauelement gegen Schäden
durch die hohe Spannung geschützt werden, während
seine Schaltgeschwindigkeit verbessert wird.
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Die
Beispiele von 6A bis 6E sind Querschnittsansichten
entlang der Linie I-I' des Beispiels von 3, welche
die Schritte der Herstellung eines Halbleiterbauelements gemäß Ausführungsformen
darstellen.
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Wie
im Beispiel von 6A dargestellt, wird eine niedrigdichte
N-Typ-Epitaxieschicht 12 auf und/oder über einem
Substrat, das die vergrabene Schicht eines ersten Leitungstyps,
beispielsweise eines N-Typs, umfasst, oder auf und/oder über
einem Substrat 10 des ersten Leitungstyps, beispielsweise des N-Typs,
aufgewachsen. Eine Vielzahl von niedrigdichten Basis-Gebieten 14, 14a eines
zweiten Leitungstyps, beispielsweise des P-Typs, werden in der Epitaxieschicht 12 in
beabstandeten vorbestimmten konstanten Abständen ausgebildet.
Die Basis-Gebiete 14, 14a können mit
einem von einem Querschnitt eines Rechtecks, einer Halbkugel, einer
halbkugeligen Säule oder eines Kubus ausgebildet werden.
Die Basis-Gebiete 14, 14a können erzeugt
werden, indem Ionen von Bor (B) mit einer Dosierung in einem Bereich
von ungefähr 1E13 bis 7E15 Ionen/cm2 (1013 bis 7·1015 Ionen/cm2) und einer Ionenimplantationsenergie in
einem Bereich von ungefähr 40 bis 100 keV implantiert werden.
Im Einzelnen wird eine erste lichtempfindliche Schicht 23 auf
und/oder über der gesamten Oberfläche der Epitaxieschicht 12 aufgedampft
und dann durch Belichtungs- und Entwicklungsvorgänge derart
strukturiert, dass die Basis-Gebiete 14, 14a freiliegen.
Unter Verwendung der strukturierten ersten lichtempfindlichen Schicht 23 als Maske
werden die P-Typ-Dotierungsionen in die Epitaxieschicht 12 implantiert,
wodurch die Basis-Gebiete 14, 14a erzeugt werden.
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Wie
im Beispiel von 6B dargestellt, werden dann
die hochdichten Dotierungsionen des ersten Leitungstyps, z. B. des
N-Typs, in die Basis-Gebiete 14, 14a und in einen
zwischen den Basis-Gebieten 14, 14a angeordneten
Bereich der Epitaxieschicht 12 implantiert, wodurch hochdichte N-Typ-Source-Gebiete 16, 16a und
ein Drain-Gebiet 17 ausgebildet werden. Im Einzelnen wird,
nachdem die erste lichtempfindliche Schicht 23 entfernt
wurde, eine zweite lichtempfindliche Schicht 24 auf und/oder über
der gesamten Oberfläche der Epitaxieschicht 12 aufgedampft
und dann durch Belichtungs- und Entwicklungsvorgänge derart
strukturiert, dass die Basis-Gebiete 14, 14a und
ein zwischen den Basis-Gebieten 14, 14a angeordneter
Bereich der Epitaxieschicht 12 freiliegen. Unter Verwendung
der strukturierten zweiten lichtempfindlichen Schicht 24 als Maske
werden N-Typ-Dotierungsionen mit hoher Dichte implantiert und erzeugen
folglich die Source-Gebiete 16, 16a und das Drain-Gebiet 17.
Arsen-(As)-Ionen werden mit einer Dosierung in einem Bereich von
ungefähr 5E14 bis 1E16 Ionen/cm2 (5·1014 bis 1016 Ionen/cm2) und einer Ionenimplantationsenergie in
einem Bereich zwischen ungefähr 20 und 100 keV implantiert.
Wenn das Drain-Gebiet 17 mit der hochdichten vergrabenen
N-Typ-Schicht oder dem Substrat 10 verbunden ist, wird
eine höhere Ionenimplantationsenergie angewendet. Gemäß Ausführungsformen
kann auch kein Source-Gebiet in dem an einem oder beiden Anschlüssen
angeordneten Basis-Gebiet 14a ausgebildet werden, oder
das Source-Gebiet 16a kann nur in einem Bereich des Basis-Gebiet 14a ausgebildet
werden. Nachdem die zweite lichtempfindliche Schicht 24 entfernt
wurde, wird das hochdichte P-Typ-Dotierstoffgebiet 22 durch Fotolithografie
im Basis-Gebiet 14a (und/oder im Source-Gebiet 16a des
Basis-Gebiets 14a) ausgebildet, wie in den Beispielen von 4 und 5 dargestellt
ist.
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Wie
in den Beispielen der 6C und 6D dargestellt,
wird eine Vielzahl von mittig in entsprechenden Basis-Gebieten 14, 14a angeordneten
Gräben T so ausgebildet, dass sie das Source-Gebiet 16 und
das Basis-Gebiet 14 durchdringen. Eine dritte lichtempfindliche
Schicht 25 wird auf und/oder über der gesamten
Oberfläche der Epitaxieschicht 12 aufgedampft
und dann derart durch Belichtungs- und Entwicklungsvorgänge
strukturiert, dass die Gebiete freiliegen, in denen die Gräben
T ausgebildet werden. Die Epitaxieschicht 12 und das Basis-Gebiet 14 oder 14a werden
unter Verwendung der strukturierten dritten lichtempfindlichen Schicht 25 als
Maske teilweise geätzt, wodurch die Gräben T ausgebildet
werden. Dann wird eine erste Gateoxidschicht 18 auf einer
Innenwand von jedem Graben T ausgebildet, und eine leitende Schicht,
beispielsweise ein mit Dotierstoffen aufgebrachtes Polysilizium, wird
im Graben T und auf und/oder über der ersten Gateoxidschicht 18 ausgebildet.
Demgemäß werden die ersten Gate-Elektroden 20 ausgebildet.
Beispielsweise wird die Polysiliziumschicht bis zu einer mittleren
Höhe der dritten lichtempfindlichen Schicht 25 ausgebildet,
so dass sich die Polysiliziumschicht von der obersten Oberfläche
der Basis-Gebiete 14, 14a ausdehnt. Die dritte
lichtempfindliche Schicht 25 wird dann entfernt.
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Wie
im Beispiel von 6E dargestellt, wird eine LOCOS-Feldoxidschicht 11 auf
und/oder über der zwischen dem Drain-Gebiet 17 und
den Basis-Gebieten 14, 14a angeordneten Epitaxieschicht 12 ausgebildet.
Die Feldoxidschicht 11 dient dazu, die Durchbruchspannung
zwischen der horizontalen Gate-Elektrode 21 und dem Drain-Gebiet 17 zu
erhöhen. Das hochdichte P-Typ-Dotierstoffgebiet 22 wird unter
Verwendung einer lichtempfindlichen Schicht ausgebildet. Eine zweite
Gateoxidschicht 19 und die zweite Gate-Elektrode 21 werden
auf und/oder über den niedrigdichten Basis-Gebieten 14, 14a des
zweiten Leitungstyps ausgebildet, die zwischen dem Source-Gebiet 16 und
dem Drain-Gebiet 17 angeordnet sind. Ein Zwischenschichtdielektrikum 30 wird derart
auf und/oder über einer obersten Oberfläche und
seitlichen Seitenwänden der ersten Gate-Elektrode 20 und
der zweiten Gate-Elektrode 21 ausgebildet, dass ein Source-Kontaktloch
und ein Gate-Kontaktloch bei den Source-Gebieten 16, 16a beziehungsweise
beim Drain-Gebiet 17 ausgebildet werden. Eine Sourceleitungsschicht 41 und
eine Drainleitungsschicht 42 werden auf und/oder über
dem Zwischenschichtdielektrikum 30 so ausgebildet, dass sie
durch die jeweiligen Kontaktlöcher mit den Source-Gebieten 16a, 16b und
dem Drain-Gebiet 17 verbunden sind. Die Kontaktlöcher
werden bei der ersten Gate-Elektrode 20 und der zweiten
Gate-Elektrode 21 ausgebildet, wodurch Gateleitungsschichten ausgebildet
werden. Das heißt, dass die erste Gate-Elektrode 20 und
die zweite Gate-Elektrode 21 an einem Anschluss des Halbleiterbauelements
miteinander verbunden sind.
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Gemäß Ausführungsformen
haben ein Halbleiterbauelement mit Gates des vertikalen und des horizontalen
Typs und ein Verfahren zu seiner Herstellung mindestens die folgenden
Vorteile. Da Kanäle und Drains horizontal ausgebildet sind,
während eine vertikale Kanalstruktur, die ein Vorteil eines MOS-Bauelements
des Graben-Gate-Typs ist, beibehalten wird, kann nicht nur eine
hohe Integration, sondern auch die Integration mit anderen Bauelementen
verwirklicht werden. Ferner kann eine Durchbruchspannung des Halbleiterbauelements
maximiert werden, weil die LOCOS-Oxidschicht auf und/oder über
der zwischen dem Basis-Gebiet und dem Drain-Gebiet ausgebildeten
Epitaxieschicht ausgebildet ist. Des Weiteren wird das hochdichte P-Typ-Dotierstoffgebiet 22 anstelle
eines Source-Gebiets in dem seitlich von der ersten vertikalen Elektrode 20 des
Anschlusses angeordneten Basis-Gebiet 14a ausgebildet,
so das die Schutzdiode ausgebildet werden kann. Da das hochdichte
P-Typ-Dotierstoffgebiet anstelle eines Source-Gebiets im Basis-Gebiet
an einem oder beiden Anschlüssen ausgebildet ist und die
Schutzdiode ausgebildet ist, kann das Halbleiterbauelement zudem
vor einer Beschädigung durch die hohe Spannung bewahrt
und zugleich in Hinblick auf die Arbeitsgeschwindigkeit verbessert werden.
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Obwohl
Ausführungen mit Bezug auf eine Anzahl erläuternder
Ausführungsbeispiele beschrieben wurden, sei bemerkt, dass
zahlreiche weitere Abwandlungen und Ausführungen durch
Fach leute entworfen werden können, welche unter Prinzip
und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind
verschiedene Änderungen und Abwandlungen der Bauteile und/oder
der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs
der Offenbarung, der Zeichnungen und der beigefügten Ansprüche
möglich. Zusätzlich zu Änderungen und
Abwandlungen der Bauteile und/oder der Anordnungen sind alternative
Verwendungen gleichfalls für Fachleute ersichtlich.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - KR 10-2007-0112124 [0001]