DE10160092A1

DE10160092A1 - Integrierte Halbleiterschaltungsvorrichtung

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Publication number: DE10160092A1
Application number: DE10160092A
Authority: DE
Inventors: Jun Ohtani; Tsukasa Ooishi; Hideto Hidaka; Tomoya Kawagoe
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-02-14
Filing date: 2001-12-07
Publication date: 2002-09-05
Also published as: TW544687B; KR20020066946A; KR100419814B1; CN1371099A; CN1191585C; JP2002319298A; US6421286B1

Abstract

Eine eingebaute Selbsttestschaltung (300) und eine eingebaute Redundanzanalyseschaltung (400) sind gemeinsam für eine Mehrzahl von DRAM-Kernen (100.1 bis 100.n) vorgesehen. Die eingebaute Redundanzanalyseschaltung (400) bestimmt eine Defektadresse, die durch eine einer Mehrzahl von Ersatzspeicherzellenzeilen und einer Mehrzahl von Ersatzspeicherzellenspalten gemäß einem Adreßsignal und einem Erfassungsresultat einer defekten Speicherzelle von der eingebauten Selbsttestschaltung (300) zu ersetzen ist. Die eingebaute Redundanzanalyseschaltung (400) steuert ein effektives Dienstgebiet einer Adreßspeicherschaltung, in die eine Defektadresse gespeichert wird, gemäß einer Kapazität eines zu testenden DRAM-Kernes.

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung und insbesondere auf einen Aufbau einer integrierten Halbleiterschaltungsvorrichtung, die mit einer Testschaltung zum Ausführen eines Testes darauf in tegriert ist.

Die meisten Halbleiterspeichervorrichtungen weisen Ersatzspei cherzellen auf, und in dem Fall, in dem eine defekte Speicher zelle in einem Teil von normalen Speicherzellen vorhanden ist, kann die defekte Speicherzelle durch eine Ersatzspeicherzelle zum Retten eines defekten Chips ersetzt werden.

Andererseits sind auf einem Gebiet, auf dem insbesondere Hoch geschwindigkeitsdatenverarbeitung wie Bildverarbeitung ver langt wird, eine Halbleiterspeichervorrichtung und eine Logik schaltung zum Ausführen einer Tätigkeit auf Daten, die in der Halbleiterspeichervorrichtung gespeichert sind, auf dem glei chen Chip integriert worden. Dieses ist so, da bei diesem Auf bau ein Schaltungsabschnitt einer Halbleiterspeichervorrich tung, zum Beispiel ein dynamischer Direktzugriffsspeicher (der dynamische Direktzugriffsspeicher wird hier im folgenden als DRAM bezeichnet, und der Schaltungsabschnitt davon wird hier im folgenden als DRAM-Kern bezeichnet) und eine Logikschaltung durch einen Bus mit einer großen Breite dazwischen verbunden sind, und beide Schaltungen sind benachbart zu einander ange ordnet, wodurch das Datenliefern/Empfangen mit hoher Geschwin digkeit zum Realisieren einer beschleunigten Tätigkeit ausge führt werden kann.

Fig. 43 ist ein schematisches Blockschaltbild zum Beschreiben eines Testbetriebes einer integrierten Halbleiterschaltungs vorrichtung 8000, in die ein DRAM-Kern 8010 und eine Logik schaltung 8020 integriert sind.

Es wird Bezug genommen auf Fig. 43, in einer integrierten Halbleiterschaltungsvorrichtung 8000 ist weiter ein Prüfgerät schnittstellenabschnitt 8030 vorgesehen, der Daten zwischen dem DRAM-Kern 8010 und einem externen Prüfgerät 8100 liefert und empfängt, damit ein Test zum Erfassen eines defekten Bits in einem DRAM-Kern mit dem externen Prüfgerät 8100 ausgeführt wird.

Es sei angenommen, daß der DRAM-Kern 8010 und der Prüfgerät schnittstellenabschnitt 8030, die auf der integrierten Halb leiterschaltungsvorrichtung 8000 integriert sind, dazwischen durch zum Beispiel einen internen Datenbus mit einer Breite von 256 Bit verbunden sind. Andererseits sind der Prüfgerät schnittstellenabschnitt 8030 und das externe Prüfgerät 8100 dazwischen zum Beispiel durch einen externen Datenbus mit ei ner Breite von 8 Bit verbunden.

Während es in dem Inneren des Chip leicht ist, die Busbreite eines internen Datenbusses zu vergrößern, das heißt die Zahl der I/O, kann auf der anderen Seite eine Breite des externen Busses nicht unbegrenzt vergrößert werden, da sich die Breite auf die Zahl der Anschlußflächen bezieht und daher auf die Zahl der Stifte zum Verbinden der integrierten Halbleiter schaltungsvorrichtung 8000 mit einer externen Schaltung.

Daher wird in einem Fall, in dem eine Analyse eines defekten Bit in einem DRAM-Kern 8010 mit einem externen Testgerät durchzuführen ist, verlangt, daß der Test durch einen externen Datenbus mit einer kleinen Breite ausgeführt wird, was in einem Problem der Zunahme der Testzeit resultiert.

Das externe Prüfgerät 8100 führt sequentiell Schreiben von Testdaten in die Speicherzellen in dem DRAM-Kern 8010 durch den Prüfgerätschnittstellenabschnitt 8030 durch. Weiterhin führt das externe Prüfgerät 8100 sequentiell das Lesen von Da ten von dem DRAM-Kern 8000 durch den Prüfgerätschnittstellen abschnitt 8030 durch zum Testen des Vorhandenseins oder der Abwesenheit eines defekten Bit auf der Grundlage eines Ver gleichsresultates zwischen den gelesen Daten und einem erwar teten Wert der gelesenen Daten.

Daher wird verlangt zum Durchführen des Tests auf dem DRAM- Kern 8010 mit hoher Geschwindigkeit, daß das externe Prüfgerät 8100 an die Betriebsgeschwindigkeit des DRAM-Kernes 8010 ange paßt ist, der mit hoher Geschwindigkeit tätig ist, was eben falls zu einem Problem der Zunahme der Kosten des externen Prüfgerätes selbst führt. Bei dem externen Prüfgerät 8100 wird eine Redundanzanalyse durchgeführt, welcher Ersetzungsprozeß mit Kombinationen von redundanten Speicherzellenspalten und redundanten Speicherzellenzeilen, die in dem DRAM-Kern 810 vorgesehen sind, realisiert werden kann zum Retten eines de fekten Bit, das wie beschrieben erfaßt worden ist.

Fig. 44 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrich tung 8200, die mit einem eingebauten Selbsttest/Redundanz rettungsanalyseabschnitt 8230 integriert ist zum Lösen des Problemes bei einer Testtätigkeit auf dem DRAM-Kern 8010 für die integrierte Halbleiterschaltungsvorrichtung 8000 in Fig. 43. Ein eingebauter Selbsttest wird hier im folgenden als "BIST" (Built-in-Self-Test) abgekürzt.

Die integrierte Halbleiterschaltungsvorrichtung 8200 enthält einen DRAM-Kern 8210, eine Logikschaltung 8220 zum Ausführen einer Logikoperation auf Daten, die in dem DRAM-Kern 8210 ge speichert sind, und den eingebauten Selbst test/Redundanzrettungsanalyseabschnitt 8230 zum Erfassen von defekten Bit in dem DRAM-Kern 8210 zum Analysieren, welcher Ersetzungsprozeß mit Kombinationen von redundanten Speicher zellenzeilen und redundanten Speicherzellenspalten in dem DRAM-Kern 8210 angewendet werden sollte.

Ein Aufbau solch eines eingebauten Selbsttest/Redundanzret tungsanalyseabschnitt 8230 ist zum Beispiel in der Japanischen Patentoffenlegungsschrift 2001-6387 oder in einer Druckschrift T. Kawagoe, J. Ohtani, M. Niiro, T. Ooishi, M. Hamada und H. Hidaka: "A Built-In-Self-Repair Analyzer (CRESTA) for embedded DRAMs", International Test Conference 2000 Proceedings, S. 567-574 offenbart.

Wenn daher der eingebaute Selbsttest/Redundanzrettungsana lyseabschnitt 8230, wie in Fig. 44 gezeigt ist, auf der inte grierten Halbleiterschaltungsvorrichtung 8200 integriert ist, können der DRAM-Kern 8210 und der eingebaute Selbsttest/Re dundanzrettungsanalyseabschnitt 8230 dazwischen durch einen internen Datenbus mit einer vergleichsweise großen Bitbreite verbunden werden, zum Beispiel ein 256 Bit-I/O. Folglich kön nen Probleme der Zunahme der Testzeit und der Kosten, die für ein externes Prüfgerät benötigt werden, wie in Fig. 43 be schrieben ist, vermieden werden.

Zum Beispiel treten jedoch in einem Fall, in dem eine Mehrzahl von DRAM-Kernen mit unterschiedlichen Speicherkapazitäten auf einem Chip integriert sind, Probleme auf, die weiter wie unten beschrieben zu lösen sind.

Fig. 45 ist ein schematisches Bild zum Beschreiben eines Auf baues einer integrierten Halbleiterschaltungsvorrichtung 8400, bei der eine Mehrzahl von DRAM-Kernen auf einem Chip inte griert sind.

Ein erster DRAM-Kern 8410 und ein zweiter DRAM-Kern 8440 sind auf der integrierten Halbleiterschaltungsvorrichtung 8400 in tegriert. Für den ersten DRAM-Kern 8410 sind vorgesehen: eine Logikschaltung 8420 zum Liefern/Empfangen von Daten mit dem ersten DRAM-Kern 8410 und Ausführen einer Logiktätigkeit und ein eingebauter Selbsttest/Redundanzrettungsanalyseabschnitt 8430 zum Erfassen eines defekten Bit in dem ersten DRAM-Kern 8410 und Ausführen einer Analyse zum Redundanzretten des er sten DRAM-Kernes 8410.

Andererseits sind für den zweiten DRAM-Kern 8440 vorgesehen: eine Logikschaltung 8450 zum Liefern/Empfangen von Daten mit dem zweiten DRAM-Kern 8440 und Ausführen einer Logikoperation und ein eingebauter Selbsttest/Redundanzrettungsanalyseab schnitt 8460 zum Erfassen eines defekten Bit in dem zweiten DRAM-Kern 8440 und Ausführen einer Analyse zum Redundanzretten des zweiten DRAM-Kernes 8440.

Hierin wird angenommen, daß die Speicherkapazität des DRAM- Kernes 8440 größer als die des DRAM-Kernes 8410 ist.

Es sei daher angenommen, daß zum Beispiel der DRAM-Kern 8410 und der eingebaute Selbsttest/Redundanzrettungsanalyseab schnitt 8430 durch einen internen Datenbus von 256 Bit dazwi schen verbunden sind, dagegen sind der DRAM-Kern 8440 und der eingebaute Selbsttest/Redundanzrettungsanalyseabschnitt 8460 dazwischen durch einen internen Datenbus mit einer Breite von 2048 Bit verbunden.

Weiter unterscheiden sich allgemein der DRAM-Kern 8410 und der DRAM-Kern 8440 voneinander in der Zahl der redundanten Spei cherzellenzeilen und der Zahl der redundanten Speicherzellen spalten.

Auf der Grundlage solcher Unterschiede in der Speicherkapazi tät und dem Aufbau der redundanten Speicherzellen tritt die Notwendigkeit auf, daß für den DRAM-Kern 8410 und den DRAM- Kern 8440 eingebaute Selbsttest/Redundanzrettungsanalyseab schnitte 8430 bzw. 8460 zuzuordnen sind, die sich voneinander unterscheiden.

Wenn auf solche Weise eingebaute Selbsttest/Redundanzrettungs analyseabschnitte für entsprechende DRAM-Kerne vorgesehen wer den, treten Probleme auf, daß eine Fläche zunimmt, wobei die Chipfläche vergrößert werden muß.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine in tegrierte Halbleiterschaltungsvorrichtung vorzusehen, die mit einer Testschaltung integriert ist, die nicht nur an einen Fall angepaßt werden kann, bei dem eine Änderung in der Spei cherkapazität eines DRAM-Kernes auftritt, sondern auch auf ei nen Fall, bei dem eine Änderung in der Zahl der redundanten Speicherzellenzeilen und der Zahl der redundanten Speicherzel lenspalten auftritt, die für einen DRAM-Kern vorgesehen sind.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiter schaltungsvorrichtung nach Anspruch 1.

Die vorliegende Erfindung kann dahingehend zusammengefaßt wer den, daß sie auf eine integrierte Halbleiterschaltungsvorrich tung gerichtet ist, die mit einer Mehrzahl von Speicherschal tungen und einer Redundanzersetzungstestschaltung versehen ist.

Jede der Mehrzahl von Speicherschaltungen enthält ein normales Speicherzellenfeld mit normalen Speicherzellen darin und ein Ersatzspeicherzellenfeld mit einer Mehrzahl von Ersatzspei cherzellenzeilen und einer Mehrzahl von Ersatzspeicherzellen spalten darin.

Die Redundanzersetzungstestschaltung ist gemeinsam für die Mehrzahl von Speicherschaltungen vorgesehen zum Bestimmen ei ner Defektadresse, die durch Ersetzung zu reparieren ist. Die Redundanzersetzungstestschaltung enthält eine Selbsttestschal tung und eine Redundanzanalyseschaltung.

Die Selbsttestschaltung erzeugt Adreßsignale zum sequentiellen Auswählen von Speicherzellen zum Erfassen einer defekten Spei cherzelle auf der Grundlage von Resultaten des Vergleiches zwischen aus den Speicherzellen ausgelesenen Daten und erwar teten Wertdaten.

Die Redundanzanalyseschaltung bestimmt eine Defektadresse, bei der eine Ersetzung mit einer der Mehrzahl von Ersatzspeicher zellenzeilen und Mehrzahl von Ersatzspeicherzellenspalten ge mäß einem Adreßsignal von der Selbsttestschaltung und einem Erfassungsresultat über die defekte Speicherzelle auszuführen ist. Die Redundanzanalyseschaltung weist eine Adreßspeicher schaltung, eine Treiberschaltung und eine Bestimmungsschaltung auf. Die Adreßspeicherschaltung speichert eine Defektadresse entsprechend einer defekten Speicherzelle. Die Treiberschal tung begrenzt einen wirksamen Speicherraum der Adreßspeicher schaltung gemäß einer Kapazität einer Speicherschaltung, die aus der Mehrzahl von Speicherschaltungen zu testen ist, und führt das Datenspeichern in die Adreßspeicherschaltung durch. Die Bestimmungsschaltung bestimmt, mit welcher der Ersatzspei cherzellenzeilen und der Ersatzspeicherzellenspalten die de fekte Zelle zu ersetzen ist gemäß einer Defektadresse, die in der Adreßspeicherschaltung gespeichert ist. Die Adreßspeicher schaltung speichert selektiv die Defektadresse, die sich von irgendeiner von bereits gespeicherten Defektzeilenadressen und Defektspaltenadressen unter sequentiell erfaßten Defektadres sen unterscheidet.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Adreßspeicherschaltung enthält bevorzugt eine Mehrzahl von CAM-Zellen (Inhaltsadressierbare Speicherzellen - Assoziativ speicher), die in einer Matrix angeordnet sind.

Weiter weist die Bestimmungsschaltung bevorzugt eine Mehrzahl von Ersetzungsbestimmungsabschnitten auf, die entsprechend zu den entsprechenden Sequenzen der Ersetzungsschritte vorgesehen sind. Jede der Sequenzen von Ersetzungsschritten entspricht einer Sequenz, bei der defekte Speicherzellenzeilen und defek te Speicherzellenspalten sequentiell mit Ersatzspeicherzellen zeilen und Ersatzspeicherzellenspalten in der Speicherschal tung ersetzt werden, die in der maximalen Zahl von Ersatzspei cherzellenzeilen und Ersatzspeicherzellenspalten unter der Mehrzahl von Speicherschaltungen enthalten sind.

Jede der Mehrzahl von Ersetzungsbestimmungsabschnitten weist eine Ersetzungssequenzbestimmungsschaltung und eine Bestim mungsschrittgrenzschaltung auf. Die Ersetzungssequenzbestim mungsschaltung bestimmt, ob eine Reparatur einer defekten Speicherzelle beendet ist, bevor ein letzter Schritt aus der Sequenz der Ersetzungsschritte erreicht ist. Die Bestimmungs schrittgrenzschaltung setzt selektiv einen der Ersetzungs schritte als den letzten Schritt gemäß der Zahl der Ersatz speicherzellenzeilen und der Ersatzspeicherzellenspalten, die zu der zu testenden Speicherschaltung gehören, aus der Mehr zahl von Speicherschaltungen.

Alternativ enthält die integrierte Halbleiterschaltungsvor richtung eine Mehrzahl von Auswahlschaltungen, die entspre chend zu der entsprechenden Mehrzahl von Speicherschaltungen vorgesehen sind und in Reihe miteinander geschaltet sind. Schreibdaten für eine zu testende Speicherschaltung aus der Mehrzahl von Speicherschaltungen werden von einer Selbsttest schaltung durch eine Schiebeoperation übertragen, die sequen tiell durch die Mehrzahl von Auswahlschaltungen geht.

Alternativ enthält die Redundanzersetzungstestschaltung bevor zugt: eine erste interne Adreßerzeugungsschaltung zum Erzeugen einer internen Adresse für eine Testoperation gemäß der Kapa zität eines Speicherzellenfeldes einer zu testenden Speicher schaltung aus der Mehrzahl von Speicherschaltungen. Jede Spei cherschaltung enthält: eine zweite interne Adreßerzeugungs schaltung, die eine interne Adresse für eine Testoperation auf einer Speicherschaltung synchron zu der ersten internen Adre ßerzeugungsschaltung auf der Grundlage eines Anfangswertes er zeugt, der von der Redundanzersetzungsschaltung gegeben wird.

Daher ist ein Vorteil der vorliegenden Erfindung der, daß auf einer integrierten Halbleiterschaltungsvorrichtung selbst eine Testschaltung mit einer Redundanzanalysefunktion integriert werden kann, die eine Erfassung einer defekten Speicherzelle und eine Redundanzanalyse über eine vergleichsweise kleine Schaltungsabmessung ausführen kann selbst in einem Fall, in dem Speicherkapazitäten einer Mehrzahl von Halbleiterspeicher schaltungen, die auf dem gleichen Chip gebildet sind, entspre chende Werte unterschiedlich voneinander aufweisen.

Ein anderer Vorteil der vorliegenden Erfindung ist der, daß auf einer integrierten Halbleiterschaltungsvorrichtung selbst gemäß einem der Ansprüche 3 und 7 eine Testschaltung mit einer Redundanzanalysefunktion integriert werden kann, die eine Er fassung einer defekten Speicherzelle und eine Redundanzanalyse auf einer vergleichsweisen kleinen Schaltungsabmessung ausfüh ren kann selbst in einem Fall, in dem Aufbauten der Redundanz speicherzellen, die in entsprechenden der Mehrzahl von Halb leiterspeicherschaltungen, die auf dem gleichen Chip inte griert sind, unterschiedlich voneinander gebildet sind.

Ein noch anderer Vorteil der vorliegenden Erfindung ist der, daß ein Schaltungsaufbau zum Liefern/Empfangen von Daten zwi schen einer Selbsttestschaltung und einer zu testenden Spei cherschaltung vereinfacht werden kann, wobei ermöglicht wird, daß die Chipfläche verringert wird.

Noch ein anderer Vorteil der Erfindung ist es, daß, da eine Adresse für einen Test von jeder einer Speicherzelle und einer Redundanzersetzungstestschaltung erzeugt wird, keine Notwen digkeit zum Übertragen einer Adresse von der Redundanzerset zungstestschaltung zu der Speicherzelle während des Test auf tritt, wodurch ermöglicht wird, daß die Testzeit abnimmt.

Weitere Merkmale, Zweckmäßigkeiten und Aufgaben der vorliegen den Erfindung werden ersichtlicher aus der folgenden Beschrei bung von Ausführungsbeispielen anhand der Figuren. Von den Fi guren zeigen:

Fig. 1 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrichtung 1000, die sich auf die vorliegende Erfindung bezieht;

Fig. 2 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues eines in Fig. 1 gezeigten DRAM-Kernes 100.1;

Fig. 3 ein schematisches Bild zum Beschreiben eines Aufbaues einer in Fig. 1 gezeigten einge bauten Selbsttestschaltung 300;

Fig. 4 ein konzeptionelles Bild zum Beschreiben der Erfassung von defekten Bit und einer Erset zungsoperation mit redundanten Speicherzel lenzeilen und redundanten Speicherzellen spalten;

Fig. 5 eine Tabelle, die eine Beziehung zwischen einer Ersetzungssequenz mit redundanten Zei len und redundanten Spalten und einer Erset zungsmöglichkeit zum Redundanzretten in ei nem Fall, in dem defekte Bit in der in Fig. 4 gezeigten Sequenz erfaßt werden, zeigt;

Fig. 6A-6C Darstellungen zum Beschreiben eines Konzep tes einer Testoperation über DRAM-Kernen mit entsprechenden Speicherkapazitäten unter schiedlich voneinander;

Fig. 7 ein schematisches Blockschaltbild, das ein herausgezogenes Teil einer Adreßersetzungs bestimmungseinheit ARD zeigt;

Fig. 8 ein Schaltbild, das einen Aufbau von CAM- Zellen in Speicherzellenspalten MCR11 und MCR12 zeigt;

Fig. 9 ein Zeitablaufdiagramm zum Beschreiben eines Betriebes einer CAM-Zelle;

Fig. 10 ein schematisches Blockschaltbild zum Be schreiben eines Gesamtaufbaues einer in Fig. 1 gezeigten eingebauten Redundanzanaly seschaltung 400;

Fig. 11 ein schematisches Bild, das ein CAM- Zellenfeld 4000 und Bitleitungstreiber- + S/A-Schaltungen 4020 und 4030 zeigt, die herausgezogen sind;

Fig. 12 ein Schaltbild zum Beschreiben eines Schal tungsaufbaues, der in einem Treiber/Lese verstärkerabschnitt 4020 V in der Bitlei tungstreiber- + S/A-Schaltung 4020 enthalten ist;

Fig. 13 ein Schaltbild zum Beschreiben eines Schal tungsaufbaues, der in einem Treiber/Lese verstärkerabschnitt 4020F in der Bitlei tungstreiber- + S/A-Schaltung 4020 enthalten ist;

Fig. 14 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues eines in Fig. 10 gezeigten Ersetzungsbestimmungsabschnittes 4100.1;

Fig. 15 ein schematisches Blockschaltbild zum Be schreiben einer in Fig. 14 gezeigten Aus wahlschaltung SEL1;

Fig. 16 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer in Fig. 15 gezeigten Verriegelungsschaltung LT451;

Fig. 17 ein Zeitablaufdiagramm zum Beschreiben eines Betriebes, wenn die Auswahlschaltung SEL ge mäß einem Steuersignal von einem Befehlsde koder 4010 eingestellt wird;

Fig. 18 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer in Fig. 1 gezeigten Flip-Flop-Schaltung 500.1;

Fig. 19 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer Auswahlschal tung 510.1;

Fig. 20 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer Auswahlschal tung 520.1;

Fig. 21 ein erstes Flußdiagramm zum Beschreiben des Betriebs einer eingebauten Selbsttestschal tung 300 und einer eingebauten Redundanzana lyseschaltung 400;

Fig. 22 ein zweites Flußdiagramm zum Beschreiben ei nes Betriebes der eingebauten Selbsttest schaltung 300 und der eingebauten Redundanz analyseschaltung 400;

Fig. 23 ein Zeitablaufdiagramm zum Beschreiben des Betriebes einer in Fig. 2 gezeigten Adre ßerzeugungsschaltung 34;

Fig. 24 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer Adreßerzeu gungsschaltung 330, eines Komparators 334 und eines Maximumadreßregisters 342;

Fig. 25 ein Zeitablaufdiagramm zum Beschreiben eines Betriebes der in Fig. 24 gezeigten Adreßer zeugungsschaltung 330;

Fig. 26 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrichtung 2000 einer zweiten Ausführungsform der vorliegenden Er findung;

Fig. 27 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues eines Schnittstel lenabschnittes 114 eines DRAM-Kernes in dem in Fig. 26 gezeigten Aufbau;

Fig. 28 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues von Schaltabschnit ten 116.1 bis 116.n, von lokalen Steuer schaltungen 118.1 bis 118.n und von Flip- Flop-Schaltungen 120.1 bis 120.n, die mit einander kombiniert sind;

Fig. 29 ein Zeitablaufdiagramm, wenn ein Test auf einem DRAM-Kern 100 ausgeführt wird;

Fig. 30 ein schematisches Blockschaltbild zum Be schreiben eines anderen Aufbaues des CRAM- Zellenfeldes 4000, das in der eingebauten Redundanzanalyseschaltung 400 enthalten sein kann;

Fig. 31 ein Bild, das konzeptmäßig einen Aufbau des in Fig. 30 gezeigten CAM-Zellenfeldes zeigt;

Fig. 32 ein Verdrahtungsmusterbild zum Beschreiben eines Aufbaues eines Teiles PA, der durch eine schwarze dicke Linie in dem in Fig. 31 gezeigten CAM-Feld eingekreist ist, auf eine detailliertere Weise;

Fig. 33 ein schematisches Blockschaltbild, das einen anderen Aufbau des CAM-Zellenfeldes 4000 zeigt;

Fig. 34 ein Bild, das konzeptmäßig einen Aufbau des in Fig. 33 gezeigten CAM-Feldes zeigt;

Fig. 35 ein Verdrahtungsmusterbild zum Beschreiben eines Aufbaues einer CAM-Zelle MC'n1 auf de tailliertere Weise;

Fig. 36 ein Verdrahtungsmusterbild, das einen Aufbau eines Grenzabschnittes zwischen einem CAM- Feld für eine Zeilenadresse und einem CAM- Feld für eine Spaltenadresse in dem in Fig. 34 gezeigten CAM-Feld zeigt;

Fig. 37 ein schematisches Blockschaltbild, das einen anderen Aufbau eines CAM-Feldes zeigt;

Fig. 38 ein Schaltbild, das einen Aufbau einer CAM- Zelle in dem in Fig. 37 gezeigten CAM-Feld zeigt;

Fig. 39 ein konzeptionelles Bild, das einen noch an deren Aufbau eines CAM-Zellenfeldes zeigt;

Fig. 40 ein Flußdiagramm, das einen anderen Bei spieltestbetrieb zeigt, der in einem einge bauten Selbsttest ausgeführt wird;

Fig. 41 ein Schaltbild zum Beschreiben eines anderen Aufbaues, der in dem Trei ber/Leseverstärkerabschnitt 4020V in der Bitleitungstreiber- + S/A-Schaltung 4020 enthalten ist;

Fig. 42 ein Schaltbild zum Beschreiben eines anderen Schaltaufbaues, der in dem Trei ber/Leseverstärkerabschnitt 4020F in der Bitleitungstreiber- + S/A-Schaltung 4020 enthalten ist;

Fig. 43 ein schematisches Blockschaltbild zum Be schreiben einer Testoperation auf einer in tegrierten Halbleiterschaltungsvorrichtung 8000, die mit einem DRAM-Kern 8010 und einer Logikschaltung 8020 integriert ist;

Fig. 44 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrichtung 8200, die mit einem eingebauten Selbst test/Redundanzsparanalyseabschnitt 8230 in tegriert ist; und

Fig. 45 ein schematisches Blockschaltbild zum Be schreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrichtung 8400, die mit einer Mehrzahl von DRAM-Kernen auf einem Chip integriert ist.

Erste Ausführungsform Aufbau einer integrierten Halbleiterschaltungsvorrichtung 1000

Fig. 1 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrich tung 1000, die sich auf die vorliegende Erfindung bezieht.

Es wird Bezug genommen auf Fig. 1, eine integrierte Halblei terschaltung 1000 enthält: n (n ist eine natürliche Zahl) DRAM-Kerne 100.1 bis 100.n; Logikschaltungen 200.1 bis 200.n zum Ausführen des Datenlieferns/Empfangens an/von den DRAM- Kernen 100.1 bis 100.n zum Ausführen einer Logikoperation; ei ne eingebaute Selbsttestschaltung 300 zum Ausführen eines ein gebauten Selbsttestes in jedem der DRAM-Kerne 100.1 bis 100.n; und eine eingebaute Redundanzanalyseschaltung 400 zum Analy sieren und Bestimmen, welche Redundanzrettung auf einem defek ten Bit ausgeführt werden soll, das in jedem der DRAM-Kerne 100.1 bis 100.n erfaßt wird, auf der Grundlage eines Testre sultates in der eingebauten Selbsttestschaltung 300, worin die Analyse für das Redundanzrettungsmittel eine Analyse ist, wie in jedem der DRAM-Kerne eine normale Speicherzellenzeile und eine normale Speicherzellenspalte, in denen jeweils ein defek tes Bit vorhanden ist, durch die Mehrzahl von Redundanzspei cherzeilen und die Mehrzahl von Redundanzspeicherspalten er setzt werden, um die normale Speicherzellenzeile und die nor male Speicherzellenspalte zu retten.

An die eingebaute Selbsttestschaltung 300 werden ein Rücksetz signal RST von einem externen Anschluß 12, ein Haupttakt MCLK von einem externen Anschluß 14 und ein Teststartbefehlssignal TS von einem externen Anschluß 16 gegeben. Weiter wird an die eingebaute Selbsttestschaltung 300 ein Datenlesebefehl RDC von einem externen Anschluß 20 zum Befehlen einer Leseoperation von Daten gegeben, die ein Redundanzanalyseresultat bezeich nen, nachdem eine Redundanzanalyse beendet ist. Die "Daten, die ein Redundanzanalyseresultat bezeichnen" bedeuten, um kon kret zu sein, Daten, die anzeigen, ob oder nicht eine Redun danzrettung möglich ist, Daten, die anzeigen, welche Adreß redundanzersetzung durchgeführt werden soll, wenn die Redun danzanalyse möglich ist, und andere Daten.

Andererseits wird von der eingebauten Selbsttestschaltung ein Testendsignal TE, das anzeigt, daß ein Test zu Ende ist, an den externen Anschluß 18 gegeben, Daten, die ein Redundanzana lyseresultat bezeichnen, werden an einen externen Anschluß 22 gegeben, und ein Datenfreigabesignal DE, das anzeigt, daß Da ten ein Redundanzanalyseresultat zeigen, werden an einen ex ternen Anschluß 24 ausgegeben.

Andererseits ist eine Datenhalteschaltung, die Daten hält, Da ten seriell verschiebt und an die Daten parallel eingegeben werden können, zum Beispiel eine Flip-Flop-Schaltung 500.1 ist zwischen dem DRAM-Kern 100.1 und der Logikschaltung 200.1 vor gesehen und steuert das Datenliefern/Empfangen zwischen dem DRAM-Kern 100.1 und der Logikschaltung 200.1.

Die Flip-Flop-Schaltungen 500.2 bis 500.n sind zwischen dem anderen DRAM-Kern 100.2 und der anderen Logikschaltung 200.2 und so weiter und schließlich zwischen dem DRAM-Kern 100.n und der Logikschaltung 200.n vorgesehen.

Datenfreigabesignale DE1 bis DEn werden von der eingebauten Selbsttestschaltung 300 zum Steuern der Dateneingabe/ausgabe der DRAM-Kerne 100.1 bis 100.n ausgegeben. Die Signale DE1 bis DEn werden an die Flip-Flop-Schaltungen 500.1 bis 500.n gelie fert.

Die Flip-Flop-Schaltungen 500.1 bis 500.n sind reihenmäßig miteinander verbunden und übertragen seriell ein Signal SDout, das von der eingebauten Selbsttestschaltung 300 gegeben wird, zum Halten des Signales bei einer Testoperation. Nachdem die so gehaltenen Daten an die DRAM-Kerne 100.1 bis 100.n von den Flip-Flop-Schaltungen 500.1 bis 500.n gegeben sind und die Testoperationen ausgeführt worden ist, werden Daten, die einem Testresultat entsprechen, wieder in den Flip-Flop-Schaltungen 500.1 bis 500.n gehalten. Wie später beschrieben wird, werden allgemein die DRAM-Kerne 100.1 bis 100.n sequentiell einer nach dem andern ausgewählt, und der ausgewählte DRAM-Kern ist ein Testobjekt.

Indem das getan wird, werden Daten, die dem Testresultat ent sprechen, das in den Flip-Flop-Schaltungen 500.1 bis 500.n ge halten wird, einer seriellen Schiebeoperation unterworfen ge mäß einer Steuerung von der eingebauten Selbsttestschaltung 300, und die Daten werden wiederum als Daten SDin an die ein gebaute Selbsttestschaltung 300 gegeben.

Um es genauer zu beschreiben, ein Modusbefehl MC zum Spezifi zieren eines Testoperationsmodus oder eines normalen Operati onsmodus wird an die Flip-Flop-Schaltungen 500.1 bis 500.n von der eingebauten Selbsttestschaltung 300 gegeben.

Wenn der Modusbefehl MC in einem aktiven Zustand ("H"-Pegel) ist, ist der Testoperationsmodus ausgewählt, und Daten, die an die Flip-Flop-Schaltungen 500.1 bis 500.n von der eingebauten Selbsttestschaltung 300 gegeben worden sind, werden an die DRAM-Kerne 100.1 bis 100.n geliefert. Weiterhin werden Daten, die an die Flip-Flop-Schaltungen 500.1 bis 500.n von den DRAM- Kernen 100.1 bis 100.n geliefert worden sind, seriell an die eingebaute Selbsttestschaltung 300 übertragen.

In einer Dauer, während der der Befehl MC in einem aktiven Zu stand ist, werden Signale, die durch Invertieren des Modusbe fehles MC in Invertern INV1 bis INVn erhalten werden, an die entsprechenden Logikschaltungen 200.1 bis 200.n geliefert zum Bewirken, daß die Logikschaltungen 200.1 bis 200.n in einem inaktiven Zustand gehalten werden.

Andererseits werden während einer Dauer, während der der Mo dusbefehl MC in einem inaktiven Zustand ("L"-Pegel) ist, das heißt während der normalen Betriebsperiode, Daten von den ent sprechenden Logikschaltungen 200.1 bis 200.n an die entspre chenden DRAM-Kerne 100.1 bis 100.n durch die Flip-Flop- Schaltungen 500.1 bis 500.n geliefert. Weiterhin werden Daten, die von den DRAM-Kernen 100.1 bis 100.n ausgegeben werden, an die entsprechenden Logikschaltungen 100.1 bis 100.n durch die Flip-Flop-Schaltungen 500.1 bis 500.n geliefert. Bei dem ge wöhnlichen Betrieb führen die Logikschaltungen 200.1 bis 200.n das Datenliefern/Empfangen an/von der Außenseite durch eine Anschlußgruppe 10 durch.

Ein Taktsignal CLK, das auf der Grundlage des Haupttaktsigna les MCLK erzeugt wird, wird an die Flip-Flop-Schaltungen 500.1 bis 500.n von der eingebauten Selbsttestschaltung 300 gelie fert zum Durchführen einer Zeitsteuerung bei der Datenschie beoperation und der Datenliefer/empfangsoperation.

Das Taktsignal CLK wird auch an die DRAM-Kerne 100.1 bis 100.n zum Steuern der Zeit bei der Befehlslieferung/empfang und der Zeit bei der Dateneingabe/ausgabe geliefert.

Die eingebaute Redundanzanalyseschaltung 400 empfängt das Taktsignal CLK von der eingebauten Selbsttestschaltung 300 zum Tätigwerden in Synchronisation mit dem Taktsignal CLK. Ein Steuersignal Ctl zum Steuern einer Redundanzanalysetätigkeit, die später beschrieben wird, ein Adreßsignal Add zum Spezifi zieren einer Speicherzelle in einem DRAM-Kern, der in einen eingebauten Selbsttest verwickelt ist, und ein Bestan den/Fehler-Signal P/F, das anzeigt, ob eine Speicherzelle ent sprechend dem Adreßsignal Add eine gute Zelle oder eine defek te Zelle als Resultat des eingebauten Selbsttestes ist, werden von der eingebauten Selbsttestschaltung 300 an die eingebaute Redundanzanalyseschaltung 400 geliefert.

Weiterhin werden Daten RD, die einem Redundanzanalyseresultat entsprechen, von der eingebauten Redundanzanalyseschaltung 400 an die eingebaute Selbsttestschaltung 300 geliefert, wie spä ter beschrieben wird.

Daten RD enthalten hierin Daten, die anzeigen, ob oder nicht Redundanzrettung möglich ist, Daten, die eine Adresse anzei gen, an der das Redundanzretten ausgeführt ist, und so weiter.

Aufbau des DRAM

Fig. 2 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues des in Fig. 1 gezeigten DRAM-Kernes 100.1.

Die Aufbauten der anderen DRAM-Kerne 100.2 bis 100.n sind grundsätzlich ähnlich zu dem DRAM-Kern 100.1 mit der Ausnahme einer Speicherkapazität, der Zahl der redundanten Speicherzel lenzeilen und der Zahl der redundanten Speicherzellenspalten.

Es wird Bezug genommen auf Fig. 2, der DRAM-Kern 100.1 ent hält: einen Befehlsdekoder 30, der ein Zeilenadreßstrobesignal RAS, ein Spaltenadreßstrobesignal CAS, ein Schreibfreigabesi gnal WE, einen Modusbefehl MC usw. empfängt, die von der Flip- Flop-Schaltung 500.1 geliefert werden, zum Erzeugen interner Signale; eine Adreßpufferschaltung 32, die in dem gewöhnlichen Betrieb Adreßsignale A0 bis Ai (i ist eine natürliche Zahl) empfängt, die von der Logikschaltung 200.1 durch die Flip- Flop-Schaltung 500.1 geliefert werden, zum Erzeugen entspre chender interner Adreßsignale; eine Adreßerzeugerschaltung 34, die ein internes Adreßsignal erzeugt zum Spezifizieren einer Adresse, an der Testdaten in einem Testbetrieb zu schreiben sind; und einen Schaltkreis 36 zum Empfangen einer Ausgabe von der Adreßpufferschaltung 32 und einer Ausgabe von der Adreßer zeugungsschaltung 34 zum selektiven Ausgeben der empfangenen Ausgaben, wobei er von dem Befehlsdekoder 30 gesteuert wird.

Der Befehlsdekoder 30 erzeugt hierin ein ACT-Signal zum Akti vieren einer Auswahloperation einer Speicherzelle, ein Signal READ, das eine Leseoperation spezifiziert, ein Signal WRITE zum Spezifizieren einer Schreiboperation, ein Signal PCG zum Spezifizieren einer Vorladeoperation und ein internes Signal zum Steuern des Schaltkreises 36. Gemäß den internen Steuersi gnalen werden Tätigkeiten der Schaltungen gesteuert, die mit einer Lesetätigkeit verknüpft sind, Schaltungen, die mit einer Schreibtätigkeit verknüpft sind, und Schaltungen, die mit ei ner Vorladetätigkeit verknüpft sind. Weiter erzeugt die Adre ßerzeugungsschaltung 34 ein internes Adreßsignal auf der Grundlage eines Zähltaktsignales UCCLK von der eingebauten Selbsttestschaltung 300 und wird als Reaktion auf ein Rück setzsignal RST zurückgesetzt.

Das interne Adreßsignal bedeutet interne Zeilenadreßsignale RA0 bis 9 und /RA0 bis 9, die komplementär zueinander sind, die aus den Zeilenadreßsignalen RA0 bis 9 erzeugt sind, und interne Spaltenadreßsignale CA0 bis 9 und /CA0 bis 9, die kom plementär zueinander sind, die aus Spaltenadreßsignalen CA0 bis 9 erzeugt sind.

Der DRAM-Kern 100.1 enthält weiter: ein Speicherzellenfeld 110 mit einer Mehrzahl von in einer Matrix angeordneten Speicher zelle MC. Eine Speicherzelle MC ist aus einem Kondensator (nicht gezeigt) zum Halten von Daten und einem Zugriffstransi stor GM (nicht gezeigt) aufgebaut, dessen Gate mit einer Wort leitung entsprechend einer jeden Zeile verbunden ist. In dem Speicherzellenfeld 110 ist eine Wortleitung WL für jede Zeile von Speicherzellen vorgesehen, und Bitleitungen BL und /BL sind für jede Spalte der Speicherzellen vorgesehen.

Weiterhin enthält das in Fig. 2 gezeigte Speicherzellenfeld 110: ein normales Speicherzellenfeld RMA; eine redundante Speicherzellenzeile (Ersatzzeile) SR und eine redundante Spei cherzellenspalte (Ersatzspalte) SC. Zum Beispiel sei angenom men, daß die Ersatzzeile SR zwei Ersatzzeilen SR1 und SR2 ent hält und die Ersatzspalte SC zwei Ersatzspalten SC1 und SC2 enthält. Die Zahl der Ersatzzeilen und der Ersatzspalten un terscheidet sich je nach dem DRAM-Kern.

Betrieb des DRAM-Kernes im gewöhnlichen Betriebsmodus

Bei dem gewöhnlichen Betrieb gibt, wie oben beschrieben wurde, der Schaltkreis 26 ein internes Zeilenadreßsignal und ein in ternes Spaltenadreßsignal von der Adreßpufferschaltung 32 ohne eine Änderung darin an einen Zeilenadreßdekoder 40 und einen Spaltenadreßdekoder 50 und einen Ersatzspaltendekoder 52 aus.

Der Zeilenadreßdekoder 40 enthält einen normalen Zeilenadreß dekoder 40R (nicht gezeigt), der ein Signal zum Auswählen einer Speicherzellenzeile in dem normalen Speicherzellenfeld erzeugt, und einen Ersatzzeilenadreßdekoder 40S (nicht ge zeigt), der den Betrieb des normalen Zeilenadreßdekoders 40R beendet zum Erzeugen eines Signales zum Auswählen einer Redun danzspeicherzelle in einer Ersatzzeile SR statt dessen, wenn ein internes Adreßsignal einer defekten Zeilenadresse ent spricht, die zuvor auf nichtflüchtige Weise programmiert wur de. Ähnlich zu diesem enthält der Spaltenadreßdekoder 50 einen normalen Spaltenadreßdekoder 50R (nicht gezeigt), der ein Si gnal zum Auswählen einer Speicherzellenspalte in den normalen Speicherzellenfeld erzeugt; und einen Ersatzspaltenadreßdeko der 50S (nicht gezeigt), der den Betrieb des normalen Spal tenadreßdekoders 50R beendet zum Erzeugen eines Signales zum Auswählen einer redundanten Speicherzellenspalte in einer Er satzspalte SC statt dessen, wenn ein internes Adreßsignal einer defekten Spaltenadresse entspricht, die zuvor auf eine nichtflüchtige Weise programmiert wurde.

Eine Wortleitungstreiberschaltung 42 verursacht einen Poten tialpegel einer Wortleitung, die gemäß eines Signales von dem Zeilenadreßdekoder 40 ausgewählt ist, auf einen aktiven Pegel.

Weiterhin liefert das Spaltenauswahlgatter 52 Daten von einer ausgewählten Speicherzellenspalte aus den Lesedaten, die aus einer Speicherzelle MC gelesen sind, die zu einer Speicherzel lenzeile (Wortleitung) gehört, durch die Bitleitungen BL und /BL, die von einem Leseverstärker 60 verstärkt sind, an einen Leseverstärker 70 bei der Lesetätigkeit. Die durch den Lese verstärker 70 verstärkten ausgelesenen Daten werden in einer Datenverriegelung 72 gespeichert und gehalten und danach an die Flip-Flop-Schaltung 500.1 als die Daten Dout in Synchroni sation mit dem Taktsignal CLK geliefert.

Andererseits werden bei der Schreibtätigkeit Schreibdaten, die von der Flip-Flop-Schaltung 500.1 als Daten Din geliefert wer den, gespeichert und gehalten in einer Datenverriegelung 82 in Synchronisation mit dem Taktsignal CLK und danach durch eine Schreibtreiberschaltung 80 verstärkt, so daß sie an das Spal tenauswahlgatter 52 durch die Schreibtreiberschaltung 80 ge liefert werden. Das Spaltenauswahlgatter 52 liefert die Schreibdaten an Bitleitungen BL und /BL einer ausgewählten Speicherzellenspalte zum Durchführen des Datenschreibens in eine Speicherzelle, die durch die Aktivierung einer Wortlei tung ausgewählt ist.

Betrieb des DRAM-Kernes im Testmodus

Weiterhin liefert der Schaltkreis 36 interne Adreßsignale, die in der Adreßerzeugungsschaltung 34 erzeugt sind, gemäß dem Taktsignal UCCLK an den Zeilenadreßdekoder 40 bzw. den Spal tenadreßdekoder 50, wobei interne Signale von der Adreßpuffer schaltung 32 nicht an dem Betrieb teilnehmen. Weiterhin sind Schreibdaten, die an die Datenverriegelung 82 eingegeben sind, kein Signal von der Logikschaltung 200.1, sondern Testschreib daten DT, die in der eingebauten Selbsttestschaltung 300 er zeugt werden.

Nachdem solch eine Schreibtätigkeit in dem Testbetrieb endet, wird ein Ausleseadreßsignal an den DRAM-Kern 100.1 von der eingebauten Selbsttestschaltung 300 zum Durchführen des Lesens von Daten geliefert, die sequentiell geschrieben worden sind. Die eingebaute Selbsttestschaltung 300 erfaßt sequentiell de fekte Speicherzellenpositionen in dem normalen Speicherzellen feld RMA gemäß den Vergleichsresultaten zwischen den ausgele senen Daten und dem erwarteten Datenwert Ext.DT. Die eingebau te Redundanzanalyseschaltung 400 bestimmt, durch welchen Er setzungsvorgang mit der Kombination zwischen der Ersatzzeile R und der Ersatzspalte SC eine Mehrzahl von defekten Zeilena dressen und eine Mehrzahl von defekten Spaltenadressen ent sprechend solcher Mehrzahl von defekten Speicherzellen geret tet werden können.

Wenn solch ein Lesebetrieb in dem Testbetrieb endet, speichern der Ersatzzeilendekoder 40S und der Ersatzspaltendekoder 50S Defektzeilenadressen und Defektspaltenadressen, die zu erset zen sind, auf nichtflüchtige Weise gemäß der Bestimmung der eingebauten Redundanzanalyseschaltung 400. Folglich gibt die eingebaute Selbsttestschaltung 300 solche Adressen aus, an de nen die Ersetzung durchgeführt werden sollte, an die Außensei te, nachdem der Testbetrieb endet. In diesem Fall kann ein Aufbau angenommen werden, bei dem ein externes Prüfgerät einen Befehl zum Reparieren einer Vorrichtung gemäß der Ersetzungs adressen ausgibt, die an die Außenseite ausgegeben sind, und die Reparaturvorrichtung führt das Durchtrennen von Schmelze lementen des Ersatzzeilendekoders 40S und des Ersatzspaltende koders 50S durch. Alternativ können der Ersatzzeilendekoder 40S und der Ersatzspaltendekoder 50S so aufgebaut werden, daß sie elektrisch schreibfreigebende, lesefreigebende nichtflüch tige Speicherelemente für Ersatzadressen enthalten, die von der eingebauten Selbsttestschaltung 300 angegeben sind.

Nachdem solch eine Redundanzanalyse, die von der eingebauten Selbsttestschaltung 300 und der eingebauten Redundanzanalyse schaltung 400 ausgeführt wird, endet, geht der Prozeß zu einer gewöhnlichen Lesetätigkeit und zu einer gewöhnlichen Schreib tätigkeit.

Gewöhnliche Tätigkeit nach Redundanzersetzung auf dem DRAM- Kern

Bei einer gewöhnlichen Lesetätigkeit und einer gewöhnlichen Schreibtätigkeit nach der Redundanzersetzung aktiviert der Wortleitungstreiber 42 selektiv eine entsprechende Wortleitung WL gemäß einer Ausgabe von dem Zeilendekoder 40, der eine in terne Zeilenadresse von der Adreßpufferschaltung 32 dekodiert hat. Zu dieser Zeit aktiviert der Ersatzzeilendekoder 40S eine Wortleitung WL der Ersatzzeile SR und gibt einen Befehl aus, keine Auswahltätigkeit auszuführen, an den normalen Zeilena dreßdekoder 40R, wenn eine defekte Zeilenadresse, die in nichtflüchtiger Weise gespeichert ist, und eine interne Zei lenadresse von dem Adreßpuffer miteinander übereinstimmen.

Andererseits dekodiert der Spaltenadreßdekoder 50 eine interne Spaltenadresse von der Adreßpufferschaltung 32 zum Aktivieren eines Spaltenauswahlsignales. Zu dieser Zeit aktiviert der Er satzspaltendekoder 50S ein Spaltenauswahlsignal entsprechend der Ersatzspalte SC und weist den normalen Spaltenadreßdekoder 50R an, keine Auswahltätigkeit auszuführen, wenn ein internes Spaltenadreßsignal von der Adreßpufferschaltung 32 mit einer defekten Spaltenadresse übereinstimmt, die in einer nicht flüchtigen Weise gespeichert ist.

Das Spaltenauswahlsignal wird an das Spaltenauswahlgatter 52 durch eine Spaltenauswahlleitung (nicht gezeigt) geliefert. Das Spaltenauswahlgatter 52 verbindet selektiv den Lesever stärker 60, der Daten auf den Bitleitungen BL und /BL ver stärkt, und den Leseverstärker 70 gemäß einem Spaltenauswahl signal.

Aufbau der eingebauten Selbsttestschaltung

Fig. 3 ist ein schematisches Bild zum Beschreiben eines Auf baues der in Fig. 1 gezeigten eingebauten Selbsttestschaltung 300.

Die eingebaute Selbsttestschaltung 300 enthält: einen BIST- Steuerabschnitt 310 zum Steuern einer eingebauten Selbsttest operation; einen eingebauten Redundanzanalysesteuerabschnitt 320 zum Steuern des Betriebes der eingebauten Redundanzanaly seschaltung 400; eine Adreßerzeugungsschaltung 330 zum Erzeu gen einer internen Adresse zum Durchführen eines eingebauten Selbsttestes gemäß dem Taktsignal UCCLK, das von dem BIST- Steuerabschnitt 310 geliefert wird; einen Parallel-Seriell- Umwandlungsabschnitt 340 zum Empfangen von Testdaten DT, die in dem BIST-Steuerabschnitt 310 erzeugt sind, und eines Be fehlssignales für einen Testbetrieb zum Umwandeln von paralle len Daten in serielle Daten und Ausgeben der seriellen Daten an die Flip-Flop-Schaltung 500.1; ein Maximaladreßregister 342 zum Halten der Maximaladresse eines DRAM-Kernes, der ein Ob jekt für einen eingebauten Selbsttest gemäß der Steuerung von dem BIST-Steuerabschnitt 310 wird; und einen Komparator 344 für eine Rücksetztätigkeit der Adreßerzeugungsschaltung 330 gemäß einem Vergleichsresultat zwischen einem internen Adreß signal, das in der Adreßerzeugungsschaltung 330 erzeugt ist, und der Maximaladresse, die in dem Maximaladreßregister 342 gehalten wird.

Der Modusbefehl MC und die Signale DE1 bis DEn (gemeinsam als DE(n)) werden von der BIST-Steuerschaltung an die Flip-Flop- Schaltungen 500.1 bis 500.n ausgegeben.

Das Taktsignal UCCLK wird von der Adreßerzeugungsschaltung 330 ausgegeben, wobei das Signal an die Adreßerzeugungsschaltung 34 in jedem der DRAM-Kerne 100.1 bis 100.n geliefert wird. Da her entspricht eine Adresse, die von der Adreßerzeugungsschal tung 330 erzeugt wird, und eine Adresse, die von der Adreßer zeugungsschaltung 34 erzeugt wird, der gleichen Adresse.

Die eingebaute Selbsttestschaltung 300 enthält weiter eine Schiebeverriegelungsschaltung 350 für Adreßdaten, die ein von einem DRAM-Kern ausgegebenen Befehl empfängt, der ein Objekt für den Test wird, bei einer Lesetätigkeit bei der Testopera tion, und einen erwarteten Datenwert Exp.DT für Schreibdaten von dem BIST-Steuerabschnitt 310 und empfängt weiter eine Adresse, an der eine Leseoperation entsprechend dem Befehl und dem erwarteten Datenwert auszuführen ist, von der Adreßerzeu gerschaltung 330 zum Speichern des Befehles, des erwarteten Datenwertes und der Adresse, wobei die Daten aufeinander bezo gen werden, und bewirkt eine sequentielle Schiebeoperation auf den Daten gemäß dem Taktsignal CLK; und einen Komparator 360, der seriell Abtastdaten Sout der Flip-Flop-Schaltung 500.n als SDin empfängt und ein Vergleichsresultat als erwarteten Daten wert Ext.DT von dem BIST-Steuerabschnitt 310 mit den Abtastda ten SDout als ein Bestanden/Fehlersignal P/F, wenn die Be fehlsdaten anzeigen, daß das Lesen von Daten aus einem DRAM- Kern, der ein Testobjekt ist, ausgeführt wird. Es sei ange merkt, daß zur gleichen Zeit, wenn das Bestanden/Fehlersignal P/F von dem Komparator 360 ausgegeben wird, das Adreßsignal Add ebenfalls an die eingebaute Redundanzanalyseschaltung 400 von der Schiebeverriegelungsschaltung 350 für Adreßdaten aus gegeben wird. Daher wird weder das Bestanden/Fehlersignal P/F noch das Adreßsignal Add von der eingebauten Selbsttestschal tung 300 ausgegeben, wenn die Befehlsdaten nicht anzeigen, daß Datenlesen von einem DRAM-Kern, der ein Objekt für den Test ist, ausgeführt wird.

Der eingebaute Selbstteststeuerabschnitt 310 empfängt das Haupttaktsignal MCLK zum Erzeugen des Taktsignales CLK und startet einen Testbetrieb gemäß dem Teststartsignal TS, wäh rend andererseits der Testbetrieb gemäß dem Rücksetzsignal RST beendet wird. In Zusammenhang mit dem Ende des Testbetriebes wird ein Testendsignal TE von dem eingebauten Selbstteststeu erabschnitt 310 ausgegeben.

Wenn weiterhin ein Datenlesebefehl von dem internen Anschluß 20 geliefert wird, gibt der eingebautes Selbstteststeuerab schnitt 310 Daten, die ein Redundanzanalyseresultat bezeich nen, das von dem eingebauten Redundanzanalyseabschnitt 400 ge liefert wird, und das Datenfreigabesignal DE, das anzeigt, daß die Daten des Analysesignales ausgegeben worden sind, wie spä ter beschrieben wird, aus.

Umriß der Operation der eingebauten Redundanzanalyseschaltung 400

Unten wird eine einfache Beschreibung eines Umrisses eines Prozesses gegeben, der durch die eingebaute Redundanzanalyse schaltung ausgeführt wird, bevor ein Aufbau der eingebauten Redundanzanalyseschaltung 400 beschrieben wird.

Fig. 4 ist ein konzeptionelles Bild zum Beschreiben der Er fassung von defekten Bit und einer Ersetzungstätigkeit durch redundante Speicherzellenzeilen und redundante Speicherzellen spalten in einem DRAM-Kern mit der größten Speicherkapazität unter den in Fig. 1 gezeigten DRAM-Kernen, zum Beispiel in dem DRAM 100.2.

Fig. 4 zeigt eine Anordnung von defekten Bit, die erfaßt wird als Resultat des Vergleiches von Daten, die sequentiell in Speicherzellen geschrieben und aus Speicherzellen gelesen sind in einem normalen Speicherzellenfeld 140 in dem DRAM-Kern 100.2 gemäß den Adreßsignalen, die von der Adreßerzeugungs schaltung 34 in dem DRAM-Kern 100.2 erzeugt sind, mit erwarte ten Werten. Es sei angenommen, daß defekte Bit, die durch schwarze Kreise in Fig. 4 bezeichnet sind, in aufsteigender Reihenfolge der an den schwarzen Kreisen angebrachten Nummer erfaßt werden.

Eine kurze Beschreibung wird einer Verarbeitungsprozedur des Ersetzens von defekten Bit gegeben, wie in Fig. 4 gezeigt ist, durch eine Ersatzzeile SR und eine Ersatzspalte SC:

Speicherzellen entsprechend der defekten Bit in Fig. 4 werden hier im folgenden als defekte Speicherzellen DBM1 bis DBM8 ge mäß der Reihenfolge bezeichnet, in der die defekten Zellen er faßt werden.

Zu dieser Zeit wird ein Fall betrachtet, bei dem der Erset zungsprozeß an defekten Adressen entsprechend den Speicherzel len durch zwei Ersatzzeilen SR1 und SR2 und zwei Ersatzspalten SC1 und SC2 ausgeführt wird. Der Fall wird in zwei Fälle auf geteilt, nämlich in dem alle defekten Speicherzellen gerettet werden und in dem nicht allen defekten Speicherzellen gerettet werden in Abhängigkeit davon, in welcher Reihenfolge normale Speicherzellenzeilen und normale Speicherzellenspalten ent sprechend den defekten Speicherzellen mit den Ersatzzeilen und den Ersatzspalten ersetzt werden.

Zum Beispiel in einem Fall, in dem defekte Speicherzellen DBM1 und DBM2 (mit einer gemeinsamen Zeilenadresse) durch eine Er satzzeile RA ersetzt werden, werden defekte Speicherzellen DBM5 und DBM6 (mit einer gemeinsamen Zeilenadresse) durch die Ersatzzeile Rb an zweiter Stelle ersetzt, während defekte Speicherzellen DBM3 und DBM7 (mit einer gemeinsamen Spaltena dresse) durch eine Ersatzspalte Ca an erster Stelle ersetzt werden und defekte Speicherzellen DBM4 und DBM8 (mit einer ge meinsamen Spaltenadresse) durch eine Ersatzspalte Cb an zwei ter Stelle ersetzt werden, können alle defekte Speicherzellen DBM1 bis DBM8 durch zwei Ersatzzeilen und zwei Ersatzspalten ersetzt werden.

In einem Fall jedoch, in dem der Ersetzungsprozeß sequentiell auf die folgende Weise vorgeht: die defekte Speicherzelle DBM1 wird zuerst durch die Ersatzspalte Ca ersetzt, die defekte Speicherzelle DBM2 wird als zweite durch die Ersatzspalte Cb ersetzt; und danach werden die defekten Speicherzellen DBM3 und DBM4, die danach erfaßt werden, durch die Ersatzzeile Ra an erster Stelle ersetzt, und die defekten Speicherzellen DBM5 und DBM6, die darauf folgend erfaßt werden, werden durch die Ersatzzeile Rb an zweiter Stelle ersetzt, können alle defekten Speicherzellen nicht durch die Ersetzung durch zwei Ersatzzei len und durch zwei Ersatzspalten gerettet werden.

Wie oben beschrieben wurde, treten bei der Verarbeitung, bei der defekte Speicherzellen sequentiell erfaßt werden und par allel die defekten Speicherzellen mit Ersatzzeilen und Ersatz spalten ersetzt werden, zwei Fälle auf, in denen alle defekten Speicherzellen gerettet werden und in denen all die defekten Speicherzellen nicht gerettet werden können in Abhängigkeit nicht nur von einer Verteilung der defekten Speicherzellen in einem normalen Speicherzellenfeld sondern auch davon, in wel cher Reihenfolge der Ersetzungsprozeß mit den Ersatzzeilen und den Ersatzspalten ausgeführt wird.

Die Zahl der Fälle in Kombination auf der Grundlage, in wel cher Reihenfolge die sequentiell erfaßten Speicherzellen durch zwei Ersatzzeilen und zwei Ersatzspalten ersetzt werden, be trägt 6, wie unten beschrieben wird, nämlich in Abhängigkeit davon, welcher Schritt einer Vierschrittsequenz als Positions reihenfolge bei dem Ersetzungsprozeß mit einer Ersatzzeile oder einer Ersatzspalte durchgeführt wird.

Definitionen in der folgenden Beschreibung sind derart, daß ein Fall, in dem die Ersetzung mit einer Ersatzzeile durchge führt wird, durch R bezeichnet wird, und ein Fall, in dem die Ersetzung mit einer Ersatzspalte durchgeführt wird, durch C bezeichnet wird.

Die Fälle sind:
Fall 1 ist R → R → C → C,
Fall 2 ist R → C → R → C,
Fall 3 ist R → C → C → R,
Fall 4 ist C → C → R → R,
Fall 5 ist C → R → C → R, und
Fall 6 ist C → R → R → C.

Das heißt, wenn bestimmt wird, welcher Schritt der vier Schritte als eine Position in der Reihenfolge bei dem Erset zungsprozeß durchgeführt wird, werden solche Kombinationen be stimmt, bei denen eine Gesamtzahl von solchen Kombinationen ₍₂₊₂₎C₂ = 4!/(2!×2!) = 6 beträgt, was die Zahl von Kombinationen in dem Fall ist, in dem zwei Objekte aus einer Gesamtheit von vier Objekten (einschließlich zwei Ersatzzeilen und zwei Er satzspalten) entnommen werden. Hierin bedeutet k!, wobei k ei ne natürliche Zahl ist, die Fakultät der natürlichen Zahl k.

Allgemeiner, wenn m Ersatzzeilen und n Ersatzspalten insgesamt als Objekte zur Verfügung stehen, von denen die Kombinationen betrachtet werden, beträgt eine Gesamtzahl solcher Kombinatio nen _(m+n)C_n = _(m+n)C_m = (m+n)!/m!×n!).

In einem Fall, in dem alle defekten Speicherzellen ersetzt werden und gerettet werden können durch zwei Ersatzzeilen und zwei Ersatzspalten, gibt es Sequenzen bei dem Ersetzungspro zeß, bei dem eine perfekte Rettung bei den oben beschriebenen Sequenzen ohne Fehler möglich ist.

Fig. 5 ist eine Tabelle, die eine Beziehung zwischen einer Ersetzungssequenz mit redundanten Zeilen und redundanten Spal ten und eine Ersatzmöglichkeit für redundante Rettung in dem Fall zeigt, in dem defekte Bit in der in Fig. 4 gezeigten Se quenz erfaßt werden.

Eine detaillierte Version der Beschreibung in Fig. 4 wird als konkrete Prozedur nun gegeben:

In Fig. 5 wird die Ersetzung durch eine redundante Zeile durch "R" und die Ersetzung durch eine redundante Spalte durch "C" bezeichnet. Das heißt, die Sequenzen der Ersetzung sind sechs Wege von "RRCC" bis "CRRC".

Es sei zum Beispiel ein Fall betrachtet, bei dem Ersetzungen von defekten Bit in der Sequenz "RRCC" gehen.

In diesem Fall bezeichnet das erste "R" der Sequenz "RRCC", daß die Zeilenadresse zu ersetzen ist. Wenn daher das defekte Bit 1 erfaßt wird, wird eine Ersetzung durch eine redundante Zeile Ra benötigt. In dem das getan wird, wird eine Zeilena dresse des defekten Bit 1 in dem eingebauten Redundanzanalyse abschnitt 400 gespeichert. Darauf folgend, wenn Defekt 2 er faßt wird, ist der Defekt 2 durch die redundante Zeile Ra ge rettet, da die Zeilenadresse des defekten Bit 2 die gleiche wie die des defekten Bit 1 ist. Daher wird keine neue Redun danzersetzung benötigt.

Wenn dagegen das defekte Bit 3 erfaßt wird, unterscheidet sich eine Zeilenadresse des defekten Bit 3 von jenen der Zeilena dresse der defekten Bit 1 und 2; somit muß das defekte Bit 3 durch die nächste redundante Speicherzelle Rb ersetzt werden. In dem dies getan wird, wird eine Zeilenadresse des defekten Bit 3 in dem eingebauten Redundanzanalyseabschnitt 400 gespei chert. Zu dieser Stufe sind alle Ersetzungsschritte bis "RR" der gesamten Sequenz in "RRCC" ausgeführt worden.

Wenn darauf folgend das defekte Bit 4 erfaßt wird, wird keine neue Ersetzung durchgeführt, da die Zeilenadresse des defekten Bit 4 die gleiche wie die des defekten Bit 3 ist, das bereits erfaßt worden ist.

Wenn dagegen das defekte Bit 5 erfaßt wird, sind eine Zeilena dresse und eine Spaltenadresse des defekten Bit 5 unterschied lich von all den Adressen der defekten Bit, die bereits erfaßt worden sind, daher muß eine Ersetzung mit einer redundanten Spalte Ca für das defekte Bit 5 durchgeführt werden. Durch diese Ersetzung wird die Spaltenadresse des defekten Bit 5 in den eingebauten Redundanzanalyseabschnitt 400 gespeichert. Zu dieser Stufe sind alle Ersetzungsschritte bis "RRC" der gesam ten Schrittsequenz "RRCC" ausgeführt worden.

Hierauf folgend, wenn das defekte Bit 6 erfaßt wird, unter scheidet sich eine Spaltenadresse des defekten Bit 6 von all den Zeilenadressen und den Spaltenadressen der defekten Bit, die bis jetzt in dem eingebauten Redundanzanalyseabschnitt 400 gespeichert worden sind; daher muß eine Ersetzung mit der nächsten redundanten Speicherzellenspalte Cb darauf ausgeführt werden. In diesem Schritt wird die Spaltenadresse des defekten Bit 6 in dem eingebauten Redundanzanalyseabschnitt 400 gespei chert. Wenn die oben beschriebene Prozedur realisiert ist, en den alle Ersetzungsschritte der Sequenz "RRCC".

Wenn ein anderes defektes Bit 7 erfaßt wird, unterscheidet sich die Adresse des defekten Bit 7 von jeglicher Zeilenadres se und Spaltenadresse von defekten Bit, die bereits erfaßt worden sind und die in dem eingebauten Redundanzanalyseab schnitt 400 gespeichert sind. Daher muß das defekte Bit 7 im wesentlichen mit einer redundanten Speicherzelle ersetzt wer den, aber die Zuordnung von Ersetzungsschritten zu allen red undanten Speicherzellenzeilen und redundanten Speicherzellen spalten ist beendet, so daß bestimmt wird, daß in einem Fall, in dem der Ersetzungsprozeß in der "RRCC"-Sequenz ausgeführt wird, nicht alle defekten Bit gerettet werden können.

Wie oben beschrieben wurde, muß in dem Fall, in dem alle de fekten Bit durch zwei redundante Speicherzellenzeilen und zwei redundante Speicherzellenspalten ersetzt werden können, minde stens eine Sequenz von Ersetzungsschritten, durch die all die defekten Bit gerettet werden können, unter den oben beschrie benen sechs Wegen der Kombinationen bei der Zuordnung der Er setzungsschritte vorhanden sein, was im folgenden eine "Ret tungslösung" genannt wird.

Wenn eine Schrittsequenz "RCCR" bei der Ersetzung angenommen wird gemäß von Prozeduren ähnlich zu der Sequenz "RRCC", ist zu verstehen, daß alle defekten Bit gerettet werden können.

Bei der in Fig. 1 gezeigten eingebauten Redundanzanalyse schaltung 400, bei der die Ersetzungsrettung durchgeführt wird mit zwei redundanten Speicherzellenzeilen und zwei redundanten Speicherzellenspalten, ist der Aufbau derart, daß die Bestim mungen parallel für all die oben beschriebenen sechs Wege der Kombinationen in Bezug darauf durchgeführt werden, ob das Red undanzretten möglich ist. Daher wird ein Bestimmungsresultat, ob oder nicht eine Rettungslösung zur Verfügung steht, zu der Zeit erhalten, wenn die Erfassung aller defekten Bit zu Ende ist.

Wie in Fig. 1 gezeigt ist, sind jedoch in der integrierten Halbleiterschaltungsvorrichtung 1000 eine Mehrzahl von DRAM- Kernen enthalten, die jeweils eine unterschiedliche Speicher kapazität aufweisen, und folglich unterscheiden sich die Zahl der redundanten Speicherzellenzeilen und der redundanten Spei cherzellenspalten voneinander.

In diesem Fall gibt es eine Forderung für einen anderen Prozeß in der eingebauten Redundanzanalyseschaltung 400.

Fig. 6A bis 6C sind Darstellungen zum Beschreiben eines Kon zeptes einer Testoperation auf DRAM-Kernen mit entsprechenden Speicherkapazitäten, die sich voneinander unterscheiden.

In einem Fall zum Beispiel in dem zwei redundante Speicherzel lenzeilen und eine redundante Speicherzellenspalte zur Verfü gung stehen, und wenn nur der erste bis dritte Schritt ausge führt wird und jede der drei Sequenzen "RRCC", "RCRC" und "CRRC" unter den oben beschriebenen sechs Wegen der Kombina tionen betrachtet werden, kann ein Prozeß entsprechend solch eines Redundantaufbaues erhalten werden.

Mit andern Worten, in einem Fall, in dem zwei redundante Spei cherzellenzeilen und zwei redundante Speicherzellenspalten zur Verfügung stehen und wenn weiter ein defektes Bit erfaßt wird, nachdem der letzte Schritt der sechs Kombinationen zu Ende ist, wird die Redundanzrettung in solchen Kombinationen als unmöglich bestimmt.

Fig. 6A ist eine Darstellung, die ein Konzept eines Prozesses zeigt, der in einem Fall durchgeführt wird, in dem zwei redun dante Speicherzellenzeilen und eine redundante Speicherzellen spalte zur Verfügung stehen. In diesem Fall wird, wenn ein de fektes Bit erfaßt wird, nachdem der dritte Schritt einer jeden der drei oben beschriebenen drei Kombinationen zu Ende ist, daß alle defekte Bit nicht mit irgendeiner der drei Kombina tionen gerettet werden können.

Daher wird, wie unten beschrieben wird, bei der vorliegenden Erfindung ein Aufbau angenommen, daß ein Schritt der Vier schrittsequenz als Position in der Reihenfolge bei dem Erset zungsprozeß, bei dem die Schrittersetzung beendet worden ist und die Bestimmung ausgeführt worden ist, ob oder nicht Redun danzrettung möglich ist, variabel ist gemäß einem Steuersignal Ctl, das von der eingebauten Selbsttestschaltung 300 an die eingebaute Redundanzanalyseschaltung 400 geliefert wird.

Fig. 6B zeigt eine Prozedur für die Redundanzersetzung für einen Fall, in dem eine redundante Speicherzellenzeile und zwei redundante Speicherzellenspalten zur Verfügung stehen. In diesem Fall, wenn ein zu rettendes defektes Bit weiter erfaßt wird, nachdem der dritte Schritt einer jeden der Kombinations sequenzen von "RCCR", "CCRR" und "CRCR" endet, wird bestimmt, daß Redundanzretten unmöglich ist.

Fig. 6C zeigt eine Prozedur in einem Fall, in dem eine redun dante Speicherzellenzeile und eine redundante Speicherzellen spalte zur Verfügung stehen.

In Fig. 6C wird in einem Fall, in dem, wenn der zweite Schritt in jeder der Sequenzen von "RCRC" und "CRCR" beendet ist, ein zu rettendes Bit weiter erfaßt, es wird bestimmt, daß Redundanzrettung unmöglich ist.

Aufbau der eingebauten Redundanzanalyseschaltung 400

Fig. 7 ist ein schematisches Blockschaltbild, das ein heraus gezogenes Teil einer Adreßersetzungsbestimmungseinheit ARD zeigt, das eine Bestimmung durchführt, ob oder nicht eine Red undanzrettung, wie sie in Fig. 5 und 6 beschrieben ist, in der eingebauten Redundanzanalyseschaltung 400 möglich ist.

Bei der in Fig. 7 gezeigten Adreßersetzungsbeurteilungsein heit ARD sind 6A bis 6C Abschnitte, die parallel arbeiten, derart zur Verfügung, daß die oben beschriebenen sechs Wege von Kombinationen parallel bestimmt werden können.

Es wird Bezug genommen auf Fig. 7, die Adreßersetzungsbestim mungseinheit ARD enthält: einen ersten bis sechsten Erset zungsbestimmungsabschnitt 4100.1 bis 4100.6 zum Bestimmen, ob oder nicht Rettung durch Ersetzen von defekten Bit möglich ist, wenn die Ersetzungsverarbeitung für die defekten Bit ent sprechend jedem der obigen sechs Fälle von Fall 1 bis Fall 6 ausgeführt wird.

Die Adreßersetzungsbestimmungseinheit ARD enthält weiter: Zei lenadreßspeicherabschnitte RM1 bis RM6, die jeweils zwei Er satzzeilen und Zeilenadressen speichern, an denen Ersetzung ausgeführt wird; und Spaltenadreßspeicherabschnitte CM1 bis CM6 zum Speichern zweier Ersatzspalten und Spaltenadressen, an denen Ersetzung durchgeführt wird, wobei beide dem ersten bis sechsten Ersetzungsbestimmungsabschnitt 4100.1 bis 4100.6 ent sprechen.

Bei dem oben beschriebenen Fall 1 zum Beispiel, sind ein Zei lenadreßspeicherabschnitt RM1 und ein Spaltenadreßspeicherab schnitt CM1 entsprechend dem ersten Ersetzungsbestimmungsab schnitt 4100.1 vorgesehen, der zum Verarbeiten ausgelegt ist, bei der die Ersetzung mit einer Ersatzspalte kontinuierlich zweimal direkt nach der Ersetzung mit einer Ersatzspalte aus geführt ist, zweimal in aufeinanderfolgend ausgeführt wird.

Der Zeilenadreßspeicherabschnitt RM1 enthält: eine Speicher zellenzeile MCR11 zum Speichern einer Zeilenadresse, die durch die erste Ersatzzeile Ra zu ersetzen ist; und eine Speicher zellenspalte MCR12 zum Speichern einer Zeilenadresse, die durch die zweite Ersatzzeile Rb zu ersetzen ist.

Andererseits enthält der Spaltenadreßspeicherabschnitt CM1: eine Speicherzellenspalte MCC11 zum Speichern einer Spaltena dresse, die durch die erste Ersatzspalte Ca zu ersetzen ist; und eine Speicherzellenspalte MCC12 zum Speichern einer Spal tenadresse, die durch die zweite Ersatzspalte Cb zu ersetzen bestimmt ist.

Da der erste Ersetzungsbestimmungsabschnitt 4100.1 dem oben beschriebenen Fall 1 entspricht, bestimmt der erste Erset zungsbestimmungsabschnitt 4100.1 sequentiell, ob oder nicht ein internes Adreßsignal in eine Speicherzellenspalte zu einer Zeit geschrieben ist, wenn das Bestanden/Fehlersignal P/F die Speicherzellenspalten MCR11 und MCR12 in dem entsprechenden Zeilenadreßspeicherabschnitt RM1 aktiviert, und die Speicher zellenspalten MCC11 und MCC12 in dem entsprechenden Spaltena dreßspeicherabschnitt CM1 in der Reihenfolge davon.

Vorladeschaltungen CPR11, CPR12, CPC11 und CPC12 sind entspre chend zu den entsprechenden Speicherzellenspalten MCR11, MCR12, MCC11 und MCC12 vorgesehen. Die Vorladeschaltungen CPR11 bis CPC12 laden Koinzidenzbestimmungsleitungen ML, die entsprechend den Spalten MCR11 bis MCC12 vorgesehen sind, auf den "H"-Pegel gemäß einem Signal PCG vor.

Speicherzellenspalten MCR11 und MCR12 sind entsprechend zu 10 Paaren von internen Zeilenadreßsignalen mit einem Paar von Si gnalen RA0 und /RA0, . . ., einem Paar von Signalen RA9 und /RA9 vorgesehen und enthalten CAM-Zellen zum Speichern von Pegeln der internen Zeilenadreßsignale.

Auf ähnliche Weise sind Speicherzellenspalten MCC11 und MCC12 entsprechend für 10 Paare von internen Spaltenadreßsignalen mit einem Paar von Signalen CA0 und /CA0, . . ., einem Paar von Signalen CA9 und /CA9 vorgesehen und enthalten CAM-Zellen zum Speichern von Pegeln der internen Spaltenadreßsignale.

Jede der CAM-Zellen in dem Zeilenadreßspeicherabschnitt RM1 und dem Spaltenadreßspeicherabschnitt CM1 speichert einen Pe gel eines entsprechenden internen Zeilenadreßsignales oder ei nes entsprechenden internen Spaltenadreßsignales als Reaktion auf den Übergang einer Schreibaktivierungsleitung TWL auf ei nen aktiven Pegel ("H"-Pegel) gemäß einem Befehl von einem entsprechenden Ersetzungsbestimmungsabschnitt 4100.1.

Einerseits hält eine Koinzidenzbestimmungsleitung ML, die zu vor auf den "H"-Pegel vorgeladen ist, den "H"-Pegel, wenn ein Pegel eines Adreßsignales, das bereits in einer entsprechenden Speicherzellenspalte gespeichert ist, mit einem Pegel eines internen Zeilenadreßsignales RA0 und /RA0 bis RA9 und /RA9 oder einem internen Spaltenadreßsignal CA0 und /CA0 bis CA9 und /CA9 übereinstimmt, die an die Adreßersetzungsbestimmungs einheit ARD zu der Zeit geliefert werden, wenn die Koinzidenz bestimmungsleitung ML vorgeladen wird. Wenn andererseits keine Übereinstimmung auftritt, geht der Pegel der Koinzidenzbestim mungsleitung ML auf "L".

Weiterhin sind Flip-Flop-Schaltungen SFR11, SFR12, SFC11 und SFC12 entsprechend zu den entsprechenden Speicherzellenspalten MCR11, MCR12, MCC11 und MCC12 vorgesehen. Die Pegel der Flip- Flop-Schaltungen SFR11 bis SFC12 werden durch ein Rücksetzsi gnal RST vor dem Start der Testoperation zurückgesetzt, und sie werden als Reaktion auf den Übergang der Schreibauswahl leitung TWL einer entsprechenden Speicherzellenspalte auf ei nen aktiven Zustand ("H"-Pegel) gesetzt.

Der zweite Ersetzungsbestimmungsabschnitt 4100.2 entspricht dem Fall 2 und enthält: einen Zeilenadreßspeicherabschnitt RM2 und einen Spaltenadreßspeicherabschnitt CM2, die entsprechend der Verarbeitung der Ersetzung mit Ersatzzeilen und der Erset zung mit Ersatzspalten vorgesehen sind, die abwechselnd ausge führt werden. Der zweite Ersetzungsbestimmungsabschnitt 4102 bestimmt sequentiell, ob oder nicht ein entsprechendes inter nes Adreßsignal in eine Speicherzellenspalte geschrieben wird zu jeder Zeit, wenn das Bestandene/Fehlersignal P/F Speicher zellenspalten MCC21 und MCC22 in dem entsprechenden Zeilena dreßspeicherabschnitt RM2 und Speicherzellenspalten MCR22 und MCC22 in dem entsprechenden Spaltenadreßspeicherabschnitt CM2 in der Reihenfolge davon aktiviert. Der andere Aufbau ist ähn lich zu dem Aufbau des ersten Ersetzungsbestimmungsabschnitt 4100.1.

Der dritte bis sechste Ersetzungsbestimmungsabschnitt 4103 bis 4106 weisen Aufbauten ähnlich zu dem Aufbau des Ersetzungsbe stimmungsabschnittes 4101 mit der Ausnahme auf, daß eine ent sprechende Speicherzellenspalte und eine Reihenfolge, in der das Schreiben in die Speicherzellenspalten durchgeführt wird, sich gemäß Fall 3, . . . oder Fall 6 unterscheiden. Daher wird die Beschreibung davon hier nicht wiederholt.

Die Beschreibung wird nun in Hinblick auf einen Umriß einer Operation eines Ersetzungsbestimmungsabschnittes 4101 mit dem obigen Aufbau gegeben.

Das heißt, der erste Ersetzungsbestimmungsabschnitt 4100.1 lädt zuerst eine Koinzidenzbestimmungsleitung ML einer jeden der Speicherzellenspalten MCR11, MCR12, MCC11 und MCC12 auf den "H"-Pegel zu der Zeit auf, wenn das Bestanden/Fehlersignal P/F aktiv wird. Wenn ein erstes defektes Bit nach dem Aufladen erfaßt wird, gehen alle Koinzidenzleitungen ML auf den "L"- Pegel. Als Reaktion darauf treibt der erste Ersetzungsbestim mungsabschnitt 4100.1 die Schreibauswahlleitung TWL der Spei cherzellenspalte MCR11 auf einen aktiven Zustand. Dadurch wird ein Pegel der Flip-Flop-Schaltung SF11 entsprechend der Spei cherzellenspalte MCR11 gesetzt und gehalten als Daten, daß Schreiben eines Adreßsignales in die Speicherzellenspalte MCR11 ausgeführt worden ist.

Hierauf folgend, wenn das Bestanden/Fehlersignal P/F wieder aktiv wird, führt jede CAM-Zelle den Vergleich zwischen einer internen Zeilenadresse, die in der Speicherzellenspalte MCR11 gehalten wird, und einer internen Zeilenadresse an diesem Punkt im Pegel durch, und ein Pegel der Koinzidenzbestimmungs leitung ML der Speicherzellenspalte MCR11 wird entsprechend dem Vergleichsresultat davon getrieben. Als Reaktion darauf führt der erste Ersetzungsbestimmungsabschnitt 4100.1 keine Aktivierung der Speicherzellenspalte MCR12 durch, wenn eine interne Zeilenadresse, die bereits in der Speicherzellenspalte MCR11 gehalten wird, und eine interne Zeilenadresse, die einer defekten Speicherzelle entspricht, die neu erfaßt worden ist, miteinander übereinstimmen.

Im Gegensatz dazu, wenn die interne Zeilenadresse, die bereits in der Speicherzellenspalte MCR11 gespeichert ist, und die in terne Zeilenadresse entsprechend dem neu erfaßten defekten Bit nicht miteinander übereinstimmen, treibt der erste Ersetzungs bestimmungsabschnitt 4100.1 die Schreibauswahlleitung TWL der Speicherzellenspalte MCR12, die an zweiter Stelle aktiviert wird, in einen aktiven Zustand.

Nicht nur wird die interne Zeilenadresse, die einem neu erfaß ten defekten Bit entspricht, in die Speicherzellenspalte MCR12 an zweiter Stelle geschrieben, sondern auch wird ein Pegel der Flip-Flop-Schaltung SFR12 entsprechend der Speicherzellenspal te MCR12 in einen gesetzten Zustand versetzt.

Danach werden auf ähnliche Weise jedesmal, wenn defekte Bit sequentiell erfaßt werden, Speicherzellenspalten sequentiell aktiviert gemäß der Schrittsequenz des Falles 1, dem der erste Ersetzungsbestimmungsabschnitt 4101 entspricht, wenn eine in terne Zeilenadresse oder eine interne Spaltenadresse, die be reits in einer Speicherzellenspalte gehalten werden, nicht mit einer internen Zeilenadresse oder einer internen Spaltenadres se übereinstimmen, die einer neu erfaßten defekten Speicher zelle entsprechen, jedesmal wenn die defekte Speicherzelle se quentiell erfaßt wird.

Andererseits führt der erste Ersetzungsbestimmungsabschnitt 4101.1 die Aktivierung einer Speicherzellenspalte entsprechend einer nächsten Runde nicht durch, wenn eine interne Zeilena dresse oder eine interne Spaltenadresse, die bereits in einer Speicherzellenspalte gehalten wird, mit einer internen Zei lenadresse oder einer internen Spaltenadresse übereinstimmt, die einer neu erfaßten defekten Speicherzelle entspricht.

Wenn schließlich normale Speicherzellen bei einem eingebauten Test untersucht werden und wenn weiter eine interne Zeilena dresse und eine interne Spaltenadresse von jeder defekten Speicherzelle, die aufeinanderfolgend erfaßt sind, mit einer internen Zeilenadresse und einer internen Spaltenadresse über einstimmen, die bereits in dem Zeilenadreßspeicherabschnitt MR1 und dem Spaltenadreßspeicherabschnitt CM1 gespeichert sind, wird bestimmt, daß alle defekten Speicherzellen durch Ersetzen der defekten Speicherzellen durch Ersatzteilen oder Ersatzspalten gerettet werden können in der Sequenz, die dem ersten Ersetzungsbestimmungsabschnitt 4101 entspricht. Das Be stimmungsresultat wird an die eingebaute Selbsttestschaltung 300 von der Adreßersetzungsbestimmungseinheit ARD als Repara turfehlersignal RF1 gesendet.

Wie oben beschrieben wurde, sind Aufbauten ähnlich zu dem, der den ersten Ersetzungsbestimmungsabschnitt 4101, den Zeilena dreßspeicherabschnitt RM1 und den Spaltenadreßabschnitt CM1, die dazu entsprechen, enthalten, entsprechend für den zweiten Ersetzungsbestimmungsabschnitt 4100.2 bis zu dem sechsten Er setzungsbestimmungsabschnitt 4100.6 vorgesehen. Zusätzlich da zu entsprechen der zweite Ersetzungsbestimmungsabschnitt 4100.2 bis zu dem sechsten Ersetzungsbestimmungsabschnitt 4100.6 den Fällen 2 bis 6, und folglich aktivieren die Erset zungsbestimmungsabschnitte sequentiell Speicherzellenspalten von Zeilenadreßspeicherabschnitten und Speicherzellenspalten von Spaltenadreßspeicherabschnitten gemäß den entsprechenden Sequenzen.

Wenn daher das Retten von defekten Speicherzellen in einem normalen Speicherzellenfeld 100R mit Ersatzzeilen und Ersatz spalten durchgeführt werden kann, hält mindestens eines der Reparaturfehlersignale RF1 bis RF6 von dem ersten Ersetzungs bestimmungsabschnitt 4100.1 bis zu dem sechsten Ersetzungsbe stimmungsabschnitt 4100.6 einen inaktiven Zustand ("L"-Pegel) selbst zu einer Zeit, wenn die letzte defekte Speicherzelle erfaßt worden ist.

Nachdem der Testbetrieb endet, werden eine interne Zeilena dresse und eine interne Spaltenadresse, die in einem Zeilena dreßspeicherabschnitt und einem Spaltenadreßspeicherabschnitt entsprechend einem Ersetzungsbestimmungsabschnitt gehalten werden, dessen Reparaturfehlersignal in einem inaktiven Zu stand ist, durch die eingebaute Selbsttestschaltung 300 ausge lesen. Eine Zeilenadresse und eine Spaltenadresse, die zu er setzen sind, können in einen Ersatzzeilenadreßdekoder 40S und einen Ersatzspaltenadreßdekoder 50S gemäß dem internen Zei lenadreßsignal und dem internen Spaltenadreßsignal program miert werden, die auf diese Weise ausgelesen werden.

Fig. 8 ist ein Schaltbild, das einen Aufbau von CAM-Zellen in den in Fig. 7 gezeigten Speicherzellenspalten MCR11 und MCR12 zeigt. Die Aufbauten der CAM-Zellen in den anderen Speicher zellenspalten sind ähnlich zu den in Fig. 8 gezeigten MCR11 und MCR12.

Eine CAM-Zelle enthält: eine Adreßbitleitung CBL1 zum Übertra gen eines internen Adreßsignales RA9 (allgemein eines internen Zeilenadreßsignales RAi oder eines internen Spaltenadreßsi gnals CAi, worin i eine natürliche Zahl ist); ein Speicherele ment BSE, das aus zwei Invertern INV1 und INV2 zusammengesetzt ist; einen N-Kanalzugriffstransistor TA1 zum Verbinden eines Speicherknotens n1 des Speicherelementes BSE und einer Adreß bitleitung CBL1 gemäß einem Pegel einer Signalleitung TWL; ei ne Adreßbitleitung /CBL1 zum Übertragen des Adreßsignales RA9 und der komplementären internen Adresse /RA9 (allgemein ein internes Zeilenadreßsignal /RAi oder internes Spaltenadreßsi gnal /CAi), einen N-Kanalzugriffstransistor TA2 zum Verbinden eines Speicherknotens n2 des Speicherelementes BSE und einer Adreßbitleitung /CBL1 gemäß einem Pegel der Signalleitung TWL; N-Kanaltransistoren T11 und T12, die in Reihe zwischen der Ko inzidenzerfassungsleitung ML und dem Massepotential geschaltet sind; und Transistoren T13 und T14, die in Reihe zwischen der Koinzidenzerfassungsleitung ML und dem Massepotential geschal tet sind.

Das Gate des Transistors T11 ist mit der Adreßbitleitung CBL verbunden, und das Gate des Transistors T12 ist mit dem Spei cherknoten n2 des Speicherelementes BSE verbunden.

Das Gate des Transistors T13 ist mit dem Speicherknoten 98154 00070 552 001000280000000200012000285919804300040 0002010160092 00004 98035n1 des Speicherelementes BSE verbunden, und das Gate des Transistors T14 ist mit der Adreßbitleitung /BL1 verbunden.

Das heißt, das Speicherelement BS1 ist mit den Adreßbitleitun gen CBL1 und /CBL1 gemäß der Aktivierung der Schreibauswahl leitung TWL verbunden. Wenn andererseits Daten in dem Spei cherelement BSE gehalten werden und das inteane Adreßsignal auf der Adreßbitleitung CBL1 oder /CBL1 nicht miteinander übereinstimmen, wird die Koinzidenzerfassungsleitung ML durch die Verbindung der Koinzidenzerfassungsleitung ML mit dem Mas sepotential durch eine Route entladen, die die Transistoren T11 und T12 oder die Transistoren T13 und T14 enthält.

Fig. 9 ist ein Zeitablaufdiagramm zum Beschreiben der Opera tion einer in Fig. 7 und 8 beschriebenen CAM-Zelle.

In Fig. 9 sind Operationen von Speicherzellenspalten MCR11 und MCR12 gezeigt, die aus der in Fig. 7 gezeigten CAM-Zelle herausgezogen sind.

Weiter wird in Fig. 9 angenommen, daß die Speicherzellenspal te MCR11 eine Zeilenadresse B1 in einer vorherigen Tätigkeit darin gespeichert aufweist.

An der steigenden Flanke des Taktsignales CLK zu einem Zeit punkt t1 werden eine Adresse A1, an der der eingebaute Selbst test ausgeführt wird, und ein Bestanden/Fehlersignal P/F, das ein Resultat eines eingebauten Selbsttestes ausdrückt, an eine CAM-Zelle von der eingebauten Selbsttestschaltung 300 gesen det. Hier wird angenommen, daß das Bestanden/Fehlersignal P/F auf dem "H"-Pegel ist, das ein defektes Bit an den Zeitpunkt t1 zeigt, das dem entspricht, daß ein an der Zeilenadresse A1 getestetes Bit ein defektes Bit ist, als Resultat des einge bauten Selbsttestes.

Hierauf folgend geht das Vorladesignal PCG als ein Puls auf den "H"-Pegel, und ein Pegel auf der Koinzidenzerfassungslei tung ML der Speicherzellenspalte MCR11 wird auf den "H"-Pegel vorgeladen.

Nach der Deaktivierung des Vorladesignales PCG geht ein Pegel auf der Koinzidenzerfassungsleitung ML der Speicherzellenspal te MCR11 auf den "L"-Pegel, da die bereits in einer Speicher zellenspalte gespeicherte Adresse B1 und eine einem defekten Bit entsprechende Adresse A1, daß zu dieser Zeit erfaßt worden ist, nicht miteinander übereinstimmen.

Als Reaktion darauf wird die Wortleitung TWL der Speicherzel lenspalte MCR12 auf den "H"-Pegel aktiviert und die Adresse A1 in die Speicherzellenspalte MCR12 gespeichert.

Darauf folgend geht ein Pegel der Wortleitung TWL in einen in aktiven Zustand als Reaktion auf die Aktivierung des Taktsi gnales CLK zu dem Zeitpunkt t2. Es sei angenommen zu dieser Zeit, daß B1 als eine Adresse eines Testobjektes von der ein gebauten Selbsttestschaltung 300 zu der eingebauten Redundanz analyseschaltung 400 gesendet wird, wobei eine Speicherzelle für ein Testobjekt ebenfalls ein defektes Bit ist und das Be standen/Fehlersignal P/F auf dem "H"-Pegel ist.

Als Reaktion darauf, daß das Vorladesignal PCG wieder auf den "H"-Pegel geht, geht die Koinzidenzerfassungsleitung ML der Speicherzellenspalte MCR11 wieder auf den "H"-Pegel.

In diesem Fall ist die von der eingebauten Selbsttestschaltung 300 gelieferte Adresse B1 die gleiche, die bereits in der Speicherzellenspalte MCR11 gespeichert ist; daher hält der Pe gel der Koinzidenzerfassungsleitung ML entsprechend der Spei cherzellenspalte MCR11 auch den "H"-Pegel, nachdem das Vorla designal PCG auf den "L"-Pegel geht.

Folglich wird keine Schreibtätigkeit für eine CAM-Zelle für das Adreßsignal B1 ausgeführt.

Auf ähnliche Weise wird, wenn neu ein defektes Bit erfaßt wird mit einer Zeilenadresse und einer Spaltenadresse, die sich von entsprechenden Adressen von zuvor erfaßten defekten Bits un terscheiden, Schreiben einer Adresse in die entsprechende Speicherzellenspalte ausgeführt gemäß einer entsprechenden Er setzungssequenz, zum Beispiel der Sequenz von R → R → C → C.

Der Betrieb der CAM-Zellen in den anderen Speicherzellenspal ten ist ähnlich zu dem oben beschriebenen.

Fig. 10 ist ein schematisches Blockschaltbild zum Beschreiben eines Gesamtaufbaues einer in Fig. 1 gezeigten eingebauten Redundanzschaltung 400.

Bei der obigen Beschreibung wird der Aufbau aufgenommen, bei dem die Bestimmung einer Möglichkeit des Rettens durch Redun danzersetzung ausgeführt wird mit der maximalen Zahl von Er satzzeilen und der maximalen Zahl von Ersatzspalten (in der obigen Beschreibung sind zwei Ersatzzeile und zwei Ersatz spalten als die maximalen Zahlen verfügbar). In der folgenden Beschreibung wird ein Aufbau aufgenommen, bei dem die Bestim mung der Rettungsmöglichkeit durch Redundanzersetzung durchge führt wird mit weniger als der maximalen Zahl von Ersatzzeilen und weniger als der maximalen Zahl von Ersatzspalten.

Die eingebaute Redundanzanalyseschaltung 400 enthält ein CAM- Zellenfeld 4000 zum Speichern einer Adresse einer normalen Speicherzelle, an der die Redundanzersetzung ausgeführt wird; einen Befehlsdekoder 4010, der ein Steuersignal Ctl von der eingebauten Selbsttestschaltung 300 in Synchronisation mit dem Taktsignal CLK von der eingebauten Selbsttestschaltung 300 empfängt; eine Bitleitungstreiber- + Leseverstärkerschaltung (hier im folgenden als Bitleitungstreiber- + S/A-Schaltung be zeichnet) 420, die gemäß der Einstellung auf eine Weise tätig ist, die konsistent mit der Steuerung von dem Befehlsdekoder 4010 ist, ein Zeilenadreßsignal TRAin einer normalen Speicher zelle empfängt, die ein Testobjekt ist, das von der eingebau ten Selbsttestschaltung 300 geliefert wird zum Treiben und Verstärken eines Bitleitungspotentiales des CAM-Zellenfeldes 400, und eine Zeilenadresse, die als ein Signal TRAout gespei chert ist, an die eingebaute Selbsttestschaltung 300 in einer Lesetätigkeit von dem CAM-Zellenfeld 4000 ausgibt; eine Bit leitungstreiber- + S/A-Schaltung 4030, die gemäß der Einstel lung auf eine Weise tätig ist, die konsistent ist mit der Steuerung von dem Befehlsdekoder 4010, ein Spaltenadreßsignal TCAin einer normalen Speicherzelle empfängt, die ein Testob jekt ist, das von der eingebauten Selbsttestschaltung 300 ge sendet wird zum Treiben und Verstärken eines Bitleitungspoten tiales des CAM-Zellenfeldes 4000 zum Senden der Daten als ein Signal TCAout an die eingebaute Selbsttestschaltung 300 bei einer Lesetätigkeit; und Ersetzungsbestimmungsabschnitte 4100.1 bis 4100.6, die entsprechend zu Kombinationen vorgese hen sind, die in der Ersetzungssequenz mit Ersatzzeilen und Ersatzspalten möglich sind, zum Steuern des Datenschreibens in das CAM-Zellenfeld 4000 und Bestimmen, ob oder nicht eine Red undanzrettung möglich ist mit einer entsprechenden Kombination in der Ersetzungssequenz der Ersatzzeilen und Ersatzspalten.

Jeder der Ersetzungsbestimmungsabschnitte 4100.1 bis 4100.6 ist gemäß einer Einstellung tätig auf eine Weise, die mit der Steuerung von dem Befehlsdekoder 4010 konsistent ist, wie spä ter beschrieben wird, zum Empfangen des Bestan den/Fehlersignales P/F von der eingebauten Selbsttestschaltung 300 und dann zum Ausführen der Aktivierung einer Wortleitung des CAM-Zellenfeldes 4000, auf der das Schreiben eines Adreß signales in einer nächsten Runde durchgeführt wird gemäß einer entsprechenden Kombination in der Ersetzungssequenz von Er satzzeilen und Ersatzspalten.

Wenn ein Test durch die eingebaute Selbsttestschaltung 300 zu Ende geht, werden von den Ersetzungsbestimmungsabschnitten 4100.1 bis 4100.6 entsprechende Signale RF1 bis RF6 (hier all gemein als Signal RF bezeichnet) ausgegeben, von denen jedes ein Resultat der Bestimmung anzeigt, ob oder nicht die Erset zungsrettung möglich ist, gemäß einer entsprechenden Kombina tion in der Ersetzungssequenz der Ersatzzeilen und Ersatzspal ten.

Es sei angemerkt, daß, während in Fig. 10 der Aufbau der ein gebauten Redundanzanalyseschaltung 400 gezeigt ist, bei der die maximale Zahl von Ersatzteilen gleich 2 ist und die maxi male Zahl von Ersatzspalten gleich 2 ist, ein Aufbau ermög licht sein kann, bei dem die maximale Zahl von Ersatzzeilen und Ersatzspalten, die in jedem der DRAM-Kerne vorhanden sind, sich voneinander unterscheiden, wobei Ersetzungsbestimmungsab schnitte in der Zahl der Kombinationen der Ersetzungssequenz vorgesehen werden, die mit der maximalen Zahl von Ersatzzeilen und Ersatzspalten möglich sind.

Aufbau zum Anpassen und zum Ändern der Speicherkapazität des DRAM- Kernes

Die Beschreibung wird für einen Aufbau gegeben, der selbst auf einen Fall anwendbar ist, bei dem die Speicherkapazität eines DRAM-Kernes, der ein Analyseobjekt für eine eingebaute Analy seschaltung 400 ist, sich ändert und dadurch die Zahl der Bit für jedes Zeilenadreßsignal und ein Spaltenadreßsignal sich ebenfalls ändern.

Fig. 11 ist ein schematisches Bild, das ein CAM-Zellenfeld 4000 und Bitleitungstreiber- und S/A-Schaltungen 4020 und 4030 zeigt, die in Fig. 10 gezeigt sind und da herausgezogen sind.

Wie auch in Fig. 7 beschrieben wurde, enthält das CAM- Zellenfeld 4000: ein CAM-Zellenfeld RM zum Speichern einer Zeilenadresse eines durch Ersetzung zu rettenden defekten Bits und ein CAM-Zellenfeld CM zum Speichern einer durch Ersetzung zu rettenden Spaltenadresse.

Das CAM-Zellenfeld RM weist einen Aufbau auf, bei dem zwölf Speicherzellenspalten in der Zeilenrichtung enthalten sind und Zeilenadressen RA(0) bis RA(9) an entsprechende Bitleitungen des CAM-Zellenfeldes RM geschickt werden.

Auf ähnliche Weise weist das CAM-Zellenfeld CM einen Aufbau auf, bei dem zwölf Speicherzellenspalten in der Zeilenrichtung enthalten sind und Spaltenadressen CA(0) bis CA(9) an entspre chende Bitleitungen des CAM-Zellenfeldes CM gesendet werden.

Es sei angemerkt, daß in Fig. 1 zur Vereinfachung der Dar stellung ein komplementäres Bitleitungspaar durch eine einzel ne Linie dargestellt ist. Daher wird zum Beispiel in Fig. 11 das Signal RA(0) tatsächlich an jede der CAM-Zellen zusammen mit einem Signal /RA(0) komplementär dazu durch ein Bitlei tungspaar, das aus zwei Bitleitungen besteht, gesendet.

In dem CAM-Zellenfeld RM sind Wortleitungen TWL(0) bis TWL(11) und Koinzidenzerfassungsleitungen ML(0) bis ML(11) in der Zei lenrichtung vorgesehen.

In dem CAM-Zellenfeld CM sind ebenfalls Wortleitungen TWL(0) bis TWL(11) und Koinzidenzerfassungsleitungen ML(0) bis ML(11) in der Zeilenrichtung auf ähnliche Weise vorgesehen. Die Wort leitungen TWL(0) bis TWL(11) werden hier im folgenden gemein sam als Wortleitungen TWL bezeichnet, und die Koinzidenzerfas sungsleitungen ML(0) bis ML(11) werden hier gemeinsam als Ko inzidenzerfassungsleitungen ML bezeichnet.

Das in Fig. 11 gezeigte CAM-Zellenfeld 4000 weist eine Kapa zität entsprechend der Zahl von Bit eines Zeilenadreßsignales und eines Spaltenadreßsignales eines DRAM-Kernes mit der Maxi malspeicherkapazität aus dem DRAM-Kernen 100.1 bis 100.n auf. Daher wird in einem Fall, in dem der DRAM-Kern die Maximal speicherkapazität, zum Beispiel der DRAM-Kern 100.2 der Redun danzanalyse unterworfen wird, Speichertätigkeiten für eine de fekte Zeilenadresse und eine defekte Spaltenadresse unter Be nutzung aller Speicherzellen des CAM-Zellenfeldes 4000 ausge führt.

Im Gegensatz dazu wird angenommen, daß in einem DRAM-Kern mit der Minimalspeicherkapazität eine Zeilenadresse die Zahl der Bit entsprechend den Zeilenadreßsignalen (RA(0) bis RA(6) auf weist und eine Spaltenadresse die Zahl der Bit entsprechend den Spaltenadreßsignalen CA(0) bis CA(3) aufweist. In diesem Fall braucht eine Speichertätigkeit für defekte Speicherzel lenzeilenadressen und defekte Speicherzellenspaltenadressen nur durchgeführt werden unter Benutzung eines Teiles der Kapa zität des CAM-Zellenfeldes 4000.

Wie oben beschrieben wurde, besteht die Gefahr jedoch, da die Koinzidenzerfassungsleitungen ML(0) bis ML(11) alle mit den CAM-Zellen verbunden sind, die in der Zeilenrichtung existie ren (in der Richtung einer Wortleitung), daß die Pegel der Ko inzidenzerfassungsleitungen ML(0) bis ML(11) und so weiter ge mäß den Zuständen der CAM-Zellen entsprechend den Adreßsigna len RA(7) bis RA(9) getrieben werden selbst in einem Fall, in dem nur Adreßsignale RA(0) bis RA(6) als effektive Adressen operativ sind.

Daher werden in einem Fall, in dem nur Bitleitungen entspre chend den Adreßsignalen RA(0) bis RA(6) wirksam gemacht werden und Schreiben eines Adreßsignales in das CAM-Zellenfeld RM durchgeführt wird, Maskenoperationen notwendig, die an die Schreiboperationen auf Bitleitungen entsprechend den Adreßsi gnalen RA(7) bis RA(9) angewendet werden.

In Hinblick auf solche Anforderung wird, wie später beschrie ben wird, ein Aufbau angenommen, bei dem durch die Bitlei tungstreiber- + S/A-Schaltung 4020 Potentialpegel der Bitlei tungen entsprechend den Adreßsignalen RA(0) bis RA(6) zu allen Zeiten gemäß den Adreßsignalen getrieben werden, die von der eingebauten Selbsttestschaltung 300 geliefert werden, während in Zusammenhang mit den Potentialpegeln der Bitleitungen, die den Adreßsignalen RA(7) bis RA(9) entsprechen, Bitleitungen, die gemäß der Steuerung von dem Befehlsdekoder 4010 gewählt werden, mit Adreßsignalen von der eingebauten Selbsttestschal tung 300 beliefert werden und andererseits Potentialpegel der nichtgewählten Bitleitungen festgehalten werden.

Folglich enthält die Bitleitungstreiber- + S/A-Schaltung 4020: einen Treiber/Leseverstärkerabschnitt 4020F zum Übertragen von Adreßsignale von der eingebauten Selbsttestschaltung 300 an Bitleitungen entsprechend zu Adreßsignalen RA(0) bis RA(6) zu allen Zeiten bei einer Schreibtätigkeit; und einen Trei ber/Leseverstärkerabschnitt 4020V, der ein Bitleitungspotenti al selektiv gemäß der Einstellung von dem Befehlsdekoder 4010 treibt.

Auf ähnliche Weise enthält die Bitleitungstreiber- + S/A- Schaltung 4030 auch: einen Treiber/Leseverstärkerabschnitt 4030F zum Übertragen von Adreßsignalen von der eingebauten Selbsttestschaltung 300 an die entsprechenden Bitleitungen entsprechend den Adreßsignalen CA(0) bis CA(3) zu allen Zeiten bei einer Schreibtätigkeit; und einen Trei ber/Leseverstärkerabschnitt 4030V, der ein Bitleitungspotenti al selektiv gemäß der Einstellung von dem Befehlsdekoder 4010 treibt.

Fig. 12 ist ein Schaltbild, das einen Schaltungsaufbau be schreibt, der in dem Treiber/Leseverstärkerabschnitt 4020V für die in Fig. 11 gezeigte Bitleitungstreiber- und S/A-Schaltung 4020 enthalten ist, zum Treiben von Potentialpegeln von ent sprechenden Bitleitungspaaren CBL1 und /CBL1 in dem CAM- Zellenfeld 4000 und zum Verstärken von Daten von einer CAM- Zelle, die auf das Bitleitungspaar CBL1 und /CBL1 ausgelesen sind, zum Ausgeben der verstärkten Daten als eine Leseadresse.

Es wird bezug genommen auf Fig. 12, ein Eingangspuffer IBF1 empfängt ein Spaltenadreßsignal RA(i) zum Ausgeben eines Re sultates des Pufferns an einen internen Knoten n11. Ein N- Kanal-MOS-Transistor TR411 ist zwischen dem internen Knoten n11 und einem internen Knoten n12 vorgesehen. Ein N-Kanal-MOS- Transistor TR412 und eine Verriegelungsschaltung LT41 sind zwischen dem internen Knoten n11 und dem Gate des Transistors TR411 vorgesehen. Das Gate des Transistors 412 empfängt ein Steuersignal LS von dem Befehlsdekoder 4010. Die Verriege lungsschaltung LT41 enthält: einen Inverter INV411, der ein Signal von dem Eingangspuffer IBF1 empfängt, das durch den Transistor TR412 geschickt wird, zum Invertieren des Signales; und einen Inverter INV412, der eine Ausgabe des Inverters INV411 empfängt zum Invertieren der Ausgabe und Anlegen an das Gate des Transistors TR411.

Ein Transistor TR413 ist zwischen dem Knoten n12 und dem Mas sepotential vorgesehen, und das Gate des Transistors TR413 empfängt eine Ausgabe des Inverters INV411.

Ein Transistor TR414 ist zwischen dem Knoten n12 und der Bit leitung CBL1 vorgesehen, und das Gate des Transistors TR414 empfängt ein Signal CWE, das von dem Befehlsdekoder 410 ange legt wird, zum Spezifizieren einer Schreibzeit von Daten auf die Bitleitung CBL1.

Weiterhin empfängt ein Eingangspuffer IBF2 ein Spaltenadreßsi gnal /RA(i) komplementär zu dem Spaltensignal RA(i) zum Ausge ben eines Resultates der Pufferung an einen internen Knoten n21. Ein N-Kanal-MOS-Transistor TR421 ist zwischen dem inter nen Knoten n21 und einem internen Knoten n22 vorgesehen. Ein N-Kanal-MOS-Transistor TR422 und eine Verriegelungsschaltung LT42 sind zwischen dem internen Knoten n21 und dem Gate des Transistors TR421 vorgesehen. Das Gate des Transistors 422 empfängt ein Steuersignal LS von dem Befehlsdekoder 410. Die Verriegelungsschaltung LT42 enthält: einen Inverter INV421, der ein Signal von dem Eingangspuffer IBF2 empfängt, das durch den Transistors TR422 angelegt wird, zum Invertieren des Si gnales; und einen Inverter INV422, der eine Ausgabe des Inver ters 421 empfängt zum Invertieren der Ausgabe und Anlegen an das Gate des Transistors TR421.

Ein Transistor TR423 ist zwischen dem Knoten n22 und dem Stromversorgungspotential vorgesehen, und das Gate des Transi stors TR423 empfängt eine Ausgabe des Inverters INV421.

Ein N-Kanaltransistor TR424 ist zwischen dem Knoten n22 und der Bitleitung /CBL1 vorgesehen, und das Gate des Transistors TR424 empfängt das Signal CWE, das von dem Befehlsdekoder 4010 angelegt wird, zum Spezifizieren einer Schreibzeit von Daten auf die Bitleitung /CBL1.

Eine Leseverstärker S/A verstärkt einen Potentialdifferenzpe gel, der zwischen dem Bitleitungspaar CBL1 und /CLB1 erzeugt ist, zum Ausgeben eines Resultates der Verstärkung als das i te Bitsignal TRout(i) unter den Leseadressen TRAout.

Aufbauten ähnlich zu dem oben beschriebenen sind auch entspre chend für die anderen Bitleitungspaare des Trei ber/Leseverstärkerabschnittes 4020V vorgesehen. Weiterhin sind ähnliche Aufbauen auch für den Treiber/Leseverstärkerabschnitt 4030V vorgesehen.

Datenschreiben in die Verriegelungsschaltungen LT41 und LT42 wird für Maskenoperationen gemäß der Aktivierung des Steuersi gnales LS ausgeführt.

Fig. 13 ist ein schematisches Blockschaltbild zum Beschreiben eines Schaltungsaufbaues, der in dem Trei ber/Leseverstärkerabschnitt 4020F in dem in Fig. 11 gezeigten Aufbau enthalten ist zum Treiben von Potentialpegeln des ent sprechenden Bitleitungspaares CBL2 und /CBL2 in dem CAM- Zellenfeld 4000, zum Verstärken von Lesedaten von dem Bitlei tungspaar und Ausgeben der verstärkten Daten.

Ein Eingangspuffer IBF3 empfängt ein Zeilenadreßsignal RA(j) zum Treiben eines Potentialpegels einer Bitleitung CBL2 durch einen N-Kanal-MOS-Transistor TR434. Auf ähnliche Weise emp fängt ein Eingangspuffer IBF4 ein Adreßsignal /RA(j) komple mentär zu dem Zeilenadreßsignal RA(j) zum Treiben eines Poten tialpegels einer Bitleitung /CBL2 durch einen Transistor TR444.

Die Gates der Transistoren TR434 und TR444 empfangen das Steuersignal CWE.

Der Leseverstärker S/A verstärkt eine Potentialdifferenz zwi schen den Bitleitungen CBL2 und /CBL2 zum Ausgeben eines Re sultates der Verstärkung als das j-te Bitsignal TRAout(j) aus den Leseadressen TRAout.

Als nächstes wird eine einfache Beschreibung des Betriebes der in Fig. 12 gezeigten Schaltung gegeben.

Zuerst, in einem Fall, in dem eine Einstelloperation der Bit leitungstreiber- + S/A-Schaltung 4020 gemäß dem Steuersignal Ctl von der eingebauten Selbsttestschaltung 300 durchgeführt wird, tritt ein Signal LS, das von dem Befehlsdekoder 4010 ausgegeben wird, in einen aktiven Zustand.

Als Reaktion darauf legt der Befehlsdekoder 4010 weiter Signa le RA(i) und /RA(i) beide vom "H"-Pegel an die Verriegelungs schaltungen LT41 und LT42 durch die entsprechenden Eingangs puffer IBF1 und IBF2 in einem Fall an, in dem die Bitleitungen CBL1 und /CBL1 in einen Dienstzustand versetzt sind.

Da die Verriegelungsschaltungen LT41 und LT42 die Potentialpe gel halten, treten die Transistoren TR411 und TR421 in den leitenden Zustand, während die Transistoren TR413 und TR423 in den Trennzustand treten.

Folglich werden zum Beispiel Daten durch den Eingangspuffer IBF1 an den Knoten n12 durch den Transistor TR411 angelegt und weiter auf die Bitleitung CBL1 gegeben, wenn das Signal CWE in den aktiven Zustand ("H"-Pegel) geht.

Andererseits hebt bei einer Einstelloperation der Bitlei tungstreiber- + S/A-Schaltung 4020 in Verbindung mit Bitlei tungen, die in einen Nichtdienstzustand versetzt sind, der Be fehlsdekoder 4010 das Steuersignal LS auf den "H"-Pegel, ver ursacht weiter, daß die Signale RA(i) und /RA(i) beide auf den "L"-Pegel gehen, und bewirkt dadurch, daß die Verriegelungs schaltungen LT41 und LT42 den "L"-Pegel halten. In dem dies getan wird, werden die Transistoren TR411 und TR421 in einen Trennzustand versetzt, während die Transistoren TR413 und TR423 in einen leitenden Zustand versetzt werden.

Daher werden in Verbindung mit Bitleitungspaaren in eine Nichtdienstzustand der "L"-Pegel und der "H"-Pegel auf jedes entsprechende Paar der Bitleitungspaare angelegt unabhängig von den Ausgangspegeln der Eingangspuffer IBF1 und IBF2, wenn das Signal CWE in einen aktiven Zustand ("H"-Pegel) bei einer Schreibtätigkeit geht.

Aufbau zum Anpassen der Änderung in der Zahl der Ersatzzeilen und Ersatzspalten

Fig. 14 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues des in Fig. 10 gezeigten Ersetzungsbestim mungsabschnittes 4100.1.

Fig. 14 ist ein schematisches Blockschaltbild zum Beschreiben eines ersten Ersetzungsbestimmungsabschnittes 4100.1.

Die Aufbauten des zweiten Ersetzungsbestimmungsabschnittes 4100.2 bis zu dem sechsten Ersetzungsbestimmungsabschnitt 4100.6 sind fundamental ähnlich zu dem Aufbau des ersten Er setzungsbestimmungsabschnittes 4100.1 mit der Ausnahme, daß sich nur die Speicherspalten, die in jedem Abschnitt verbunden sind, unterscheiden.

Der erste Ersetzungsbestimmungsabschnitt 4100.1 enthält: eine AND-Schaltung 4102, mit deren Eingangsknoten die Koinzidenzer fassungsleitung ML der Speicherzellenspalte MCR11 und der Aus gang der Flip-Flop-Schaltung SFR11 verbunden sind; eine AND- Schaltung 4104, mit deren Eingangsknoten die Koinzidenzerfas sungsschaltung ML der Speicherzellenspalte MCR12 und der Aus gang der Flip-Flop-Schaltung SFR12 verbunden sind; eine AND- Schaltung 4106, mit deren Eingangsknoten die Koinzidenzerfas sungsleitung ML der Speicherzellenspalte MCC11 und der Ausgang der Flip-Flop-Schaltung SFC11 verbunden sind; eine AND- Schaltung 4108, mit deren Eingangsknoten die Koinzidenzerfas sungsleitung ML der Speicherzellenspalte MCC12 und der Ausgang der Flip-Flop-Schaltung SFC12 verbunden sind; und eine NOR- Schaltung mit vier Eingängen 4110, die die Ausgaben der AND- Schaltungen 4102 bis 4108 empfängt, um ein Signal MS auszuge ben.

Hier im folgenden werden die Eingangsknoten, die mit den Koin zidenzerfassungsleitungen unter den Eingangsknoten der AND- Schaltungen 4102 bis 4108 des ersten Ersetzungsbestimmungsab schnittes 4100.1 verbunden sind, als Knoten MHa, MHb, MHc und MHd bezeichnet, und die mit den Ausgängen der Flip-Flop- Schaltungen SFR11 bis SFC12 verbundenen Eingangsknoten werden als Knoten MVa, MVb, MVc und MVd bezeichnet.

Der erste Ersetzungsbestimmungsabschnitt 4100.1 enthält wei ter: ein Logikgatter 4200, das ein invertiertes Signal eines Pegels des Knotens MVa, ein invertiertes Signal eines Pegels des Knotens MVb, ein invertiertes Signal eines Pegels des Kno tens MVc und ein invertiertes Signal eines Pegels des Knotens MVd, ein Signal MS und ein Bestanden/Fehlersignal P/F empfängt zum Ausgeben eines logischen Produktes der Signale als ein Schreibauswahlsignal WEa zum Liefern an eine Schreibauswahl leitung TWL der Speicherzellenspalte MCR11; ein Logikgatter 4202, das ein Signal eines Pegels des Knotens MVa, ein inver tiertes Signal eines Pegels des Knotens MVb, ein invertiertes Signal eines Pegels des Knotens MVc und ein invertiertes Si gnal eines Pegels des Knotens MVd, das Signal MS und das Be standen/Fehlersignal P/F empfängt zum Ausgeben eines logischen Produktes der Signale als ein Schreibauswahlsignal WEb zum An legen an die Schreibauswahlleitung TWL der Speicherzellenspal te MCR12; ein Logikgatter 4204, das ein Signal eines Pegels des Knotens Mva, ein Signal eines Pegels des Knotens MVb, ein invertiertes Signal eines Pegels des Knotens MVc und ein in vertiertes Signal eines Pegels des Knotens MVd, das Signal MS und das Bestanden/Fehlersignal P/F empfängt zum Ausgeben eines logischen Produktes der Signale als ein Schreibauswahlsignal WEc zum Anlegen an die Schreibauswahlleitung TWL der Speicher zellenspalte MCC11; und ein Logikgatter 4206, das ein Signal eines Pegels des Knotens MVa, ein Signal eines Pegels des Kno tens MVb, ein Signal eines Pegels des Knotens MVc und ein in vertiertes Signal eines Pegels des Knotens MVd, das Signal MS und das Bestanden/Fehlersignal P/F empfängt zum Ausgeben eines logischen Produktes der Signale als ein Schreibauswahlsignal WEd zum Liefern an die Schreibauswahlleitung TWL der Speicher zellenspalte MCC12.

Der erste Ersetzungsbestimmungsabschnitt 4100.1 enthält wei ter: eine AND-Schaltung mit sechs Eingängen 4208, die einen Pegel des Knotens MVa, einen Pegel des Knotens MVb, einen Pe gel des Knotens MVc und einen Pegel des Knotens MVd, das Si gnal MS und das Bestanden/Fehlersignal P/F empfängt zum Ausge ben eines logischen Produktes der Signale als ein Signal WEe, eine Auswahlschaltung SE11, die ein Signal, das aus den Signa len WEa bis WEe ausgewählt ist, als ein Signal URF gemäß den Steuersignalen URNS und URN(0 : 4) von dem Befehlsdekoder 4010 ausgibt; und eine Flip-Flop-Schaltung FF1, die gemäß dem Rück setzsignal RST zurückgesetzt wird und gemäß dem Signal URF ge setzt wird, zum Ausgeben eines Reparaturfehlersignales RF1 für den Fall 1.

Fig. 15 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der in Fig. 14 gezeigten Auswahlschaltung SEL1. Es wird Bezug genommen auf Fig. 15, die Auswahlschal tung SEl enthält: einen N-Kanal-MOS-Transistor TR451, der zwi schen einem Knoten n451, der das Signal WEa empfängt, und ei nem Knoten n456, der das Signal URF an die Flip-Flop-Schaltung FF1 ausgibt, vorgesehen ist; einen N-Kanal-MOS-Transistor TR452, der zwischen einem Knoten n452, der das Signal WEb emp fängt, und dem Knoten n456 vorgesehen ist; einen N-Kanal-MOS- Transistor TR453, der zwischen einem Knoten n453, der das Si gnal WEc empfängt, und dem Knoten n456 vorgesehen ist; einen N-Kanal-MOS-Transistor TR454, der zwischen einem Knoten n454, der das Signal WEd empfängt, und dem Knoten n456 vorgesehen ist; einen N-Kanal-MOS-Transistor 455, der zwischen einem Kno ten n455, der das Signal WE empfängt, und dem Knoten n456 vor gesehen ist; und Verriegelungsschaltungen LT451 bis LT454, die entsprechend für die entsprechenden Transistoren TR451 bis TR455 vorgesehen sind und Pegel von Signalen URN(0) bis URN(4) halten, die von dem Befehlsdekoder 4010 geliefert werden, zu der Zeit, wenn sie durch Steuersignale RNS und das Taktsignal CLK von dem Befehlsdekoder 40 aktiviert wird. Die Verriege lungsschaltungen LT451 bis LT455 geben Signale URGS(0) bis URGS(4) zum Steuern der Gatepotentiale der entsprechenden Transistoren TR451 bis TR455 aus.

Daher wird ein Aufbau angenommen, bei dem ein Schritt der ent sprechenden Ersetzungssequenz als eine Position in der Reihen folge des Ersetzungsbestimmungsabschnittes 4100.1, bei dem der Schritt des Ersetzens beendet worden ist und die Bestimmung durchgeführt worden ist, ob oder nicht die Redundanzrettung möglich ist, gemäß einem Pegel der Signale URN(0) bis URN(4) geschaltet wird, wie in Fig. 6A bis 6C beschrieben wurde.

Zum Beispiel ist in einem Fall, in dem das Signal URGS(4) ak tiviert ist und die anderen Signale URGS(0) bis URGS(3) in ei nem inaktiven Zustand sind, nur der Transistor TR455 in einem leitenden Zustand, und ein Pegel des Signales WEe, das an zeigt, ob oder nicht Redundanzrettung bei der Ersetzung der Sequenz "RRCC" ausgeführt worden ist, wird an die Flip-Flop- Schaltung FF1 als das Signal URF geliefert.

Im Gegensatz dazu ist in einem Fall, in dem das Signal URGS(3) in einem aktiven Zustand ist und die anderen Signale URGS(0) bis URGS(2) und das Signal URGS(4) in einem inaktiven Zustand sind, nur der Transistor TR454 in einem leitenden Zustand, und ein Pegel des Signales WEd wird an die Flip-Flop-Schaltung FF1 als das Signal URF geliefert. Das heißt, in diesem Fall wird ein Bestimmungssignal, ob oder nicht die Ersetzung in der Er setzungssequenz "RRC" möglich ist, an die Flip-Flop-Schaltung FF1 geliefert.

Fig. 16 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der in Fig. 15 gezeigten Verriegelungsschal tung LT451. Die Aufbauten der anderen Verriegelungsschaltungen LT452 bis LT455 sind ähnlich zu dem Aufbau der Verriegelungs schaltung LT451 jeweils mit der Ausnahme, daß ein empfangenes Signal und ein ausgegebenes Signal sich von der Verriegelungs schaltung LT451 unterscheiden.

Die Verriegelungsschaltung LT451 enthält: eine NAND-Schaltung NAD1, die das Signal URNS und das Taktsignal CLK empfängt; ei nen Transistor TR461, der eine Ausgabe der NAND-Schaltung NAD1 empfängt und zwischen einem Knoten N461, der das Signal URN(0) empfängt, und einem internen Knoten n462 vorgesehen ist; einen Inverter INV461, der einen Potentialpegel des internen Knotens n462 empfängt zum Ausgeben des Signales URSG(0); und einen In verter INV462, der eine Ausgabe des Inverters INV461 empfängt und zum Treiben eines Potentialpegels des internen Knotens n462 vorgesehen ist.

Fig. 17 ist ein Zeitablaufdiagramm zum Beschreiben des Be triebes, wenn die in Fig. 15 gezeigte Auswahlschaltung SEL1 gemäß einem Steuersignal von dem Befehlsdekoder 4010 einge stellt wird.

Es sei angenommen, daß bei einer Aktivierungsflanke des Signa les CLK zu einem Zeitpunkt t1 das Signal URNS, das von dem Be fehlsdekoder 4010 geliefert wird, in einem aktiven Zustand auf dem "H"-Pegel ist.

Es sei weiter angenommen, daß zu dieser Zeit das Signal URN(0 : 4) (jedes der Signale URN(1) bis URN(4) wird gemeinsam als Signal URN(0 : 4) bezeichnet), das von dem Befehlsdekoder 4010 geliefert wird, gleich "00010" ist.

Folglich wird als Reaktion darauf das Signal URGS(0 : 4) (jedes der Signale URGS(0) bis URGS(4) wird gemeinsam als Signal URGS(0 : 4) bezeichnet), das von den Verriegelungsschaltungen LT451 bis LT455 ausgegeben wird, ebenfalls auf "00010" ge setzt.

Wenn das Signal URGS(0 : 4) angelegt wird, geht nur der Transi stor TR454 in einen leitenden Zustand, und der Pegel einer Ausgabe der Flip-Flop-Schaltung FF1 wird gesetzt in Abhängig keit davon, ob Ersetzung mit der Sequenz "RRC" möglich ist oder nicht.

Es sei wieder angenommen, daß ähnliche Aufbauten in den ande ren Ersetzungsbestimmungsabschnitten 4100.2 bis 4100.6 vorge sehen sind.

Fig. 18 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der in Fig. 1 gezeigten Flip-Flop-Schaltung 500.1.

Die Aufbauten der anderen Flip-Flop-Schaltungen 500.2 bis 500.n sind im wesentlichen ähnlich zu dem der Flip-Flop- Schaltung 500.1.

Ein von der Logikschaltung 200.1 an den entsprechenden DRAM- Kern 100.1 eingegebenes Signal wird durch Auswahlschaltungen 510.1 bis 510.k (k ist eine natürliche Zahl) übertragen. Ande rerseits wird ein an die Logikschaltung 200.1 von dem DRAM- Kern 100.1 geliefertes Signal durch Auswahlschaltungen 520.1 bis 520.m (m ist eine natürliche Zahl) übertragen.

Die Auswahlschaltungen 510.1 bis 510.k und 520.1 bis 520.m sind in Reihe miteinander verbunden und übertragen sequentiell Signale von der eingebauten Selbsttestschaltung 300 dadurch, und die Auswahlschaltung 520.m überträgt die Signale, die von der eingebauten Selbsttestschaltung 300 geliefert werden, an die nächste Flip-Flop-Schaltung 500.2. Hierin wird zum Bei spiel die Auswahlschaltung 510.1 gemäß dem Steuersignal D1, dem Taktsignal CLK und dem Modusbefehl MC gesteuert, wobei bei dem gewöhnlichen Betrieb die Auswahlschaltung 510.1 ein Signal von der Logikschaltung 100.1 an einem Knoten U1 davon empfängt zum Ausgeben von Daten von einem Knoten C1 an den DRAM-Kern 100.1, während bei einer Testoperation, nachdem das Eingeben einer Reihe von seriellen Daten von der eingebauten Selbst testschaltung 300 an einen Eingangsknoten Si davon beendet ist, die Auswahlschaltung 510.1 darin gehaltene Daten aus den seriellen Daten von dem Knoten C1 an den DRAM-Kern 100.1 aus gibt. Dieses gilt für die anderen Auswahlschaltungen 510.2 bis 510.k auf ähnliche Weise.

Andererseits wird die Auswahlschaltung 520.1 auch durch das Signal DE1, das Signal CLK und das Signal MC gesteuert und empfängt während des normalen Betriebes Daten von dem DRAM- Kern 100.1 an einem Knoten CO davon zum Ausgeben von Daten an die Logikschaltung 200.1 von einem Knoten UO davon, während im Testbetrieb, nachdem sie Daten von dem DRAM-Kern 100.1 empfan gen hat und die Daten hält, die Auswahlschaltung 520.1 die ge haltenen Daten von einem Knoten Sout ausgibt. Auf diese Weise werden die von dem Knoten Sout der Auswahlschaltung 520.1 aus gegebenen Daten seriell durch die Flip-Flop-Schaltungen 500.1 bis 500.n übertragen und schließlich an einem Knoten SDin der eingebauten Selbsttestschaltung 300 eingegeben. Dieses trifft für die anderen Auswahlschaltungen 520.2 bis 520.m auf ähnli che Weise zu.

Fig. 19 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der in Fig. 18 gezeigten Auswahlschaltung 510.1. Die Aufbauten der anderen Auswahlschaltungen 510.2 bis 510.k sind grundsätzlich ähnlich zu dem der Auswahlschaltung 510.1.

Die Auswahlschaltung 510.1 enthält: einen Schaltkreis 512, der serielle Daten von der eingebauten Selbsttestschaltung 300 empfängt, die an den Knoten Sin geliefert werden, und ein Si gnal, das von der Logikschaltung 100.1 an den Knoten U1 gelie fert wird, zum Auswählen entweder der seriellen Daten oder des Signales gemäß dem Modusbefehl MC und zum Ausgeben des ausge wählten; einen Transistor TR510, der zwischen dem Ausgangskno ten des Schaltkreises 512 und dem Knoten Ci vorgesehen ist und durch das Signal DE1 gesteuert wird, das an seinem Gate emp fangen wird; und eine D-Flip-Flop-Schaltung 514, die mit dem Signal CLK als Taktsignal tätig ist und eine Ausgabe von dem Schaltkreis 512 empfängt, um diese darin zu halten und die ge haltenen Daten an den Knoten Sout auszugeben.

Fig. 20 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der in Fig. 18 gezeigten Auswahlschaltung 520.1. Die Aufbauten der anderen Auswahlschaltungen 520.2 bis 520.m sind grundsätzlich ähnlich zu dem der Auswahlschaltung 520.1.

Die Auswahlschaltung 520.1 enthält: einen Schaltkreis 522, der durch den Modusbefehl MC gesteuert wird; einen Transistor TR520, der zwischen einem Eingangsknoten des Schaltkreises 522 und dem Knoten CO vorgesehen ist, der Daten von dem DRAM-Kern 101.1 empfängt und ein Signal DE an dem Gate davon empfängt; einen Transistor TR522, der zwischen dem Knoten Sin, der seri elle Daten empfängt, und dem anderen Eingangsknoten des Schaltkreises 522 vorgesehen ist und eine Ausgabe von dem In verter INV520, der ein Signal DE1 invertiert, an seinem Gate empfängt; und eine D-Flip-Flop-Schaltung 524, die eine Ausgabe von dem Schaltkreis 522 in einem Testbetrieb empfängt und mit dem Signal CLK als Takt tätig ist, um serielle Daten an dem Ausgangsknoten Sout ausgibt.

Der Schaltkreis 522 liefert Daten, die von dem Transistor TR520 geliefert werden, an den Ausgangsknoten UO gemäß dem Mo dusbefehl MC bei dem normalen Betriebsmodus. Der Schaltkreis 522 gibt Daten, die durch den Transistor TR520 geliefert wer den, an die D-Flip-Flop-Schaltung 524 während einer Dauer, während der das Signal DE aktiv ("H"-Pegel) ist, in dem Test betriebsmodus aus, der durch den Modusbefehl MC angegeben wird, während er Daten, die durch den Transistor TR522 gelie fert werden, an die D-Flip-Flop-Schaltung 524 während einer Dauer, während der das Signal DE1 inaktiv ("L"-Pegel) ist, ausgibt.

Wenn solche Aufbauten der Flip-Flop-Schaltungen 500.1 bis 500.n angenommen werden, kann der Schaltungsaufbau zum Lie fern/Empfangen von Daten zwischen der eingebauten Selbsttest schaltung 300 und einem DRAM-Kern, der ein Testobjekt ist, vereinfacht werden, wodurch die Verringerung der Chipfläche ermöglicht wird.

Betrieb der eingebauten Selbsttestschaltung 300/ der eingebauten Redundanzanalyseschaltung

Fig. 21 und 23 sind Flußdiagramme zum Beschreiben des Be triebes der eingebauten Selbsttestschaltung 300 und der einge bauten Redundanzanalyseschaltung 400, wie sie oben beschrieben wurden.

Zuerst wird auf Fig. 21 Bezug genommen, die eingebaute Selbsttestschaltung 300 führt nicht nur die Initialisierung eines Adreßwertes, der in der Adreßsignalerzeugungsschaltung 330 erzeugt wird, gemäß einer Speicherkapazität eines DRAM- Kernes durch, der ein Testobjekt ist, zum Beispiel der DRAM- Kern 100.1, sondern stellt auch einen Wert der Maximaladresse in dem Maximaladreßregister 342 ein (Schritt S100).

Darauf folgend gibt die eingebaute Selbsttestschaltung 300 ei nen Einstellbefehl zum Spezifizieren einer Einstelltätigkeit für eine Bitleitung aus, die in dem Bitleitungstreiber- und S/A-Schaltungen 420 und 430 der eingebauten Redundanzanalyse schaltung 400 benutzt wird, und in welcher die Ersetzungsse quenzbestimmung, ob oder nicht Redundanzrettung möglich ist, in jeder der Ersetzungsbestimmungsschaltungen 4100.1 bis 4100.6 durchgeführt wird (Schritt S102). Als Reaktion hierauf werden in der eingebauten Redundanzanalyseschaltung 400 Ein stelltätigkeiten für die Verriegelungsschaltungen LT41 und LT42 der Bitleitungstreiber- und S/A-Schaltungen 420 und 430 und Einstelltätigkeiten für die Verriegelungsschaltungen LT451 bis LT455 der Auswahlschaltung SELl durchgeführt (Schritt S104).

Dann gibt die eingebaute Selbsttestschaltung 300 serielle Testdaten an die Flip-Flop-Schaltungen 500.1 bis 500.n zum An weisen der Schreibtätigkeit aus (Schritt S106). Als Reaktion darauf wird in dem DRAM-Kern 100.1 das Schreiben von Testdaten durchgeführt, und eine Ausgabe der Adreßerzeugungsschaltung 34 wird inkrementiert (Schritt S108). Eine Ausgabe der Adreßer zeugungsschaltung 330 wird ebenfalls in der eingebauten Selbsttestschaltung 300 inkrementiert (Schritt S110). Darauf folgend wird eine Bestimmung durchgeführt, ob oder nicht das Schreiben von Testdaten in allen Adressen beendet worden ist (Schritt S112). Solches Schreiben von Testdaten wird wieder holt, bis das Schreiben in alle Speicherzellen des DRAM-Kernes 100.1, der ein Testobjekt ist, beendet worden ist.

Hierauf folgend werden die Adreßerzeugungsschaltung 330 der eingebauten Selbsttestschaltung 300 und die Adreßerzeugungs schaltung 34 des DRAM-Kernes 100.1 durch das Rücksetzsignal RST zurückgesetzt.

Weiterhin werden in der eingebauten Selbsttestschaltung seri elle Daten an die Flip-Flop-Schaltungen 500.1 bis 500.n gelie fert, wodurch ein Lesebefehl an den DRAM-Kern 100.1 eingegeben wird, der ein Testobjekt ist (Schritt S114). Das Datenlesen wird aus dem DRAM-Kern 100.1 durchgeführt, und eine Ausgabe der Adreßerzeugungsschaltung 34 wird inkrementiert (Schritt S116).

Ebenfalls wird in der eingebauten Selbsttestschaltung 300 eine Ausgabe der Adreßerzeugungsschaltung 330 inkrementiert (Schritt S118).

Lesedaten werden in die eingebaute Selbsttestschaltung 300 durch eine Schiebetätigkeit eingelesen. Ein Vergleich wird mit den Lesedaten in dem Komparator 360 durchgeführt, und ein Be stimmungsresultat wird an die eingebaute Redundanzanalyse schaltung 400 als ein Bestanden/Fehlersignal P/F ausgegeben (Schritt S120).

Ein Vergleich wird durchgeführt zwischen den bereits in dem CAM-Zellenfeld 4000 gespeicherten Adreßdaten und den neu in der eingebauten Redundanzanalyseschaltung 400 erfaßten Adresse eines defekten Bit (Schritt S122). Im Falle der Koinzidenz (Schritt S124) wird jede der Schreibtätigkeiten einer Adresse und so weiter in dem CAM-Zellenfeld 4000 durchgeführt (Schritt S132).

Dagegen wird in dem Fall, ohne Koinzidenz (Schritt S124) und wenn weiter ein Bestimmungsresultat der gelesenen Daten nicht gut ist (Fehler), eine Adresse in dem CAM-Zellenfeld 4000 ge speichert (Schritt S128), und eine Bestimmung wird durchge führt, ob oder nicht ein Ersetzungsretten möglich ist in einer entsprechenden Ersetzungssequenz (Schritt S130), ob das Be stimmungsresultat der Lesedaten gut ist (Bestanden) oder nicht gut ist (Fehler) in jedem der Ersetzungsbeurteilungsabschnitte 4100.1 bis 4100.6.

Wenn andererseits weiter ein Bestimmungsresultat der Lesedaten gut ist (Schritt S124) wird jede der Schreibtätigkeiten der Adresse und so weiter nicht in das CAM-Zellenfeld 4000 durch geführt (Schritt S132).

Dann wird die Bestimmung durchgeführt, ob oder nicht das Da tenlesen und Bestimmen davon für alle Adressen beendet ist (Schritt S140), und die Tätigkeiten von Schritt S114 bis Schritt S140 wird wiederholt, bis die Tätigkeiten für alle Speicherzellen des DRAM-Kernes, der ein Testobjekt ist, been det sind.

Es wird Bezug genommen auf Fig. 22, darauf folgend wird ein Datenlesebefehl an die eingebaute Redundanzanalyseschaltung 400 von der eingebauten Selbsttestschaltung 300 gegeben (Schritt S142). Daten, die ein Redundanzanalyseresultat zei gen, werden von der eingebauten Redundanzanalyseschaltung 400 an die eingebaute Selbsttestschaltung 300 ausgegeben (Schritt S144).

Ein Lesedatenbefehl RDC wird von außen an die eingebaute Selbsttestschaltung 300 geliefert, und Daten, die das Redun danzbestimmungsresultat anzeigen, werden von dem Anschluß 22 als Daten Dout ausgegeben (Schritt S146).

Wenn der obige Prozeß angewendet worden ist, ist der Test für den DRAM-Kern 100.1 zu Ende (Schritt S148).

Darauf folgend werden ähnliche Testtätigkeiten für jeden der anderen DRAM-Kerne 100.2 bis 100.n ausgeführt (Schritt S150).

Wenn die oben beschriebenen Aufbauten und Tätigkeiten angenom men werden, wird eine flexible Anpassung in Fällen ermöglicht, in denen eine Mehrzahl von DRAM-Kernen, die auf dem gleichen Chip gebildet sind, entsprechende Speicherkapazitäten unter schiedlich zueinander aufweisen, und wobei die Zahl der redun danten Speicherzellenzeilen und die Zahl der redundanten Spei cherzellenspalten, die in jedem der DRAM-Kerne gebildet sind, sich von jenen der anderen DRAM-Kerne unterscheiden, wodurch die Zunahme der Chipfläche unterdrückt werden kann.

Aufbau der Adreßerzeugungsschaltung 34 und der Adreßerzeu gungsschaltung 330

Fig. 23 ist ein Zeitablaufdiagramm zum Beschreiben der Tätig keit der in Fig. 2 gezeigten Adreßerzeugungsschaltung 34.

Die Adreßerzeugungsschaltung 34 enthält Binärzähler entspre chend einer Zeilenadresse bzw. einer Spaltenadresse. In Fig. 23 ist nur die Tätigkeit eines Binärzählers, der einer der Adressen, zum Beispiel einer Zeilenadresse entspricht, heraus genommen und gezeigt. Die Zahl von Bit einer Ausgabe eines Bi närzählers wird gemäß der Größe in Bit einer Zeilenadresse und einer Spaltenadresse für ein entsprechendes Speicherzellenfeld bestimmt.

Ein Binärzähler zählt die Takteingabe UCCLK zum Erzeugen der Adreßsignale A(0) bis A(n-1), wobei die Zahl der Bit eines Adreßsignales für jede Zählung inkrementiert wird.

In Fig. 23 erreicht als Reaktion auf eine Aktivierungsflanke des Taktsignales UCCLK zu einem Zeitpunkt tb eine Adreßzählung die Maximalzahl von Adreßzählungen entsprechend den N Bit, und alle Bit der Adreßsignale A(0) bis A(N-1) werden zurückge setzt.

Fig. 24 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der Adreßerzeugungsschaltung 330, des Kompara tors 344 und des Maximaladreßregisters 342, die in der in Fig. 3 gezeigten eingebauten Selbsttestschaltung 300 kombiniert sind.

In Fig. 24 soll verstanden werden, daß nur ein Aufbau ent sprechend zum Beispiel einer Zeile herausgenommen und gezeigt ist.

Die Adreßerzeugungsschaltung 330 enthält einen Binärzähler 3302, der für eine Zeilenadresse mit der Maximalzahl von Bit aus allen der Zeilenadressen der DRAM-Kerne 100.1 bis 100.n ausgelegt ist, wobei der Binärzähler ein 12-Bit-Binärzähler zum Zwecke der Beschreibung sein soll.

Ein Komparator 3304 enthält: Koinzidenzerfassungsschaltungen 3304.0 bis 3304.11, die die entsprechenden Ausgaben A(0) bis A(11) von dem Binärzähler 3302 empfangen zum Durchführen eines Vergleiches zwischen einer Ausgabe und einem in dem Maximala dreßregister 342 gespeicherten Wert; eine Gesamtkoinzidenzin formationserfassungsschaltung 3306, die Ausgaben von den Koin zidenzerfassungsschaltungen 3304.0 bis 3304.11 empfängt zum Erfassen, daß die Ausgaben der Koinzidenzerfassungsschaltungen die Koinzidenz der Vergleichsresultate zeigen; und eine Rück setzschaltung 3308 zum Zurücksetzen des Binärzählers 3302, wenn all die Ausgaben der Koinzidenzerfassungsschaltungen 3304.0 bis 3304.11 einen Koinzidenzzustand durch die Gesamtko inzidenzinformationserfassungsschaltung 3306 anzeigen.

Der Binärzähler 3302 zählt das Taktsignal UCCLK hoch, das von einer Takterzeugungseinheit in dem BIST-Steuerabschnitt 310 ausgegeben wird.

Andererseits zählt ein Binärzähler in der Adreßerzeugungs schaltung 34 ebenfalls das Taktsignal UCCLK hoch.

Fig. 25 ist ein Zeitablaufdiagramm zum Beschreiben des Be triebes der in Fig. 24 beschriebenen Adreßerzeugungsschaltung 330.

Wenn eine Zieltätigkeit des Taktsignales UCCLK zu einem Zeit punkt t0 startet, geht das Signal A(0) des niedrigsten Bit auf den "H"-Pegel aus den Adreßsignalen A(0) bis A(11) der Ausga ben des Binärzählers 3302. Als Reaktion darauf geht auch das Ausgangssignal MC(0) der Koinzidenzerfassungsschaltung 3304.0 auf den "H"-Pegel.

Dann geht zu einem Zeitpunkt t1 das Adreßsignal A(1) auf den "H"-Pegel als Reaktion auf eine Aktivierungsflanke des zweiten Zyklus des Taktsignales UCCLK, und als Reaktion auf den Über gang des Adreßsignales A(1) auf den "H"-Pegel geht das Aus gangssignal MC(1) der Koinzidenzerfassungsschaltung 3304.1 auf den "H"-Pegel.

Andererseits geht das Ausgangssignal MC(0) der Koinzidenzer fassungsschaltung 3304.0 auf den "L"-Pegel.

Hierauf folgend ändern sich auf eine ähnliche Weise die Pegel der Signale MC(0) bis MC(11) auch gemäß den Vergleichsresulta ten zwischen den Daten, die in dem Maximaladreßregister 342 gehalten sind, und den Adreßsignalen A(0) bis A(11).

Als Reaktion auf eine Aktivierungsflanke des Taktsignales UCCLK zu dem Zeitpunkt t3 geht das Adreßsignal A(0) in eine aktiven Zustand, und als Reaktion darauf geht das Signal MC(0) auf den "H"-Pegel. Zu der Zeit gehen die Ausgaben aller Koin zidenzerfassungsschaltungen 3304.0 bis 3304.11 auf den "H"- Pegel, und eine Ausgabe der Gesamtkoinzidenzinformationserfas sungsschaltung 3306 geht auf den "H"-Pegel.

Bei einer Nichtaktivierungsflanke des Taktsignales UCCLK zu einem Zeitpunkt t4 geht als Reaktion darauf, daß der Aus gangspegel der Gesamtkoinzidenzinformationserfassungsschaltung 3306 auf dem "H"-Pegel ist, das Rücksetzsignal RST von der Rücksetzschaltung 3308 auf den "H"-Pegel.

Als Reaktion darauf werden die Ausgangspegel des Binärzählers 3302 alle zurückgesetzt, und alle Adreßsignale A(0) bis A(11) gehen auf den L-Pegel.

Bei einem in Fig. 5 gezeigten Beispiel gehen, da "1" in den all den Bit in dem Maximaladreßregister 342 gespeichert sind, das den Speicherbereich von 12 Bit aufweist, die Signale MC(0) bis MC(11) auch auf den "L"-Pegel als Reaktion darauf, daß die Adreßsignale A(0) bis A(11) alle auf den "L"-Pegel gehen. Als Reaktion darauf geht die Ausgabe der Gesamtkoinzidenzinforma tionserfassungsschaltung 3306 auf den "L"-Pegel.

Als Reaktion darauf, daß die Ausgabe der Gesamtkoinzidenzin formationserfassungsschaltung 3306 auf dem "L"-Pegel zu dem Zeitpunkt t6 ist, kehrt die Ausgabe der Rücksetzschaltung 3308 ebenfalls auf den "L"-Pegel zurück. Damit startet eine Zähltä tigkeit des Binärzählers 3302 wieder bei einer Aktivierungs flanke des nächsten Taktsignales UCCLK.

Wenn der wie oben beschriebene Aufbau angenommen wird, erzeugen die in der eingebauten Selbsttestschaltung 300 vorgesehene Adreßerzeugungsschaltung 330 und die in den entsprechenden DRAM-Kernen 100.1 bis 100.n vorgesehenen Adreßerzeugungsschal tungen 34 Adreßsignale in Synchronisation miteinander.

Folglich wird bei der Testtätigkeit nur eine Startadresse be nötigt, die durch eine Schiebetätigkeit einer jeden der Flip- Flop-Schaltungen 500.1 bis 500.n von der eingebauten Selbst testschaltung 300 an dem Start der Testtätigkeit zu liefern ist. Daher erzeugen die in den entsprechenden DRAM-Kernen 100.1 bis 100.n vorgesehenen Adreßerzeugungsschaltungen 34 in terne Adressen für die Testtätigkeit. Daher gibt es keine Not wendigkeit, eine Adresse an jede der Flip-Flop-Schaltungen 500.1 bis 500.n durch eine Schiebetätigkeit zu liefern, jedes mal wenn eine Speicherzelle ausgewählt wird, so daß die Test tätigkeit mit hoher Geschwindigkeit durchgeführt werden kann.

Es sei angemerkt, daß bei einer Schreibtätigkeit während der Testtätigkeit, wenn nicht nur Adreßsignale sondern auch Test daten selbst in die entsprechenden DRAM-Kerne 100.1 bis 100.n zu schreiben sind, die innerhalb der DRAM-Kerne 100.1 bis 100.n selbst erzeugt werden, nur ein Anfangswert von der ein gebauten Selbsttestschaltung 300 an dem Start der Testtätig keit geliefert werden muß. Daher tritt bei der Testtätigkeit keine Notwendigkeit auf, Schreibdaten an jede der Flip-Flop- Schaltungen 500.1 bis 500.n durch eine Schiebetätigkeit bei jedem Datenschreiben zu liefern, so daß die Testtätigkeit mit höherer Geschwindigkeit ausgeführt werden kann.

Zweite Ausführungsform

Fig. 26 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues einer integrierten Halbleiterschaltungsvorrich tung 2000 einer zweiten Ausführungsform der vorliegenden Er findung.

Die integrierte Halbleiterschaltungsvorrichtung 2000 ist grundsätzlich ähnlich zu der integrierten Halbleiterschal tungsvorrichtung 1000 der ersten in Fig. 1 gezeigten Ausfüh rungsform in Bezug auf den Aufbau der eingebauten Selbsttest schaltung 300 und der eingebauten Redundanzanalyseschaltung 400.

Wie später beschrieben wird, erzeugt jedoch die eingebaute Selbsttestschaltung 300 bei der zweiten Ausführungsform das Testfreigabesignal TE zusätzlich zu den Funktionen der ersten Ausführungsform, und weiter ist der Aufbau der DRAM-Kerne 100 in der zweiten Ausführungsform anders als jener der DRAM-Kerne in der ersten Ausführungsform.

Weiter sind in der integrierten Halbleiterschaltungsvorrich tung 2000 Flip-Flop-Schaltungen 210 und 220 vorgesehen, die Daten durch eine Schiebetätigkeit liefern können oder Daten durch eine Schiebetätigkeit lesen können, in einem Datenein gangsabschnitt bzw. einem Datenausgangsabschnitt der Logik schaltung derart vorgesehen, daß die an die Logikschaltung 200 eingegebenen oder von ihr ausgegebenen Daten bei dem Testbe trieb bestätigt werden können.

Es sei angemerkt, daß in Fig. 26 ein DRAM-Kern 100 und eine Logikschaltung 200 in der integrierten Halbleiterschaltungs vorrichtung 2000 vorgesehen sind, die vorliegende Erfindung ist jedoch nicht auf solch einen Fall begrenzt, sondern eine Mehrzahl von DRAM-Kernen 100 und eine Mehrzahl von diesen ent sprechenden Logikschaltungen 200 können in der integrierten Halbleiterschaltungsvorrichtung 2000 vorgesehen sein.

Es wird Bezug genommen auf Fig. 26, der DRAM-Kern 100 ent hält: einen Schnittstellenabschnitt 114, der ein Steuersignal, ein Adreßsignal und ein Schreibsignal empfängt, die von der Logikschaltung 200 durch die Flip-Flop-Schaltung 210 geliefert werden; Speicherfeldabschnitte 112.1 bis 112.n zum Speichern und Halten von Daten; einen Adreßbus ABC zum Übertragen eines Adreßsignales an jeden der Speicherfeldabschnitte 112.1 bis 112.n von dem Schnittstellenabschnitt 114; einen Befehlsbus CBS zum Übertragen eines Steuersignales an jeden der Speicher feldabschnitte 112.1 bis 112.n von dem Schnittstellenabschnitt 114; und einen Datenbus DBS zum Liefern/Empfangen von Daten zwischen dem Schnittstellenabschnitt 114 und den Speicherfeld abschnitten 112.1 bis 112.n.

Der DRAM-Kern 100 enthält weiter: Schaltkreise 116.1 bis 116.n zum Öffnen/Schließen der Verbindung zu dem Befehlsdatenbus ge mäß einem Signal, das von der Logikschaltung bei der normalen Tätigkeit geliefert wird, oder gemäß von Aktivierungssignalen DE1 bis DEn, die von der eingebauten Selbsttestschaltung 300 während des Testbetriebes geliefert werden; lokale Steuer schaltungen 118.1 bis 118.n, die das Steuersignal von dem Be fehlsdatenbus CBS durch den Adreßbus ABS und die Schaltkreise 116.1 bis 116.n empfangen; Flip-Flop-Schaltungen 120.1 bis 120.n zum Verriegeln eines Adreßsignales, eines Steuersignales und von Schreibdaten, die von den lokalen Steuerschaltungen 118.1 bis 118.n geliefert werden, um sie an die entsprechenden Speicherfeldabschnitte 112.1 bis 112.n zu liefern.

Das Steuersignal, das Adreßsignal und die Schreibdaten werden von der Logikschaltung 200 an den DRAM-Kern 100 durch die Flip-Flop-Schaltung 210 geliefert, die eine Schiebetätigkeit durchführen kann, und Lesedaten werden an die Logikschaltung 200 von dem DRAM-Kern 100 durch die Flip-Flop-Schaltung 210 geliefert. Andererseits werden während des normalen Betriebes Daten von dem Dateneingangs/ausgangsanschluß 10 an die Logik schaltung 200 durch die Flip-Flop-Schaltung 220 geliefert, die eine Schiebetätigkeit ausführen kann, und eine Ausgabe von der Logikschaltung 200 wird an den Dateneingangs/ausgangsanschluß 10 durch die Flip-Flop-Schaltung 220 geliefert.

Wenn in dem Testbetrieb der Betrieb der Logikschaltung 200 ge testet wird, werden ein Adreßsignal, ein Steuersignal, Schreibdaten und so weiter an die Flip-Flop-Schaltung 210 durch einen Anschluß 25 geliefert, Lesedaten werden von dem DRAM-Kern 100 seriell verschoben, und die Lesedaten werden an einem Anschluß 26 ausgelesen, nachdem die Lesedaten durch die Flip-Flop-Schaltung 220 gegangen sind. Andererseits werden an die Logikschaltung 200 gelieferte Testdaten ebenfalls an die Flip-Flop-Schaltung 220 durch eine serielle Schiebetätigkeit von dem Anschluß 25 geliefert, und die Daten in der Flip-Flop- Schaltung 220 werden von dem Anschluß 26 durch eine serielle Schiebetätigkeit ausgelesen, nachdem eine Ausgabe der Logik schaltung 200 an die Flip-Flop-Schaltung 220 ausgegeben ist.

Es sei angemerkt, daß zu verstehen ist, daß in Fig. 26 die Speicherfeldabschnitte 112.1 bis 112.n jeweils Schaltungen enthalten, die zur Auswahl einer Speicherzelle und zum Einge ben/Auslesen von Daten notwendig sind, wie der Zeilenadreßde koder 40, der Wortleitungstreiber 42, der Spaltenadreßdekoder 50, das Spaltenauswahlgatter 52, der Leseverstärker 70, der Schreibtreiber 80 und die Datenverriegelungen 72 und 82.

Fig. 27 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues des Schnittstellenabschnittes 114 eines DRAM- Kernes in dem in Fig. 26 gezeigten Aufbau.

Wie in Fig. 26 beschrieben wurde, werden bei dem Testbetrieb Testdaten (ein Steuersignal, ein Adreßsignal, Daten entspre chend zu Schreibdaten) von der eingebauten Selbsttestschaltung 300 oder von der Außenseite der integrierten Halbleiterschal tungsvorrichtung 2000 geliefert, und Daten als Resultat der Tätigkeit werden seriell an die eingebaute Selbsttestschaltung 300 oder die Außenseite der integrierten Halbleiterschaltungs vorrichtung 2000 ausgelesen; hier im folgenden wird solch ein Test als ein "Abtasttest" bezeichnet, und ein Pfad, entlang dem die Daten seriell übertragen werden wird als ein "Ab tastpfad" bezeichnet.

Die Beschreibung wird hauptsächlich bezüglich des Abtasttestes für den DRAM-Kern 100 unten gegeben.

In dem Fall eines DRAM ist ungleich dem Fall eines SRAM eine Aktivierung einer Wortleitung kontinuierlich notwendig während eines Operationszyklus in einer zeilenbezogenen Schaltung. Weiterhin ist in einem Fall, indem eine Lesetätigkeit ausge führt wird, eine Taktlatenz allgemein als eine Dauer vorhan den, nachdem ein Lesebefehl eingegeben ist, bis die Daten aus gegeben sind.

Daher wird, nachdem Testdaten (ein Testvektor) die seriell zu übertragen sind, auf einen Abtastpfad übertragen sind, ein Prozeß, bei dem eine Wortleitung aktiviert wird (hier im fol genden als ein ACT-Prozeß bezeichnet), zuerst ausgeführt, zu dieser Zeit wird ein Zustand, in dem der ACT-Prozeß ausgeführt worden ist, benötigt zum Halten der Verriegelungsschaltungen 120.1 bis 120.n entsprechend dem Speicherfeldabschnitten 112.1 bis 112.n in einem verriegelten Zustand. Solch ein Haltezu stand wird durch Eingeben eines Vorladebefehles zurückgesetzt.

Ein weiterer Prozeß wie das Schreiben oder Lesen von Daten oder ähnliches wird in solch einem Zustand implementiert, in dem die Aktivierung der Wortleitung aufrechterhalten bleibt.

Es wird Bezug genommen auf Fig. 27, bei dem normalen Betrieb, wenn eine Zugriffsanforderung von der Logikschaltung 200 zum Beispiel auf den Speicherfeldabschnitt 112.1 gemacht wird, wird in dem Schnittstellenabschnitt 114, der den Aktivierungs befehl ACT, den Vorladebefehl PRE, den Lesebefehl READ, den Schreibbefehl WRITE und ein Adreßsignal empfangen hat, ein Um wandlungsprozeß in einen internen Befehl in dem Befehlsdekoder 1142.1 durchgeführt, der entsprechend zu dem Speicherfeldab schnitt 112.1 vorgesehen ist.

Andererseits in Bezug auf eine Adresse wird ein Vergleich zwi schen einer programmierten Defektadresse und einem gegebenen Adreßsignal in einem Redundanzbestimmungsabschnitt 1144.1 durchgeführt, und dann wird eine Umwandlung in eine interne Adresse durchgeführt, nachdem der Redundanzersetzungsprozeß beendet ist.

Der interne Befehl und die Adresse, die solchen Prozessen un terworfen werden, werden in der Flip-Flop-Schaltung 1146 ver riegelt.

An der nächsten Taktflanke wird von der Flip-Flop-Schaltung 1146 ein Adreßsignal an einen Adreßvordekoder 1148.1 gelie fert, und ein Steuersignal wird an Treiberschaltungen 1152.11 bis 1152.14 durch AND-Schaltungen 1150.11 bis 1150.14 gelie fert.

Ein Testfreigabesignal TTE wird an die Eingänge der entspre chenden AND-Schaltungen 1150.11 bis 1150.14 geliefert, und ei ne Ausgabe des Befehlsdekoders 1142.1 wird an die anderen Ein gänge davon durch die Flip-Flop-Schaltung 1146 geliefert.

Die Ausgaben der Treiberschaltungen 1152.11 bis 1152.14 werden an den Befehlsbus CBS angelegt.

Eine Ausgabe einer Adreßerzeugungsschaltung 1154.1, die ent sprechend dem Speicherfeldabschnitt 112.1 vorgesehen ist und ein Taktsignal von der eingebauten Selbsttestschaltung 300 bei dem Testbetrieb zählt zum Selbsterzeugen einer Testadresse, und eine Ausgabe des Adreßvordekoders 1148.1 werden an einen Schaltkreis 1156.1 angelegt, gemäß einem Modusbefehl während eine Ausgabe der Adreßerzeugungsschaltung 1154.1 bei dem Test betrieb ausgewählt, und eine Ausgabe des Adreßvordekoders wird bei dem normalen Betrieb ausgewählt, um sie jeweils an den Adreßbus ABS anzulegen. Ein Aufbau der Adreßerzeugungsschal tung 1154.1 ist im wesentlichen gleich jenem der Adreßerzeu gungsschaltung 34 mit der Ausnahme, daß die Zahl der Bit einer erzeugten Adresse anders ist.

Der Aufbau, wie er oben beschrieben ist, ist entsprechend für jeden der anderen Speicherfeldabschnitte 112.1 bis 112.n vor gesehen.

Weiterhin sind Daten WDQ, die durch den Datenbus DBS in die Speicherfeldabschnitte 112.1 bis 112.n geschrieben werden, die bei dem normalen Betrieb ausgewählt sind, Daten, die von der Logikschaltung 200 durch die Flip-Flop-Schaltung 1146 gelie fert werden, während sie in dem Testbetrieb als Daten gewählt werden, die in einer Datenerzeugungsschaltung 1160 erzeugt werden auf der Grundlage eines Anfangswertes, der durch den Abtastpfad geliefert wird, durch einen Schaltkreis 1162, der durch den Modusbefehl MC gesteuert wird.

In dem Fall, in dem ein Abtasttest aufgeführt wird, wird ein Testvektor seriell zu der Flip-Flop-Schaltung 1146 von der eingebauten Selbsttestschaltung 300 übertragen. Während der seriellen Übertragung wird das Testfreigabesignal TTE, das von der eingebauten Selbsttestschaltung 300 geliefert wird, auf dem "L"-Pegel gehalten, so daß keine in einer Halteschaltung einer jeden der Flip-Flop-Schaltung 1146 gehaltenen Daten ei nen Einfluß auf den Betrieb der Speicherfeldabschnitte 112.1 bis 112.n ausüben. Daher werden die in der Flip-Flop-Schaltung 1146 gehaltenen Daten nicht an die Treiberschaltungen 1152.11 bis 1152.14 geliefert, daher werden die Speicherfeldabschnitte 112.1 bis 112.n daran gehindert, einen unnormalen Betrieb wäh rend der Tätigkeit eines Testvektors auszuführen.

Das Signal TTE wird auf den "H"-Pegel nach dem Übertragen des Testvektors getrieben, und als Reaktion darauf wird ein Steu ersignal zu den Speicherfeldabschnitten 112.1 bis 112.n von den Treiberschaltungen 1152.11 bis 1152.14 durch den Befehls bus CBS übertragen, und dadurch wird ein ausgewählter Spei cherfeldabschnitt tätig.

Zu dieser Zeit wird jeder Befehl selektiv an den Speicherfeld abschnitt 112.i durch Aktivierung des Signales DEi (i = 1 bis n) entsprechend einem ausgewählten Speicherfeldabschnitt unter den Schaltkreisen 116.1 bis 116.n geliefert.

Fig. 28 ist ein schematisches Blockschaltbild zum Beschreiben eines Aufbaues der Schaltkreise 116.1 bis 116.n, der lokalen Steuerschaltungen 118.1 bis 118.n und der Flip-Flop- Schaltungen 120.1 bis 120.n, die in dem in Fig. 26 gezeigten Aufbau kombiniert sind.

Ein Aufbau wird angenommen, bei dem Befehle wie die Aktivie rung/Deaktivierung einer Wortleitung, Aktivierung einer Schreibsteuerleitung, Aktivierung einer Lesesteuerleitung und so weiter und eine Zeilenadresse und eine Spaltenadresse se lektiv durch die entsprechenden Schaltkreise 116.1 bis 116.n an die lokalen Steuerschaltungen 118.1 bis 118.n in verteilter Anordnung entsprechend den Speicherfeldabschnitten 112.1 bis 112.n geliefert werden.

Daher wird ein von dem Schnittstellenabschnitt 114 übertrage nes Signal zu den lokalen Steuerschaltungen 118.1 bis 118.n durch die Schaltkreise 116.1 bis 116.n gemäß Auswahlsignalen IL1 bis ILn übertragen, die von der Logikschaltung 200 bei den gewöhnlichen Betrieb geliefert werden, oder gemäß Aktivie rungssignalen DE1 bis DEn, die in dem Testbetrieb von der ein gebauten Selbsttestschaltung 300 geliefert werden.

Da die in den lokalen Steuerschaltungen 118.1 bis 118.n er zeugten Signale wieder in den Flip-Flop-Schaltungen 120.1 bis 120.n verriegelt werden, wird daher ein Betrieb in einem Feld so gehalten, daß es in einem befohlenen Betriebszustand ist, selbst wenn ein Wert der Flip-Flop-Schaltung 1146 in dem Schnittstellenabschnitt 114 durch einen Abtasttest neu be schrieben wird.

Fig. 29 ist ein Zeitablaufdiagramm, wenn ein Test für einen DRAM-Kern 100 in der in Fig. 26 bis 28 beschriebenen inte grierten Halbleiterspeichervorrichtung 2000 ausgeführt wird.

Zuerst wird in einer Dauer zwischen den Zeitpunkten t1 und t2 ein Testvektor zu jeder der Flip-Flop-Schaltungen 1146 unter Benutzung des Abtastpfades übertragen. Zu dieser Zeit ist das Testfreigabesignal TTE auf dem "L"-Pegel.

Dann hört in einer Dauer zwischen Zeitpunkten t2 und t3 die Übertragungstätigkeit auf, das Testfreigabesignal TTE wird auf den "H"-Pegel aktiviert, und eine ACT-Tätigkeit wird zum Akti vieren einer Wortleitung eines ausgewählten Speicherfeldes I ausgeführt.

Wieder wird in einer Dauer zwischen Zeitpunkten t3 bis t4 die Übertragung eines Testvektors zum Schreiben durchgeführt. Die Übertragungstätigkeit wird zu einem Zeitpunkt t4 beendet, und in einer Dauer zwischen Zeitpunkten t4 und t5 wird das Testfreigabesignal TTE wiederum auf den "H"-Pegel aktiviert zum Durchführen einer Schreibtätigkeit.

Zu dieser Zeit werden eine Adresse und Daten in jedem des zweiten Zyklus und der folgenden Zyklen davon selbst erzeugt entsprechend jedem der Speicherfeldabschnitte 112.1 bis 112.n, wie oben beschrieben wurde, wenn die führenden Daten an den Testvektor in der Übertragung geschickt werden. Hierbei wird keine Adresse an den Schnittstellenabschnitt 114 geschickt, aber ein Adreßsignal, das für jeden der Speicherfeldabschnitte erzeugt wird, und das Voranschreiten des Schreibzyklus kann in der eingebauten Selbsttestschaltung 300 geschätzt werden; da her wird das Testfreigabesignal TTE durch Vorsage an dem End zeitpunkt deaktiviert.

Alternativ kann ein Aufbau angenommen werden, bei dem die Be endigung eines Schreibzyklus in jedem Speicherfeldabschnitt 112.1 bis 112.n der eingebauten Selbsttestschaltung 300 durch ein Signal mitgeteilt wird.

Durch Einfügen einer Adreßerzeugungsschaltung für ein Testmu ster auf der Seite des DRAM-Kernes 100 auf solche Weise kann eine Schreibadresse automatisch erzeugt werden, wenn eine Startadresse und ein Voranschreitungsmuster der Adresse einge stellt werden.

Da weiterhin die Datenerzeugungsschaltung 1160 zum Schreiben von Daten während des Testbetriebes entsprechend in jedem der Speicherfeldabschnitte 112.1 bis 112.n enthalten ist, können die Schreibdaten auch automatisch für jeden der Speicherfeld abschnitte 112.1 bis 112.n durch Auswählen von Anfangsdaten und eines Voranschreitungsmusters der Daten erzeugt werden. Die Auswahl solch eines Musters kann getrennt mit einer Kombi nation einer Mehrzahl von Signalen durchgeführt werden.

Da die Zahl der Zyklen, bis das Schreiben endet, zuvor auf der Seite der eingebauten Selbsttestschaltung vorhergesagt werden kann, kann das Testfreigabesignal TE deaktiviert werden, wenn ein richtige Zahl von Zyklen erreicht ist, durch Zählen fal scher Zyklen zum Beenden einer Schreibtätigkeit.

Darauf folgend wird wieder in einer Dauer zwischen Zeitpunkten t5 und t6 die Übertragung eines Testvektors zum Lesen durchge führt.

An einem Zeitpunkt t6 wird die Übertragungstätigkeit beendet, und in einer Dauer zwischen Zeitpunkten t6 und t6 wird das Testfreigabesignal TTE wieder auf den "H"-Pegel aktiviert zum Durchführen einer Lesetätigkeit. Wenn zu dieser Zeit es zwei Zyklen dauert, um die Daten aus dem DRAM-Kern 100 herauszuneh men aufgrund des Vorhandenseins von Latenz, wird das Testfrei gabesignal TTE so gesteuert, daß die Daten in dem zweiten Zy klus in der Flip-Flop-Schaltung 1146 verriegelt werden.

Da es im voraus auf der Seite der eingebauten Selbsttestschal tung 300 verstanden wird, ob eine CAS-Latenz des DRAM-Kernes 100 zwei Zyklen oder eine andere Zahl von Zyklen dauert, wird das Testfreigabesignal TTE deaktiviert zum Beenden einer Lese tätigkeit, wenn eine richtige Zahl von Zyklen durch Zählen falscher Zyklen entsprechend der Zyklen der Latenz erreicht ist.

Schließlich wird an einem Zeitpunkt t7 startend das Taktsignal an die Flip-Flop-Schaltung 1146 geliefert zum Durchführen ei ner Schiebetätigkeit und dadurch der Datenübertragung zum Her ausnehmen der Lesedaten RDQ, die in dem Flip-Flop gefangen sind, durch den Abtastpfad.

Mit dem oben beschriebenen Aufbau und der oben beschriebenen Tätigkeit kann eine Wirkung ähnlich zu der der ersten Ausfüh rungsform erzielt werden.

Dritte Ausführungsform

Fig. 30 ist ein schematisches Blockschaltbild zum Beschreiben eines anderen Aufbaues des CAM-Zellenfeldes 4000, das in der eingebauten Redundanzanalyseschaltung 400 in der integrierten Halbleiterschaltungsvorrichtung 1000 der ersten Ausführungs form oder der integrierten Halbleiterschaltungsvorrichtung 2000 der zweiten Ausführungsform enthalten sein kann.

In Fig. 30 sind auf der rechten und der linken Seite Sätze von Bitleitungspaaren CBL1 und /CBL1 bis CBLm und /CBLm und Bitleitungspaare CBL'1 und /CBL'1 bis CBL'm und /CBL'm, die in der gleichen Zahl zueinander vorhanden sind, angeordnet, und die Bitleitungen sind in zwei Gruppen unterteilt: eine für den Zeilenadreßvergleich und die andere für den Spaltenadreßver gleich. Ein Aufbau wird angenommen, bei dem für die zwei Grup pen entsprechende bitleitungssteuerbezogene Schaltungen (Bit leitungstreiber- + S/A) 4020 und 4030 und entsprechende Schal tungen 41.11 und 41.12 angeordnet sind, die sich auf die Lei tungssteuerung der Wortleitungskoinzidenzerfassung beziehen.

Daher sind die Schaltungen 4100.11 und 4100.12 von Fig. 30, die sich auf die Leitungssteuerung der Wortleitungskoinziden zerfassung beziehen, so aufgebaut, daß ein Abschnitt entspre chend einer Zeilenadresse und ein Abschnitt entsprechend einer Spaltenadresse von jedem der Ersetzungsbestimmungsabschnitte 4100.1 bis 4100.6 der ersten und der zweiten Ausführungsform unterteilt sind und getrennt angeordnet sind, und jeder der geteilten Abschnitte entsprechend einer Zeilenadresse und der geteilten Abschnitte so verdrahtet und verbunden sind, daß ei ne Tätigkeit ähnlich zu jedem Abschnitt in der ersten oder zweiten Ausführungsform durchgeführt wird.

Eine Zeilenadresse und eine Spaltenadresse werden jeweils ei ner Maskentätigkeit für einen unnötigen Abschnitt davon gemäß einer notwendigen Zahl von Bits und einer notwendigen Zahl von Wortleitungen unterworfen, wie bei der ersten Ausführungsform beschrieben wurde, wodurch eine notwendige CAM- Zellenfeldkapazität realisiert wird.

Bei dem in Fig. 30 gezeigten Aufbau wird eine Vergleichskoin zidenzoperation durch Eingeben einer Zeilenadresse oder einer Spaltenadresse auf jede der Bitleitungen von entsprechend steuerbezogenen Schaltungen 4020 und 4030 auf der rechten und der linken Seite durchgeführt.

Mit solch einem Aufbau kann das CAM-Zellenfeld 400 in einer ebenen Anordnung mit nahezu Gleichförmigkeit aufgebaut werden, und eine Belegungsfläche kann verringert werden durch eine vereinfachte Feldanordnung und noch weiter verringert werden durch Vereinfachung der Anordnung der begleitenden peripheren Schaltungen.

Fig. 31 ist ein Bild, das konzeptionell einen Aufbau des in Fig. 30 gezeigten CAM-Zellenfeldes zeigt. Ein CAM-Feld für eine Zeilenadresse ist auf der linken Hälfte angeordnet, und ein CAM-Feld für eine Spaltenadresse ist auf der rechten Hälf te angeordnet.

Fig. 32 ist ein Verdrahtungsmusterbild zum Beschreiben eines Aufbaues eines Teiles PA, der durch eine schwarze durchgezoge ne Linie in dem in Fig. 31 gezeigten CAM-Feld eingekreist auf, auf detailliertere Weise.

Transistoren, die aus einer aktiven Schicht und einer ersten Polysiliziumschicht aufgebaut sind, sind dazwischen durch eine zweite Polysiliziumschicht, eine erste Metallverdrahtungs schicht und eine zweite Metallverdrahtungsschicht verbunden, worin Bitleitungen CBL und /CBL, die aus der zweiten Metall verdrahtungsschicht gebildet sind, so aufgebaut sind, daß sie voneinander in dem Grenzabschnitt zwischen dem CAM-Feld für eine Zeilenadresse und dem CAM-Feld für eine Spaltenadresse getrennt sind, wie durch einen durch eine Ellipse eingeschlos senen Abschnitt gezeigt ist.

Fig. 33 ist ein schematisches Blockschaltbild, das einen an deren Aufbau eines CAM-Zellenfeldes 4000 zeigt.

Es wird Bezug genommen auf Fig. 33, ein Aufbau des CAM- Zellenfeldes 4000 zum Durchführen einer Maskentätigkeit gemäß eines Aufbaues einer CAM-Zelle und der notwendigen Zahl von Bit der Zeilenadressen und der Spaltenadressen ist im wesent lichen der gleiche wie der von Fig. 30.

In Fig. 33 sind in der oberen Hälfte und der unteren Hälfte entsprechende Sätze von Wortleitungen TWLR1 bis TWLRn und Wortleitungen TWLC1 bis TWLCn, die die gleichen in der Anzahl sind, und entsprechende Sätze von Koinzidenzerfassungsleitun gen MLR1 bis MLRn und Koinzidenzerfassungsleitungen MLC1 bis MLCn, die die gleichen in der Anzahl sind, angeordnet.

Jede der Wortleitungen und jede der Koinzidenzerfassungslei tungen ist in zwei Teile unterteilt: einen für den Zeilena dreßvergleich und den anderen für den Spaltenadreßvergleich, und steuerbezogene Schaltungen für eine Wortleitung und eine Koinzidenzerfassungsleitung 4100.11 und 4100.12 und steuerbe zogene Schaltungen für Bitleitungen 4020 und 4030 sind für beide entsprechenden Gruppen vorgesehen.

Eine Zeilenadresse und eine Spaltenadresse stellen ein notwen diges CAM-Feld dar durch Ausführen einer Maskenoperation auf einem unnötigen Teil gemäß der notwendigen Zahl von Bit und Wortleitungen.

Eine Zeilenadresse oder eine Spaltenadresse wird auf eine ent sprechende Bitleitung durch eine der oberen oder unteren steu erbezogenen Schaltungen zum Durchführen einer Vergleichskoin zidenzoperation eingegeben.

Mit solch einem Aufbau kann ebenfalls ein CAM-Zellenfeld in einer einzelnen ebenen Anordnung mit nahezu Gleichförmigkeit aufgebaut werden, und eine belegte Fläche kann verringert wer den durch eine vereinfachte Feldanordnung und noch weiter ver ringert werden durch Vereinfachung der Anordnung der beglei tenden und peripheren Schaltungen.

Fig. 34 ist ein Bild, das konzeptionell einen Aufbau des in Fig. 33 gezeigten CAM-Feldes zeigt.

Ein CAM-Zellenfeld entsprechend zu einer Zeilenadresse ist auf der oberen Hälfte angeordnet, und ein CAM-Zellenfeld entspre chend einer Spaltenadresse ist auf der Bodenhälfte angeordnet.

Fig. 35 ist ein Verdrahtungsmusterbild zum Beschreiben eines Aufbaues einer CAM-Zelle MC'n1 (PB1 von Fig. 34) entsprechend einer Spaltenadresse auf der oberen Hälfte des in Fig. 34 ge zeigten CAM-Zellenfeldes in einer detaillierteren Weise.

Eine Wortleitung ist auf der ersten Polysiliziumschicht gebil det, eine Koinzidenzerfassungsleitung und eine Stromversor gungsleitung sind aus der ersten Metallverdrahtung gebildet. Eine Bitleitung aus der zweiten Metallverdrahtung gebildet.

Weiterhin erstrecken sich eine Wortleitung WL und eine Koinzi denzerfassungsleitung ML über und benachbart zu der Speicher zelle.

Fig. 36 ist ein Verdrahtungsmusterbild, das einen Aufbau ei nes Grenzabschnittes zwischen einem CAM-Feld für eine Zeilena dresse und einem CAM-Feld für eine Spaltenadresse in dem in Fig. 34 gezeigten CAM-Feldern zeigt.

Ein Aufbau, wie er durch die Abschnitte gezeigt ist, die durch Kreise in Fig. 36 eingeschlossen sind, wird unähnlich zu Fig. 35 angenommen, Wortleitungen und Koinzidenzerfassungslei tungen eines Zeilenadreß-CAM-Zellenfeldes sind von jenen eines Spaltenadreß-CAM-Zellenfeldes benachbart dazu in dem Grenzab schnitt zwischen den beiden CAM-Zellenfeldern getrennt, wäh rend eine Stromversorgungsleitung und eine Masseleitung sich zu und über einem benachbarten CAM-Zellenfeld erstrecken.

Fig. 37 ist ein schematisches Blockschaltbild, das einen an deren Aufbau eines CAM-Feldes zeigt.

Bei der Koinzidenzerfassungstätigkeit wird ein Aufbau eines CAM-Zellenfeldes angenommen, bei dem eine CAM-Zelle entspre chend einer Zeilenadresse und eine CAM-Zelle entsprechend ei ner Spaltenadresse durch getrennte Koinzidenzerfassungsleitun gen gesteuert werden.

Das heißt, es wird angenommen, daß eine Schaltung, die sich auf die Steuerung einer Wortleitungskoinzidenzerfassungslei tung bezieht, die Koinzidenzerfassungsleitungen ML1 bis MLn für zum Beispiel eine CAM-Zelle entsprechend einer Zeilena dresse in einem CAM-Zellenfeld auf einer einzelnen Ebene be nutzt, während sie die Koinzidenzerfassungsleitungen ML1' bis MLn' für eine CAM-Zelle für eine Spaltenadresse in dem CAM- Zellenfeld auf einer einzelnen Ebene benutzt.

Funktionen zum jeweils Ausführen einer Maskentätigkeit sind entsprechend für die Bitleitungen und die Wortleitungen gemäß der Zahl von Bit der Speicherzeilenadressen und der Speicher spaltenadressen vorgesehen.

Wenn solche Funktionen vorgesehen sind, sind die Bitleitungen, die Koinzidenzerfassungsleitungen und die Wortleitungen nicht in Gruppen als ein Muster unterteilt, und ein CAM-Zellenfeld ist funktional für eine Zeilenadresse und eine Spaltenadresse unterteilt und kann immer noch als ein Feld benutzt werden. Aus diesem Grund kann eine CAM-Dienstfläche optimal benutzt werden, wodurch eine Benutzungseffektivität eines CAM- Zellenfeldes verbessert wird und wiederum eine Belegungsfläche des CAM-Zellenfeldes 4000 in einem größeren Ausmaß verringert wird.

Das heißt, zum Beispiel folgt bei dem in Fig. 30 gezeigten Aufbau eine Notwendigkeit zum Bilden von getrennten CAM- Feldern für eine Zeilenadresse bzw. eine Spaltenadresse, die den Maximalwert der Zahl von Bit einer Zeilenadresse und einer Spaltenadresse annehmen können; und weiter den Maximalwert der Zahlen von redundanten Zeilen und redundanten Spalten im vor aus annehmen können.

Im Gegensatz dazu können bei dem in Fig. 37 gezeigten Aufbau die CAM-Zellen vorgesehen werden, ohne daß die CAM-Zellen, die für eine Zeilenadresse benutzt werden, diskriminiert werden von jenen, die für einen Spaltenadresse benutzt werden und um gekehrt; daher kann eine Belegungsfläche eines CAM- Zellenfeldes weiter verringert werden.

Fig. 38 ist ein Schaltbild, das einen Aufbau einer CAM-Zelle in dem in Fig. 37 gezeigten CAM-Feld zeigt.

Eine CAM-Zelle enthält: eine Adreßbitleitung CBL1 zum Übertra gen eines internen Adreßsignales; ein Speicherelement BSE, das aus zwei Invertern INV1 und INV2 zusammengesetzt ist; einen N- Kanalzugriffstransistor TA1 zum Verbinden eines Speicherkno tens n1 des Speicherelementes BSE und der Adreßbitleitung CBL1 dazwischen gemäß einem Pegel einer Signalleitung TWL; eine Adreßbitleitung /CBL1 zum Übertragen eines internen Adreßsi gnales komplementär zu dem internen Adreßsignal; einen N- Kanalzugriffstransistor TA2 zum Verbinden eines Speicherkno tens n2 des Speicherelementes BSE und der Adreßbitleitung /CBL1 dazwischen gemäß einem Pegel der Signalleitung TWL; N- Kanaltransistoren T111 und T121, die in Reihe zwischen einer ersten Koinzidenzerfassungsleitung ML1 und dem Massepotential geschaltet sind; und Transistoren T131 und T141, die in Reihe zwischen der ersten Koinzidenzerfassungsleitung ML1 und dem Massepotential geschaltet sind.

Eine CAM-Zelle enthält weiter: N-Kanaltransistoren T112 und T122, die in Reihe zwischen einer zweiten Koinzidenzerfas sungsleitung ML2 und dem Massepotential geschaltet sind; und Transistoren T132 und T142, die in Reihe zwischen der zweiten Koinzidenzerfassungsleitung ML2 und dem Massepotential ge schaltet sind.

Das Gate des Transistors T111 ist mit der Adreßbitleitung CBL1 verbunden, und das Gate des Transistors T121 ist mit dem Spei cherknoten n2 des Speicherelementes BSE verbunden. Weiter ist das Gate des Transistors T112 mit der Adreßbitleitung CBL1 verbunden, und das Gate des Transistors T122 ist mit dem Spei cherknoten n2 des Speicherelementes BSE verbunden.

Das Gate des Transistors T131 ist mit dem Speicherknoten n1 des Speicherelementes BSE verbunden, und das Gate des Transi stors T141 ist mit der Adreßbitleitung /CBL1 verbunden. Weiter ist das Gate des Transistors T132 mit dem Speicherknoten n1 des Speicherelementes BSE verbunden, und das Gate des Transi stors T142 ist mit der Adreßbitleitung /CBL1 verbunden.

Wenn solch ein Aufbau angenommen wird, kann das CAM-Zellenfeld zum flexiblen Speichern von Defektadressen aufgebaut sein, um an die Zahl der Bit einer Zeilenadresse und die Zahl der Bit einer Spaltenadresse angepaßt zu werden; und die Zahl der red undanten Zeilen und die Zahl der redundanten Spalten ohne Un terteilung der Adreßbitleitungen, der Koinzidenzerfassungslei tungen, der Wortleitungen und so weiter innerhalb des CAM- Zellenfeldes. Daher nimmt die Benutzungseffektivität der CAM- Zellen zu, und die Belegungsfläche des CAM-Zellenfeldes kann als ganzes verringert werden.

Fig. 39 ist ein konzeptionelles Bild, das einen noch anderen Aufbau eines CAM-Zellenfeldes zeigt.

Bei dem in Fig. 39 gezeigten Aufbau wird ein einzelnes CAM- Zellenfeld zweimal betätigt: einmal für eine Zeilenadreßver gleichstätigkeit und das andere mal für eine Spaltenadreßver gleichstätigkeit.

Das heißt, die Schaltung 4020, die sich auf die Bitleitungs steuerung bezieht, und die Schaltung 4100.14, die sich auf die Leitungssteuerung der Wortleitungskoinzidenzerfassung bezieht, führen eine Defekterkennung und eine Speichertätigkeit nur auf einem niedrigen Adreßteil in einem ersten Testzyklus durch, und Lesen auf solche Weise eine defekte Zeilenadresse, die er faßt worden ist und die durch Redundanz ersetzt worden ist, nach außen aus.

Hierauf folgend wird in einem zweiten Testzyklus eine Spei cher- und Vergleichstätigkeit nur auf einem Spaltenadreßteil in dem CAM-Zellenfeld durchgeführt.

Eine Spaltenvergleichstätigkeit und eine Spaltenadreßver gleichstätigkeit realisieren einen CAM-Zellenfeldaufbau, der für die Vergleichstätigkeit notwendig ist, durch Maskieren un nötiger Teile gemäß der Zahl der Bit und der Wortleitungen, die dafür notwendig sind.

Wenn solch ein Aufbau ebenfalls angenommen wird, kann ein CAM- Zellenfeld in einer Ebene mit nahezu Gleichförmigkeit aufge baut werden, wodurch es ermöglicht wird, daß die Belegungsflä che durch Vereinfachung einer Feldkonfiguration abnimmt, und da weiter ein CAM-Zellenfeld gemeinsam für eine Zeilenadresse und eine Spaltenadresse benutzt wird, kann die Feldbelegungs fläche zu einem stärkeren Grad verringert werden.

Vierte Ausführungsform

Fig. 40 ist ein Flußdiagramm, das ein anderes Beispiel einer Testtätigkeit zeigt, die einen eingebauten Selbsttest aus führt.

Zuerst wird die Initialisierung eines CAM-Zellenfeldes durch geführt (Schritt S202).

Parallel zu der Ausführung eines Speichertestes (Schritt S204) werden eine defekte Zeilenadresse und eine defekte Spaltena dresse auf entsprechende Bitleitungen des CAM-Zellenfeldes eingegeben (Schritt S206).

In dem Fall einer Adresse, die in dem CAM-Zellenfeld gespei chert worden ist (Schritt S208) wird keine Verarbeitung durch geführt, während in dem Fall einer Adresse, die nicht in dem CAM-Zellenfeld gespeichert worden ist (Schritt S208), wird ei ne neue Defektadresse in das CAM-Zellenfeld geschrieben (Schritt S210). Solch ein Test wird wiederholt, bis der Spei chertest zu Ende ist (Schritt S212).

Wenn der Speichertest endet, wird eine Defektrettungslösung gewählt, und das Resultat wird ausgegeben (Schritt S214).

Wenn dann der Speicher in die tatsächliche Benutzung genommen wird, wird ein Speicherzugriff zwischen der Ersatzzelle/der normalen Zelle gemäß der Information über die Rettungslösung geschaltet.

Um konkret zu sein, nachdem eine eingebaute Redundanzanalyse endet, wird eine defekte Adresse entsprechend der Rettungslö sung wieder in dem CAM-Zellenfeld gespeichert (S216).

In solch einem Zustand geht der Prozeß in eine tatsächliche Benutzung des Speichers bei der normalen Tätigkeit, und die Vergleichskoinzidenz zwischen einer Zugriffsadresse und einer defekten Adresse wird in einem CAM-Zellenfeld der eingebauten Redundanzanalyseschaltung 400 durchgeführt (Schritt S218). Wenn die Rettungsadresse getroffen wird (Schritt S220) dann wird auf eine entsprechende Ersatzspeicherzelle zugegriffen (Schritt S224). Wenn eine Rettungsadresse nicht getroffen wird (Schritt S220), wird der Speicherzugriff an der Zugriffsadres se ohne Änderung der Prozedur durchgeführt (Schritt S222).

Wenn solch ein Betrieb ausgeführt wird, kann ein für eine Adreßvergleichskoinzidenz vorgesehenes CAM-Zellenfeld als Pro grammspeicher zum Ausführen der Redundanzrettung benutzt wer den; daher kann die Chipfläche weiter verringert werden.

Fünfte Ausführungsform

Bei der ersten bis vierten oben beschriebenen Ausführungsform ist angenommen, daß der in Fig. 12 und 13 gezeigte Schal tungsaufbau benutzt wird zum Durchführen einer Maskenoperation auf einem vorbestimmten Adreßbitpaar CBL1 und /CBL1 in einem CAM-Zellenfeld.

Bei der fünften Ausführungsform wird die Beschreibung für ei nen anderen Schaltungsaufbau gegeben, der solch eine Mas kenoperation ermöglicht.

Fig. 41 ist zum Beispiel ein Schaltbild zum Beschreiben eines anderen Schaltungsaufbaues, der in einem Trei ber/Leseverstärkerabschnitt 4020V in der Bitleitungstreiber- + S/A-Schaltung 4020 der in Fig. 1 gezeigten ersten Ausfüh rungsform enthalten ist und Daten von dem CAM-Zellenfeld 4000 verstärkt, die auf das entsprechende Bitleitungspaar CBL1 und /CBL1 ausgelesen sind, zum Ausgeben der Daten als Leseadresse in einem Betrieb, bei dem Potentialpegel eines entsprechenden Bitleitungspaares CBL1 und /CBL1 in dem CAM-Zellenfeld 4000 getrieben werden. Diese Schaltung kann auf eine integrierte Halbleiterschaltungsvorrichtung einer anderen Ausführungsform angewendet werden.

Es wird Bezug genommen auf Fig. 41, der Eingangspuffer IBF1 empfängt ein Spaltenadreßsignal RA(i) zum Ausgeben eines Re sultates der Pufferung. Ein N-Kanal-MOS-Transistor TR502 ist zwischen dem Eingangspuffer IBF1 und einem internen Knoten n11 vorgesehen. Ein N-Kanal-MOS-Transistor TR504 ist zwischen dem internen Knoten n11 und einem Knoten n12 vorgesehen. Das Gate des Transistors T504 empfängt das Signal CWE zum Steuern der Schreibzeit von Daten von dem Befehlsdekoder 410. Der Knoten n12 ist mit der Adreßbitleitung CBL1 verbunden.

Andererseits empfängt ein Inverter INV504 einen Potentialpegel von dem Knoten n12 an dem Eingang davon zum Invertieren und Ausgeben des Potentialpegels. Ein N-Kanal-MOS-Transistor TR512 ist zwischen einem Ausgangsknoten des Inverters INV504 und ei nem internen Knoten n21 vorgesehen. Ein N-Kanal-MOS-Transistor TR514 ist zwischen dem internen Knoten n21 und der Adreßbit leitung /CBL1 vorgesehen. Das Gate des Transistors TR15 emp fängt das Steuersignal CWE.

Eine Registerschaltung RG502 ist so eingestellt, daß sie einen "H"-Pegel ausgibt, wenn eine Maskenoperation für die Bitlei tungen CBL1 und /CBL1 gemäß einem Befehl von dem Befehlsdeko der 4010 empfangen wird, während sie so eingestellt ist, daß sie den "L"-Pegel ausgibt, wenn keine Maskenoperation ausge führt wird.

Ein Transistor TR510 ist zwischen dem Knoten n11 und dem Mas sepotential vorgesehen, und das Gate des Transistors TR510 empfängt eine Ausgabe der Registerschaltung RG502. Der Knoten n11 und der Knoten n21 sind miteinander verbunden. Weiter emp fangen die Gates der Transistoren TR502 und TR512 beide eine Ausgabe des Inverters INV502.

Es sei angemerkt, daß in Fig. 41 der Leseverstärker S/A, der in Fig. 12 gezeigt ist, nicht gezeigt ist.

Ähnliche Aufbauten sind für die anderen Bitleitungspaare in dem Treiber/Leseverstärkerabschnitt 4020V vorgesehen. Ähnliche Aufbauten sind ebenfalls in dem Trei ber/Leseverstärkerabschnitt 4030V vorgesehen.

In dem Fall, in dem eine Maskenoperation gemäß einem Einstell wert der Registerschaltung RG502 befohlen wird, sind die Pegel der Adreßbitleitungen CBL1 und /CBL1 auf dem "L"-Pegel fi xiert. Somit gehen die Transistoren T11 und T14 in einen abge trennten Zustand unabhängig von dem Wert der Daten, die in der in Fig. 8 gezeigten CAM-Zelle gespeichert sind. Daher hat der Pegel auf der Koinzidenzerfassungsleitung ML keine Möglichkeit von dem "H"-Pegel eines Vorladepegels abzufallen aufgrund der Entladung gemäß eines speziellen Bitleitungspaares, auf dem eine Maskenoperation angeordnet ist. Folglich gibt es den Ef fekt, daß der Leistungsverbrauch durch die Instruktion einer Maskenoperation auf einem speziellen Bitleitungspaares der CAM-Zelle verringert wird.

Fig. 42 ist ein schematisches Blockschaltbild zum Beschreiben eines Schaltungsaufbaues, der entsprechend der in Fig. 41 ge zeigten Schaltung vorgesehen ist, der in dem Trei ber/Leseverstärkerabschnitt 4020F in dem in Fig. 11 gezeigten Aufbau enthalten ist, zum Treiben der Potentialpegel der ent sprechenden Bitleitungspaare CBL2 und /CBL2 des CAM- Zellenfeldes 4000 zum Verstärken und Ausgeben von Lesedaten aus dem entsprechenden Bitleitungspaar.

Es wird Bezug genommen auf Fig. 42, ein Eingangspuffer IBF3 empfängt ein Spaltenadreßsignal RA(i) zum Ausgeben eines Re sultates der Pufferung. Ein N-Kanal-MOS-Transistor TR524 ist zwischen dem Eingangspuffer IBF3 und einem internen Knoten n31 vorgesehen. Das Gate des Transistors TR524 empfängt das Steu ersignal CWE. Der Knoten n31 ist mit der Adreßbitleitung CBL2 verbunden.

Andererseits empfängt ein Inverter INV524 einen Potentialpegel auf dem Knoten n31 an dem Eingang davon zum Invertieren und Ausgeben des invertierten Potentialpegels. Ein N-Kanal-MOS- Transistor TR534 ist zwischen einem Ausgangsknoten des Inver ters INV524 und der Adreßbitleitung /CBL2 vorgesehen. Das Gate des Transistors TR534 empfängt auch das Steuersignal CWE.

Mit solch einem Aufbau kann ebenfalls eine Wirkung ähnlich zu der in Fig. 12 und 13 gezeigten Schaltung erzielt werden.

Es sei angemerkt, daß bei der obigen Beschreibung eine Mehr zahl von DRAM-Kernen auf dem gleichen Chip angebracht sind, die vorliegende Erfindung ist jedoch nicht auf diesen Aufbau beschränkt, sondern sie kann auf eine integrierte Halbleiter schaltungsvorrichtung und ähnliches angewendet werden, bei der in einem allgemeineren Sinne eine Mehrzahl von Halbleiter schaltungsvorrichtungen auf dem gleichen Chip angebracht sind, redundante Speicherzellenzeilen und redundante Speicherzellen spalten in jeder Halbleiterspeichervorrichtung vorgesehen sind und das Retten eines defekten Bit durch eine Redundanzerset zung durchgeführt werden kann.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung mit:
einer Mehrzahl von Speicherschaltungen (100.1 bis 100.n), von denen jede ein normales Speicherzellenfeld (RMA) mit einer Mehrzahl von normalen Speicherzellen, ein Ersatzspeicherzel lenfeld mit einer Mehrzahl von Ersatzspeicherzellenzeilen (SR) und einer Mehrzahl von Ersatzspeicherzellenspalten (SC) auf weist; und
einer Redundanzersetzungstestschaltung, die gemeinsam für die Mehrzahl von Speicherschaltungen (100.1 bis 100. n) vorgesehen ist, zum Bestimmen einer defekten Adresse, die durch Ersetzen zu reparieren ist;
wobei die Redundanzersetzungstestschaltung aufweist:
eine Selbsttestschaltung (300), die Adreßsignale (Add) erzeugt zum sequentiellen Auswählen von Speicherzellen zum Erfassen einer defekten Speicherzelle auf der Grundlage von Resultaten eines Vergleiches zwischen aus den Speicherzellen ausgelesenen Daten und erwarteten Datenwerten, und
einer Redundanzanalyseschaltung (400), die eine Defektadresse bestimmt, an der eine Ersetzung mit einer der Ersatzspeicher zellenzeilen (SR) und Ersatzspeicherzellenspalten (SC) durch zuführen ist gemäß einem Adreßsignal von der Selbsttestschal tung (300) und einem Erfassungsresultat über die defekte Spei cherzelle,
wobei die Redundanzanalyseschaltung (400) aufweist:
eine Adreßspeicherschaltung (4000) zum Speichern einer Defek tadresse entsprechend der defekten Speicherzelle, wobei die Adreßspeicherschaltung (4000) selektiv eine Defektadresse speichert, die sich von jeder von bereits gespeicherten De fektzeilenadressen und Defektspaltenadressen unter sequentiell erfaßten Defektadressen unterscheidet,
eine Treiberschaltung (4020, 4030) zum Begrenzen eines wirksa men Speicherplatzes der Adreßspeicherschaltung (4000) gemäß der Kapazität einer zu testenden Speicherschaltung aus der Mehrzahl von Speicherschaltungen (100.1 bis 100. n) und Ausfüh ren der Datenspeicherung in die Adreßspeicherschaltung (4000), und
einer Bestimmungsschaltung (4100.1 bis 4100.6), die bestimmt, welche der Ersatzspeicherzellenzeilen (SR) und der Ersatzspei cherzellenspalten (SC) die defekte Zelle gemäß der Defek tadresse, die in der Adreßspeicherschaltung (400) gespeichert ist, ersetzt.

2. Integrierte Halbleiterschaltungsvorrichtung nach An spruch 1, worin die Adreßspeicherschaltung eine Mehrzahl von CAM-Zellen aufweist, die in einer Matrix angeordnet sind.

3. Integrierte Halbleiterschaltungsvorrichtung nach An spruch 1 oder 2,
worin die Bestimmungsschaltung eine Mehrzahl von Ersetzungsbe stimmungsabschnitten (4100.1 bis 4100.6) aufweist, die ent sprechend zu entsprechenden Sequenzen von Ersetzungsschritten vorgesehen sind, wobei jede der Sequenzen von Ersetzungs schritten einer Sequenz entspricht, bei der defekte Speicher zellenzeilen und defekte Speicherzellenspalten sequentiell durch Ersatzepeicherzellenzeilen und Ersatzspeicherzellenspal ten in der Speicherschaltung ersetzt werden, die die Maximal zahl von Ersatzspeicherzellenzeilen und Ersatzspeicherzellen zeilen aus der Mehrzahl von Speicherschaltungen enthält; wobei jede der Mehrzahl von Ersetzungsbestimmungsabschnitten aufweist:
eine Ersetzungssequenzbestimmungsschaltung (4200 bis 4208, FF1) zum Bestimmen, ob die Reparatur von defekten Speicherzel len beendet ist, bevor ein letzter Schritt aus der Sequenz von Ersetzungsschritten erreicht ist, und
eine Bestimmungsschrittbegrenzungsschaltung (SEL1) zum selek tiven Einstellen eines der Ersetzungsschritte als den letzten Schritt gemäß der Zahl von Ersatzspeicherzellenzeilen und Er satzspeicherzellenspalten, die zu der zu testenden Speicher schaltung aus der Mehrzahl von Speicherschaltungen gehören.

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3,
worin die Maximalzahl von Ersatzspeicherzeilen in der Mehrzahl von Speicherschaltungen gleich m (m ist eine natürliche Zahl) ist,
die Maximalzahl von Ersatzspeicherspalten in der Mehrzahl von Speicherschaltungen gleich n (n ist eine natürliche Zahl) ist,
die Bestimmungsschaltung eine Mehrzahl von Ersetzungsbestim mungsabschnitten (4100.1 bis 4100.6) enthält, die entsprechend den entsprechenden Sequenzen von Ersetzungsschritten vorgese hen sind, wobei jede der Sequenzen von Ersetzungsschritten ei ner Sequenz entspricht, bei der defekte Speicherzellenzeilen und defekte Speicherzellenspalten sequentiell durch die m Er satzspeicherzellenzeilen und die n Ersatzspeicherzellenspalten ersetzt werden, und
worin die Adreßspeicherschaltung aufweist:
erste Speicherzellenspalten (MCR11 bis MCR62), die entspre chend für jeden der Ersetzungsbestimmungsabschnitte vorgesehen sind, die m Defektzeilenadressen der Defektadressen speichern können, und
zweite Speicherzellenspalten (MCC11 bis MCC62), die entspre chend für jeden der Ersetzungsbestimmungsabschnitte vorgesehen sind, die n Defektspaltenadressen der Defektadressen speichern können, und
worin jeder der Ersetzungsbestimmungsabschnitte selektiv eine der ersten Speicherzellenspalten und der zweiten Speicherzel lenspalten gemäß einer entsprechenden der Sequenzen von Erset zungsschritten aktiviert, wenn sowohl die Zeilenadresse als auch die Spaltenadresse einer neu erfaßten defekten Speicher zelle sich unterscheidet von jeglicher bereits gespeicherten Defektzeilenadresse und Defektspaltenadresse.

5. Integrierte Halbleiterschaltungsvorrichtung nach An spruch 4, bei der jede der ersten Speicherzellenspalten und der zweiten Speicherzellenspalten eine Mehrzahl von CAM-Zellen enthält.

6. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei der die Treiberschaltung aufweist:
eine Mehrzahl von ersten Bitleitungspaaren, die gemeinsam für die Mehrzahl von ersten Speicherzellenspalten vorgesehen sind, zum Übertragen der Defektzeilenadresse;
eine erste Bitleitungstreiberschaltung (4020), die selektiv die Defektzeilenadresse zu einigen der ersten Bitleitungspaa ren übertragen kann, die Bit der Defektzeilenadresse entspre chen, in Abhängigkeit der Kapazität der zu testenden Speicher schaltung, während ein fester Potentialpegel zu dem Rest der ersten Bitleitungspaare übertragen wird;
eine Mehrzahl von zweiten Bitleitungspaaren, die gemeinsam für die Mehrzahl von Speicherzellenspalten vorgesehen sind, zum Übertragen der Defektspaltenadresse; und
eine zweite Bitleitungstreiberschaltung (4030), die selektiv die Defektspaltenadresse zu einigen der zweiten Bitleitungs paare übertragen kann, die Bit der Defektspaltenadresse ent sprechen, in Abhängigkeit der Kapazität der zu testenden Spei cherschaltung, während einer fester Potentialpegel zu dem Rest der zweiten Bitleitungspaare übertragen wird.

7. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei der jeder der Mehrzahl von Ersetzungsbestimmungsabschnit ten aufweist:
eine Mehrzahl von Logikgattern (4200 bis 4208), die entspre chend zu den Ersetzungsschritten vorgesehen sind und entspre chend eine Mehrzahl von Aktivierungssignalen zum Aktivieren von Schreibtätigkeiten auf die ersten Speicherzellenspalten und die zweiten Speicherzellenspalten gemäß einer entsprechen den der Sequenzen von Ersetzungsschritten ausgeben, wenn so wohl die Zeilenadresse als auch die Spaltenadresse der neu er faßten defekten Speicherzelle sich von jeder bereits gespei cherten Defektzeilenadresse und Defektspaltenadresse unter scheidet; und
eine Bestimmungsschrittbegrenzungsschaltung (SEL1) zum selekti ven Einstellen eines der Mehrzahl von Aktivierungssignalen als ein Signal, das einen letzten Schritt bezeichnet, gemäß der Zahl der Ersatzspeicherzellenzeilen und der Ersatzspeicherzel lenspalten, die zu der testenden Speicherschaltung unter der Mehrzahl von Speicherschaltungen gehören.

8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7,
weiter mit einer Mehrzahl von Auswahlschaltungen (500.1 bis 500.n), die entsprechend für die Mehrzahl von Speicherschal tungen vorgesehen sind und in Reihe miteinander geschaltet sind,
worin Schreibdaten von der Selbsttestschaltung (300) zu der zu testenden Speicherschaltung aus der Mehrzahl von Speicher schaltungen durch eine Schiebeoperation übertragen werden, die durch die Mehrzahl von Auswahlschaltungen geht.

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7,
mit einer Mehrzahl von Auswahlschaltungen (500.1 bis 500.n), die entsprechend für die Mehrzahl von Speicherschaltungen vor gesehen sind und in Reihe miteinander geschaltet sind,
worin Lesedaten von der zu testenden Speicherschaltung unter der Mehrzahl von Speicherschaltungen zu der Selbsttestschal tung (300) durch eine Schiebeoperation übertragen werden, die sequentiell durch die Mehrzahl von Auswahlschaltungen geht.

10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7,
weiter mit einer Mehrzahl von Auswahlschaltungen (500.1 bis 500.n), die entsprechend für die Mehrzahl von Speicherschal tungen vorgesehen sind und in Reihe miteinander geschaltet sind; und
einer Mehrzahl von Logikschaltungen (200.1 bis 200.n), die entsprechend zu der Mehrzahl von Speicherschaltungen vorgese hen sind,
worin bei einer Testoperation das Liefern/Empfangen von Daten zwischen der Selbsttestschaltung (300) und der zu testenden Speicherschaltung unter der Mehrzahl von Speicherschaltungen durch eine Schiebetätigkeit durchgeführt wird, die sequentiell Daten durch die Mehrzahl von Auswahlschaltungen schiebt, wäh rend bei einer normalen Operation Liefern/Empfangen von Daten zwischen der Mehrzahl von Logikschaltungen und der Mehrzahl von Speicherschaltungen durch jede der Mehrzahl von Auswahl schaltungen durchgeführt wird.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 10,
worin die Redundanzersetzungstestschaltung weiter eine erste interne Adressenerzeugungsschaltung (330) zum Erzeugen einer internen Adresse für eine Testoperation in Abhängigkeit von der Kapazität des Speicherzellenfeldes der zu testenden Spei cherschaltung unter der Mehrzahl von Speicherschaltungen auf weist und
worin jede der Speicherschaltungen weiter eine zweite interne Adressenerzeugungsschaltung (34) aufweist, die eine interne Adresse für eine Testoperation auf der Speicherschaltung in Synchronisation mit der ersten internen Adressenerzeugungs schaltung auf der Grundlage eines Anfangswertes erzeugt, der von der Redundanzersetzungstestschaltung geliefert wird.

12. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11,
worin die Adreßspeicherschaltung aufweist:
ein CAM-Zellenfeld mit einer Mehrzahl von CAM-Zellen, die in einer Matrix angeordnet sind,
worin das CAM-Zellenfeld aufweist:
eine Mehrzahl von Wortleitungen (TWLR1 bis TWLRn, TWLC1 bis TWLCn), die entsprechend den entsprechenden Zeilen des CAM- Zellenfeldes vorgesehen sind, und
eine Mehrzahl von Koinzidenzerfassungsleitungen (MLR1 bis MLRn, MLC1 bis MLCn), die entsprechend den entsprechenden Zei len des CAM-Zellenfeldes vorgesehen sind,
wobei das CAM-Zellenfeld in ein erstes und ein zweites CAM- Zellenfeld unterteilt ist, die durch Unterteilung entlang ei ner Richtung der Mehrzahl von Wortleitungen erhalten werden, das erste CAM-Zellenfeld (MC11 bis MCnm) eine Mehrzahl von er sten Bitleitungspaaren aufweist, die entsprechend den entspre chenden Spalten des ersten CAM-Zellenfeldes vorgesehen sind und zum Übertragen der Defektzeilenadresse dienen, und
das zweite CAM-Zellenfeld (MC'11 bis MC'nm) eine Mehrzahl von zweiten Bitleitungen aufweist, die entsprechend zu entspre chenden Spalten des zweiten CAM-Zellenfeld vorgesehen sind und zum Übertragen der Defektzeilenadresse dienen.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11,
bei der die Adreßspeicherschaltung aufweist:
ein CAM-Zellenfeld mit einer Mehrzahl von CAM-Zellen, die in einer Matrix angeordnet sind,
worin das CAM-Zellenfeld in ein erstes und ein zweites CAM- Zellenfeld unterteilt ist, die durch Unterteilung entlang ei ner Spaltenrichtung erhalten sind,
das erste CAM-Zellenfeld eine Mehrzahl von ersten Wortleitun gen, die entsprechend zu entsprechenden Zeilen des ersten CAM- Zellenfeld vorgesehen sind, eine Mehrzahl von ersten Koinzi denzerfassungsleitungen, die entsprechenden Zeilen des ersten CAM-Zellenfeld vorgesehen sind, und
eine Mehrzahl von ersten Bitleitungspaaren, die entsprechend den entsprechenden Spalten des ersten CAM-Zellenfeld vorgese hen sind und zum Übertragen der Defektzeilenadresse dienen, aufweist; und
das zweite CAM-Zellenfeld
eine Mehrzahl von zweiten Wortleitungen, die entsprechend den entsprechenden Zeilen des zweiten CAM-Zellenfeld vorgesehen sind,
eine Mehrzahl von zweiten Koinzidenzerfassungsleitungen, die entsprechend den entsprechenden Zeilen des zweiten CAM- Zellenfeld vorgesehen sind, und
eine Mehrzahl von zweiten Bitleitungspaaren, die entsprechend den entsprechenden Spalten der zweiten CAM-Zellenfeldes vorge sehen sind und zum Übertragen der Defektzeilenadresse dienen, aufweist.

14. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11,
bei der die Adreßspeicherschaltung aufweist:
ein CAM-Zellenfeld mit einer Mehrzahl von CAM-Zellen, die in einer Matrix angeordnet sind,
wobei das CAM-Zellenfeld aufweist:
eine Mehrzahl von Wortleitungen, die entsprechend den entspre chenden Zeilen des CAM-Zellenfeld vorgesehen sind,
eine Mehrzahl von ersten Koinzidenzerfassungsleitungen (ML1), die entsprechend den entsprechenden Zeilen des CAM-Zellenfeld vorgesehen sind,
eine Mehrzahl von zweiten Koinzidenzerfassungsleitungen (ML2), die entsprechend den entsprechenden Zeilen des CAM-Zellenfeld vorgesehen sind,
eine Mehrzahl von Bitleitungspaaren, die entsprechend den ent sprechenden Spalten des CAM-Zellenfeld vorgesehen sind und zum Übertragen der Defektzeilenadresse und der Defektspaltenadres se dienen, und
ein Koinzidenzerfassungsmittel, das auf solche Weise gesteuert ist, daß eine der Mehrzahl von ersten Koinzidenzleitungen in einem Fall benutzt wird, in dem die Defektzeilenadresse, die bereits in der Mehrzahl von CAM-Zellen gespeichert ist, und eine neu erfaßte Defektzeilenadresse miteinander verglichen werden, während eine der Mehrzahl von zweiten Koinzidenzlei tungen benutzt wird in einem Fall, in dem die Defektspaltena dresse, die bereits in der Mehrzahl von CAM-Zellen gespeichert ist, und eine neu erfaßte Defektspaltenadresse miteinander verglichen werden.

15. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11,
worin die Adreßspeicherschaltung aufweist:
ein CAM-Zellenfeld mit einer Mehrzahl von CAM-Zellen, die in einer Matrix angeordnet sind,
worin das CAM-Zellenfeld aufweist:
eine Mehrzahl von Wortleitungen, die entsprechend zu den ent sprechenden Zeilen des CAM-Zellenfeldes vorgesehen sind,
eine Mehrzahl von Koinzidenzerfassungsleitungen, die entspre chend zu den entsprechenden Zeilen des CAM-Zellenfeldes vorgese hen sind,
eine Mehrzahl von Bitleitungspaaren, die entsprechend zu den entsprechenden Spalten des CAM-Zellenfeldes vorgesehen sind und zum Übertragen der Defektzeilenadresse und der Defektspaltena dresse dienen, und
ein Koinzidenzerfassungsmittel (4100.14), das so gesteuert ist, daß ein Prozeß ausgeführt wird, in dem die Defektzeilena dresse, die bereits in der Mehrzahl von CAM-Zellen gespeichert ist, und eine neu erfaßte Defektzeilenadresse miteinander in einem ersten Zyklus einer Testoperation verglichen werden, während ein Prozeß ausgeführt wird, indem die Defektspaltena dresse, die bereits in der Mehrzahl von CAM-Zellen gespeichert ist, und eine neu erfaßte Defektspaltenadresse miteinander in einen zweiten Zyklus der Testoperation verglichen werden.

16. Integrierte Halbleiterschaltungsvorrichtug nach einem der Ansprüche 2 bis 15, bei der die Mehrzahl von CAM-Zellen Defektzeilenadressen und Defektspaltenadressen speichert, die durch Ersetzung zu repa rieren sind, und zum Vergleich zwischen einer Adresse, auf die in der Speicherschaltung zugegriffen wird, und einer Defek tadresse, die in der Mehrzahl von CAM-Zellen gespeichert sind, während eines normalen Operationsmodus benutzt wird.