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DE60035736T2 - EEPROM mit Redundanz - Google Patents

EEPROM mit Redundanz Download PDF

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DE60035736T2
DE60035736T2 DE60035736T DE60035736T DE60035736T2 DE 60035736 T2 DE60035736 T2 DE 60035736T2 DE 60035736 T DE60035736 T DE 60035736T DE 60035736 T DE60035736 T DE 60035736T DE 60035736 T2 DE60035736 T2 DE 60035736T2
Authority
DE
Germany
Prior art keywords
circuit
address
data
sense amplifier
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60035736T
Other languages
English (en)
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DE60035736D1 (de
Inventor
Hidetoshi Yokohama-shi Saito
Masao Fujisawa-shi Kuriyama
Yasuhiko Yokohama-shi Honda
Hideo Kawasaki-shi Kato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of DE60035736D1 publication Critical patent/DE60035736D1/de
Publication of DE60035736T2 publication Critical patent/DE60035736T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
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    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf einen elektrischen umschreibbaren Halbleiterspeicher, wie etwa einen EEPROM. Genauer bezieht sich die Erfindung auf einen Halbleiterspeicher mit einer redundanten Schaltung zum Ersetzen einer defekten Speicherzelle.
  • Beschreibung des zugehörigen Standes der Technik
  • In typischen Halbleiterspeichern großen Maßstabs wird ein redundantes Schaltungssystem zum Entlasten einer Einrichtung mit einem gewissen Bereich defekter Speicherzellen angenommen, um Produktionserträge zu verbessern. Die redundanten Schaltungssysteme enthalten drei Typen, d.h. eine Spaltenredundanzschaltung zum Ersetzen einer defekten Bitleitung durch eine Ersatzbitleitung, eine Zeilenredundanzschaltung zum Ersetzen einer defekten Wortleitung durch eine Ersatzwortleitung und eine Kombination davon.
  • Ein Speicher eines redundanten Schaltungssystems hat eine Speicherschaltung für eine defekte Adresse, wie etwa eine Sicherungsschaltung, zum nicht-flüchtigen Speichern einer defekten Adresse. Dann wird die Übereinstimmung einer eingegebener Adresse mit einer defekten Adresse erfasst, um eine Übereinstimmungserfassungsausgabe auszugeben. Als Reaktion auf die Übereinstimmungserfassungsausgabe wird die Speicher zelle der defekten Adresse durch eine Speicherzelle einer Redundanzschaltung ersetzt.
  • In herkömmlichen EEPROMs ist die Entlastungseffizienz unter Verwendung der redundanten Schaltung nicht hoch, da es nicht möglich ist, eine Vielzahl von defekten Spalten oder Zeilen zu bewältigen, selbst wenn redundante Schaltungen entsprechend einer Spalte oder einer Zeile in dem Endabschnitt eines Speicherzellenfeldes angeordnet sind. Selbst wenn redundante Schaltungen entsprechend einer Spalte oder einer Zeile in dem Endabschnitt der Speicherzelle angeordnet sind, gibt es außerdem eine große Möglichkeit, dass die redundanten Schaltungen selbst in dem Endabschnitt des Zellenfeldes defekt sein werden. Dies senkt auch die Entlastungseffizienz ab.
  • US 5,438,546 offenbart einen nicht-flüchtigen Speicher, umfassend zwei Multiplexer, die zwischen einem Redundanzspaltendecoder und Redundanzleseverstärkern angeordnet sind. Redundante Spalten jedes redundanten Blocks in einem redundanten Speicherfeld sind mit redundanten Leseverstärkern über den Redundanzspaltendecoder und die Multiplexer selektiv verbunden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist deshalb ein Ziel der vorliegenden Erfindung, einen Halbleiterspeicher vorzusehen, der zum effektiven Entlasten einer Vielzahl von defekten Spalten und eines Defektes in einer Grenzregion in einer Spaltenrichtung fähig ist.
  • Es ist ein anderes Ziel der vorliegenden Erfindung, einen Halbleiterspeicher der RWW-Spezifikation vorzusehen, der für effiziente Spalten in jeder Bank fähig ist.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, einen Halbleiterspeicher vorzusehen, der zum effektiven Entlasten einer defekten Zeile fähig ist, indem verhindert wird, dass beliebige nutzlose Durchgangsstromwege in einer Datenlöschoperation erzeugt werden.
  • Es ist noch ein weiteres Ziel der vorliegenden Erfindung, einen Halbleiterspeicher mit einer Speicherschaltung einer defekten Adresse vorzusehen, der zum Verkürzen einer Zeit in einem Defektuntersuchungsprozess fähig ist.
  • Die vorliegende Erfindung ist bei der Anwendung auf EEPROMs ebenso wie andere Halbleiterspeicher, wie etwa DRAMs, wirksam.
  • Die obigen und weitere Ziele werden durch einen Halbleiterspeicher erreicht, der die Merkmale umfasst, wie in dem unabhängigen Anspruch 1 dargelegt.
  • Vorteilhafte Ausführungsformen sind in den Unteransprüchen 2–5 beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird aus der hierin nachstehend angegebenen detaillierten Beschreibung und aus den begleitenden Zeichnungen der bevorzugten Ausführungsformen der Erfindung vollständiger verstanden. Die Zeichnungen sind jedoch nicht gedacht, eine Begrenzung der Erfindung auf eine spezifische Ausführungsform zu implizieren, sondern dienen nur Erläuterung und Verständnis.
  • In den Zeichnungen sind:
  • 1 ein Blockdiagramm einer bevorzugten Ausführungsform eines EEPROM mit redundanten Spaltenzellenfeldern gemäß der vorliegenden Erfindung;
  • 2 ein Diagramm, das den Aufbau eines Speicherzellenfeldes in dieser bevorzugten Ausführungsform zeigt;
  • 3 ein Blockdiagramm einer zweiten bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem einzelnen redundanten Spaltenzellenfeld gemäß der vorliegenden Erfindung;
  • 4A ein Blockdiagramm eines Adressenzuführungsteils in dem EEPROM von 3;
  • 4B ein Blockdiagramm einer zweiten bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einer Vielzahl von redundanten Spaltenzellenfeldern gemäß der vorliegenden Erfindung;
  • 4C ein Blockdiagramm eines Adressenzuführungsteils in dem EPROM von 4B;
  • 5 ein Blockdiagramm einer anderen bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Spaltenzellenfeld gemäß der vorliegenden Erfindung;
  • 6 ein Blockdiagramm eines Adressenzuführungsteils in dieser bevorzugten Ausführungsform;
  • 7 ein Blockdiagramm einer anderen bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Spaltenzellenfeld gemäß der vorliegenden Erfindung;
  • 8 ein Blockdiagramm einer anderen bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Spaltenzellenfeld gemäß der vorliegenden Erfindung;
  • 9 ein Blockdiagramm einer anderen bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Spaltenzellenfeld gemäß der vorliegenden Erfindung;
  • 10 ein Diagramm, das den Ersatz eines Blocks durch einen redundanten Zellenfeldblock in den bevorzugten Ausführungsformen von 5 und 7 zeigt.
  • 11 ein Diagramm, das den Ersatz eines Blocks durch einen redundanten Zellenfeldblock in der bevorzugten Ausführungsform von 8 zeigt.
  • 12 ein Diagramm, das den Ersatz eines Blocks durch einen redundanten Zellenfeldblock in der bevorzugten Ausführungsform von 9 zeigt.
  • 13 ein Diagramm, das den Ersatz eines Blocks durch einen redundanten Zellenfeldblock in einer modifizierten bevorzugten Ausführungsform der bevorzugten Ausführungsformen von 5 und 7 zeigt;
  • 14 ein Blockdiagramm einer bevorzugten Ausführungsform eines EEPROM mit einem redundanten Zeilenzellenfeld gemäß der vorliegenden Erfindung;
  • 15 ein Blockdiagramm eines Adressenzuführungsteils in dieser bevorzugten Ausführungsform;
  • 16 ein Diagramm, das die Details eines prinzipiellen Teils dieser bevorzugten Ausführungsform zeigt;
  • 17 ein Diagramm, das den Aufbau eines Zeilenhauptdecoders in dieser bevorzugten Ausführungsform zeigt;
  • 18 ein Diagramm, das den Aufbau einer Wortleitungsauswahlansteuerschaltung in dieser bevorzugten Ausführungsform zeigt;
  • 19 ein Diagramm, das den Aufbau eines Zeilenhauptdecoders einer anderen bevorzugten Ausführungsform eines EEPROM mit einem redundanten Zeilenzellenfeld gemäß der vorliegenden Erfindung zeigt;
  • 20 ein Flussdiagramm, das die erste Hälfte einer Sequenz einer automatischen Datenlöschoperation in der bevorzugten Ausführungsform mit dem in 19 gezeigten Zeilenhauptdecoder zeigt;
  • 21 ein Flussdiagramm, das die zweite Hälfte der Sequenz zeigt;
  • 22 ein Blockdiagramm einer anderen bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Zeilenzellenfeld gemäß der vorliegenden Erfindung;
  • 23 ein schematisches Diagramm, das eine andere bevorzugte Ausführungsform eines Halbleiterspeichers gemäß der vorliegenden Erfindung zeigt;
  • 24 ein Blockdiagramm einer ROM-Sicherungsschaltung in dieser bevorzugten Ausführungsform;
  • 25 ein Diagramm, das den Plättchensortierungsprozess in dieser bevorzugten Ausführungsform im Vergleich zu dem in einem herkömmlichen Fall zeigt;
  • 26 ein schematisches Diagramm, das eine andere bevorzugte Ausführungsform eines Halbleiterspeichers gemäß der vorliegenden Erfindung zeigt; und
  • 27 ein Diagramm, das den Aufbau einer Verriegelung zur Verwendung in dieser bevorzugten Ausführungsform zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bezug nehmend nun auf die begleitenden Zeichnungen werden nachstehend die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben.
  • (Erste bevorzugte Ausführungsform)
  • 1 zeigt den Aufbau einer ersten bevorzugten Ausführungsform eines EEPROM mit einer Spaltenredundanzschaltung gemäß der vorliegenden Erfindung. Ein Speicherzellenfeld 101 umfasst eine Vielzahl von Bitleitungen BL, eine Vielzahl von Wortleitungen WL und eine Vielzahl von Speicherzellen MC, von denen jede in einer entsprechenden der Kreuzungen der Bit- und Wortleitungen angeordnet ist, wie in 2 gezeigt. Jede der Speicherzellen MC hat einen MOS-Transistoraufbau mit einem schwebenden Gatter und einem Steuergatter, die darin geschichtet sind, und ist gestaltet, als binäre Daten, die Differenz in einer Schwelle wegen dem Vorhandensein einer Ladungsinjektion in das schwebende Gatter nicht-flüchtig zu speichern. 2 zeigt ein Beispiel eines EEPROM vom NOR-Typ. Auch wird in bevorzugten Ausführungsformen, die später beschrieben werden, der gleiche Speicherzellenfeldaufbau verwendet.
  • In einer Datenschreiboperation in einer Speicherzelle dieses Typs wird eine positive Spannung an eine ausgewählte Bitleitung BL angelegt, und es wird eine höhere positive Spannung als die, die an die Bitleitung angelegt wird, an eine ausgewählte Wortleitung WL angelegt, sodass Elektronen in ein schwebendes Gatter durch Injektion heißer Elektronen injiziert werden. Der Zustand, dass Elektronen in das schwebende Gatter injiziert werden, um die Schwelle anzuheben, sind z.B. Daten "0". In einer Datenlöschoperation wird ein Bereich, der kontinuierliche Wortleitungen WL enthält, als ein Block verwendet, der als die minimale Einheit für eine Löschung dient, und es wird eine negative Spannung an alle Wortleitungen jeden Block angelegt, um die Elektronen des schwebenden Gatters zu einem Träger zu emittieren. Der Zustand, dass die Elektronen des schwebenden Gatters so emittiert werden, um die Schwellenspannung abzusenken, sind z.B. Daten "1".
  • Mit Bezug auf Adressen, die durch einen Adresspuffer 106 erlangt werden, werden eine Zeilenadresse und eine Spaltenadresse dekodiert, über einen Vordecoder 107, mittels eines Zeilendecoders 102 bzw. eines Spaltendecoders 103. Durch diese Dekodierungsausgaben werden die Wortleitungsauswahl und die Bitleitungsauswahl des Speicherzellenfeldes 101 ausgeführt. Die Bitleitungsdaten, die durch den Spaltendecoder 103 ausgewählt werden, werden erfasst und verstärkt mittels einer Leseverstärkerschaltung 104. In einer Datenschreiboperation hat die Leseverstärkerschaltung 104 die Funktion zum Verriegeln von Daten, die über einen Datenpuffer 113 von einem Eingangs-/Ausgangsanschluss erlangt werden. In der gezeigten Ausführungsform ist beabsichtigt, eine parallele Lese-/Schreiboperation von 16 Bit auszuführen, und es sind 16 Leseverstärkerschaltungen 104 für 16 Eingangs-/Ausgangsanschlüsse vorgesehen, um Datentransfer zu 16 Bitleitungen BL auszuführen.
  • Das gewöhnliche Speicherzellenfeld 101 ist mit redundanten Spaltenzellenfeldern 201 (201a bis 201c) versehen, die Reservebitleitungen SBL entsprechend einer Vielzahl von Spalten (in der gezeigten Ausführungsform drei Spalten) enthalten, um defekte Bitleitungen darin zu ersetzen. Redundante Leseverstärkerschaltungen 105 sind jeweils mit den redundanten Spaltenzellenfeldern 201 verbunden. Ein Leseverstärkerschaltkreis 114 ist gestaltet, eine der redundanten Leseverstärkerschaltungen 105 auszuwählen. Außerdem ist ein Datenschaltkreis 112 zum Umschalten der ausgewählten redundanten Leseverstärkerschaltung 105 zu einer der 16 Leseverstärkerschaltungen 104 vorgesehen, um sie mit einem Dateneingangs-/Ausgangspuffer 113 zu verbinden.
  • D.h. in dieser bevorzugten Ausführungsform werden Daten in den redundanten Spaltenzellenfeldern 201 und die ausgewählten Daten in dem Speicherzellenfeld 101 gleichzeitig ausgelesen, und wenn eine defekte Spalte ausgewählt ist, wird eine Ausgangsschaltsteuerung zum Verwenden der redundanten Leseverstärkerschaltungen 105, die mit einem der redundanten Spaltenzellenfelder 201 verbunden ist, an Stelle der Leseverstärkerschaltung 104 entsprechend der defekten Spalte ausgeführt. Für diese Ersatzsteuerung sind eine Speicherschaltung einer defekten Adresse 108, eine Adresskomparatorschaltung 109, ein Defekt-E/A-Decoder 110 und ein Blockeinstellzahldecoder 111 vorgesehen.
  • Die Speicherschaltung einer defekten Adresse 108 ist z.B. eine Sicherungsschaltung und speichert eine defekte Spaltenadresse, die durch einen Test erfasst wurde, Daten (in dieser Ausführungsform 4 Bit) für einen Eingangs-/Ausgangsanschluss, zu und von den Daten entsprechend der defekten Spaltenadresse eingegeben und ausgegeben werden sollten, und eine eingestellte Zahl (in dieser bevorzugten Ausführungsform 2 Bit) in einem redundanten Spaltenzellenfeld 201, was dem Eingangs-/Ausgangsanschluss entspricht und was ersetzt werden sollte. Die Adresskomparatorschaltung 109 erfasst die Übereinstimmung einer eingegebenen Adresse mit der defekten Adresse, die in der Speicherschaltung einer defekten Adresse 108 gehalten wurde. Wenn die Übereinstimmung erfasst wird, dekodiert der Defekt-E/A-Decoder 110 einen E/A-Anschluss entsprechend der gespeicherten defekten Adresse auf der Basis des Erfassungssignals, und gibt Treffersignale HIT<0:15> aus. Die Treffersignale HIT<0:15> bedeuten eine Menge von Treffersignalen HIT<0> bis HIT<15>.
  • Unter der Annahme, dass die drei redundanten Leseverstärkerschaltungen 105 S/A (RD0), S/A (RD1) und S/A (RD2) sind, wird angenommen, dass die Logik des Blockeinstellzahldecoders 111 00 = S/A (RD0), 01 = S/A (RD0), 10 = S/A (RD1) und 11 = S/A (RD2) hat. Durch Umschalten des Leseverstärkerschaltkreises 114 in einer derartigen Logik ist es möglich, eine der redundanten Leseverstärkerschaltungen 105 auszuwählen. Falls zu dieser Zeit die Logik des Blockeinstellzahldecoders 111 so gesetzt ist, dass HIT<0:15> in 00 0-fixiert ist, kann dies als ein Freigabebit verwendet werden.
  • Als ein Beispiel wird speziell der Fall der Blockeinstellzahl "01" beschrieben. Die Übereinstimmung einer defekten Adresse mit einer eingegebenen internen Adresse wird durch die Adresskomparatorschaltung 109 erfasst. Wenn keine Übereinstimmung erfasst wird, wird die Ausgabe HIT<0:15> des Defekt-E/A-Decoders 110 0-fixiert. Zu dieser Zeit leitet der Datenschaltkreis 112 die Ausgabe der ursprünglichen Leseverstärkerschaltung 104 ab, um die Ausgabe zu dem Datenprüfung 113 zu transferieren. Wenn die Übereinstimmung durch die Adresskomparatorschaltung 109 erfasst wird, hat unter der Annahme, dass die Defekt-E/A-Anschluss Information, die in der Speicherschaltung einer defekten Adresse 108 gespeichert ist, z.B. "0101" (=IO5) ist, das Treffersignal HIT<5> "1", und die Treffersignale HIT<0:4> und HIT<6:15> haben "0". Andererseits wird durch die Blockeinstellzahl "01" die Leseverstärkerschaltung S/A (RD0) der redundanten Leseverstärkerschaltungen 105 ausgewählt. Die Ausgabe dieser Leseverstärkerschaltung S/A (RD0) tritt in den Datenschaltkreis 112 ein, um durch das Treffersignal HIT<5> ausgewählt werden, um zu dem Dateneingangs-/Ausgangspuffer 113 transferiert zu werden. Die anderen Datenschaltkreise 112 von IO = 0 ~ 4 und IO = 6 ~ 15 haben Treffersignale HIT<0:4> und HIT<6:15> = "0", sodass die Ausgabe der ursprünglichen Leseverstärkerschaltung 104 ausgewählt wird.
  • Wie oben beschrieben, ist gemäß dieser bevorzugten Ausführungsform jede der redundanten Leseverstärkerschaltungen 105 für das entsprechende eine der redundanten Spaltenzellenfelder 201 für drei Spalten vorgesehen, und es werden 16+6-Bit-Daten in einer Datenleseoperation gleichzeitig ausgelesen. Dann wird die Ersetzung für defekte Daten entsprechend der defekten Adresse durch den Leseverstärkerschaltkreis 114 und den Datenschaltkreis 122 ausgeführt. Somit ist es möglich, eine Vielzahl von defekten Spalten zu entlasten. Außerdem werden in dieser bevorzugten Ausführungsform die redundanten Schaltungen für die Vielzahl von Spalten verwendet, sodass die Entlastungseffizienz hoch ist.
  • In dem Fall dieser bevorzugten Ausführungsform wird außerdem die Ausgabe des redundanten Spaltenzellenfeldes gleichzeitig mit dem Auslesen von normalen Speicherzellendaten einschließlich der defekten Adresse ausgelesen, und die gelesene Ausgabe der defekten Spaltenadresse wird durch die Ausgabe des redundanten Zellenfeldes umgeschaltet. Somit wird die gelesene Ausgabe des redundanten Zellenfeldes nicht von der gelesenen Ausgabe des normalen Zellenfeldes verzögert.
  • Außerdem werden die Ausgaben der Vielzahl von redundanten Leseverstärkerschaltungen 105 durch die Leseverstärkerschaltung 114 umgeschaltet, um die Ausgabe einer der redundanten Leseverstärkerschaltungen 105 dem Datenschaltkreis 112 zuzufüh ren. D.h. die Ausgaben der redundanten Leseverstärkerschaltungen 105 werden dem Datenpuffer 113 mittels der zweistufigen Schaltkreise des Leseverstärkerschaltkreises 114 und des Datenschaltkreises 112 zugeführt. Deshalb kann die Zahl von Bussen zwischen dem Leseverstärkerschaltkreis 114 und dem Datenschaltkreis 112 eins sein. D.h. die Zahl von Bussen zwischen dem Leseverstärkerschaltkreis und dem Datenschaltkreis 112 kann im Vergleich dazu verringert werden, wenn der Leseverstärkerschaltkreis 114 nicht vorgesehen ist.
  • Des weiteren sollte die Zahl von redundanten Spalten nicht auf drei begrenzt sein, sondern sie kann mehr sein. In diesem Fall kann die redundante Leseverstärkerschaltung für jede der redundanten Spalten vorgesehen sein, um das Schaltungssystem in der oben beschriebenen bevorzugten Ausführungsform zu verwenden.
  • (Zweite bevorzugte Ausführungsform)
  • 3 und 4A zeigen eine bevorzugte Ausführungsform eines EEPROM der RWW- (Read While Write, Lesen während Schreibens) Spezifikation mit einer Spaltenredundanzschaltung gemäß der vorliegenden Erfindung. In dem EEPROM der RWW-Spezifikation ist ein Speicherzellenfeld in mindestens zwei Bänke unterteilt, sodass eine Operation zum Datenschreiben oder Löschen in einer Bank ausgeführt werden kann, während eine Datenleseoperation in der anderen Bank ausgeführt wird. In der Ausführungsform von 3 umfasst ein Speicherzellenfeld 101 zwei Bänke BANK0 und BANK1.
  • Um es möglich zu machen, gleichzeitig auf die zwei Bänke BANK0 und BANK1 zuzugreifen, ist jede der Bänke BANK0 und BANK1 mit einem Vordecoder 301, einem Zeilendecoder 302 und einem Spaltendecoder 303 versehen. Außerdem ist jede der Bänke BANK0 und BANK1 mit einem redundanten Spaltenzellenfeld 304 versehen, das eine einzelne Reservebitleitung umfasst. Um es möglich zu machen, eine Operation zum Datenschreiben oder Löschen in einer der zwei Bänke BANK0 und BANK1 auszuführen, während eine Datenleseoperation in der anderen Bank ausgeführt wird, sind zwei Systeme von Adressbusleitungen 305a, 305b und Datenbusleitungen 306a, 306b gemeinsam für die zwei Bänke vorgesehen. D.h. die Adressbusleitung 305a ist zum Ausführen einer Datenleseoperation vorgesehen, und die Adressbusleitung 305b ist zum Ausführen einer Operation zum Datenschreiben oder Löschen vorgesehen. Die Datenbusleitung 306a ist zum Ausführen einer Datenleseoperation vorgesehen, und die Datenbusleitung 306b ist zum Ausführen einer Operation zum Datenschreiben oder Löschen vorgesehen.
  • Wie in 4A gezeigt, wird ein Befehl zum Datenschreiben oder Löschen zu einer Steuerschaltung 310 eingegeben. Eine Schreibadresse wird durch eine Adressverriegelung empfangen, wenn ein Schreibbefehl eingegeben wird. Obwohl eine Datenlöschoperation jeden Löschblock des Speicherzellenfeldes ausgeführt wird, ist eine Löschblockadresse in einem Blockauswahlregister (nicht gezeigt) entsprechend einem ausgewählten Block gesetzt, wenn ein Löschbefehl eingegeben wird. In einer Datenleseoperation wird eine Adresse der Adressbusleitung 305a über einen Adresspuffer 307 zugeführt.
  • Ein Adressschaltkreis 311 wählt die Adresse, die durch die Adresseregelung 308 verriegelt wurde, in einer Datenschreiboperation, und die Adresse, die von einem Adresszähler 309 sequenziell inkrementiert wird, in einer Datenlöschoperation, um die ausgewählte Adresse der Adressbusleitung 305b zuzuführen.
  • Wie in 3 gezeigt, ist jede der Bänke BANK0 und BANK1 mit einem Belegtregister 315 zum Anzeigen des Operationsmodus der ausgewählten Bank versehen. Mit Bezug auf die Bank, die zu schreiben oder zu löschen ist, wird "H" in dem Belegtregister 315 durch einen Befehl von der Steuerschaltung 310 gesetzt. Mit Bezug auf die Bank, die nicht zu schreiben oder zu löschen ist, enthält das Belegtregister 315 "L".
  • Jede der Bänke BANK0 und BANK1 hat einen Datenleitungsschaltkreis (DLSW1) 316a zum Verbinden der Bank mit der Lesedatenbusleitung 306a, und einen Datenleitungsschaltkreis (DLSW2) 316b zum Verbinden der Bank mit der Schreib- oder Löschdatenbusleitung 306b. In der gezeigten Ausführungsform wird eine parallele Leseoperation mit 16 Bit ausgeführt, sodass die Zahl von jedem der Datenleitungsschaltkreise 316a und 316b 16 ist. Ähnlich sind auch mit Bezug auf das redundante Spaltenzellenfeld 304 zwei Systeme von Datenleitungsschaltkreisen 317a und 317b vorgesehen.
  • Das Ein-Aus dieser zwei Systeme von Datenleitungsschaltkreisen wird durch die Daten des Belegtregisters 315 gesteuert. D.h. falls die Ausgabe des Belegtregisters 315 "H" hat, sind die Datenleitungsschaltkreise 316b und 317b eingeschaltet, sodass die Bank mit der Schreib- oder Löschdatenbusleitung 306b verbunden ist. Falls die Ausgabe des Belegtregisters 315 "L" hat, sind die Datenleitungsschaltkreise 316a und 317a eingeschaltet, sodass die Bank mit der Schreib- oder Löschdatenbusleitung 306a verbunden ist.
  • Mit Bezug auf die zwei Systeme von Adressbusleitungen 305a und 305b ist ähnlich jede der Bänke mit zwei Systemen von Adressleitungsschaltkreisen (AddSW1, AddSW2) 318a und 318b versehen. Diese Adressleitungsschaltkreise 318a und 318b werden auch durch das Belegtregister 315 gesteuert. D.h. falls die Ausgabe des Belegtregisters 315 "H" hat, wird der Adressleitungsschaltkreis 318b eingeschaltet, sodass die Adresse der Schreib- oder Löschadressbusleitung 305b dem Vordecoder 301 zugeführt wird. Falls die Ausgabe des Belegtregisters 315 "L" hat, wird der Adressleitungsschaltkreis 318a eingeschaltet, sodass die Adresse der Leseadressbusleitung 305a dem Vordecoder 301 zugeführt wird.
  • Eine Leseverstärkerschaltung 319a zum Abtasten von Lesedaten ist mit der Lesedatenbusleitung 306a verbunden. Eine Leseverstärkerschaltung 319b zur Verwendung in einem Verifizierungslesen in einer Schreib- oder Löschoperation ist mit der Schreib- oder Löschdatenbusleitung 306b verbunden. In der gezeigten Ausführungsform wird die parallele Operation von 16 Bit ausgeführt, sodass die Zahl von jeder der Leseverstärkerschaltungen 319a und 319b 16 ist. Um die Ausgabe des redundanten Spaltenzellenfeldes zu lesen, ist außerdem jede der Datenbusleitung 306a und 306b mit einer einzelnen redundanten Leseverstärkerschaltung 320a oder 320b versehen.
  • Um eine der Ausgaben der Leseverstärkerschaltungen 319a durch die Ausgabe der redundanten Leseverstärkerschaltung 320a zu ersetzen, wenn eine defekte Spaltenadresse in einer Datenleseoperation ausgewählt wird, ist ein Datenschaltkreis 321a vorgesehen. Dieser Datenschaltkreis 321a wird durch ein Bitsignal HITa<0:15> gesteuert, das durch die Erfassung einer defekten Adresse generiert wird. Um eine der Ausgaben der Leseverstärkerschaltungen 319b durch die Ausgabe der redundanten Leseverstärkerschaltung 320b zu ersetzen, wenn eine defekte Spaltenadresse in einer Verifizierungsleseoperation ausgewählt wird, ist ein Datenschaltkreis 321b vorgesehen. Dieser Datenschaltkreis 321b wird durch ein Bitsignal HITb<0:15> gesteuert, das durch die Erfassung einer defekten Adresse generiert wird.
  • Dann werden in einer gewöhnlichen Datenleseoperation gelesene Daten zu der Außenseite über einen Datenpuffer 323 ausgegeben. Außerdem werden gelesene Daten in der Datenverifizie rungsoperation zu einer Bestimmungsschaltung 322 eingespeist, in der eine Verifizierungsbestimmung ausgeführt wird.
  • Wie in 4A gezeigt, sind, um Bitsignale HITa und HITb für den Austausch für eine defekte Spalte in einer Schreib- oder Löschverifizierungsleseoperation auszugeben, Adresskomparatorschaltungen 313a, 313b und Defekt-E/A-Decoder 314a, 314b so vorgesehen, um den zwei Systemen von Adressbusleitungen 305a und 305b zu entsprechen. Die defekte Spaltenadresse von jeder der Bänke, und Daten eines Eingangs-/Ausgangsanschlusses (E/A) entsprechend dazu sind in einer Adressspeicherschaltung 312 gespeichert. Jede der Adresskomparatorschaltungen 313a und 313b erfasst die Übereinstimmung der Adresse der Adressbusleitungen 305a und 305b mit der Adresse, die durch die Speicherschaltung 312 gehalten wurde, in einer Datenleseoperation und einer Verifizierungsleseoperation. Nachdem die Übereinstimmung erfasst ist, werden Treffersignale HITa<0:15> und HITb<0:15> in Übereinstimmung mit einem Defekt-E/A mittels der Defekt-E/A-Decoder 314a und 314b ähnlich zu der vorangehenden bevorzugten Ausführungsform ausgegeben.
  • Die Operation des Austauschs für eine defekte Spalte in dieser bevorzugten Ausführungsform wird nachstehend detailliert beschrieben.
  • In einer Datenleseoperation wird eine Adresse, die von dem Adresspuffer 307 erlangt wird, mit der Adresse der Speicherschaltung einer defekten Adresse 213 verglichen, in der Adresskomparatorschaltung 313a. Falls keine Übereinstimmung erfasst wird, haben alle Treffersignale HITa<0:15> "0". Deshalb wählen alle Datenschaltkreise 321a die Ausgabe der Leseverstärkerschaltung 319a, sodass die Ausgabe der Leseverstärkerschaltung 319a direkt zu dem Datenpuffer 323 eingegeben wird.
  • Falls andererseits die Übereinstimmungserfassung in der Adresskomparatorschaltung 313a ausgeführt wird und falls E/A=15 defekt ist, haben das Treffersignal HITa<0> bis zu dem Treffersignal HITa<14> der Treffersignale HITa<0:15> "0", und das Treffersignal HITa<15> davon hat "1". Somit wird in dem Datenschaltkreis 321a die Ausgabe der Leseverstärkerschaltung 319a von E/A = 15 durch die Ausgabe der redundanten Leseverstärkerschaltung 320a ersetzt, um zu dem Datenpuffer 323 ausgegeben zu werden. Die Ausgaben der Leseverstärkerschaltung 319a außer E/A = 15 werden direkt zu dem Datenpuffer 323 eingegeben.
  • In einer Datenschreib- oder Löschoperation wird eine Adresse von der Adressverriegelung 308 oder dem Adresspuffer 309 mit der Adresse der Speicherschaltung einer defekten Adresse 312 verglichen, in der Adresskomparatorschaltung 313b. Falls keine Übereinstimmung erfasst wird, haben alle Treffersignale HITb<0:15> "0". Deshalb wählen alle Datenschaltkreise 321b die Ausgabe der Leseverstärkerschaltung 319b, sodass die Ausgabe der Leseverstärkerschaltung 319b direkt zu der Bestimmungsschaltung 322 eingegeben wird.
  • Falls andererseits die Übereinstimmung in der Adresskomparatorschaltung 313b erfasst wird und falls E/A = 15 ist, haben das Treffersignal HITb<0> bis zu dem Treffersignal HITb<14> der Treffersignale HITb<0:15> "0", und das hohe Signal HITb<15> davon hat "1". Somit wird in dem Datenschaltkreis 321b die Ausgabe der Leseverstärkerschaltung 319b von E/A = 15 durch die Ausgabe der redundanten Leseverstärkerschaltung 320b ersetzt, um zu der Bestimmungsschaltung 322 ausgegeben zu werden. Die Ausgaben der Leseverstärkerschaltung 319b außer E/A = 15 werden direkt zu der Bestimmungsschaltung 322 eingegeben.
  • Wie oben beschrieben, sind, da der EEPROM in dieser bevorzugten Ausführungsform die RWW-Spezifikation hat, die zwei Systeme von Adressbusleitungen und Datenbusleitungen gemeinsam für die Vielzahl von Bänken vorgesehen, und die Verbindungen dieser zwei Systeme von Adressbusleitungen und Datenbusleitungen werden durch ein Belegtsignal umgeschaltet, sodass eine Datenschreib- oder Löschoperation in einer Bank ausgeführt werden kann, während eine Datenleseoperation in der anderen Bank ausgeführt werden kann. Ähnlich zu der ersten Ausführungsform wird die Ausgabe des redundanten Spaltenzellenfeldes zu der redundanten Leseverstärkerschaltung gleichzeitig mit der Ausgabe des ursprünglichen Speicherzellenfeldes ausgegeben. Dann werden zwei Systeme von Adresskomparatorschaltungen zum Erfassen der Übereinstimmung der defekten Adresse so vorbereitet, um den Operationsmodi der zwei Systeme zu entsprechen, und die Ausgabe der Leseverstärkerschaltung wird in jedem der Operationsmodi umgeschaltet, um den Austausch einer defekten Spalte zu realisieren.
  • Des weiteren wurde in dieser zweiten bevorzugten Ausführungsform ein redundantes Spaltenzellenfeld 304 für eine einfache Erläuterung vorgesehen. Ähnlich zu der ersten bevorzugten Ausführungsform kann jedoch eine Vielzahl von redundanten Spaltenzellenfeldern vorbereitet werden, um den Austausch für eine Vielzahl von Spalten durch das gleiche System wie das in der ersten bevorzugten Ausführungsform auszuführen.
  • 4B und 4C zeigen den Aufbau eines EEPROM, wenn ein Speicherzellenfeld 101 mit drei redundanten Spaltenzellenfeldern 304a bis 304c in der zweiten bevorzugten Ausführungsform versehen ist, die jeweils 3 bzw. 4A entsprechen.
  • Wie in 4B gezeigt, sind drei Mengen von Datenleitungsschaltkreisen 317a und 317b so vorgesehen, um den drei redundanten Spaltenzellenfeldern 304a bis 304c zu entsprechen. Je der der Datenleitungsschaltkreise 317a ist mit der Datenlesedatenbusleitung 306a verbunden, und jeder der Datenleitungsschaltkreise 317b ist mit der Datenschreib- oder Löschdatenbusleitung 306b verbunden.
  • Die drei redundanten Leseverstärkerschaltungen 324a bis 324c sind mit der Datenlesedatenbusleitung 306a verbunden. Diese drei redundanten Leseverstärkerschaltungen 324a bis 324c erfassen und verstärken jeweils die gelesenen Daten der drei redundanten Spaltenzellenfelder 304a bis 304c. Diese drei redundanten Leseverstärkerschaltungen 324a bis 324c sind mit dem Leseverstärkerschaltkreis 114a über drei Datenbusleitungen verbunden. Außerdem ist der Leseverstärkerschaltkreis 114a mit jedem der Datenschaltkreise 321a in der Verdrahtungsform verbunden, dass schließlich eine Datenbusleitung verzweigt. Dieser Leseverstärkerschaltkreis 114a ist eine Schaltung zum Verbinden einer von Datenbusleitungen von den redundanten Leseverstärkerschaltungen 324a bis 324c mit dem Datenschaltkreis 321a auf der Basis eines logischen Signals LGCa, das von dem Blockeinstellzahldecoder 111a ausgegeben wird (siehe 4C).
  • D.h. in einer Datenleseoperation wird, wenn eine Spalte des Speicherzellenfeldes 101 durch ein beliebiges der redundanten Zellenfelder 304a bis 304c ersetzt wird, ein redundantes Zellenfeld 304 durch den Leseverstärkerschaltkreis 114a ausgewählt. Dann werden in dem Datenschaltkreis 321a entsprechend einer Spalte, die zu ersetzen ist, Daten von dem Leseverstärkerschaltkreis 114a zu dem Datenpuffer 323 an Stelle von Daten von der Leseverstärkerschaltung 319a ausgegeben. Somit wird der Austausch für eine defekte Spalte in einer Datenleseoperation ausgeführt.
  • Andererseits sind drei redundante Leseverstärkerschaltungen 325a bis 325c mit der Schreib- oder Löschdatenbusleitung 306b verbunden. Diese drei redundanten Leseverstärkerschaltungen 325a bis 325c erfassen und verstärken jeweils die Verifizierungslesedaten der drei redundanten Spaltenzellenfelder 304a bis 304c. Diese drei redundanten Leseverstärkerschaltungen 325a bis 325c sind mit dem Leseverstärkerschaltkreis 114b über drei Datenbusleitungen verbunden. Außerdem ist der Leseverstärkerschaltkreis 114b mit jedem der Datenschaltkreise 321b in der Verdrahtungsform verbunden, dass schließlich ein Datenbus verzweigt. Dieser Leseverstärkerschaltkreis 114b ist eine Schaltung zum Verbinden einer der Datenbusleitungen von den redundanten Leseverstärkerschaltungen 324a bis 324c mit dem Datenschaltkreis 321b auf der Basis eines logischen Signals LGCb, das von dem Blockeinstellzahldecoder 111b ausgegeben wird (siehe 4C).
  • D.h. wenn in einer Verifizierungsdatenleseoperation eine Spalte des Speicherzellenfeldes 101 durch ein beliebiges der redundanten Zellenfelder 304a bis 304c ersetzt wird, wird ein redundantes Zellenfeld 304 mittels des Leseverstärkerschaltkreises 114b ausgewählt. Dann werden in dem Datenschaltkreis 321b entsprechend einer Spalte, die zu ersetzen ist, Daten von dem Leseverstärkerschaltkreis 114b zu der Bestimmungsschaltung 322 an Stelle von Daten von der Leseverstärkerschaltung 319b ausgegeben. Somit wird der Austausch für eine defekte Spalte während eines Verifizierungsdatenlesens in einer Schreib- oder Löschoperation ausgeführt.
  • (Dritte bevorzugten Ausführungsform)
  • 5 und 6 zeigen eine bevorzugte Ausführungsform eines EEPROM der RWW-Spezifikation eines Blockredundanzschaltungssystems, wobei ein Block, der die minimale Einheit für Datenlöschen in dem Speicherzellenfeld ist und der eine Menge einer Vielzahl von Speicherzellen ist, einer Einheit zum Austausch für Defektentlastung ist. Ein Speicherzellenfeld 401 hat im Grunde den gleichen Aufbau wie jene in den ersten und zweiten bevorzugten Ausführungsformen, mit Ausnahme dessen, dass es in mindestens zwei Bänke BANK0 und BANK1 ähnlich zu der zweiten bevorzugten Ausführungsform unterteilt ist. Um einen defekten Block in jeder der Bänke des Speicherzellenfeldes 401 zu ersetzen, ist ein redundanter Zellenfeldblock (der hierin nachstehend einfach als ein redundanter Block bezeichnet wird) 403 vorgesehen. Der redundante Block 403 umfasst einen Reserveblock oder eine Vielzahl von Reserveblöcken.
  • In der Figur enthalten das Speicherzellenfeld 401 und der redundante Block 403 einen Zeilendecoder, einen Spaltendecoder und eine Leseverstärkerschaltung. Das Speicherzellenfeld 401 und der redundante Block 403 sind mit Vordecodern 402 und 404 zum Dekodieren einer Zeilenadresse bzw. einer Spaltenadresse versehen, die dazu zugeführt werden.
  • Ähnlich zu der vorangehenden zweiten bevorzugten Ausführungsform werden zwei Systeme von Adressbusleitungen 305a und 305b bereitgestellt. Außerdem wird jede der Bänke BANK0 und BANK1 mit einem Belegtregister 315 und mit Adressleitungsschaltkreisen 318a und 318b, die durch das Belegtregister 315 ein-aus-gesteuert werden, versehen. D.h. in einem Schreib- oder Löschmodus wird die Adresse der Adressbusleitung 305b gleichzeitig den Vordecodern 402 und 404 durch den Adressleitungsschaltkreis 318b zugeführt. In einem Lesemodus wird die Adresse der Adressbusleitung 305a gleichzeitig den Vordecodern 402 und 404 durch den Adressleitungsschaltkreis 318a zugeführt.
  • Der Aufbau eines Adresszuführungsteils, der in 6 gezeigt wird, ist im Grunde der gleiche wie der in der vorangehenden bevorzugten Ausführungsform, die in 4A gezeigt wird. Falls die Ausgangssignalleitungen 411a und 411b von zwei Sys temen von Adresskomparatorschaltungen 313a und 313b für die zwei Bänke BANK0 und BANK1 gemeinsam bereitgestellt werden und falls die Übereinstimmung mit der defekten Adresse erfasst wird, werden dann Treffersignale HITa = "H" und HITb = "H" dazu ausgegeben.
  • Jede der Bänke BANK0 und BANK1 ist mit zwei Systemen von hohen Adressschaltkreisen 410a und 410b versehen. Wenn die Treffersignale HITa=HITb="L" sind, veranlassen die hohen Adressschaltkreise 410a und 410b den Vordecoder 402 auf der Seite des Speicherzellenfeldes 401, aktiv zu sein, und den Vordecoder 404 auf der Seite des redundanten Blocks, inaktiv zu sein. Wenn das Bitsignal HITa = "H" ist, veranlasst der hohe Adressschaltkreis 410a den Vordecoder 402, inaktiv zu sein, und den Vordecoder 404, aktiv zu sein. Der Trefferadressschaltkreis 410b steuert auch die Aktivität und Inaktivität auf den Seiten des Speicherzellenfeldes 401 und des redundanten Blocks 403.
  • Auch sind in dieser bevorzugten Ausführungsform ähnlich zu der vorangehenden zweiten bevorzugten Ausführungsform die Lesedatenbusleitung 306a und die Schreib- oder Löschdatenbusleitung 306b gemeinsam für jede der Bänke BANK0 und BANK1 vorgesehen. Obwohl Adressen dem Speicherzellenfeld 401 und dem redundanten Block 403 gleichzeitig zugeführt wurden, ist, wenn eine eingegebene Adresse nicht mit der defekten Adresse übereinstimmt, die Seite des Speicherzellenfeldes 401 aktiv, und wenn die eingegebene Adresse auf die defekte Adresse trifft, ist die Seite des redundanten Blocks 403 aktiv, sodass Daten von dort ausgelesen werden. Diese gelesenen Daten werden zu der Lesedatenbusleitung 306a oder der Verifizierungslesedatenbusleitung 306b in Übereinstimmung mit dem Operationsmodus umgeschaltet, um ausgegeben zu werden.
  • Wie oben beschrieben, ist gemäß dieser bevorzugten Ausführungsform die Steuerung des Austauschs für eine defekte Adresse jeden Block in einer Bank, in der eine Datenleseoperation ausgeführt wird, unabhängig von der in einer Bank, in der eine Datenschreib- oder Löschoperation ausgeführt wird.
  • In dieser bevorzugten Ausführungsform wird jedoch der Austausch eines Blocks durch einen redundanten Block 403 nur innerhalb einer Bank ausgeführt, zu der der redundante Block gehört.
  • (Vierte bevorzugte Ausführungsform)
  • 7 zeigt eine bevorzugte Ausführungsform als eine Modifikation der dritten bevorzugten Ausführungsform. Der Unterschied zwischen dieser bevorzugten Ausführungsform und der in 5 gezeigten bevorzugten Ausführungsform besteht darin, dass jede der Bänke BANK0 und BANK1 mit Kerndecodern 420a und 420b zum Auswählen eines Kerns in der Bank versehen ist, um so zwei Systemen von Adressbusleitungen 305a und 305b zu entsprechen. Der "Kern" ist hierin eine Menge einer Vielzahl von Blöcken, von denen jeder die minimale Einheit für Datenlöschung ist. Z.B. bilden acht Blöcke einen Kern. Die Bank umfasst einen Kern oder eine Vielzahl von Kernen.
  • Die Kerndecoder 420a und 420b sind dem Vordecoder 402 auf der Seite des Speicherzellenfeldes 401 und dem Vordecoder 404 auf der Seite des redundanten Blocks 403 über Kernschaltkreise 421a und 421b zugeführt, die durch das Belegtregister 315 selektiv ein-aus-gesteuert werden. D.h. in der Bank, worin die Ausgabe des Belegtregisters 315 "H" hat, wird die Kernadresse der Adressbusleitung 305b durch den Kerndecoder 420b dekodiert, um den Vordecodern 402 und 404 über den Kernschaltkreis 421b zugeführt zu werden. Die Tatsache, dass die Vordecoder 402 und 404 durch das Treffersignal HITb selektiv aktiv und inaktiv sind, ist die gleiche wie die in der vorangehenden dritten bevorzugten Ausführungsform. In der Bank, worin die Ausgabe des Belegtregisters 315 "L" hat, wird die Kernadresse der Adressbusleitung 305a durch den Kerndecoder 420a dekodiert, um den Vordecodern 402 und 404 über den Kernschaltkreis 421a zugeführt zu werden. Auch in diesem Fall sind die Vordecoder 402 und 404 in Übereinstimmung mit dem Treffersignal HITa selektiv aktiv und inaktiv, was das Ergebnis der Übereinstimmungserfassung mit der defekten Adresse ist.
  • Auch ist gemäß dieser vierten bevorzugten Ausführungsform ähnlich zu der dritten bevorzugten Ausführungsform die Steuerung des Austauschs für eine defekte Adresse jeden Block in einer Bank, in der eine Datenleseoperation ausgeführt wird, unabhängig von der in einer Bank, in der eine Datenschreib- oder Löschoperation ausgeführt wird. Außerdem sind in dieser bevorzugten Ausführungsform die Kerndecoder 420a und 420b zum Dekodieren von Kernadressen stromaufwärts des Vordecoders 404 vorgesehen, sodass die Zahl von Schaltern der Adressleitungsschaltkreise 318a und 318b kleiner als die in der vorangehenden dritten bevorzugten Ausführungsform sein kann.
  • 10 ist ein konzeptionelles Diagramm, das den Zustand des Austauschs eines defekten Blocks in der dritten oder vierten bevorzugten Ausführungsform eines EEPROM vom RWW-Typ zeigt. Während die Beschreibung der Beziehung zwischen Leistungszuführungen oben weggelassen wurde, sind getrennte Leistungsversorgungsleitungen 432a und 432b, die jeweils mit einer Leseleistungszuführung 431a und einer Schreib- oder Löschleistungszuführung 431b verbunden sind, gemeinsam für die Bänke BANK0 und BANK1 vorgesehen, wie in dieser Figur gezeigt, um die RWW-Spezifikation zu erfüllen. In Übereinstimmung mit dem Operationsmodus von jeder der Bänke werden diese Leistungsversorgungsleitungen 432a und 432b durch die Leistungsversor gungsleitungssschaltkreise 433 und 434 ausgewählt, um mit jeder der Bänke BANK0 und BANK1 verbunden zu sein.
  • 10 zeigt auch den Fall, wo eine Bank BANK0 eine große Kapazität hat und eine Vielzahl von Kernen 9 bis n umfasst, und die andere BANK1 einen einzelnen Kern umfasst. Es sind acht Blöcke BLK0 bis BLK7 für jeden Block als normale Blöcke vorbereitet, und jeder Kern ist mit einem Reserveblock RBLK mit einer gemeinsamen Kernadresse versehen. Dieser Reserveblock RBLK bildet den oben beschriebenen redundanten Block 403.
  • In den dritten und vierten Ausführungsformen wird z.B., wie in 10 gezeigt, falls der Block BLK7 von Kern 1 in der Bank BANK0 defekt ist, wie durch X markiert, der defekte Block durch den Reserveblock PBLK ersetzt, der an Kern 1 angebracht ist. D.h. in den dritten und vierten bevorzugten Ausführungsformen ist der Blockaustauschbereich nicht nur auf die gleiche Bank begrenzt, sondern ist auch auf den gleichen Kern begrenzt. Falls mit anderen Worten ein Defekt in einem gewissen Kern existiert, ist es nur möglich, mit einem Reserveblock mit einer Kernadresse auszutauschen, die zu der des Kerns gemeinsam ist.
  • (Fünfte bevorzugte Ausführungsform)
  • 8 ist eine bevorzugte Ausführungsform, worin die bevorzugte Ausführungsform, die in 7 gezeigt wird, modifiziert ist, um den Freiheitsgrad für den Blockaustausch zu erhöhen. In dieser bevorzugten Ausführungsform treten anders als in der in 7 gezeigten bevorzugten Ausführungsform Treffersignale HITa und HITb in Kerndecoder 420a und 420b ein. In diesem Fall enthalten jedoch die Treffersignale HITa und HITb eine Kernadresse eines Kerns, der einen Reserveblock enthält, der auszutauschen ist, ebenso wie ein Adressübereinstimmungserfassungssignal.
  • Speziell hat die Speicherschaltung einer defekten Adresse 312, die in 6 gezeigt wird, darin die Kernadresse des Reserveblocks, der für den Block der defekten Blockadresse zu ersetzen ist, ebenso wie die defekte Blockadresse gespeichert. Die Adresskomparatorschaltungen 313a und 313b geben die Treffersignale HITa und HITb, die eine Kernadresse enthalten, zu der der Reserveblock, der zu ersetzen ist, gehört, aus, während das Übereinstimmungserfassungssignal der defekten Adresse ausgegeben wird, um diese Signale zu den Kerndecodern 420a und 420b einzuspeisen. Somit dekodieren die Kerndecoder 420a und 420b die Kernadresse, die zugewiesen wird, wenn die defekte Adresse erfasst wird, um den Reserveblock auszuwählen.
  • 11 zeigt den Zustand des Blockaustauschs in dieser bevorzugten Ausführungsform, was 10 entspricht. Wie z.B. in dieser Figur gezeigt, kann, falls der Block BLK7 von Kern 1 defekt ist, der defekte Block BLK7 nicht nur durch den Reserveblock RBLK ersetzt werden, der zu Kern 1 gehört, sondern kann auch durch den Reserveblock RBLK von Kern 0 ersetzt werden.
  • Gemäß dieser bevorzugten Ausführungsform kann deshalb der Freiheitsgrad für den Austausch eines defekten Blocks weiter erhöht werden, um eine hohe Entlastungseffizienz zu realisieren.
  • (Sechste bevorzugte Ausführungsform)
  • 9 zeigt eine bevorzugte Ausführungsform, worin die Einschränkungen für den Blockaustausch, der innerhalb der Grenzen der Bank ausgeführt werden sollte, beseitigt werden, um den Freiheitsgrad für den Blockaustausch weiter zu steigern. In dieser bevorzugten Ausführungsform ist anders als in den vorangehenden dritten bis fünften bevorzugten Ausführungsformen ein redundanter Block 403 unabhängig von den Speicherzellenfeldern 401 der Bänke BANK0 und BANK1 vorgesehen. Speziell bedeutet die Tatsache, dass der redundante Block 403 von den Bänken BANK0 und BANK1 unabhängig ist, dass eine Adresse nur zugeführt wird, wenn eine defekte Adresse erfasst wird, unabhängig von den Dekodierungsschaltungen der Speicherzellenfelder 401 der Bänke BANK0 und BANK1.
  • D.h. zusätzlich zu den Adressleitungsschaltkreisen 318a und 318b von jeder der Bänke BANK0 und BANK1 ist der redundante Block 403 auch mit Adressleitungsschaltkreisen 501a und 501b zum Umschalten von zwei Systemen von Adressleitungen 305a und 305b versehen. Außerdem ist jede der Bänke BANK0 und BANK1 mit Kerndecodern 420a und 420b versehen, die jeweils den zwei Systemen von Adressbusleitungen 305a und 305 entsprechen, und der redundante Block 403 ist auch mit Kerndecodern 502a und 502b versehen, die den Adressbusleitungen 305a bzw. 305b entsprechen.
  • Treffersignale HITa und HITb, die in Ausgangssignalleitungen 411a und 411b von zwei Systemen von Adresskomparatorschaltungen 313a und 313b erhalten werden, werden invertiert, um als aktivierte Signale in die Kerndecoder 420a und 420b von jeder der Bänke BANK0 und BANK1 einzutreten. Außerdem treten die Treffersignale HITa und HITb, die in den Ausgangssignalleitungen 411a und 411b erhalten werden, als aktivierte Signale direkt in die Kerndecoder 502a und 502b auf der Seite des redundanten Blocks 403 ein.
  • Dann wird ein Adressleitungsschaltkreis 501a durch die Ausgabe des Kerndecoders 502a eingeschaltet, und der andere Adressleitungsschaltkreis 501b wird durch die Ausgabe des Kern decoders 502b eingeschaltet. Außerdem speichert die Speicherschaltung einer defekten Adresse 312 darin eine Adresse eines Reserveblocks, der zu ersetzen ist, ebenso wie einen defekten Block, und gibt die Adresse des Reserveblocks aus, während ein Übereinstimmungserfassungssignal ausgegeben wird. Die Disjunktion der Ausgaben der Kerndecoder 502a und 502b wird durch ein ODER-Gatter G abgeleitet, was als ein Kernauswahlsignal zu verwenden ist, um die Aktivität und Inaktivität des Vordecoders 404 auf der Seite des redundanten Blocks zu steuern.
  • In dieser bevorzugten Ausführungsform sind, falls keine defekte Blockadresse erfasst wird, die Kerndecoder 420a und 420b von jeder der Bänke BANK0 und BANK1 aktiv, und es wird ein Zugriff entsprechend dem Operationsmodus mit Bezug auf jede der Bänke BANK0 und BANK1 in Übereinstimmung mit der Ausgabe des Belegtregisters 315 erhalten. Falls eine defekte Adresse erfasst wird, sind die Kerndecoder 420a und 420b von jeder der Bänke BANK0 und BANK1 inaktiv, aber die Kerndecoder 502a und 502b auf der Seite des redundanten Blocks 403 sind aktiv. In Übereinstimmung mit dem Operationsmodus wird dann ein Zugriff auf den redundante Block 403 durch die Adressen der Adresssignalleitungen 305a und 305b erhalten, sodass ein spezifischer Reserveblock ausgewählt wird.
  • Deshalb kann gemäß dieser bevorzugten Ausführungsform der redundante Block 403 für defekte Blöcke von einer der zwei Bänke BANK0 und BANK1 ersetzt werden. Der Zustand des Blockaustauschs in dieser bevorzugten Ausführungsform wird in 12 konzeptionell gezeigt. In dem gezeigten Beispiel wird ein Reserveblock RBLK1 des redundanten Blocks 403 für den defekten Block BLK7 im Kern n der BANK0 ersetzt, und andere Reserveblöcke RBLK2 und RBLK3 werden jeweils für die Blöcke BLK6 und BLK7 in der Bank BANK1 ersetzt.
  • Wie oben beschrieben, kann gemäß dieser bevorzugten Ausführungsform der Blockaustausch ohne die Einschränkungen in der Bank ausgeführt werden, um den Freiheitsgrad für Austausch und Entlastungseffizienz zu steigern.
  • Wenn jedoch der Blockaustausch ohne die Einschränkungen in der Bank ausgeführt wird, wie oben beschrieben, ist es erforderlich, die Schaltsteuerung der Beziehung zwischen Leistungszuführungen in Übereinstimmung mit dem Operationsmodus jeden Reserveblock auf der Seite des redundanten Blocks 403 auszuführen. Wie in 12 gezeigt, ist deshalb jeder der Reserveblöcke mit einem Leistungszuführungsschaltkreis 503 versehen. Falls die Bank BANK0 in einem Datenlesemodus ist und falls ein Blockaustausch in der Bank ausgeführt wird, ist es speziell erforderlich, die Leseleistungsversorgungsleitung 432a mit dem Reserveblock zu verbinden.
  • (Siebte bevorzugte Ausführungsform)
  • 10 und 11 zeigen den Fall, wo die Kapazitäten der Bänke BANK0 und BANK1 verschieden sind, und Reserveblöcke in Übereinstimmung mit den Kapazitäten angeordnet sind. In diesem Fall ist die Zahl von Reserveblöcken auf der Seite der Bank BANK1 mit einer kleineren Kapazität natürlich kleiner. Falls der Austauschbereich auf den Bereich der Bank begrenzt ist, ist es deshalb nicht möglich, eine große Zahl von Blöcken in der Bank mit der kleineren Kapazität auszutauschen.
  • 13 zeigt eine bevorzugte Ausführungsform, die diesen Punkt berücksichtigt, um so 11 zu entsprechen. In der Bank BANK0 ist ein Reserveblock RBLK mit Bezug auf einen Kern angeordnet, wohingegen in der Bank BANK1, die einen Kern umfasst, zwei Reserveblöcke angeordnet sind. Somit kann die Austauscheffizienz in der Bank BANK1 mit der kleineren Kapazität erhöht werden. Falls die Kapazitäten der zwei Bänke un terschiedlich sind, wird speziell das Kapazitätsverhältnis des Reserveblocks in der Bank mit der kleineren Kapazität zu dem Speicherzellenfeld gesetzt, größer als das Kapazitätsverhältnis des Reserveblocks in der Bank mit der größeren Kapazität zu dem Speicherzellenfeld zu sein. Somit ist es möglich, den Austausch eines defekten Blocks sogar in der Bank mit der kleinen Kapazität effizient auszuführen.
  • (Achte bevorzugte Ausführungsform)
  • Nachstehend wird eine bevorzugte Ausführungsform beschrieben, worin ein Speicherzellenfeld mit einem redundanten Zeilenzellenfeld ausgerüstet ist, um einen Austausch einer defekten Zeile auszuführen.
  • In dieser bevorzugten Ausführungsform sind Hauptwortleitungen, die sich kontinuierlich über eine Vielzahl von Blöcken in den Zeilenrichtungen eines Speicherzellenfeldes erstrecken, vorgesehen, und jeder der Blöcke ist mit getrennten Wortleitungen versehen. Eine der Hauptwortleitungen wird durch einen Zeilenhauptdecoder ausgewählt, und Wortleitungen einer Vielzahl von Blöcken entlang der ausgewählten Hauptwortleitung werden durch einen Zeilenteildecoder ausgewählt. Ein derartiges Dekodierungssystem wird ein zweistufiges Dekodierungssystem genannt, das z.B. in der japanischen Patentanmeldung Nr. H11-73226 beschrieben wird, die nicht öffentlich bekannt war und die für den Erfinder einzeln bekannt war.
  • In einem derartigen Zellenfeldaufbau wird der Austausch für eine defekte Zeile gewöhnlich jede Hauptwortleitung ausgeführt. Andererseits kann in dieser bevorzugten Ausführungsform ein Austausch einer defekten Zeile jeden Block ausgeführt werden. Gleichzeitig können, in einem Datenlöschmodus jeden Block, worin eine negative Spannung an Wortleitungen angelegt wird, die Wortleitungen einer defekten Zeile und die Wortleitungen von nicht ausgewählten Blöcken auf 0V gesetzt werden, um zu verhindern, dass ein nutzloser Durchgangsstrom fließt.
  • 14 zeigt die Aufbauten eines Speicherzellenfeldes 601 und eines Auswahlansteuerschaltungsteils eines Zeilensystems davon in dieser bevorzugten Ausführungsform. Als das Speicherzellenfeld 601 zeigt diese Figur einen Kernabschnitt, der acht Blöcke BLK0 bis BLK7 in Zeilenrichtungen umfasst. Gewöhnlich sind ein Kern oder eine Vielzahl von Kernen, jeder von denen der gleiche wie der Kernabschnitt ist, angeordnet, um einen EEPROM zu bilden. Wie in 16 gezeigt, sind in dem Speicherzellenfeld 601 angeordnet Hauptwortleitungen Mi und MBi, die sich über die Blöcke BLK0 bis BLK7 kontinuierlich erstrecken und die zueinander komplementäre Signalleitungen sind, und Wortleitungen WL0 bis WL7 für jeden Block, die durch die Hauptwortleitungen Mi und MBi ausgewählt werden. Für dieses Speicherzellenfeld 601 ist ein redundantes Zeilenzellenfeld 602 angeordnet. Das redundante Zeilenzellenfeld 602 hat eine oder mehr redundante Hauptwortleitungen.
  • Ein Zeilenhauptdecoder 603 wählt eine der Hauptwortleitungen Mi und MBi des Speicherzellenfeldes 601, und jeder der Zeilenteildecoder 604 (604a, 604b, ...), von denen jeder in einem entsprechenden der Blöcke vorgesehen ist, wählt eine der Wortleitungen WL in dem entsprechenden einen der Blöcke auf der Basis der ausgewählten Hauptwortleitung Mi oder MBi. In dieser bevorzugten Ausführungsform sind zwei Zeilenteildecoder 604 zwischen benachbarten zwei Blöcken vorgesehen. Wie in 16 gezeigt, hat speziell jeder der Zeilenteildecoder 604 ein Transfergatter, das einen NMOS-Transistor QN1 und einen PMOS-Transistor PN1 umfasst, die durch die Hauptwortleitungen Mi und MBi angesteuert werden, und einen NMOS-Transistor QN2, der durch die Hauptwortleitung MBi zum Rücksetzen der Wortleitung WL auf VSS angesteuert wird.
  • Speziell ist der Zeilenteildecoder 604 gestaltet, Wortleitungsansteuerspannungen BLKF1 bis BLKF4, die von der Wortleitungsauswahlansteuerschaltung 606 in Übereinstimmung mit dem Operationsmodus generiert werden, zu der Wortleitung WL von jedem Block zu transferieren. Wie in 16 gezeigt, umfasst in dieser bevorzugten Ausführungsform die Wortleitungsauswahlansteuerschaltung 606 vier Treiber F1 bis F4, die für jede benachbarte zwei Blöcke gemeinsam sind. Außerdem sind Transfergatter 608 (608a, 608b, ...) zwischen dem Zeilenteildecoder 604 und der Wortleitungsauswahlansteuerschaltung 606 vorgesehen. Diese Transfergatter 608 sind gestaltet, die Ausgabe von jedem der Treiber F1 und F4 der Wortleitungsauswahlansteuerschaltung 606 zu dem Zeilenteildecoder 604 selektiv zu transferieren. Jedes der Transfergatter 608 umfasst einen NMOS-Transistor QN3 und einen PMOS-Transistor QP2, die durch komplementäre Ausgaben BR und BRA (BRa und BRBa, BRb und BRBb, ...) eines Blockdecoders 607 zum Dekodieren einer Blockadresse gesteuert werden, und einen NMOS-Transistor QN4 zum Rücksetzen einer Eingangssignalleitung zu dem Zeilenteildecoder 604 auf VSS.
  • Wie in 15 gezeigt, werden die Ausgabe eines Adresspuffers 610 zum Erlangen einer externen Adresse in einer Datenleseoperation, und die Ausgabe eines Adresszählers 611 zum sequenziellen Generieren aktualisierter Adressen in einer Datenlöschverifizierungsoperation durch einen Adressschaltkreis 613 in Übereinstimmung mit dem Operationsmodus umgeschaltet, um zu einem Vordecoder 615, der Wortleitungsauswahlansteuerschaltung 606 und dem Blockdecoder 607 eingespeist zu werden. Der Vordecoder 615 trennt eine Zeilenadresse und eine Spaltenadresse voneinander, um die getrennten Adressen dem Hauptzeilendecoder 606 bzw. einem Spaltendecoder (nicht gezeigt) zuzuführen. Die Wortleitungsauswahlansteuerschaltung 606 empfängt ein Signal zum gleichzeitigen Auswählen von acht Blö cken (z.B. ein Kernauswahlsignal, wenn ein Kern acht Blöcke umfasst), um eine Wortleitungsansteuerspannung zu generieren.
  • In 14 sind die Elemente des Spaltensystems weggelassen. Es sind jedoch vorgesehen ein Spaltendecoder zum Ausführen einer Bitleitungsauswahl ähnlich zu gewöhnlichen EEPROMs, und eine Leseverstärkerschaltung zum Erfassen gelesener Daten einer Bitleitung, die durch den Spaltendecoder ausgewählt wird und zum Verriegeln von Schreibdaten.
  • In dieser bevorzugten Ausführungsform ist eine Speicherschaltung einer defekten Adresse 612 gestaltet, darin eine Blockadresse, die eine defekte Wortleitung enthält, ebenso wie eine defekte Zeilenadresse zu speichern. Eine Speicherschaltung einer defekten Adresse 612 zum Erfassen der Übereinstimmung einer internen Adresse, die durch einen Adressschaltkreis 613 erhalten wird, mit einer defekten Adresse, die in der Speicherschaltung einer defekten Adresse 612 gespeichert ist, gibt ein Treffersignal HIT durch die Übereinstimmungserfassung aus. Somit wird der Vordecoder 615 deaktiviert, und die redundante Zeilenauswahlschaltung 605 wird aktiviert, sodass die defekte Zeile durch das redundante Zeilenzellenfeld ersetzt wird.
  • In dem Fall von Datenlöschung wird der Adressschaltkreis 613 durch ein Löschmodussteuersignal ERS, das von einer Steuerschaltung erhalten wird, zum Erlangen der defekten Zeilenadresse der Speicherschaltung einer defekten Adresse 612 und der Blockadresse gesteuert. Somit wählt der Vordecoder 615 die defekte Zeile, und der Zeilenhauptdecoder 603 wird so eingestellt, dass nur die defekte Zeile "abgewählt" wird und andere Zeilen "gewählt" werden. Der Blockdecoder 607 wählt einen Block, der zu löschen ist, und steuert das Transfergatter 608. Somit wird in einem Block, der als ein Objekt ausgewählt ist, um gelöscht zu werden, 0V an die defekte Wortlei tung angelegt, und eine negative Spannung VBB wird an alle anderen Wortleitungen angelegt, obwohl dies später detailliert beschrieben wird. Außerdem werden in dem nicht ausgewählten Block alle Wortleitungen so gesteuert, um eine Spannung von 0V zu haben, ungeachtet des Vorhandenseins einer Auswahl einer Hauptwortleitung.
  • Der Zeilenhauptdecoder 603 wird gebildet, wie in 17 gezeigt. Ein NAND-Gatter G11 ist ein Dekodierungsgatter zum Auswählen einer Hauptwortleitung. Das Signal des Ausgangsknotens N1 des NAND-Gatters G11 wird direkt zu einem Knoten N2 durch ein Transfergatter TG1 in einem Modus außer einem Löschmodus transferiert (d.h. wenn ein Löschsteuersignal ERS = "L" ist). Außerdem wird in einem Löschmodus (d.h. wenn ERS = "H" ist) das Signal des Knotens N1 durch einen getakteten Inverter CI1 invertiert, um transferiert zu werden.
  • Das Signal des Knotens N1, zusammen mit dem Signal, das durch einen Inverter I1 invertiert wird, zu einem Pegelverschieber LS1 eingegeben, um in ein Signal zum Anlegen eines Pegels "H" an einen positiven Boosterschaltungsausgang VSW und eines Pegels "L" an VSS (Masse) gewandelt zu werden. Außerdem wird die Ausgabe davon in ein Signal zum Zuweisen eines Pegels "H" zu einer Spannung VSW und eines Pegels "L" zu einem negativen Boosterschaltungsausgang VBB, mittels eines Pegelverschiebers LS2, gewandelt. Dann wird die Ausgabe des Pegelverschiebers LS2 einer Hauptwortleitung MBi über Inverter I2, I3 und I4 zugeführt, und die Ausgabe des Inverters I2 wird durch einen Inverter I5 invertiert, um der anderen Hauptwortleitung Mi zugeführt zu werden.
  • Somit sind in einem Datenlesemodus die ausgewählten Hauptwortleitungen Mi und MBi Mi = VSW (z.B. 4,8V) und MBi = VBB (z.B. 0V). Andererseits sind in einem Datenlöschmodus die Hauptwortleitungen Mi und MBi, ausgewählt als eine defekte Zeile, Mi = VBB (z.B. –7,5V) und MBi = VSW (z.B. 2,5V). D.h. die Hauptwortleitungen sind in dem "ausgewählten" Zustand, was von einer Datenleseoperation logisch umgekehrt ist.
  • Des weiteren empfängt der Hauptzeilendecoderteil für das redundante Zeilenzellenfeld 602 nur das Treffersignal HIT, das durch die Übereinstimmungserfassung mit der defekten Adresse in der Adresskomparatorschaltung 613 ausgegeben wird, die Blockadresse und VSS, an Stelle von Eingaben GAi, GBi und GCi, und der Aufbau davon ist der gleiche.
  • Die Wortleitungsauswahlansteuerschaltung 606 ist gebildet, wie in 18 gezeigt. Das NAND-Gatter G21 von jedem des Treibers F1 bis F4 ist ein Dekodierungsgatter zum Auswählen einer Menge von vier Mengen von Zeilenteildecodern 604 für acht Blöcke, und die Ausgabe davon hat "L" in einem ausgewählten Zustand. Die Ausgabe des NAND-Gatters G21 durchläuft zwei Stufen von NAND-Gattern G22, G23, zwei Stufen von Pegelverschiebern LS3, LS4 und Invertern I8 bis I10, um ein Wortleitungsansteuersignal BLK zu generieren.
  • Ein Signal, das in Übereinstimmung mit dem Operationsmodus variiert, tritt in die Steuereingänge der NAND-Gatter G22 und G23 ein. D.h. in den Datenlese- und Schreibmodi ist das Löschsteuersignal ERS = "L", das Transfergatter TG2 ist EIN und der getaktete Inverter CI2 ist AUS. Zu dieser Zeit durchläuft das Kernauswahlsignal Bi zum Auswählen von acht Blöcken das Transfergatter TG2, um zu dem NAND-Gatter G23 eingegeben zu werden. Das Kernauswahlsignal Bi wird durch den Inverter I6 invertiert, um in das NAND-Gatter G22 einzutreten. Deshalb hat der Ausgangsknoten N3 des NAND-Gatters G23 "L" in den ausgewählten Zuständen von Lesen und Schreiben.
  • Das Signal des Knotens N3 wird durch den Pegelverschieber LS3 in ein Signal mit "H"-Pegel von VSW und "L"-Pegel von VSS im Pegel gewandelt, um durch den Pegelverschieber LS4 in ein Signal mit "H"-Pegel von VSW und "L"-Pegel von VBB gewandelt zu werden. Dann wird das im Pegel gewandelte Signal über die Inverter I8 bis I10 ausgegeben, sodass ein ausgewähltes der Wortleitungsansteuersignale BLKF1 bis BLKF4 "H" (= VSW) hat.
  • In dem Löschmodus ist das Löschsteuersignal ERS = "H". Zu dieser Zeit ist das Transfergatter TG2 AUS geschaltet, und der getaktete Inverter CI2 ist EIN geschaltet. Deshalb tritt "L" in das NAND-Gatter G22 ein, und das Kernauswahlsignal Bi wird durch den getakteten Inverter CI2 invertiert, um zu dem NAND-Gatter G23 eingegeben zu werden. Als ein Ergebnis hat der Ausgangsknoten N3 des NAND-Gatters G23 eine umgekehrte Logik zu dem Datenlesen und Schreiben, und hat "H" in dem ausgewählten Zustand. Somit hat ein ausgewähltes der Wortleitungsansteuersignale BLKF1 bis BLKF4 "L" (= VBB).
  • Die Wortleitungsansteuersignale BLKF1 bis BLKF4 werden zu dem Zeilenteildecoder 604 über das Transfergatter 608 transferiert, das durch den Blockdecoder 607 ausgewählt ist. In dem Zeilenteildecoder 604 wird eine Ansteuerspannung BLKF an die ausgewählten Wortleitung WL in Übereinstimmung mit den Potenzialen der Hauptwortleitungen Mi und MBi angelegt.
  • Speziell werden in dem Löschmodus die Wortleitungen wie folgt angesteuert. Falls wie oben beschrieben die defekte Zeile durch den Zeilenhauptdecoder 603 ausgewählt ist, hat ein Paar von Hauptwortleitungen davon Mi = "L" (= VBB) und MBi = "H" (= VSW), und die Hauptwortleitungen von anderen Zeilen haben Mi = "H" (= VSW) und MBi = "L" (= VBB). Falls andererseits z.B. der Block BLK0 ausgewählt ist, veranlasst die Wortleitungsauswahlansteuerschaltung 606, dass die Wortleitungsansteuersignale BLKF1 BLKF4 = "L" (= VBB) haben, und der Blockdecoder 607 legt Steuersignale BRa = "H" und BRBa = "L" nur an das Transfergatter 608a an, sodass das Transfergatter 608a eingeschaltet wird.
  • Als ein Ergebnis wird in dem Löschblock BLK0 das Transfergatter des Zeilenteildecoders 604a ausgeschaltet, und der rücksetzende NMOS-Transistor QN2 wird eingeschaltet, sodass die defekte Wortleitung VSS (= 0V) hat. In anderen Wortleitungen ist das Transfergatter des Zeilenteildecoders 604a eingeschaltet, und das Wortleitungsansteuersignal BLKF1 wird zu der Wortleitung über das Transfergatter 608a transferiert, sodass die Wortleitung eine negative Spannung VBB hat. Somit wird eine Blocklöschoperation ohne Anlegen der negativen Spannung VBB an die defekte Wortleitung ausgeführt. Deshalb fließt wegen des Anlegens der negativen Spannung VBB an die defekte Wortleitung ein nutzloser Durchgangsstrom nicht.
  • Außerdem sind zu dieser Zeit in nicht-ausgewählten Blöcken die Transfergatter 608b, 608c, ... ausgeschaltet, sodass alle Wortleitungen gesetzt sind, VSS ungeachtet der Hauptwortleitungen Mi und MBi zu haben.
  • Deshalb werden gemäß dieser bevorzugten Ausführungsform beliebige nutzlose Durchgangsstromwege von der Boosterschaltung nicht ausgebildet, selbst wenn Defekte in unterschiedlichen Adressen jeden Block existieren. Außerdem ist es durch Speichern der Blockadresse, zusammen mit der Zeilenadresse, als Information einer defekten Adresse, möglich, defekte Wortleitungen mit unterschiedlichen Adressen jeden Block zu ersetzen. Somit ist es möglich, eine hohe Entlastungseffizienz zu erhalten.
  • (Neunte bevorzugte Ausführungsform)
  • Die achte bevorzugte Ausführungsform verwendet das Dekodierungssystem, worin, in der Datenlöschoperation, die defekte Adresse, die in der Speicherschaltung einer defekten Adresse gehalten wird, durch den Hauptzeilendecoder als die interne Adresse dekodiert wird, um die defekte Zeile in den "nicht-ausgewählten" Zustand zu setzen. Deshalb kann das redundante Zeilenzellenfeld für eine Menge (vier Wortleitungen) in einem Block ersetzt werden.
  • Andererseits ist es gemäß der neunten bevorzugten Ausführungsform möglich, den Ersatz für eine Vielzahl von Zeilen in jedem Block auszuführen.
  • Um dies zu erreichen, wird der Hauptzeilendecoder 603 in der achten bevorzugten Ausführungsform modifiziert, wie in 19 gezeigt. Wie in dieser Figur gezeigt, ist der Ausgangsknoten N1 von jedem dekodierenden NAND-Gatter G11 mit einem NOR-Gatter G31 versehen, das durch ein Zeilenauswahlsignal SELB gesteuert wird, und es gibt eine Verriegelungsschaltung (Register) LCC, die NOR-Gatter G32 und G33 zum Erlangen von Auswahlinformation aus der Ausgabe des NOR-Gatters G31 umfasst. Die Ausgabe der Verriegelungsschaltung LCC tritt in einen getakteten Inverter CI1 ein.
  • In einer automatischen Löschsequenz eines EEPROM werden, vor einer Datenlöschoperation, Daten in einem ungeschriebenen Speicher in einem Block, der als ein Objekt dient, das zu löschen ist, geschrieben, und alle Speicherzellen in dem Block werden in einen "Schreibzustand" gesetzt, um die Schwelle der gelöschten Speicherzellen innerhalb eines vorbestimmten Bereiches einzuschränken. In dieser bevorzugten Ausführungsform wird in der Operation zum Aktualisieren aller Zeilenadressen, um eine Datenschreiboperation und eine Verifizierungsleseoperation vor einer Datenlöschoperation auszuführen, "1" (="H") in der Verriegelungsschaltung LCC des Hauptzeilendecoders der ausgewählten Zeile gesetzt. D.h. es wird "H" in der entsprechenden Verriegelungsschaltung LCC durch das Auswahlsignal SELB = "L" und die Ausgabe "L" des NAND-Gatters G21 gesetzt. Die Tatsache, dass der Hauptzeilendecoder ausgewählt ist, bedeutet, dass die Zeile nicht defekt ist. Da die defekte Zeile durch das redundante Zeilenzellenfeld in der Verifizierungsleseoperation ersetzt wird, wird der Hauptzeilendecoder entsprechend der defekten Zeile nicht ausgewählt. Daten der Verriegelungsschaltung LCC des nicht-ausgewählten Zeilenhauptdecoders enthalten "0" (= "L").
  • Auf diese Weise wird in den Schreib- und Verifizierungsoperationen vor der Datenlöschoperation "1", was Zeilenauswahlinformation über nicht-defekte Zeilen ist, in der Verriegelungsschaltung LCC des Zeilenhauptdecoders 606 gesetzt. Somit können ähnlich zu der vorangehenden bevorzugten Ausführungsform die Hauptwortleitungen Mi und MBi der defekten Zeile in den "nicht-ausgewählten" Zustand gesetzt werden, d.h. Mi = "L" und MBi = "H", ohne Lesen und Dekodieren der defekten Adresse der Speicherschaltung einer defekten Adresse 612 in einer Datenlöschoperation. Deshalb ist es in dieser neunten bevorzugten Ausführungsform nicht erforderlich, irgendwelche Adressdatentransferwege von der Speicherschaltung einer defekten Adresse 612 zu dem Adressschaltkreis 613 in der in 15 gezeigten achten bevorzugten Ausführungsform vorzusehen.
  • Des weiteren sollte die Zeitsteuerung bei Einstellung von Daten in der Verriegelungsschaltung LCC des Zeilenhauptdecoders 603 nicht auf die in der Schreiboperation vor der Datenlöschoperation begrenzt sein. Falls es eine Sequenz zum Aktualisieren aller Zeilenadressen vor einer Datenlöschoperation gibt, kann die Einstellung von Daten in der Verriegelungsschaltung LCC des Zeilenhauptdecoders 603 in der Sequenz ausgeführt werden.
  • 20 und 21 zeigen eine automatische Datenlöschsequenz in der neunten bevorzugten Ausführungsform eines EEPROM gemäß der vorliegenden Erfindung. 20 zeigt einen Datenschreibzyklus vor einer Datenlöschoperation. Zuerst werden Anfangsbedingungen gesetzt (Si), ein Schreibverifizieren wird eingerichtet (S2) und eine Schreibverifizierungsleseoperation wird ausgeführt (S3). In der Verriegelungsschaltung LCC des Zeilenhauptregisters einer Zeilenadresse, die durch die Verifizierungsleseoperation ausgewählt wird, wird "1", was Zeilenauswahlinformation ist, gesetzt (S4). Dann wird eine Verifizierungsbestimmung zum Bestimmen, ob der Schreibzustand innerhalb eines Schwellenbereiches ist, ausgeführt (S5).
  • Falls das bestimmte Ergebnis NG ist, wird eine Zyklusgrenzbestimmung ausgeführt (S6). Falls die Zahl von Zyklen die Zyklusgrenze nicht erreicht, wird eine Schreiboperation ausgeführt (S7), und der Zyklus wird hochgestuft (S8). Dann kehrt die Routine zu Schritt S2 zurück, sodass die Verifizierungs- und Schreiboperationen wiederholt werden. Falls die Bestimmung nach einem vorbestimmten Zyklus von Schreiboperationen nicht OK ist, und falls die Zahl von Zyklen die Zyklusgrenze nicht erreicht, wird ein Schreibfehler = "1" gesetzt (S9), und die Routine geht zu dem in 21 gezeigten Schritt S30.
  • Falls die Bestimmung in Schritt S5 OK ist, wird der Zyklus initialisiert (S10), und es wird bestimmt, ob die Adresse die endgültige Adresse erreicht (S11). Falls die Adresse die endgültige Adresse nicht erreicht, wird die Adresse aktualisiert (S12), und die nächsten Adressschreib- und Verifizierungsoperationen werden wiederholt. Falls die Adresse die endgültige Adresse erreicht, geht die Routine zu einem Datenlöschfluss, der in 21 gezeigt wird. Zuerst wird ein Löschungsverifizieren eingerichtet (S21), eine Verifizierungsleseoperation wird ausgeführt (S22) und es wird bestimmt, ob der Löschungszustand innerhalb eines vorbestimmten Schwellenbereiches ist (S23). Falls das bestimmte Ergebnis NG ist, wird eine Zyklusgrenzbestimmung ausgeführt (S24). Falls die Zahl von Zyklen die Grenze nicht erreicht, wird eine Löschoperation ausgeführt (S25), und der Zyklus wird hochgestuft (S26). Dann kehrt die Routine zu Schritt S21 zurück, sodass die Verifizierungs- und Löschoperationen wiederholt werden. Falls die Bestimmung nach einem vorbestimmten Zyklus von Löschoperationen nicht OK ist und falls die Zahl von Zyklen die Zyklusgrenze erreicht, wird ein Löschfehler = "1" gesetzt, und die Routine geht zu Schritt S30.
  • Falls die Bestimmung in Schritt S23 OK ist, wird der Zyklus initialisiert (S28), und es wird bestimmt, ob die Adresse die endgültige Adresse erreicht (S29). Falls die Adresse die endgültige Adresse nicht erreicht, wird die Adresse aktualisiert (S30), und die nächsten Adresslöschungs- und Verifizierungsoperationen werden wiederholt. Falls die Adresse die endgültige Adresse erreicht, werden Lesebedingungen eingerichtet (S31), und die Routine endet.
  • Die automatische Löschsequenz in der achten bevorzugten Ausführungsform ist die gleiche wie die, die in 20 und 21 gezeigt wird, mit Ausnahme dessen, dass Schritt S4 in 20 nicht vorgesehen ist.
  • (Zehnte bevorzugten Ausführungsform)
  • 22 zeigt den gesamten Aufbau einer bevorzugten Ausführungsform eines EEPROM der RWW-Spezifikation mit einem redundanten Zeilenzellenfeld gemäß der vorliegenden Erfindung. Diese Figur zeigt den Fall, wo ein Speicherzellenfeld 701 in zwei Bänke BANK0 und BANK1 unterteilt ist, um es möglich zu machen, eine Datenschreib- oder Löschoperation in einer der Bänke auszuführen, während eine Datenleseoperation in der anderen Bank ausgeführt wird. Es ist ein redundantes Zeilenzel lenfeld 703 für das Speicherzellenfeld 701 von jeder der Bänke BANK0 und BANK1 vorgesehen. Ähnlich zu der dritten bevorzugten Ausführungsform sind das Speicherzellenfeld 701 und das redundante Zeilenzellenfeld 703 mit Vordecodern 702 bzw. 703 versehen.
  • Die Tatsache, dass eine Leseadressbusleitung 305a und eine Schreib- oder Löschadressbusleitung 305 parallel vorgesehen sind, dass zwei Systeme von Adresskomparatorschaltungen 313a und 313b vorgesehen sind, um dazu zu entsprechen, dass zwei Systeme von Adressschaltkreisen 318a, 318b und Trefferadressleitungsschaltkreisen 410a, 410b vorgesehen sind, ein Belegtregister 315 zum Setzen einer der Bänke BANK0 und BANK1 in einen Datenschreib- oder Löschmodus als Reaktion auf ein Steuersignal von einer Steuerschaltung 310 vorgesehen ist, sind die gleichen wie jene z.B. der vorangehenden dritten bevorzugten Ausführungsform. Der Unterschied zwischen dieser bevorzugten Ausführungsform und der dritten bevorzugten Ausführungsform oder dergleichen besteht darin, dass die defekte Adresse der Speicherschaltung der defekten Adresse 312 erlangt und als eine interne Adresse durch einen Adressschaltkreis 311 in einer Datenlöschoperation dekodiert wird.
  • Gemäß dieser bevorzugten Ausführungsform kann in dem EEPROM der RWW-Spezifikation die Entlastung einer defekten Zeile in einer Bank, die in einem Schreib- oder Löschmodus ist, unabhängig von der in einer Bank sein, die in einem Lesemodus ist.
  • (Elfte bevorzugte Ausführungsform)
  • Im allgemeinen wird eine Sicherungsschaltung als die Speicherschaltung einer defekten Adresse verwendet. Die Sicherungsschaltungen enthalten eine metallische Sicherungsschaltung zum festen Speichern von Daten durch mechanisches Schneiden, und eine elektrisch umschreibbare ROM-Sicherung, die nicht-flüchtige Speicherzellen verwendet. Obwohl die ROM-Sicherungsschaltung für einen Austausch einer defekten Adresse in dem Plättchensortierungsprozess verwendet werden kann, ist die Schaltung kompliziert und erfordert eine große Fläche. Im Vergleich damit kann, obwohl die metallische Sicherungsschaltung eine kleine Fläche haben kann, die Schaltung für einen Austausch einer defekten Adresse in dem Plättchensortierungsprozess nicht verwendet werden. Falls die Flächenstrafe ein ernsthaftes Problem wie die Erhöhung von Speicherkapazität verursacht, ist deshalb die metallische Sicherungsschaltung effektiv.
  • Wie gut bekannt ist, erfordert jedoch die Produktion der metallischen Sicherungsschaltung einen Sicherungsschmelzprozess (fuse blow process) für eine Programmierung. Dies muss durch Herausnehmen eines Wafers (oder Chips) aus einem Plättchensortierungssystem ausgeführt werden. Um z.B. ein redundantes Zellenfeld für eine defekte Adresse auszutauschen, die in einem gewissen Plättchensortierungsprozess gefunden wird, muss der Wafer aus dem Plättchensortierungssystem herausgenommen werden. D.h. es ist erforderlich, Sicherungsschmelzen auszuführen, um den Wafer erneut in das Plättchensortierungssystem zu bringen, um Plättchensortierung auszuführen. Um viele Wafer zu inspizieren, ist es deshalb erforderlich, einen Sicherungsschmelzprozess jede Plättchensortierung vorzusehen, sodass sich die gesamte Plättchensortierungszeit erhöht.
  • 23 zeigt den schematischen Chipaufbau einer bevorzugten Ausführungsform eines Halbleiterspeichers gemäß der vorliegenden Erfindung, der die gesamte Plättchensortierungszeit angesichts des Vorangehenden verkürzen kann. Des weiteren kann diese bevorzugte Ausführungsform nicht nur auf eine beliebige der vorangehenden bevorzugten Ausführungsformen eines EEPROM gemäß der vorliegenden Erfindung angewendet werden, sondern kann auch auf einen beliebigen der anderen Halbleiterspeicher angewendet werden, wie etwa DRAMs und SRAMs.
  • 23 zeigt nur einen Schaltungsteil, der erforderlich ist, um ein redundantes Zellenfeld 831 für ein Rumpfzellenfeld 830 in einem Speicherchips zu ersetzen. Es sind vorgesehen eine Speicherschaltung einer defekten Adresse 800, eine Adresskomparatorschaltung 803 zum Erfassen der Übereinstimmung einer eingegebenen Adresse mit einer defekten Adresse, die in der Speicherschaltung einer defekten Adresse 800 gespeichert ist, und eine Steuerschaltung 804 zum Ausführen einer Adressaustauschsteuerung durch die Übereinstimmungserfassungsausgabe.
  • Die Speicherschaltung einer defekten Adresse 800 hat eine ROM-Sicherungsschaltung 802 zusätzlich zu einer Aluminiumsicherungsschaltung 801, die eine Aluminiumsicherung als eine metallische Sicherung verwendet. Wie gut bekannt ist, ist die Aluminiumsicherungsschaltung 801 gestaltet, eine defekte Adresse durch mechanisches Schneiden wegen dem Sicherungsschmelzen fest zu speichern. Da andererseits die ROM-Sicherungsschaltung 802 Daten umschreiben und Daten löschen kann, ist die ROM-Sicherungsschaltung 802 nicht nur als eine Schaltung zum festen Speichern einer defekten Adresse verwendbar, sondern auch als eine temporäre Speicherschaltung zum temporären Schreiben und Halten einer defekten Adresse, die durch die Plättchensortierung gefunden wird. Die ROM-Sicherungsschaltung 802 hat eine Kapazität, die zum Speichern einer geeigneten Vielzahl von Adressen ausreichend ist. Die Schreib-/Löschoperation dieser ROM-Sicherungsschaltung 802 kann durch die Steuerschaltung 804 ausgeführt werden, während der Wafer (oder Chip) in dem Plättchensortierungssystem gehalten wird.
  • Wie in 24 gezeigt, hat die ROM-Sicherungsschaltung 802 ein ROM-Sicherungsfeld 811, das elektrisch umschreibbare nicht-flüchtige Speicherzellen MC umfasst, die die gleichen sind wie die Speicherzellen des Rumpfzellenfeldes 830. Da die Kapazität des ROM-Sicherungsfeldes 811 weit kleiner als die des Rumpfzellenfeldes 830 ist, sind Dummy-Zellen zum Sicherstellen der Regelmäßigkeit des Musters so angeordnet, um die gleichen Verarbeitungsbedingungen wie jene für das Rumpfzellenfeld 830 zu erhalten. Um das Schreiben/Löschen in dem ROM-Sicherungsfeld 811 mittels der Steuerschaltung 804 zu steuern, ist eine Vorspannungsschaltung 813 zum Generieren einer hohen Spannung oder dergleichen vorgesehen. Außerdem ist ein Schaltkreis 812 vorgesehen, der ein Auswahlgatter und eine Schreiblast enthält. Die defekte Adresse, die durch den Schaltkreis 812 ausgewählt wird, wird über eine Pufferschaltung 814 ausgegeben.
  • Bezug nehmend auf 25 wird im Vergleich mit einem herkömmlichen Fall ein Plättchensortierungsfluss in dieser bevorzugten Ausführungsform nachstehend beschrieben. 25(b) zeigt einen herkömmlichen Fall, wo eine Speicherschaltung einer defekten Adresse aus einer Sicherungsschaltung besteht. In diesem Fall wird, nachdem eine Plättchensortierung A endet, eine defekte Adresse, die hierin gefunden wird, in einer Speicherschaltung einer defekten Adresse gespeichert, indem ein Wafer (oder Chip) aus einem Plättchensortierungssystem entnommen wird, um ein Sicherungsschmelzen auszuführen. Dann wird der Wafer (oder Chip) erneut in das Plättchensortierungssystem gebracht, um eine Plättchensortierung B auszuführen. Nachdem die Plättchensortierung B endet, wird eine defekte Adresse, die hierin gefunden wird, in der Speicherschaltung einer defekten Adresse gespeichert, indem der Wafer (oder Chip) dem Plättchensortierungssystem entnommen wird, um ein Sicherungsschmelzen auszuführen. Dann wird die gleiche Operation wiederholt.
  • 25(a) zeigt andererseits eine bevorzugte Ausführungsform, worin eine ROM-Sicherungsschaltung 802 vorgesehen ist.
  • Wenn eine Plättchensortierung A endet, wird eine defekte Adresse, die hierin gefunden wird, zu der ROM-Sicherungsschaltung 802 zeitweilig geschrieben und ersetzt. Falls der Austausch einer defekten Adresse in einer Blockadresse, die durch Verwenden der ROM-Sicherungsschaltung 802 zu testen ist, durchgeführt wird, ist es möglich, Tests unter der Annahme durchzuführen, dass die defekte Adresse durch Verwenden der Aluminiumsicherungsschaltung 801 ersetzt wurde. Da diese Schreiboperation einer defekten Adresse durch Eingeben eines elektrischen Signals von außerhalb ausgeführt werden kann, kann die Operation ausgeführt werden, während der Wafer (oder Chip) in das Plättchensortierungssystem gebracht ist. Die defekte Adresse wird jedoch jederzeit in einem Ausfallspeicher in einem Tester gespeichert. Da es schwierig ist, alle defekten Adressen in der ROM-Sicherungsschaltung 802 angesichts deren Kapazität zu speichern, wird deshalb nur die defekte Adresse in einem Block, der zu testen ist, durch Verwenden der ROM-Sicherungsschaltung 802 ersetzt. Dann führen die ROM-Sicherungsschaltung 802 und die Adresskomparatorschaltung 803 die Austauschsteuerung der defekten Adresse aus, um die nächste Plättchensortierung B auszuführen. Die defekte Adresse, die durch die Plättchensortierung B gefunden wird, wird auch zeitweilig geschrieben zu und gehalten in der ROM-Sicherungsschaltung 800 und der Testprozess fährt zeitweilig mit einem Austausch fort.
  • 25(a) zeigt ein Beispiel, wo die defekten Adressen, die in den Plättchensortierungen A bis C zeitweilig gehalten werden, zu der Aluminiumsicherungsschaltung 801 in einem Stapel transferiert werden, um ein Sicherungsschmelzen auszuführen, nachdem die Plättchensortierung C ausgeführt ist. D.h. in dieser Stufe wird der Wafer (oder Chip) dem Plättchensortierungssystem entnommen, und die defekten Adressen, die in dem Ausfallspeicher in einem Tester und/oder der ROM-Sicherungsschaltung 802 gehalten werden, werden ausgelesen, um das Si cherungsschmelzen der defekten Adresse auszuführen. Danach wird die ROM-Sicherungsschaltung 802 zurückgesetzt, und eine Plättchensortierung wird in der gleichen Sequenz ausgeführt.
  • Falls die Kapazität der ROM-Sicherungsschaltung 802 ausreichend ist, muss eine Programmierung nur mit Bezug auf die Aluminiumsicherungsschaltung 801 ausgeführt werden, nachdem alle Plättchensortierungen abgeschlossen sind.
  • Wie oben beschrieben, können gemäß dieser bevorzugten Ausführungsform die Sicherungsschmelzen nach der Vielzahl von Plättchensortierungen gleichzeitig ausgeführt werden, sodass es möglich ist, die Zahl von Sicherungsschmelzprozessen zu reduzieren. Da der Wafer (oder Chip) dem Plättchensortierungssystem entnommen werden muss, um das Sicherungsschmelzen auszuführen, kann die Reduzierung der Zahl von Sicherungsschmelzprozessen die gesamte Plättchensortierungszeit stark verkürzen.
  • (Zwölfte bevorzugte Ausführungsform)
  • 26 zeigt eine bevorzugte Ausführungsform, wo eine Verriegelungsschaltung 821 für die ROM-Sicherungsschaltung 802 in der in 23 gezeigten bevorzugten Ausführungsform ausgetauscht wird. Die Verriegelungsschaltung 821 umfasst gut bekannte Verriegelungen, die in 27 gezeigt werden, und die Zahl derer ausreichend ist, um erforderliche Adressinformation zu speichern. Die defekte Adresse, die in der Verriegelungsschaltung 821 gehalten wird, und die Adresse, die in der Aluminiumsicherungsschaltung 801 gehalten wird, sind gestaltet, zu der Adresskomparatorschaltung 803 mittels eines Schalters 822 selektiv eingespeist zu werden.
  • Der Plättchensortierungsfluss in dieser bevorzugten Ausführungsform ist der gleiche wie der in 25(a), und die de fekte Adresse, die in der Plättchensortierung A gefunden wird, wird in der Verriegelungsschaltung 821 zeitweilig gespeichert und auch in dem Ausfallspeicher in dem Tester gespeichert. Durch Austauschen der defekten Adresse in dem Block, der zu testen ist, durch Verwenden der Verriegelungsschaltung 821 ist es des weiteren möglich, unter der Annahme zu testen, dass die defekte Adresse durch Verwenden der Aluminiumsicherungsschaltung 801 ersetzt wurde. In der nächsten Plättchensortierung B wird der Schalter 822 so gesteuert, dass die defekte Adresse, die in der Verriegelungsschaltung 821 gehalten wird, in die Komparatorschaltung 803 eintritt. Somit wird die defekte Adresse, die in der Plättchensortierung A gefunden wird, ausgetauscht, um die Plättchensortierung B auszuführen. Dann werden die defekten Adressen, die in der Verriegelungsschaltung 821 durch eine Vielzahl oder alle Plättchensortierungen gehalten werden, gleichzeitig in der Sicherungsschaltung 801 geschrieben.
  • Auch gemäß dieser bevorzugten Ausführungsform kann die gesamte Plättchensortierungszeit wegen der Reduzierung der Zahl von Sicherungsschmelzprozessen verkürzt werden. Obwohl die Daten der Verriegelungsschaltung flüchtig sind, gibt es Vorteile dadurch, dass die Verriegelungsschaltung keinerlei Schaltungsteile erfordert, die erforderlich sind, um Schreiben/Löschen zu steuern, anders als die ROM-Sicherungsschaltung, und einen einfachen Schaltungsaufbau und eine kleine Flächenstrafe hat. Außerdem kann die Verriegelungsschaltung für andere Verwendungen außer dem zeitweiligen Halten der defekten Adressen genutzt werden.
  • Wie oben beschrieben, wird gemäß der vorliegenden Erfindung die redundante Leseverstärkerschaltung für jedes der redundanten Spaltenzellenfelder der Vielzahl von Spalten bereitgestellt. Außerdem sind normale Zellenfelddaten und redundante Zellenfelddaten gestaltet, in einer Datenleseoperation gleichzeitig ausgelesen zu werden, sodass der Leseverstärkerschaltkreis und der Datenschaltkreis den Austausch von defekten Daten entsprechend einer defekten Adresse ausführen. Somit ist es möglich, eine Vielzahl von defekten Spalten effektiv zu entlasten. Insbesondere wird dieses System auf einem EEPROM der RWW-Spezifikation effektiv angewendet, worin Adressbusleitungen und Datenbusleitungen für eine Vielzahl von Bänken gemeinsam vorgesehen sind.
  • Außerdem ist gemäß der vorliegenden Erfindung der redundante Zellenfeldblock in jeder von Bänken angeordnet, sodass es möglich ist, einen EEPROM der RWW-Spezifikation zu erhalten, worin die Steuerung des Austauschs für eine defekte Adresse jeden Block in einer Bank, in der einer Datenleseoperation ausgeführt wird, unabhängig von der in einer Bank ist, in der eine Datenschreib- oder Löschoperation ausgeführt wird.
  • Außerdem wird gemäß der vorliegenden Erfindung das redundante Zeilenzellenfeld vorgesehen. Außerdem werden in einem Datenlöschmodus 0V an defekte Wortleitungen angelegt und eine negative Spannung an andere Wortleitungen angelegt. Somit ist es möglich, einen EEPROM zu erhalten, der zum Ausführen einer effizienten Zeilendefektentlastung ohne Bildung irgendwelcher nutzloser Durchgangsstromwege fähig ist.
  • Während die vorliegende Erfindung im Sinne der bevorzugten Ausführungsformen offenbart wurde, um ein besseres Verständnis von ihr zu unterstützen, sollte erkannt werden, dass die Erfindung auf verschiedenen Wegen ohne Abweichung von dem Prinzip der Erfindung verkörpert werden kann. Deshalb sollte verstanden werden, dass die Erfindung alle möglichen Ausführungsformen und Modifikationen an den gezeigten Ausführungsformen enthält, die ohne Abweichung von dem Prinzip der Erfindung, wie in den angefügten Ansprüchen dargelegt, verkörpert werden können.

Claims (5)

  1. Ein Halbleiterspeicher, umfassend: ein Speicherzellenfeld (101) mit elektrisch umschreibbaren Speicherzellen; eine Vielzahl von redundanten Spaltenzellenfeldern (201a, 201b, 201c) zum Entlasten einer defekten Speicherzelle in dem Speicherzellenfeld (101); eine Dekodierungsschaltung (102, 103, 107) zum Auswählen einer Speicherzelle des Speicherzellenfeldes; eine Vielzahl von Leseverstärkerschaltungen (104) zum Erfassen von Lesedaten des Speicherzellenfeldes (10) zum Verriegeln von Schreibdaten; Dateneingabe-/Ausgabepuffer (113), die zwischen jeder der Leseverstärkerschaltungen (104) und einem entsprechenden von Dateneingabe-/Ausgabeanschlüssen vorgesehen sind; eine Speicherschaltung einer defekten Adresse (108) zum Speichern einer defekten Adresse des Speicherzellenfeldes (101), einen Eingabe-/Ausgabeanschluss, zu und von dem Daten entsprechend der defekten Adresse eingegeben und ausgegeben werden, und eine eingestellte Zahl zum Identifizieren eines aus der Vielzahl von redundanten Spaltenzellenfeldern, das so zu ersetzen ist, um dem Eingabe-/Ausgabeanschluss zu entsprechen; eine Vielzahl von redundanten Leseverstärkerschaltungen (105) zum Erfassen von Lesedaten der Vielzahl von redundanten Spaltenzellenfeldern und zum Verriegeln von Schreibdaten; eine Adresskomparatorschaltung (109) zum Ausgeben eines Übereinstimmungserfassungssignals, wenn eine eingegebene Adresse mit der defekten Adresse übereinstimmt, die in der Speichereinheit einer defekten Adresse (108) gehalten wird; und einen Schaltkreis (112, 114), der gesteuert wird durch das Übereinstimmungserfassungssignal zum selektiven Verbinden eines von dem Leseverstärker (104) entsprechend der defekten Adresse in der Vielzahl von Leseverstärkerschaltungen oder einer von den redundanten Leseverstärkerschaltungen (105), die durch die eingestellte Zahl in der Vielzahl von redundanten Leseverstärkerschaltung identifiziert wird, mit dem Dateneingabe-/Ausgabepuffer, wobei der Schaltkreis umfasst einen Leseverstärker-Schaltkreis (114), und eine Vielzahl von Datenschaltkreisen (112), die so vorgesehen sind, um der Vielzahl von Leseverstärkerschaltungen (104) zu entsprechen; wobei der Ausgang des Leseverstärker-Schaltkreises (114) mit allen Datenschaltkreisen (112) direkt verbunden ist; der Leseverstärkerschaltkreis (114) einen der Ausgänge der Vielzahl von Leseverstärkerschaltungen (104) mit der Vielzahl von Datenschaltkreisen (112) selektiv verbindet; und die Vielzahl von Datenschaltkreisen (112) eine einer entsprechenden der Leseverstärkerschaltungen (104) und den Leseverstärker-Schaltkreis (114) mit dem Dateneingabe-/Ausgabepuffer (113) selektiv verbindet.
  2. Ein Halbleiterspeicher, wie in Anspruch 1 dargelegt, der ferner umfasst: eine erste Steuerschaltung (111) zum Ausgeben eines ersten Schaltsignals zum Schalten des Leseverstärker-Schaltkreises, und zum Veranlassen des Leseverstärker-Schaltkreises (114), eine der redundanten Leseverstärkerschaltungen entsprechend dem redundanten Zellenfeld auszuwählen, das durch die eingestellte Zahl identifiziert ist, wenn die Adresskomparatorschaltung erfasst, dass die eingegebene Adresse mit der defekten Adresse übereinstimmt, die in der Speicherschaltung einer defekten Adresse (108) gehalten wird; und eine zweite Steuerschaltung (110) zum Ausgeben eines zweiten Schaltsignals zum individuellen Schalten der Vielzahl von Datenschaltkreisen, und zum Veranlassen eines der Vielzahl von Datenschaltkreisen (112) entsprechend der defekten Adresse, den Leseverstärker-Schaltkreis (114) auszuwählen, wenn die Adresskomparatorschaltung erfasst, dass die eingegebene Adresse mit der defekten Adresse übereinstimmt, die in der Speicherschaltung einer defekten Adresse (108) gehalten wird.
  3. Ein Halbleiterspeicher, wie in Anspruch 1 oder 2 dargelegt, wobei die Speicherschaltung einer defekten Adresse (108, 800) umfasst: eine elektrische Speichereinheit (802, 821) zum elektrischen Halten einer defekten Adresse, die in einem gewissen Defektuntersuchungsprozess gefunden wird; und eine Festspeicherschaltung (801) zum Transferieren und festen Speichern mindestens eines Teils der defekten Adresse nach einer Vielzahl von Defektuntersuchungsprozessen.
  4. Ein Halbleiterspeicher, wie in Anspruch 3 dargelegt, wobei die elektrische Speicherschaltung (802, 821) eine elektrisch umschreibbare nicht-flüchtige Speicherzelle (802) umfasst.
  5. Ein Halbleiterspeicher, wie in Anspruch 3 dargelegt, wobei die elektrische Speicherschaltung (802, 821) eine Verriegelungsschaltung (821) umfasst.
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