DE19833952A1 - Halbleiterspeichervorrichtung mit einem Blockschreibmodus - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor­ richtung mit einem Blockschreibmodus.

Speziell betrifft sie eine Datenschreibschaltung in einer Halb­ leiterspeichervorrichtung und eine Halbleiterspeichervorrichtung mit einem Betriebsmodus zum gleichzeitigen Schreiben des glei­ chen Datenwertes in mehr Speicherzellen als in einem normalen Schreibmodus, d. h. eine Halbleiterspeichervorrichtung, die zum Blockschreiben mit großer Busbreite geeignet ist.

In den letzten Jahren wurden mehr Halbleiterspeicher in dem Gra­ fikbereich verwendet. Der in dem Bereich verwendete Halbleiter­ speicher benötigt eine sogenannte "Blockschreibfunktion". Einige SGRAM (Synchrone Grafikdirektzugriffsspeicher) weisen beispiels­ weise einen solchen Blockschreibbetriebsmodus als eine Funktion auf, die vorteilhaft für einen Hochgeschwindigkeitsbetrieb ist, wie zum Beispiel ein Löschen der Bildebene.

Inzwischen benötigt ein DRAM-Kern in einem eingebetteten DRAM- /Logikschaltungschip, der sowohl einen DRAM (Dynamischen Direkt­ zugriffsspeicher) als auch eine Logikschaltung zum Bearbeiten von Grafikdaten enthält, die Blockschreibfunktion.

Die Blockschreibfunktion entspricht der Funktion des gleichzei­ tigen Schreibens des gleichen Datenwertes in mehr Speicherzellen als in einem Normalschreibmodus während des Betriebs des DRAM.

Fig. 16 ist eine schematische Ansicht der Anordnung einer Halb­ leiterspeichervorrichtung 5000 mit einer der Anmelderin bekann­ ten Blockschreibfunktion.

Die Halbleiterspeichervorrichtung 5000 enthält vier Speicherzel­ lenfeldbereiche #M0-#M3. Jeder Speicherzellenfeldbereich enthält Speicherzellen, die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind. Es sind ein Zeilendekoder 5110 und ein Spaltendeko­ der 5200 entsprechend jedem der Speicherzellenfeldbereiche vor­ gesehen. Der Zeilendekoder 5110 reagiert auf ein extern angeleg­ tes Adressensignal derart, daß eine entsprechende Zeile (Wortleitung) ausgewählt wird, und der Spaltendekoder 5200 rea­ giert auf ein extern angelegtes Adressensignal derart, daß eine entsprechende Spalte ausgewählt wird.

Ein Bitleitungspaar BL, /BL (nicht gezeigt) ist entsprechend je­ der der Speicherzellenspalten vorgesehen, und bei einem Schrei­ ben stellt der Spaltendekoder 5200 den Schreibdatenwert dem Bit­ leitungspaar BL, /BL entsprechend einer ausgewählten Spalte zur Verfügung.

Fig. 17 ist ein schematisches Blockschaltbild zum detaillierten Darstellen der Anordnung des in Fig. 16 gezeigten Spaltendeko­ ders 5200.

Ein Spaltenadressenpuffer 5202 erzeugt interne Spaltenadressen­ signale CA0, /CA0-CAm, /CAm basierend auf einem extern angeleg­ ten Spaltenadressensignal. Ein Spaltenvordekoder 5204 empfängt die internen Spaltenadressensignale CA0, /CA0-CAm, /CAm und gibt ein vordekodiertes Signal aus. Der Spaltendekoder 5200 enthält Spaltenauswahlsignalerzeugungsschaltungen 5206a-5206d zum Aus­ wählen einer entsprechenden Speicherzelle basierend auf dem von dem Spaltenvordekoder 5204 empfangenen, vordekodierten internen Spaltenadressensignal.

Fig. 17 zeigt die Anordnung der Spaltenauswahlerzeugungsschal­ tungen 5206a-5206d (dies entspricht dem Bereich innerhalb der in Fig. 16 gezeigten Ellipse) für den in Fig. 16 gezeigten Spei­ cherzellenfeldbereich #M3.

Wie in Fig. 16 und 17 gezeigt ist, ist der Speicherzellenfeldbe­ reich #M3 in vier Teilblöcke, Teilblock 0-3, ähnlich zu den an­ deren Speicherzellenfeldbereichen #M0-#M2 aufgeteilt. Jeder Teilblock enthält gleichmäßig ein Viertel der in dem Speicher­ zellenfeldbereich #M3 enthaltenen Spalten.

Die Spaltenauswahlsignalerzeugungsschaltungen 5206a-5206d sind entsprechend den entsprechenden Teilblöcken 0-3 vorgesehen.

Die Teilblöcke 0-3 enthalten jeweils eine redundante Spalte.

Die Spaltenauswahlsignalerzeugungsschaltung 5206a enthält eine Adressenvergleichsschaltung bzw. eine Adressenauswahlschaltung 5230, die ein vordekodiertes internes Spaltenadressensignal emp­ fängt und ein Ersatzaktivierungssignal SPA zum Aktivieren der redundanten Speicherzellenspalte aktiviert, wenn eine vorher ge­ speicherte fehlerhafte Adresse mit dem vordekodierten internen Spaltenadressensignal übereinstimmt, einen Inverter 5228, der das Ersatzaktivierungssignal SPA empfängt und das invertierte davon ausgibt, und eine AND-Schaltung 5210, die das vordekodier­ te interne Spaltenadressensignal, die Ausgabe des Inverters 5228, ein extern angelegtes Adressensignal und ein Teilblockak­ tivierungssignal SBA0, das einen aktiven Zustand ("H"-Pegel) er­ reicht, wenn der Teilblock 0 ausgewählt ist, empfängt und die ein Spaltenauswahlsignal CSL1 basierend auf dem logischen Pro­ dukt davon ausgibt.

Als Reaktion auf das Spaltenauswahlleitung CSL1 wird eine Spei­ cherzellenspalte in dem entsprechenden Teilblock 0 ausgewählt.

Ein Spaltenauswahlsignal CSL2 zum Auswählen der zweiten Spei­ cherzellenspalte in dem Teilblock 0 wird von einer AND-Schaltung 5220 zum Bearbeiten des logischen Produktes des Signales SBA0, des vordekodierten internen Spaltenadressensignales und der Aus­ gabe des Inverters 5228 ausgegeben.

Eine AND-Schaltung, die identisch zu der AND-Schaltung 5210 ist, ist entsprechend einem Spaltenauswahlsignal CSLi (i=1-n, n:natürliche Zahl) entsprechend zu jeder Speicherzellenspalte, die in dem Teilblock vorgesehen 0 ist, vorgesehen. Beispielswei­ se wird ein Spaltenauswahlsignal CSLn entsprechend zu der n-ten Speicherzellenspalte, die in dem Teilblock 0 enthalten ist, von einer AND-Schaltung 5224 ausgegeben, die das vordekodierte in­ terne Spaltenadressensignal und die Ausgabe des Inverters 5228 empfängt.

Die Spaltenauswahlsignalerzeugungsschaltung 4206a enthält wei­ terhin eine AND-Schaltung 5226, die das Ersatzaktivierungssignal SPA und das Teilblockaktivierungssignal SBA0 empfängt und ein Signal SCSL zum Auswählen einer redundanten Speicherzellenspalte ausgibt.

Genauer erreicht das Ersatzaktivierungssignal SPA einen aktiven Zustand ("H"-Pegel), wenn ein vordekodiertes internes Spaltena­ dressensignal mit einer fehlerhaften Adresse übereinstimmt, die in einer nichtflüchtigen Art in der Adressenvergleichsschaltung 5230 gespeichert ist. Folglich erreicht ein von dem Inverter 5228 ausgegebene Signal einen "L"-Pegel und daher werden die von den AND-Schaltungen 5210-5224 ausgegebenen Spaltenauswahlsi­ gnale CSL1-CSLn alle in einen inaktiven Zustand ("L"-Pegel) ge­ bracht.

Wenn das Signal SPA in einem aktiven Zustand ist und das Teilblockaktivierungssignal SBA0 einen aktiven Zustand (''¹H"- Pegel) erreicht, erreicht das Signal SCSL zum Auswählen einer redundanten Speicherzellenspalte einen aktiven Zustand ("H"- Pegel).

Wenn das vordekodierte interne Spaltenadressensignal nicht mit der in der Adressenvergleichsschaltung 5230 gespeicherten feh­ lerhaften Adresse übereinstimmt, ist das Ersatzaktivierungs­ signal SPA in einem inaktiven Zustand ("L"-Pegel). Somit er­ reicht ein von dem Inverter 5228 ausgegebenes Signal ein "H"- Pegel. In Abhängigkeit des Wertes des vordekodierten internen Spaltenadressensignales wird ein Spaltenauswahlsignal CSLi (i=1- n), das von einer der AND-Schaltungen 5210-5224, die jeweils entsprechend einer Speicherzellenspalte vorgesehen sind, ausge­ geben wird, aktiviert und eine entsprechende Speicherzellenspal­ te wird als Ergebnis ausgewählt.

Wenn eine Speicherzellenspalte, die eine fehlerhafte Speicher­ zelle enthält, in dem Teilblock 0 enthalten ist, wird, wie oben beschrieben wurde, durch Ermöglichen, daß die Adressenver­ gleichsschaltung 5230 vorher die fehlerhafte Adresse speichert, die Speicherzellenspalte entsprechend der fehlerhaften Adresse mit der redundanten Speicherzellenspalte ersetzt.

Spaltenauswahlsignalerzeugungsschaltungen 5206b-5206d, die ent­ sprechend den Teilblöcken 1-3 vorgesehen sind, enthalten eben­ falls die gleiche Anordnung.

Hier werden die Teilblöcke 1-3 ausgewählt, wenn die entsprechen­ den Teilblockaktivierungssignale SBA1-SBA3 einen aktiven Zustand als Reaktion auf ein extern angelegtes Adressensignal erreichen, so daß eine Speicherzellenspalte in einem Teilblock ausgewählt wird.

In der in Fig. 16 und 17 gezeigten Halbleiterspeichervorrichtung 5000 wird ein Spaltenauswahlsignal CSLi in einem ausgewählten Teilblock während eines normalen Schreibens/Lesens ausgewählt und nur eine Spalte wird ausgewählt. Keines der Spaltenauswahl­ signale wird für die nichtausgewählten Teilblöcke aktiviert.

Wenn beispielsweise von den vier Teilblöcken zwei Teilblöcke ak­ tiviert werden und die anderen zwei Teilblöcke in einem inakti­ ven Zustand sind, werden zwei Speicherzellenspalten gleichzeitig in einem Speicherzellenfeldbereich ausgewählt.

Bei dem oben beschriebenen Blockschreibmodus sind alle vier Teilblöcke aktiviert, in anderen Worten erreichen alle Teilblockaktivierungssignale SBL0-SBL3 einen "H"-Pegel, und die vier Speicherzellenspalten werden gleichzeitig in einem Spei­ cherzellenfeldbereich ausgewählt.

Durch einen solchen Betrieb während des Blockschreibbetriebes können die Daten gleichzeitig in doppelt so viele Speicherzel­ len, in die in einem Normalschreiben eingeschrieben wird, einge­ schrieben werden.

Wenn bei dem oben beschriebenen SGRAM die Busbreite (die Anzahl der zu einer Zeit ausgetauschten Datenwertbits) eines Datenbus­ ses, der Datenwerte mit der Außenseite austauscht, erhöht wird, kann die Vorrichtung vorteilhaft für eine Hochgeschwindigkeits­ datenwertübertragung verwendet werden.

Weiterhin kann in einem Chip, der sowohl DRAM als auch Logik­ schaltungen enthält und der in den letzten Jahren viel Aufmerk­ samkeit auf sich gezogen hat, durch Sicherstellen einer großen internen Datenbusbreite zwischen dem DRAM und der Logik bzw. der Logikschaltung die Datenübertragungsrate zwischen dem DRAM und der Logik erhöht werden.

Wenn der Blockschreibbetrieb durch das in Verbindung mit Fig. 17 beschriebene Verfahren verwirklicht wird, ist es jedoch schwie­ rig, die Busbreite zum Austauschen von Daten mit der Außenseite (die interne Busbreite in dem Chip, der sowohl DRAM als auch Lo­ gikschaltungen enthält) in dem DRAM zu erhöhen.

Genauer erlaubt die "große Busbreite", daß viele Datenwerte gleichzeitig von einem Speicherzellenfeldbereich ausgelesen wer­ den oder in ihn gleichzeitig eingeschrieben werden. Daher müssen so viel wie möglich Spaltenauswahlsignale zu einer Zeit in einem Speicherzellenfeldbereich aktiviert werden.

Bei der in Fig. 17 gezeigten Anordnung ist jedoch die Anzahl der Spaltenauswahlsignale, die zu einer Zeit in einem Speicherzel­ lenfeldbereich aktiviert werden können (die Anzahl der Speicher­ zellenspalten, die zu einer Zeit ausgewählt werden können), durch die Anzahl der durch Aufteilen des Speicherzellenfeldbe­ reiches gebildeten Teilblöcke festgelegt.

Wie oben beschrieben wurde, ist ein Teilblock eine Einheit für das Ersetzen einer redundanten Speicherzellenspalte. Wenn die Anzahl der Teilblöcke beliebig erhöht wird, wird das Verhältnis der redundanten Speicherzellenspalten zu den normalen Speicher­ zellenspalten, die in einem Speicherzellenfeldbereich enthalten sind, erhöht. Als Ergebnis existiert eine Begrenzung beim Erhö­ hen der Anzahl der Teilblöcke, wenn verhindert wird, daß das Speicherzellenfeldgebiet erhöht wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chervorrichtung vorzusehen, die einen Blockschreibbetrieb er­ laubt und eine Erhöhung der Busbreite (der internen Busbreite) ermöglicht.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung des An­ spruchs 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die Halbleiterspeichervorrichtung kann einen Blockschreibbetrieb mit hoher Geschwindigkeit durchführen, während ein Erhöhen der Chipfläche verhindert wird.

Kurz gesagt enthält eine Halbleiterspeichervorrichtung mit einem Blockschreibmodus entsprechend der vorliegenden Erfindung zumin­ dest einen Speicherzellenfeldbereich, eine Spaltenauswahlschal­ tung und eine Schreibschaltung.

Jeder der Spaltenzellenfeldbereiche enthält eine Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind.

Jeder der Speicherzellenfeldbereiche enthält eine Mehrzahl von Teilblöcken, die eine Mehrzahl von Speicherzellenspalten aufwei­ sen, und eine redundante Speicherzellenspalte, mit der eine Speicherzellenspalte, die eine fehlerhafte Speicherzelle von den Speicherzellen in einem Teilblock enthält, ersetzt werden kann. Der Teilblock ist jeweils in eine Mehrzahl von Spaltengruppen aufgeteilt.

Die Spaltenauswahlschaltung reagiert auf ein extern angelegtes Adressensignal derart, daß eine entsprechende Speicherzellen­ spalte in dem Speicherzellenfeldbereich ausgewählt wird.

Die Spaltenauswahlschaltung enthält eine Spaltenauswahlsignaler­ zeugungsschaltung, die ein Spaltenauswahlsignal derart erzeugt, daß eine entsprechende Speicherzellenspalte für jede der Spal­ tengruppen in dem Blockschreibmodus, der als Reaktion auf ein extern angelegtes Betriebsmodusfestlegungssignal festgelegt ist, ausgewählt wird, und eine Spaltenersetzungsschaltung, die eine entsprechende redundante Speicherzellenspalte auswählt, wenn das Spaltenauswahlsignal mit einer Fehleradresse, die einer fehler­ haften Speicherzelle entspricht, übereinstimmt, und die das Spaltenauswahlsignal für eine Spaltengruppe, die der fehlerhaf­ ten Adresse entspricht, deaktiviert.

Die Schreibschaltung wählt eine entsprechende Speicherzellenzei­ le als Reaktion auf ein Adressensignal während einer Zeitdauer, in der der Blockschreibmodus festgelegt ist, aus und schreibt gleichzeitig einen extern angelegten Schreibdatenwert in eine Mehrzahl von Speicherzellen entsprechend der ausgewählten Spei­ cherzellenzeile und der ausgewählten Speicherzellenspalte ein.

Daher liegt ein Hauptvorteil der vorliegenden Erfindung darin, daß die Spaltenersetzungsschaltung eine entsprechende redundante Speicherzellenspalte auswählt, wenn das Spaltenauswahlsignal mit einer Fehlerbitadresse, die einer deaktivierten Speicherzelle entspricht, übereinstimmt, und ein Spaltenauswahlsignal für eine Spaltengruppe, die der Fehleradresse entspricht, deaktiviert, und daher können eine Mehrzahl von Speicherzellenspalten pro Teilblock gleichzeitig ausgewählt und mit dem Datenwert in dem Blockschreibmodus beschrieben werden, wenn eine Speicherzellen­ spalte mit einer redundanten Speicherzellenspalte in dem Teilblock ersetzt ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild der Anordnung einer DRAM-Zelle entsprechend einem ersten Ausfüh­ rungsbeispiel,

Fig. 2 ein schematisches Blockschaltbild, das detaillier­ ter die Anordnung des Speicherzellenfeldbereiches 300 zeigt,

Fig. 3 ein schematisches Blockschaltbild, das die Anord­ nung der Spaltendekoderschaltung 200a zeigt,

Fig. 4 ein Timingdiagramm, das ein externes Steuersignal zum Festlegen eines Blockschreibbetriebsmodus zeigt,

Fig. 5 ein schematisches Blockschaltbild der Anordnung der Spaltendekoderschaltung 200b,

Fig. 6 ein schematisches Blockschaltbild der Anordnung der Spaltendekoderschaltung 200c entsprechend dem ersten Ausführungsbeispiel,

Fig. 7 ein Schaltbild der Anordnung der Adressenver­ gleichsschaltung 450,

Fig. 8 ein Schaltbild der Anordnung der Programmierschal­ tung 500,

Fig. 9 ein Schaltbild eines anderen Beispieles eines Speicherzellenfeldbereiches 300,

Fig. 10 ein schematisches Blockschaltbild der Anordnung der Spaltendekoderschaltung 200d entsprechend ei­ nem zweiten Ausführungsbeispiel,

Fig. 11 ein schematisches Blockschaltbild der Anordnung einer Spaltendekoderschaltung 200e entsprechend einem dritten Ausführungsbeispiel,

Fig. 12 ein schematisches Blockschaltbild der Anordnung einer Spaltenauswahlschaltung entsprechend einem vierten Ausführungsbeispiel,

Fig. 13 ein schematisches Blockschaltbild der Anordnung des Speicherzellenfeldbereiches 300, der Treiber­ schaltung 316 und des Leseverstärkers 318 entspre­ chend dem vierten Ausführungsbeispiel,

Fig. 14 ein schematisches Blockschaltbild eines anderen Beispieles eines Speicherzellenfeldbereiches 300, der Schreibtreiberschaltung 316 und des Lesever­ stärkers 318 entsprechend dem vierten Ausführungs­ beispiel,

Fig. 15 ein schematisches Blockschaltbild der Anordnung einer Schreibtreiberschaltung 317 entsprechend ei­ nem fünften Ausführungsbeispiel,

Fig. 16 ein schematisches Blockschaltbild der Anordnung eines der Anmelderin bekannten DRAM 5000 und

Fig. 17 ein schematisches Blockschaltbild der 'Anordnung einer Spaltenauswahlschaltung in dem der Anmelde­ rin bekannten DRAM 5000.

Erstes Ausführungsbeispiel

Fig. 1 ist ein schematisches Blockschaltbild der Anordnung eines dynamischen Direktzugriffsspeichers (im folgenden als DRAM be­ zeichnet) entsprechend einem ersten Ausführungsbeispiel.

Von der folgenden Beschreibung ist klar ersichtlich, daß die DRAM 1000 auf einem Chip miteinander integriert sein können oder daß sie mit logischen Schaltungen auf einem Chip zum Bilden ei­ ner Schaltung vorgesehen sein können.

Der DRAM 1000 enthält einen Adressenpuffer 102, der extern ange­ legte Adressensignale Ext.A0-Ext.Aj empfängt und ein internes Adressensignal erzeugt, und einen Speicherzellenfeldbereich 300 mit einer Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind und in Teilblöcke 0-3 aufge­ teilt sind, einen Zeilenvordekoder, der das von dem Adressenpuf­ fer 102 empfangene interne Zeilenadreßsignal vordekodiert, und einen Zeilendekoder, der auf ein vordekodiertes Adressensignal von dem Zeilenvordekoder derart reagiert, daß eine entsprechende Zeile in dem Speicherzellenfeldbereich 300 ausgewählt wird (im folgenden werden der Zeilenvordekoder und der Zeilendekoder als Zeilenvordekoder und Zeilendekoder 110 bezeichnet). Der DRAM 1000 enthält weiterhin einen Spaltenvordekoder 104, der ein von dem Adressenpuffer 102 empfangenes internes Spaltenadressensi­ gnal vordekodiert, einen Spaltendekoder, der die Ausgabe des Spaltenvordekoders 104 empfängt und eine entsprechende Spalte oder eine redundante Spalte, die für jeden der Teilblöcke in dem Speicherzellenfeldbereich 300 vorgesehen ist, auswählt. Weiter­ hin enthält der DRAM 1000 eine SBA-Erzeugungsschaltung 106, die eine Ausgabe von dem Spaltenvordekoder 104 empfängt und die Teilblockauswahlsignale SBA0-SBA3 erzeugt, eine Anweisungserzeu­ gungsschaltung 302, die ein extern angelegtes Steuersignal emp­ fängt und ein Anweisungssignal Scom zum Festlegen eines Be­ triebsmodus ausgibt, und eine Steuerschaltung 304, die das Si­ gnal Scom und ein extern angelegtes Taktsignal Ext.CLK empfängt und ein internes Steuersignal int.CTS zum Steuern der Schal­ tungsvorgänge des DRAM 1000 ausgibt.

Das von der Anweisungserzeugungsschaltung 302 ausgegebene Signal Scom enthält ein in einem Lesemodus aktiviertes Signal RS und ein bei einem Blockschreiben aktiviertes Blockschreibaktivie­ rungssignal BWE.

Der DRAM 1000 enthält weiterhin einen Datenwertmaskenpuffer 306, der extern angelegte Datenwertmaskensignale DQM0-DQM3 empfängt, eine Datenwertmaskensignalsteuerschaltung 310, die von dem Da­ tenwertmaskenpuffer 306 ausgegebene Datenwertmaskensignale DQM0-­ DQM3 empfängt und Signale DM0-DM3 unter der Steuerung des den Lesemodus festlegenden Signales RS, das von der Anweisungserzeu­ gungsschaltung 302 ausgegeben ist, ausgibt. Weiterhin enthält der DRAM 1000 eine Teilblocksignalsteuerschaltung 312, die Teilblockaktivierungssignale SBA0-SBA3 zu dem Spaltendekoder 200 unter der Steuerung der Signale DM0-DM3, die von der Datenwert­ maskensignalsteuerschaltung 310 ausgegeben sind, ausgibt, einen Eingabe-/Ausgabepuffer 314, der einen extern angelegten Daten­ wert DQ empfängt und den Schreibdatenwert innen anlegt oder ei­ nen von dem Inneren ausgelesenen Datenwert empfängt und den Da­ tenwert extern als Signal DQ ausgibt, eine Schreibtreiberschal­ tung 316, die den im Eingabe-/Ausgabepuffer 314 vorgesehenen Schreibdatenwert empfängt und den Schreibdatenwert dem Speicher­ zellenfeldbereich 300 unter der Steuerung der Datenwertmaskensi­ gnalsteuerschaltung 312 bereitstellt, und einen Leseverstärker 318, der den von einer ausgewählten Speicherzelle in dem Spei­ cherzellenfeldbereich 300 ausgelesenen Datenwert empfängt und verstärkt und den verstärkten Datenwert an die Eingabe- /Ausgabepufferschaltung 314 anlegt.

Wie klar ersichtlich sein wird, sind alle von der Datenwertmas­ kensignalsteuerschaltung 310 ausgegebenen Signale DM0-DM3 in ei­ nem inaktiven Zustand ("L"-Pegel) während der Zeitdauer, in der der Lesemodus als Reaktion auf ein extern angelegtes Steuersi­ gnal festgelegt ist (Signal RS ist in einem aktiven Zustand, "H"-Pegel), und die Teilblocksignalsteuerschaltung 312 gibt folglich die von der SBA-Erzeugungsschaltung 106 ausgegebenen Signale SBA0-SBA3 direkt zu dem Spaltendekoder 200 aus.

Während der Zeitdauer, in der ein Blockschreibmodus festgelegt ist und das Signal RS in einem inaktiven Zustand ("L"-Pegel) ist, gibt die Datenwertmaskensignalsteuerschaltung 310 die Si­ gnale DM0-DM3 mit Pegeln entsprechend den extern angelegten Si­ gnalen DQM0-DQM3 zu dem Schreibtreiber 316 und der Teilblocksi­ gnalsteuerschaltung 312 aus.

Als Reaktion wird in dem Schreibtreiber 316 ein Datenwertschrei­ ben zu einem mit einem Datenwertmaskenbetrieb festgelegten Teilblock unterbunden, während in dem Spaltendekoder 200 ein Spaltenauswählen in dem mit dem Datenwertmaskenbetrieb festge­ legten Teilblock unter der Steuerung der Teilblocksignalsteuer­ schaltung 312 unterbunden wird.

Es wird angemerkt, daß Fig. 1 ein Speicherzellenfeldbereich zeigt. Die vorliegende Erfindung ist aber nicht darauf be­ schränkt und sie ist ebenfalls beispielsweise auf eine Anordnung mit vier Speicherzellenfeldbereichen, wie in Fig. 16 gezeigt ist, anwendbar, oder allgemeiner ist sie auf einen DRAM, der ei­ ne Mehrzahl von Speicherzellenfeldbereiche aufweist, anwendbar.

In dem in Fig. 1 gezeigten Beispiel wird ein von der SBA- Erzeugungsschaltung 106 ausgegebenes Signal über die Teilblock­ signalsteuerschaltung 312 an den Spaltendekoder 200 angelegt, aber das von der SBA-Erzeugungsschaltung 106 ausgegebene Signal kann direkt an den Spaltendekoder 200 angelegt werden. Im fol­ genden wird ein von der SBA-Erzeugungsschaltung 106 ausgegebenes Signal direkt an den Spaltendekoder 200 angelegt.

Fig. 2 ist ein Schaltbild, das die Anordnung des in Fig. 1 ge­ zeigten Speicherzellenfeldbereiches 300 detaillierter zeigt.

Der Speicherzellenfeldbereich ist in vier Teilblöcke 0-3 aufge­ teilt.

Der Teilblock 0 enthält DRAM-Zellen MC, die in einer Matrix von Zeilen und Spalten angeordnet sind, und Bitleitungspaare, die entsprechend den Speicherzellenspalten vorgesehen sind.

In Fig. 2 sind nur die Bitleitungspaare BL1, /BL1 und BL2, /BL2 entsprechend den zwei Speicherzellenspalten in dem Teilblock 0 zur Illustration gezeigt.

Der Teilblock 0 enthält weiterhin einen Leseverstärker 400, der entsprechend einem Bitleitungspaar SBL, /SBL, das entsprechend einer redundanten Speicherzellenspalte vorgesehen ist, und ent­ sprechend einem Bitleitungspaar in jeder Speicherzellenspalte zum Verstärken eines von einer ausgewählten Speicherzelle ausge­ lesenen Datenwertes vorgesehen ist, und eine Umschaltschaltung 402, die die Verbindung zwischen einem Bitleitungspaar und einem entsprechenden lokalen IO-Leitungspaar L-I/O unter der Steuerung eines entsprechenden Spaltenauswahlsignales CSLi (i=1 bis n, n:gerade Zahl) öffnet/schließt.

Das Bitleitungspaar BL1, /BL1 ist beispielsweise selektiv mit dem lokalen IO-Leitungspaar L-I/O durch die Umschaltschaltung 402, die durch das Spaltenauswahlsignal CSL1 gesteuert ist, ver­ bunden.

Die anderen Bitleitungspaare und die Bitleitungspaare in den redundanten Speicherzellenspalten weisen die gleiche Anordnung auf.

Genauer ist das Bitleitungspaar BLi, /BLi (i=1,. . .n) mit dem lokalen IO-Leitungspaar L-I/O durch die Umschaltschaltung 402, die durch das Spaltenauswahlsignal CSLi gesteuert ist, verbun­ den. Ähnlich ist das redundante Bitleitungspaar SBL, /SBL mit dem lokalen IO-Leitungspaar L-I/O durch die Umschaltschaltung 402, die durch das Signal SCSL gesteuert ist, verbunden.

Das lokale IO-Leitungspaar L-I/O ist selektiv mit einem globalen IO-Leitungspaar G-I/O durch die Umschaltschaltung 410, die ba­ sierend auf einem extern angelegten Signal gesteuert ist, ver­ bunden.

Die Umschaltschaltungen 402 und 410 können beispielsweise beide aus einem Paar von N-Kanal-MOS-Transistoren gebildet sein, die ein Steuersignal an ihren Gates empfangen.

Das globale IO-Leitungspaar G-I/O ist mit der Schreibtreiber­ schaltung 316 verbunden, die den Potentialpegel des globalen IO- Leitungspaares G-I/O basierend auf einem extern angelegten Da­ tenwert treibt.

Das globale IO-Leitungspaar G-I/O ist ebenfalls mit einer Lese­ verstärkerschaltung 318a verbunden, die den Potentialpegel des globalen IO-Leitungspaares G-I/O, das durch den durch den Lese­ verstärker verstärkten Datenwert basierend auf einem von einer ausgewählten Speicherzelle ausgelesenen Datenwert getrieben ist, empfängt und den Potentialpegel an den Eingabe-/Ausgabepuffer 314 anlegt.

Die Schreibtreiberschaltung 316a ist in der in Fig. 1 gezeigten Schreibtreiberschaltung 316 enthalten, und der Leseverstärker 318a ist in der in Fig. 1 gezeigten Leseverstärkerschaltung 318 enthalten.

Die Teilblöcke 1-3 weisen die gleiche Anordnung auf.

Spaltendekoder während des Blockschreibens

Fig. 3 ist ein Schaltbild der Anordnung eines Teiles des in Fig. 1 gezeigten DRAM 1000 für einen Spaltenauswahlbetrieb.

Ein in dem Adressenpuffer 102 enthaltener Spaltenadressenpuffer 102c empfängt extern angelegte Adressensignale Ext.Add (Ext.A0- Ext.Aj) und gibt interne Adressensignale CA0, /CA0 bis CAm und /CAm aus. Hier sind die internen Spaltenadressensignale CAx und /CAx (x=O-n) Signale auf zueinander komplementären Pegeln.

Von den von dem Spaltenadressenpuffer 102c an den Spaltenvorde­ koder 104 angelegten internen Spaltenadressensignalen wird das Signal CAx an einen Eingabeknoten einer ODER-Schaltung 420, die das Blockschreibaktivierungssignal BWE an einem anderen Eingabe­ knoten empfängt, eingegeben und die Ausgabe der ODER-Schaltung 420 wird an den Spaltenvordekoder 104 angelegt. Das Signal /CAx wird an einen Eingabeknoten einer ODER-Schaltung 422, die das Blockschreibaktivierungssignal BWE an einem anderen Eingabekno­ ten empfängt, eingegeben und die Ausgabe der ODER-Schaltung 422 wird zu dem Spaltenvordekoder 104 ausgegeben.

Genauer geben während der Zeitdauer, in der das Blockschreibak­ tivierungssignal BWE in einem inaktiven Zustand ("v"-Pegel) ist, die ODER-Schaltungen 420 und 422 Signale entsprechend den Pegeln der entsprechenden empfangenen Signale CAx und /CAx an den Spal­ tenvordekoder 104 aus.

Wenn einmal ein Blockschreiben festgelegt ist und das Block­ schreibaktivierungssignal BWE auf einen aktiven Zustand ("H"- Pegel) gehoben ist, erreichen die von den ODER-Schaltungen 420 und 422 ausgegebenen Signale ein "H"-Pegel unabhängig von den Pegeln der internen Spaltenadressensignale CAx und /CAx.

Anders gesagt sind die Spaltenauswahlsignale entsprechend den Speicherzellenspalten, die als Signale CAx und /CAx in einem normalen Modus getrennt sind, beide in einem Blockschreibmodus aktiviert.

Genauer werden während einem Blockschreiben Spaltenauswahlsigna­ le entsprechend zwei Speicherzellenspalten in einem Teilblock aktiviert.

Somit sind in dem in Fig. 2 gezeigten Teilblock 0 Bitleitungs­ paare entsprechend zwei Speicherzellenspalten gleichzeitig mit einem lokalen IO-Leitungspaar L-I/O verbunden.

Während eines normalen Betriebes ist das Verbinden einer Mehr­ zahl von Leitungspaaren zu dem gleichen lokalen IO-Leitungspaar L-I/O zu einer Zeit unterbunden. Dies ist deshalb, da beim Lesen ausgelesene Datenwerte von den Bitleitungen auf dem lokalen IO- Leitungspaar L-I/O kollidieren und zerstört werden.

Wie oben beschrieben wurde, kann jedoch bei einem Blockschreiben durch Verbinden von zwei oder mehr Speicherzellenspalten mit dem gleichen lokalen IO-Leitungspaar L-I/O der gleiche Datenwert gleichzeitig in mehr Speicherzellen als bei einem normalen Schreiben in einem DRAM mit einer großen Busbreite (oder inter­ nen Busbreite) geschrieben werden.

Fig. 4 ist ein Timingdiagramm, das zum Darstellen des Timings der extern angelegten Steuersignale, wenn ein solches Block­ schreiben extern festgelegt wird, verwendet wird.

Genauer wird zum Zeitpunkt t1, an dem das externe Taktsignal Ext.CLK ansteigt, ein Blockschreibmodus durch ein Anweisungs­ signal, das extern an die Anweisungserzeugungsschaltung 302 an­ gelegt wird, festgelegt. Zu der Zeit werden ein Signal Ext.Add zum Adressieren einer mit einem Datenwert zu beschreibenden Spalte und ein einzuschreibender Datenwert DQ gleichzeitig an den DRAM 1000 angelegt.

Wenn ein Datenwertmaskenbetrieb in einem Datenwertschreiben zum Zeitpunkt t1 festgelegt wird, werden Signale DQN0-DQN3 bzw. DQM0-DQM3 zum Festlegen der Teilblöcke für den Datenwertmasken­ betrieb an den DRAM 100 angelegt, wie beschrieben wird.

Wie oben kann in der in Fig. 3 gezeigten Anordnung der gleiche Datenwert gleichzeitig in acht Speicherzellen eingeschrieben werden, wenn vier Teilblöcke vorgesehen sind.

Bei einem DRAM mit einer höheren Integrationsdichte ist jedoch eine redundante Speicherzellenspalte im allgemeinen zum Reparie­ ren einer Speicherzellenspalte, die eine fehlerhafte Speicher­ zelle, die bei der Herstellung erzeugt ist, enthält, vorgesehen.

Wie in Fig. 2 gezeigt ist, ist neben den normalen Bitleitungs­ paaren BL1, /BL1-Bln, /BLn ein Bitleitungspaar SBL, /SBL ent­ sprechend der redundanten Speicherzellenspalte im allgemeinen vorgesehen.

Daher ist für den Aufbau des Spaltendekoders 200 das Vorsehen des Spaltendekoders 200a, der in Fig. 3 gezeigt ist, nicht aus­ reichend.

Fig. 5 ist ein Schaltbild, das eine Anordnung eines Spaltendeko­ ders 200b zeigt, der weiterhin einen Abschnitt zum Ausgeben ei­ nes Auswahlsignales SCSL einer redundanten Speicherzellenspalte zum Ermöglichen der Auswahl einer solchen redundanten Speicher­ zellenspalte aufweist.

In dem Spaltendekoder 200b enthält ein Spaltendekoder 200b0, der entsprechend dem Teilblock 0 vorgesehen ist, eine Adressenver­ gleichsschaltung 450, die ein vordekodiertes Spaltenadressensi­ gnal, das von dem Spaltenvordekoder 104 ausgegeben ist, emp­ fängt, das Signal mit einer vorher gespeicherten Adresse für ei­ ne fehlerhafte Speicherzellenspalte, die eine fehlerhafte Spei­ cherzelle enthält, vergleicht und das Ersatzaktivierungssignal SPA aktiviert, wenn die fehlerhafte Adresse und das vordekodier­ te interne Spaltenadressensignal übereinstimmen, und einen In­ verter, der das Signal SPA empfängt und das invertierte Signal /NED ausgibt, und eine AND-Schaltung 430, die ein vordekodiertes internes Spaltenadressensignal, das Signal /NED und das Teilblockaktivierungssignal SBA0 empfängt und ein Spaltenaus­ wahlsignal CSL1 ausgibt. Die AND-Schaltung 430 zieht das Spal­ tenauswahlsignal CSL1 in einen inaktiven Pegel ("L"-Pegel), un­ abhängig von den Werten des vordekodierten internen Spaltena­ dressensignales und des Teilblockaktivierungssignales SBA0, wenn einmal die fehlerhafte Speicherzellenspalte ausgewählt ist und das Ersatzaktivierungssignal SPA aktiviert ist.

Die Dekodierschaltung 200b0 enthält weiterhin AND-Schaltungen 432-434 mit der gleichen Anordnung wie die AND-Schaltung 430 entsprechend den entsprechenden Spaltenauswahlsignalen CSL2- CSLn.

Die Dekoderschaltung 200b0 enthält weiterhin eine AND-Schaltung 440, die das Ersatzaktivierungs- bzw. Ersatzzugriffssignal SPA und das Teilblockaktivierungssignal SBA0 empfängt und die das Auswahlsignal SCSL der redundanten Speicherzellenspalte ausgibt.

Genauer wird, wenn die vordekodierte interne Spaltenadresse mit der fehlerhaften Spaltenadresse übereinstimmt, das Ersatzakti­ vierungssignal SPA aktiviert und wird das Teilblockaktivierungs­ signal SBA0 aktiviert und erreicht das Auswahlsignal SCSL der redundanten Speicherzellenspalte einen aktiven Zustand ("H"- Pegel).

Der Dekoder 200b0 aktiviert eines der Spaltenauswahlsignale CSLi (i=1-n) derart, daß eine entsprechende Speicherzellenspalte ba­ sierend auf dem angelegten vordekodierten internen Spaltenadres­ sensignal ausgewählt wird, wenn das vordekodierte interne Spal­ tenadressensignal nicht mit der fehlerhaften Spaltenadresse übereinstimmt, und deaktiviert alle Spaltenadressensignale CSL1- CSLn und aktiviert das Auswahlsignal SCSL der redundanten Spei­ cherzellenspalte, wenn das vordekodierte interne Spaltenadres­ sensignal mit der fehlerhaften Spaltenadresse übereinstimmt.

Durch Verwenden der in Fig. 5 gezeigten Anordnung kann eine nor­ male Speicherzellenspalte durch eine redundante Speicherzellen­ spalte ersetzt werden, ohne eine Schwierigkeit in einem normalen Betriebsmodus.

Wenn jedoch ein Blockschreiben festgelegt wird und zwei Spei­ cherzellenspalten in einem Teilblock gleichzeitig auszuwählen sind, tritt die folgende Schwierigkeit auf.

Wie in dem Obigen wird in einem ausgewählten Teilblock, wenn ei­ ne eingegebene Adresse und eine fehlerhafte Adresse übereinstim­ men und das Ersatzaktivierungssignal SPA durch die Adressenver­ gleichsschaltung 450 aktiviert ist, in dem Teilblock das Signal SCSL aktiviert und die Signale SCL1-SCLn werden alle deakti­ viert, da das Signal /NED auf einem "L"-Pegel ist. Dann deakti­ viert während einem Blockschreiben die Verwendung einer redun­ danten Speicherzellenspalte alle Spaltenauswahlsignale CSL1-CSLn und eine Mehrzahl von Spaltenauswahlsignalen pro Teilblock kann nicht gleichzeitig aktiviert werden.

Fig. 6 ist ein Schaltbild der Anordnung eines Spaltendekoders 200c, der auf eine Lösung dieser Schwierigkeit gerichtet ist.

Die Anordnung der in Fig. 6 gezeigten Spaltendekoderschaltung 200c ist im wesentlichen identisch zu der Anordnung der in Fig. 5 gezeigten Spaltendekoderschaltung 200b mit den folgenden Un­ terschieden.

In der Spaltendekoderschaltung 200c enthält eine entsprechend dem Teilblock 0 vorgesehene Dekoderschaltung 200c0 eine Adres­ senvergleichsschaltung 450, die eine fehlerhafte Spaltenadresse in einer nicht flüchtigen Art im voraus speichert und das Er­ satzaktivierungssignal SPA aktiviert, wenn ein von der Spalten­ vordekoderschaltung 104 angelegtes vordekodiertes internes Spal­ tenadressensignal mit der fehlerhaften Spaltenadresse überein­ stimmt, eine Programmierschaltung 500 zum Halten der ausgegebe­ nen Signale N1 und N2 auf zueinander komplementären Pegeln in Abhängigkeit des in einer nichtflüchtigen Art vorprogrammierten Zustandes, eine NAND-Schaltung 502, die die Signale N1 und SPA empfängt und ein Signal /NED-1 ausgibt, AND-Schaltungen 452-454, die entsprechend den entsprechenden Spaltenauswahlsignalen CSL1- CSLn/2 vorgesehen sind und jeweils ein vordekodiertes internes Spaltenadressensignal und das Signal /NED-1 und das Signal SBA0 empfangen, AND-Schaltungen 456-458, die entsprechend den ent­ sprechenden Spaltenauswahlsignalen CSLn/2+1-CSLn vorgesehen sind und jeweils ein vordekodiertes internes Spaltenadressensignal, das Signal /NED-2 und das Teilblockaktivierungssignal SBA0 emp­ fangen, und eine AND-Schaltung 460, die die Signale SPA und SBA0 empfängt und das Signal SCSL ausgibt.

In der in Fig. 6 gezeigten Anordnung werden bei der Verwendung einer redundanten Speicherzellenspalte zwei, separate Wege der Signale /NED-1 und /NED-2 als Signal zum Deaktivieren der norma­ len Spaltenauswahlsignale CSL1-CSLn verwendet.

Die Signale /NED-1 und /NED-2 werden bei einem Blockschreiben in zwei AND-Schaltungsgruppen eingegeben, die zwei Spaltenauswahl­ signalgruppen entsprechen, die durch eine für ungültig erklärte Adresse CAx festgelegt sind. In anderen Worten die Gruppe der Spaltenauswahlsignale CSL1-CSLn/2 und die Gruppe der Spaltenaus­ wahlsignale CSLn/2+1 bis CSLn.

Genauer wird das Signal /NED-1 in die Gruppe der AND-Schaltungen 452-454, die Spaltenauswahlsignale CSLl-CSLn/2 ausgibt, eingege­ ben, und das Signal /NED-2 wird in die AND-Schaltungen 456-458, die die Signale CSLn/2+1 bis CSLn ausgibt, eingegeben.

Wenn eine redundante Speicherzellenspalte verwendet wird, ist in der Programmierschaltung 500 vorprogrammiert, welches der Signa­ le /NED-1 und /NED-2 in einen "L"-Pegel gezogen wird.

Genauer zieht die Programmierschaltung 500 eines ihrer Ausgabe­ signale N1 und N2 zu einem "H"-Pegel und das andere zu einem "L"-Pegel.

In einem normalen Betrieb entspricht beispielsweise das Signal CAx="L"-Pegel, daß eines der Signale CSL1-CSLn/2 aktiviert ist, und das Signal CAx="H"-Pegel entspricht, daß eines der Signale CSLn/2+1 bis CSLn aktiviert ist.

Wenn eine fehlerhafte Speicherzellenspalte in einer Speicherzel­ lenspalte enthalten ist, die durch eines der Signale CSLn/2+1 bis CSLn aktiviert ist, ist CAx der fehlerhaften Adresse auf ei­ nem "H"-Pegel. Zu der Zeit ist die Programmierschaltung 500 der­ art eingestellt, daß das Signal N1 auf ein "L"-Pegel und das Si­ gnal N2 auf ein "H"-Pegel ausgegeben wird.

Wenn die eingegebene Adresse und die fehlerhafte Adresse über­ einstimmen, aktivierte die Adressenvergleichsschaltung 450 das Ersatzaktivierungssignal SPA, und das Signal SCSL wird akti­ viert, das Signal /NED-1 erreicht ein "H"-Pegel, das Signal /NED-2 erreicht ein "L"-Pegel und die Gruppe der Spaltenauswahl­ signale CSLn/2+1 bis CSLn auf der Seite, die die fehlerhafte Speicherzellenspalte aufweist, weisen alle einen Pegel auf, der in einen inaktiven Zustand gebracht ist.

Als Ergebnis wird bei einem Blockschreiben das Auswahlsignal SCSL der redundanten Speicherzellenspalte aktiviert und eines der Spaltenauswahlsignale CSL1 bis CSLn/2 wird aktiviert.

Genauer können zwei Speicherzellenspalten zur Zeit bei einem Blockschreiben ausgewählt werden, wenn ein Ersetzungsbetrieb durch eine redundante Speicherzellenspalte durchgeführt ist.

Wenn eine fehlerhafte Speicherzellenspalte in den Speicherzel­ lenspalten enthalten ist, die den Spaltenauswahlsignalen CSL1 bis CSLn/2 entsprechen, ist das Signal CAx der fehlerhaften Adresse auf einem "L"-Pegel. Zu der Zeit ist die Programmier­ schaltung 500 in einer nichtflüchtigen Art derart eingestellt, daß das Signal N1 auf einem "H"-Pegel und das Signal N2 auf ei­ nem "L"-Pegel ausgegeben wird. Wenn eine eingegebene Adresse und eine fehlerhafte Adresse übereinstimmen und das Auswahlsignal SCSL der redundanten Speicherzellenspalte aktiviert ist, wird somit das Signal /NED-1 auf einen "L"-Pegel gezogen, wird das Signal /NED-2 auf einen "H"-Pegel gezogen und wird die Seite der Spaltenauswahlsignale CSL1-CLSn/2, die der Gruppe der Speicher­ zellenspalten entspricht, die die fehlerhafte Speicherzellen­ spalte enthält, deaktiviert.

Ebenfalls in diesem Fall werden bei einem Blockschreiben das Auswahlsignal SCSL der redundanten Speicherzellenspalte sowie eines der Spaltenauswahlsignale CSLn/2+1 bis CSLn zu einer Zeit aktiviert.

Wenn eine Speicherzellenspalte, die eine fehlerhafte Speicher­ zelle enthält, mit einer redundanten Speicherzellenspalte er­ setzt wird, kann daher eine Mehrzahl von Speicherzellenspalten für jeden der Teilblöcke gleichzeitig aktiviert werden, und da­ her kann ein Blockschreiben in einem DRAM mit einer großen Bus­ breite (großen internen Busbreite) freigegeben bzw. ermöglicht werden.

Weiterhin ist es bei der in Fig. 6 gezeigten Anordnung nicht notwendig, die Anzahl der Teilblöcke zu erhöhen, wodurch die durch das Speicherzellenfeld belegte Fläche nicht erhöht wird.

Fig. 7 ist ein Schaltbild, das die Anordnung der in Fig. 6 ge­ zeigten Adressenvergleichsschaltung zeigt.

Zur Vereinfachung der Darstellung werden im folgenden die Spal­ ten in den Teilblöcken durch vordekodierte interne Spaltenadreß­ signale (im folgenden als vordekodierte Signale) Cak, /Cak und Cal, /Cal bezeichnet.

Die Spaltenadressenvergleichsschaltung 450 enthält einen N- Kanal-Transistor 474, der das vordekodierte Signal Cak an seinem Gate empfängt und dessen Source mit einem Masseknoten verbunden ist, einen N-Kanal-Transistor 472, der das vordekodierte Signal Cal an seinem Gate empfängt und der in Reihe mit dem N-Kanal- Transistor 474 verbunden ist, einen N-Kanal-Transistor 478, der das vordekodierte Signal Cal an seinem Gate empfängt und dessen Source mit dem Masseknoten verbunden ist, einen N-Kanal- Transistor 476, der das vordekodierte Signal /Cak an seinem Gate empfängt und der in Reihe mit dem N-Kanal-Transistor 478 verbun­ den ist, einen N-Kanal-Transistor 482, der das vordekodierte Si­ gnal /Cal an seinem Gate empfängt und dessen Source mit dem Mas­ seknoten verbunden ist, einen N-Kanal-Transistor 480, der das vordekodierte Signal Cak an seinem Gate empfängt und in Reihe mit dem N-Kanal-Transistor 482 verbunden ist, einen N-Kanal- Transistor 486, der das vordekodierte Signal /Cal an seinem Gate empfängt und dessen Source mit dem Masseknoten verbunden ist, und einen N-Kanal-Transistor 484, der das vordekodierte Signal /Cak an seinem Gate empfängt und der in Reihe mit dem N-Kanal- Transistor 486 verbunden ist.

Eine Sicherungsgruppe 460 enthält eine Sicherung 462, die zwi­ schen dem Drain des N-Kanal-Transistors 472 und einem Ladeknoten nq bzw. ng vorgesehen ist, eine Sicherung 464, die zwischen dem Drain des N-Kanal-Transistors 476 und dem Ladeknoten nq vorgese­ hen ist, eine Sicherung 466, die zwischen dem Drain des N-Kanal- Transistors 480 und dem Ladeknoten nq vorgesehen ist, und eine Sicherung 468, die zwischen dem Drain des N-Kanal-Transistors 484 und dem Ladeknoten nq vorgesehen ist.

Wenn eine der Sicherungen 462-468 durchgeschmolzen ist, wird, nach dem Laden des Knotens ng als Reaktion auf das Vorladesignal /PC das Signal SPA auf einem "H"-Pegel von dem Ladeknoten nur ausgegeben, wenn die vordekodierten Signale Cak, /Cak und Cal, /Cal einen Pegel entsprechend der fehlerhaften Adresse errei­ chen.

Fig. 8 ist ein Schaltbild, das detaillierter die Anordnung der in Fig. 6 gezeigten Programmierschaltung 500 zeigt.

Die Programmierschaltung 500 enthält einen Widerstand R1 und ein Sicherungselement F1, die in Reihe zwischen einem Stromversor­ gungspotential Vcc und einem Massepotential GND verbunden sind, und eine Halteschaltung 520, die als Eingabe den Potentialpegel des Verbindungsknotens np des Widerstandes R1 und des Sicherung­ selementes F1 empfängt.

Die Halteschaltung 520 enthält einen Inverter 522, der als Ein­ gabe den Potentialpegel des Knotens np empfängt, und einen In­ verter 524, der als Eingabe die Ausgabe des Inverters 522 emp­ fängt und dessen Ausgabeknoten mit dem Knoten np verbunden ist.

Die Ausgabe des Inverters 522 wird als Signal N1 ausgegeben, und die Ausgabe des Inverters 524 wird als Signal N2 ausgegeben.

Genauer sind die Pegel der Signale N1 und N2 zueinander komple­ mentäre Potentialpegel, die in Abhängigkeit von dem Potentialpe­ gel des Knotens np bestimmt sind.

Fig. 9 ist ein Schaltbild, das ein anderes Beispiel des in Fig. 2 gezeigten Teilblocks 0 zeigt.

Der in Fig. 9 gezeigte Teilblock 0 unterscheidet sich von dem in Fig. 2 gezeigten Teilblock 0 darin, daß bei dem in Fig. 2 ge­ zeigten Teilblock 0 die Datenwerteingabe-/-ausgabeleitungspaare eine hierarchische Struktur, die aus einem globalen IO- Leitungspaar G-I/O und einem lokalen IO-Leitungspaar L-I/O ge­ bildet ist, aufweisen, während in dem in Fig. 9 gezeigten Teilblock 0 die Schreibtreiberschaltung 316a und der Lesever­ stärker 318a direkt mit dem IO-Leitungspaar I/O verbunden ist, anders als in der hierarchischen Struktur.

Da die anderen Abschnitte die gleichen sind wie die des in Fig. 2 gezeigten Speicherzellenfeldbereiches und daher die gleichen Abschnitte durch die gleichen Bezugszeichen bezeichnet sind, wird ihre Beschreibung nicht wiederholt.

In Abhängigkeit der Anordnung der Teilblöcke in dem Speicherzel­ lenfeldbereich, wie in Fig. 9 gezeigt ist, kann, wenn eine Spei­ cherzellenspalte, die eine fehlerhafte Speicherzelle enthält, in einem Teilblock durch eine redundante Speicherzellenspalte er­ setzt ist, der gleiche Datenwert gleichzeitig in mehr Speicher­ zellen eingeschrieben werden als in einem normalen Schreiben in einem Blockschreiben, wie es der Fall mit der Anordnung der in Fig. 2 gezeigten Teilblöcke ist.

Zweites Ausführungsbeispiel

Fig. 10 ist ein Blockschaltbild der Anordnung einer Spaltenaus­ wahlschaltung in einem DRAM entsprechend den zweiten Ausfüh­ rungsbeispiel und entspricht Fig. 6 entsprechend dem ersten Aus­ führungsbeispiel.

In der in Fig. 10 gezeigten Schaltungsanordnung werden vier Speicherzellenspalten pro Teilblock gleichzeitig während eines Blockschreibens aktiviert.

Zum Aktivieren eines Spaltenauswahlsignales CSLi, das vier Spei­ cherzellenspalten pro Teilblock entspricht, werden zwei Bits der Adressen (CAx, CAy) in einem Blockschreiben für ungültig er­ klärt.

Genauer werden zusätzlich der zu ODER-Schaltung 420, die das Si­ gnal CAx von den internen Adressensignalen CA0, /CA0-CAm, /CAm, die von dem Spaltenadressenpuffer 102c ausgegeben werden, an ei­ nem ihren Eingabeknoten empfängt, und der ODER-Schaltung 422, die das Signal /CAx an einem ihrer Eingabeknoten empfängt, eine ODER-Schaltung 424, die das Signal CAy an einem ihrer Eingabe­ knoten empfängt und das Blockschreibaktivierungssignal BWE an ihrem anderen Eingabeknoten empfängt, und eine ODER-Schaltung 426, die das Blockschreibaktivierungssignal BWE an ihrem anderen Eingabeknoten empfängt, vorgesehen.

Die Signale, die von den ODER-Schaltungen 420-426 ausgegeben sind, werden an den Spaltenvordekoder 104 angelegt.

In dem in Fig. 10 gezeigten Spaltendekoder 200d werden die Si­ gnale, die das Spaltenauswahlsignal CALi, das einer normalen Speicherzellenspalte entspricht, deaktivieren, in vier Arten von Signalen /NED-1 bis /NED-4 klassifiziert. Genauer enthält der entsprechend dem Teilblock 0 in dem Spaltendekoder 200d vorgese­ hene Dekoder 200d0 eine erste Programmierschaltung 500, die kom­ plementäre Signale N11 von N12 ausgibt, eine zweite Programmier­ schaltung 506, die komplementäre Signale N21 und N22 ausgibt, eine NAND-Schaltung 502, die das Signal N22 an ihrem ersten Ein­ gabeknoten, N11 an ihrem zweiten Eingabeknoten und das Ersatzak­ tivierungssignal SPA an ihrem dritten Eingabeknoten empfängt, eine NAND-Schaltung 504, die das Signal N21 an ihrem ersten Ein­ gabeknoten, das Signal N12 an ihrem zweiten Eingabeknoten und das Ersatzaktivierungssignal SPA an ihrem dritten Eingabeknoten empfängt, eine NAND-Schaltung 508, die das Signal N21 an ihrem ersten Eingabeknoten, N11 an ihrem zweiten Eingabeknoten und das Ersatzaktivierungssignal SPA an ihrem dritten Eingabeknoten emp­ fängt, und eine NAND-Schaltung 510, die das Signal N22 an ihrem ersten Eingabeknoten, das Signal N12 an ihrem zweiten Eingabe­ knoten und das Ersatzaktivierungssignal SPA an ihrem dritten Eingabeknoten empfängt.

Der Dekoder 200d0 enthält weiterhin AND-Schaltungen 550-552, die entsprechend den Spaltenauswahlsignalen CSL1 bis CSLn/4 vorgese­ hen sind, die jeweils ein vordekodiertes internes Spaltenadres­ sensignal, das Signal /NED1 und das Signal SPA empfangen und die die Signale CSL1-CSLn/4 entsprechend ausgeben, AND-Schaltungen 554-556, die entsprechend den Spaltenauswahlsignalen CSLn/4+1 bis CSLn/2 vorgesehen sind, die jeweils ein vordekodiertes in­ ternes Spaltenadressensignal, das Signal /NED-2 und das Signal SPA empfangen und die die entsprechend die Signale CSLn/4+1 bis CSLn/2 ausgeben, AND-Schaltungen 558-560, die entsprechend den Signalen CSLn/2+1 bis CSL3n/4 vorgesehen ist, die jeweils ein vordekodiertes internes Spaltenadressensignal, das Signal /NED-3 und das Signal SPA empfangen und die entsprechend die Signale CSLn/2+1 bis CSL3n/4 ausgeben, AND-Schaltungen 562-564, die ent­ sprechend den Signalen CSL3n/4+1 bis CSLn vorgesehen sind, die jeweils ein vordekodiertes internes Spaltenadressensignal, das Signal /NED-4 und das Signal SPA empfangen und die die Signale CSL3n/4+1 bis CSLn entsprechend ausgeben, und eine AND-Schaltung 570, die das Signal SPA und das Teilblockaktivierungssignal SBA0 empfängt und die das Aktivierungssignal SCSL der redundanten Speicherzellenspalte ausgibt.

Genauer sind die Spaltenauswahlsignale CSLi, die den normalen Speicherzellenspalten entsprechen, in vier separate Wege der Si­ gnale aufgeteilt. Die Signale /NED-1 bis /NED-4, die in der Gruppe durch die internen Adreßsignale CAx und CAy von den vier CSLi-Gruppen aufgeteilt sind, werden in AND-Schaltungen, die entsprechend den Spaltengruppen vorgesehen sind, eingegeben.

Zwei Programmierschaltungen sind für jeden Teilblock vorgesehen und in jeder der Programmierschaltungen 500 und 506 wird eine Spaltengruppe, die eine fehlerhafte Speicherzellenspalte ent­ hält, von den vier Spaltengruppen durch Durchschmelzen oder Nichtdurchschmelzen einer Sicherung in Abhängigkeit der Werte von CAx und CAy der fehlerhaften Adresse deaktiviert, wenn eine redundante Speicherzellenspalte verwendet wird.

Die Dekoderschaltungen 200d1 bis 200d3, die entsprechend den an­ deren Teilblöcken vorgesehen sind, weisen die gleiche Anordnung wie die Dekoderschaltung 200d0 auf.

Als Ergebnis werden, wenn eine redundante Speicherzellenspalte verwendet wird, drei Spaltenauswahlsignale CSLi, die andere sind als das Auswahlsignal SCSL der redundanten Speicherzellenspalte, entsprechend den normalen Speicherzellenspalten in einem Block­ schreiben aktiviert. Als Ergebnis können vier Speicherzellen­ spalten pro Teilblock gleichzeitig aktiviert werden.

Drittes Ausführungsbeispiel

Fig. 11 ist ein schematisches Blockschaltbild einer Schaltung zum Auswählen einer Speicherzellenspalte entsprechend einem dritten Ausführungsbeispiel und zeigt speziell die Anordnung ei­ nes Spaltendekoders 200e.

In der Spaltendekoderschaltung 200e ist ein Dekoder 200e0, der entsprechend dem Teilblock 0 vorgesehen ist, mit zwei Arten von Schaltungen zum Erzeugen eines Auswahlsignals einer redundanten Speicherzellenspalte zum Auswählen einer redundanten Speicher­ zellenspalte vorgesehen.

Die normalen Speicherzellenspalten in dem Teilblock 0 sind in eine erste Spaltengruppe, die durch die Spaltenauswahlsignale CSL1 bis CSLn/2 ausgewählt sind, und in eine zweite Spaltengrup­ pe, die durch die Spaltenauswahlsignale CSLn/2+1 bis CSLn ausge­ wählt sind, aufgeteilt.

Ob die erste Spaltengruppe ausgewählt ist oder ob die zweite Spaltengruppe ausgewählt ist, wird in einem-normalen Schrei­ ben/Lesen in Abhängigkeit des Wertes des internen Adressensigna­ les CAx bestimmt.

Während der Zeitdauer eines Blockschreibens wird eine Speicher­ zellenspalte unabhängig des Wertes des internen Spaltenadressen­ signales CAx ausgewählt.

Anders ausgedrückt, werden eine Spalte von der ersten Spalten­ gruppe und eine Spalte von der zweiten Spaltengruppe ausgewählt.

Die Spaltendekoderschaltung 200e entsprechend dem dritten Aus­ führungsbeispiel unterscheidet sich von dem Spaltendekoder 200c entsprechend dem ersten Ausführungsbeispiel, das in Fig. 6 ge­ zeigt ist, in den folgenden Punkten.

Die Dekoderschaltung 200e0 enthält eine erste Adressenver­ gleichsschaltung 450, die eine Fehleradresse in einer nicht­ flüchtigen Art speichert und das erste Ersatzaktivierungssignal SPA1 aktiviert, wenn das vordekodierte interne Spaltenadressen­ signal mit der gespeicherten Fehleradresse übereinstimmt, eine zweite Adressenvergleichsschaltung 452, die eine Fehleradresse in einer nichtflüchtigen Art speichert und die ein Ersatzakti­ vierungssignal SPA2 aktiviert, wenn eine vordekodierte interne Spaltenadresse mit der gespeicherten Fehleradresse überein­ stimmt, eine erste Programmierschaltung 500, die komplementäre Signale N11 und N12 basierend auf einer in einer nichtflüchtigen Art gespeicherten Information ausgibt, eine zweite Programmier­ schaltung 506, die komplementäre Signale N21 und N22 basierend auf einer in einer nichtflüchtigen Art gespeicherten Information ausgibt, eine NAND-Schaltung 502, die die Signale N11 und SPA1 empfängt und ein Signal /NED-11 ausgibt, eine NAND-Schaltung 504, die die Signale N12 und SPA1 empfängt und ein Signal /NED- 12 ausgibt, eine NAND-Schaltung 512, die die Signale N21 und SPA2 empfängt und das Signal /NED-21 ausgibt, und eine NAND- Schaltung 514, die die Signale N22 und SPA2 empfängt und das Si­ gnal /NED-22 ausgibt.

Die Dekoderschaltung 200e0 enthält weiterhin NAND- bzw. AND- Schaltungen 580-582, die entsprechend der ersten Spaltengruppe vorgesehen sind, die jeweils ein vordekodiertes internes Spal­ tenadressensignal, das Signal /NED-11, das Signal /NED-21 und das Teilblockaktivierungssignal SBA0 empfangen und die die Si­ gnale CSL1-CSLn/2 entsprechend ausgeben, AND-Schaltungen 584-­ 586, die entsprechend der zweiten Spaltengruppe vorgesehen sind, die jeweils ein vordekodiertes internes Spaltenadressensignal, das Signal /NED-12 und das Signal /NED-22 empfangen und die die Signale CSLn/2+1-CSLn entsprechend ausgeben, eine AND-Schaltung 590, die die Signale SPA1 und SBA0 empfängt und ein erstes Aus­ wahlsignal SCSL1 einer redundanten Spalte ausgibt, und eine AND- Schaltung 592, die die Signale SPA2 und SBA0 empfängt und ein zweites Auswahlsignal SCSL2 einer redundanten Spalte ausgibt.

In der in Fig. 11 gezeigten Anordnung werden, da die Program­ mierschaltungen unabhängig für die Signale SCSL1 und SCSL2 vor­ gesehen sind, die Signale unabhängig voneinander in Abhängigkeit der Fehleradressen, die die Signale zu reparieren haben, pro­ grammiert.

Als Ergebnis kann, wenn zwei redundante Speicherzellenspalten in einem Teilblock vorhanden sind und eine normale Speicherzelle mit einer redundanten Speicherzellenspalte ersetzt ist, in einem Blockschreiben der gleiche Datenwert gleichzeitig in mehr Spei­ cherzellen als in einem normalen Schreiben eingeschrieben wer­ den.

Die Dekoderschaltungen 200e1-200e3, die entsprechend den Teilblöcken 1-3 vorgesehen sind, weisen die gleiche Anordnung auf.

Es wird angemerkt, daß in dem dritten Ausführungsbeispiel zwei redundante Speicherzellenspalten für jeden Teilblock vorgesehen sind, aber daß die Erfindung darauf nicht beschränkt ist, und daß sie allgemein auf jeden Fall anwendbar ist, in dem die An­ zahl der redundanten Speicherzellenspalten pro Teilblock 2 (n=natürliche Zahl) beträgt.

Viertes Ausführungsbeispiel

Fig. 12 ist ein schematisches Blockschaltbild eines Schaltungs­ abschnittes eines DRAM entsprechend einem vierten Ausführungs­ beispiel für einen Spaltenauswahlbetrieb.

Die Anordnung der auf ein Spaltenauswählen bezogene Schaltung, die in Fig. 12 gezeigt ist, ist in den folgenden Punkten ver­ schieden von der auf ein Spaltenauswählen bezogenen Schaltung des ersten Ausführungsbeispiels, das in Fig. 1 gezeigt ist.

Bei der auf ein Spaltenauswählen bezogenen Schaltung, die in Figur .6 gezeigt ist, wird das Teilblockaktivierungssignal SBA0 direkt in den Dekoder 200c0, der entsprechend dem Teilblock 0 in dem Spaltendekoder 200c vorgesehen ist, eingegeben.

Dagegen werden in einer Dekoderschaltung 200f0, die in Fig. 12 gezeigt ist, ein Signal DM0, das von der Datenwertmaskensignal­ steuerschaltung 310 ausgegeben ist, und die Ausgabe der logi­ schen Gatterschaltung 3122, die das Teilblockaktivierungssignal SBA0 empfängt, eingegeben.

Die logische Gatterschaltung 3122 ist in der Teilblocksignal­ steuerschaltung 312, die in Fig. 1 gezeigt ist enthalten.

Die logische Gatterschaltung 3122 gibt das Signal ISBA0 entspre­ chend dem Pegel des empfangenen Teilblockaktivierungssignales SBA0 aus, wenn das Datenwertmaskensignal DM0 in einem inaktiven Zustand ist, und gibt das Signal ISBA0 in einem "L"-Pegel unab­ hängig von dem Pegel des Signales SBA0 aus, wenn das Signal DM0 in einem aktiven Zustand ("H"-Pegel) ist.

Für die anderen Teilblöcke 1-3 wird das Ausgabesignal ISBA1 der logischen Gatterschaltung 3124, die die Signale DM1 und SBA1 empfängt, zu der Dekoderschaltung 200f1, die entsprechend dem Teilblock 1 vorgesehen ist, ausgegeben, wird das Ausgabesignal ISBA2 des logischen Gatters 3126, das die Signale SBA2 und DM2 empfängt, zu dem Dekoder 200f2, der entsprechend dem Teilblock 2 vorgesehen ist, ausgegeben und wird das Ausgabesignal ISBA3 des logischen Gatters 3128, das die Signale SBA3 und DM3 empfängt, zu dem Dekoder 200f3, der entsprechend dem Teilblock 3 vorgese­ hen ist, ausgegeben.

In der Dekoderschaltung 200c entsprechend dem ersten Ausfüh­ rungsbeispiel, das in Fig. 6 gezeigt ist, werden die Signale SBA0-SBA3 durch die Signale ISBA0-ISBA3 ersetzt und die Spalten­ dekoderschaltung 200f entsprechend dem vierten Ausführungsbei­ spiel weist die gleiche Anordnung wie die Spaltendekoderschal­ tung 200c entsprechend dem ersten Ausführungsbeispiel auf, und daher sind die gleichen Abschnitte durch die gleichen Bezugszei­ chen bezeichnet und die Beschreibung davon wird nicht wieder­ holt.

Durch Verwenden der Anordnung, wie sie in Fig. 12 gezeigt ist, erreicht, wenn beispielsweise von den extern angelegten Daten­ wertmaskensignalen das Signal DM0 in einem aktiven Zustand ist, das Signal ISBA0 einen "L"-Pegel, und daher wird ein Spaltenaus­ wahlsignal, das von der Dekoderschaltung 200f0 ausgegeben ist, in einem inaktiven Zustand ("L"-Pegel) fixiert.

Somit sperrt die Aktivierung des Datenwertmaskensignales DM0 ei­ nen Spaltenauswahlbetrieb in einem entsprechenden Teilblock und ein Datenschreiben in eine Speicherzellenspalte ist unterbunden.

Fig. 13 ist ein Schaltbild der Anordnung eines Speicherzellen­ feldbereiches entsprechend dem vierten Ausführungsbeispiel und entspricht Fig. 2 entsprechend dem ersten Ausführungsbeispiel.

Die Anordnung des Speicherzellenfeldbereiches entsprechend dem vierten Ausführungsbeispiel ist im wesentlichen identisch zu der Anordnung des Speicherzellenfeldbereiches entsprechend dem er­ sten Ausführungsbeispiel mit dem wesentlichen Unterschied, daß Umschaltschaltungen 319a-319d entsprechend den Schreibtreiber­ schaltungen 316a-316d zum Verbinden der entsprechenden Schreib­ treiberschaltungen 316a-316d mit einem entsprechenden globalen IO-Leitungspaar G-I/O während der Zeitdauer, in der die entspre­ chenden Datenwertmaskensignale DN0-DM3 in einem aktiven Zustand ("H"-Pegel) sind, und zum Trennen der Schaltungen von dem glo­ balten IO-Leitungspaar G-I/O, wenn die Signale DM0-DM3 in einem "L"-Pegel sind, vorgesehen sind.

Die anderen Elemente sind die gleichen wie die des in Fig. 2 ge­ zeigten Speicherzellenfeldbereiches und daher sind die gleichen Abschnitte durch die gleichen Bezugszeichen bezeichnet und die Beschreibung wird nicht wiederholt.

Durch Verwenden der Anordnung, wie sie in Fig. 12 und 13 gezeigt ist, kann eine Schreibmaskierungsfunktion des Verhinderns von Schreiben eines Datenwertes zu nur einem gewünschten Bit in ei­ nem Schreibbetrieb verhindert werden. In anderen Worten wird ein Datenwert nicht in eine Speicherzellenspalte geschrieben, die zu einem Teilblock gehört, der durch die Signale DM0-DM3 bestimmt ist.

Zusätzlich wird bei der in Fig. 12 und 13 gezeigten Schaltungs­ anordnung, wenn eine Mehrzahl von Speicherzellenspalten gleich­ zeitig für einen Teilblock zum Durchführen eines Blockschreibens ausgewählt sind, d. h. wenn Bitleitungspaare entsprechend einer Mehrzahl von Speicherzellenspalten gleichzeitig mit einem loka­ len IO-Leitungspaar (Eingabe-/Ausgabeleitungspaar) verbunden sind, ein Datenwert in einem schreibmaskierten Teilblock nicht zerstört.

Zum Verwirklichen einer Schreibmaskierfunktion werden, wenn bei­ spielsweise eine Schreibtreiberschaltung von den Schreibtreiber­ schaltungen 316a-316d, die einem ausgewählten Teilblock ent­ spricht, einfach von einem entsprechenden globalen IO- Leitungspaar G-I/O basierend auf den Signalen DM0-DM3 getrennt wird, eine Mehrzahl von Bitleitungspaaren mit dem gleichen loka­ len IO-Leitungspaar L-I/O in einem Blockschreiben verbunden.

In diesem Fall kollidiert ein von den Bitleitungen ausgelesener Datenwert auf dem lokalen IO-Leitungspaar L-I/O und der Daten­ wert wird zerstört. Wenn eine Schreibmarkierung nicht vorgesehen wird, wird ein neuer Datenwert durch die Schreibtreiber 318a-­ 318d getrieben, während, wenn ein Schreibmaskieren vorgesehen ist, wird der Datenwert, wie zerstört, in die ursprüngliche Speicherzelle geschrieben, und der Datenwert in der Speicherzel­ le wird zerstört.

In dem DRAM entsprechend dem vierten Ausführungsbeispiel, das in Fig. 12 und 13 gezeigt ist, werden sowohl die Schreibmaskie­ rungsfunktion als auch die Blockschreibfunktionen gleichzeitig freigegeben.

Als Ergebnis kann ein Blockschreiben nur für einen gewünschten Teilblock erlaubt werden, und daher kann der Betrieb des Lö­ schens von Bilddaten in einem gewünschten Bereich von dem gesam­ ten Bilddaten mit hoher Geschwindigkeit verwirklicht werden.

Weiterhin sind, wie in Fig. 1 gezeigt ist, die Signale DM0-DM3, die von der Datenwertmaskensignalsteuerschaltung 310 ausgegeben sind, alle während der Zeitdauer, in der ein Lesen bestimmt ist, auf einem "L"-Pegel.

Anders gesagt, werden während einem Lesen, d. h. das Lesemodusbe­ stimmungssignal RS ist in einem aktiven Zustand ("H"-Pegel), die ausgewählten Teilblockaktivierungssignale SBA0-SBA3 automatisch direkt zu den entsprechenden Dekoderschaltungen 200f0-200f3 ent­ sprechend basierend auf einem extern angelegten Adressensignal übertragen.

Somit sind während einem Lesen, wenn die extern angelegten Si­ gnale DQM0-DQM3 fehlerhaft ein "H"-Pegel erreichen, die Signale DM0-DM3 auf einen "L"-Pegel während des Lesens fixiert, und da­ her kann ein normales Lesen unabhängig von den Pegeln dieser ex­ tern angelegten Signale DQM durchgeführt werden.

Fig. 14 ist ein Schaltbild eines anderen Beispieles des in Fig. 13 gezeigten Speicherzellenfeldbereiches.

Der in Fig. 13 gezeigte Speicherzellenfeldbereich unterscheidet sich darin, daß als Reaktion auf ein Spaltenauswahlsignal CSL1 zwei Speicherzellenspalten zu einer Zeit ausgewählt werden und ein Schreibdatenwert zu den zwei Speicherzellenspalten durch ein unabhängig vorgesehenes globales IO-Leitungspaar G-I/O und ein unabhängig vorgesehenes lokales IO-Leistungspaar L-I/O übertra­ gen wird.

Die anderen Elemente sind die gleichen wie die der in Fig. 13 gezeigten Schaltungsanordnung, wobei die gleichen Abschnitte durch die gleichen Bezugszeichen bezeichnet sind und die Be­ schreibung davon nicht wiederholt wird.

Durch Verwenden der in Fig. 14 gezeigten Anordnung sind, wenn die zwei Speicherzellenspalten gleichzeitig für eine Spaltenaus­ wahlleitung ausgewählt werden, die Blockschreibfunktion, und die Schreibmaskierfunktion zu einer Zeit kompatibel, und der gleiche Datenwert kann in mehr Speicherzellen als bei einem Normal­ schreiben eingeschrieben werden, wodurch ein DRAM mit einer gro­ ßen Busbreite (internen Busbreite) ermöglicht wird.

Fünftes Ausführungsbeispiel

Fig. 15 ist ein schematisches Blockschaltbild einer Schreibtrei­ berschaltung 317 entsprechend dem fünften Ausführungsbeispiel.

Nur die Anordnung und der Betrieb der Schreibtreiberschaltung 317 wird beschrieben, da die anderen Elemente die gleichen sind wie die des DRAM entsprechend dem ersten bis vierten Ausfüh­ rungsbeispiel.

Die Schreibtreiberschaltung 317 enthält eine erste Schreibtrei­ berschaltung 320 zum Ausgeben von komplementären internen Schreibdaten zu Ausgabeknoten OUT und /OUT basierend auf einem extern angelegten Schreibdatenwert, eine zweite Schreibtreiber­ schaltung 322, die den extern angelegten Schreibdatenwert WD empfängt und komplementäre Schreibdatenwerte ausgibt, und eine Umschaltschaltung 324, die die Ausgabe der zweiten Schreibtrei­ berschaltung 322 empfängt, die zweite Schreibtreiberschaltung 322 mit den Ausgabeknoten OUT, /OUT verbindet, wenn das Block­ schaltungsaktivierungssignal BWE aktiviert ist, und die zweite Schreibtreiberschaltung 322 von den Ausgabeknoten OUT, /OUT trennt, wenn das Signal BWE in einem inaktiven Zustand ist.

Entsprechend dem ersten bis dritten Ausführungsbeispiel, die be­ schrieben wurden, können die Ausgabeknoten OUT und /OUT direkt mit dem entsprechenden globalen IO-Leitungspaar G-I/O verbunden sein, oder können selektiv mit dem entsprechenden globalen IO- Leitungspaar G-I/O durch die Funktion der Umschaltschaltungen 319a-319d verbunden sein.

Somit kann während eines Blockschreibens, wenn eine Mehrzahl von Spaltenauswahlsignalen pro Teilblock aktiviert sind und wenn ei­ ne Mehrzahl von Bitleitungspaaren mit dem gleichen lokalen IO- Leitungspaar L-I/O verbunden sind, die Lasttreiberfähigkeit der Schreibtreiberschaltung zu einem normalen Betriebsmodus erhöht sein.

Als Ergebnis kann ein Datenwert mit hoher Geschwindigkeit wäh­ rend des Blockschreibens eingeschrieben werden.

Claims (10)

1. Halbleiterspeichervorrichtung mit einem Blockschreibmodus, mit
zumindest einem Speicherzellenfeldbereich (300), der jeweils ei­ ne Mehrzahl von Speicherzellen (MC) aufweist, die in einer Ma­ trix aus Zeilen und Spalten angeordnet sind,
wobei der Speicherzellenfeldbereich (300)
eine Mehrzahl von Teilblöcken (0-3), die jeweils eine Mehrzahl von Speicherzellenspalten aufweisen, und
eine eine Speicherzellenspalte, die eine fehlerhafte Speicher­ zelle (MC) von den Speicherzellen (MC) in dem Teilblock (0-3) enthält, zu ersetzende redundante Speicherzellenspalte enthält, wobei jeder Teilblock (0-3) in eine Mehrzahl von Spaltengruppen aufgeteilt ist,
einem Spaltenauswahlmittel, das auf ein extern angelegtes Adres­ sensignal reagiert, zum Auswählen einer entsprechenden Speicher­ zellenspalte in dem Speicherzellenfeldbereich (300),
wobei das Spaltenauswahlmittel
ein Spaltenauswahlsignalerzeugungsmittel (104, 200c) zum Erzeu­ gen eines Spaltenauswahlsignales (CSL) derart, daß eine entspre­ chende Speicherzellenspalte für jede der Spaltengruppen in dem Blockschreibmodus, der als Reaktion auf ein extern angelegtes Betriebsmodusfestlegungssignal festgelegt ist, ausgewählt wird, und
ein Spaltenersetzungsmittel (450, 500, 502, 504) zum Auswählen einer entsprechenden redundanten Speicherzellenspalte und Deak­ tivieren eines Spaltenauswahlsignales (CSL1-CSLn/2, CSLn/2+1- CSLn) für eine Spaltengruppe entsprechend einer Fehleradresse entsprechend einer fehlerhaften Speicherzelle, wenn das Spalten­ auswahlsignal (CSL1-CSLn/2, CSLn/2+1-CSLn) mit der Fehleradresse entsprechend der fehlerhaften Speicherzelle (MC) übereinstimmt, enthält und
einem Schreibmittel (316a-316d, 400, 402, 410) zum Auswählen ei­ ner Speicherzellenzeile entsprechend dem Adressensignal und gleichzeitigem Schreiben eines extern angelegten Schreibdaten­ wertes in eine Mehrzahl von Speicherzellen (MC) entsprechend der ausgewählten Speicherzellenzeile und der ausgewählten Speicher­ zellenspalte während einer Zeitdauer, in der der Blockschreibmo­ dus festgelegt ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Spaltenersetzungsmittel
ein Vergleichsmittel (450) zum Speichern der Fehleradresse in einer nichtflüchtigen Art, das ein Auswahlsignal (SCSL) einer redundanten Spalte derart aktiviert, daß die redundante Spei­ cherzellenspalte ausgewählt wird, wenn das Spaltenauswahlsignal mit der Fehleradresse übereinstimmt, und
ein Programmierungsmittel (500) zum Speichern einer Spaltena­ dresse entsprechend der Fehleradresse in einer nichtflüchtigen Art und Aktivieren eines Auswahlsperrsignales zum Verhindern ei­ nes Auswahlbetriebes der entsprechenden Spaltengruppe als Reak­ tion auf eine Aktivierung des Auswahlsignales (SCSL) der redun­ danten Spalte aufweist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Programmierungsmittel (500) ein Fehleradressenspeichermittel enthält,
wobei das Fehleradressenspeichermittel
einen ersten Stromversorgungsknoten, der ein erstes Potential (Vcc), das einem aktiven Pegel entspricht, empfängt,
einen zweiten Stromversorgungsknoten, das ein zweites Potential, das einem inaktiven Pegel (GND) entspricht, empfängt, und einen Widerstand (R1) und ein Schmelzelement (F1), die in Reihe mit dem ersten und zweiten Stromversorgungsknoten verbunden sind, enthält,
wobei die Halbleiterspeichervorrichtung weiter
ein logisches Gatter (502, 504) zum Aktivieren des Auswahlsperr­ signales als Reaktion auf einen aktiven Pegel des Potentials ei­ nes Verbindungsknotens (np) des Schmelzelementes (F1) und des Widerstandes (R1) und auf einen aktiven Pegel des Auswahlsignals (SCSL) der redundanten Spalte reagiert.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der
das Schreibmittel
ein erstes Datenwerttreibermittel (320) mit einer ersten Strom­ treiberfähigkeit,
ein zweites Datenwerttreibermittel (322) mit einer zweiten Stromtreiberfähigkeit und
ein Umschaltmittel (324), das auf ein Festlegen des Block­ schreibbetriebes zum parallelen Treiben des ersten und zweiten Datenwerttreibermittels (320, 322) derart reagiert, daß ein Da­ tenwertschreiben durchgeführt wird.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der
m redundante Speicherzellenspalten für jeden der Teilblöcke (0-3) vorgesehen sind,
wobei m eine natürliche Zahl und m≧2,
wobei das Ersetzungsmittel entsprechend jeder der redundanten Speicherzellenspalten vorgesehen ist,
wobei das Ersetzungsmittel
ein Vergleichsmittel zum Speichern der Fehleradresse in einer nichtflüchtigen Art und zum Aktivieren des Auswahlsignales (SCSL) der redundanten Spalte derart, daß eine entsprechende redundante Speicherzellenspalte ausgewählt wird, wenn das Spal­ tenauswahlsignal mit der Fehleradresse übereinstimmt, und
ein Programmierungsmittel zum Speichern einer Spaltenadresse, die der Fehleradresse entspricht, in einer nichtflüchtigen Art und zum Aktivieren des Auswahlsperrmittels zum Verhindern eines Auswahlbetriebes der entsprechenden Spaltengruppe als Reaktion auf eine Aktivierung des Auswahlsignals der redundanten Spalte enthält.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der das Schreibmittel
ein erstes Datenwerttreibermittel mit einer ersten Stromtreiber­ fähigkeit,
ein zweites Datenwerttreibermittel mit einer zweiten Stromtrei­ berfähigkeit und
ein Umschaltmittel, das auf ein Festlegen des Blockschreibbe­ triebes zum parallelen Treiben des ersten und zweiten Datenwert­ treibermittels derart reagiert, daß ein Datenwertschreiben durchgeführt wird.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, bei der das Spaltenauswahlmittel weiterhin ein Spaltenauswahlmaskierungssteuermittel (306, 312) aufweist, das auf ein extern angelegtes Steuersignal zum Sperren eines Spaltenauswahlbetriebes eines Teilblockes (0-3), für den ein Schreibmaskierungsbetrieb festgelegt ist, reagiert.

8. Halbleiterspeichervorrichtung nach Anspruch 7, bei der das Schreibmittel weiterhin ein Schreibmaskierungssteuermittel (310) zum Sperren eines Da­ tenwertschreibbetriebes zu dem Teilblock, für den ein Schreib­ maskierungsbetrieb festgelegt ist, aufweist.

9. Halbleiterspeichervorrichtung nach Anspruch 7 oder 8, wei­ ter mit einem Mittel (302, 310), das auf ein extern angelegtes Steuersi­ gnal und ein Festlegen eines Lesemodus zum Deaktiveren des Spal­ tenauswahlmaskierungssteuermittels reagiert.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 9, bei der das Schreibmittel
ein erstes Datenwerttreibermittel mit einer ersten Stromtreiber­ fähigkeit,
ein zweites Datenwerttreibermittel mit einer zweiten Stromtrei­ berfähigkeit und ein Umschaltmittel, das auf ein Festlegen des Blockschreibbetriebes zum parallel Treiben des ersten und zwei­ ten Datenwerttreibermittels derart reagiert, daß ein Datenwert­ schreiben durchgeführt wird.