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Diese Erfindung bezieht sich auf
einen dynamischen Direktzugriffsspeicher. Insbesondere bezieht sich
die Erfindung auf ein Verfahren eines selbstreparierenden dynamischen
Direktzugriffsspeichers.
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Viele Elektronikvorrichtungen und
-systeme umfassen integrierte Schaltungen für die Speicherung von Daten
während
der Operation der Vorrichtungen. Elektronikvorrichtungen, wie z.
B. Computer, Druckvorrichtungen, Scanvorrichtungen, Personal-Digital-Assistenten,
Rechner, Arbeitsplatz-Computer, Audio- und Video-Vorrichtungen,
Kommunikationsvorrichtungen, wie z. B. Mobiltelephone und Router
für paketvermittelte
Netze, können
z. B. einen Speicher in der Form integrierter Schaltungen zum Behalten
von Daten als Teil ihrer Operation umfassen. Vorteile eines Verwendens
eines Integriertschaltungsspeichers verglichen mit anderen Formen
von Speicher umfassen eine Raumerhaltung und -miniaturisierung,
ein Erhalten eingeschränkter
Batterieressourcen, ein Senken einer Zugriffszeit auf in dem Speicher
gespeicherte Daten und ein Senken der Kosten eines Aufbauens der
Elektronikvorrichtungen.
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Ein dynamischer Direktzugriffsspeicher („DRAM") ist ein Beispiel
eines Integriertschaltungsspeichers. Ein DRAM weist üblicherweise
ein Array von Halbleiterkondensatorzellen auf, wobei jede derselben
eine Menge einer elektrischen Ladung halten kann, die den logischen
Wert eines gespeicherten Bits darstellt. Die Zellen in dem Array
sind üblicherweise
in Zeilen und Spalten angeordnet. Jede Zelle ist durch den Schnittpunkt
einer Zeile und einer Spalte definiert. Auf jede Zelle in dem DRAM-Array
kann durch ein gleichzeitiges Adressieren der sich schneidenden
Zeile und Spalte zugegriffen werden.
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In Betrieb erfassen interne Verstärker in
dem DRAM die Mengen elektrischer Ladungen, die auf den Kondensatoren
gespeichert sind. Basierend auf den erfaßten elektrischen Ladungen
stellen die Ausgaben der Erfassungsverstärker die logischen Werte der
Bits dar, die in dem DRAM-Array gespeichert sind. Auf diese Weise
können
die in dem Array gespeicherten Daten aus der integrierten DRAM-Schaltung
zur Verwendung durch andere integrierte Schaltungen in der Elektronikvorrichtung
extrahiert werden. Zusätzlich
frischt ein anderer interner Schaltungsaufbau auf dem DRAM die Ladungen
auf diesen Zellen auf. Auf diese Weise gleicht der DRAM Lecks einer
elektrischen Ladung von den Halbleiterkondensatorzellen aus, wie
z. B. ein Lecken in das Substrat der integrierten DRAM-Schaltung.
Ein derartiges Lesen, Schreiben und Erhalten einer Ladung auf den
Zellen sind wesentliche interne Operationen des DRAM.
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Einige Zellen können jedoch defekt sein. Diese
Defekte können
aus Herstellungsungenauigkeiten, einem Kurzschließen der
elektrischen Verbindungen mit Zellen in benachbarten Zeilen oder
Spalten oder einem Kurzschließen
zwischen den elektrischen Verbindungen sich schneidender Zeilen
und Spalten entstehen. Um derartige Defekte in dem DRAM zu reparieren,
umfaßt
das Array üblicherweise redundante
Zeilen und Spalten, die, falls Bedarf besteht, für die defekten Zeilen und Spalten
eingesetzt werden können.
Der DRAM kann dann programmiert werden, um die Adresse einer defekten
Zeile oder Spalte zu speichern und eine Speicherspeicherung und
-wiedergewinnung zu einer ausgewählten
redundanten Zeile oder Spalte zu übertragen, wenn ein Versuch
unternommen wird, auf die defekte Zeile oder Spalte zuzugreifen.
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Ein Reparieren defekter Zellen, Zeilen und/oder
Spalten wird üblicherweise
während
des Verfahrens eines Herstellens und Testens des DRAM durchgeführt. Eine
Testschaltung, die entweder innerhalb oder außerhalb der integrierten DRAM-Schaltung sein kann,
bestimmt, welche Zellen, Zeilen und/oder Spalten defekt sind. Bei
einem Beispiel schreibt die Testschaltung eine logische „1" und/oder eine logische „0" an jede der Zellen
in dem DRAM-Array. Bei einem anderen Beispiel erzeugt die Testschaltung
eines oder mehrere Muster von Bits und schreibt die Bitmuster an
das DRAM-Array.
Die Testschaltung liest nachfolgend die Logikpegel der Zellen und
vergleicht die Ergebnisse mit dem, was auf die Zellen geschrieben
wurde. Unterschiede zwischen dem, was geschrieben wurde, und dem,
was gelesen wird, zeigen den Ort defekter Zellen in dem Array und
die Adressen der zugeordneten defekten Zeilen und Spalten, die die
defekten Zellen enthalten, an.
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Nach einem Vergleichen der Leseergebnisse mit
den geschriebenen Mustern speichert die Testschaltung die Orte der
defekten Zellen, Zeilen und/oder Spalten. Basierend auf den gespeicherten Orten
von der Testschaltung werden programmierbare Sicherungen auf dem
DRAM durchgebrannt, um die Adressen der defekten Zellen, Zeilen
und/oder Spalten auf dem DRAM aufzuzeichnen. Spätere Versuche, auf eine defekte
Zelle, Zeile und/oder Spalte unter Verwendung einer aufgezeichneten
Adresse zuzugreifen, führen
zu einer Übereinstimmung
der Adresse innerhalb des Schaltungsaufbaus, der die durchgebrannten
Sicherungen enthält.
Anstatt eines Zugriffs auf die defekte Zelle, Zeile und/oder Spalte überträgt der DRAM
einen Zugriff zu einer ausgewählten
redundanten Zelle, Zeile und/oder Spalte, die als ein Ersatz für die defekte
Zelle, Zeile und/oder Spalte bezeichnet ist.
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Die programmierbaren Sicherungen
sind üblicherweise „harte" Sicherungen, die
nicht rückgesetzt
werden können,
sobald sie durchgebrannt sind. Ein Beispiel einer harten Sicherung
ist eine schmale Polysiliziumleitung auf der integrierten DRAM-Schaltung,
die durch ein Schneiden mit einem Präzisi onslaser durchgebrannt
wird. Ein weiteres Beispiel einer harten Sicherung ist eine schmale
Polysiliziumleitung auf der integrierten DRAM-Schaltung, die durch
ein Leiten eines Abschmelzstroms durch die Leitung durchgebrannt
wird. Eine Reparatur des DRAM ist unter Verwendung des oben beschriebenen
Verfahrens irreversibel.
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Wie oben beschrieben ist, wird ein
Reparieren defekter Zellen, Zeilen und/oder Spalten üblicherweise
während
des Prozesses eines Herstellens und Testens des DRAM durchgeführt. Keine
weitere Reparatur tritt auf, nachdem der DRAM in eine Elektronikvorrichtung
eingebaut ist. Einige Defekte entwickeln sich u. U. jedoch erst,
wenn der DRAM innerhalb der Elektronikvorrichtung in Betrieb ist.
Außerdem
werden unter Umständen
einige Defekte während
des Testens des DRAM nicht entdeckt und werden erst ersichtlich,
wenn der DRAM innerhalb der Elektronikvorrichtung in Betrieb ist.
Ein Verwenden harter Sicherungen, die während des Herstellungs- und Testverfahrens
durchgebrannt werden, schließt so
die Reparatur zusätzlicher
Defekte aus, die auftreten, wenn der DRAM innerhalb der Elektronikvorrichtung
in Betrieb ist. Eine derartige Situation kann eine Operation der
Elektronikvorrichtung verhindern und ist irreparabel.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein Verfahren, eine selbstreparierende integrierte DRAM-Schaltung
oder ein System zu schaffen, mit deren Hilfe Defekte in integrierten
Schaltungen auch nach einem Herstellungs- und Testverfahren durchgeführt werden
können.
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Diese Aufgabe wird durch ein Verfahren
gemäß Anspruch
1, 20 oder 25, eine integrierte Schaltung gemäß Anspruch 11 oder 26 oder
ein System gemäß Anspruch
22 oder 27 gelöst.
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Deshalb besteht ein Bedarf nach einer
verbesserten integrierten DRAM-Schaltung, die auf Defekte hin testet,
wenn der DRAM innerhalb der Elektronikvorrichtung in Betrieb ist.
Vorzugsweise führt der
DRAM, wenn der DRAM bestimmt, daß eine Auswahl seiner Zellen,
Zeilen und/oder Spalten defekt ist, eine Selbstreparatur durch,
um redundante Zellen, Zeilen und/oder Spalten für die defekten Zellen, Zeilen
und/oder Spalten einzusetzen. Um Mängel des Stands der Technik
anzugehen, werden Aspekte der bevorzugten Ausführungsbeispiele bereitgestellt.
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Ein Aspekt ist ein Verfahren zum
Korrigieren im Hinblick auf eine defekte Speicherzelle in einer
integrierten DRAM-Schaltung.
Das Verfahren umfaßt ein
Bestimmen einer Adresse der defekten Speicherzelle, ein Setzen zumindest
einer weichen Sicherung, die der integrierten DRAM-Schaltung zugeordnet
ist, um die Adresse der defekten Speicherzelle aufzuzeichnen, und
ein Zuordnen zumindest einer redundanten Speicherzelle zu der zumindest
einen gesetzten weichen Sicherung. Die redundante Speicherzelle
wird anstelle der defekten Speicherzelle eingesetzt, wenn die integrierte
DRAM-Schaltung mit der Adresse übereinstimmt.
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Ein weiterer Aspekt ist eine selbstreparierende
integrierte DRAM-Schaltung. Der selbstreparierende DRAM umfaßt zumindest
eine Speicherzelle, eine Mustergeneratorschaltung, eine Komparatorschaltung
und eine Weichsicherungsschaltung bzw. Soft-Fuse-Schaltung. Die
Mustergeneratorschaltung schreibt ein Muster an die zumindest eine
Speicherzelle. Die Komparatorschaltung vergleicht das Muster mit
Daten, die von der zumindest einen Speicherzelle gelesen werden.
Die Komparatorschaltung bestimmt außerdem eine Adresse einer defekten
Speicherzelle, wenn das Muster und die Daten nicht übereinstimmen.
Die Weichsicherungsschaltung zeichnet die Adresse der defekten Speicherzelle
auf.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen
näher erläutert. Es
zeigen:
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1 ein
Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle
in einem DRAM-Array darstellt;
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2 ein
Diagramm, das eine bevorzugte Konfiguration eines DRAM-Arrays darstellt;
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3 ein
Blockdiagramm, das ein bevorzugtes Ausführungsbeispiel einer selbstreparierenden integrierten
DRAM-Schaltung darstellt;
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4 ein
Flußdiagramm,
das ein bevorzugtes Verfahren zum Korrigieren im Hinblick auf eine defekte
Speicherzelle in einer integrierten DRAM-Schaltung darstellt; und
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5 ein
Flußdiagramm,
das ein bevorzugtes Verfahren zum Bestimmen der Adresse der defekten
Speicherzelle bei dem Verfahren aus 4 darstellt.
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1 ist
ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle 10 in
einem DRAM-Array darstellt. Die Speicherzelle 10 umfaßt bei diesem
Beispiel einen N-Typ-Metalloxidhalbleiter-(„MOS"-)Transistor 12 und
einen Kondensator 14. Der Transistor 12 und der
Kondensator 14 können auf
einem Substrat unter Verwendung einer Anzahl von Herstellungstechniken
gebildet werden, die Fachleuten auf dem Gebiet der DRAM-Herstellungstechnik
bekannt sind. Ein erstes Ende des Leitungspfades des MOS-Transistors 12 ist
mit einer Platte des Kondensators 14 verbunden. Ein zweites
Ende des Leitungspfades des MOS-Transistors 12 ist mit einem
Spaltenleitungspfad 16 verbunden, der allen Zellen 10 gemein
ist, die in einer Spalte zugeordnet sind. Für N-Typ-MOS-Transistoren 12 wird das
Ende des Leitungspfades, das bezüglich
des anderen Endes auf einem höheren
Potential ist, üblicherweise von
Fachleuten auf diesem Gebiet als ein „Drain" bezeichnet und das andere Ende des
Leitungspfades wird üblicherweise
als eine „Source" bezeichnet.
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Der Spaltenleitungspfad 16 wird
oft durch Fachleute auf dem Gebiet der DRAM-Herstellungstechnik
als „Bitleitung" bezeichnet. Das
Gate des MOS-Transistors 12 ist mit einem Zeilenleitungspfad 18 verbunden,
der allen Zellen 10 gemein ist, die in einer Zeile zugeordnet
sind. Der Zeilenleitungspfad 18 wird durch Fachleute auf
dem Gebiet der DRAM-Herstellungstechnik
oft als „Wortleitung" bezeichnet. Es sollte
für Fachleute
auf diesem Gebiet ersichtlich sein, daß die Ausrichtung der Zeilen
und Spalten, wie dies in 1 gezeigt
ist, zu dem Zweck einer vollständigeren
Beschreibung der bevorzugten Ausführungsbeispiele, die unten
beschrieben werden, um 90° von
der üblichen
Bedeutung ihrer Ausrichtung gedreht ist.
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Der DRAM behält die andere Platte des Kondensators 14 bei
einem Potential, das die Hälfte
des Potentials ist, das einen logischen Wert Eins oder einen vollständigen Potentialschwung
darstellt. Fachleute auf diesem Gebiet bezeichnen das Potential
für einen
logischen Wert Eins als VCC. Ein Speichern
eines logischen Wertes Eins in der Zelle 10 umfaßt ein Anheben
der Bitleitung 16 auf ein Potential von VCC und
ein Anheben der Wortleitung 18 auf ein höheres Potential,
VCCP. VCCP ist ein
Potential, das es dem Transistor 12 ermöglicht, während des gesamten Ladeprozesses
zu leiten. Der Transistor 12 leitet und die obere Platte
des Kondensators 14 ist auf ein Potential VCC geladen.
Ein Speichern eines logischen Wertes Eins in der Zelle 10 umfaßt ein Senken
der Bitleitung 16 auf ein Potential Null und ein Anheben der
Wortleitung 18 auf VCCP. Der Transistor 12 leitet und
die obere Platte des Kondensators 14 wird durch den Transistor 12 auf
ein Null-Potential entladen.
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Ein Lesen des in der Zelle 10 gespeicherten logischen
Wertes umfaßt
ein Anheben des Potentials auf der Wortleitung 18 auf VCCP. Der Transistor 12 leitet und überträgt eine
Ladung zwischen dem Kondensator 14 und der Bitleitung 16.
Ein Erfassungsverstärker
(nicht gezeigt) erfaßt
eine Veränderung
eines Potentials der Bitleitung 16, verstärkt die
Veränderung
und liefert eine Ausgabe, die den logischen Wert darstellt, der
in der Speicherzelle 10 gespeichert wurde. Bei einem bevorzugten
Ausführungsbeispiel
der Speicherzelle 10 ist die Bitleitung 16 auf
ein Potential von 1/2 VCC vorgeladen, bevor
das Potential der Wortleitung 18 ansteigt, um das Leseverfahren
einzuleiten. Wenn ein logischer Wert Eins in der Zelle 10 gespeichert
war, ist zu erwarten, daß das
Potential auf der oberen Platte des Kondensators 14 größer als
1/2 VCC ist und aufgrund eines Leckens von
VCC gefallen ist. In diesem Fall steigt
das Potential auf der Bitleitung 16 leicht von 1/2 VCC. Alternativ ist zu erwarten, daß, wenn
ein logischer Wert Null in der Zelle 10 gespeichert war,
das Potential auf der oberen Platte des Kondensators 14 kleiner
als 1/2 VCC ist und aufgrund eines Leckens
von Null angestiegen ist. In diesem Fall fällt das Potential auf der Bitleitung 16 leicht
von 1/2 VCC. Der Erfassungsverstärker erfaßt den leichten
Anstieg oder Abfall des Potentials auf der Bitleitung 16 und
gibt entsprechend ein Potential aus, das einem logischen Wert Null
oder Eins entspricht.
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2 ist
ein Diagramm, das eine bevorzugte Konfiguration eines Abschnitts
eines DRAM-Arrays 20 darstellt. Ein DRAM-Array 20 von
Speicherzellen 10 kann einen oder mehrere Speicherabschnitte 22–26 aufweisen.
Ein Beispiel eines DRAM-Arrays 20 ist ein 64 Megabit-(„Mb"-)Array, wobei ein
Megabit 220 Bits oder 1.048.576 Bits ist.
Wie in 2 gezeigt ist,
kann ein Speicherabschnitt 22 einen linken benachbarten
Abschnitt 24 und einen rechten benachbarten Abschnitt 26 aufweisen.
Abschnitten 22 bis 26 an der Kante des Chips der
integrierten DRAM-Schaltung fehlt üblicherweise ein linker 24 oder
ein rechter 26 benachbarter Abschnitt.
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Ein Unterteilen des DRAM-Arrays 20 in
Speicherabschnitte 22–26 liefert
kürzere
Bitleitungen und/oder Wortleitungen als dies der Fall wäre, wenn die
Leitungen über
das gesamte DRAM-Array 20 laufen würden. Wie für Fachleute auf diesem Gebiet
bekannt ist, können
lange Leitungen große
Widerstandswerte aufweisen oder können parasitäre Kapazitäten mit
benachbarten Leitungen aufweisen, die die Leistung des DRAM-Arrays 20 reduzieren.
Ein 64 Mb-DRAM-Array 20 z. B. könnte 16 Abschnitte 22 bis 26 umfassen,
wobei jeder derselben 4 Mb Speicher aufweist. Es wird jedoch darauf
verwiesen, daß die exemplarischen
Speichergrößen von
64 Mb und 4 Mb lediglich Darstellungszwecken dienen, und daß die vorliegende
Erfindung nicht auf 64 Mb-DRAM-Arrays eingeschränkt ist, die 4 Mb-Abschnitte
aufweisen, und daß andere
Array- und Abschnittgrößen möglich sind.
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Bei einer bevorzugten Anordnung von
Bitleitungen innerhalb des Abschnitts 22 verlassen abwechselnde
Bitleitungen den Abschnitt 22 in entgegengesetzten Richtungen.
Eine Auswahl von Bitleitungen verläßt den Abschnitt 22 nach
rechts von dem Abschnitt 22. Diese Bitleitungen werden
durch Fachleute auf diesem Gebiet „rechte Bitleitungen" 28 („RBLs") genannt. Eine andere
Auswahl von Bitleitungen verläßt den Abschnitt 22 nach
links von dem Abschnitt 22. Diese Bitleitungen werden „linke
Bitleitungen" 30 („LBLs") genannt. Jede RBL 28 ist
mit einem Erfassungsverstärker 32 verbunden,
der durch Fachleute auf diesem Gebiet als „rechter Erfassungsverstärker" 32 bezeichnet
wird. Jede LBL 30 ist mit einem Erfassungsverstärker 34 verbunden,
der durch Fachleute auf diesem Gebiet oft als „linker Erfassungsverstärker" 34 bezeichnet
wird.
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Bei einem bevorzugten Ausführungsbeispiel des
DRAM-Arrays 20 verwenden benachbarte Speicherabschnitte 22–26 gemeinsame
Erfassungsverstärker 32, 34 gemeinsam.
Die RBLs 28 des Abschnittes 22 z. B. verwenden
die Erfassungsverstärker 32 gemeinsam
mit den LBLs 36 des rechten benachbarten Abschnitts 26.
Außerdem
verwenden die LBLs 30 des Abschnitts 22 die Erfassungsverstärker 34 gemeinschaftlich
mit den RBLs 38 des linken benachbarten Abschnitts 24.
Diese gemeinschaftliche Verwendung reduziert die Anzahl erforderli cher
Leseverstärker 32, 34 für das DRAM-Array 20 um
einen Faktor von etwa zwei. Wenn das DRAM-Array 20 nicht
mehr als eine Wortleitung 40 zu einem Zeitpunkt abfeuert,
treffen die Leseverstärker 32, 34 auf keine
Zweideutigkeiten bezüglich
dessen, von welchem Abschnitt 22–26 sie lesen.
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Das DRAM-Array 20 umfaßt Wortleitungstreiber 42,
die das Potential auf den Gates der Transistoren 12 in
einer Zeile zum Lesen, Schreiben oder Auffrischen des Arrays 20 im
wesentlichen auf VCCP anheben. Das DRAM-Array 20 umfaßt außerdem Schreibtreiber
(nicht gezeigt) zum Anheben oder Senken der Potentiale auf den Bitleitungen 36,
die die Kondensatoren 14 von Speicherzellen 10 auf
Potentiale laden, die logischen Werten Eins oder Null entsprechen.
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Selbstreparierender
DRAM
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Bezug nehmend auf 3 kann jeder Abschnitt 22–26 des
DRAM-Arrays 20 redundante Zellen 10 umfassen,
die durch redundante Wortleitungen 40 und/oder Bitleitungen 38 adressiert
werden. Die redundanten Zellen 10 werden für defekte
Zellen 10 innerhalb des Abschnitts 22–26 eingesetzt
und können
das DRAM-Array 20 durch ein Wiederherstellen des Arrays 20 auf
seine nominelle Speicherkapazität
reparieren.
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3 ist
ein Blockdiagramm, das ein bevorzugtes Ausführungsbeispiel einer selbstreparierenden
integrierten DRAM-Schaltung 50 darstellt.
Die integrierte DRAM-Schaltung 50 umfaßt ein DRAM-Array 20 von
Speicherzellen 10, die in Abschnitten 22–26 angeordnet
sein können
und durch Wortleitungen 18 und Bitleitungen 16 adressiert
werden können.
Die integrierte DRAM-Schaltung 50 umfaßt einen Adreß- und Befehls-Pfad 52,
einen Lesepfad 54 und einen Schreibpfad 56. Die
Pfade 52–56 übertragen
Daten, Befehle und Adressen zwischen der integrierten DRAM-Schaltung 20 und
anderen Elektronikkomponenten (nicht gezeigt) in der Elektronikvorrichtung.
Der Adreß-/Befehlspfad 52 nimmt
Adressen für Zellen,
Wortleitungen und/oder Bitleitungen innerhalb des DRAM-Arrays 20 an,
auf das Daten geschrieben werden oder von dem Daten gelesen werden.
Der Adreß-/Befehlspfad nimmt
auch Befehle zum Steuern der Operation des DRAM-Arrays 20 an, wie z. B. ein
Instruieren der integrierten DRAM-Schaltung 50, in dem
DRAM-Array 20 gespeicherte Daten herauszulesen oder in
das DRAM-Array 20 geschriebene Daten zu speichern. Der
Lesepfad 54 gibt Daten von dem DRAM-Array 20 aus
und der Schreibpfad 56 nimmt Daten zum Speichern in dem
DRAM-Array 20 an.
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Wie in 3 gezeigt
ist, umfaßt
die selbstreparierende integrierte DRAM-Schaltung 50 außerdem eine
Planerschaltung bzw. Scheduler-Schaltung 58, eine Mustergeneratorschaltung 60,
eine Komparatorschaltung 62, eine Weichsicherungsschaltung 64,
eine Übereinstimmungsschaltung 66,
eine Befehlsgeneratorschaltung 68 und Pfadschaltungsschaltungen 70–74.
Die Pfade 52–56 können auch Multiplexer-
und/oder Demultiplexerschaltungen (nicht gezeigt) zum Kodieren und/oder
Dekodieren binärer
Wörter
umfassen. Bei einem bevorzugten Ausführungsbeispiel umfassen die
Pfadschaltungsschaltungen 70–74 eine oder mehrere
Multiplexer- und/oder Demultiplexerschaltungen.
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Die selbstreparierende integrierte DRAM-Schaltung 50 kann
unter Verwendung von Herstellungstechniken einer integrierten Schaltung hergestellt
werden, die Fachleuten auf diesem Gebiet vertraut sind, wie z. B.
Silizium- oder Galliumarsenid-(„GaAs"-)Techniken. Die Planerschaltung 58, die
Mustergeneratorschaltung 60, die Komparatorschaltung 62,
die Weichsicherungsschaltung 64, die Übereinstimmungsschaltung 66,
die Befehlsgeneratorschaltung 68 und die Pfadschaltungsschaltungen 70–74 können unter
Verwendung einer schematischen Bibliothek von Schaltungsgrundelementen entworfen
und aufgebaut sein, die geeignet für Maskierungsprozesse sind,
wie Fachleuten auf diesem Gebiet bekannt ist. Bei einem bevorzugten
Ausführungsbeispiel
werden diese Komponenten 58–74 auf dem gleichen
Substrat wie das DRAM- Array 20 hergestellt.
Bei einem anderen Ausführungsbeispiel werden
die Komponenten 58–74 auf
einem anderen Substrat als das DRAM-Array 20 hergestellt.
Bei diesem letzteren Ausführungsbeispiel
kann das separate Substrat in dem gleichen Gehäuse wie das DRAM-Array 20 eingeschlossen
sein und kann mit dem DRAM-Array 20 durch Drahtverbindungen
kommunizieren, die Anschlußflächen auf
den Substraten verbinden. Alternativ kann das separate Substrat
in einem anderen Gehäuse
als das DRAM-Array 20 eingeschlossen sein und kann mit
dem DRAM-Array 20 durch Leiterbahnen auf einer gedruckten
Schaltungsplatine kommunizieren, die die unterschiedlichen Gehäuse unterbringt.
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4 ist
ein Flußdiagramm,
das ein bevorzugtes Verfahren 80 zum Korrigieren im Hinblick
auf eine defekte Speicherzelle 10 in einer integrierten DRAM-Schaltung 50 darstellt.
Das Verfahren 80 umfaßt
ein Bestimmen einer Adresse der defekten Speicherzelle 10 bei
einem Schritt 82. Bei einem Schritt 84 setzt die integrierte DRAM-Schaltung 50 eine
oder mehrere weiche Sicherungen, um die Adresse der defekten Speicherzelle 10 aufzuzeichnen.
Die integrierte DRAM-Schaltung 50 ordnet
eine redundante Speicherzelle 76 der einen oder den mehreren
gesetzten weichen Sicherungen bei einem Schritt 86 zu. Die redundante
Speicherzelle 76 ersetzt die defekte Speicherzelle 10,
wenn die integrierte DRAM-Schaltung 50 mit der Adresse übereinstimmt.
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Bei einem bevorzugten Ausführungsbeispiel führt die
integrierte DRAM-Schaltung 50 während eines Hochfahrprozesses
einen Selbstreparaturprozeß durch.
Der Hochfahrprozeß tritt
auf, nachdem zu Beginn eine Leistung an die integrierte DRAM-Schaltung 50 geliefert
wird, und bevor die integrierte DRAM-Schaltung 50 Daten
speichert. Wenn eine Leistung zu Beginn an die integrierte DRAM-Schaltung 50 geliefert
wird, schalten sich interne Spannungsgeneratoren (nicht gezeigt)
an. Sobald die Generatoren geeignete Potentiale zur Operation der
integrierten DRAM-Schaltung 50 erreicht haben, erzeugt
das Hochfahrverfahren ein Hochfahr-(„PU"-)Signal, das die Planerschaltung 58 aktiviert.
Die Planerschaltung 58 steuert den Selbstreparaturprozeß.
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Das PU-Signal bewirkt außerdem,
daß die Pfadschaltungsschaltungen 70–74 zu
einem ersten Schaltzustand schalten. In dem ersten Schaltzustand ist
das DRAM-Array 20 von dem Adreß-/Befehlspfad 52,
dem Lesepfad 54 bzw. dem Schreibpfad 56 getrennt.
Während
des Hochfahrprozesses werden keine Daten in das DRAM-Array 20 geschrieben
oder aus demselben gelesen. Statt dessen nimmt das DRAM-Array 20 Daten
von der Mustergeneratorschaltung 60 an und das DRAM-Array 20 gibt
Daten an die Komparatorschaltung 62 aus. Außerdem nimmt
während
des Hochfahrprozesses das DRAM-Array 20 ansprechend auf
das PU-Signal, das die Pfadschaltungsschaltungen 70 in
dem Adreß-/Befehlspfad 52 aktiviert,
Adressen und Befehle von der Befehlsgeneratorschaltung 68 an.
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Nach einem Abschließen des
Selbstreparaturprozesses löscht
die Planerschaltung 58 das PU-Signal, was bewirkt, daß die Pfadschaltungsschaltungen 70–74 zu
einem zweiten Schaltzustand schalten. In dem zweiten Schaltzustand
ist das DRAM-Array 20 mit dem Adreß-/Befehlspfad 52, dem
Lesepfad 54 bzw. dem Schreibpfad 56 verbunden.
Das DRAM-Array 20 kann danach Adressen und Befehle von
dem Adreß-/Befehlspfad 52 annehmen,
Daten, die in dem DRAM-Array 20 gespeichert werden sollen,
von dem Schreibpfad 56 annehmen und Daten, die in dem DRAM-Array 20 gespeichert sind,
an den Lesepfad 54 ausgeben.
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5 ist
ein Flußdiagramm,
das ein bevorzugtes Verfahren zum Bestimmen der Adresse der defekten
Speicherzelle 10 bei einem Schritt 82 des Verfahrens 80 aus 4 darstellt. Schritt 82
umfaßt ein
Erzeugen eines Musters bei einem Schritt 90. Bei einem Schritt 92
schreibt die integrierte DRAM-Schaltung 50 das Muster an
eine oder mehrere Speicherzellen 10 in dem DRAM-Array 20.
Die integrierte DRAM-Schaltung 50 liest
Daten von der einen oder den mehreren Speicherzellen 10 bei
einem Schritt 94. Bei einem Schritt 96 vergleicht die integrierte
DRAM-Schaltung 50 die Daten mit dem Muster. Die integrierte
DRAM-Schaltung 50 identifiziert die Adresse der defekten
Speicherzelle 10, wenn die Daten und das Muster nicht übereinstimmen.
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Die Planerschaltung 58 steuert
den Selbstreparaturprozeß.
Bei einem bevorzugten Ausführungsbeispiel
ist die Planerschaltung 58 ein Block festverdrahteter Logikgatter,
der das Taktsignal empfängt und
seine Ausgabe ansprechend auf jeden zusätzlichen Taktpuls rekonfiguriert.
Die festverdrahtete Logik kann z. B. einen Binärzähler umfassen, der binär eine logische
Eins zu einem binären
Wort mit jedem Taktpuls hinzufügt.
Jedes resultierende binäre
Wort in dem Binärzähler kann
einem unterschiedlichen Satz von Ausgangssignalen durch UND-Logikgatter zugeordnet
sein, wie dies Fachleuten auf diesem Gebiet bekannt ist. Der Satz
von Ausgangssignalen instruiert andere Elemente 60–74 der
integrierten DRAM-Schaltung 50, ihre jeweiligen Operationen durchzuführen.
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Die Planerschaltung 58 instruiert
die Mustergeneratorschaltung 60, ein Muster von Logikwerten zur
Speicherung in dem DRAM-Array bei Schritt 90 zu erzeugen. Bei einem
bevorzugten Ausführungsbeispiel
ist die Mustergeneratorschaltung 60 ein weiterer Block
festverdrahteter Logikgatter, wie z. B. Binärzähler, die zyklisch durch eine
Sequenz logischer Einsen und Nullen ansprechend auf den Takt laufen. Ein
Beispiel des Musters führt
zu einer Speicherung eines logischen Wertes Eins in jeder Zelle 10 in
dem DRAM-Array 20. Ein weiteres Beispiel des Musters führt zu einer
Speicherung eines logischen Wertes Null in jeder Zelle 10,
in dem DRAM-Array 20. Noch ein weiteres Beispiel des Musters
führt zu
einer Speicherung abwechselnder logischer Werte von Eins und Null
in den Zellen 10 in dem DRAM-Array 20. Fachleute
auf diesem Gebiet nennen dieses Muster auch ein „Schachbrett"-Muster. Während der
Speicherungsoperationen instruiert die Planerschaltung 58 den
Befehlsgenerator 68, den Befehl zum Schreiben von Daten
an das DRAM-Array 20 zu erzeugen. Der Befehlsgenerator 68 erzeugt
außerdem
die Adressen für
die geeigneten Zellen 10 in dem DRAM-Array 20,
an das die logischen Werte des Musters geschrieben werden. Auf diese
Weise speichert das DRAM-Array 20 das erzeugte Muster bei Schritt
92.
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Bei einem bevorzugten Ausführungsbeispiel ist
der Befehlsgenerator 68 ein weiterer Block festverdrahteter
Logikgatter, die einen Befehl für
das DRAM-Array 20 ansprechend auf die von der Planerschaltung 58 empfangene
Instruktion zuordnen. Beispiele von Befehlen, die durch den Befehlsgenerator 68 erzeugt
werden, umfassen Befehle eines Zeilenadreßübernahmesignals („RAS"), eines Spaltenadreßübernahmesignals
(„CAS") und einer Schreibaktivierung
(„WE"), die Fachleuten
auf dem Gebiet der DRAM-Technik vertraut sind.
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Die Planerschaltung 58 der
integrierten DRAM-Schaltung 50 instruiert den Befehlsgenerator 68,
den Befehl zum Lesen von Daten von dem DRAM-Array 20 zu
erzeugen. Der Befehlsgenerator 68 erzeugt außerdem die
Adressen für
die geeigneten Zellen 10 in dem DRAM-Array 20,
von dem die logischen Werte der Daten gelesen werden. Auf diese Weise
liest die integrierte DRAM-Schaltung 50 Daten von dem DRAM-Array 20 bei
einem Schritt 94 in die Komparatorschaltung 62. Für jede zu
testende Speicherzelle 10 in dem DRAM-Array 20 vergleicht
die Komparatorschaltung 62 den logischen Wert, der von der
Speicherzelle 10 gelesen wird, mit dem logischen Wert,
der für
diese Speicherzelle 10 durch die Mustergeneratorschaltung 60 erzeugt
wird. Wenn die logischen Werte nicht übereinstimmen, identifiziert
die Komparatorschaltung 62 die Speicherzelle 10 bei
einem Schritt 98 als defekt.
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Wenn die Komparatorschaltung 62 die
defekte Speicherzelle 10 identifiziert, leitet die Komparatorschaltung 62 die
Adresse der defekten Speicherzelle 10 an die Weichsicherungsschaltung 64. Bei
Schritt 84 des Verfahrens 80 aus 4 setzt die integrierte DRAM-Schaltung 50 eine
oder mehrere weiche Sicherungen in der Weichsicherungsschaltung
64,
um die Adresse der defekten Speicherzelle 10 aufzuzeichnen.
Bei einem bevorzugten Ausführungsbeispiel
speichert die Weichsicherungsschaltung 64 die Adresse der
Bitleitung 16, zu der die defekte Speicherzelle 10 gehört. Bei
einem weiteren bevorzugten Ausführungsbeispiel
speichert die Weichsicherungsschaltung 64 die Adresse der
Wortleitung 80, zu der die defekte Speicherzelle 10 gehört. Bei noch
einem weiteren bevorzugten Ausführungsbeispiel
speichert die Weichsicherungsschaltung 64 die Adressen
der Bitleitung 16 und der Wortleitung 18, zu der
die defekte Speicherzelle 10 gehört, d. h. die Adresse der defekten
Speicherzelle 10. Wie für
Fachleute auf diesem Gebiet bekannt ist, kann ein Einsetzen einer
kompletten Zeile oder Spalte für
die Zeile oder Spalte, die die defekte Speicherzelle 10 enthält, anstelle
eines Ersetzens der einzelnen defekten Speicherzelle 10 durch
eine einzelne redundante Speicherzelle 76 die Geschwindigkeit
einer Operation der integrierten DRAM-Schaltung 50 erhöhen.
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Bei einem bevorzugten Ausführungsbeispiel sind
die weichen Sicherungen Latch-Schaltungen, wie z. B. Zellen eines
statischen Direktzugriffsspeichers („SRAM"). Die weichen Sicherungen verlieren ihre
gespeicherten Informationen, wie z. B. die Adressen der defekten
Speicherzellen 10, wenn die integrierte DRAM-Schaltung 50 Leistung
verliert. Die Übereinstimmungsschaltung 66 ordnet
außerdem eine
oder mehrere redundante Speicherzellen 76 den weichen Sicherungen
zu, die die Adresse der defekten Speicherzelle 10 speichern.
Bei einem bevorzugten Ausführungsbeispiel
sind die redundanten Speicherzellen 76 in einer redundanten
Zeile oder Spalte des DRAM-Array 20 und das Verfahren 80 zum
Reparieren der integrierten DRAM-Schaltung 50 umfaßt die Ersetzung
einer vollständigen
Zeile oder Spalte, wenn sie eine defekte Speicherzelle 10 erfaßt. Auf
diese Weise zeichnet die integrierte DRAM-Schaltung 50 die
Adresse der defekten Speicherzelle 10 entweder als eine
Bitleitungs-l6-Adresse, eine Wortleitungs-l8-Adresse
oder beides auf und liefert eine Ersatzbitleitung 16, eine
-wortleitung 18 oder eine -speicherzelle 10 in
redundanten Speicherzellen 76 in dem DRAM-Array 20.
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In Betrieb kann das DRAM-Array 20,
nachdem die Planerschaltung 58 das PU-Signal gelöscht hat,
Adressen und Befehle von dem Adreß-/Befehlspfad 52 annehmen,
Daten, die in dem DRAM-Array 20 gespeichert werden sollen,
von dem Schreibpfad 56 annehmen und in dem DRAM-Array 20 gespeicherte
Daten an den Lesepfad 54 ausgeben. Wenn die Übereinstimmungsschaltung 66 erkennt,
daß eine
vorgelegte Adresse auf dem Adreß-/Befehlspfad 52 identisch
mit einer gespeicherten Adresse in der Weichsicherungsschaltung 64 ist,
ersetzt die Übereinstimmungsschaltung 66 die
Adresse der Bitleitung 16, Wortleitung 18 oder
Speicherzelle 10 in dem redundanten Speicher 76.
Bei einem bevorzugten Ausführungsbeispiel
ist die Übereinstimmungsschaltung 66 ein
Block einer festverdrahteten Vergleichslogik, wie z. B. XOR-Logikgatter
oder Differenzverstärker, und
andere Logikgatter, die Fachleuten auf dem Gebiet der DRAM-Technik
bekannt sind.
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Die integrierte DRAM-Schaltung 20 schreibt Daten
auf dem Schreibpfad 56 bei der Ersatzadresse in den zugeordneten
redundanten Speicher 76 des DRAM-Arrays 20 anstelle
die Daten bei der vorliegenden Adresse in das DRAM-Array 20 zu
schreiben. Außerdem
liest die integrierte DRAM-Schaltung 20 Daten von dem zugeordneten
redundanten Speicher 76 des DRAM-Arrays 20 von
der Ersatzadresse auf den Lesepfad 54, anstatt die Daten
bei der vorliegenden Adresse von dem DRAM-Array 20 zu lesen.
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Wenn die weichen Sicherungen rückgesetzt werden,
wenn die integrierte DRAM-Schaltung 20 Leistung verliert,
führt die
integrierte DRAM-Schaltung 20 das Test- und Selbstreparaturverfahren 80 jedes
Mal durch, wenn sie hochgefahren wird. Da sich einige Defekte erst
entwickeln können,
wenn die integrierte DRAM-Schaltung 50 innerhalb der Elektronikvorrichtung
in Betrieb ist, ermöglicht
es das wiederholte Reparieren auf jedes Hochfahren hin, daß die integrierte DRAM-Schaltung 50 defekte
Speicherzellen 10 ausgleicht. Auf diese Weise kann die
integrierte DRAM-Schaltung 50 verglichen mit DRAMs eine längere Lebensdauer
aufweisen, deren Redundanz permanent während des Prozesses eines Herstellens
und Testens fest ist.
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Die vorangegangene detaillierte Beschreibung
ist lediglich darstellend für
mehrere physische Ausführungsbeispiele
der Erfindung. Physische Abweichungen der Erfindung, die nicht vollständig in dieser
Spezifizierung beschrieben sind, können innerhalb des Bereichs
der Ansprüche
enthalten sein. Zusätzlich
können
die Schritte der Flußdiagramme
in anderen Reihenfolgen als den beschriebenen genommen werden und
mehr oder weniger Elemente oder Komponenten können in den Blockdiagrammen verwendet
werden. Folglich sollte eine engere Beschreibung der Elemente in
der Spezifizierung zur allgemeinen Orientierung verwendet werden,
anstatt breitere Beschreibungen der Elemente in den folgenden Ansprüchen übermäßig einzuschränken.