JP2001014890A - 半導体装置および半導体装置のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 冗長置換による救済を実施するための置換ア
ドレスを求める解析コスト低減ができる半導体装置を提
供する。 【解決手段】 バンクＡ、バンクＢを含む半導体装置に
おいて、まず通常のテスタを用いてバンクＢのテストお
よび冗長解析を行ない、冗長置換を実施する。そして、
次にＢＩＳＴ回路３６によりバンクＡのテストを実施
し、各ビットのテスト結果をバンクＢに対して書込む。
バンクＢを不良解析メモリとして用いることで、バンク
Ａのテスト時に半導体装置に接続して用いられるテスタ
は、大容量の解析用メモリが必要無いため、安価な冗長
解析システムを構築することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
び半導体装置のテスト方法に関し、より特定的には、複
数のメモリ領域を有し、かつ、内蔵するメモリ領域の自
己テスト機能を有する半導体装置および半導体装置のテ
スト方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高機能化および内蔵
するメモリの大容量化に伴い、テストコストを下げるた
め、ＢＩＳＴ（ビルトインセルフテスト）を採用する例
が増えている。

【０００３】図２３は、従来のＢＩＳＴを内蔵する半導
体装置２６０の構成例を示すブロック図である。

【０００４】図２３を参照して、半導体装置２６０は、
自己テスト用制御信号ＢＩＳＴＩＮを受ける入力バッフ
ァ３４と、入力バッファ３４の出力に応じて自己テスト
を開始するＢＩＳＴ回路２６２と、制御信号ＢＡ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥを受ける入力バッファ２０〜２
６と、アドレス信号ＡＤを受ける入力バッファ２８と、
データ入力信号ＤＩを受ける入力バッファ３０と、デー
タ出力信号ＤＯを出力する出力バッファ３２とを含む。

【０００５】半導体装置２６０は、さらに、バンクＡと
して複数のワード線ＷＬと複数ビット線ＢＬとそれらの
交点に対応するメモリセルを有するメモリアレイ２ａを
含み、対応するロウアドレスデコーダ４ａ、コラムアド
レス６ａを含み、バンクＢとしてメモリアレイ２ｂを含
み、対応するロウアドレスデコーダ４ｂ、コラムアドレ
ス６ｂを含む。

【０００６】半導体装置２６０は、さらに、メモリアレ
イ２ａ中に存在する不良メモリセルの救済のためにスペ
アロウ８ａおよびスペアロウアドレスデコーダ１０ａ
と、スペアコラム１２ａおよびスペアコラムアドレスデ
コーダ１４ａとを含む。同様に、半導体装置２６０は、
さらに、メモリアレイ２ｂの内部に存在する不良メモリ
セルを存在するためのスペアロウ８ｂ、スペアロウアド
レスデコーダ１０ｂと、スペアコラム１２ｂ、スペアコ
ラムアドレスデコーダ１４ｂとを含む。

【０００７】通常動作時においては、半導体装置２６０
は、外部から入力される制御信号ＢＡ、／ＲＡＳ、／Ｃ
ＡＳ、／ＷＥ、アドレス信号ＡＤ、データ入力信号ＤＩ
に基づいて、内蔵するバンクＡ、バンクＢに対してデー
タ授受を行なう。

【０００８】テスト動作時には、自己テスト用制御信号
ＢＩＳＴＩＮが活性化され、これに応じて入力バッファ
３４は、ＢＩＳＴ回路２６２を活性化し、かつ、入力バ
ッファ２０〜３０および出力バッファ３２を非活性化す
る。そして、ＢＩＳＴ回路２６２は、内部バンクアドレ
ス信号ＢＡＩ、内部ロウアドレスストローブ信号／ＲＡ
ＳＩ、内部コラムアドレスストローブ信号／ＣＡＳＩ、
内部書込制御信号／ＷＥＩおよび内部アドレス信号ＡＤ
Ｉを出力する。バンクＡおよびバンクＢは、ＢＩＳＴ回
路２６２が出力する制御信号およびアドレス信号に応じ
てデータ授受を行なう。このとき、内部データ信号ＩＤ
ＩはＢＩＳＴ回路２６２の内部で所定のアルゴリズムに
よって生成される。また、バンクＡ、バンクＢから読出
された内部データ出力信号ＩＤＯはＢＩＳＴ回路２６２
に取込まれて、期待値と一致するかどうかが検証され
る。

【０００９】図２４は、図２３に示したＢＩＳＴ回路２
６２の構成を示すブロック図である。

【００１０】図２４を参照して、ＢＩＳＴ回路２６２
は、自己テスト用制御信号ＢＩＳＴＩＮによって活性化
されテスト用クロック信号ＢＩＳＴＣＬＫを受けて内部
制御信号／ＲＡＳＩ、／ＣＡＳＩ、／ＷＥＩを出力する
制御信号発生器２６４と、自己テスト用制御信号ＢＩＳ
ＴＩＮによって活性化されテスト用クロック信号ＢＩＳ
ＴＣＬＫを受け制御信号発生器２６４の制御の下に内部
アドレス信号ＡＤＩおよび内部バンクアドレス信号ＢＡ
Ｉを出力するアドレス発生器２６６と、自己テスト用制
御信号ＢＩＳＴＩＮによって活性化されテスト用クロッ
ク信号ＢＩＳＴＣＬＫを受けて、自己テスト時にメモリ
バンクに書込むための書込データおよびメモリバンクか
ら読出されたデータの期待値データを発生するデータ発
生器２６８と、データ発生器２６８の出力とメモリバン
クから読出された内部データ出力信号ＩＤＯとを比較す
るデータ比較器２７０とを含む。データ比較器２７０の
出力は信号ＢＩＳＴＯＵＴとして外部に出力される。

【００１１】

【発明が解決しようとする課題】ＢＩＳＴにより、救済
アドレスをレジスタに格納させて、この情報に基づいて
不良メモリセルの救済を行なう場合には、救済すべき不
良メモリセルに対応するアドレス情報を蓄えられるレジ
スタが最低限必要となる。

【００１２】メモリアレイは、一般に行、列で構成され
ているため、不良メモリセルの救済もこの行、列単位で
スペア行、スペア列に置換が行なわれる。

【００１３】ワード線やビット線の不良等に起因する同
一行または同一列上に並ぶ不良セルは、置換すべき最適
解が必然的に定まる。このような不良のみを含む半導体
装置が救済可能かどうかの判断は容易である。

【００１４】しかしながら、ビット不良と呼ばれる単一
メモリセルの不良の場合は、スペア行またはスペア列の
どちらに置換しても救済が可能である。したがって、ビ
ット不良を含む半導体装置において最適な置換を実施す
るためには、メモリアレイ全体における不良メモリセル
の存在状況と、置換可能な行、列の冗長数とをもとに算
出しなければならない。この最適な置換行アドレス、置
換列アドレスを求めることを救済解を求めるという。

【００１５】このため、置換すべき行または列の情報の
みを保持するレジスタを使用する場合は、ビット不良に
関する最適な救済解は算出できず、結果として救済率低
下の要因となる。

【００１６】図２５は、ビット不良に関する最適解を算
出するための従来のメモリテスタの構成を説明するため
の図である。

【００１７】図２５を参照して、ＩＣテスタ８５０のＩ
Ｃテスタ制御ＣＰＵ８５１には、試験仕様に応じたテス
トフローやテスト条件がプログラムされている。ＩＣテ
スタ制御ＣＰＵ８５１は、必要に応じて制御信号伝送バ
ス８５２を介してＩＣテスタ８５０の各回路に制御信号
を与えたり、各回路のデータを設定する。基準信号発生
回路８５３は、ＩＣテスタ８５０の動作基準信号を生成
する。この基準信号はテスト波形の条件変化周期（以
下、テスト周期と称す）の基準となる。基準信号は、タ
イミングジェネレータ８５５およびプログラム電源８６
０に与えられる。

【００１８】タイミングジェネレータ８５５は、テスト
波形の変化タイミングなどを制御する。テストパターン
記憶回路８５６は、各テスト周期ごとにテスト波形のパ
ターンを決定する。機能テストパターンジェネレータ８
５７は、高速マイクロコンピュータで構成され、被試験
デバイスＤＵＴ１〜ＤＵＴｎに与えるアドレスやデータ
の発生、クロックの制御などを行なう。フォーマット回
路８５８は、タイミングジェネレータ８５５から与えら
れたタイミング信号とテストパターン記憶回路８５６か
ら与えられたテストパターンと機能試験テストパターン
ジェネレータ８５７から与えられた論理データとを各テ
スト周期ごとに合成しテスト波形を生成する。タイミン
グジェネレータ８５５、テストパターン記憶回路８５６
およびフォーマット回路８５８は、波形形成回路８５９
を構成する。

【００１９】プログラム電源８６０は、被試験デバイス
ＤＵＴ１〜ＤＵＴｎに電源電圧を供給するバイアス電源
と、ピンエレクトロニクス８６１のドライバおよびコン
パレータのレベルを決定するデータレベル電源とからな
る。ピンエレクトロニクス８６１は、ドライバ、コンパ
レータ、およびそれらを被試験デバイスＤＵＴ１〜ＤＵ
Ｔｎに接続するリレー群からなる。ピンエレクトロニク
ス８６１は、内蔵するコンパレータで、タイミングジェ
ネレータ８５５から与えられるタイミング信号とプログ
ラム電源８６０から与えられる電圧値とに基づいて被試
験デバイスＤＵＴ１〜ＤＵＴｎの出力波形が正常か否か
を判定する。

【００２０】判定結果は、機能試験テストパターンジェ
ネレータ８５７を介して解析用メモリ８６２に与えられ
る。解析用メモリ８６２は、機能試験テストパターンジ
ェネレータ８５７から与えられた被試験デバイスＤＵＴ
１〜ＤＵＴｎのテスト結果を記憶する。不良解析回路８
６３は、解析用メモリ８６２から与えられた不良アドレ
ス情報に基づいて、被試験デバイスＤＵＴ１〜ＤＵＴｎ
の冗長解析、つまり、最適な置換アドレスを求めるため
の解析を実行する。

【００２１】被試験デバイスが内蔵するメモリの大容量
化に伴い、メモリテスタ等に内蔵メモリと同じ容量の解
析用メモリを搭載するのは、高価なシステムとなる。複
数個同時に被試験デバイスを測定する場合を考慮すると
解析用メモリ容量は非常に大きくなりテストシステムは
非常に高価なものとなってしまう。

【００２２】また、この解析用メモリを半導体装置の内
部に設置しようとすると、内蔵メモリ空間と同等なテス
ト用メモリ空間を内蔵することとなる。このような設置
はチップ面積を倍増させてしまうため、設置すること自
体が意味がないものである。

【００２３】すなわち、従来の技術においては、メモリ
の大容量化に伴いスペア列やスペア行を使用して不良メ
モリセルの救済を効率よく行なうためには、テストシス
テムが非常に高価なものとなってしまうという問題点が
あった。

【００２４】この発明の目的は、安価なテストシステム
を用いて効率よく不良メモリセルの置換による救済をす
ることが可能な半導体装置を提供することである。

【００２５】

【課題を解決するための手段】請求項１に記載の半導体
装置は、与えられたデータを保持する記憶動作を行なう
第１および第２のメモリ領域を備え、各第１および第２
のメモリ領域は、行列状に配列された複数の正規メモリ
セルと、複数の正規メモリセル中の不良メモリセルを含
む正規行と置換をするためのスペア行と、複数の正規メ
モリセル中の不良メモリセルを含む正規列と置換をする
ためのスペア列とを含み、指定された動作モードに応じ
て第１および第２のメモリ領域の動作を制御するメモリ
制御回路をさらに備え、メモリ制御回路は、動作モード
が通常モードであるときは非活性化され、動作モードが
テストモードであるときは第１のメモリ領域に書込むテ
ストデータの発生を行ない、書込み後に保持されたデー
タを読出して読出し値と期待値との比較結果を求めて良
否判定を実施する自己テスト回路と、通常モードにおい
ては与えられたデータを保持させるため第１および第２
のメモリ領域に伝達し、テストモードにおいてはテスト
データを第１のメモリ領域に伝達し、かつ、比較結果を
解析用データとして保持させるため第２のメモリ領域に
転送するデータ転送回路とを含む。

【００２６】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１のメモリ領域
は、第１のメモリバンクを含み、第２のメモリ領域は、
通常モードにおいては第１のメモリバンクと独立に記憶
動作を行なう第２のメモリバンクを含む。

【００２７】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、データ転送回路
は、通常モードにおいては、内部ノードに与えられる入
力データを第２のメモリバンクに伝達し、テストモード
においては、比較結果を第２のメモリバンクに伝達する
入力切換回路を有する。

【００２８】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、入力切換回路は、
通常モードにおいて導通して、記憶動作をするために内
部ノードに与えられる入力データを第２のメモリバンク
に伝達する第１のスイッチ回路と、テストモードにおい
て導通して比較結果を第２のメモリバンクに伝達する第
２のスイッチ回路とを有する。

【００２９】請求項５に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、メモリ制御回路
は、通常モードにおいては、記憶動作をするために第
１、第２のメモリバンクのうちのいずれか一つを活性化
し、テストモードにおいては、第１、第２のメモリバン
クを同時に活性化させるバンク選択回路をさらに含む。

【００３０】請求項６に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、メモリ制御回路
は、テストモードにおいて、第１のメモリバンクを読出
モードに設定すると、第２のメモリバンクを書込モード
に設定する書込制御回路をさらに含む。

【００３１】請求項７に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、メモリ制御回路
は、テストモードにおいて、第１のメモリバンクが含む
複数のメモリセルのテスト結果をそれぞれ対応する第２
のメモリバンクのアドレスに転送する。

【００３２】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、メモリ制御回路
は、第２のメモリバンクに保存されたテスト結果を読出
して、置換すべき正規行のアドレスおよび正規列のアド
レスを求める演算回路をさらに含み、演算回路は、第１
のメモリバンクの各正規行にそれぞれ含まれている不良
メモリセルの数をカウントする行アドレス不良ビットカ
ウンタと、第１のメモリバンクの各正規列にそれぞれ含
まれている不良メモリセルの数をカウントする列アドレ
ス不良ビットカウンタと、行アドレス不良ビットカウン
タおよび列アドレス不良ビットカウンタのカウント値と
第２のメモリバンクに保持されているテスト結果とから
置換行および置換列に対応する置換行アドレスおよび置
換列アドレスを求めるメモリリペアアナライザとを有す
る。

【００３３】請求項９に記載の半導体装置のテスト方法
は、第１および第２のメモリバンクと自己テスト回路と
データ転送回路とを備える半導体装置のテスト方法であ
って、第２のメモリバンクのテストを予め実施し、第２
のメモリバンクに含まれる不良メモリセルの救済を完了
するステップと、自己テスト回路を用いて第１のメモリ
バンクのテストを実施し、テスト結果をデータ転送回路
を経由して第２のメモリバンクに書込む書込ステップ
と、第２のメモリバンクに書込まれたテスト結果を読出
して、スペア行およびスペア列に置換する置換行アドレ
スおよび置換列アドレスを求める解析ステップとを備え
る。

【００３４】請求項１０に記載の半導体装置のテスト方
法は、請求項９に記載の半導体装置のテスト方法の構成
に加えて、書込ステップは、第１のメモリバンクに含ま
れる複数のメモリセルのテスト結果をそれぞれ第２のメ
モリバンクの対応するアドレスに格納するステップを含
む。

【００３５】請求項１１に記載の半導体装置のテスト方
法は、請求項１０に記載の半導体装置のテスト方法の構
成に加えて、解析ステップは、第２のメモリバンクが保
持するテスト結果から第１のメモリバンクの各正規行お
よび各正規列にそれぞれ含まれている不良メモリセルの
数を各正規行および各正規列に対応する行カウント値お
よび列カウント値として求めるカウントステップと、行
カウント値が所定数を超えると行カウント値をクリアし
対応する正規行のアドレスを置換行アドレスとして保持
し、第２のメモリバンク中の対応するテスト結果をクリ
アする行優先置換ステップと、列カウント値が所定数を
超えると列カウント値をクリアし対応する正規列のアド
レスを置換列アドレスとして保持し、第２のメモリバン
ク中の対応するテスト結果をクリアする列優先置換ステ
ップと、行優先置換ステップおよび列優先置換ステップ
の終了後に第２のメモリバンクが保持するテスト結果に
基づいて不良メモリセルを第１群と第２群とに分けて第
１群の不良メモリセルの行アドレスを置換行アドレスと
して保持し、第２群の不良メモリセルの列アドレスを置
換列アドレスとして保持する行列置換ステップとを含
む。

【００３６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００３７】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。

【００３８】図１を参照して、半導体装置１は、自己テ
スト用制御信号ＢＩＳＴＩＮを受ける入力バッファ３４
と、テスト用クロック信号ＢＩＳＴＣＬＫに応じて入力
バッファ３４の出力を取込み自己テストを開始するＢＩ
ＳＴ回路３６と、制御信号ＢＡ、／ＲＡＳ、／ＣＡＳ、
／ＷＥを受ける入力バッファ２０〜２６と、アドレス信
号ＡＤを受ける入力バッファ２８と、データ入力信号Ｄ
Ｉを受ける入力バッファ３０と、データ出力信号ＤＯを
出力する出力バッファ３２を含む。

【００３９】半導体装置１は、さらに、バンクＡとして
複数のワード線ＷＬと複数のビット線ＢＬとそれらの交
点に対応するメモリセルを含むメモリアレイ２ａを含
み、対応するロウアドレスデコーダ４ａ、コラムアドレ
スデコーダ６ａを含み、バンクＢとしてメモリアレイ２
ｂを含み、対応するロウアドレスデコーダ４ｂ、コラム
アドレスデコーダ６ｂを含む。

【００４０】半導体装置１は、さらに、メモリアレイ２
ａの内部に存在する不良メモリセルの救済するためのス
ペアロウ８ａおよびスペアロウアドレスデコーダ１０ａ
と、スペアコラム１２ａおよびスペアコラムアドレスデ
コーダ１４ａとを含む。

【００４１】同様に、半導体装置１は、さらに、メモリ
アレイ２ｂの内部に存在する不良メモリセルを救済する
ためのスペアロウ８ｂ、スペアロウアドレスデコーダ１
０ｂ、スペアコラム１２ｂ、スペアコラムアドレスデコ
ーダ１４ｂとを含む。

【００４２】半導体装置１は、さらに、冗長救済解を求
めるためのテストに使用される、バンクセレクタ４０
と、書込制御回路３８と、データ接続切換回路４２とを
含む。バンクセレクタ４０は、通常動作時には入力バッ
ファ２０の出力に基づいてバンクＡを活性化するバンク
活性化信号ＢＡＡおよびバンクＢを活性化するバンク活
性化信号ＢＡＢを出力し、テストモード時には、ＢＩＳ
Ｔ回路が出力する信号ＢＡＩ、ＢＡＣＴに応じてバンク
活性化信号ＢＡＡ、ＢＡＢを出力する。冗長救済解と
は、不良メモリセルを効率よく救済するために求めた適
切な置換行アドレス、置換列アドレスの組合わせをい
う。

【００４３】書込制御回路３８は、ＢＩＳＴ回路３６が
出力する信号ＢＡＣＴ２がＬレベルのとき、すなわち通
常動作時においては、入力バッファ２６の出力信号／Ｗ
ＥＩに応じてバンクＡに対する書込信号／ＷＥＡおよび
バンクＢに対応する書込イネーブル信号／ＷＥＢをとも
に活性化する。また、信号ＢＡＣＴ２がＨレベルすなわ
ちテストモード時においては、バンクＡからデータ読出
を行なうときに、バンクＢに対する書込イネーブル信号
／ＷＥＢを活性化する。

【００４４】データ接続切換回路４２は、通常動作時に
はデータ入力信号ＤＩに応じた内部データ入力信号ＩＤ
ＩをバンクＡに対してはデータ信号ＩＤＩＡとして出力
し、バンクＢに対してはデータ信号ＩＤＩＢとして出力
する。そして、活性化されているバンクにはこのデータ
信号が取込まれる。また、データ接続切換回路４２は、
バンクＡが活性化されたときに出力されるデータ出力回
路ＩＤＯＡおよびバンクＢが活性化されたときに出力さ
れるデータ出力信号ＩＤＯＢを受けてデータ出力信号Ｉ
ＤＯを出力する。

【００４５】データ出力信号ＩＤＯは、出力バッファ３
２によって外部にデータ出力信号ＤＯとして出力され
る。

【００４６】図２は、書込制御回路３８の構成を示す回
路図である。図２を参照して、書込制御回路３８は、内
部書込制御信号／ＷＥＩが与えられるノードＮ１と、入
力ノードにノードＮ１が接続されるインバータ５４と、
テスト信号ＢＡＣＴ２を受けるインバータ５２と、ゲー
トにテスト信号ＢＡＣＴ２を受け、インバータ５４の出
力ノードとノードＮ２の間に接続されるＮチャネル型Ｍ
ＯＳトランジスタ５６と、ゲートにインバータ５２の出
力が与えられノードＮ１とＮ２との間に接続されるＮチ
ャネル型ＭＯＳトランジスタ５８とを含む。

【００４７】書込制御回路３８のノードＮ１からはバン
クＡに対して書込制御信号／ＷＥＡが出力され、ノード
Ｎ２からはバンクＢに対して書込制御信号／ＷＥＢが出
力される。

【００４８】図３は、バンクセレクタ４０の構成を示す
回路図である。図３を参照して、バンクセレクタ４０
は、内部バンクアドレス信号ＢＡＩが与えられるノード
Ｎ３と、ノードＮ３が入力に接続されるインバータ６０
と、ゲートにテスト信号ＢＡＣＴ２が与えられノードＮ
３とノードＮ５との間に接続されるＰチャネルＭＯＳト
ランジスタ６４と、ゲートにテスト信号ＢＡＣＴ２が与
えられインバータ６０の出力ノードとノードＮ４との間
に接続されるＰチャネルＭＯＳトランジスタ６２と、電
源ノードとノードＮ５との間に接続されゲートにテスト
信号ＢＡＣＴ２が与えられるＮチャネルＭＯＳトランジ
スタ６６と、電源ノードとノードＮ４との間に接続され
ゲートにテスト信号ＢＡＣＴ２が与えられるＮチャネル
ＭＯＳトランジスタ６８とを含む。

【００４９】バンクセレクタ４０の出力信号としてノー
ドＮ４からバンクＡに向けてバンク活性化信号ＢＡＡが
出力され、ノードＮ５からはバンクＢに向けてバンク活
性化信号ＢＡＢが出力される。

【００５０】図４は、データ接続切換回路４２の構成を
示す回路図である。図４を参照して、データ接続切換回
路４２は、内部データ信号ＩＤＩが与えられるノードＮ
６と、テスト信号ＢＡＣＴ２に応じて、ＢＩＳＴ回路３
６から与えられる比較信号ＣＭＰＱと内部データ信号Ｉ
ＤＩのいずれか一方をバンクＢへの出力ＩＤＩＢとして
出力する入力切換回路７１と、バンクＡ、バンクＢから
のデータ出力信号ＩＤＯＡ、ＩＤＯＢがそれぞれ与えら
れるノードＮ１０、Ｎ１１と、インバータ７２の出力を
ゲートに受けノードＮ１１とノードＮ１０との間に接続
されるＮチャネル型ＭＯＳトランジスタ７８とを含む。

【００５１】入力切換回路７１は、テスト信号ＢＡＣＴ
２を受けて反転するインバータ７２と、インバータ７２
の出力をゲートに受けノードＮ６とノードＮ９との間に
接続されるＮチャネル型ＭＯＳトランジスタ７４と、Ｂ
ＩＳＴ回路３６から与えられる比較信号ＣＭＰＱが与え
られるノードＮ８と、テスト信号ＢＡＣＴ２をゲートに
受けノードＮ８とノードＮ９との間に接続されるＮチャ
ネル型ＭＯＳトランジスタ７６とを含む。

【００５２】データ接続切換回路４２は、バンクＡに向
けてノードＮ６から内部データ信号ＩＤＩＡを出力す
る。データ接続切換回路４２は、バンクＢに向けてノー
ドＮ９から内部データ入力信号ＩＤＩＢを出力する。ま
た、データ接続切換回路４２は、図１に示した出力バッ
ファ３２に対してノードＮ１０から内部データ出力信号
ＩＤＯを出力する。

【００５３】図５は、図１に示したＢＩＳＴ回路３６の
構成を示すブロック図である。図５を参照して、ＢＩＳ
Ｔ回路３６は、自己テスト用制御信号ＢＩＳＴＩＮによ
って活性化されテスト用クロック信号ＢＩＳＴＣＬＫを
受けて内部制御信号／ＲＡＳＩ、／ＣＡＳＩ、／ＷＥＩ
を出力する制御信号発生器８４と、自己テスト用制御信
号ＢＩＳＴＩＮによって活性化されテスト用クロック信
号ＢＩＳＴＣＬＫを受け制御信号発生器８４の制御の下
に内部アドレス信号ＡＤＩおよび内部バンクアドレス信
号ＢＡＩを出力するアドレス発生器８６と、自己テスト
用制御信号ＢＩＳＴＩＮによって活性化されテスト用ク
ロック信号ＢＩＳＴＣＬＫを受けて内部データ信号ＩＤ
Ｉを出力するデータ発生器８８と、データ発生器８８の
出力とバンクから読出された内部データ出力信号ＩＤＯ
との比較を実施して一致するか否かを信号ＣＭＰＱとし
て出力するデータ比較器９０とを含む。

【００５４】ＢＩＳＴ回路３６は、さらに、自己テスト
用制御回路ＢＩＳＴＩＮ、内部バンクアドレス信号ＢＡ
Ｉ、内部制御信号／ＷＥＩおよびテスト用クロック信号
ＢＩＳＴＣＬＫを受けてテスト信号ＢＡＣＴ、ＢＡＣＴ
２を発生するＢＡＣＴ生成回路８２を含む。

【００５５】図６は、図５における制御信号発生器８４
の概略構成を示すブロック図である。

【００５６】図６を参照して、制御信号発生器８４は、
自己テスト用制御信号ＢＩＳＴＩＮによって活性化され
テスト用クロック信号ＢＩＳＴＣＬＫに基づいて所定の
周期のパルス信号として制御信号／ＲＡＳＩを出力する
パルス発生回路９４と、自己テスト用制御信号ＢＩＳＴ
ＩＮによって活性化されテスト用クロック信号ＢＩＳＴ
ＣＬＫに基づき所定の周期で制御信号／ＣＡＳＩを出力
するパルス発生回路９６と、自己テスト用制御信号ＢＩ
ＳＴＩＮによって活性化されテスト用クロック信号ＢＩ
ＳＴＣＬＫに基づいて所定の周期のパルスを発生するパ
ルス発生回路９８とをふくむ。

【００５７】制御信号発生器８４は、さらに、自己テス
ト用制御信号ＢＩＳＴＩＮによって活性化されテスト用
クロック信号ＢＩＳＴＣＬＫを内部に伝達するトランジ
スタ１０２と、トランジスタ１０２によって伝達された
テスト用クロック信号ＢＩＳＴＣＬＫに応じてテスト時
の行アドレスの基準となるカウント値ＣＯＵＴＲを出力
する行アドレスカウンタ１０４と、アドレスカウンタ１
０４のオーバーフロー出力を受けそれをさらにカウント
しテスト時の列アドレスの基準となるカウント値ＣＯＵ
ＴＣを出力する列アドレスカウンタ１０６と、列アドレ
スカウンタ１０６のオーバーフロー出力を受けてカウン
トする１ビット２進カウンタ１０７とを含む。

【００５８】制御信号発生器８４は、さらに、１ビット
２進カウンタ１０７の出力がＨレベルのときはパルス発
生回路９８の出力を反転して制御信号／ＷＥＩとして出
力し、１ビット２進カウンタ１０７の出力がＬレベルで
あるときはパルス発生回路９８の出力をそのまま制御信
号／ＷＥＩとして出力する反転セレクト回路１００を含
む。

【００５９】反転セレクト回路１００は、パルス発生回
路９８の出力を受けて反転するインバータ１０８と、１
ビット２進カウンタ１０７の出力がＨレベルのときに導
通してインバータ１０８の出力を制御信号／ＷＥＩとし
て出力するトランジスタ１１４と、１ビット２進カウン
タ１０７の出力を受けて反転するインバータ１１０と、
インバータ１１０の出力がＨレベルのときに導通してパ
ルス発生回路９８の出力をそのまま制御信号／ＷＥＩと
して出力するトランジスタ１１２とを含む。

【００６０】図７は、図５におけるアドレス発生器８６
の概略構成を示すブロック図である。

【００６１】図７を参照して、アドレス発生器８６は、
自己テスト開始時に自己テスト制御信号ＢＩＳＴＩＮの
変化に応じてリセットされカウントＣＯＵＴＲをテスト
用クロック信号ＢＩＳＴＣＬＫに応じて取込むフリップ
フロップ１７０と、自己テストの初期において自己テス
ト制御信号ＢＩＳＴＩＮの活性化に応じてリセットされ
テスト用クロック信号ＢＩＳＴＣＬＫに応じてカウント
値ＣＯＵＴＣを取込むフリップフロップ１７２と、自己
テスト用制御信号ＢＩＳＴＩＮによって活性化されてテ
スト用クロック信号ＢＩＳＴＣＬＫをもとに所定の周期
でパルスを発生するパルス発生回路１７４と、パルス発
生回路１７４の出力に応じてフリップフロップ１７０、
１７２のいずれかが保持している値を内部アドレス信号
ＡＤＩとして出力するセレクタ１７６とを含む。

【００６２】図８は、図５におけるＢＡＣＴ生成回路８
２の構成を示す回路図である。図８を参照して、ＢＡＣ
Ｔ生成回路８２は、自己テスト用制御信号ＢＩＳＴＩＮ
を受けて反転するインバータ１９０と、テスト用クロッ
ク信号ＢＩＳＴＣＬＫによって活性化されてインバータ
１９０の出力を伝達するトランジスタ１９２と、トラン
ジスタ１９２の活性化時にインバータ１９０の出力を受
けて反転しテスト信号ＢＡＣＴを出力するインバータ１
９４と、テスト信号ＢＡＣＴを受けて反転しインバータ
１９４の入力ノードに対して出力するインバータ１９６
と、内部バンクアドレス信号ＢＡＩの反転値とテスト信
号ＢＡＣＴと制御信号／ＷＥＩとの否定積をとるゲート
回路１９８と、ゲート回路１９８の出力を反転してテス
ト信号ＢＡＣＴ２を出力するインバータ２００とを含
む。

【００６３】図９は、図５におけるデータ発生器８８の
構成を示すブロック図である。図９を参照して、データ
発生器８８は、データレジスタ２０２と、自己テストの
初期において自己テスト制御信号ＢＩＳＴＩＮの活性化
に応じてリセットされテスト用クロック信号ＢＩＳＴＣ
ＬＫに同期してデータレジスタ２０２の出力をラッチす
るフリップフロップ２０４とを含む。フリップフロップ
２０４は内部データ信号ＩＤＩを出力する。

【００６４】図９ではデータレジスタ２０２の構成は特
に示さないが、行、列アドレス信号のそれぞれ最下位ビ
ットの論理演算の結果等に応じたデータ等を出力する。

【００６５】図１０は、実施の形態１における半導体装
置のテストフローを説明するためのフローチャートであ
る。

【００６６】図１、図１０を参照して、このテストにお
いては、バンクＡのテストを実施して不良メモリセルを
冗長メモリセルに置換を行なう際にバンクＡの各メモリ
セルのテスト結果をバンクＢのメモリセルに記憶させ、
バンクＢを解析用メモリとして使用する。

【００６７】まずステップＳ１において、バンクＢのメ
モリアレイのテストを行ない、外部試験装置を用いてバ
ンクＢのメモリアレイから不良アドレス情報を抽出す
る。

【００６８】次に、ステップＳ２において、外部冗長置
換装置を用いてステップＳ１で抽出した不良アドレス情
報に基づき最適な救済が行なわれるように、バンクＢの
不良メモリセルの冗長メモリセルへの置換を行なう。

【００６９】以上のようにバンクＢの不良アドレスを汎
用外部試験装置および汎用外部冗長置換装置により予め
救済しておけば、バンクＢはバンクＡの不良アドレス情
報を正確に記憶することが可能である。

【００７０】次に、ステップＳ３において、内蔵ＢＩＳ
Ｔ回路を使用してバンクＡの試験を行ない、バンクＢに
その不良アドレス情報を書込む。

【００７１】そしてステップＳ４においてバンクＢから
外部読出装置を使用してバンクＡの不良情報を抽出す
る。そしてこの抽出された不良情報を解析してバンクＡ
における不良メモリセルの冗長セルへの置換を実施する
ことが可能となる。

【００７２】実施の形態１ではバンクがバンクＡとバン
クＢとの２バンクのみの場合を例に説明した。しかし、
さらにバンクが増える場合にも、予め救済が終っている
バンクを不良アドレス情報を格納する不良解析メモリと
して使用し、それらの複数のバンクの救済解を順次求め
ていけば、汎用メモリテスタにて救済解を求める場合に
汎用メモリテスタに必要な不良解析メモリの容量を減ら
すことができてテスト装置の低コスト化ひいては半導体
装置のコスト低減に役立つ。

【００７３】図１１は、図１０に示したステップＳ３に
おいてＢＩＳＴ回路がバンクＡにデータを書込む説明を
するための動作波形図である。

【００７４】図１１を参照して、時刻ｔ１において外部
から与えられるテスト用クロックＢＩＳＴＣＬＫに同期
して、図５におけるアドレス発生器８６より行アドレス
信号が発生される。

【００７５】続いて、時刻ｔ２において図５における制
御信号発生器８４から制御信号／ＲＡＳが発生される。
バンクＡは、この制御信号／ＲＡＳＩが活性化されたの
を受け行アドレスを内部に取込む。

【００７６】次にｔ３において、アドレス発生器８６よ
り列アドレス信号が発生され、その後制御信号発生器８
４から制御信号／ＣＡＳＩが出力される。制御信号／Ｃ
ＡＳＩが活性化されたのを受けてバンクＡは列アドレス
を内部に取込む。これにより、バンクＡにおいて行アド
レス、列アドレスで指定されたメモリセルが一時的に選
択された状態になり、そして時刻ｔ４においてデータ発
生器８８からバンクＡに書込むためのデータ１が出力さ
れる。このとき、制御信号／ＷＥＩはＬレベルであり、
図２に示す書込制御回路３８によればバンクＡの書込制
御信号／ＷＥＡもＬレベルであり、バンクＡに対してデ
ータの書込が行なわれる。同様なシーケンスに従って時
刻ｔ５〜ｔ８においてはバンクＡに対してデータ２が書
込まれる。

【００７７】図１２は、バンクＡからデータを読出し
て、テスト結果をバンクＢに書込む動作を説明するため
の動作波形図である。

【００７８】図１２を参照して、ＢＩＳＴ回路３６が制
御信号／ＷＥＩをＨレベルとするので、図８に示したＢ
ＡＣＴ生成回路８２はテスト信号ＢＡＣＴ２をＨレベル
とする。そして図３に示したバンクセレクタ４０はバン
クＡおよびバンクＢをともに活性化する。また書込制御
回路３８は、バンクＡからデータを読出しバンクＢには
データを書込むための制御を行なう。図４に示したデー
タ接続切換回路４２は、テスト信号ＢＡＣＴ２がＨレベ
ルになっているときは、ＢＩＳＴ回路３６が出力するバ
ンクＡのテスト結果である比較結果信号ＣＭＰＱをバン
クＢに対するデータ入力信号ＩＤＩＢとして出力する。

【００７９】時刻ｔ１において、テスト用クロックＢＩ
ＳＴＣＬＫが入力され図５におけるアドレス発生器８６
は行アドレスを出力する。次いで、時刻ｔ２において図
５における制御信号発生器８４が制御信号／ＲＡＳＩを
活性化する。応じて行アドレスがバンクＡおよびバンク
Ｂに取込まれる。

【００８０】時刻ｔ３において制御信号発生器８４は制
御信号／ＣＡＳＩを活性化する。応じて列アドレスがバ
ンクＡおよびバンクＢに取込まれる。そして、バンクＡ
からは読出されたデータ１が出力される。そして図５に
おいて、バンクＡから出力されたデータ信号とデータ発
生器８８によって生成されるデータの期待値とがデータ
比較器９０によって比較されその結果が比較結果信号Ｃ
ＭＰＱとして出力される。時刻ｔ４においては、この比
較結果が一致であった場合を示し、その結果、比較結果
信号ＣＭＰＱのレベルがＬレベルとなっている。

【００８１】時刻ｔ５、ｔ６、ｔ７においてもそれぞれ
時刻ｔ１、ｔ２、ｔ３と同様の動作が行なわれ、時刻ｔ
８においてバンクＡからデータ２が読出され結果がデー
タ比較器９０によってチェックされる。時刻ｔ８におい
てはこの比較結果が不一致であったことを示し信号のレ
ベルはＨレベルとなっている。すなわちこのときに指定
された行、列アドレスに対応するバンクＡのメモリセル
は不良ビットである。

【００８２】時刻ｔ９、ｔ１０、ｔ１１、ｔ１２におい
ても、それぞれ時刻ｔ１、ｔ２、ｔ３、ｔ４と同様な動
作が行なわれるため説明は繰返さない。

【００８３】図１１、図１２で説明したように、まず１
１で示した一連の動作をバンク内のメモリセル分繰返す
ことにより、バンクＡのメモリセルにはＢＩＳＴ回路か
ら出力されたデータがすべて書込まれる。そして、その
後図１２で示した一連の動作をバンクＡの全アドレス空
間分行なうことによりバンクＢにはバンクＡの不良アド
レス情報が、そのまま対応するアドレスの形で格納され
る。したがって、バンクＢのメモリの内容を参照すれ
ば、バンクＡ内の不良メモリセル位置の情報を知ること
が可能である。

【００８４】従来においては、メモリセルの不良アドレ
ス情報は外部装置でしか保持できなかったが、本実施例
においては、内部で保持が可能であるので、外部試験装
置の不良解析メモリ装置を簡素化することができ、安価
なテストシステムの構築が可能である。

【００８５】また、実施の形態１では各バンクのインタ
ーフェイスが汎用ＤＲＡＭであるが、クロック信号に同
期して高速にデータ授受を行なうシンクロナスＤＲＡＭ
等のさらに高速化したインターフェイスを搭載する場合
にも同様の手法を用いることができる。

【００８６】また、バンク数も実施の形態１においては
２バンクであるが、さらにバンク数の多い構成のデバイ
スの場合においても、１つの救済済のバンクを他のバン
クのテスト結果を保持するために交互に用いればよい。
さらに、不良アドレスを格納するための救済済バンクを
増やすことで、同時に複数のバンクの不良アドレス情報
を保持させることも可能である。

【００８７】［実施の形態２］図１３は、実施の形態２
における半導体装置２１０の構成を示すブロック図であ
る。

【００８８】図１３を参照して、実施の形態２の半導体
装置２１０は、図１に示した実施の形態１の半導体装置
１の構成においてＢＩＳＴ回路３６に代えてテスト演算
回路２１２を含む。他の部分の構成は図１で示した半導
体装置１と同様であり説明は繰返さない。

【００８９】テスト演算回路２１２は、実施の形態１に
おいてバンクＢ２に格納されたバンクＡの不良アドレス
情報を含むテスト結果をもとに、バンクＡの救済のため
適切な置換行、置換列のアドレス情報を算出する機能を
搭載しているものである。

【００９０】図１４は、図１３におけるテスト演算回路
２１２の概略構成を示すブロック図である。

【００９１】図１４を参照して、テスト演算回路２１２
は、セルフテスト用制御信号ＢＩＳＴＩＮおよびテスト
用クロック信号ＢＩＳＴＣＬＫを受けてセルフテストを
行なうためのＢＩＳＴ回路３６と、ＢＩＳＴ回路３６に
よってテストされたバンクＡの不良アドレス情報に基づ
いて適切な置換を行なうための置換アドレス情報を算出
する置換情報演算回路２１４とを含む。

【００９２】ＢＩＳＴ回路３６は、図５に示したものと
同様な構成を有するため説明は繰返さない。

【００９３】置換情報演算回路２１４は、バンクＢから
読出された内部データ出力ＩＤＯとそのときのアドレス
信号ＡＤＩ，バンクアドレス信号ＢＡＩおよび制御信号
／ＷＥＩ，／ＲＡＳＩ，ＣＡＳＩをもとにバンクＢから
読出されたテスト結果が不良を示す場合にのみそのアド
レス情報を出力させる不良アドレス判定器２２０と、不
良アドレス判定器２２０から出力される不良行アドレス
信号ＲＳＡと選択用パルス信号ＣＳＷＰに基づいて指定
された行に対応するカウント値の加算制御をするための
カウンタセレクタ２２４と、不良アドレス判定器２２０
から出力される不良列アドレス信号ＣＳＡとパルス信号
ＣＳＷＰとに基づいて指定された列に対応するカウント
値の加算制御をするためのカウンタセレクタ２２８と、
カウンタセレクタ２２４の制御の下バンクＡの各正規行
に含まれる不良ビット数をそれぞれカウントする複数の
カウンタを内蔵する行アドレス不良ビットカウンタ２２
２と、カウンタセレクタ２２８の制御の下バンクＡの各
正規列に含まれる不良ビット数をそれぞれカウントする
複数のカウンタを内蔵する列アドレス不良ビットカウン
タ２２６とを備える。

【００９４】バンクＡとバンクＢとはともに行方向にｒ
本の正規の行、列方向にｃ本の正規の列を含んでいる。
したがって、正規のメモリアレイのビット数は（ｒ×
ｃ）ビットである。バンクＡは、正規行、正規列とは別
に行アドレスに関するスペア行をＳｒ本、列アドレスに
関するスペア列をＳｃ本含む。そして、バンクＡの不良
ビットの情報はバンクＢのメモリアレイ中の対応するア
ドレスに格納されている。

【００９５】行アドレス不良ビットカウンタ２２２は、
正規のメモリセル行に対応する第０〜（ｒ−１）番目の
カウンタを有しており、列アドレス不良ビットカウンタ
２２６は、正規のメモリセル列に対応する第０〜（ｃ−
１）のカウンタを有している。

【００９６】置換情報演算回路２１４は、さらに、行ア
ドレス不良ビットカウンタ２２２、列アドレス不良ビッ
トカウンタ２２６に格納された情報を使用して置換アド
レス情報を算出するメモリリペアアナライザ２３０と、
メモリリペアアナライザ２３０が算出した救済コードを
格納する冗長置換コードレジスタ２３２とをさらに含
む。

【００９７】図１５は、図１４における不良アドレス判
定器２２０の構成を示す回路図である。

【００９８】図１５を参照して、不良アドレス判定器２
２０は、制御信号／ＲＡＳＩに応じて内部アドレス信号
ＡＤＩを取込むラッチ２４２と、制御信号／ＣＡＳＩに
応じて内部アドレス信号ＡＤＩを取込むラッチ２５２
と、バンクＢから読出された内部データ出力信号ＩＤＯ
およびラッチ２４２の出力を受けるＮＡＮＤ回路２４４
と、ＮＡＮＤ回路２４４の出力を受けて反転し不良行ア
ドレス信号ＲＳＡを出力するインバータ２４６と、内部
データ出力信号ＩＤＯとラッチ２５２の出力とを受ける
ＮＡＮＤ回路２５４と、ＮＡＮＤ回路２５４の出力を受
けて反転し不良列アドレス信号ＣＳＡを出力するインバ
ータ２５６と、内部データ出力信号ＩＤＯ、制御信号／
ＷＥＩおよび内部バンクアドレス信号ＢＡＩを受ける３
入力のＮＡＮＤ回路２５７と、ＮＡＮＤ回路２５７の出
力を受けて反転するインバータ２５８と、インバータ２
５８の出力を受けて応じてパルス信号ＣＳＷＰを発生す
るパルス発生回路２５９とを含む。

【００９９】図１６は、図１４に示した行アドレス不良
ビットカウンタ２２２および列アドレス不良ビットカウ
ンタ２２６が不良ビット数を格納するまでの一連の動作
を説明するための動作波形図である。

【０１００】ここで、バンクＢには、既にバンクＡの不
良ビット情報が格納されている状態が初期状態であると
考える。

【０１０１】また、行アドレス不良ビットカウンタ２２
２の第０〜（ｒ−１）番目のカウンタのカウント値をそ
れぞれ行アドレス不良ビットカウンタ２２２の第０〜
（ｒ−１）番地の値と呼び、列アドレス不良ビットカウ
ンタ２２６の第０〜（ｃ−１）番目のカウンタのカウン
ト値をそれぞれ列アドレス不良ビットカウンタ２２６の
第０〜（ｃ−１）番地の値と呼ぶこととする。

【０１０２】リセットが解除され、時刻ｔ１においてク
ロック信号ＢＩＳＴＣＬＫが入力されると、ＢＩＳＴ回
路３６は、時刻ｔ２においては制御信号／ＲＡＳＩを、
時刻ｔ３においては制御信号／ＣＡＳＩを活性化する。
時刻ｔ２に対応して行アドレス０が、時刻ｔ３において
列アドレス０がそれぞれバンクＢに取込まれ対応するテ
スト結果がデータ出力信号ＩＤＯＢとして出力される。
この場合は、データ出力信号ＩＤＯＢはＬレベルであり
不良ビットではなかったことを示す。

【０１０３】時刻ｔ４において次のクロック信号ＢＩＳ
ＴＣＬＫが入力されると、アドレス発生器８６は行アド
レス０と列アドレス１とを出力する。時刻ｔ５、ｔ６に
おいてそれぞれ制御信号／ＲＡＳＩ，／ＣＡＳＩが活性
化されると対応するバンクＢのメモリセルからはテスト
結果が内部データ出力信号ＩＤＯＢに出力される。

【０１０４】この場合、時刻ｔ７において内部データ出
力信号ＩＤＯＢは、テスト結果が不良であることを示す
Ｈレベルとなるため、応じて不良アドレス判定器２２０
は、そのときの行アドレス０および列アドレス１をそれ
ぞれ不良行アドレス、不良列アドレスとして出力し、同
時にパルス信号ＣＳＷＰを出力する。このパルス信号Ｃ
ＳＷＰのタイミングに従って、行アドレス０に対応する
行アドレス不良ビットカウンタの０番地の値は０から１
に増加する。同様に列アドレス不良ビットカウンタの１
番地は０から１に増加する。

【０１０５】このようにして、バンクＢからテスト結果
が不良であったことを示す信号が出力されると、その都
度不良アドレス判定器からは対応する不良行アドレスお
よび不良列アドレスが出力され、それぞれに対応する不
良ビットカウンタの番地の値がインクリメントされる。

【０１０６】カウントセレクタ２２４、２２８は、汎用
のアドレスデコーダ回路で構成され、また、行および列
アドレス不良ビットカウンタ２２２、２２６は汎用の２
進カウンタ回路で構成される。このような動作をさせて
バンクＢの全アドレス空間を読出していけば、行アドレ
ス不良ビットカウンタ２２２、列アドレス不良ビットカ
ウンタ２２６には各行、列ごとの不良アドレスのカウン
ト値が格納される。

【０１０７】次に、この行アドレス不良ビットカウンタ
２２２、列アドレス不良ビットカウンタ２２６を利用し
て置換アドレス情報を算出する過程を説明する。

【０１０８】図１７は、置換アドレス情報を算出する過
程のフローを説明するためのフローチャートである。

【０１０９】図１７を参照して、まず、ステップＳ１１
においてバンクＡのテストが終了後に行列置換の開始が
行なわれる。

【０１１０】次にステップＳ１２において、行列アドレ
スカウンタのカウント値の総和を算出する。次にステッ
プＳ１３において置換で救済見込みがあるかどうかが判
定される。すなわち、ステップＳ１２において求められ
たカウント値の総和が一定値を超えると既に救済が不可
能であるためステップＳ２２に進み救済不可能判定がさ
れて行列置換は終了する。

【０１１１】救済の見込みがある場合にはステップＳ１
４において、後に説明する行置換（１）が実施される。
続いて、ステップＳ１５において、後に説明する列置換
（１）が行なわれる。

【０１１２】そして、一部の行および列置換が終了した
後に再び、ステップＳ１６においてバンクＢの不良情報
を読出して不良アドレスをカウントする。

【０１１３】続いて、ステップＳ１７において、後に説
明する行置換（２）が実施され、続いてステップＳ１８
において、後に説明する列置換（２）が行なわれる。さ
らに、ステップＳ１９において、後に説明する行列置換
が実施され、ステップＳ２０において、いままでに求め
られた置換すべきアドレスに対応するレジスタ内容が出
力される。そしてステップＳ２１において行列置換が終
了する。

【０１１４】図１８は、図１７に示したステップＳ１４
における行置換（１）の詳細な工程を示すフローチャー
トである。

【０１１５】図１８を参照して、まずステップＳ３１に
おいて行置換（１）が開始される。このときに読出され
る行の行アドレスｎは、ｎ＝０とされる。

【０１１６】次にステップＳ３２において、第ｎ行のア
ドレスカウンタ値（ＲＡｎ）の読出がされる。そして、
ステップＳ３３において、この行はスペア行を用いなけ
れば置換が不可能な行であるか否かが判断される。アド
レスカウンタ値ＲＡｎがスペア列の本数Ｓｃよりも多い
場合は、スペア行を使用しなければ行アドレスｎの不良
メモリセルすべてを救済することはできない。すなわ
ち、すべてのスペア列を使用してもこの行に含まれる不
良メモリセルを置換することは不可能である。

【０１１７】この場合、その行アドレスｎは救済解の１
つとなる。したがってその場合にはステップＳ３４に進
み、冗長置換コードレジスタ２３２へ行アドレスを格納
する。これで行アドレスｎの不良ビットは解消されるの
で、この行アドレスｎに対応する行アドレス不良ビット
カウンタの値をステップＳ３５においてクリアする。

【０１１８】次にステップＳ３６において、バンクＢの
その行、つまり行アドレスｎのすべての列に対して不良
でないことを示すデータ０を書込む。続いて、ステップ
Ｓ３７において、スペア行が１本使用されたことに伴い
スペア行の残りの本数を１本減らす。ステップＳ３８に
おいて、スペア行の数が不足するようであればステップ
Ｓ３９において救済不可となり終了される。スペア行の
数にまだ残りがあるようであればステップＳ４０に進み
次の行のアドレスを計算する。

【０１１９】一方、ステップＳ３３において、カウント
値がスペア列の本数を超えていない場合は、直接ステッ
プ４０に進み行アドレスがインクリメントされる。続い
てステップＳ４１において、行アドレスｎがバンクＡの
最大行を超えていなければ再びステップＳ３２に進み第
ｎ行のアドレスカウンタ値（ＲＡｎ）が読出される。一
方、ｎがバンクＡの最大行アドレスを超えた場合には、
行置換（１）はステップＳ４２において終了する。

【０１２０】図１９は、図１７におけるステップＳ１５
において行なわれる列置換（１）の詳細な工程を示すフ
ローチャートである。

【０１２１】図１９を参照して、まずステップＳ５１に
おいて列置換（１）が開始される。このときに読出され
る列の列アドレスｎは、ｎ＝０とされる。

【０１２２】次にステップＳ５２において、第ｎ列のア
ドレスカウンタ値（ＣＡｎ）の読出がされる。そして、
ステップＳ５３において、この列はスペア列を用いなけ
れば置換が不可能な列であるか否かが判断される。アド
レスカウンタ値ＣＡｎがスペア行の本数Ｓｒよりも多い
場合は、スペア列を使用しなければその列アドレスｎの
不良メモリセルすべてを救済することはできない。すな
わち、すべてのスペア行を使用してもこの列に含まれる
不良メモリセルを置換することは不可能である。

【０１２３】この場合、その列アドレスｎは救済解の１
つとなる。したがってその場合にはステップＳ５４に進
み、冗長置換コードレジスタ２３２へ列アドレスを格納
する。これで列アドレスｎの不良ビットは解消されるの
で、この列アドレスｎに対応する列アドレス不良ビット
カウンタの値をステップＳ５５においてクリアする。

【０１２４】次にステップＳ５６において、バンクＢの
その列、つまり列アドレスｎのすべての行に対して不良
でないことを示すデータ０を書込む。続いて、ステップ
Ｓ５７において、スペア列が１本使用されたことに伴い
スペア列の残りの本数を１本減らす。ステップＳ５８に
おいて、スペア列の数が不足するようであればステップ
Ｓ５９において救済不可となり終了される。スペア列の
数にまだ残りがあるようであればステップＳ６０に進み
次の列のアドレスを計算する。

【０１２５】一方、ステップＳ５３において、カウント
値がスペア行の本数を超えていない場合は、直接ステッ
プ６０に進み列アドレスがインクリメントされる。続い
てステップＳ６１において、列アドレスｎがバンクＡの
最大列を超えていなければ再びステップＳ５２に進み第
ｎ列のアドレスカウンタ値（ＲＡｎ）が読出される。一
方、ｎがバンクＡの最大列アドレスを超えた場合には、
列置換（１）はステップＳ６２において終了する。

【０１２６】図２０は、図１７におけるステップＳ１７
で実施される行置換（２）の詳細な工程を示すフローチ
ャートである。

【０１２７】図２０を参照して、まずステップＳ７１に
おいて行置換（２）が開始される。このときに読出され
る行のアドレスｎは、ｎ＝０とされる。

【０１２８】次にステップＳ７２において、第ｎ行のア
ドレスカウンタ値（ＲＡｎ）の読出がされる。そして、
ステップＳ７３において、この行は不良メモリセルを複
数含む行であるか否かが判断される。アドレスカウンタ
値ＲＡｎが１よりも多い場合は、スペア行を使用すれば
効率よく不良メモリセルを救済することができる。すな
わち、スペア行を１つ使用することでこの行に含まれる
複数の不良メモリセルを置換することができる。

【０１２９】この場合には、その行アドレスｎを救済解
の１つとする。したがって、その場合にはステップＳ７
４に進み、冗長置換コードレジスタ２３２へ行アドレス
ｎを格納する。これで行アドレスｎの不良ビットは解消
されるので、この行アドレスｎに対応する行アドレス不
良ビットカウンタの値をステップＳ７５においてクリア
する。

【０１３０】次にステップＳ７６において、バンクＢの
その行、つまり行アドレスｎのすべての列に対して不良
でないことを示すデータ０を書込む。続いて、ステップ
Ｓ７７において、スペア行が１本使用されたことに伴い
スペア行の残りの本数を１本減らす。ステップＳ７８に
おいて、スペア行の数が不足するようであればステップ
Ｓ７９において救済不可となり終了される。スペア行の
数にまだ残りがあるようであればステップＳ８０に進み
次の行のアドレスを計算する。

【０１３１】一方、ステップＳ７３において、カウント
値が１を超えていない場合は、スペア列で救済したほう
が効率がよい場合があるので、直接ステップ４０に進み
行アドレスがインクリメントされる。続いてステップＳ
８１において、行アドレスｎがバンクＡの最大行を超え
ていなければ再びステップＳ７２に進み第ｎ行のアドレ
スカウンタ値（ＲＡｎ）が読出される。一方、ｎがバン
クＡの最大行アドレスを超えた場合には、行置換（２）
はステップＳ８２において終了する。

【０１３２】図２１は、図１７におけるステップＳ１８
において実施される列置換（２）の詳細な工程を示すフ
ローチャートである。

【０１３３】図２１を参照して、まずステップＳ９１に
おいて列置換（１）が開始される。このときに読出され
る列のアドレスｎは、ｎ＝０とされる。

【０１３４】次にステップＳ９２において、第ｎ列のア
ドレスカウンタ値（ＣＡｎ）の読出がされる。そして、
ステップＳ９３において、この列は不良メモリセルを複
数含む列であるか否かが判断される。アドレスカウンタ
値ＣＡｎが１よりも多い場合は、スペア列を使用すれば
効率よく不良メモリセルを救済することができる。すな
わち、スペア列を１つ使用することでこの列に含まれる
複数の不良メモリセルを置換することができる。

【０１３５】この場合には、その列アドレスｎを救済解
の１つとする。したがって、その場合にはステップＳ９
４に進み、冗長置換コードレジスタ２３２へ列アドレス
ｎを格納する。これで列アドレスｎの不良ビットは解消
されるので、この列アドレスｎに対応する列アドレス不
良ビットカウンタの値をステップＳ９５においてクリア
する。

【０１３６】次にステップＳ９６において、バンクＢの
その列、つまり列アドレスｎのすべての行に対して不良
でないことを示すデータ０を書込む。続いて、ステップ
Ｓ９７において、スペア列が１本使用されたことに伴い
スペア列の残りの本数を１本減らす。ステップＳ９８に
おいて、スペア列の数が不足するようであればステップ
Ｓ９９において救済不可となり終了される。スペア列の
数にまだ残りがあるようであればステップＳ１００に進
み次の列のアドレスを計算する。

【０１３７】一方、ステップＳ９３において、カウント
値がスペア行の本数を超えていない場合は、直接ステッ
プ１００に進み列アドレスがインクリメントされる。続
いてステップＳ１０１において、列アドレスｎがバンク
Ａの最大列を超えていなければ再びステップＳ９２に進
み第ｎ列のアドレスカウンタ値（ＲＡｎ）が読出され
る。一方、ｎがバンクＡの最大列アドレスを超えた場合
には、列置換（２）はステップＳ１０２において終了す
る。

【０１３８】図２２は、図１７におけるステップＳ１９
において実施される行列置換の詳細な工程を示すフロー
チャートである。

【０１３９】図２２を参照して、ステップＳ１１１にお
いて、図１７におけるステップＳ１９の行列置換の開始
がされる。次にステップＳ１１２において、バンクＢを
読出して不良アドレスのカウントをする。図１７におけ
るステップＳ１７、Ｓ１８において、１行当り複数の不
良ビットを有する行や１列当り複数の不良ビットを有す
る列は既に置換の対象となっているため、ここではすべ
てのカウント値は１または０となるはずである。続い
て、ステップＳ１１３において、行アドレスカウンタで
カウント値が０でないもの（ｒｂ）の個数（ｈ）を算出
する。

【０１４０】続いて、ステップＳ１１４において、列ア
ドレスカウンタでカウント値が０でないもの（ｃｂ）の
個数（ｋ）を算出する。

【０１４１】続いてステップＳ１１５において、残って
いるスペアの行および列をすべて使用すればまだ置換が
終了していないビット不良を救済できるか否かが判断さ
れる。すなわち、残っているスペア行の数Ｓｒとスペア
列の数Ｓｃの和が（ｈ＋ｋ）／２よりも大きいか否かが
判断される。スペア行とスペア列の和の方が小さい場合
は、ステップＳ１１６に進み、救済不可の判定がされ終
了する。スペア行とスペア列の和の方が大きい場合には
この半導体装置は救済が可能であるので、ステップＳ１
１７に進む。

【０１４２】ステップＳ１１７では、ｒｂに対しアドレ
スが小さいものからＳｒ個を冗長置換コードレジスタ２
３２へ、その行アドレスを格納する。すなわち、その行
アドレスを格納する。すなわち、まずスペア行をすべて
使用して不良ビットを含む行をアドレスが小さいものか
ら順に置換する。

【０１４３】続いて、ステップＳ１１８において、冗長
置換コードレジスタ２３２に格納された行アドレスに対
応するバンクＢの行のすべてのメモリセルにデータ０を
書込む。

【０１４４】そして、ステップＳ１１９において、再び
バンクＢを読出して不良アドレスをカウントする。

【０１４５】続いてステップ１２０において、列アドレ
スカウンタでカウント値が０でないもの（ｃｂ）に対
し、冗長置換コードレジスタ２３２へその列アドレスを
格納する。そしてステップＳ１２１において、行、列置
換終了となる。

【０１４６】図１７〜図２２で示した動作を実施するメ
モリリペアアナライザは、汎用のハードウェア記述言語
等で表記でき、汎用論理合成ツール等の自動回路生成手
段によって回路図を生成することが可能である。このメ
モリリペアアナライザで求めた救済解は図１４に示した
冗長置換コードレジスタ２３２に転送される。このレジ
スタは、たとえばＳＲＡＭで構成されているものでもよ
く、外部より読出信号とクロック信号とを与えればレジ
スタ出力ピンより順次その内容を外部へ伝送する。外部
読取装置等でこれを読出せば、バンクＡの置換アドレス
情報が得られる。

【０１４７】以上説明したように、従来では外部装置を
使用して置換アドレス情報を算出させていたのをデバイ
ス内部に汎用リペアアナライザを搭載することで、冗長
救済コード算出に必要な冗長解析メモリや、不良解析メ
モリなどの装置が外部に必要がなくなり、安価な冗長解
析システムが構築できる。

【０１４８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１４９】

【発明の効果】請求項１〜２に記載の半導体装置は、メ
モリセルの不良アドレス情報を内部で保持が可能である
ので、外部試験装置の不良解析メモリ装置を簡素化する
ことができ、安価なテストシステムの構築が可能であ
る。

【０１５０】請求項３〜６に記載の半導体装置は、請求
項２に記載の半導体装置が奏する効果に加えて、第１の
バンクのテストを自己テスト回路によって実施しつつ、
かつ、その結果を第２のバンクに記録することができ
る。

【０１５１】請求項７に記載の半導体装置は、請求項２
に記載の半導体装置が奏する効果に加えて、メモリセル
の不良情報を対応するアドレスに保持するので、不良解
析が容易である。

【０１５２】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置が奏する効果に加えて、冗長救済コ
ード算出に必要な冗長解析メモリや、不良解析メモリな
どの装置が外部に必要がなくなり、さらに安価な冗長解
析システムが構築できる。

【０１５３】請求項９に記載の半導体装置のテスト方法
は、メモリセルの不良アドレス情報を内部で保持が可能
であるので、外部試験装置の不良解析メモリ装置を簡素
化することができ、安価なテストシステムの構築が可能
である。

【０１５４】請求項１０に記載の半導体装置のテスト方
法は、請求項９に記載の半導体装置のテスト方法が奏す
る効果に加えて、メモリセルの不良情報を対応するアド
レスに保持するので、不良解析が容易である。

【０１５５】請求項１１に記載の半導体装置のテスト方
法は、請求項１０に記載の半導体装置のテスト方法が奏
する効果に加えて、冗長救済コード算出に必要な冗長解
析メモリや、不良解析メモリなどの装置が外部に必要が
なくなり、さらに安価な冗長解析システムが構築でき
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。

【図２】 図１に示した書込制御回路３８の構成を示す
回路図である。

【図３】 図１に示したバンクセレクタ４０の構成を示
す回路図である。

【図４】 図１に示したデータ接続切換回路４２の構成
を示す回路図である。

【図５】 図１に示したＢＩＳＴ回路３６の構成を示す
ブロック図である。

【図６】 図５における制御信号発生器８４の概略構成
を示すブロック図である。

【図７】 図５におけるアドレス発生器８６の概略構成
を示すブロック図である。

【図８】 図５におけるＢＡＣＴ生成回路８２の構成を
示す回路図である。

【図９】 図５におけるデータ発生器８８の構成を示す
ブロック図である。

【図１０】 実施の形態１における半導体装置のテスト
フローを説明するためのフローチャートである。

【図１１】 図１０に示したステップＳ３においてＢＩ
ＳＴ回路がバンクＡにデータを書込む説明をするための
動作波形図である。

【図１２】 バンクＡからデータを読出して、テスト結
果をバンクＢに書込む動作を説明するための動作波形図
である。

【図１３】 実施の形態２における半導体装置２１０の
構成を示すブロック図である。

【図１４】 図１３におけるテスト演算回路２１２の概
略構成を示すブロック図である。

【図１５】 図１４における不良アドレス判定器２２０
の構成を示す回路図である。

【図１６】 図１４に示した行アドレス不良ビットカウ
ンタ２２２および列アドレス不良ビットカウンタ２２６
が不良ビット数を格納するまでの一連の動作を説明する
ための動作波形図である。

【図１７】 置換アドレス情報を算出する過程のフロー
を説明するためのフローチャートである。

【図１８】 図１７に示したステップＳ１４における行
置換（１）の詳細な工程を示すフローチャートである。

【図１９】 図１７におけるステップＳ１５において行
なわれる列置換（１）の詳細な工程を示すフローチャー
トである。

【図２０】 図１７におけるステップＳ１７で実施され
る行置換（２）の詳細な工程を示すフローチャートであ
る。

【図２１】 図１７におけるステップＳ１８において実
施される列置換（２）の詳細な工程を示すフローチャー
トである。

【図２２】 図１７におけるステップＳ１９において実
施される行列置換の詳細な工程を示すフローチャートで
ある。

【図２３】 従来のＢＩＳＴを内蔵する半導体装置２６
０の構成例を示すブロック図である。

【図２４】 図２３に示したＢＩＳＴ回路２６２の構成
を示すブロック図である。

【図２５】 ビット不良に関する最適解を算出するため
の従来のメモリテスタの構成を説明するための図であ
る。

【符号の説明】

１，２１０ 半導体装置、２ａ，２ｂ メモリアレイ、
４ａ，４ｂ ロウデコーダ、６ａ，６ｂ コラムデコー
ダ、８ａ、８ｂ スペアロウ、１０ａ，１０ｂスペアロ
ウデコーダ、１２ａ，１２ｂ スペアコラム、１４ａ，
１４ｂ スペアコラムデコーダ、２０〜３０ 入力バッ
ファ、３２ 出力バッファ、３６ ＢＩＳＴ回路、３８
書込制御回路、４０ バンクセレクタ、４２ データ
接続切換回路、５２，５４，６０，７２，２４６，２５
６，２５８ インバータ、５６，５８，６６，６８，７
４，７６，７８ ＮチャネルＭＯＳトランジスタ、６
２，６４ ＰチャネルＭＯＳトランジスタ、８２ ＢＡ
ＣＴ生成回路、８４ 制御信号発生器、８６ アドレス
発生器、８８ データ発生器、９０ データ比較器、２
１２ テスト演算回路、２１４ 置換情報演算回路、２
２０ 不良アドレス判定器、２２２ 行アドレス不良カ
ウンタ、２２４，２２８ カウンタセレクタ、２２６
列アドレス不良カウンタ、２３０ メモリリペアアナラ
イザ、２３２冗長置換コードレジスタ、２４２，２５２
ラッチ、２４４，２５４，２５７ＮＡＮＤ回路、２５
９ パルス発生回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 与えられたデータを保持する記憶動作を
   行なう第１および第２のメモリ領域を備え、 各前記第１および第２のメモリ領域は、 行列状に配列された複数の正規メモリセルと、 前記複数の正規メモリセル中の不良メモリセルを含む正
   規行と置換をするためのスペア行と、 前記複数の正規メモリセル中の不良メモリセルを含む正
   規列と置換をするためのスペア列とを含み、 指定された動作モードに応じて前記第１および第２のメ
   モリ領域の動作を制御するメモリ制御回路をさらに備
   え、 前記メモリ制御回路は、 前記動作モードが通常モードであるときは非活性化さ
   れ、前記動作モードがテストモードであるときは前記第
   １のメモリ領域に書込むテストデータの発生を行ない、
   前記書込み後に保持されたデータを読出して読出し値と
   期待値との比較結果を求めて良否判定を実施する自己テ
   スト回路と、 前記通常モードにおいては与えられたデータを保持させ
   るため前記第１および第２のメモリ領域に伝達し、前記
   テストモードにおいては前記テストデータを前記第１の
   メモリ領域に伝達し、かつ、前記比較結果を解析用デー
   タとして保持させるため前記第２のメモリ領域に転送す
   るデータ転送回路とを含む、半導体装置。
2. 【請求項２】 前記第１のメモリ領域は、 第１のメモリバンクを含み、 前記第２のメモリ領域は、 前記通常モードにおいては前記第１のメモリバンクと独
   立に前記記憶動作を行なう第２のメモリバンクを含む、
   請求項１に記載の半導体装置。
3. 【請求項３】 前記データ転送回路は、 前記通常モードにおいては、内部ノードに与えられる入
   力データを前記第２のメモリバンクに伝達し、前記テス
   トモードにおいては、前記比較結果を前記第２のメモリ
   バンクに伝達する入力切換回路を有する、請求項２に記
   載の半導体装置。
4. 【請求項４】 前記入力切換回路は、 前記通常モードにおいて導通して、前記記憶動作をする
   ために内部ノードに与えられる入力データを前記第２の
   メモリバンクに伝達する第１のスイッチ回路と、 前記テストモードにおいて導通して前記比較結果を前記
   第２のメモリバンクに伝達する第２のスイッチ回路とを
   有する、請求項３に記載の半導体装置。
5. 【請求項５】 前記メモリ制御回路は、 前記通常モードにおいては、前記記憶動作をするために
   前記第１、第２のメモリバンクのうちのいずれか一つを
   活性化し、前記テストモードにおいては、前記第１、第
   ２のメモリバンクを同時に活性化させるバンク選択回路
   をさらに含む、請求項２に記載の半導体装置。
6. 【請求項６】 前記メモリ制御回路は、 前記テストモードにおいて、前記第１のメモリバンクを
   読出モードに設定すると、前記第２のメモリバンクを書
   込モードに設定する書込制御回路をさらに含む、請求項
   ２に記載の半導体装置。
7. 【請求項７】 前記メモリ制御回路は、前記テストモー
   ドにおいて、前記第１のメモリバンクが含む複数のメモ
   リセルのテスト結果をそれぞれ対応する前記第２のメモ
   リバンクのアドレスに転送する、請求項２に記載の半導
   体装置。
8. 【請求項８】 前記メモリ制御回路は、 前記第２のメモリバンクに保存された前記テスト結果を
   読出して、置換すべき正規行のアドレスおよび正規列の
   アドレスを求める演算回路をさらに含み、 前記演算回路は、 前記第１のメモリバンクの各正規行にそれぞれ含まれて
   いる不良メモリセルの数をカウントする行アドレス不良
   ビットカウンタと、 前記第１のメモリバンクの各正規列にそれぞれ含まれて
   いる不良メモリセルの数をカウントする列アドレス不良
   ビットカウンタと、 前記行アドレス不良ビットカウンタおよび前記列アドレ
   ス不良ビットカウンタのカウント値と前記第２のメモリ
   バンクに保持されているテスト結果とから前記置換行お
   よび置換列に対応する置換行アドレスおよび置換列アド
   レスを求めるメモリリペアアナライザとを有する、請求
   項７に記載の半導体装置。
9. 【請求項９】 第１および第２のメモリバンクと自己テ
   スト回路とデータ転送回路とを備える半導体装置のテス
   ト方法であって、 前記第２のメモリバンクのテストを予め実施し、前記第
   ２のメモリバンクに含まれる不良メモリセルの救済を完
   了するステップと、 前記自己テスト回路を用いて前記第１のメモリバンクの
   テストを実施し、前記テスト結果を前記データ転送回路
   を経由して前記第２のメモリバンクに書込む書込ステッ
   プと、 前記第２のメモリバンクに書込まれた前記テスト結果を
   読出して、スペア行およびスペア列に置換する置換行ア
   ドレスおよび置換列アドレスを求める解析ステップとを
   備える、半導体装置のテスト方法。
10. 【請求項１０】 前記書込ステップは、 前記第１のメモリバンクに含まれる複数のメモリセルの
    テスト結果をそれぞれ前記第２のメモリバンクの対応す
    るアドレスに格納するステップを含む、請求項９に記載
    の半導体装置のテスト方法。
11. 【請求項１１】 前記解析ステップは、 前記第２のメモリバンクが保持するテスト結果から前記
    第１のメモリバンクの各正規行および各正規列にそれぞ
    れ含まれている不良メモリセルの数を各正規行および各
    正規列に対応する行カウント値および列カウント値とし
    て求めるカウントステップと、 前記行カウント値が所定数を超えると行カウント値をク
    リアし対応する正規行のアドレスを置換行アドレスとし
    て保持し、前記第２のメモリバンク中の対応するテスト
    結果をクリアする行優先置換ステップと、 前記列カウント値が所定数を超えると列カウント値をク
    リアし対応する正規列のアドレスを置換列アドレスとし
    て保持し、前記第２のメモリバンク中の対応するテスト
    結果をクリアする列優先置換ステップと、 前記行優先置換ステップおよび前記列優先置換ステップ
    の終了後に前記第２のメモリバンクが保持するテスト結
    果に基づいて不良メモリセルを第１群と第２群とに分け
    て前記第１群の不良メモリセルの行アドレスを置換行ア
    ドレスとして保持し、前記第２群の不良メモリセルの列
    アドレスを置換列アドレスとして保持する行列置換ステ
    ップとを含む、請求項１０に記載の半導体装置のテスト
    方法。