DE10120668A1

DE10120668A1 - Verfahren zum Testen der Datenaustausch-Funktionsfähigkeit eines Speichers

Info

Publication number: DE10120668A1
Application number: DE10120668A
Authority: DE
Inventors: Ewald Michael
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2002-11-07
Also published as: US20030005373A1; US7149939B2

Abstract

Verfahren zum Testen der Funktionsfähigkeit eines Speichers (1), der mit einer hohen Arbeitstaktfrequenz arbeitet, wobei das Verfahren die folgenden Schritte aufweist, nämlich Generieren von Testdaten, Kopieren der generierten Testdaten mit der hohen Arbeitstaktfrequenz, Vergleichen der kopierten Testdaten mit den generierten Testdaten, Erzeugen eines Funktionsfähigkeits-Anzeigesignals zur Anzeige der Funktionsfähigkeit des Speichers (1), wenn die kopierten Testdaten mit den generierten Testdaten identisch sind.

Description

Die Erfindung betrifft ein Verfahren zum Testen der Datenaus tausch-Funktionsfähigkeit eines synchronen Speichers, der mit einer hohen Arbeitstaktfrequenz arbeitet.

Das funktionale Testen von Hochleistungs-Speicherbausteinen erfordert für die Produktion dieser Speicherbausteine ent sprechende Testsysteme. Fig. 1 zeigt eine Testanordnung nach dem Stand der Technik. Ein externes Testgerät ist über einen Steuerbus, einen Datenbus und einen Adreßbus an einen integ rierten Speicherbaustein angeschlossen und testet dessen Funktionsfähigkeit.

Das externe Testgerät adressiert die zu testenden Speicher zellen innerhalb der integrierten Speicherschaltung und legt an die adressierten Speicherzellen über den Datenbus gene rierte Testmuster an. Über den Steuerbus werden Steuersignale zur Ansteuerung des integrierten Speicherbausteins von dem Testgerät an den integrierten Speicherbaustein übertragen, wie beispielsweise Lese- und Schreibbefehle. Die in die Spei cherzellen eingeschriebenen Testdaten werden anschließend ü ber dem Datenbus wieder ausgelesen und in dem Testgerät mit den ursprünglich generierten Testdaten zur Überprüfung der Funktionsfähigkeit der in der integrierten Speicherschaltung enthaltenen Speicherzellen verglichen und ausgewertet. Je hö her die Anforderungen an die integrierten Speicherschaltungen werden, desto höher ist auch der Anspruch und die Leistungs fähigkeit des externen Testgeräts zum Testen des Speicherbau steins. In vielen Fällen sind bis zum Zeitpunkt des Produkti onsbeginns zur Herstellung der Speicherbausteine noch keine Testgeräte zur Verfügung, die den erforderlichen Leistungsum fang aufweisen.

Es wurden daher integrierte Speicherbausteine entwickelt, die eine eingebaute Selbsttestfunktion zur Entlastung des exter nen Testgeräts aufweisen. Fig. 2 zeigt einen Speicherbaustein mit integrierter Selbsttestfunktion BIST (BIST: Built-In Self-Test) nach dem Stand der Technik. Dabei ist die integ rierte Selbsttestschaltung über den Steuerbus, den Datenbus und den Adreßbus ebenfalls mit dem externen Testgerät verbun den. Der Adreßbus ist ferner mit einem Adreßdecoder zur Ad ressierung der in dem Speicherzellenfeld enthaltenen Spei cherfeld verbunden, während der Datenbus zusätzlich an eine Datenein-/-ausgabeverwaltung angeschlossen ist, die die Sig nalanpassung durchführt.

Fig. 3 zeigt schematisch, wie der in Fig. 2 dargestellte in tegrierte Speicherbaustein nach dem Stand der Technik getes tet wird. In einem Testbetriebsmodus wird entschieden, ob es sich um einen Test der Funktionalität der Speicherzellen in nerhalb des Speicherzellenfeldes handelt oder um einen Test der Datenaustausch-Funktionsfähigkeit des gesamten integrier ten Speicherbausteins. Der Test der Funktionalität des Spei cherzellenfeldes erfolgt unter der Steuerung der eingebauten Selbsttestschaltung, die die Adressen von zu adressierenden Speicherzellen innerhalb des Speicherzellenfeldes generiert und über den Adreßbus an den Adreßdecoder anlegt. Darüber hinaus generiert die interne Selbsttestschaltung Testdaten muster, die über den internen Datenbus und die Dateneingabe- /-ausgabeschaltung in die adressierten Speicherzellen des Speicherzellenfeldes eingeschrieben werden. Anschließend wer den die Daten aus den adressierten Speicherzellen ausgelesen und durch die integrierte Selbsttestschaltung mit den gene rierten Testdatenmustern zur Auswertung der Funktionsfähig keit des Speicherzellenfeldes ausgewertet. Die integrierte Selbsttestschaltung BIST informiert anschließend das externe Testgerät über die Funktionsfähigkeit des Speicherzellenfel des.

Es wird in einem weiteren Testbetriebsmodus die Datenaus tausch-Funktionsfähigkeit des gesamten integrierten Speicher bausteins getestet, wobei dies durch das externe Testgerät erfolgt. Dabei wird die Kommunikation des integrierten Spei cherbausteins mit einem externen Schaltkreis getestet. Bei spielsweise wird getestet, ob die Signalanschlüsse und die Treiberschaltungen des integrierten Speicherbausteins funkti onsfähig sind und ob der Speicherbaustein in der Lage ist, mit äußeren Schaltungen zu kommunizieren. Der Test der Daten austausch-Funktionsfähigkeit des Speicherbausteins erfolgt dabei unter Steuerung des externen Testgeräts. Da moderne Speicherbausteine mit immer höheren Arbeitstaktfrequenzen ar beiten, muß die Datenaustausch-Funktionsfähigkeit des integ rierten Speicherbausteins durch das externe Testgerät eben falls mit einer sehr hohen Datentransferrate durchgeführt werden. Die Anforderungen an das externe Testgerät zum Test der Datenaustausch-Funktionsfähigkeit des Hochleistungs- Speicherbausteins sind daher ebenfalls sehr hoch, so dass entsprechend komplexe, teure externe Testgeräte eingesetzt werden müssen. Zum Teil stehen derartige hochkomplexe Testge räte zum Testen von Hochleistungs-Speicherbausteinen zum Test der Datenaustausch-Funktionsfähigkeit des Speicherbausteins bei neuen Entwicklungen nicht zur Verfügung.

Es ist daher die Aufgabe, ein Verfahren zum Testen des integ rierten Speicherbausteins zu schaffen, bei dem die Datenaus tausch-Funktionsfähigkeit des Speicherbausteins mit einem herkömmliches Testgerät, das mit einer relativ niedrigen Ar beitstaktfrequenz arbeitet, zuverlässig getestet werden kann und einen integrierten synchronen Speicher zu schaffen, der mit einem herkömmlichen Testgerät zuverlässig testbar ist.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den in Patentanspruch 1 angegebenen Merkmalen sowie durch ei nen integrierten synchronen Speicher mit den im Patentan spruch 10 angegebenen Merkmalen gelöst.

Die Erfindung schafft ein Verfahren zum Testen der Datenaus tausch-Funktionsfähigkeit eines Speichers, der mit einer ho hen Arbeitstaktfrequenz arbeitet, wobei das Verfahren die folgenden Schritte umfaßt, nämlich Generieren von Testdaten, Kopieren der Testdaten mit der hohen Arbeitstaktfrequenz, Vergleichen der kopierten Testdaten mit den generierten Test daten, Erzeugen eines Funktionsfähigkeits-Anzeigesignals zur Anzeige der Datenaustausch-Funktionsfähigkeit des Speichers, wenn die kopierten Testdaten mit den generierten Testdaten identisch sind.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden erste Testdaten durch einen Testdatengene rator innerhalb eines externen Testgeräts generiert und mit einer niedrigen Taktfrequenz in mindestens einen Referenz speicher eingeschrieben,
wobei die in den Referenzspeicher eingeschriebenen ersten Testdaten mit der hohen Arbeitstaktfrequenz in mindestens ei nen zu dem Referenzspeicher zugehörigen zu testenden Speicher kopiert werden, und
wobei die kopierten ersten Testdaten aus dem zu testenden Speicher mit der niedrigen Taktfrequenz durch das externe Testgerät ausgelesen werden, und
wobei die generierten ersten Testdaten mit den aus dem zu testenden Speicher ausgelesenen, kopierten ersten Testdaten durch das externe Testgerät verglichen werden.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden zweite Testdaten durch den Testdatengenera tor innerhalb des externen Testgeräts generiert und mit der niedrigen Taktfrequenz in mindestens einen zu testenden Spei cher eingeschrieben, wobei die in dem zu testenden Speicher eingeschriebenen zweiten Testdaten in mindestens einen zuge hörigen Referenzspeicher mit der hohen Arbeitstaktfrequenz kopiert werden, wobei die kopierten zweiten Testdaten aus dem Referenzspei cher mit der niedrigen Taktfrequenz durch das externe Testge rät ausgelesen werden, und wobei die generierten zweiten Testdaten mit den aus dem Refe renzspeicher ausgelesenen, kopierten zweiten Testdaten durch das externe Testgerät verglichen werden.

Bei einer besonders bevorzugten Ausführungsform des erfin dungsgemäßen Verfahrens wird das Funktionsanzeigesignal zur Anzeige der Datenaustausch-Funktionsfähigkeit des zu testen den Speichers erzeugt, wenn die generierten ersten Testdaten mit den aus dem zu testenden Speicher ausgelesenen, von dem zu testenden Speicher kopierten ersten Testdaten identisch sind und die generierten zweiten Testdaten mit den aus dem Referenzspeicher ausgelesenen, aus dem Referenzspeicher ko pierten zweiten Testdaten identisch sind.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Ver fahrens werden die Testdaten durch einen internen Testdaten generator innerhalb eines Referenzspeichers generiert,
wobei die generierten Testdaten von dem Referenzspeicher mit der hohen Arbeitstaktfrequenz in mindestens einen zugehörigen zu testenden Speicher kopiert werden, und wobei
die in dem zu testenden Speicher kopierten Testdaten mit der hohen Arbeitstaktfrequenz in den Referenzspeicher zurückko piert werden,
wobei die durch den Testdatengenerator generierten Testdaten mit den zurückkopierten Testdaten durch eine Vergleichsschal tung innerhalb des Referenzspeichers verglichen werden.

Dabei gibt die Vergleichsschaltung innerhalb des Referenz speichers vorzugsweise ein Funktionsanzeigesignal zur Anzeige der Datenaustausch-Funktionsfähigkeit des zu testenden Spei chers an ein externes Testgerät ab, wenn die generierten Testdaten und die zurückkopierten Testdaten identisch sind.

Bei einer weiteren Ausführungsform des erfindungsgemäßen Ver fahrens werden die Testdaten durch einen internen Testdaten generator innerhalb des zu testenden integrierten Speicher generiert,
wobei die generierten Testdaten mit der hohen Arbeitstaktfre quenz in einen ersten Speicherbereich des zu testenden Spei chers kopiert werden,
wobei die kopierten Testdaten mit der hohen Arbeitstaktfre quenz aus dem ersten Speicherbereich des zu testenden Spei chers in einen zweiten Speicherbereich des zu testenden Spei chers kopiert werden, und
wobei die in dem zweiten Speicherbereich kopierten Testdaten ausgelesen und mit den generierten Testdaten durch eine Ver gleichsschaltung innerhalb des zu testenden Speichers vergli chen werden.

Dabei gibt die Vergleichsschaltung innerhalb der zu testenden Schaltung vorzugsweise ein Funktionsanzeigesignal zur Anzeige der Datenaustausch-Funktionsfähigkeit des zu testenden Spei chers an ein externes Testgerät ab, wenn die generierten Testdaten mit den aus dem zweiten Speicherbereich ausgelese nen, kopierten Testdaten identisch sind.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Testdaten vorzugsweise mit einstellba ren Verzögerungszeiten verzögert.

Die Erfindung schafft ferner einen integrierten synchronen Speicher mit einer Vielzahl von adressierbaren Speicherzel len, der an einen externen Schaltkreis anschließbar ist, mit einer ersten Selbsttestschaltung zum Testen der Funktionsfä higkeit der adressierbaren Speicherzellen und mit einer zweiten Selbsttestschaltung zum Testen der Funktionsfä higkeit des hochfrequenten Datenaustausches der adressierba ren Speicherzellen mit dem externen Schaltkreis.

Im weiteren werden bevorzugte Ausführungsformen des erfin dungsgemäßen Verfahrens zum Testen der Austauschfunktionsfä higkeit eines Speichers sowie des erfindungsgemäßen integ rierten synchronen Speichers unter Bezugnahme auf die beige fügten Figuren zur Erläuterung erfindungswesentlicher Merkma le beschrieben.

Es zeigen:

Fig. 1 eine Testanordnung nach dem Stand der Technik;

Fig. 2 einen integrierten Speicherbaustein mit eingebauter Selbsttestschaltung zum Testen der Funktionsfähigkeit adres sierbarer Speicherzellen nach dem Stand der Technik;

Fig. 3 ein Ablaufdiagramm zur Erläuterung eines Testvorgangs nach dem Stand der Technik;

Fig. 4 ein weiteres Ablaufdiagramm zur Erläuterung eines Testvorgangs zum Testens eines Speicherzellenfeldes nach dem Stand der Technik;

Fig. 5 ein Blockdiagramm zur Erläuterung einer ersten Ausfüh rungsform des erfindungsgemäßen Testverfahrens;

Fig. 6 ein Blockdiagramm einer erweiterten Testanordnung zur Erläuterung der ersten Ausführungsform des erfindungsgemäßen Testverfahrens;

Fig. 7 ein Ablaufdiagramm einer ersten Ausführungsform des erfindungsgemäßen Verfahrens zum Testen der Datenaustausch- Funktionsfähigkeit eines Speichers;

Fig. 8a bis 8c Signal-Zeitablaufdiagramme zur Erläuterung des Testens von Set-up-Zeiten;

Fig. 9a bis 9c Zeitablaufdiagramme zur Erläuterung des Tes tens von Hold-Zeiten;

Fig. 10 ein Blockschaltbild einer bevorzugten Ausführungsform eines erfindungsgemäßen synchronen Speichers mit Selbsttest fähigkeit;

Fig. 11 ein Ablaufdiagramm einer zweiten Ausführungsform des erfindungsgemäßen Testverfahrens;

Fig. 12 eine weitere Ausführungsform des erfindungsgemäßen integrierten Speichers mit Selbsttestfunktion;

Fig. 13 ein Ablaufdiagramm einer dritten Ausführungsform des erfindungsgemäßen Verfahrens zum Testen der Datenaustausch- Funktionsfähigkeit eines Speichers.

Fig. 5 zeigt eine Testanordnung gemäß der Erfindung. Ein zu testender Speicher 1 ist über einen Adreßbus 2, einen Daten bus 3 und einen Steuerbus 4 mit einem externen Testgerät 5 verbunden. An dem Adreßbus 2, dem Datenbus 3 und dem Steuer bus 4 ist zusätzlich ein Referenzspeicher angeschlossen. Der Referenzspeicher 6 ist mit dem zu testenden Speicher 1 schal tungstechnisch identisch. Die Funktionsfähigkeit des Refe renzspeichers 6, d. h. die Funktionsfähigkeit der darin ent haltenen Speicherzellen und die Datenaustausch-Funktions fähigkeit des Referenzspeichers 6 ist sichergestellt, bei spielsweise durch den vorangehenden Testvorgang. Der zu tes tende Speicher 1 und der Referenzspeicher 6 sind Hoch leistungs-Speicherbausteine, die mit einer sehr hohen Ar beitstaktfrequenz arbeiten. Bei dem Testgerät 5 handelt es sich um ein herkömmliches Testgerät, das mit einer relativ niedrigen Taktfrequenz arbeitet.

Zum Testen der Datenaustausch-Funktionsfähigkeit des zu tes tenden Speichers 1 geht man bei der Testanordnung 5 wie folgt vor. Zunächst werden erste Testdaten durch einen Testdatengenerator innerhalb des Testgeräts 5 generiert und von dem Testgerät 5 über den Datenbus 3 mit einer niedrigen Daten transferrate bzw. Taktfrequenz in Speicherzellen des Refe renzspeichers 6 eingeschrieben, die über den Adreßbus 2 durch das Testgerät 5 adressiert werden. Hierzu gibt das Testgerät 5 über den Steuerbus 4 einen Schreibbefehl an den Referenz speicher 6 ab.

Anschließend wird der Referenzspeicher 6 durch das externe Testgerät 5 über den Steuerbus 4 in einen Lesebetriebsmodus geschaltet, und der zu testende Speicher 1 wird in einen Schreibbetriebsmodus geschaltet. Anschließend werden die ers ten Testdaten der hohen Arbeitstaktfrequenz, mit der sowohl der Referenzspeicher 6 als auch der zu testende Hoch leistungs-Speicherbaustein 1 arbeitet, über den Datenbus 3 von dem Speicherzellenfeld des Referenzspeichers 6 in das Speicherzellenfeld des zu testenden Speicherbausteins 1 ko piert. Die Daten werden beispielsweise mit einer Datenüber tragungsrate von beispielsweise 500 MHz kopiert.

In einem weiteren Schritt wird der zu testende Speicherbau stein 1 durch das externe Testgerät 5 in einen Lesebetriebs modus geschaltet und der Referenzspeicher 6 in einen Standby- Betriebsmodus. Die in den zu testenden Speicher 1 kopierten ersten Testdaten werden aus dem Speicherbaustein 1 mit einer niedrigen Taktfrequenz durch das externe Testgerät 5 ausgele sen und anschließend mit den ursprünglich generierten ersten Testdaten in dem externen Testgerät 5 verglichen. Falls die ursprünglich generierten Testdaten die aus der zu testenden Speicherschaltung ausgelesenen Testdaten voneinander abwei chen, erkennt das Testgerät 5, dass der zu testende Speicher baustein 1 fehlerhaft ist.

Falls umgekehrt die ursprünglich generierten ersten Testdaten mit den ausgelesenen Testdaten identisch sind, erfolgt ein weiterer Kopiervorgang. Hierzu werden neue Testdaten bzw. zweite Testdaten durch den Testdatengenerator innerhalb des externen Testgeräts 5 generiert und mit der niedrigen Takt frequenz in den zu testenden Speicherbaustein 1 eingeschrie ben. Der zu testende Speicherbaustein 1 wird anschließend in einen Lesebetriebsmodus durch das Testgerät 5 geschaltet, und die eingeschriebenen zweiten Testdaten werden in den zugehö rigen Referenzspeicher 6 mit der hohen Arbeitstaktfrequenz kopiert. Anschließend wird der Referenzspeicher durch das Testgerät 5 über den Steuerbus 4 in einen Lesebetriebsmodus geschaltet und der zu testende Speicherbaustein 1 in einen Standby-Betriebsmodus. Die kopierten zweiten Testdaten werden aus dem Referenzspeicher 6 mit der niedrigen Taktfrequenz durch das externe Testgerät 5 ausgelesen, und die ursprüng lich generierten zweiten Testdaten werden mit den aus dem Re ferenzspeicher 6 ausgelesenen kopierten zweiten Testdaten durch das externe Testgerät 5 verglichen. Falls die ursprüng lich generierten zweiten Testdaten mit den kopierten zweiten Testdaten identisch sind, erkennt das Testgerät 5, dass der zu testende Speicherbaustein fehlerfrei funktioniert. Falls die ursprünglich generierten zweiten Testdaten mit den ko pierten zweiten Testdaten nicht identisch sind, erkennt das Testgerät, dass der zu testende Speicherbaustein 1 fehlerhaft ist.

Bei der beschriebenen Vorgehensweise erfolgen zwei Kopiervor gänge von Testdaten mit der hohen Arbeitstaktfrequenz des zu testenden Speicherbausteins 1, nämlich einmal von dem Refe renzspeicher 6 zu dem Speicherbaustein 1 und ein Kopiervor gang von Testdaten aus dem Speicherbaustein 1 zu dem Refe renzspeicher 6. Werden beide Kopiervorgänge erfolgreich abge schlossen, so dass die generierten Testdaten mit den kopier ten Testdaten identisch sind, bedeutet dies, dass der zu tes tende Speicherbaustein 1 funktionsfähig ist.

Dabei stellt das erfindungsgemäße Verfahren sicher, dass der derart getestete Speicherbaustein 1 sowohl hinsichtlich der Funktionalität der darin enthaltenen Speicherzellen als auch hinsichtlich einer Datenaustauschfähigkeit voll funktionsfähig ist. Durch die erfindungsgemäße Testanordnung wird die Datenaustausch-Funktionsfähigkeit des zu testenden Speicher bausteins 1 durch die Kopiervorgänge bei hoher Arbeitstakt frequenz mitgetestet, ohne dass die Datenaustausch- Funktionsfähigkeit in separaten weiteren Testschritten nach erfolgtem Test des Speicherzellenfeldes erfolgen muß. Hier durch wird der Testvorgang erheblich beschleunigt und somit die Testkosten abgesenkt.

Fig. 6 zeigt eine weitere Testanordnung gemäß der Erfindung, bei dem mehrere zu testende Speicherbausteine einem Referenz speicher 6 zugeordnet sind. Die in Fig. 6 gezeigte erfin dungsgemäße Testanordnung bietet den Vorteil, dass mehrere Speicherbausteine 1 gleichzeitig getestet werden können, wo durch die Testzeiten weiter reduziert werden können. Dabei bestehen zwei Möglichkeiten.

Bei der ersten Möglichkeit wird jeder zu testende Speicher baustein 1-1 bis 1-N, die einem Referenzspeicher 6 zugeordnet sind, nacheinander durch zwei hintereinanderfolgende Testda ten-Kopiervorgänge und deren Auswertung auf ihre Funktionsfä higkeit hin geprüft.

Bei einer alternativen Möglichkeit werden die Testdaten von dem Referenzspeicher 6 zu dem ersten zu testenden Speicher baustein 1-1 und von diesem zu weiteren zu testenden Baustei nen 1-2, 1-3, . . ., 1-N kopiert und anschließend durch das Testgerät 5 ausgewertet. Erkennt das Testgerät 5 eine Abwei chung zwischen den ursprünglich generierten Testdaten und den mehrfach kopierten Testdaten, erkennt das Testgerät 5, dass einer der zu testenden Speicherbausteine defekt ist. Sind nach dem mehrfachen Kopiervorgang die ursprünglich generier ten Testdaten mit den kopierten Testdaten identisch, erfolgt der Kopiervorgang in umgekehrter Reihenfolge von einem zu testenden Speichervorgang 1-N zu einem Speicherbaustein 1-N-1 . . . und schließlich zu dem Referenzspeicher 6. Sind auch nach diesem mehrfachen zweiten Kopiervorgang die ursprünglich generierten zweiten Testdaten mit den kopierten zweiten Testda ten identisch, erkennt das externe Testgerät 5, dass alle Speicherbausteine 1-1 bis 1-N, die diesem Referenzspeicher 6 zugeordnet sind, funktionsfähig sind. Die in Fig. 6 gezeigte Testanordnung kann bei einer weiteren Ausführungsform erwei tert werden, indem man mehrere Referenzspeicher 6 mit zugehö rigen zu testenden Speicherbausteinen vorsieht. Beispielswei se kann man an das Testgerät 5 acht Referenzspeicher 6 mit jeweils acht zugeordneten zu testenden Speicherbausteinen 1 vorsehen, so dass man 64 Speicherbausteine 1 in einer Test stufe gleichzeitig testen kann.

Fig. 7 zeigt ein Ablaufdiagramm einer ersten Ausführungsform des erfindungsgemäßen Verfahrens.

Im Schritt S1 werden Testdaten durch das externe Testgerät 6 generiert und mit einer niedrigen Taktfrequenz des Testgeräts 5 in das Speicherzellenfeld des Referenzspeichers 6 über den Datenbus 3 eingeschrieben.

In Schritt S2 wird der Referenzspeicher 6 durch das externe Testgerät in einen Lesebetriebsmodus und der zu testende Speicherbaustein 1 in einen Schreibbetriebsmodus geschaltet.

In einem Schritt S3 werden die in den Referenzspeicher 6 ein geschriebenen ersten Testdaten über den Datenbus mit der ho hen Arbeitstaktfrequenz von beispielsweise 500 MHz in das Speicherzellenfeld des zu testenden Speicherbausteins 1 über tragen bzw. kopiert.

In einem Schritt S4 wird der zu testende Speicherbaustein 1 in einen Lesebetriebsmodus geschaltet und der zugehörige Re ferenzspeicher 6 in einen Standby-Betriebsmodus.

Im Schritt S5 werden die kopierten ersten Testdaten aus dem Speicherbaustein 1 mit der niedrigen Taktfrequenz durch das Testgerät 5 ausgelesen.

Anschließend erfolgt in einem Schritt S6 ein Datenvergleich der ursprünglich generierten ersten Testdaten und der ausge lesenen Daten, wobei bei einer Datenabweichung durch das Testgerät 5 erkannt wird, dass der Speicherbaustein 1 defekt ist.

Falls im umgekehrten Falle der erste Kopiervorgang erfolg reich abgeschlossen wurde, werden in einem Schritt S7 neue Testdaten von dem Testgerät 5 in den Speicherbaustein 1 ein geschrieben.

Anschließend wird in einem Schritt S8 der zu testende Spei cherbaustein 1 in einen Lesebetriebsmodus versetzt und der Referenzspeicher 6 durch das Testgerät in einen Schreibbe triebsmodus geschaltet.

In einem Schritt S9 werden die in den Speicherbaustein 1 ein geschriebenen zweiten Testdaten aus diesem mit der hohen Ar beitstaktfrequenz und somit mit einer hohen Performance in den Referenzspeicher 6 kopiert.

In einem Schritt S10 wird anschließend der Referenzspeicher 6 in einen Lesebetriebsmodus und der zu testende Speicherbau stein 1 in einen Standby-Betriebsmodus durch das Testgerät 5 geschaltet.

Die kopierten zweiten Testdaten werden aus dem Referenzspei cher 6 in einem Schritt S11 durch das Testgerät 5 mit der niedrigen Taktfrequenz ausgelesen.

Anschließend werden in einem Schritt S12 die kopierten zwei ten Testdaten mit den ursprünglich generierten zweiten Test daten durch das Testgerät 5 verglichen.

Falls auch der zweite Kopiervorgang erfolgreich ist, d. h. die kopierten zweiten Testdaten mit den ursprünglich generierten zweiten Testdaten identisch sind, stellt das Testgerät 5 die Funktionsfähigkeit des Speicherbausteins 1 fest. Die festge stellte Funktionsfähigkeit umfaßt sowohl die Funktionsfähig keit des Speicherzellenfeldes innerhalb des zu testenden Speicherbausteins 1 als auch dessen Kommunikationsfähigkeit mit der Außenwelt bzw. dessen Datenaustausch- Funktionsfähigkeit.

Durch das erfindungsgemäße Verfahren ist somit möglich, so wohl die Funktionsfähigkeit des Speicherzellenfeldes als auch die Datenaustausch-Funktionsfähigkeit in einem Testvorgang mit einem herkömmlichen Testgerät zu prüfen, dessen Taktfre quenz weit unter der Arbeitstaktfrequenz des zu testenden Hochleistungs-Speicherbausteins 1 liegt. Dabei können bei entsprechender Testanordnung mehrere Hochleistungs- Speicherbausteine 1 durch ein Testgerät 5 in einem Testvor gang gleichzeitig getestet werden.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Testdaten einer einstellbaren Verzöge rungszeit verzögert kopiert. Hierdurch ist es möglich, Sig nalparameter der ein- und ausgelesenen Daten zur Einstellung der Spezifikationsgrenzwerte des zu testenden Speicherbau steins zu variieren.

Fig. 8 zeigt Zeitablaufdiagramme zum Testen von Set-up-Zeiten an dem zu testenden Speicherbaustein 1. Wie in Fig. 8b darge stellt, werden die aus dem Referenzspeicher ausgelesenen Da ten mit einer bestimmten Zeitverzögerung durch die Datenlei tung an den zu testenden Speicherbaustein 1 angelegt. Dabei werden die Daten vorzugsweise mit einer einstellbaren Verzö gerungszeit Δt entsprechend der Spezifikationen des zu tes tenden Speicherbausteins 1 verzögert, um eine minimale Set- up-Zeit tsmin kritisch zu testen.

Fig. 9 zeigt Zeitablaufdiagramme zum Testen der Hold-Zeit des zu testenden Speicherbausteins. Die aus dem Referenzspeicher ausgelesenen Daten werden mit einer Zeitverzögerung Δt_L an den zu testenden Speicherbaustein 1 angelegt, so dass sich die in Fig. 9c dargestellt Hold-Zeit t_h ergibt. Diese Hold- Zeit wird durch einen einstellbare Verzögerungszeit um einen Taktzyklus verschoben bzw. verzögert, so dass die minimale Hold-Zelt t_hmin des zu testenden Speicherbausteins kritisch getestet wird.

Fig. 10 zeigt eine bevorzugte Ausführungsform eines erfin dungsgemäßen integrierten synchronen Speichers 1. Bei der in Fig. 10 dargestellten bevorzugten Ausführungsform des integ rierten synchronen Speichers 1 weist dieser eingebaute Selbsttestschaltungen auf. Bei der in Fig. 5 dargestellten ersten Testanordnung benötigt der zu testende Speicherbau stein 1 keine eingebaute Selbsttestschaltung, dafür ist al lerdings ein externer Referenzspeicher 6 notwendig.

Der in Fig. 10 dargestellte synchrone Speicher 1 weist einen Adreßbusanschluß 7, einen Datenbusanschluß 8 und einen Steu erbusanschluß 9 auf. Der Adreßbusanschluß 7 ist über einen externen Adreßbus 2 mit dem externen Testgerät 9 verbunden. Der Datenbusanschluß 8 des Speicherbausteins 1 ist über einen externen Datenbus 3 an das Testgerät 9 angeschlossen, und der Steuerbusanschluß 9 liegt über einen externen Steuerbus 4 an dem Testgerät 9 an. Darüber hinaus ist der integrierte Spei cherbaustein 1 an einem Taktsignal-Eingangsanschluß 10 über eine Taktleitung 11 an das Testgerät 9 angeschlossen und emp fängt über die Taktleitung 1 ein externes Taktsignal CLK. Der integrierte Speicherbaustein 1 gemäß der Erfindung, wie er in Fig. 10 dargestellt ist, besitzt einen internen Adreßbus 12 zum Anlegen der von dem Testgerät 9 empfangenen Adresse an einen internen Adreßdecoder 13. Der Adreßdecoder 13 wird über eine interne Taktsignalleitung 14 mit dem externen Taktsignal CLK getaktet und aktiviert über Leitungen 15 die über die Ad resse adressierten Speicherzellen innerhalb des Speicherzel lenfeldes 16.

Der integrierte Speicher 1 weist ferner einen internen Daten bus 17 auf, der über eine Dateneingabe-/-ausgabeschaltung 18, die u. a. die Leseverstärker enthält, und Leitungen 19 mit dem Zellenfeld 16 austauscht. Die Datenein-/-ausgabeschaltung 18 wird ebenfalls über die interne Taktleitung 14 mit dem Takt signal getaktet.

Der integrierte Speicherbaustein 1 enthält ferner eine inter ne Steuerung 20, die über einen internen Steuerbus 21 mit dem Steuerbusanschluß 9 verbunden ist und Steuersignale mit dem externen Testgerät austauscht.

Die interne Steuerung 20 legt über Steuerleitungen 22 Steuer signale an Speicherzellen 16 an. Der integrierte synchrone Speicherbaustein 1 arbeitet mit einer sehr hohen Arbeitstakt frequenz und enthält eine Frequenzvervielfachungsschaltung zur Erhöhung der Taktfrequenz des angelegten externen Takt signals.

Der Speicherbaustein 1 besitzt ferner eine erste Selbsttest schaltung 23 zum Testen der Funktionsfähigkeit des Speicher zellenfeldes 16. Die erste Selbsttestschaltung 23 generiert Adressen von zu testenden Speicherzellen innerhalb des Spei cherzellenfeldes 16 und adressiert diese über den internen Adreßbus 12 und dem Adreßdecoder 13. Anschließend werden die Testdaten über den internen Datenbus an die Datenein-/- ausgabeschaltung 18 angelegt, die die generierten Testdaten in die adressierten Speicherzellen einschreibt. Anschließend werden die Daten aus den adressierten Speicherzellen wieder ausgelesen und durch die erste Selbsttestschaltung 23 mit den ursprünglich generierten Testdaten verglichen. Sind die gene rierten Testdaten mit den ein- und ausgeschriebenen Daten i dentisch, stellt die interne Selbsttestschaltung 23 die Funk tionsfähigkeit des Speicherzellenfeldes 16 fest und meldet dies dem Testgerät 9 über den Speicherbus 4.

Neben der ersten Selbsttestschaltung 23 zum Testen der Funk tionsfähigkeit der adressierbaren Speicherzellen innerhalb des Speicherzellenfeldes 16 enthält der erfindungsgemäße syn chrone Speicher 1 eine weitere zweite Selbsttestschaltung 24 zum Testen der Funktionsfähigkeit des hochfrequenten Daten austausches zwischen dem Speicherbaustein 1 und einem belie bigen externen Schaltkreis.

Fig. 11 zeigt ein Ablaufdiagramm des erfindungsgemäßen Test verfahrens bei der in Fig. 10 dargestellten Testanordnung.

In einem Schritt S1 steuert das externe Testgerät 5 über den Steuerbus 4 die zweite Selbsttestschaltung 24 an und versetzt den zu testenden Speicherbaustein 1 in einen Testmodus. An schließend schaltet das Testgerät 5 sich selbst in einen Standby-Betriebsmodus und der weitere Testvorgang wird durch die zweite Selbsttestschaltung 24 des Speicherbausteins 1 ge steuert.

In einem Schritt S2 werden Testdaten in einem Testgenerator innerhalb des integrierten Speicherbausteins 1 generiert, wo bei sich der Testdatengenerator beispielsweise innerhalb der ersten Selbsttestschaltung 23 oder der zweiten Selbsttest schaltung 24 befindet. Die zweite Selbsttestschaltung 24 zum Testen der Datenaustausch-Funktionsfähigkeit aktiviert den Testdatengenerator und schaltet den Referenzspeicher 6 auf Lesebetrieb um.

Anschließend werden bei einem Schritt S3 die generierten Testdaten unter Steuerung der Selbsttestschaltung 24 von dem Testdatengenerator, der sich innerhalb des Speicherbausteins 1 befindet, zu dem Referenzspeicher 6 über den Datenbus 3 mit einer hohen Datenübertragungsrate, die der hohen Arbeitstakt frequenz des zu testenden Speicherbausteins 1 entspricht, ko piert.

In einem Schritt S4 schaltet die Selbsttestschaltung 24 den Referenzspeicher 6 auf Schreibbetrieb um und den zu testenden Speicherbaustein 1 auf Datenempfang.

In einem Schritt S5 werden die in dem Referenzspeicher 6 ko pierten Testdaten über den Datenbus 3 an den zu testenden Speicherbaustein 1 mit der hohen Datenübertragungsrate zu rückkopiert.

In einem Schritt S6 werden die ursprünglich generierten Test daten durch Selbsttestschaltung 24 mit den zurückkopierten Testdaten verglichen. Wenn die Daten identisch sind, wird festgestellt, dass der Speicherbaustein 1 funktionsfähig ist.

Falls die generierten Testdaten und zurückkopierten Testda tenabweichen, erkennt dies die zweite Selbsttestschaltung 24 und generiert ein Anzeigesignal, dass der Speicherbaustein 1 fehlerhaft ist. Dieses Anzeigesignal wird von der zweiten Selbsttestschaltung 24 über den Steuerbus 3 an das externe Testgerät 9 abgegeben. Ein Vorteil hierbei besteht darin, dass die beiden Kopiervorgänge unter Steuerung der integrier ten Selbsttestschaltung 24 erfolgen. Das Testgerät 9 akti viert lediglich den Selbsttestvorgang und empfängt das Ergeb nis des Selbsttestvorgangs.

Fig. 13 zeigt ein Ablaufdiagramm einer dritten Ausführungs form des erfindungsgemäßen Testverfahrens für den in Fig. 12 dargestellten Speicher. In einem Schritt S1 werden die Test daten durch einen internen Testdatengenerator innerhalb des zu testenden Speichers 1 generiert, der sich beispielsweise innerhalb der zweiten Selbsttestschaltung 24 befindet. In ei nem weiteren Schritt S2 werden die generierten Testdaten mit der hohen Arbeitstaktfrequenz über den internen Datenbus 17 und die Daten-Ein/Ausgabeschaltung 18 in einen ersten Spei cherbereich 16A des zu testenden Speicherbausteins 1 kopiert.

In einem weiteren Schritt werden die kopierten Testdaten über den internen Datenbus 17 und den externen Datenbus 3 über das Testgerät 9 mit einer hohen Datenübertragungsrate in dem zweiten Speicherbereich 16B des Speicherzellenfeldes 16 des zu testenden Speichers 1 kopiert. Die in einen zweiten Spei cherbereich 16B kopierten Testdaten werden in einem anschlie ßenden Schritt S4 wieder ausgelesen, über den internen Daten bus 17, den externen Datenbus 3 und das Testgerät 9 zurück in den ersten Speicherbereich 16A mit der hohen Datenübertra gungsrate zurückkopiert.

Die hin- und herkopierten Testdaten werden in einem weiteren Schritt S5 ausgelesen und mit den generierten Testdaten ver glichen.

Falls die generierten Testdaten mit den kopierten Testdaten nicht übereinstimmen, meldet die Testschaltung 24 über den Steuerbus 4 an das externe Testgerät 9, dass der Speicherbau stein 1 nicht funktionsfähig ist in einem Schritt S6. Das ex terne Testgerät 9 aktiviert den Testvorgang und empfängt das Testergebnis. Der Testdatenvergleich erfolgt innerhalb des integrierten Speicherbausteins 1 durch die Selbsttestschal tung 24.

Bezugszeichenliste

1

zu testender Speicher

2

Adreßbus

3

Datenbus

4

Steuerbus

5

externes Testgerät

6

Referenzspeicher

7

Adreßbusanschluß

8

Datenbusanschluß

9

Steuerbusanschluß

10

Taktanschluß

11

Taktleitung

12

interner Adreßbus

13

Adreßdecoder

14

interne Taktleitung

15

Leitungen

16

Speicherzellenfeld

17

interner Datenbus

18

Datenein-/-ausgabeschaltung

19

Datenleitungen

20

interne Steuerung

21

interner Steuerbus

22

Leitungen

23

erste Selbsttestschaltung

24

zweite Selbsttestschaltung

Claims

1. Verfahren zum Testen der Funktionsfähigkeit eines Spei chers (1), der mit einer hohen Arbeitstaktfrequenz arbeitet, wobei das Verfahren die folgenden Schritte aufweist:

a) Generieren von Testdaten;
b) Kopieren der generierten Testdaten mit der hohen Arbeits taktfrequenz;
c) Vergleichen der kopierten Testdaten mit den generierten Testdaten;
d) Erzeugen eines Funktionsfähigkeits-Anzeigesignals zur An zeige der Funktionsfähigkeit des Speichers (1), wenn die ko pierten Testdaten mit den generierten Testdaten identisch sind.

2. Verfahren nach Anspruch 1, bei dem die ersten Testdaten durch einen Testdatengenerator innerhalb des externen Testge räts (5) generiert und mit einer niedrigen Taktfrequenz in mindestens einen Referenzspeicher (6) eingeschrieben werden,
wobei die in den Referenzspeicher (6) eingeschriebenen ersten Testdaten mit der hohen Arbeitstaktfrequenz in mindestens ei nen zu dem Referenzspeicher (6) zugehörigen zu testenden Speicher (1) kopiert werden,
wobei die kopierten ersten Testdaten aus dem zu testenden Speicher (1) mit der niedrigen Taktfrequenz durch das externe Testgerät (5) ausgelesen werden,
und wobei die generierten ersten Testdaten mit den aus dem zu testenden Speicher (1) ausgelesenen, kopierten ersten Testda ten durch das externe Testgerät (5) verglichen werden.

3. Verfahren nach Anspruch 2, bei dem zweite Testdaten durch den Testdatengenerator innerhalb des externen Testgeräts (5) generiert und mit einer niedrigen Taktfrequenz in mindestens einen zu testenden Speicher (1) eingeschrieben werden,
wobei die in dem zu testenden Speicher (1) eingeschriebenen zweiten Testdaten in mindestens einen zugehörigen Referenzspeicher (6) mit der hohen Arbeitstaktfrequenz kopiert wer den,
wobei die kopierten zweiten Testdaten aus dem Referenzspei cher (6) mit der niedrigen Taktfrequenz durch das externe Testgerät (5) ausgelesen werden,
wobei die generierten zweiten Testdaten mit den aus dem Refe renzspeicher (6) ausgelesenen, kopierten zweiten Testdaten durch das externe Testgerät (5) verglichen werden.

4. Verfahren nach einem der vorangehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Funktionsanzeigesignal zur Anzeige der Funktionsfä higkeit des zu testenden Speichers (1) erzeugt wird, wenn die generierten ersten Testdaten mit den aus dem zu testenden Speicher (1) ausgelesenen, kopierten ersten Testdaten iden tisch sind, und die generierten zweiten Testdaten mit den aus dem Referenz speicher (6) ausgelesenen, aus dem Referenzspeicher (6) ko pierten zweiten Testdaten identisch sind.

5. Verfahren nach Anspruch 1, bei dem die Testdaten durch ei nen internen Testdatengenerator innerhalb eines Referenzspei chers (6) generiert werden,
wobei die generierten Testdaten aus dem Referenzspeicher (6) mit der hohen Arbeitstaktfrequenz in mindestens einen zugehö rigen zu testenden Speicher (1) kopiert werden,
wobei die in den zu testenden Speicher (1) kopierten Testda ten mit der hohen Arbeitstaktfrequenz in den Referenzspeicher (6) zurückkopiert werden,
und wobei die durch den Testdatengenerator generierten Test daten mit den zurückkopierten Testdaten durch eine Ver gleichsschaltung innerhalb des Referenzspeichers (6) vergli chen werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Vergleichsschaltung innerhalb des Referenzspeichers (6) ein Funktionsanzeigesignal zur Anzeige der Funktionsfä higkeit des zu testenden Speichers (1) an ein externes Test gerät (5) abgibt, wenn die generierten Testdaten mit den zu rückkopierten Testdaten identisch sind.

7. Verfahren nach Anspruch 1, bei dem die Testdaten durch ei nen internen Testdatengenerator innerhalb des zu testenden integrierten Speichers (1) generiert werden,
wobei die generierten Testdaten mit der hohen Arbeitstaktfre quenz in einen ersten Speicherbereich (16A) des zu testenden Speichers (1) kopiert werden,
wobei die kopierten Testdaten mit der hohen Arbeitstaktfre quenz aus dem ersten Speicherbereich (16A) des zu testenden Speichers (1) in einen zweiten Speicherbereich (16B) des zu testenden Speichers kopiert werden,
und wobei die in dem zweiten Speicherbereich (16B) kopierten Testdaten ausgelesen werden und mit den generierten Testdaten durch eine Vergleichsschaltung innerhalb des zu testenden Speichers (1) verglichen werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Vergleichsschaltung innerhalb der zu testenden Schaltung (1) ein Funktionsanzeigesignal zur Anzeige der Funktionsfähigkeit des zu testenden Speichers (1) an ein ex ternes Testgerät (5) abgibt, wenn die generierten Testdaten und die aus dem zweiten Speicherbereich (16B) kopierten Test daten identisch sind.

9. Verfahren nach einem der vorangehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Testdaten mit einer einstellbaren Verzögerungszeit verzögert kopiert werden.

10. Integrierter synchroner Speicher mit einer Vielzahl von adressierbaren Speicherzellen, der an einen externen Schalt kreis anschließbar ist, mit:
einer ersten Selbsttestschaltung (23) zum Testen der Funkti onsfähigkeit der adressierbaren Speicherzellen;
einer zweiten Selbsttestschaltung (24) zum Testen der Funkti onsfähigkeit des hochfrequenten Datenaustausches des synchro nen Speichers (1) mit dem externen Schaltkreis.