DE69823753T2

DE69823753T2 - Synchrone Halbleiter-Speichervorrichtung

Info

Publication number: DE69823753T2
Application number: DE69823753T
Authority: DE
Inventors: Hisashi Minato-ku Abo
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1997-06-27
Filing date: 1998-06-29
Publication date: 2005-03-31
Anticipated expiration: 2018-06-30
Also published as: EP0895245A2; US6055209A; EP0895245A3; JP3189745B2; EP0895245B1; KR19990007406A; KR100304336B1; DE69823753D1; JPH1125695A

Description

Die vorliegende Erfindung bezieht sich auf eine synchrone Halbleitervorrichtung und auf eine synchrone Halbleitervorrichtung, die einen Betrieb zeigt, der mit einem extern eingegebenen Taktsignal synchron ist.
In den letzten Jahren haben sich die Anforderungen für die Verbesserung von Halbleiter-Speichervorrichtungen, die eine Hochgeschwindigkeitsleistung aufweisen, vergrößert. Um eine Halbleiter-Speicheranordnung zu realisieren, welche die verlangte Hochgeschwindigkeitsleistung aufweist, wurde eine synchrone Halbleiter-Speicheranordnung vorgeschlagen, die sich synchron mit einem extern eingegebenen Taktsignal betreiben läßt. Der herkömmliche dynamische Freizugriffsspeicher gehört der asynchronen Art an. Kürzlich wurde jedoch ein synchroner dynamischer Freizugriffsspeicher vorgeschlagen, der sich synchron mit einem extern eingegebenen Taktsignal betreiben läßt.
1 ist ein Blockdiagramm, das einen herkömmlichen synchronen dynamischen Freizugriffsspeicher veranschaulicht.
Eine Taktgeneratorschaltung 101 ist zum Erzeugen eines Taktsignals vorgesehen. Ein Befehlsdekoder 102 ist ebenfalls vorgesehen, der mit der Takterzeugungsschaltung 101 zum Empfangen des Taktsignals verbunden ist, so dass der Befehlsdekoder 102 Steuersignale an zur Anstiegszeit des Taktsignals empfängt. Die Steuersignale, die in den Befehlsdatendekoder 102 eingegeben werden sollen, umfassen eine Chipfreigabeschiene (CS), eine Zeilenanwahlschiene (RAS), eine Spaltenanwahlschiene (CAS) und eine Schreibfreigabeschiene (WE). Der Befehlsdekoder 102 dekodiert die Steuersignale, um einen "Befehl" zu erzeugen, der auf der Kombination von Spannungspegeln der Steuersignale basiert. Außer dem sind vorgesehen ein Betriebsartwiderstand 103, eine Steuerschaltung 106, eine Zeilenadresspufferschaltung 104, eine Spaltenadresspufferschaltung 105, eine Zeilendekoderschaltung 108, eine Spaltendekoderschaltung 111, ein Leseverstärker 110, eine Speicherzellenmatrix 107, eine Datensteuerschaltung 112, eine Halteschaltung 113 und ein Eingabe/Ausgabepuffer 109. Der synchrone dynamische Freizugriffsspeicher wird synchron mit dem Taktsignal 93 betrieben, das durch den Taktsignalgenerator 101 erzeugt wird.
Die folgenden Beschreibungen befassen sich damit, wie Daten in Speicherzellen geschrieben werden. Ein aktiver Befehl wird eingegeben, so dass ein extern eingegebenes Adress-Signal von der Zeilenadresspufferschaltung 104 als Zeilenadresse zum nachfolgenden Dekodieren derselben durch die Zeilendekoderschaltung 108 gehalten wird, um dadurch die Zeilenadresse zu bestimmen, um eine Wortleitung der Speicherzellenmatrix 107 auszuwählen. Anschließend wird ein Schreibbefehl eingegeben, so dass das extern eingegebene Adress-Signal als eine Spaltenadresse von der Spaltenadresspufferschaltung 105 gehalten wird, um dadurch die Zeilenadresse zu bestimmen, um den nicht gezeigten Y-Schalter auszuwählen, wodurch die extern eingegebenen Schreibdaten in die Speicherzellen geschrieben werden. Abschließend wird ein Voraufladebefehl eingegeben, um die Wortleitung, die gemäß dem aktiven Befehl ausgewählt worden ist, in einen nicht ausgewählten Zustand zu versetzen.
Der Vorgang des Auslesens von Daten wird nachfolgend beschrieben. Zur selben Zeit, wenn Daten geschrieben werden, wird die Zeilenadresse gemäß dem aktiven Befehl festgelegt, bevor ein Lesebefehl eingegeben wird.
Die Verarbeitung der internen Befehlssignale und der internen Steuersignale wird mit Bezug auf 2 und 3 beschrieben. 2 ist ein Blockdiagramm, das eine Zeilenadress-Steuersignalerzeugungsschaltung im herkömmlichen synchronen dynamischen Freizugriffsspeicher von 1 veranschaulicht. 3 ist ein Diagramm, das die Signalformen interner Befehlssignale und interner Steuersignale des herkömmlichen synchronen dynamischen Freizugriffsspeichers veranschaulicht.
Der Befehlsdekoder 81 aus 2 entspricht dem Befehlsdekoder 102 aus 3. Die Zeilenadress-Steuersignalerzeugungsschaltung 82 aus 2 entspricht der Zeilenadress-Steuersignalerzeugungsschaltung, die in der Steuerschaltung 106 angeordnet ist. Der Befehlsdekoder 81 erzeugt interne Befehlssignale 71 und 72. Die Zeilenadress-Steuersignalerzeugungsschaltung 82 ist mit dem Befehlsdekoder 81 zum Empfangen der internen Befehlssignale 71 und 72 aus dem Befehlsdekoder 81 verbunden. Die Zeilenadress-Steuersignalerzeugungsschaltung 82 umfasst eine Flip-Flop-Schaltung und eine Reihenschaltung von ersten und zweiten Invertern 86 und 87. Die Flip-Flop-Schaltung umfasst ein erstes und ein zweites NOR-Gatter 84 und 85. Das erste NOR-Gatter 84 weist zwei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 81 und einem Ausgangsanschluss des zweiten NOR-Gates 85 verbunden sind, um das interne Befehlssignal 71 und ein Ausgabesignal von dem zweiten NOR-Gatter 85 zu empfangen. Das erste NOR-Gatter 84 weist außerdem einen Ausgangsanschluss auf, der mit einem Eingangsanschluss des Inverters 86 verbunden ist und außerdem mit einem der zwei Eingangsanschlüsse des zweiten NOR-Gatters 85 verbunden ist, um ein Ausgabesignal an den Inverter 86 und das zweite NOR-Gatter 85 zu übertragen. Das zweite NOR-Gatter 85 weist zwei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 81 und dem Ausgabeanschluss des ersten NOR-Gatter 84 verbunden sind, um das interne Befehlssignal 72 und das Ausgabesignal vom ersten NOR-Gatter 84 zu empfangen. Das zweite NOR-Gatter 85 weist ebenfalls einen Ausgangsanschluss auf, der mit einem der zwei Eingangsanschlüsse des ersten NOR-Gatters 84 verbunden ist, um ein Ausgabesignal an das erste NOR-Gatter 84 zu übermitteln. Der erste Inverter 86 empfängt das Ausgabesignal von dem ersten NOR-Gatter 84. Der zweite Inverter 87 empfängt ein Ausgabesignal von dem ersten Inverter 86 und gibt ein Zeilenadress-Steuersignal 73 aus.
Der Betrieb der Zeilenadress-Steuersignalerzeugungsschaltung bei dem herkömmlichen synchronen dynamischen Freizugriffsspeicher wird unter Bezug auf 3 beschrieben.
Wenn zur Anstiegszeit des Taktsignals CLK die Zeilenanwahlschiene und die Chipfreigabeschiene einen niedrigen Pegel aufweisen, während die Spaltenanwahlschiene und die Schreibfreigabeschiene einen hohen Pegel aufweisen, dann bedeutet diese Kombination der Signale "aktiver Befehl" (ACT), wodurch der Befehlsdekoder 81 veranlasst wird, das in terne Befehlssignal 71 auf hohen Pegel zu schalten, was die Eingabe des aktiven Befehls anzeigt. Und zwar wird das interne Befehlssignal 71 auf den hohen Pegel gesetzt. Nachdem das interne Befehlssignal 71 auf den hohen Pegel gesetzt wurde, wird dann das Spaltenadress-Steuersignal 73 auf den niedrigen Pegel gesetzt. Wenn danach das interne Befehlssignal 71 auf den niedrigen Pegel zurückgesetzt wird, bleibt das Spaltenadress-Steuersignal 73 auf dem niedrigen Pegel. Dementsprechend wird die herkömmliche Zeilenadress-Steuersignalerzeugungsschaltung so betrieben, dass die Zeilenadress-Schaltung aktiviert wird, wenn das Spaltenadress-Steuersignal 73 auf den niedrigen Pegel gesetzt wird.
Wenn sich zur Anstiegszeit des Taktsignals CLK die Zeilenanwahlschiene, die Schreibfreigabeschiene und die Chipfreigabeschiene auf dem niedrigen Pegel befinden, während die Spaltenanwahlschiene einen hohen Pegel aufweist, dann wird der Befehlsdekoder 81 betrieben, um das interne Befehlssignal 72 während eines Zyklus auf den hohen Pegel zu setzen, um so die Eingabe des Voraufladebefehls anzuzeigen. Im aktivierten Zustand des Zeilenadress-Steuersignals wird das interne Befehlssignal 72 auf den hohen Pegel gesetzt, wodurch das Zeilenadress-Steuersignal 73 auf den hohen Pegel gesetzt wird. Als Ergebnis bleibt dann das Zeilenadress-Steuersignal 73 auf dem hohen Pegel, wenn das interne Befehlssignal 72 auf den niedrigen Pegel gesetzt wird.
Dabei wird angenommen, dass der Schreibbefehl (WRITE) in einem Taktzyklus eingegeben wurde, der um einen Zyklus vor dem Taktzyklus liegt, während dessen der Voraufladebefehl (PRE) eingegeben wird. Durch die Eingabe des Schreibbefehls wird das Spaltenadress-Steuersignal, das nicht gezeigt ist, aktiviert, um den Schreibvorgang auszuführen, indem eine vorgegebene Zeit ab der Eingabe des Befehls erfordert wird.
In 3 hat das extern eingegebene Taktsignal eine Taktzykluszeit t78. Es dauert eine Zeit t77, um das Zeilenadress-Steuersignal zu deaktivieren, nachdem der Voraufladebefehl eingegeben worden ist. Diese Zeitdauer t77 ist unabhängig vom Taktzyklus t78. Wenn der Schreibbefehl gerade vor dem Zyklus während dessen der Voraufladebefehl eingegeben wird, in den Zyklus eingegeben wird, erfordert es eine Zeitdauer t79, um das Zeilenadress-Steuersignal ab der Anstiegsflanke des Taktsignals zu deaktivieren, das bei der Eingabe des Schreibbefehls extern eingegeben wurde. Die Zeitdauer t79 ist die Summe der Zeitdauer t77 und der Zeitdauer t78. Und zwar ist die Zeitdauer t79 abhängig von dem Taktzyklus t78.
Es dauert eine vorgegebene Zeit, nachdem der Schreibbefehl eingegeben wurde, um den Schreibvorgang auszuführen, bevor das Zeilenadress-Steuersignal deaktiviert wird, so dass eine Wortleitung in einen nicht ausgewählten Zustand versetzt wird, wodurch ein Schreibvorgang erst erlaubt wird. Das heißt, es ist notwendig, eine ausreichend lange Zeitdauer t79 für den Eintritt in den Schreibfreigabezustand sicherzustellen.
Da die Zeitdauer t77 unabhängig von Taktzyklus t78 ist, hängt der Schreibfreigabezustand von dem Taktzyklus t78 ab.
Es besteht jedoch die Möglichkeit, dass ein Problem während eines Zeitraums nach dem Schreibvorgang und vor dem Voraufladevorgang auftritt. Dieses Problem betrifft das unzureichende Schreiben von Daten in die Speicherzellen.
Es ist wahrscheinlich, dass dieses Problem auftritt, wenn ein Kontaktwiderstand der Speicherzelle extrem groß ist. Dies verursacht ein fehlerhaftes Bit, weshalb eine solche defekte Speicherzelle durch einen Wafertest erfasst und durch eine Redundanzschaltung wiederbelebt werden sollte, um eine hohe Ausbeute zu verwirklichen.
Der Test des synchronen dynamischen Freizugriffsspeichers wird durch die Verwendung eines Speichertestgerätes ausgeführt, vorgegebene Signale werden in einen CLK-Stift, einen CKE-Stift, einen CS-Schienenstift, einen RAS-Schienenstift, einen CAS-Schienenstift und einen WE-Schienenstift sowie eine Anzahl von Adress-Stiften und eine Anzahl von Datenstiften, zusätzlich einen Leistungsstift und einen Massestift eingegeben.
Wenn der Wafer getestet wird, wird eine Testkarte verwendet, um die einzelnen Anschlussfelder, die mit den externen Eingabestiften verbunden sind, mit den einzelnen Stiften des Speichertestgeräts zu verbinden.
Der synchrone dynamische Freizugriffsspeicher weist Hochgeschwindigkeitsvorgänge auf, weshalb es erforderlich ist, ein Speichertestgerät zu verwenden, das sich im Hochfrequenzbereich betreiben läßt, und eine präzise Testgerätspannungsvorrichtung, um einen ausreichenden Test für all seine Funktionen auszuführen. Dieser Test ist ein aufwändiger Vorgang.
Einige der hochentwickelten synchronen Freizugriffsspeicher werden bei einer hohen Frequenz von nicht weniger als 100 MHz betrieben. In diesem Fall ist es schwierig, Hochfrequenzsignale in sie einzugeben. Durch die Kapazität der Messfühler und den Kontaktwiderstand zu den Anschlussflächen der Vorrichtung werden die Impulssignale gerundet.
Aus diesem Grund ist es schwierig, den Test durch Eingabe der Hochfrequenzsignale auszuführen. Tatsächlich wird der Wafertest durch Eingeben eines relativ niedrigfrequenten Signals ausgeführt, auch wenn die Vorrichtung eine Hochgeschwindigkeitsleistung aufweist.
Im Stand der Technik gibt es ein Problem mit Schwierigkeiten, einen Timingtest auszuführen, der durch den Taktzyklus des extern eingegebenen Taktsignals durch Verwendung eines relativ niedrigfrequenten Testgeräts beschränkt ist, z. B. wenn der Voraufladebefehl in dem Zyklus eingegeben wird, der auf den Zyklus folgt, in dem der Schreibbefehl eingegeben wurde.
Es gibt ein weiteres Problem mit Schwierigkeiten beim Durchführen eines Wafertests durch Eingabe eines Hochfrequenzsignals.
Unter diesen Umständen ist es erforderlich geworden, eine synchrone Halbleiter-Speichervorrichtung zu entwickeln, die frei von diesen Problemen ist.
Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine neuartige synchrone Halbleiter-Speichervorrichtung bereitzustellen, die frei von diesen Problemen ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine neuartige synchrone Halbleiter-Speichervorrichtung bereitzustellen, die einen Test ermöglicht, der im Wesentlichen einem erwünschten Hochfrequenztest durch sequenzielle Befehlseingaben äquivalent ist, auch wenn ein Niedrigfrequenztestgerät verwendet wird.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine neuartige synchrone Halbleiter-Speichervorrichtung bereitzustellen, die einen Test ermöglicht, der im Wesentlichen einem gewünschten Hochfrequenztest durch sequenzielle Befehlseingaben äquivalent ist, auch wenn ein Hochfrequenztest schwierig ist.
Gemäß der vorliegenden Erfindung weist eine synchrone Halbleiter-Speichervorrichtung einen Pseudointernbefehls-Signalgenerator zum Erzeugen eines Pseudointernbefehls-Signals auf, das nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus den folgenden Beschreibungen hervorgehen.
Bevorzugte Ausführungsbeispiele gemäß der vorliegenden Erfindung werden im Einzelnen mit Bezug auf die begleitenden Zeichnungen beschrieben.
1 ist ein Blockdiagramm, das einen herkömmlichen synchronen dynamischen Freizugriffsspeicher veranschaulicht.
2 ist ein Blockdiagramm, das eine Zeilenadress-Steuersignalerzeugungsschaltung in dem herkömmlichen synchronen dynamischen Freizugriffsspeicher von 1 veranschaulicht.
3 ist ein Zeitdiagramm, das die Signalformen von internen Befehlssignalen und internen Steuersignalen in dem herkömmlichen synchronen dynamischen Freizugriffsspeicher veranschaulicht.
4 ist ein Blockdiagramm, das teilweise eine neuartige Zeilenadress-Steuersignalerzeugungsschaltung in einem ersten erfindungsgemäßen Ausführungsbeispiel veranschaulicht.
5 ist ein Zeitdiagramm, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
6 ist ein Blockdiagramm, das eine neuartige Zeilenadress-Steuersignalerzeugungsschaltung in einem zweiten erfindungsgemäßen Ausführungsbeispiel teilweise veranschaulicht.
7 ist ein Zeitdiagramm, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
8 ist ein Blockdiagramm, das eine neuartige Zeilenadress-Steuersignalerzeugungsschaltung in einem dritten erfindungsgemäßen Ausführungsbeispiel teilweise veranschaulicht.
9 ist ein Zeitdiagramm, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
Gemäß der vorliegenden Erfindung weist eine synchrone Halbleiter-Speichervorrichtung einen Pseudointernbefehls-Signalgenerator zum Erzeugen eines Pseudointernbefehls-Signals auf, der nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist.
Es ist bevorzugt, dass das Pseudointernbefehls-Signal durch ein Eingabesignal an einem Nicht-Bonding-Pad eingegeben wird.
Es ist außerdem bevorzugt, dass das Pseudointernbefehls-Signal synchron mit einem extern eingegebenen asynchronen Signal erzeugt wird.
Es ist außerdem bevorzugt, eine Testschaltung vorzusehen, welche das Pseudointernbefehls-Signal in Übereinstimmung mit dem internen Steuersignal erzeugt.
Und zwar ist die neuartige synchrone Halbleiter-Speichervorrichtung mit dem Pseudointernbefehls-Signalgenerator zum Erzeugen des Pseudointernbefehls-Signals vorgesehen, das nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist. Das Pseudointernbefehls-Signal kann aufgrund des Signals erzeugt werden, das in das Nicht-Bonding-Pad eingegeben wird.
Alternativ kann das Pseudointernbefehls-Signal durch eine Schaltung erzeugt werden, in welcher ein Testmodussignal nicht synchron mit dem Taktsignal in ein internes Steuersignal eingegeben wird, ohne es in eine Schaltung wie etwa einen Befehlsdekoder zum Empfangen eines normalen Eingangssignals und Ausgeben eines Synchronsignals mit dem Taktsignal einzugeben.
Als weitere Alternative ist in Übereinstimmung mit dem internen Steuersignal, das durch die Eingabe eines Befehls erzeugt wird, eine Schaltung zum Erzeugen eines internen Befehlssignals eines anderen Befehls vorgesehen.
Folglich ist die neuartige synchrone Halbleiter-Speichervorrichtung mit dem Pseudointernbefehls-Signalgenerator zum Erzeugen des Pseudointernbefehls-Signals vorgesehen, das nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist, so dass ein Test unter Bedingungen ausgeführt werden kann, die einem gewünschten Test durch sequenzielle Befehlseingaben bei hoher Frequenz im Wesentlichen äquivalent sind.
Erstes Ausführungsbeispiel
Ein erstes Ausführungsbeispiel gemäß der vorliegenden Erfindung wird im Detail unter Bezug auf 4 beschrieben, die ein Blockdiagramm ist, das eine Zeilenadress-Steuersignalerzeugungsschaltung teilweise veranschaulicht. Ein Befehlsdekoder 21 in 4 entspricht dem Befehlsdekoder 102 von 1. Eine Zeilenadress-Steuersignalerzeugungsschaltung 22 aus 4 entspricht einer Zeilenadress-Steuersignalerzeugungsschal tung, die in der Steuerschaltung 106 von 1 aufgenommen ist. Der Befehlsdekoder 21 erzeugt interne Befehlssignale 11 und 12. Die Zeilenadress-Steuersignalerzeugungsschaltung 22 ist mit dem Befehlsdekoder 41 zum Empfangen der internen Befehlssignale 11 und 12 von dem Befehlsdekoder 21 verbunden. Die Zeilenadress-Steuersignalerzeugungsschaltung 22 umfasst eine Flip-Flop-Schaltung und eine Reihenschaltung von ersten und zweiten Invertern 26 und 27. Die Flip-Flop-Schaltung umfasst erste und zweite NOR-Gatter 24 und 25. Das erste NOR-Gatter 24 weist zwei Eingangsanschlüsse auf die mit dem Befehlsdekoder 21 und einem Ausgangsanschluss des zweiten NOR-Gatters 25 zum Empfangen des internen Befehlssignals 11 und eines Ausgabesignals des zweiten NOR-Gatters 25 verbunden sind. Das erste NOR-Gatter 24 weist außerdem einen Ausgangsanschluss auf, der mit einem Eingangsanschluss des Inverters 26 verbunden ist und ebenfalls mit einem der drei Eingangsanschlüsse des zweiten NOR-Gatters 25 verbunden ist, zum Übertragen eines Ausgabesignals an den Inverter 26 und das zweite NOR-Gatter 25. Das zweite NOR-Gatter 25 weist drei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 21 und dem Ausgangsanschluss des ersten NOR-Gatters 24 sowie einer Pufferschaltung zum Empfangen des internen Befehlssignals 12 und des Ausgabesignals aus dem ersten NOR-Gatter 24 sowie einem Ausgabesignal 15 aus der Pufferschaltung verbunden sind. Das zweite NOR-Gatter 25 weist außerdem einen Ausgangsanschluss auf, der mit einem der zwei Eingangsanschlüsse des ersten NOR-Gatters 24 zum Übertragen eines Ausgabesignals an das erste NOR-Gatter 24 verbunden ist. Der erste Inverter 26 empfängt das Ausgabesignal von dem ersten NOR-Gatter 24. Der zweite Inverter 27 empfängt ein Ausgabesignal von dem ersten Inverter 26 und gibt ein Zeilenadress-Steuersignal 13 aus. Die Pufferschaltung umfasst eine Reihenschaltung von dritten und vierten Invertern 28 und 29 und einen Widerstand 23. Der dritte Inverter 28 weist einen Eingangsanschluss auf, der mit einem Eingangsanschluss verbunden ist, in den ein Eingabesignal 14 eingegeben wird, so dass der dritte Inverter 28 das Eingabesignal 14 empfängt. Das Eingabesignal 14 ist ein Eingabesignal, das in ein Nicht-Bonding-Pad eingegeben wird. Der Widerstand 23 ist zwischen dem Eingangsanschluss des dritten Inverters 28 und der Masseleitung angeschlossen. Der vierte Inverter 29 weist einen Eingangsanschluss auf, der mit dem Ausgangsanschluss des dritten Inverters 28 verbunden ist. Der vierte Inverter 29 weist einen Ausgangsanschluss auf, der mit dem dritten der drei Eingangsanschlüsse des zweiten NOR-Gatters 25 verbunden ist, so dass das zweite NOR-Gatter 25 das interne Befehlssignal 12 und das Ausgabesignal aus dem ersten NOR-Gatter 24 sowie das Ausgabesignal 15 aus dem vierten Inverter 29 in der Pufferschaltung erhält.
Die Flip-Flop-Schaltung wird gesetzt, wenn das interne Befehlssignal 11 einen hohen Pegel annimmt. Die Flip-Flop-Schaltung wird zurückgesetzt, wenn entweder das interne Befehlssignal 11 oder das Ausgabesignal 12 einen hohen Pegel annimmt. Wenn die Flip-Flop-Schaltung gesetzt wird, nimmt das Zeilenadress-Steuersignal 13 einen niedrigen Pegel an. Das Zeilenadress-Steuersignal 13 ist ein Zeilenaktivsignal.
Der Betrieb dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung wird unter Bezug auf 5 beschrieben, die ein Zeitdiagramm darstellt, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
Das Eingabesignal 14 des niedrigen Pegels wird extern eingegeben. Wenn zur Anstiegszeit des Taktsignals CLK die Zeilenanwahlschiene und die Chipfreigabeschiene einen niedrigen Pegel aufweisen, während die Spaltenanwahlschiene und die Schreibfreigabeschiene einen hohen Pegel aufweisen, dann bedeutet diese Kombination der Signale "aktiver Befehl", wodurch der Befehlsdekoder 21 in Betrieb gesetzt wird, um das interne Befehlssignal 11 auf einen hohen Pegel zu setzen, der die Eingabe des aktiven Befehls während eines Zyklus anzeigt. Und zwar wird das interne Befehlssignal 11 auf einen hohen Pegel gesetzt. Nachdem das interne Befehlssignal 21 auf den hohen Pegel gesetzt wurde, wird dann das Spaltenadress-Steuersignal 13 auf den niedrigen Pegel gesetzt. Wenn danach das interne Befehlssignal 11 auf den niedrigen Pegel zurückkehrt, dann verbleibt das Spaltenadress-Steuersignal 13 auf dem niedrigen Pegel. Folglich wird die neuartige Zeilenadress-Steuersignalerzeugungsschaltung so betrieben, dass die Zeilenadress-Schaltung aktiviert wird, wenn das Spaltenadress-Steuersignal 13 auf den niedrigen Pegel gesetzt wird.
Während das Zeilenadress-Steuersignal 13 aktiviert wird, nimmt das Eingangssignal einen hohen Pegel an, wodurch das Signal 15 ebenfalls einen hohen Pegel zum Eintritt in den deaktivierten Zustand einnimmt.
Da das Eingabesignal 14 in das Anschlussfeld eingegeben wird, variiert das Signal 14 in seinem Pegel asynchron mit dem extern eingegebenen Taktsignal. Das Signal 14 kann jederzeit vom niedrigen Pegel auf den hohen Pegel geändert werden. Das heißt, dass es möglich ist, eine optionale Zeit t19 zu setzen, die als Zeitdauer von der Eingabe des Schreibbefehls bis zu dem Zeitpunkt, an dem das Zeilenadress-Steuersignal den hohen Pegel annimmt, definiert ist.
Wenn dieser Zeilenadress-Steuersignalgenerator in dem synchronen dynamischen Freizugriffsspeicher verwendet wird, der mit 100 MHz betrieben wird, beträgt die Taktzeit 10 Nanosekunden. Daher beträgt die minimale Zeitdauer von der Eingabe des Schreibbefehls zur Eingabe des Voraufladebefehls genauso wie der Taktzyklus 10 Nanosekunden.
Wenn jedoch das Taktsignal, das extern eingegeben werden soll, in seiner Frequenz beschränkt ist, wenn z. B. nur ein Taktsignal von 50 MHz gestattet ist, dann beträgt die Taktzeit 20 Nanosekunden. In diesem Fall ist die Zeitdauer t79 von der Eingabe des Schreibbefehls bis zur Deaktivierung des Zeilenadress-Steuersignals der in 2 veranschaulichten herkömmlichen Schaltung gegeben durch t79 = t78 + t77 = 20 Nanosekunden + t77
Dagegen ist gemäß der vorliegenden Erfindung die Zeitdauer t19 von der Eingabe des Schreibbefehls bis zur Deaktivierung des Zeilenadress-Steuersignals der neuartigen Schaltung, die in 4 veranschaulicht ist, optional, die unabhängig vom Taktzyklus 18 ist.
Das Eingangssignal 14 wird so eingegeben, dass die Zeitdauer t79 unter der Bedingung von t78 = 10 Nanosekunden der Zeitdauer t19 gleich ist, so dass die Zeitdauer von der Eingabe des Schreibbefehls zur Deaktivierung des Zeilenadress-Steuersignals unabhängig von der Frequenz des Taktsignals jener gleich ist, wenn das Taktsignal von 10 MHz eingegeben wird.
Folglich ist diese neuartige synchrone Halbleiter-Speichervorrichtung mit dem Pseudointernbefehls-Signalgenerator zur Erzeugung des Pseudointernbefehls-Signals vorgesehen, die nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist, so dass ein Test unter Bedingungen erfolgen kann, die einem erwünschten Test durch sequenzielle Befehlseingaben bei hoher Frequenz im Wesentlichen äquivalent ist, auch wenn das Niedrigfrequenztestgerät verwendet wird oder der Test bei der hohen Frequenz schwierig ist.
Zweites Ausführungsbeispiel
Ein zweites Ausführungsbeispiel gemäß der vorliegenden Erfindung wird im Einzelnen unter Bezug auf 6 beschrieben, die ein Blockdiagramm ist, das eine Zeilenadress-Steuersignalerzeugungsschaltung teilweise veranschaulicht. Ein Befehlsdekoder 41 der 6 entspricht dem Befehlsdekoder 102 der 1. Eine Zeilenadress-Steuersignalerzeugungsschaltung 42 der 6 entspricht einer Zeilenadress-Steuersignalerzeugungsschaltung, die in der Steuerschaltung 106 von 1 enthalten ist. Der Befehlsdekoder 41 erzeugt interne Befehlssignale 31 und 32. Die Zeilenadress-Steuersignalerzeugungsschaltung 42 ist mit dem Befehlsdekoder 41 zum Empfangen der internen Befehlssignale 31 und 32 von dem Befehlsdekoder 41 verbunden. Die Zeilenadress-Steuersignalerzeugungsschaltung 42 umfasst eine Flip-Flop-Schaltung und eine Reihenschaltung von ersten und zweiten Invertern 46 und 47. Die Flip-Flop-Schaltung umfasst erste und zweite NOR-Gatter 44 und 45. Das erste NOR-Gatter 44 weist zwei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 41 und einem Ausgangsanschluss des zweiten NOR-Gatters 45 zum Empfangen des internen Befehlssignals 31 und eines Ausgabesignals aus dem zweiten NOR-Gatters 45 verbunden sind. Das erste NOR-Gatter 44 weist außerdem einen Ausgangsanschluss auf, der mit einem Eingangsanschluss des Inverters 46 verbunden ist und außerdem mit einem der drei Eingangsanschlüsse des zweiten NOR-Gatters 45 zum Übertragen eines Ausgabesignals an den Inverter 46 und das zweite NOR-Gatter 45 verbunden ist. Das zweite NOR-Gatter 45 weist drei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 41 und dem Ausgangsanschluss des ersten NOR-Gatters 44 sowie einer Pufferschaltung zum Empfangen des internen Befehlssignals 32 und des Ausgabesignals aus dem ersten NOR-Gatter 44 sowie einem Ausgabesignal 35 aus der Pufferschaltung verbunden sind. Das zweite NOR-Gatter 45 weist außerdem einen Ausgangsanschluss auf, der mit einem der zwei Eingangsanschlüsse des ersten NOR-Gatters 44 zum Übertragen eines Ausgabesignals an das erste NOR-Gatter 44 verbunden ist. Der erste Inverter 46 empfängt das Ausgabesignal vom ersten NOR-Gatter 44. Der zweite Inverter 47 empfängt ein Ausgabesignal vom ersten Inverter 46 und gibt ein Zeilenadress-Steuersignal 33 aus. Die logische Schaltung umfasst eine Reihenschaltung eines dritten Inverters 48, eines NAND-Gatters 43 und eines vierten Inverters 49. Der dritte Inverter 48 weist einen Ausgangsanschluss auf der mit einem Eingangsanschluss verbunden ist, in den eine Zeilenanwahlschiene eingegeben wird, so dass der dritte Inverter 48 die Zeilenanwahlschiene empfängt. Die Eingangssignale 34 und 35 sind Eingabesignale, die in zwei der drei Eingangsanschlüsse des NAND-Gatters 43 eingegeben werden. Das Signal 34 ist ein Testmodussignal, das sich im Testmodus auf dem hohen Pegel befindet. Das Signal 35 ist ein Schreibsteuersignal, das sich während des Schreibvorgangs auf hohem Pegel befindet. Das Ausgabesignal von dem NAND-Gatter 43 wird in den vierten Inverter 49 eingegeben. Das Ausgabesignal 36 vom vierten Inverter 49 wird in die Zeilenadress-Steuersignalerzeugungsschaltung 42 eingegeben, z. B. in einen der drei Eingangsanschlüsse des zweiten NOR-Gatters 45 eingegeben. Die ersten und zweiten NOR-Gatter 44 und 45 weisen die Form einer Flip-Flop-Schaltung auf, bei der die Schaltung gesetzt wird, wenn das Signal 31 einen hohen Pegel annimmt, und wenn das Signal 36 einen hohen Pegel annimmt, wird die Schaltung zurückgesetzt.
Der Betrieb dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung wird unter Bezug auf 7 beschrieben, die ein Zeitdiagramm ist, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
Wenn sich zur Anstiegszeit des Taktsignals CLK die Zeilenanwahlschiene und die Chipfreigabeschiene auf dem niedrigen Pegel befinden, während die Spaltenanwahlschiene und die Schreibfreigabeschiene sich auf dem hohen Pegel befinden, dann bedeutet diese Kombination der Signale "aktiver Befehl", wodurch der Befehlsdekoder 41 betrieben wird, um das interne Befehlssignal 31 auf den hohen Pegel zu setzen, was die Eingabe des aktiven Befehls während eines Zyklus anzeigt. Und zwar wird das interne Befehlssignal 31 auf den hohen Pegel gesetzt. Nachdem das interne Befehlssignal 31 auf den hohen Pegel gesetzt wurde, wird das Spaltenadress-Steuersignal 33 auf den niedrigen Pegel gesetzt. Wenn danach das interne Befehlssignal 31 auf den niedrigen Pegel zurückkehrt, verbleibt das Spaltenadress-Steuersignal 33 auf dem niedrigen Pegel. Folglich wird die neuartige Zeilenadress-Steuersignalerzeugungsschaltung so betrieben, dass, wenn der Schreibbefehl eingegeben wird, dann das Schreibbetriebssteuersignal 35 den hohen Pegel annimmt, um auf diesem Pegel zu verbleiben, bis der Schreibbetrieb beendet wird.
Während das Zeilenadress-Steuersignal 33 aktiviert wird, nimmt die Zeilenanwahlschiene den hohen Pegel an, wodurch das Signal 36 den hohen Pegel annimmt. Als Ergebnis nimmt das Zeilenadress-Steuersignal den hohen Pegel an, wodurch das Signal 35 ebenfalls den hohen Pegel zum Eintritt in den deaktivierten Zustand einnimmt.
Da das Testmodussignal 34 und das Schreibbetriebssteuersignal 35 als Freigabesignale eingegeben werden, wird das interne Voraufladebefehlssignal nicht synchron mit der Zeilenanwahlschiene erzeugt.
Das Zeilenanwahlschienensignal sorgt für einen Einfluss auf die normale Befehlseingabe, weshalb es notwendig ist, das Signal während der Haltezeitdauer gegen die Anstiegsflanke des Taktsignals CLK im Schreibbefehlseingabezyklus auf dem hohen Pegel zu halten, aber danach darf es den niedrigen Pegel annehmen. Die Zeitdauer t39 von der Schreibbefehlseingabe bis zur Deaktivierung des Zeilenadress-Steuersignals kann optional unabhängig von der Frequenz des Taktzyklus des extern eingegebenen Taktsignals gesetzt werden. Es ist möglich, einen Test auszuführen, welcher der Eingabe eines hochfrequenten Taktsignals im Wesentlichen äquivalent ist.
Folglich ist diese neuartige synchrone Halbleiter-Speichervorrichtung mit dem Pseudointernbefehls-Signalgenerator zur Erzeugung des Pseudointernbefehls-Signals vorgesehen, das nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taktsignal erzeugt worden ist, so dass ein Test unter Bedingungen ausgeführt werden kann, die einem erwünschten Test durch sequenzielle Befehlseingaben bei hoher Frequenz im Wesentlichen äquivalent ist, auch wenn ein Niedrigfrequenztestgerät verwendet wird oder der Test bei der hoher Frequenz schwierig ist.
Drittes Ausführungsbeispiel
Ein drittes Ausführungsbeispiel gemäß der vorliegenden Erfindung wird im Einzelnen unter Bezug auf 8 beschrieben, die ein Blockdiagramm ist, das eine Zeilenadress-Steuersignalerzeugungsschaltung teilweise veranschaulicht. Ein Befehlsdekoder 61 der 8 entspricht dem Befehlsdekoder 102 der 1. Eine Zeilenadress-Steuersignalerzeugungsschaltung 62 der 8 entspricht einer Zeilenadress-Steuersignalerzeugungsschaltung, die in der Steuerschaltung 106 der 1 aufgenommen ist. Der Befehlsdekoder 61 erzeugt interne Befehlssignale 51 und 52. Die Zeilenadress-Steuersignalerzeugungsschaltung 62 ist mit dem Befehlsdekoder 61 zum Empfangen der internen Befehlssignale 51 und 52 von dem Befehlsdekoder 61 verbunden. Die Zeilenadress-Steuersignalerzeugungsschaltung 62 umfasst eine Flip-Flop-Schaltung und eine Reihenschaltung von ersten und zweiten Invertern 66 und 67. Die Flip-Flop-Schaltung umfasst erste und zweite NOR-Gatter 64 und 65. Das erste NOR-Gatter 64 weist zwei Eingangsanschlüsse auf, die mit dem Befehlsdekoder 61 und einem Ausgangsanschluss des zweiten NOR-Gatters 65 zum Empfangen des internen Befehlssignals 51 und eines Ausgabesignals von dem zweiten NOR-Gatter 65 verbunden sind. Das erste NOR-Gatter 64 weist außerdem einen Ausgangsanschluss auf der mit einem Eingangsanschluss des Inverters 66 verbunden ist und außerdem mit einem der drei Eingangsanschlüsse des zweiten NOR-Gatters 65 zum Übertragen eines Ausgangssignals an den Inverter 66 und das zweite NOR-Gatter 65 verbunden ist. Das zweite NOR-Gatter 65 weist drei Eingangsanschlüsse auf die mit dem Befehlsdekoder 61 und dem Ausgangsanschluss des ersten NOR-Gatters 64 sowie einer Pufferschaltung zum Empfangen des internen Befehlssignals 52 und des Ausgangssignals von dem ersten NOR-Gatter 64 sowie eines Ausgangssignals 55 von der Pufferschaltung verbunden ist. Das zweite NOR-Gatter 65 weist außerdem einen Ausgangsanschluss auf, der mit einem der zwei Ein gangsanschlüsse des ersten NOR-Gatters 64 zum Übertragen eines Ausgabesignals an das erste NOR-Gatter 64 verbunden ist. Der erste Inverter 66 empfängt das Ausgabesignal von dem ersten NOR-Gatter 64. Der zweite Inverter 67 empfängt ein Ausgabesignal von dem ersten Inverter 66 und gibt ein Zeilenadress-Steuersignal 53 aus. Die logische Schaltung umfasst eine Reihenschaltung des dritten Inverters 69, eines NAND-Gatters 68 und einer Verzögerungsschaltung 63. Das Eingabesignal 54 ist ein Eingabesignal, das in einen der zwei Eingangsanschlüsse des NAND-Gatters 68 eingegeben wird. Das andere Eingabesignal 55 wird in die Verzögerungsschaltung 63 eingegeben. Eine Ausgabe der Verzögerungsschaltung wird außerdem in den verbleibenden der zwei Eingangsanschlüsse des NAND-Gatters 68 eingegeben. Das Signal 54 ist ein Testmodussignal, das sich im Testmodus auf dem hohen Pegel befindet. Das Signal 55 ist ein Schreibsteuersignal, das sich während des Schreibbetriebs auf hohem Pegel befindet. Das Ausgabesignal von dem NAND-Gatter 68 wird in den dritten Inverter 69 eingegeben. Das Ausgabesignal 56 von dem dritten Inverter 69 wird in die Zeilenadress-Steuersignalerzeugungsschaltung 62 eingegeben, z. B. in einen der drei Eingangsanschlüsse des zweiten NOR-Gatters 65 eingegeben. Die ersten und zweiten NOR-Gatter 64 und 65 weisen die Form einer Flip-Flop-Schaltung auf, in der die Schaltung gesetzt wird, wenn das Signal 51 den hohen Pegel annimmt, und die Schaltung dann zurückgesetzt wird, wenn das Signal 56 einen hohen Pegel annimmt. In diesem Ausführungsbeispiel hat das Testmodussignal 54 den hohen Pegel angenommen, um so den internen Voraufladebefehl zu erzeugen.
Der Betrieb dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung wird unter Bezug auf 9 beschrieben, die ein Zeitdiagramm ist, das die Kurvenformen von Signalen dieser neuartigen Zeilenadress-Steuersignalerzeugungsschaltung veranschaulicht.
Wenn sich zur Anstiegszeit des Taktsignals CLK die Zeilenanwahlschiene und die Chipfreigabeschiene auf dem niedrigen Pegel befinden, während die Spaltenanwahlschiene und die Schreibfreigabeschiene sich auf dem hohen Pegel befinden, dann bedeutet diese Kombination der Signale "aktiver Befehl", wodurch der Befehlsdekoder 61 betrieben wird, um das interne Befehlssignal 51 auf den hohen Pegel zu setzen, was die Eingabe des aktiven Befehls während eines Zyklus anzeigt. Und zwar wird das interne Befehlssignal 51 auf den hohen Pegel gesetzt. Nachdem das interne Befehlssignal 51 auf den hohen Pegel gesetzt wurde, wird dann das Spaltenadress-Steuersignal 53 auf den niedrigen Pegel gesetzt. Wenn danach das interne Befehlssignal 51 auf den niedrigen Pegel zurückkehrt, dann verbleibt das Spaltenadress-Steuersignal 53 auf dem niedrigen Pegel. Folglich wird die neuartige Zeilenadress-Steuersignalerzeugungsschaltung so betrieben, dass, wenn der Schreibbefehl eingegeben wird, dann das Schreibbetriebssteuersignal 55 den hohen Pegel annimmt, um auf diesem Pegel zu verbleiben, bis der Schreibvorgang beendet ist.
Während das Zeilenadress-Steuersignal 53 aktiviert ist, wird der Schreibbefehl eingegeben, um das Schreibbetriebssteuersignal 55 auf den hohen Pegel zu setzen, und nach einer vorgegebenen Zeitdauer nimmt das Signal 56 den hohen Pegel an. Als Ergebnis erhält das Zeilenadress-Steuersignal 53 den hohen Pegel für den Eintritt in den deaktivierten Zustand.
Da die Verzögerungszeit des Signals in der Verzögerungsschaltung 63 optional beim Entwurf der Schaltung festgelegt wird, kann die Zeitdauer t59 von der Eingabe des Schreibbefehls bis zur Deaktivierung des Zeilenadress-Steuersignals optional unabhängig von der Taktzeit t58 festgesetzt werden. Es ist möglich, einen Test auszuführen, welcher dem im Wesentlichen ähnlich ist, wenn ein Hochfrequenztaktsignal eingegeben wird.
Es gibt keine Notwendigkeit, irgendein Anschlussfeld ausschließlich für den Test vorzusehen. Es ist möglich, den Test auszuführen, nachdem die Halbleitervorrichtung zusammengesetzt worden ist.
Folglich ist diese neuartige synchrone Halbleiterspeichervorrichtung mit dem Pseudointernbefehlssignalgenerator zur Erzeugung des Pseudointernbefehlssignals vorgesehen, das nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegeben Taktsignal erzeugt worden ist, so dass ein Test unter Bedingungen ausgeführt werden kann, die denen eines gewünschten Tests durch sequenzielle Befehlseingaben bei hoher Frequenz im Wesentlichen äquivalent ist, auch wenn das Niedrigfrequenztestgerät verwendet wird oder der Test bei der hohen Frequenz schwierig ist.
In den vorhergehenden Ausführungsbeispielen wird das Pseudointernbefehlssignal zu dem Voraufladebefehl erzeugt. Selbstverständlich ist es jedoch möglich, eine Schaltung zum Erzeugen eines internen Befehlssignals nicht synchron mit dem Taktsignal gegen die anderen Befehlssignale zu gestalten. Die oben beschriebene neuartige synchrone Halbleiterspeichervorrichtung ist mit dem Pseudointernbefehlssignalgenerator zum Erzeugen des Pseudointernbefehlssignals vorgesehen, der nicht synchron mit einem extern eingegebenen Taktsignal ein internes Befehlssignal steuert, das synchron mit dem extern eingegebenen Taksignal erzeugt worden ist, so dass ein Test um Fehler zu erfassen und auf eine Reserveschaltung umzuschalten, unter Bedingungen ausgeführt werden kann, die denen eines gewünschten Tests durch sequenzielle Befehlseingaben bei hoher Frequenz im Wesentlichen äquivalent ist, auch wenn das Niedrigfrequenztestgerät verwendet wird oder der Test bei der hohen Frequenz schwierig ist. Dies kann die Ausbeute der synchronen Halbleiterspeichervorrichtung verbessern.

Claims

Synchrone Halbleiter-Speichervorrichtung, gekennzeichnet durch einen Pseudointernbefehl-Signalgenerator (23, 28, 29) zur Erzeugung eines Pseudointernbefehl-Signals (15), das nicht synchron mit einem extern eingegebenen Taktsignal (CLK) ein internes Befehlssignal (13) steuert, das synchron mit dem extern eingegebenen Taktsignal (CLK) erzeugt wird.
Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Pseudointernbefehl-Signal durch ein Eingabesignal (14) erzeugt wird, das an einem Nicht-Bonding-Pad eingegeben wird.
Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Pseudointernbefehl-Signal synchron mit einem extern eingegebenen asynchronen Signal erzeugt wird.
Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass eine Testschaltung vorgesehen ist zum Erzeugen des Pseudointernbefehl-Signals in Übereinstimmung mit dem internen Steuersignal.
Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Pseudointernbefehl-Signal durch eine Schaltung erzeugt wird, wobei ein Testmodussignal in ein internes Steuersignal in Nichtsynchronisation mit dem Taktsignal ohne Eingabe in eine Schaltung wie einen Befehlsdecoder zum Empfang eines normalen Eingabesignals erzeugt wird und zur Ausgabe eines Synchronsignals mit dem Taktsignal.
Synchrone Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass in Übereinstimmung mit dem internen Steuersignal, das durch die Eingabe eines Befehls erzeugt wird, eine Schaltung vorgesehen ist zum Erzeugen eines internen Befehlsignals eines anderen Befehls.