DE10115879C1

DE10115879C1 - Testdatengenerator

Info

Publication number: DE10115879C1
Application number: DE10115879A
Authority: DE
Inventors: Peter Poechmueller; Wolfgang Ernst; Gunnar Krause; Justus Kuhn; Jens Luepke; Jochen Mueller; Michael Schittenhelm
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-10-10
Anticipated expiration: 2021-03-31
Also published as: US20020157052A1; US6865707B2

Abstract

Testdatengenerator zur Erzeugung von Testdatenmustern für das Testen einer Schaltung mit: einer Frequenzvervielfachungsschaltung (8), die eine niedrige Taktfrequenz eines von einem Testgerät (2) empfangenen Eingangstaktsignals mit einem bestimmten Taktfrequenz-Vervielfachungs-Faktor (k) zur Erzeugung eines Ausgangstaktsignals mit hoher Taktfrequenz für die zu testende Schaltung (3) erhöht; mehreren Datenregistern (35-1, 35-2) zum Speichern einer bestimmten Anzahl (N) von Test-Datenworten (DW), die aus den Datenregistern ausgelesen werden; mindestens einem Multiplexer (42) zum Durchschalten eines aus dem Datenregister (35-1, 35-2) ausgelesenen Test-Datenwortes der hohen Taktfrequenz des Ausgangssignals an einen Datenbus (49) in Abhängigkeit von einem Registerauswahl-Steuerdatum eines mehrzeiligen Registerauswahl-Steuerdatenvektors (DS), der von dem Testgerät (2) mit der niedrigen Taktfrequenz des Eingangstaktsignals empfangen wird, wobei die Anzahl der Registerauswahl-Steuerdaten des Registerauswahl-Steuerdatenvektors (DS) gleich dem Taktfrequenz-Vervielfachungs-Faktor (k) ist und während einer Taktperiode des Ausgangstaktsignals dasjenige Datenwort von dem Multiplexer (42) bei einer Signalflanke des Ausgangstaktsignals durchgeschaltet wird, das durch das Registerauswahl-Steuerdatum in der zugehörigen Zeile des Registerauswahl-Datenvektors angegeben ist.

Description

Die Erfindung betrifft einen Testdatengenerator zur Erzeugung von Testdatenmustern für das Testen einer getakteten Schal tung.

Die U.S. 5,640,509 beschreibt ein IC-Gehäuse, das zwei integ rierte Teilschaltungen, nämlich einen Prozessor und einen Ca chéspeicher, beinhaltet. Der Cachéspeicher setzt sich dabei u. a. aus einem Speicherarray, einem Taktmultiplizierer und einem programmierbaren Selbsttestschaltkreis zusammen. Der programmierbare Selbsttestschaltkreis bzw. Testdatengenerator enthält seinerseits Selbsttestregister, in die Prüfdaten von außen, beispielsweise von einem langsamen Testgerät, über ei nen seriellen Pfad oder über Busleitungen eines Busses einge schrieben werden können. Der Taktmultiplizierer in dem Ca chéspeicher 14 erhöht im Testbetrieb die Taktrate der von au ßen angelegten Signale.

Aus der U.S. 5,390,192 ist ein Hochgeschwindigkeitsmusterge nerator zur Prüfung von integrierten Schaltungen bekannt. Der Hochgeschwindigkeitsmustergenerator besteht aus einem Kon trollspeicher und aus einzelnen Mustergeneratoren. Ein Systemtakt wird in einem Frequenzteiler zur Steuerung des Kontrollspeichers und des Multiplexers heruntergeteilt, wobei der Multiplexer ein Testmuster aus den anliegenden Testmus tern der Einzelmustergeneratoren auswählt und in einem Zeit multiplexverfahren mit n-facher Frequenz abgibt.

Nach dem Herstellungsprozess werden integrierte Schaltungen, insbesondere Speicherbausteine, zur Überprüfung Ihrer Funkti onsfähigkeit einem Testvorgang unterzogen. Dabei wird die zu testende Schaltung (DUT: Device Under Test) an eines externes Testgerät angeschlossen.

Fig. 1 zeigt eine Testanordnung nach dem Stand der Technik. Die zu testende Schaltung wird von dem externen Testgerät über einen Steuerbus angesteuert und tauscht Daten über einen Datenbus mit dem Testgerät aus. Das Testgerät generiert fer ner Adressen zur Adressierung der Speicherzellen der zu tes tenden Schaltung DUT, die über einen Adressbus an die zu tes tende Schaltung angelegt werden. Die Speicherzellen werden adressiert und die Testdaten werden in die verschiedenen Speicherzellen des Speicherbausteins über den Datenbus durch das Testgerät eingeschrieben. Anschließend werden die einge schriebenen Daten wieder ausgelesen und von dem Testgerät empfangen, wobei sie mit dem ursprünglich generierten Testda tenmustern zur Überprüfung der Funktionsfähigkeit der ver schiedenen Speicherzellen verglichen werden.

Sogenannte synchrone Speicherbausteine arbeiten mit einer be stimmten Betriebsfrequenz und werden durch ein Taktsignal ge taktet. Moderne Speicherbausteine arbeiten bei immer höheren Taktfrequenzen, die bei einigen hundert Megahertz liegen kön nen. Herkömmliche Testgeräte sind nicht in der Lage, Spei cherbausteine, die mit derart hohen Taktfrequenzen betrieben werden, zuverlässig zu testen. Ein weiterer Nachteil der in Fig. 1 dargestellten Testanordnung besteht darin, dass die Längen der verschiedenen Leitungen des Steuerbusses, des Da tenbusses und des Adressbusses zwischen dem Testgerät und dem Speicherbaustein relativ lang sind, so dass die hochfrequen ten Testsignale sehr störanfällig sind.

Es ist daher die Aufgabe der vorliegenden Erfindung einen Testdatengenerator zur Erzeugung von Testdatenmustern zu schaffen, mit dem hochfrequent getaktete Schaltungen zuver lässig unter Verwendung niederfrequenter herkömmlicher Test geräte getestet werden können.

Diese Aufgabe wird erfindungsgemäß durch einen Testdatengene rator mit dem in Patentanspruch 1 angegebenen Merkmalen ge löst.

Die Erfindung schafft einen Testdatengenerator zur Erzeugung von Testdatenmustern für das Testen einer Schaltung mit
einer Frequenzvervielfaltungsschaltung, die eine niedrige Taktfrequenz eines von einem Testgerät empfangenen Eingangs taktsignals mit einem bestimmten Taktfrequenz-Vervielfach ungsfaktor zur Erzeugung eines Ausgangstaktsignals mit einer hohen Taktfrequenz für die zu testende Schaltung erhöht,
mehreren Datenregistern zum Speichern einer bestimmten Anzahl von Test-Datenworten, die aus den Datenregistern ausgelesen werden,
mindestens einem Multiplexer zum Durchschalten eines mit der hohen Taktfrequenz aus einem Datenregister ausgelesenen Test datenwortes an einen Datenbus in Abhängigkeit von einem Re gisterauswahl-Steuerdatum eines mehrzeiligen Registeraus wahl-Steuerdatenvektors, der von dem Testgerät mit der niedrigen Taktfrequenz des Eingangstaktsignals empfangen wird, wobei die Anzahl der Registerauswahl-Steuerdaten des Registerauswahl-Steuerdatenvektors gleich dem Taktfrequenz vervielfachungsfaktor ist und während einer Taktperiode des Ausgangstaktsignals dasjenige Test-Datenwort von dem Multi plexer bei einer Signalflanke des Ausgangsstaktsignals durch geschaltet wird, das durch das Registerauswahl-Steuerdatum in der zugehörigen Zeile des Registerauswahl-Datenvektors ange geben ist.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Testdatengenerators ist der Testdatengenerator zwischen einem ersten Betriebsmodus zur Datengenerierung mit einfacher Da tenrate und einem zweiten Betriebsmodus zur Datengenerierung mit doppelter Datenrate umschaltbar.

Dabei wird in dem ersten Betriebsmodus vorzugsweise das durch das Register-Auswahlsteuerdatum angegebene Testdatenwort mit jeder ansteigenden Signalflanke des Ausgangstaktsignals durchgeschaltet.

Bei einem zweiten Betriebsmodus des erfindungsgemäßen Testda tengenerators wird vorzugsweise das durch das Registeraus wahl-Steuerdatum angegebene Testdatenwort mit jeder anstei genden und jeder abfallenden Signalflanke des Ausgangstakt signals an den Datenbus durchgeschaltet.

Bei einer bevorzugten Ausführungsform schaltet der Multiple xer das Testdatenwort an einen internen Datenbus einer Test schaltung, die zwischen dem Testgerät und der zu testenden Schaltung vorgesehen ist, durch.

Dabei wird in einem Schreibbetrieb der Testschaltung vorzugs weise das an dem internen Datenbus der Testschaltung durchge schaltete Testdatenwort mittels eines Datenausgangsdatentrei bers an einen externen Datenbus angelegt, der an die zu tes tende Schaltung angeschlossen ist.

Bei einem Lesebetrieb der Testschaltung wird das an den in ternen Datenbus der Testschaltung durchgeschaltete Testdaten wort mit einem von der zu testenden Schaltung über den exter nen Datenbus und einer Dateneingangsschaltung empfangenen Da tenwort durch eine Datenvergleichsschaltung verglichen, die ein Anzeigesignal an das Testgerät abgibt, welches anzeigt, ob die verglichenen Datenworte identisch sind.

Bei einer besonders bevorzugten Ausführungsform ist das an dem Datenbus anliegende Testdatenwort durch einen Inverter schaltkreis bitweise invertierbar.

Bei einer weiteren bevorzugten Ausführungsform sind die an dem Datenbus anliegenden Testdatenworte durch eine Phasenver zögerungsschaltung um eine einstellbare Phasendifferenz in Bezug auf das Ausgangstaktsignal verzögerbar.

Die Datenregister sind bei einer bevorzugten Ausführungsform des erfindungsgemäßen Testdatengenerators über Initialisie rungsleitungen durch das externe Testgerät initialisierbar.

Bei einer weiteren bevorzugten Ausführungsform des erfin dungsgemäßen Testdatengenerators sind die Datenregister in einem Datenregisterfeld mit 2^p Datenregistern enthalten.

Dabei weist jedes Registerauswahl-Steuerdatum vorzugsweise p Datenbits zur Selektion eines bestimmten Datenregisters auf.

Der Registerauswahl-Datenvektor wird vorzugsweise von dem Testgerät über Daten-Steuerleitungen mit der niedrigen Taktfrequenz empfangen und in einem Register zwischengespei chert.

Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Testdatengenerators ist die Anzahl der Datensteuerleitungen geringer als die Busbreite des externen Datenbusses.

Bei einer besonders bevorzugten Ausführungsform des erfin dungsgemäßen Testdatengenerators werden die Testdatenworte aus den Datenregistern zyklisch ausgelesen.

Der Testdatengenerator ist vorzugsweise in einer Testschal tung enthalten, die zwischen dem externen Testgerät und der zu testenden Schaltung vorgesehen ist und die über kurze Lei tungen an die zu testende Schaltung angeschlossen ist.

Der erfindungsgemäße Testdatengenerator wird vorzugsweise zur Erzeugung von Testdatenmustern für das Testen von Speicher bausteinen verwendet, die mit einer hohen Taktfrequenz getak tet werden.

Im weiteren wird eine bevorzugte Ausführungsform des erfin dungsgemäßen Testdatengenerators unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.

Es zeigt:

Fig. 1 eine Testanordnung nach dem Stand der Technik;

Fig. 2 ein Blockschaltbild einer Testanordnung, die einen erfindungsgemäßen Testdatengenerator enthält;

Fig. 3 ein Signalablaufdiagramm zur Erläuterung der Funkti onsweise des erfindungsgemäßen Testdatengenerators;

Fig. 4 ein Ablaufdiagramm zur weiteren Erläuterung der Funk tionsweise des erfindungsgemäßen Testdatengenerators.

Wie man aus Fig. 2 erkennen kann, ist eine Testschaltung 1 zwischen einem herkömmlichen Testgerät 2 und einer zu testen den Schaltung 3 angeordnet. Bei der zu testenden Schaltung 3 handelt es sich um eine beliebige getaktete digitale Schal tung, beispielsweise einen Speicherbaustein insbesondere ei nen DRAM-Speicher. Das Testgerät 2 legt über eine Leitung 4 ein Taktsignal mit einer vergleichsweise niedrigen Taktfre quenz von beispielsweise 100 Megahertz an einem Takteingang 5 der Testschaltung 1 an. Von dem Takteingang 5 gelangt das niederfrequente Eingangstaktsignal der Testschaltung 1 über eine interne Taktleitung 6 an einen Eingang 7 einer Frequenz vervielfachungsschaltung 8 zur Erzeugung eines Ausgangstakt signals mit einer hohen Taktfrequenz. Hierzu multipliziert die Taktfrequenzvervielfachungsschaltung 8 die Taktfrequenz des Eingangstaktsignals mit einem einstellbaren Taktfrequenz vervielfachungsfaktor k und gibt das Ausgangstaktsignal mit der erhöhten Taktfrequenz über einen Ausgang 9 eine interne Ausgangstaktleitung 10 der Testschaltung 1 an einen Taktaus gang 11 zur Testschaltung 1 ab. Der Taktausgang 11 der Test schaltung 1 ist über eine externe Taktleitung 12 mit einem Takteingang 13 der zu testenden Schaltung 3 verbunden. Die Frequenzvervielfachungsschaltung erhöht beispielsweise eine Eingangstaktfrequenz von 100 Megahertz um einen Faktor 4 und gibt ein Ausgangtaktsignal mit einer Taktfrequenz von 400 Me gahertz an die zu testende Schaltung 3 ab.

Die Testschaltung 1 empfängt ferner notwendige Steuersignale zum Testen der Schaltung 3 von dem Testgerät 2 über einen Steuersignalbus 14 an einem Steuereingang 15. Die Steuer signale gelangen über einen internen Steuersignalbus 15 der Testschaltung 1 an einem Eingang 16 eines Parallel-Seriell- Wandlers 17 und an einen Eingang 18 einer internen Auswerte logik 19. Der Parallel-Seriell-Wandler 17 weist einen Takt eingang 20 auf und erhält über eine Taktleitung 21 das Aus gangstaktsignal von der Frequenzvervielfachungsschaltung 8.

Die Auswertelogik 19 besitzt ebenfalls einen Takteingang 22 und empfängt das hochfrequente Ausgangstaktsignal über eine Taktleitung 23.

Der mit hoher Taktfrequenz getaktete Parallel-Seriell-Wandler 17 führt eine Parallel-Seriell-Wandlung der niederfrequenten von dem Testgerät 2 stammenden Steuersignale durch und gibt über einen Ausgang 24 und interne Steuerleitungen 25 der Testschaltung 1 hochfrequente Steuersignale an einen Ausgang 26 der Testschaltung 1 ab. Der Steuerausgang 26 der Testschaltung 1 ist über einen externen Steuerbus 27 an Steuer eingänge 28 der zu testenden Schaltung 3 angeschlossen.

Die interne Auswertelogik 19 der Testschaltung 1 generiert in Abhängigkeit der von dem Testgerät 2 empfangenen Steuersigna le interne Steuersignale, insbesondere Steuersignale für die Datenein- und Datenausgangstreiber. Die Testschaltung 1 ent hält einen Datenausgangstreiber 29 mit einem Steuereingang 30 zum Empfang eines Lese-/Schreibbefehls vom einem Ausgang 31 der Auswertelogik 19 über eine Steuerleitung 32. Die Test schaltung 1 enthält zudem eine Dateneingangsschaltung 33 mit einem Steuereingang 34, der ebenfalls an die Steuerleitung 32 angeschlossen ist.

Die Testschaltung 1 enthält ein Datenregisterfeld 35 mit meh reren Datenregistern 35-1, 35-2 zum Steuern einer bestimmten Anzahl N von Datenworten, die jeweils mehrere Testdatenbits umfassen. Die interne Steuerung 36 besitzt einen Takteingang 37 zum Empfang des hochfrequenten Taktsignals und steuert über Steuerleitungen 38 das Datenregisterfeld 35 an. Die Da tenworte DW in den verschiedenen Datenregistern 35-1, 35-2 werden über Datenausgänge 39-1, 39-2 ausgelesen und gelangen über Datenleitungen 40-1, 40-2 zu Eingängen 41-1, 41-2 eines Multiplexers 42.

Bei der in Fig. 2 dargestellten Ausführungsform sind zwei Datenregister 35-1, 35-2 in dem Datenregisterfeld 35 enthal ten. Bei alternativen Ausführungsformen ist die Anzahl der in dem Datenregisterfeld 35 enthaltenen Datenregister ein Viel faches des Wertes zwei. Die Datenregister 35-1, 35-2, die je weils N Datenworte DW abspeichern, sind über Leitungen 43 und ein Initialisierungsregister 44 initialisierbar. Die Testda tenmuster werden von dem Testgerät 2 über Initialisierungs leitungen 45 an einen Eingang 46 der Testschaltung 1 angelegt und über interne Initialisierungsleitungen 47 in das Initia lisierungsregister 44 eingeschrieben. Die Initialisierung der Datenregister 35-1, 35-2 erfolgt vor dem eigentlichen Test vorgang und kann mit einer niedrigen Taktfrequenz erfolgen.

Der Multiplexer 42 besitzt einen Ausgang 48, der über einen internen Datenbus 49, an einen Dateneingang 50 des Datenaus gangstreiber 29 angeschlossen ist und an einen Eingang 51 ei ner Datenvergleichsschaltung 52 der Testschaltung 1, die über einen weiteren Dateneingang 53 und einen internen Datenbus 54 mit einem Ausgang 55 des Dateneinganstreibers 33 verbunden ist.

Der Datenausgangstreiber 29 weist einen Datenausgang 55 auf, der über einen internen Datenbus 56 mit einem Datenausgang 57 der Testschaltung 1 verbunden ist. Der interne Datenbus 56 ist ferner an einen Dateneingang 58 der Dateneingangsschal tung 33 angeschlossen. Der Datenausgang 57 der Testschaltung 1 tauscht über einen externen Datenbus 59 und einen Date nanschluß 60 mit der zu testenden Schaltung 3 Daten aus.

Der Multiplexer 42 weist einen Steuereingang 61 auf, der über interne Steuerleitungen 62 mit einem Ausgang 63 eines Regis ters 64 zum Zwischenspeichern eines Registerauswahl-Daten vektors verbunden ist. Das Testgerät 2 generiert einen mehr zeiligen Registerauswahl-Steuerdatenvektor, der über Lei tungen 65 an einen Steuereingang 66 der Testschaltung 1 ange legt wird und über interne Steuerleitungen 67 und einen Ein gang 68 in das Register 64 eingeschrieben wird. Der Multiple xor 42 schaltet die aus den Datenregistern 35-1, 35-2 zyk lisch ausgelesenen Testdatenworte DW in Abhängigkeit von ei nem Registerauswahl-Steuerdatum des mehrzeiligen in dem Re gister 64 zwischengespeicherten Registerauswahl-Steuerda tenvektors an den internen Datenbus 49 durch. Der von dem Testgerät 2 empfangene Registerauswahl-Steuerdatenvektor wird mit der niedrigen Taktfrequenz des Eingangstaktsignals in das Register 64 eingeschrieben und die umgeschalteten Testdatenworte werden mit der hohen Taktfrequenz des Ausgangstaktsignals durch den Multiplexer 42 an den internen Da tenbus 49 angelegt.

Der Registerauswahl-Steuerdatenvektor weist eine bestimmte Anzahl von Registerauswahl-Steuerdaten auf, wobei die Anzahl der Registerauswahl-Steuerdaten gleich dem Taktfrequenzver vielfachungsfaktor k der die Frequenzvervielfachungsschaltung 8 ist. Während einer Taktperiode des Ausgangstaktsignals wird dasjenige Testdatenwort DW von dem Multiplexer 42 bei einer Signalflanke des Ausgangstaktsignals durch geschaltet, das durch das Registerauswahl-Steuerdatum in der zugehörigen Zei le des Registerauswahl-Datenvektors angegeben ist.

Die Testschaltung 1 arbeitet in Abhängigkeit von dem externen Steuersignal in einem Schreibbetrieb (W) oder einem Lesebe trieb (R). In dem Schreibbetrieb der Testschaltung 1 wird das an den internen Datenbus 49 durch den Multiplexer 42 durchge schaltete Testdatenwort mittels des Datenausgangstreibers 29 an den externen Datenbus 59 angelegt, der mit der zu testen den Schaltung 3 verbunden ist. In einem Lesebetrieb der Test schaltung 1 wird das an den internen Datenbus 49 der Test schaltung 1 durchgeschaltete Testdatenwort DW mit einer von der zu testenden Schaltung 3 über den externen Datenbus 59 und die Dateneingangsschaltung 33 an dem Datenbus 54 anlie gende Datenwort durch die Vergleichsschaltung 52 verglichen und das Vergleichsergebnis von der Vergleichsschaltung 52 über einen Ausgang 69 und eine Leitung 70 in ein Register 71 eingeschrieben und dort zwischengespeichert. Das Vergleichs ergebnis zeigt an ob die von der zu testenden Schaltung 3 er haltenen Lesedaten mit den erwarteten Testdatenworten DW aus den Datenregistern übereinstimmen oder nicht. Handelt es sich bei der zu testenden Testschaltung 3 um einen Speicherbau stein müssen die in die verschiedenen Speicherzellen einge schriebenen Testdatenmuster mit den ausgelesenen Testdaten mustern übereinstimmen, damit die Funktionsfähigkeit der Speicherzellen gewährleistet ist. Das zwischengespeicherte Vergleichsergebnis wird über Leitungen 72 an einen Ausgang 73 der Testschaltung 1 abgegeben. Der Ausgang 73 ist über Lei tungen 74 über das externe Testgerät 2 angeschlossen.

Die Testschaltung 1 enthält zusätzlich einen internen Adres sengenerator 75, der über Steuerleitungen 76 an einen Steuer eingang 77 der Testschaltung 1 angeschlossen ist, wobei der Steuereingang 77 über Steuerleitungen 78 mit dem Testgerät 2 verbunden ist. Der Adressengenerator 75 der Testschaltung 1 ist ferner über den internen Adressbus 79 an einen Ausgang 80 der Testschaltung 1 angeschlossen, der über einen externen Adressbus 81 der Adressen zur Adressierung der Speicherzellen an die zu testende Schaltung 3 anlegt. Der interne Adressge nerator 75 erzeugt die Adressen in Abhängigkeit der Adressie rungssteuersignale, die durch das Testgerät 2 über die Lei tungen 78 gegeben werden.

Die Fig. 3a-3d erläutern die Funktionsweise des erfin dungsgemäßen Testdatengenerators.

Fig. 3a zeigt ein Ausgangstaktsignal, das von der Frequenz vervielfachungsschaltung 8 über die Taktleitung 12 an die zu testende Schaltung 3 angelegt wird. Die Frequenzvervielfa chungsschaltung 8 erhält über die Taktleitung 4 von dem ex ternen Testgerät 2 das niederfrequente Eingangstaktsignal, welches in Fig. 3b dargestellt ist. Die Taktfrequenz wird durch die Frequenzvervielfachungsschaltung mit einem bestimm ten Taktfrequenzvervielfachungsfaktor k, der in dem gezeigten Beispiel vier beträgt, zur Erzeugung des in Fig. 3a darge stellten Ausgangstaktsignals multipliziert. Das in Fig. 3b dargestellte Eingangstaktsignal weist beispielsweise eine Frequenz von 100 Megahertz auf während das in Fig. 3a darge stellte Ausgangstaktsignal eine Taktfrequenz von 400 Mega hertz aufweist, die der Betriebsfrequenz des zu testenden Speicherbausteins 3 entspricht.

Zum Zeitpunkt t₀ wird der von dem Testgerät 2 über die Lei tungen 65 an die Testschaltung 1 angelegte Registerauswahl- Steuerdatenvektor DS in das Register 64 zur Ansteuerung des Multiplexors 42 eingeschrieben. Der Registerauswahl-Steuer datenvektor DS enthält mehrere Registerauswahl-Steuerdaten, deren Anzahl gleich dem Frequenz-Vervielfachungsfaktor k ist. Bei dem in Fig. 3 dargestellten Beispiel weist der Register auswahl-Steuerdatenvektor DS vier Registerauswahl-Steuer daten auf, wobei jedes Steuerdatum einem Datenregister 35-i innerhalb des Datenregisterfeldes 35 entspricht. Bei der in Fig. 2 gezeigten Ausführungsform sind zwei Datenregister 35-1, 35-2 vorgesehen, so dass jedes Registerauswahl-Steuerda tum lediglich aus einem Bit besteht. Das Registerauswahl- Steuerdatenbit 1 zeichnet bei dem gezeigten Beispiel Datenre gister 35-2, während das Registerauswahl-Steuerdatenbit 0 dem Datenregister 35-1 entspricht. Mit der ansteigenden Sig nalflanke des Eingangstaktsignals zum Zeitpunkt t₀ wird der Registerauswahl-Steuerdatenvektor DS in das Register 64 übernommen und anschließend die aus den Datenregistern 35 zyk lisch ausgelesenen Datenworte entsprechend den Registeraus wahl-Steuerdaten des Registerauswahl-Steuerdatenvektors DS durch den Multiplexer 42 durchgeschaltet.

Bei dem in Fig. 3 dargestellten Beispiel weist ein erster Registerauswahl-Steuerdatenvektor DS₁ folgende Werte auf:

DS₁ = 1010

Entsprechend dem ersten Datenbit 1 des Registerauswahl- Steuerdatenvektors DS1 wird zunächst ein Datenwort aus dem zugehörigen Datenregister 35-2 durch den Multiplexer 42 an den internen Datenbus 49 durchgeschaltet und anschließend ein Datenwort aus dem anderen Datenregister 35-1 entsprechend dem nächsten Registerauswahl-Steuerdatenbit 0 durchgeschaltet usw.

Nach Ablauf einer Taktperiode T des Eingangstaktsignals wird mit der nächsten ansteigenden Signalflanke des Eingangstakt signals der nächste Registerauswahl-Steuerdatenvektor durch die Testschaltung 1 übernommen und der Vorgang wiederholt sich. Während einer Taktperiode T/k des Ausgangstaktsignals, wie es in Fig. 3a dargestellt ist, wird ein Testdatenwort durch den Multiplexer 42 durchgeschaltet und über den exter nen Datenbus 59 an die zu testende Schaltung 3 angelegt. Die zu testende Schaltung 3 empfängt somit ein hochfrequentes Da tensignal von dem in Testschaltung 1 enthaltenem Testdatenge nerator in Abhängigkeit von einem mit einer niedrigen Takt frequenz von einem herkömmlichen Testgerät 2 angelegten Re gisterauswahl-Steuerdatenvektor DS.

Fig. 4 dient zur Erläuterung der Funktionsweise des erfin dungsgemäßen Testdatengenerators. In einem Schritt S₁ wird ausgehend von dem Testgerät 2 über die Initialisierungslei tung 45 und das Initialisierungsregister 44 das Register 35 initialisiert, wobei die zum Testen der Schaltung 3 erforder lichen Testdatenmuster in die Datenregister 35-1, 35-2 einge schrieben werden.

In einem Schritt S₂ wird durch die Steuerung 36 ein Zeiger auf die verschiedenen Datenworte DW innerhalb der Datenregis ter 35-1, 35-2 auf das Datenwort DW_o zurückgesetzt.

In einem Schritt s₃ wird während einer Taktperiode des Aus gangstaktsignals ein ausgelesenes Testdatenwort entsprechend im Registerauswahl-Steuerdatum durch den Multiplexer 42 an den internen Bus 49 durchgeschaltet.

In einem Schritt s₄ wird entsprechend dem an der Steuerlei tung 32 anliegenden Schreib/Lesebefehls entweder in einem Schritt s₅ in einem Lesebetriebsmodus R ein Datenwort von der zu testenden Schaltung 3 über den externen Datenbus 59 einge lesen und anschließend in einem Schritt s₆ durch die Daten vergleichsschaltung 52 mit dem ausgegebenen Testdatenwort verglichen oder in einem Schritt s₇ das durchgeschaltete Da tenwort über den Datenausgangstreiber 29 an den externen Datenbus 49 und den Dateneingang 60 der zu testenden Schaltung 3 angelegt.

In einem Schritt s₈ wird durch die interne Steuerung 36 das nächste Datenwort DW_i+1 adressiert und den Eingang 49 des Mul tiplexers 42 angelegt.

Bei einer besonders bevorzugten Ausführungsform der in Fig. 2 dargestellten Testschaltung 1 stehen zur Datenerzeugung zwei Datenregister 35-1, 35-2 mit jeweils zweiunddreissig abspeicherbaren Datenworten DW zur Verfügung, die jeweils ei ne Bitbreite von acht Bit besitzen. Bei jedem Testzyklus des Speicherbausteins in dem Registerauswahl-Steuerdatenvektor wird das nächste Datenregister 35-i in einem Burstsignal aus gegeben. Die Länge des Burstsignals wird durch ein koordi nierbares internes Register festgelegt.

Die Testschaltung 1 ist bei einer bevorzugten Ausführungsform zwischen einem ersten Betriebsmodus zur Datengenerierung mit einfacher Datenrate und einem zweiten Betriebsmodus zur Da tengenerierung mit doppelter Datenrate umschaltbar. Dabei wird in einem ersten Betriebsmodus durch das Registerauswahl- Steuerdatum angegebene Testdatenwort mit jeder ansteigenden Signalflanke des Ausgangstaktsignals durchgeschaltet, wie dies beispielsweise in Fig. 3 gezeigt ist.

In dem zweiten Betriebsmodus wird das durch das Registeraus wahl-Steuerdatum angegebene Testdatenwort DW mit jeder an steigenden und jeder abfallenden Signalflanke des Ausgangs taktsignals an den Datenbus durchgeschaltet.

Das Datenregisterfeld 35 weist vorzugsweise 2^p Datenregister auf. Die Registerauswahl-Steuerdaten des Registerauswahl- Steuerdatenvektors DS weisen p Datenbits zur Bezeichnung ei nes bestimmten Datenregisters 35-i auf. Die Anzahl der Daten steuerleitungen 65, 67 zum Einschreiben des Registerauswahl- Steuerdatenvektors DS in das Register 64 ist gleich dem Produkt aus den p Datenbits und dem notwendigen Frequenzverviel fachungsfaktor k:

DS = p k

Bei einer bevorzugten Ausführungsform weist die Testschaltung 1 zusätzlich eine ansteuerbare Invertierschaltung auf, die die Daten, welche von der Testschaltung 1 über den externen Datenbus 59 an die zu testende Schaltung 3 abgegeben werden, bitweise invertiert. Die an dem Datenbus 59 anliegenden Test datenworte werden bei einer weiteren besonders bevorzugten Ausführungsform durch eine in der Testschaltung 1 enthaltene Phasenverzögerungsschaltung um eine einstellbare Phasendiffe renz in Bezug auf das Ausgangstaktsignal verzögert.

Durch die Testschaltung 1 ist es mit relativ geringem schal tungstechnischen Aufwand möglich S-DRAM-Speicherbausteine so wohl mit einfacher Datenübertragungsrate SDR (SDR: Single Da ta Rate) als auch mit doppelter Datenübertragungsrate DDR (DDR: Double Data Rate) gemäß ihrer Spezifikation zu testen.

Die Leitungslängen des Steuerbusses 27, des externen Daten busses 59 sowie des Adressbusses 81 werden vorzugsweise so gering wie möglich gehalten. Hierzu wird die erfindungsgemäße Testschaltung 1 einer besonders bevorzugten Ausführungsform in die zu testende Schaltung 3 integriert. Dadurch sind die Testsignale besonders unempfindlich gegenüber Störungen.

Bezugszeichenliste

1

Testschaltung

2

Testgerät

3

Zu testende Schaltung

4

Taktleitung

5

Takteingang

6

Taktleitung

7

Eingang

8

Frequenzvervielfachungsschaltung

9

Ausgang

10

Taktleitung

11

Taktausgang

12

Taktleitung

13

Takteingang

14

Steuersignalbus

15

Interner Steuersignalbus

16

Eingang

17

Parallel-Seriell-Wandler

18

Eingang

19

Auswertelogik

20

Takteingang

21

Taktleitung

22

Takteingang

23

Taktleitung

24

Ausgang

25

Steuerleitung

26

Steuerausgang

27

Steuersignalbus

28

Steuereingang

29

Datenausgangstreiber

30

Steuereingang

31

Steuerausgang

32

Steuerleitung

33

Dateneingangsschaltung

34

Steuereingang

35

Datenregisterfeld

36

Interne Steuerung

37

Steuereingang

38

Steuerleitungen

39

Datenausgänge

40

Datenleitungen

41

Multiplexoreingang

42

Multiplexor

43

Leitungen

44

Initialisierungsregister

45

Initialisierungsleitungen

46

Eingang

47

Leitungen

48

Multiplexorausgang

49

Interner Datenbus

50

Eingang

51

Eingang

52

Datenvergleichsschaltung

53

Eingang

54

Datenleitungen

55

Ausgang

56

Interner Datenbus

57

Datenausgang

58

Dateneingang

59

Externer Datenbus

60

Datenanschluß

61

Steuereingang

62

Steuerleitungen

63

Ausgang

64

Register

65

Datensteuerleitungen

66

Datensteuereingang

67

Interne Datensteuerleitungen

68

Registereingang

69

Ausgang

70

Leitungen

71

Register

72

Leitungen

73

Ausgang

74

Leitungen

75

Adressengenerator

76

Adressteuerleitungen

77

Eingang

78

Steuerleitungen

79

Interner Adressbus

80

Ausgang

81

Externer Adressbus

Claims

1. Testdatengenerator zur Erzeugung von Testdatenmustern für das Testen einer Schaltung mit:

a) einer Frequenzvervielfachungsschaltung (8), die eine niedrige Taktfrequenz eines von einem Testgerät (2) empfangenen Eingangstaktsignals mit einem bestimmten Taktfrequenz-Vervielfachungs- Faktor (k) zur Erzeugung eines Ausgangstaktsignals mit hoher Taktfrequenz für die zu testende Schaltung (3) erhöht;
b) mehreren Datenregistern (35-1, 35-2), in denen jeweils eine bestimmte Anzahl (N) von Testdaten worten (DW), die aus den Datenregistern ausgelesen werden, gespeichert werden;
c) einem mehrzeiligen Satz von Registerauswahl- Steuerdatenvektoren (DS), der von dem Testgerät (2) mit der niedrigen Taktfrequenz des Eingangs taktsignals empfangen wird,
wobei jeder einzelne Registerauswahl-Steuer datenvektor (DS) an zugehörigen Stellen Register auswahl-Steuerdaten enthält und die Anzahl der Registerauswahl-Steuerdaten in einem Registerauswahl-Steuerdatenvektor (DS) gleich dem Taktfrequenzvervielfachungsfaktor (k) ist,
d) mindestens einem Multiplexer (42) zum Durch schalten eines aus einem der Datenregister (35-1, 35-2) ausgelesenen Testdatenwortes mit der hohen Taktfrequenz des Ausgangstaktsignals an einen Datenbus (49) in Abhängigkeit von einem Register auswahl-Steuerdatum des mehrstelligen Register auswahl-Steuerdatenvektors (DS),
wobei während einer Taktperiode des Ausgangstakt signals dasjenige Testdatenwort von dem Multi plexer (42) bei einer Signalflanke des Ausgangs taktsignals durchgeschaltet wird, das durch das Registerauswahl-Steuerdatum an der zugehörigen Stelle des Registerauswahl-Steuerdatenvektors angegeben ist.

2. Testdatengenerator nach Anspruch 1, dadurch gekennzeichnet, dass der Testdatengenerator zwischen einem ersten Betriebsmo dus (SDR) zur Datengenerierung mit einfacher Datenrate und einem zweiten Betriebsmodus (DDR) zur Datengenerierung mit doppelter Datenrate umschaltbar ist.

3. Testdatengenerator nach Anspruch 2, dadurch gekennzeichnet, dass in dem ersten Betriebsmodus (SDR) das durch das Regis terauswahl-Steuerdatum angegebene Testdatenwort DW mit jeder ansteigenden Signalflanke des Ausgangstaktsignals durchge schaltet wird.

4. Testdatengenerator nach Anspruch 2, dadurch gekennzeichnet, dass in dem zweiten Betriebsmodus (DDR) das durch das Regis terauswahl-Steuerdatum angegebene Testdatenwort DW mit jeder ansteigenden und jeder abfallenden Signalflanke des Ausgangs taktsignals an den Datenbus durchgeschaltet wird.

5. Testdatengenerator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Multiplexer (42) das Testdatenwort DW an einen in ternen Datenbus (49) einer Testschaltung (1) durchschaltet.

6. Testdatengenerator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass in einem Schreibbetrieb (W) der Testschaltung (1) das an den internen Datenbus (49) der Testschaltung (1) durchge schaltete Testdatenwort DW mittels eines Datenausgangtreibers (29) an einem externen Datenbus (59) angelegt wird, der an die zu testende Schaltung (3) angeschlossen ist.

7. Testdatengenerator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass in einem Lesebetrieb (R) der Testschaltung (1) das an den internen Datenbus (49) der Testschaltung (1) durchge schaltete Testdatenwort DW mit einer von der zu testenden Schaltung (3) über den externen Datenbus (59) und eine Daten eingangsschaltung (33) eingelesene Datenwort durch eine Da tenvergleichsschaltung (52) verglichen wird, die ein Anzeige signal an das Testgerät (2) abgibt, welches anzeigt, ob die verglichenen Datenworte identisch sind.

8. Testdatengenerator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die an den Datenbus (59) anliegenden Testdaten durch ei nen Invertierschaltkreis bitweise invertierbar sind.

9. Testdatengenerator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die an dem Datenbus (59) anliegenden Testdatenworte durch eine Phasenverzögerungsschaltung um eine einstellbare Phasendifferenz in Bezug auf das Ausgangstaktsignal verzöger bar sind.

10. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Datenregister (35-1, 35-2) über Initialisierungslei tungen durch das Testgerät (2) initialisierbar sind.

11. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Datenregister in einem Datenregisterfeld (35) mit 2^p Datenregistern enthalten sind.

12. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass jedes Registerauswahl-Steuerdatum p Datenbits zur Se lektion eines bestimmten Datenregisters aufweist.

13. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass der Registerauswahl-Datenvektor DS von dem Testgerät (2) über Datensteuerleitungen (65) mit der niedrigen Taktfre quenz empfangen und in einem Register (64) zwischengespei chert wird.

14. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Anzahl der Datensteuerleitungen (65) geringer ist als die Busbreite des externen Datenbusses (59).

15. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Testdatenworte DW zyklisch aus den Datenregistern (35-1, 35-2) ausgelesen werden.

16. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass der Zeiger auf das jeweils aktuelle Testdatenwort DW in den Datenregistern (35-1, 35-2) durch eine Initialisierung zurückgesetzt wird.

17. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass der Zeiger auf das jeweils aktuelle Testdatenwort DW in den Datenregistern (35-1, 35-2) durch ein Umschalten von Schreiben auf Lesen zurückgesetzt wird.

18. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass der Zeiger auf das jeweils aktuelle Testdatenwort DW in den Datenregistern (35-1, 35-2) durch ein Umschalten von Le sen auf Schreiben zurückgesetzt wird.

19. Testdatengenerator nach einem der vorangehenden Ansprü che, dadurch gekennzeichnet, dass die Leitungslängen zwischen der Testschaltung (1) und der zu testenden Schaltung (3) gering sind.

20. Verwendung des Testdatengenerators nach einem der voran gehenden Ansprüche 1 bis 19 zum Testen eines Speicherbau steins, der mit einer hohen Taktfrequenz getaktet wird.