DE102004023407B4

DE102004023407B4 - Testvorrichtung und Verfahren zum Testen eines eingebetteten Speicherkerns sowie zugehöriger Halbleiterchip

Info

Publication number: DE102004023407B4
Application number: DE102004023407A
Authority: DE
Inventors: Thomas Boehler; Jairam Vasudev Dasappa
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Infineon Technologies AG; GlobalFoundries US Inc
Priority date: 2003-05-12
Filing date: 2004-05-12
Publication date: 2013-10-10
Anticipated expiration: 2024-05-13
Also published as: CN100399473C; US20040230870A1; DE102004023407A1; US7159145B2; DE102004023407B8; CN1551225A

Abstract

Testvorrichtung zum Testen eines eingebetteten Speicherkerns (100) auf einem Halbleiterchip mit einer integrierten Selbsttest-Schaltung (102) mit: einer Vorrichtung (142) zum Simulieren eines integrierten Selbsttests mit einer Steuerschnittstelle zum Initialisieren und Takten der integrierten Selbsttest-Schaltung auf dem Halbleiterchip; einem Adressengenerator (144) zum Generieren einer ersten Adressensequenz, die mit einer zweiten Adressensequenz übereinstimmt, die von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100) generiert wird, wobei der Adressengenerator (144) Taktungsinformationen von der Vorrichtung (142) zum Simulieren des integrierten Selbsttests zum Synchronisieren der ersten Adressensequenz mit der zweiten Adressensequenz empfängt; und Dateneingabeknoten (138) zum Empfangen von Datenausgangsbussignalen von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100), wobei die Datenausgangsbussignale anzeigen, ob einzelne Speicherzellen den integrierten Selbsttest nicht bestanden haben, und wobei die Testvorrichtung dazu ausgebildet ist, einen bestimmten Speicherzellenfehler mit einer entsprechenden Adresse zu korrelieren, die von dem Adressengenerator (144) generiert wird.

Description

Die vorliegende Erfindung betrifft im Allgemeinen eine Testvorrichtung und ein Verfahren zum Testen eines eingebetteten Speicherkerns sowie einen zugehörigen Halbleiterchip und insbesondere eine Testvorrichtung und ein Verfahren für eine externe Echtzeitsimulation eines BIST (”Built-In Self Test”).
Mit der Ausbreitung der anwendungsspezifischen integrierten Schaltungstechnologien (”Application Specific Integrated Circuit” – ASIC) in neue Märkte steigt allgemein der Bedarf an einem dichteren eingebetteten Speicher. Zum Beispiel verlangen Märkte für tragbare und Multimedia-Anwendungen, wie Zellulartelefone und PDAs (Personal Digital Assistants) allgemein eine höhere Dichte eines eingebetteten Speichers für eine verbesserte Funktion und einen geringeren Leistungsverbrauch. Zur Erfüllung dieses steigenden Bedarfs wurden eingebettete dynamische Speichermakros mit wahlfreiem Speicherzugriff (”embedded dynamic random access memory” – eDRAM) in modernen ASIC-Portfolien angeboten. Die Integration eines eDRAM in ASIC-Designs hat allgemein das Interesse verstärkt, wie hochdichte Makros, wie ein komplexes DRAM-Makro, am besten in einer logischen Testumgebung zu testen sind.
Zum Beispiel kann die Direktspeicherzugriff-(”Direct Memory Access” – DMA)Testung allgemein zur Testung herkömmlicher DRAMs herangezogen werden, die Pads für die direkte Steuerung von Adress-, Daten- und Steuerpins haben, auf die ein externer Tester Zugriff hat. Der externe Tester kann die DRAM-Eingänge direkt manipulieren und die Ausgangssignale zum Testen aufzeichnen. Die Direktzugriffstestung für einen eingebetteten eDRAM oder andere Arten von eingebettetem RAM, wie einem eingebetteten magnetischen RAM (MRAM) und eingebetteten Flash-RAM, ist jedoch im Allgemeinen hinsichtlich der Siliziumfläche, der verfügbaren Eingangs/Ausgangs-(I/O-)Pins, der Verdrahtungskomplexität und Testdauer zu teuer. Zum Beispiel besteht bei einem eingebetteten RAM der einzige Zugriff auf den RAM im Allgemeinen durch die Systemapplikation, in der der RAM eingebettet ist. Damit die Applikation auch als Tester funktionieren kann, sind im Allgemeinen zusätzliche Speicher oder zusätzliche I/O-Pins für einen externen Zugriff erforderlich.
Im Allgemeinen ist eine bevorzugte Lösung für das Testproblem bei einer eingebetteten Vorrichtung die Verwendung eines integrierten Selbsttestsystems (BIST), das ausreichende Elemente für eine hohe Fehlerabdeckung auf einem DRAM implementiert. Zu solchen Elementen können zum Beispiel die Berechnung einer zweidimensionalen Redundanzlösung, eine Musterprogrammierungsflexibilität, Echtzeit- oder Realgeschwindigkeitstestung, und Testmodusapplikation zur Toleranztestung zählen. Die Entwicklung von BIST-Funktionen hat allgemein die Testung von großen eingebetteten Speichern auf logischen Testern ermöglicht, ohne die zusätzliche Chipfläche oder Leistungstest-Ungenauigkeiten, die zum Beispiel mit Isolationsmultiplexern verbunden sind.
Im Allgemeinen ist der BIST eine relativ einfache Schaltung (obwohl er kompliziert sein kann), die wie ein kleiner Tester auf dem Halbleiterchip oder der integrierten Schaltung funktioniert. Der BIST kann so aufgebaut sein, dass ein teilweiser oder vollständiger Zugriff auf den eingebetteten RAM geboten wird, während die externe, automatisierte Testeinrichtung nur über einen sehr beschränkten Zugriff zu dem Chip verfügt und davon abhängig ist, dass der BIST die ausführliche Testung des Speichers ausführt. Der BIST kann nur die Kernspeicherkomponente testen, da die logische Schaltung des Chips von einem separaten logischen Tester getestet werden kann.
Da sich der BIST auf dem Chip befindet und den eingebetteten RAM direkt steuern kann, kann ein Entwicklungsingenieur verschiedene Funktionalitätsebenen zwischen dem BIST und der eigentlichen Vorrichtungsschaltung, wie verschiedene Testmoden, entwickeln. Zur Testung des eingebetteten RAM kann der externe Tester einen Befehl zum BIST senden, um mit dem Test zu beginnen. Wenn der BIST den Test beendet, leitet er im Allgemeinen einen Wert zu dem externen Tester, der angibt, ob die Vorrichtung den Test bestanden hat oder nicht. Zum Beispiel kann eine logische 0 anzeigen, dass der DRAM den Test bestanden hat, und eine logische 1 kann anzeigen, dass der DRAM den Test nicht bestanden hat, oder umgekehrt.
Ein möglicher Nachteil, der mit bestehenden BIST-Implementierungen verbunden ist, besteht darin, dass außerhalb des Chips nur beschränkte Informationen von dem BIST-Test zur Verfügung stehen. Im Allgemeinen kann der externe Tester nur für eine anfängliche BIST-Testprogrammvektor- und Takteingabe und zum Aufzeichnen des sehr begrenzten BIST-Ausganges verwendet werden, wie ein Fehler-Flag-Pin und ein Testende-(”end-of-test” – EOT)Pin. Sobald mit einem Test begonnen wird, erzeugt im Allgemeinen der BIST auf dem Chip intern Adressen und Datenmuster, die zu dem eingebetteten RAM gesendet werden, und vergleicht intern Daten, die vom eingebetteten RAM zurückgesendet werden. Wenn die Vorrichtung den Test nicht besteht, kann der BIST das Versagen auf einem dafür bestimmten externen Pin anzeigen, wie durch Einstellen des Fehlersignals auf eine logische Eins, um einen Fehler anzuzeigen, oder durch Halten einer logischen Null, um ein Bestehen anzuzeigen.
Aus der Perspektive des externen Testers sind die einzigen Informationen, die vom BIST erhalten werden, ob die Vorrichtung den gesamten Test bestanden hat oder nicht. Mit anderen Worten, der externe Tester erhält dasselbe Ergebnis, unabhängig davon, ob eine einzige Speicheradresse auf dem Chip versagt oder ob das gesamte Speicher-Array versagt, und der externe Tester kann nicht zwischen den beiden unterscheiden und auch nicht die Ursache des Fehlers klären.
Aus der Druckschrift US 2002/0059543 A1 ist ein BIST-Controller bekannt, wobei die „BIST pass/fail” Signalleitung mit ihrer Datenbreite von einem Bit als Ergebnis des gesamten BIST-Tests getaktet wird und ein erwarteter Datenwert um zumindest einen Taktzyklus verzögert werden kann, wodurch die Testzeiten verringert sind.
Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Testvorrichtung und ein Verfahren zum Testen eines eingebetteten Speicherkerns sowie einen Halbleiterchip zu schaffen, wobei die Erfassung und Erstellung ausführlicher Testergebnisse möglich ist.
Diese Aufgabe wird hinsichtlich der Testvorrichtung durch die Merkmale des Patentanspruchs 1, hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 14 und hinsichtlich des Halbleiterchips durch die Merkmale des Patentanspruchs 7 gelöst.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Erfindungsgemäß kann somit durch Simulieren der BIST-Testsequenz in Echtzeit während des Tests der externe Tester einen Ausgang von dem BIST überwachen und die exakte Stelle von Fehlern bestimmen, sobald diese auftreten. Der externe Tester kann eine Bitfehlerkarte genieren um anzuzeigen, ob jeder Speicherplatz den BIST-Test bestanden hat oder nicht.
Ein Vorteil der vorliegenden Erfindung besteht somit darin, dass sie ausführliche Informationen über den eingebetteten Speicherkern liefert und nicht nur angibt, ob der Test bestanden oder nicht bestanden wurde. Aus einem BIST-Test kann eine Bitfehlerkarte generiert werden. Die ausführlichen Informationen können präzise anzeigen, wo der oder die Fehler gerade auftreten und genau wie viel der Vorrichtung davon betroffen ist.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie eine wirtschaftliche Testung eines eingebetteten Speichers ermöglicht, da der Hersteller kein durch ein Pad gehendes Speichertest-Makro zur Leitungsüberwachung einbauen muss. Das eigentliche Produkt mit BIST kann als Leitungsmonitor zum Erfassen von Defekten im eingebetteten Speicher verwendet werden.
Ein weiterer Vorteil der vorliegenden Erfindung besteht ferner darin, dass sie eine Realgeschwindigkeitstestung des eingebetteten Speichers ermöglicht. Der Takt vom Tester kann bei hoher Geschwindigkeit laufen, um einen realistischen Test der Vorrichtung bereitzustellen.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie zum Prüfen und Verifizieren des BIST selbst verwendet werden kann. Ein Defekt kann absichtlich auf einem Testchip erzeugt werden und dann kann der BIST angewiesen werden, einen Test auszuführen. Die Bitfehlerkarte, die von dem Test generiert wird, kann mit dem tatsächlichen Fehler verglichen werden um sicherzustellen, dass der BIST richtig arbeitet. Eine bevorzugte Ausführungsform der vorliegenden Erfindung kann auch zum Prüfen der Adressenverwürfelungsoperationen des BIST verwendet werden, z. B. der Transformationen oder Umwandlungen der physischen Adresse und logischen Adresse.
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
1 ein Blockdiagramm eines BIST-Systems zum Testen eines eDRAM-Kerns;
2 ein Flussdiagramm, das den Betrieb des BIST-Systems von 1 zeigt;
3 ein Flussdiagramm des Schreibvorganges von BIST-Daten in den eDRAM-Kern, und
4 ein Flussdiagramm eines Lese- und Vergleichszyklus von BIST-Daten.
Die spezifischen besprochenen Ausführungsformen dienen nur der Veranschaulichung besonderer Arten der Herstellung und Verwendung der Erfindung und schränken den Umfang der Erfindung nicht ein. Zum Beispiel bezieht sich die in der Folge ausführlich beschriebene Ausführungsform auf einen BIST für einen eingebetteten DRAM-Kern, aber die Erfindung kann auch bei anderen eingebetteten Schaltungen verwendet werden, wie andere Arten von eingebetteten Speichern oder Schaltungen mit begrenztem Zugriff auf einer ASIC.
1 ist ein Blockdiagramm, das eine Testkonfiguration gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Ein eingebetteter DRAM-Kern 100 und ein BIST 102 sind auf einem Halbleiterchip oder ”Die” angeordnet, der an ein automatisiertes Testgerät (”automated test equipment” – ATE) 104 angeschlossen ist. Im Allgemeinen steht auf dem Chip ein vollständiger Zugriff auf den eDRAM 100 zur Verfügung und nur ein begrenzter Zugriff für das externe Testgerät. Der eDRAM-Kern 100 hat Standardschnittstellensignale für einen Speicher, einschließlich Kerndateneingangsleitungen 106, Takt 108, Adressleitung 110, Reihenadressen-Strobe 112, Spaltenadressen-Strobe 114, Chipwahl 116, Schreibaktivierung 118, Taktaktivierung 120 und Kerndatenausgangsleitungen 122. In anderen Ausführungsformen kann der eDRAM-Kern 100 mehr, weniger oder andere Schnittstellensignale zur Steuerung des Speichers haben.
Der BIST 102 kann die Schnittstellensignale zur Steuerung des Betriebs und zur Überwachung eines eDRAM-Kerns 100 während eines Tests verwenden. Der BIST 102 hat seinerseits extern verfügbare Signale zur Anbindung an das ATE 104. Ein Programmvektoreingang 124 wird vom ATE 104 zur Bereitstellung eines Testvektors für den BIST 102 verwendet. Der Programmvektor 124 kann zum Initialisieren eines Tests verwendet werden, indem der spezifische Testlauf für den BIST 102 gewählt wird. Das ATE 104 kann das Laden des Programmvektors 124 und den tatsächlichen Teststart durch BIST 102 mit einem Ladesignal 126 signalisieren. Der Test des eingebetteten Speichers wird vorzugsweise als Pre-Fuse-Test ausgeführt. Das ATE 104 stellt auch einen Differenzialtakt für den BIST 102 bereit, mit Taktsignalen Takt1 130 und Takt2 132. Der BIST-Takt 128 wird von diesen Taktsignalen abgeleitet. Das ATE 104 kann auch ein Rückstellsignal 140 für den BIST 102 zum Zurückstellen der BIST-Schaltung bereitstellen.
Der BIST 102 kann dem ATE 104 das Ende eines Tests mit einem Testende-Signal 134 anzeigen, und kann das Misslingen eines Tests mit einem Fehlersignal 136 signalisieren. Der BIST 102 kann auch einen Datenleseausgangsbus 138 zu dem ATE 104 bereitstellen. Der Datenleseausgangsbus 138 kann jede Anzahl von Leitungen umfassen, ist aber vorzugsweise von derselben Größe wie der Kerndatenausgangsbus 122 vom eDRAM-Kern 100. Der Datenleseausgangsbus 138 kann zur Anzeige eines bestimmten Fehlers an das ATE 104 verwendet werden, das diese Informationen zur Bestimmung der spezifischen Stelle des Fehlers verwenden kann.
Der externe Tester kann voll- oder halbautomatisiert sein. Vorzugsweise steuert das ATE 104 den Beginn eines Tests und überwacht Signale vom BIST 102 in Bezug auf das Auftreten eines Fehlers während eines Tests. Das ATE 104 umfasst ein simuliertes Testprogramm 142, das den Test, der vom BIST 102 durchgeführt wird, simuliert, während der BIST 102 den Test ausführt. Basierend auf dem simulierten BIST-Programm generiert der Adressengenerator 144 Adressen in derselben Sequenz wie der eigentliche BIST, synchron mit dem BIST 102. Während Adressen generiert werden, überwacht das ATE 104 den Datenleseausgangsbus 138 auf eine Fehleranzeige. Wenn der Datenleseausgangsbus 138 einen Fehler anzeigt, stimmt das ATE 104 den Fehler mit der entsprechenden Adresse ab, die vom Adressengenerator 144 generiert wird, und markiert die besondere Stelle des Fehlers in einer Bitfehlerkarte 146.
Das Flussdiagramm 200 in 2 zeigt den typischen Ablauf des BIST-Tests gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Das ATE 104 leitet den Takt zum BIST 102, so dass das ATE 104 mit der Zeitsteuerung des BIST 102-Betriebs während eines Tests synchronisiert werden kann. Vorzugsweise kann der Takt bei der normalen Taktgeschwindigkeit des Halbleiterchips laufen. Abhängig von den Testparametern kann der Takt als Alternative langsamer oder sogar schneller als mit der normalen Taktgeschwindigkeit laufen. Zunächst wird ein BIST-Rückstellzyklus 202 vom ATE 104 unter Verwendung des Rückstellsignals 140 initiiert. Nach Beendigung des Rückstellzyklus führt das ATE 104 den Schritt 204 durch Laden eines Programmvektors oder Befehls 124 in einen BIST-Speicher oder ein Register unter Verwendung des Ladesignals 126 aus. In Schritt 206 wird auf die Aktivierung des Fuse-Ready-Signals gewartet und danach wird ”kein Betrieb” (”no operation” – NOP) ausgeführt, um einen Zyklus zu verzögern.
Der BIST-Musterstart 210 und ATE-Simulationsmusterstart 212 beginnen synchron mit der Ausführung. Das heißt, die externe Simulation wird auf das BIST-Muster Zyklus für Zyklus abgestimmt oder folgt diesem. Dasselbe Testprogramm, das vom BIST ausgeführt wird, kann vom externen Tester simuliert werden, indem er derselben Adressentestsequenz folgt.
Danach schreibt der BIST 102 in Schritt 214 Daten in alle Speicherzellen, die im Speicherkern 100 zu testen sind. Eine bevorzugte Ausführungsform einer BIST-Schreibmustersequenz 300 ist ausführlicher in 3 dargestellt. Der Schreibmusterstart beginnt in Schritt 302. Dann führt der BIST 102 eine Schleife aus, bis die Zellen an allen zu testenden Adressen mit Daten beschrieben sind. In der Schleife führt der BIST die folgende Sequenz aus: aktivieren 304, NOP 306, Daten schreiben 308, NOP 310, vorladen 312 und NOP 314. In Schritt 316 bestimmt der BIST, ob das Datenschreibmuster vollständig ist. Wenn nicht, führt der BIST die Sequenz für die nächste Adresse aus. Wenn das Schreibmuster vollständig ist, fährt die Sequenz in 2 fort.
Unter erneuter Bezugnahme auf 2 beginnt der BIST 102, sobald die Datenschreibsequenz vollständig ist, mit dem Testen des Speicherkerns 100 in Schritt 216 durch Lesen von Daten und Vergleichen derselben mit den Daten, die in die entsprechenden Speicherstellen geschrieben sind. Eine bevorzugte Ausführungsform einer BIST-Lesemustersequenz 400 ist in 4 ausführlicher dargestellt. Der Lesemusterstart beginnt in Schritt 402. Außer dass Daten gelesen und nicht Daten geschrieben werden, folgt der Anfangsteil eines Lesevorgangs einer gleichen Sequenz wie der Schreibvorgang: aktivieren 404, NOP 406, Daten lesen 408, NOP 410, vorladen 412 und NOP 414. Nach Beendigung dieser Sequenz vergleicht der BIST in Schritt 416 die gelesenen Daten mit dem Erwartungswert aus dem Schreibzyklus für diese Adresse. Wenn die Daten gleich oder gültig sind, wie in Schritt 418 bestimmt, sendet die Lesesequenz ein ”bestanden” (”pass”) für diese Adresse in Schritt 422 zurück. Wenn die Daten nicht gleich sind, sendet die Lesesequenz ein ”nicht bestanden” (”fail”) für diese Adresse in Schritt 420 zurück.
Unter erneuter Bezugnahme auf 2 wird das ”bestanden” oder ”nicht bestanden”, das von der Lesesequenz zurückgesendet wird, in Schritt 218 geprüft. Wenn kein Fehler vorhanden ist, fährt der Test mit Schritt 224 fort. Wenn ein Fehler vorhanden ist, signalisiert der BIST den Fehler dem externen Tester in Schritt 220. In einer bevorzugten Ausführungsform wird der Fehler über den Datenausgangsbus 138 zu dem externen Tester gesendet. Die BIST-Maschine verwendet einen Satz von Datenausgangsknoten oder Pins zu dem externen Tester zur Signalisierung von Speicherzellenfehlern, wobei die Knoten vorzugsweise die DQ-Pins sind. Der Datenausgangsbus ist vorzugsweise 8 Bits breit, kann aber als Alternative 16 oder 32 oder mehr Bits breit sein, oder kann weniger als 8 Bits breit sein. Im Allgemeinen stellt jeder Pin eine Speicherzelle dar. Der Ausgang von diesen Pins ist eine logische Null, wenn die adressierten Zellen den Lesezyklustest bestanden haben. Wenn eine adressierte Zelle den Test jedoch nicht besteht, wird der entsprechende Datenpin vom externen Tester auf eine logische Eins für eine Fehlererfassung gestellt.
Beim Erfassen eines Fehlers registriert der externe Tester in Schritt 222 die Adresse und den Datenpin, die dem Fehler zugeordnet sind. Während der BIST einen Test des eingebetteten Speicherkerns ausführt, führt der externe Tester eine Simulation des Tests durch, wobei dieselbe Adressensequenz wie beim BIST läuft. Der externe Tester generiert unabhängige Adresseninformationen mit dem Adressengenerator 144, so dass, wenn Daten vom BIST empfangen werden, der Tester diese der entsprechenden Adressenstelle zuordnen kann. Die BIST-Adressensequenz und der Datenausgang und die externe Adressengenerierung sind auf denselben Takt synchronisiert, der vom externen Tester generiert wird. Der Tester erfasst den Datenausgangspinzustand während jedes gültigen Datenzyklus. Wenn die Daten eine logisch 0 sind, bedeutet dies, dass die adressierte Zelle den Test bestanden hat. Wenn die BIST-Ausgangsdaten eine logische Eins sind, bedeutet dies, dass die adressierte Zelle den Test nicht bestanden hat. Der externe Tester registriert die Fehlerstellen und kann eine Bitfehlerkarte für den Speicherkern unter Verwendung der Adressendaten und der Ausgangsdaten, die vom BIST empfangen werden, erstellen.
Schritt 224 bestimmt, ob der Test vollendet ist, d. h., ob alle zu testenden Speicherzellen getestet wurden. Wenn nicht, wird der Lesezyklus wiederholt. Wenn der Test vollendet ist, vollendet der externe Tester die Generierung der Bitfehlerkarte für den eingebetteten Speicher. Der BIST kann das Testende-Signal verwenden, um dem externen Tester anzuzeigen, dass der Test vollendet ist. Der BIST kann auch den Fehlerpin zu diesem Zeitpunkt verwenden, um anzuzeigen, ob der Chip den gesamten Test bestanden hat oder nicht.
Als Alternative kann anstelle von oder zusätzlich zu der Fehler-Überwachung des Datenleseausgangsbusses 138 der externe Tester einen Fehler erfassen, indem er das Fehler-Flag-Pin während eines BIST-Tests überwacht. Wenn das Fehlersignal nach einem Lesezyklus eine logische Eins ist, kann der externe Tester die Fehlerdaten aus den DQ-Pins erfassen und die Adresseninformationen von seinem Adressengenerator zur Verwendung bei der Erstellung einer Bitfehlerkarte registrieren.
Nach Durchführung des BIST-Tests und Erstellung der Bitfehlerkarte kann die Karte in einer Datenbank gespeichert werden. Die Bitfehlerkarte kann während des Testlaufs oder nach Beendigung des Tests zusammengestellt und gespeichert werden. Die Bitfehlerkarte kann als Test- oder Graphikausgabe dargestellt werden. Im Allgemeinen kann eine Bitfehlerkarte sehr nützliche und ausführliche Informationen über den eingebetteten Speicher liefern. Zum Beispiel kann die Bitfehlerkarte dazu beitragen, zwischen Defekten zu unterscheiden, die durch die Chipkonstruktion oder durch den Betrieb der Produktlinie eingeführt wurden.
Obwohl die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben wurden, sollte offensichtlich sein, dass verschiedene Änderungen, Ersetzungen und Abänderungen vorgenommen werden können, ohne vom Wesen und Umfang der Erfindung, wie in den beiliegenden Ansprüchen definiert, Abstand zu nehmen. Zum Beispiel können viele der zuvor besprochenen Merkmale und Funktionen in Software, Hardware oder Firmware oder einer Kombination davon implementiert werden. Als weiteres Beispiel ist für den Fachmann sofort erkennbar, dass die Reihenfolge der hierin beschriebenen Schritte verändert werden kann und dennoch im Umfang der vorliegenden Erfindung liegt. Insbesondere kann das Schreiben von Daten in alle Speicherzellen zuerst ausgeführt werden, gefolgt vom Lesen und Vergleichen der Daten von allen Speicherzellen. Als Alternative kann das Schreiben und Lesen von Daten in gewisser Weise verändert werden. Als weiteres Beispiel können die logischen Werte aktiv hoch und inaktiv nieder oder umgekehrt sein. Als weiteres Beispiel kann der Takt aus dem Inneren des externen Testers bereitgestellt werden oder kann separat generiert und sowohl dem externen Tester wie auch dem BIST bereitgestellt werden.

Claims

Testvorrichtung zum Testen eines eingebetteten Speicherkerns (100) auf einem Halbleiterchip mit einer integrierten Selbsttest-Schaltung (102) mit: einer Vorrichtung (142) zum Simulieren eines integrierten Selbsttests mit einer Steuerschnittstelle zum Initialisieren und Takten der integrierten Selbsttest-Schaltung auf dem Halbleiterchip; einem Adressengenerator (144) zum Generieren einer ersten Adressensequenz, die mit einer zweiten Adressensequenz übereinstimmt, die von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100) generiert wird, wobei der Adressengenerator (144) Taktungsinformationen von der Vorrichtung (142) zum Simulieren des integrierten Selbsttests zum Synchronisieren der ersten Adressensequenz mit der zweiten Adressensequenz empfängt; und Dateneingabeknoten (138) zum Empfangen von Datenausgangsbussignalen von der integrierten Selbsttest-Schaltung (102) während des integrierten Selbsttests des eingebetteten Speicherkerns (100), wobei die Datenausgangsbussignale anzeigen, ob einzelne Speicherzellen den integrierten Selbsttest nicht bestanden haben, und wobei die Testvorrichtung dazu ausgebildet ist, einen bestimmten Speicherzellenfehler mit einer entsprechenden Adresse zu korrelieren, die von dem Adressengenerator (144) generiert wird.
Testvorrichtung nach Anspruch 1, wobei die Steuerschnittstelle des Weiteren einen Programmvektorausgang und ein Ladesignal (126) zum Initialisieren der integrierten Selbsttest-Schaltung umfasst.
Testvorrichtung nach Anspruch 1 oder 2, des Weiteren umumfassend einen Testende-Eingang, der an die integrierte Selbsttest-Schaltung gekoppelt ist.
Testvorrichtung nach einem der Ansprüche 1 bis 3, des Weiteren umfassend einen Fehlersignal-Eingang, der an die integrierte Selbsttest-Schaltung gekoppelt ist, wobei ein Fehlersignal (136) so konfiguriert ist, dass es anzeigt, ob der Halbleiterchip den integrierten Selbsttest bestanden hat oder nicht.
Testvorrichtung nach einem der Ansprüche 1 bis 4, wobei der Dateneingabeknoten (138) acht Bits breit ist.
Testvorrichtung nach einem der Ansprüche 1 bis 5, wobei die Testvorrichtung die Speicherzellen-Fehlerinformationen und die Adressengenerierung verwendet, um eine Bitfehlerkarte (146) für den eingebetteten Speicherkern (100) zu generieren.
Halbleiterchip, umfassend: einen eingebetteten Speicherkern (100), umfassend ein Array von Speicherzellen; eine integrierte Selbsttest-Schaltung (102), die an den Speicherkern (100) gekoppelt ist und eine Schaltung zum Testen der Speicherzellen in dem Speicherkern umfasst; und Signalleitungen, die zwischen der integrierten Selbsttest-Schaltung (102) und extern zugänglichen Knoten gekoppelt sind, wobei die Signalleitungen einen Datenausgangsbus (138) des Halbleiterchips umfassen, und wobei die integrierte Selbsttest-Schaltung (102) so konfiguriert ist, dass sie auf dem Datenausgangsbus (138) einen Satz von Datenausgangsknoten zur Signalisierung von ”Test bestanden”/”Test nicht bestanden”-Daten bereitstellt, die einzelnen der Speicherzellen entsprechen, die mit einem integrierten Selbsttest getestet werden.
Halbleiterchip nach Anspruch 7, wobei die integrierte Selbsttest-Schaltung (102) an den eingebetteten Speicherkern (100) mit einer Schnittstelle gekoppelt ist, die Speicherdateneingangs- (106), Speicherdatenausgangs- (122), Speichertakt- (108) und Speichersteuersignale umfasst.
Halbleiterchip nach Anspruch 7 oder 8, wobei der Datenausgangsbus (138) acht Bits breit ist.
Halbleiterchip nach einem der Ansprüche 7 bis 9, wobei die Signalleitungen, die zwischen den externen Knoten und der integrierten Selbsttest-Schaltung (102) gekoppelt sind, des Weiteren einen Programmvektoreingang, ein Programmvektorladesignal (126) und einen Taktsignaleingang zu der integrierten Selbsttest-Schaltung (102) umfassen.
Halbleiterchip nach einem der Ansprüche 7 bis 10, wobei die Signalleitungen, die zwischen den externen Knoten und der integrierten Selbsttest-Schaltung gekoppelt sind, des Weiteren ein Testende-Signal (134) umfassen, das von der integrierten Selbsttest-Schaltung (102) ausgegeben wird.
Halbleiterchip nach einem der Ansprüche 7 bis 11, wobei die Signalleitungen, die zwischen den externen Knoten und der integrierten Selbsttest-Schaltung (102) gekoppelt sind, des Weiteren ein Fehlersignal (136) von der integrierten Selbsttest-Schaltung (102) umfassen, wobei das Fehlersignal (136) so konfiguriert ist, dass es anzeigt, ob der Halbleiterchip einen integrierten Selbsttest bestanden hat oder nicht.
Halbleiterchip nach einem der Ansprüche 7 bis 12, wobei der eingebettete Speicherkern (100) ein eingebetteter dynamischer Direktzugriffspeicherkern ist.
Verfahren zum Testen eines eingebetteten Speicherkerns (100) auf einem Halbleiterchip, wobei das Verfahren umfasst: Bereitstellen eines Taktes zu einer integrierten Selbsttest-Schaltung (102) auf dem Halbleiterchip; Initialisieren der integrierten Selbsttest-Schaltung (102), um einen integrierten Selbsttest des eingebetteten Speicherkerns (100) unter Verwendung einer Adressensequenz auszuführen; Starten einer Simulation des integrierten Selbsttests, wobei die Simulation die Adressensequenz simuliert und wobei die Simulation den Takt verwendet, um synchron mit dem integrierten Selbsttest zu laufen; Überwachen eines Ausgangs von der integrierten Selbsttest-Schaltung (102) für eine Anzeige, dass eine Speicherzelle den integrierten Selbsttest nicht bestanden hat; und wenn ein Speicherzellenfehler auftritt, Korrelieren des Speicherzellenfehlers mit einer spezifischen Adresse, die durch die Simulation generiert wurde.
Verfahren nach Anspruch 14, wobei das Überwachen des Ausgangs von der integrierten Selbsttest-Schaltung (102) das Überwachen eines Datenausgangsbusses (138) von der integrierten Selbsttest-Schaltung (102) auf die Fehleranzeige umfasst.
Verfahren nach Anspruch 14 oder 15, wobei das Überwachen des Ausgangs von der integrierten Selbsttest-Schaltung (102) das Überwachen eines Fehlersignals von der integrierten Selbsttest-Schaltung (102) auf die Fehleranzeige umfasst.
Verfahren nach einem der Ansprüche 14 bis 16, des Weiteren umfassend das Generieren einer Bitfehlerkarte (146) aus den Ergebnissen des integrierten Selbsttests des eingebetteten Speicherkerns (100).
Verfahren nach einem der Ansprüche 14 bis 17, wobei der integrierte Selbsttest zunächst das Schreiben von Daten in alle zu testenden Speicherzellen, dann das Lesen von Daten aus den Speicherzellen und das Vergleichen der gelesenen Daten mit den geschriebenen Daten umfasst.
Verfahren nach einem der Ansprüche 14 bis 18, wobei der integrierte Selbsttest das abwechselnde Schreiben und Lesen von Daten in und aus den Speicherzellen im Speicherkern (100) umfasst.
Verfahren nach einem der Ansprüche 14 bis 19, des Weiteren umfassend das Beenden der Simulation, wenn ein Testende-Signal (134) von der integrierten Selbsttest-Schaltung (102) empfangen wird.