CN1630062A - 半导体集成电路的制备方法 - Google Patents

Abstract

本发明公开了一种半导体集成电路的制备方法，所述方法包括以下步骤：形成下层布线；在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一过孔；在下层布线与上层布线未发生交叉的第二交叉点位置形成第二过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔成形掩模相互重叠在一起；在第一过孔中形成与下层布线相连接的第一通路，并在第二过孔中形成不与下层布线相连接的第二通路；形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。

Description

半导体集成电路的制备方法

技术领域

本发明涉及一种半导体集成电路的制备方法。

背景技术

图4中描述了一种利用常规的半导体集成电路制备方法对后端部分进行半导体加工处理的方法。在本例中，使用了一种独有的布线掩模以及一种独有的过孔成形(viahole-formation)掩模。图4A～4D是用于说明半导体A类产品中开发产品A-a的俯视图；图4E～4H是用于说明与图4A～4D相同的半导体A类产品中另一个开发产品A-b的俯视图。

图4A是所述开发产品A-a的第n层上的金属布线掩模Ma1。在该掩模Ma1上有用于进行金属布线的电路图形Pa1。

图4B是所述同一开发产品A-a的第n+1层上的金属布线掩模Ma2。在该掩模Ma2上有用于进行金属布线的电路图形(pattern)Pa2。

图4C是只用于所述开发产品A-a的过孔成形掩模Ma3。在该掩模Ma3上带有用于形成过孔VHa的图形Pa3。

如图4D所示，掩模Ma3上具有过孔图形Pa3，在第n层上的金属布线掩模Ma1与第n+1层上的金属布线掩模Ma2之间形成了交叉点，而且过孔Vha已经制作完成。

图4E表示了所述另一个开发产品A-b的第n层上的金属布线掩模Mb1。在该掩模Mb1上有用于进行金属布线Hb1的电路图形Pb1。

图4F表示了所述另一个开发产品A-b的第n+1层上的金属布线掩模Mb2。在该掩模Mb2上有用于进行金属布线Hb2的电路图形Pb2。

图4G表示了只用在所述开发产品A-b的过孔掩模Mb3。在该掩模Mb3上带有用于形成过孔VHb的图形Pb3。

如图4H所示，掩模Mb3上具有过孔图形Pb3，在第n层上的金属布线Hb1与第n+1层上的金属布线Hb2之间形成了交叉点，而且过孔Vhb已经制作完成。

换言之，根据常规的技术，对于开发产品A-b以及A-a，虽然同是属于A类产品，但是在制造过程中分别需要不同的过孔掩模Ma3及Mb3。

而且，在一种力求减少过孔成形掩模Ma3及Mb3的技术中，还提供了一种结构，预先在扩散层部分(前端部分)形成第二金属布线层与第一保护膜层，然后再覆盖过孔成形掩模，以形成所需要的电路(尚未经过审查的日本专利申请，公开号为11-297698)。

在上述常规的技术中，针对每种不同的开发产品，都需要提供不同的过孔掩模，因此，准确掌握过孔成形掩模与开发产品之间的相互对应关系就变得非常重要，由于任何类型产品都有很多开发产品，因而对所述过孔成形掩模的管理变得更加困难。

在半导体生产过程中的另一个问题就是，随着芯片中层数的增加，所需过孔成形掩模的数量也急剧增加，这就会产生十分可观的成本。

另外，如图5所示，根据过孔图形的不同，一个常规的过孔成形掩模Mc3包括一个独立的图形pc3，密集分布的图形pc4，具有不同图形比的图形pc5、以及以混合形式产生一定图形依存性的过孔等。由于以上问题，从制备过程来看，要以同等完成状态来制备半导体集成电路是相当困难的。

发明内容

本发明所述的半导体集成电路制备方法是一种制备具有多层结构的半导体集成电路的方法，其中包括：在较低的层中进行布线，利用过孔成形掩模形成使上层布线与下层布线相互连接起来的过孔，在过孔中形成通路；并且上层布线连接到该通路上。除上述组成结构之外，还进一步包括一种可以在各种开发产品中使用的过孔成形掩模。利用该通用过孔掩模，可以在下层布线与上层布线的交叉点，以及交叉点外的其他点制备过孔。所述过孔是一个通孔，该过孔中并未嵌入导电体(金属)。而所述过孔中的连接线路包括嵌入导体的部分，并因此可被称为嵌入通路。

在形成的通路中，任何在位置上未与下层布线与上层布线的交叉点相匹配的通路，都用一层绝缘层加以覆盖，以便在对不匹配通路进行了隔离的状态下，形成上层布线。

以上所述的半导体集成电路制备方法可以通过下述不同的方式进行说明。本发明的半导体集成电路制备方法是一种制备具有多层结构的半导体集成电路的方法，其中在制备的过程中，为了在结构上形成包括半导体基片以及在基片上形成的活性组分在内的众多的层，而重复进行下述处理过程：进行下层布线；在下层布线上覆盖第一中间绝缘层；利用过孔掩模，相对于该第一中间绝缘层制备过孔；在过孔中制备通路；在第一中间绝缘层以及通路上覆盖第二中间绝缘层；在第二中间绝缘层上制备上层布线；将下层布线与上层布线通过通路进行连接。除上述结构外，利用可以在各种开发产品中通用的过孔成形掩模，在下层布线与上层布线的交叉点处，以及交叉点外的其他点制备过孔。在形成的通路中，任何在位置上未与下层布线和上层布线的交叉点相匹配的通路，都用一层绝缘层加以覆盖，以便在对不匹配通路进行了隔离的状态下，形成上层布线。

在该通用过孔成形掩模上制备过孔图形，以便与各种开发产品中的一系列过孔的位置进行匹配。更具体地，位于该通用过孔成形掩模上的一套过孔图形，分别覆盖所有有效开发产品中的相应过孔位置。

当该通用过孔成形掩模用于某种开发产品时，可将在掩模上的各种过孔划分成两类，分别是与相应开发产品中有效通路位置相匹配的通路，以及与产品中无效的假通路相对应的通路。而且，当将上述掩模用于其他种类的开发产品时，该掩模上的各种过孔同样被划分成与相应开发产品中有效通路位置相匹配的通路，以及与产品中无效的假通路相对应的通路。有多少过孔图形是有效的，又有多少过孔是无效的，将根据开发产品种类的不同而有所差异。

在无效过孔中同样要制备通路，当然，这些通路并不用于连接下层布线和上层布线。更具体地说，在相应开发产品的各种通路中，一些通道并未在位置上与下层布线和上层布线的交叉点相匹配，是无效的通路，也叫假通路。

因此，当上层布线完成后，该假通路将被绝缘层覆盖掉，以便在形成上层布线的过程中保持绝缘。

按照上述方式，所述过孔成形掩模是多种开发产品通用的。因而，使用这种通用过孔成形掩模将会减少掩模的使用量，并进一步降低成本。

在上述结构中，均匀分布有一系列过孔的掩模较适宜用作通用过孔成形掩模。这种均匀分布的过孔图形可以扩展该掩模的使用范围，换句话说，可以扩展其通用性。而且，处理过程也变得更加方便。

而且，参照上述结构中用于对通路进行绝缘的绝缘层，该通路的下侧较适宜用中间绝缘层加以覆盖，而上侧则用封帽层(cap layer)覆盖。

本发明涉及一种制备半导体集成电路的方法，也可以将该发明进一步发展成为涉及通用过孔成形掩模的发明，因为，由将下层布线和上层布线相互连接起来的过孔图形提供的过孔掩模，可以通用于各种类型的开发产品，其中，所述过孔图形位于下层布线与上层布线的交叉点处，以及交叉点外的其他各处。

当按照如上所述方法使用该通用过孔掩模时，在制备所述各种开发产品的过程中所必需的掩模数量就会大为减少，因而，可以降低与掩模相关的成本(掩模总成本)。

在上面所述的通用过孔掩模中，各种图形较适合于均匀分布。这种均匀分布的过孔图形可以扩展其在各种开发产品中的应用范围，增强其通用性。而且，也可以简化诸如平版印刷、表面蚀刻、嵌入及化学机械抛光(CMP)等处理过程。

现在从半导体集成电路的角度对本发明进行说明，本发明的半导体集成电路包括以下结构：一个半导体基片和一个在该半导体基片上形成的活性组分层。其中，从结构上讲，上层布线以及下层布线通过通路相互连接，并在一系列层中重复上述连接方式；所述通路分布于下层布线与上层布线的交叉点，以及交叉点外的其他位置，在位置上未与下层布线和上层布线的交叉点相匹配的通路，是指与上层布线或下层布线中的一个相连接、或者与上下层布线都不连接，而保持其绝缘状态。

在上述结构中，所有通路都最好均匀分布。

附图说明

本发明采用示例的方式进行说明，并且不限于相关附图中所表示的内容，其中，附图中相同的参考符号代表相似的元件。

图1A～1G分别为本发明的较佳实施例中制备半导体集成电路的方法。其中，图1A～1D是用于说明半导体A类产品中开发产品A-a后端的图形。图1E～1G是用于说明开发产品A-b后端的图形。并且，

图1A是下层布线的金属布线掩模的俯视图；

图1B是上层布线的金属布线掩模的俯视图；

图1C是过孔成形掩模的俯视图；

图1D是上述图1A、1B以及1C中各掩模相互叠加后的俯视图；

图1E是下层布线的金属布线掩模的俯视图；

图1F是上层布线的金属布线掩模的俯视图；

图1G是上述图1E、1C以及1F中各掩模相互叠加后的俯视图；

图2A～2L分别为本发明较佳实施例制备半导体集成电路的方法中，对后端部分处理流程进行说明的截面图，其中：

图2A在制备集成电路的过程中在结构内形成下层布线步骤的截面图；

图2B是说明形成SiN封帽层以及中间绝缘层步骤的截面图；

图2C是说明在中间绝缘层上涂布光刻胶，并将制作完毕的光刻胶除去步骤的截面图；

图2D是说明有选择地移去中间绝缘层步骤的截面图；

图2E是说明移去暴露的SiN封帽层步骤的截面图；

图2F是说明形成屏蔽金属步骤的截面图；

图2G是说明生成铜(Cu)种子层步骤的截面图；

图2H是说明形成铜体步骤的截面图；

图2I是说明通过对铜体进行抛光而形成通路步骤的截面图；

图2J是说明生成氮化硅(SiN)封帽层、中间绝缘层以及涂布光刻胶步骤的截面图；

图2K是说明形成布线开口步骤的截面图；

图2L是说明形成上层布线步骤的截面图；

图3A～3H分别为根据常规技术制备半导体集成电路的方法中，后端部分掩模及其类似物的截面图，其中：

图3A是与图2A相对应的截面图；

图3B是与图2B相对应的截面图；

图3C是与图2C相对应的截面图；

图3D是与图2D相对应的截面图；

图3E是与图2E相对应的截面图；

图3F是与图2F相对应的截面图；

图3G是与图2G相对应的截面图；

图3H是与图2H相对应的截面图；

图3I是与图2I相对应的截面图；

图3J是与图2J相对应的截面图；

图3K是与图2K相对应的截面图；

图3L是与图2L相对应的截面图；

图4A～4H分别用于说明根据常规技术制备半导体集成电路的方法中，半导体A类产品中开发产品A-a后端的截面图，其中：

图4A是与图1A相对应的俯视图；

图4B是与图1B相对应的俯视图；

图4C是与图1C相对应的俯视图；

图4D是与图1D相对应的俯视图；

图4E是与图1E相对应的俯视图；

图4F是与图1F相对应的俯视图；

图4G是与图1G相对应的俯视图；

图5是一个专用过孔成形掩模的俯视图。

具体实施方式

下面，结合附图以及本发明的较佳实施例，对制备半导体集成电路的方法进行详细说明。

图1A～1G为根据本发明的较佳实施例制备半导体集成电路的处理流程。其中，图1A～1D是用于说明半导体A类产品中开发产品A-a后端的俯视图。图1E～1G是说明半导体A类产品中另外一个开发产品A-b后端的俯视图。图1A～1G中图形空间被一系列垂直参照线Xn(X1、X2、X3......)，以及一系列水平参照线Yn(Y1、Y2、Y3......)分割成网格；图1C通用于两种处理流程中。

图1A说明了开发产品A-a中第n层上的金属布线掩模Ma1。

在金属布线掩模Ma1上，形成用于进行金属布线Ha1的电路图形Pa1。图1B是图1A所述同一开发产品A-a的第n+1层上的金属布线掩模Ma2。在该掩模Ma2上形成用于进行金属布线Ha2的图形Pa2。在图1A及图1B中，分别用Pa1及Pa2表示不同的区域，这两个区域都是由具有光传输特性、或者在掩模表面通透的开孔所组成的光传输部分。而除了Pa1及Pa2图形形成区域之外的其他部分则无法进行光传输。

图1C说明了可以用于A类产品中各种类型开发产品的过孔成形掩模Ma3。在图1C中，在一系列垂直参照线Xn与一系列水平参照线Yn相交的每个点上，都有一个用于形成过孔VH的图形p。图形p在掩模Ma3的横向和纵向上均匀的分布。纵向的均匀度可以与横向的均匀度相同，也可以不同。

如图1D所示，在通用掩模M3中存在用于生成过孔VH的图形p，过孔VH可以按照该图形，经过处理得到。所述过孔VH不仅在第n层金属布线Ha1与第n+1层上的金属布线Ha2之间的交叉点形成，而且也在交叉点以外形成。

图1E是另一个开发产品A-b的第n层上的金属布线掩模Mb2。在该掩模Mb2上有用于进行金属布线Hb1的图形Pb1。

图1F是上述开发产品A-b的第n+1层上的金属布线掩模Mb2。在该掩模Mb2上有用于进行金属布线Hb2的图形Pb2。上述Pb1与Pb2图形是由光传输部分或者开孔部分形成的。

如图1C所示的通用掩模M3既可以应用于开发产品A-a，也可以应用于开发产品A-b，而且还可以应用到其他开发产品中。

如图1G所示，在通用掩模M3中存在用于生成过孔VH的图形p，过孔VH可以按照该图形，经过处理得到。所述过孔VH不仅在第n层金属布线Hb1与第n+1层上的金属布线Hb2之间的交叉点形成，同时也在交叉点以外形成。

如图1D以及图1G所示，在一系列垂直参照线Xn与一系列水平参照线Yn相交的每个点上，都形成有一个通路孔VH。所述过孔VH在任何一个交叉点处都是绝缘的，除非该交叉点是金属布线Ha1、Ha2与金属布线Hb1、Hb2之间的交叉点。这些通路孔是蚀刻过程的产物，尽管是无效的假过孔。

在图4A以及4G所示的常规技术中，有多少种类的开发产品，就需要同等数量的过孔掩模。与之成鲜明对比，本发明的较佳实施例只需一个通用掩模M3，在其整个表面，图形均匀的分布，对于各种类型的开发产品而言，任何穿过掩模整个表面而形成的、不必要的过孔VH都将是无效的。

下面描述根据本发明实施例对后端部分进行处理的过程，包括在掩模的整个表面形成过孔VH，而任何不必要的过孔VH都将是无效的。在此，参照图2A～2L，对在铜镶嵌过程中后端的第二层布线(铜布线过程)的形成流程进行了说明。图2A～2L说明了一个连续的过程，分别用序数#1～#12对其各个阶段进行标注。

【#1】图2A是当第一层布线13，也就是下层布线完成时的截面图。参照图2A中的标注符号，其中，10表示在处理过程中，在基片上形成了活性组分的MOS晶体管的结构；11表示在处理过程中的结构10最上层的中间绝缘层；12是在中间绝缘层11开孔部分的金属保护层；13是在金属保护层中嵌入的第一层铜布线。这里假定为了形成该第一层铜布线13而使用了金属布线掩模Ma1。此时，第一层铜布线13的上表面仍然是暴露的，因而需要对其表面进行铜扩散以进行保护。

【#2】如图2B所示，在最上层的整个表面形成了一个氮化硅SiN封帽(用于保护第一层布线)层14，利用该氮化硅保护层，将第一层布线完全封装保护起来。然后，在该SiN保护层14的整个表面，按照与过孔深度(长度)相同的厚度生成一个中间绝缘层。

【#3】下一步，如图2C所示，在中间绝缘层15的整个表面上涂布上一层光刻胶16。然后，利用通用掩模M3，通过光刻的方法形成具有开孔16a的过孔图形。该开孔16a是在均匀网格交点上，而且，从位置上与第一层铜布线13相互对应，而这些开孔一定要均匀分布。因此，在没有第一层铜布线13的位置，也可以有开孔16a’。

【#4】如图2D所示，在形成开孔16a以及开孔16a’之后，通过表面干蚀刻(dry etching)的方法，在中间绝缘层15中形成过孔15a，然后除去光刻胶。但是，通过选择性蚀刻，用于保护第一层布线的SiN封帽层14仍然保持未蚀刻的原始状态。直接连接第一层布线13的过孔以标号15a表示，而没有直接连接第一层布线13的过孔以标号15a’表示。

应该注意的是SiN层14的功能。SiN封帽层14对第一层布线13起到了密封保护作用，同时，它还是蚀刻的终止剂。

由于SiN保护层14是一个绝缘膜，因此，需要将过孔15a底部的SiN封帽层14除去，以保证第一层布线13(亦即下层布线)与第二层布线25(在本步骤中还尚未形成，请见图2L)的传导功能，其中，所述第二层布线25是分布于第一层布线13上部的上层布线。

【#5】如图2E所示，将在过孔15a底部的SiN封帽层14通过蚀刻的方式加以去除。这样，在中间绝缘层15中就会形成镶嵌结构。在蚀刻步骤中，由于是对SiN封帽层14下的中间绝缘层11进行的选择性蚀刻，所以，过孔15a’底部的SiN封帽层14对于保证第一层布线13与第二层布线25的连接传导功能而言是不需要的，则该保护层只是被蚀刻掉了一部分。

【#6】如图2F所示，下一步，在过孔15a以及15a’内部，利用氮化钛(TiN)和氮化钽(TaN)形成了一个金属保护层17。该保护层利用溅射的方法从中间绝缘层15的上端一直扩散到镶嵌结构的内部。在形成保护层的同时，在过孔15a’内部也同样形成金属保护层17，即便它对于连接第一层布线13与第二层布线25是毫无用处的。

下面，将对在第一层布线13的上端如何阻断Cu扩散，以连接第一层布线13与第二层布线25的过程进行说明。在第一层布线13中间部位的Cu扩散是通过金属保护层加以阻断的。而在第一层布线13周围部分的Cu扩散是利用SiN封帽层14实现阻断的。

【#7】如图2G所示，利用电解电镀的方法，在金属保护层17上生成用于Cu生长的Cu种子层18。Cu的生长是利用镶嵌结构中的Cu种子层18的Cu，通过电解电镀的方法实现的。生长后的Cu层也镶嵌在过孔15a以及15a’内部。

【#8】同时，如图2H所示，由于Cu种子层18同样在中间绝缘层15的最上端生成，因此，在中间绝缘层15上，也同时生长着铜金属层19。

【#9】下一步，如图2I所示，利用化学及机械抛光(CMP)的方法，对在中间绝缘层15的最上端生成的铜金属层19，以及保护金属层17进行抛光以便整平，这样，就会形成通路19a以及19a’。所形成的通路19a以及19a’，除非是上表面的通路，将被周围以及底部保护金属层17完全阻断。其下直接分布有第一层布线13的通路用19a来标识，而对其下面非直接分布有第一层布线13的通路用19a’来标识。

下面，将对形成Cu第二层布线(M2)的形成过程(Cu嵌入法)进行说明。

【#10】如图2J所示，首先，在通路19a以及19a’的整个表面上形成一个SiN封帽层20，以便阻止Cu的进一步扩散。这样，就将该通路19a以及19a’完全封闭起来。下一步，在SiN封帽层20的整个表面上，形成与第二层布线厚度相同的中间绝缘层21。

接下来，在中间绝缘层21的整个外表面上涂布一层光刻胶22。然后，利用金属布线模板Ma2，通过光刻的方法形成具有开孔22a的过孔图形。该布线图形开孔22a的形成只限于在已形成有第二层布线25的位置。

【#11】如图2K所示，下一步，通过表面干蚀刻的方法，在中间绝缘层21和SiN封帽层20中形成一个布线开孔23，然后除去残余的光刻胶22。虽然在通路19a的上端部分形成所述布线开孔23，但是在通路19a’的上端部分并未生成布线开孔。因此，并没有给未连接第一层布线13的通路19a’提供布线开孔23。也就是说，它仍然保持着由SiN封帽层20以及中间绝缘层21加以覆盖的状态。因此，通路19a’仍然保持绝缘。

【#12】下一步，虽然并未在图中表现出来，利用溅射的方法在布线开孔23中形成由TiN或者TaN组成的金属保护层24。同样，通过电解电镀的方法，在金属保护层24上生成用于Cu生长的Cu种子层。Cu的生长是利用镶嵌结构中Cu种子层的Cu，通过电解电镀的方法实现的。生长后的Cu层也镶嵌在过孔25内部。同时，由于Cu种子层同样在中间绝缘层21的最上端生成，因此，在中间绝缘层21上，也同时生长着铜。在中间绝缘层21上生长的任何过量的Cu，以及金属保护层24都将利用化学及机械抛光的方法加以除去，这样，如图2L所示，抛光磨平以及第二层布线25的过程就完成了。除非所述第二层布线25是在上表面，将被保护金属层24完全阻断。

所述SiN封帽层20可以用于阻断通路19a’。通路19a’对于第一层布线13以及第二层布线25的连接而言是非必需的，对通路19a’上部的SiN封帽层20以及中间绝缘层21进行处理，因此，该通路19a’仍然保持绝缘状态。

如图2A所示，重复进行与形成第二层布线(形成镶嵌结构)相同的过程，并通过重新恢复到原始状态后，最终完成所述Cu多层布线的过程。

参照图2A～2L，对本发明实施例的制备半导体集成电路方法中的下端处理流程进行进一步说明。为了进行对比，同时提供了根据常规技术对下端进行处理的流程图3A～3L(截面图)。在常规技术与本发明流程中相同的任何步骤，都标以相同的参照符号。

根据本实施例，过孔图形均匀分布于通用过孔成形掩模中。但是，本发明并不一定局限于这样的分布方式。当所述掩模用于各种不同的开发产品时，按非均匀排布的图形也是可以接受的。

在本发明实施例中，对Cu镶嵌结构布线过程进行了说明，但是，在这个过程中，铝布线以及Cu镶嵌结构布线(单一/双组分结构)都可以按照本流程实现。

为了便于参照，在图1中对通用过孔成形掩模进行了说明，当对其旋转90度，或者向左或者向右移动时，就可以用于上端布线的过程中。

尽管上面对本发明进行了比较详尽的说明和阐述，应该非常清楚的是，如上所述仅为本发明的一些说明和实例而已，并非用于限定本发明的保护范围。本发明的精神和保护范围，应包含在本发明的权利要求范围之内。

Claims (13)

1、一种半导体集成电路的制备方法，包括：

步骤一，形成下层布线；

步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；

步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；

步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。

2、根据权利要求1所述的一种半导体集成电路制备方法，其中，

在制备的过程中，形成下层布线，该布线包括半导体基片以及在基片上形成的活性组分；制备过程中在所述结构上形成保护层，在该保护层上形成中间绝缘层；在中间绝缘层上涂布光刻胶，然后将光刻胶有选择性地除去，以便形成与交叉点相匹配的过孔图形开孔，然后将该开孔内暴露出来的保护层除去，以形成步骤二中的过孔。

3、根据权利要求2所述的一种半导体集成电路制备方法，其中，在过孔的内部形成保护金属层，并在步骤二中的保护金属层上形成金属种子层。

4、根据权利要求3所述的一种半导体集成电路制备方法，其中，金属通过所述金属种子层开始生长，并且长成的金属被嵌入到过孔的内部，以形成步骤三中的通路。

5、根据权利要求4所述的一种半导体集成电路制备方法，其中，所述金属为金属铜。

6、根据权利要求1所述的一种半导体集成电路制备方法，其中，与过孔成形掩模中的交叉点相对应的图形，在横向和纵向均匀地分布。

7、一种半导体集成电路的制备方法，其中，包括：

步骤一，在制备的过程中，在结构内形成下层布线，所述布线包括半导体基片以及在基片上形成的活性组分；

步骤二，在步骤一完成之后，在下层布线上形成第一中间绝缘层；

步骤三，在步骤二完成之后，在第一中间绝缘层中，利用过孔成形掩模制备过孔；

步骤四，在步骤三完成之后，在过孔内制备通路；

步骤五，在步骤四完成之后，在第一中间绝缘层以及所述通路上，形成第二中间绝缘层；

步骤六，在步骤五完成之后，在第二中间绝缘层中形成上层布线，并如此在各个层中重复上述步骤；

利用通用过孔成形掩模在下层布线与上层布线的交叉点，以及交叉点以外的位置形成过孔，其中，所述通用过孔成形掩模可以像步骤三中的过孔成形掩模一样在同一个产品类型中的各个种类、各个层次的开发产品中进行使用；

在所形成的通路中，任何未在位置上与下层布线与上层布线的交叉点相匹配的通路，都在其较低位置以及较高位置用一层绝缘层加以覆盖，这样，那些在位置上未与所述交叉点相匹配的通路将不与下层布线或者上层布线连接，或者与两种布线都不连接。

8、一种半导体集成电路的制备方法，其中，所述方法包括：

步骤一，在制备的过程中，在结构内形成下层布线，所述布线包括半导体基片以及在基片上形成的活性组分；

步骤二，在步骤一完成之后，在下层布线上形成第一中间绝缘层；

步骤三，在步骤二完成之后，在第一中间绝缘层中，利用过孔成形掩模制备过孔；

步骤四，在步骤三完成之后，在第一中间绝缘层以及通路上，形成第二中间绝缘层；

步骤五，在步骤四完成之后，在第二中间绝缘层以及通路上形成上层布线，并如此在各个层中重复上述操作步骤；

利用通用过孔成形掩模在下层布线与上层布线的交叉点，以及交叉点以外的位置形成过孔，其中，所述通用掩模可以像步骤三中的过孔成形掩模一样在同一个产品类型中的各个种类、各个层次的开发产品中使用；

在所形成的通路中，任何在位置上未与下层布线与上层布线的交叉点相匹配的通路，都在其较低位置以及较高位置用一层绝缘层加以覆盖，这样，那些在位置上未与所述交叉点相匹配的通路将不与下层布线或者上层布线连接，或者与两种布线均不连接。

9、根据权利要求7所述的一种半导体集成电路制备方法，其中，采用带有一系列均匀分布的过孔的掩模，作为步骤三中的通用过孔成形掩模。

10、根据权利要求7所述的一种半导体集成电路制备方法，其中，为使所述通路与下层布线或者上层布线断开，或者与两种布线同时断开状态，所述通路下端采用中间绝缘层覆盖，而其上端采用步骤五中的保护层覆盖。

11、一种带有用于与下层布线或者上层布线相连接的图形的过孔成形掩模，其中，所述掩模可以通用于各种开发产品；在下层布线与上层布线的交叉点，以及交叉点以外的位置形成过孔图形。

12、根据权利要求11所述的一种过孔成形掩模，其中，各种图形较佳地均匀分布。

13、一种半导体集成电路，包括：

一个半导体基片；

一个在该半导体基片上形成的活性组分层，

其中，上层布线与下层布线通过通路相互连接的结构，在一系列层中重复使用；所述通路分布于下层布线与上层布线的交叉点、以及交叉点外的其他位置，并且在位置上未与交叉点相匹配的通路与与上层布线或下层布线之一相连接、或者与上下层布线都不连接，而保持其绝缘状态。

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