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CN1430281A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN1430281A
CN1430281A CN02158833A CN02158833A CN1430281A CN 1430281 A CN1430281 A CN 1430281A CN 02158833 A CN02158833 A CN 02158833A CN 02158833 A CN02158833 A CN 02158833A CN 1430281 A CN1430281 A CN 1430281A
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Abstract

具有：在半导体衬底上边彼此隔离开来形成，分别具有有源区的第1、第2晶体管；隔离上述第1、第2晶体管隔离区；设置在隔离区内的缝隙，设置在缝隙的内壁部分上边的导电膜；与有源区电连的第1、第2部分，和使得沿着缝隙地设置在隔离区上边，且已与第1、第2部分一体化了的布线层的第3部分。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有n沟道和p沟道MOS晶体管的半导体器件及其制造方法，特别是涉及MOS晶体管的扩散区间用布线层连接起来的半导体器件及其制造方法。
背景技术
对LSI的高性能化的要求日益高涨，另一方面，在半导体工艺技术中要求越来越微细的微细化技术。在这样的状况下，LSI的高密度化就变成为不可或缺，必须不断进行尽可能的按比例缩小。
在LSI中，存在着许多用来把相邻的区域，例如n型区和p型区连接起来的布线图形。在该情况下，n型区和p型区借助于STI(浅沟隔离)彼此进行隔离，用上层的金属布线把两个区域连接起来。
在SRAM(静态随机存取存储器)中如局域互连那样，存在着使MOS晶体管的源极、栅极电极和漏极彼此间进行连接的布线图形。该局域互连，可以采用对源极、栅极电极和漏极上边的层间绝缘膜形成具有大的开口的开口部分，用导电性材料把该开口部分填埋起来的办法形成。
图1的剖面图示出了具有上述局域互连的现有半导体器件的一个例子。在p型衬底51上边形成p型阱区52、n型阱区53，在p型阱区52内形成将成为n沟道MOS晶体管54的源极、漏极的n型区55，在n型阱区53内形成将成为p沟道MOS晶体管56的源极、漏极的p型区57。此外，在衬底51上边，形成用来隔离上述MOS晶体管的STI58。在MOS晶体管54、56各自的一对n型区55彼此间和p型区57彼此间的沟道区上边，分别形成栅极电极59。此外，在STI58上边也形成在该STI58上边通过的别的MOS晶体管的栅极电极59。此外，在整个面上形成层间绝缘膜60。然后，对该层间绝缘膜60，形成开口部分61，使得上述STI58上边的栅极电极59和将成为配置在其两侧的MOS晶体管54、56各自的源极或漏极的各一方的n型区55和p型区57的一部分露出来，然后，采用用导电性材料62填埋该开口部分61内的办法形成互连。
在制造图1所示的那种半导体器件时，由于开口部分61可以用RIE(反应性离子刻蚀)形成，故与扩散区之间的边界部分处的一部分STI58将被刻蚀掉。归因于此，在互连与衬底51之间将产生发生漏电流的问题。
另一方面，作为具有局域互连的半导体器件，在以往，人们知道在特开2000-114262中讲述的器件。该半导体器件借助于用硅膜的选择生长技术和选择刻蚀技术形成的布线，把被STI隔离开来的一对扩散区彼此间连接起来。
就是说，如图2所示，在p型衬底51上边形成p型阱区52、n型阱区53，在p型阱区52内，形成将成为n沟道MOS晶体管的源极、漏极的n型阱区55，在n型阱区53内，形成将成为p沟道MOS晶体管的源极、漏极的p型阱区57。然后，在整个面上淀积非晶硅膜，以该非晶硅膜为籽晶进行选择生长形成单晶硅膜，然后，除去互连形成部分以外的非晶硅膜，在互连形成部分的非晶硅膜和单晶硅膜的区域上剩下由硅化物膜构成的互连63，该互连63被形成为跨过STI58。
在图2所示的半导体器件中，由于不需要刻蚀层间绝缘膜形成开口部分，故可以防止由刻蚀衬底引起的互连与衬底间的漏电流的产生。
但是，要把用来形成互连63的外延选择膜剩下所希望的图形形状是极其困难的。
发明内容
如上所述，在现有的半导体器件中，在布线把借助于隔离区彼此隔离开来的扩散区间连接起来时，存在着会发生结漏电流的问题，或难于选择性地形成布线层等的问题。
根据本发明的一个方面，可以提供一种用布线层把有源区间连接起来的半导体器件，具备：在半导体衬底上边彼此隔离开来形成的第1、第2晶体管，分别具有有源区；在上述半导体衬底上边形成的隔离区，设置在上述第1、第2晶体管的相互间以隔离上述第1、第2晶体管；在上述隔离区内的至少一个缝隙，设置在上述第1、第2晶体管的上述扩散区相互间使之连续起来，具有内壁部分且具有规定的宽度；设置在上述至少一个缝隙的上述内壁部分上的导电膜；由分别设置在上述第1、第2晶体管的上述扩散区上且与上述各个有源区电连的第1、第2部分，和沿着上述隔离区的上述缝隙设置在上述隔离区上且与上述第1、第2部分一体化的第3部分构成的布线层。
根据本发明的另一个方面，则可以提供一种用布线层把有源区间连接起来的半导体器件的制造方法，包括：采用在半导体衬底上边形成隔离区的办法，在上述半导体衬底上形成被上述隔离区彼此隔离开来的第1、第2元件区；在上述隔离区内形成具有内壁部分而且具有规定宽度的至少一个缝隙，使得上述第1、第2元件区相互间连续；在整个面上淀积由可以成为外延生长核的材料构成的导电膜之后，选择性地除去上述导电膜，使其分别残留于上述第1、第2元件区的一部分区域上，同时残留于上述至少一个缝隙的内壁部分上；在用进行外延生长时将成为阻挡层的材料把在上述第1、第2元件区的一部分区域上边分别剩下来的上述导电膜的周围被覆起来之后，借助于外延生长法，形成在上述第1元件区上边具有第1部分，在上述第2元件区上边具有第2部分，沿着上述隔离区的上述缝隙位于上述隔离区上且与上述第1、第2部分一体化的第3部分的布线层。
附图说明
图1的剖面图示出了现有的半导体器件的一个例子。
图2的剖面图示出了与图1不同的现有的半导体器件的一个例子。
图3的斜视图示出了本发明的实施例1的半导体器件的一部分的构成。
图4A的剖面图示出了图3所示的半导体器件制造时的最初制造工序。
图4B的剖面图示出了接在图4A后边的制造工序。
图4C的剖面图示出了接在图4B后边的制造工序。
图4D的剖面图示出了接在图4C后边的制造工序。
图4E的剖面图示出了接在图4D后边的制造工序。
图4F的剖面图示出了接在图4E后边的制造工序。
图4G的剖面图示出了接在图4F后边的制造工序。
图5示出了沿着图3中的A-A’线的详细的剖面构造。
图6的斜视图示出了本发明的实施例2的半导体器件的一部分的构成。
图7A的斜视图示出了图6所示的半导体器件制造时途中的制造工序。
图7B的斜视图示出了接在图7A后边的制造工序。
图7C的斜视图示出了接在图7B后边的制造工序。
图8的斜视图示出了本发明的实施例3的半导体器件的一部分的构成。
图9A的斜视图示出了图8所示的半导体器件制造时途中的制造工序。
图9B的斜视图示出了接在图9A后边的制造工序。
图9C的斜视图示出了接在图9B后边的制造工序。
图9D的斜视图示出了接在图9C后边的制造工序。
图10的斜视图示出了本发明的实施例4的半导体器件的一部分的构成。
图11A的斜视图示出了图10所示的半导体器件制造时途中的制造工序。
图11B的斜视图示出了接在图11A后边的制造工序。
具体实施方式
以下参看附图详细地说明本发明的实施例。
图3的斜视图示出了本发明的实施例1的半导体器件的一部分的构成。
在p型的硅半导体衬底11上边，设置有p阱区12和n阱区13。此外，在衬底11上边选择性地设置STI14，上述p阱区12和n阱区13用该STI14隔离开来。在上述p阱区12内设置n沟道MOS晶体管15，在n阱区13内设置p沟道MOS晶体管16。上述n沟道MOS晶体管15，具有在p阱区12内形成，将成为源极和漏极的一对的n型扩散区17，和被设置为位于源极、漏极间的沟道区上边的例如由多晶硅构成的栅极电极18。另外，上述一对n型扩散区17中的每一个扩散区，都由具有浅的结深的第1扩散区和具有深的结深的第2扩散区构成。上述p沟道MOS晶体管16，具有在n阱区13内形成，将成为源极和漏极的一对p型扩散区19，和被设置为位于源极、漏极间的沟道区上边的例如由多晶硅构成的栅极电极18。另外，上述一对p型扩散区19中的每一个扩散区，也都由具有浅的结深的第1扩散区和具有深的结深的第2扩散区构成。
此外，在上述两个MOS晶体管15、16的栅极电极18的侧壁上边设置有由硅氧化膜、硅氮化膜等构成的栅极侧壁20。
就如在后边要说明的那样，在上述STI14内设置一个缝隙，使得把该STI14夹在中间且位于其两侧的n型扩散区17和p型扩散区19彼此间连续起来。该缝隙具有内壁部分，而且，具有规定的宽度。然后，在该缝隙的内壁部分上边，由与构成上述两MOS晶体管15、16的栅极电极18的材料相同的材料，即由多晶硅构成的导电膜。此外，该缝隙被设置为使得其底部达不到STI14的底部。
然后，在把上述STI14夹在中间且位于其两侧的n型扩散区17和p型扩散区19上边，设置由借助于外延生长形成的含有硅的材料构成的布线层22的第1部分22a和第2部分22b。上述布线层22的第1部分22a与上述n型扩散区17电连，第2部分22b则与上述p型扩散区19电连。此外，在上述STI14上边，沿着STI14内的缝隙设置布线层22的第3部分22c。该第3部分22c，与上述第1、第2部分22a、22b一体化。
另外，上述布线层22具有例如由下层是硅层，上层是金属硅化物层构成的叠层构造或由下层是硅锗合金层，上层是金属硅化物层构成的叠层构造。此外，栅极电极18上部也被硅化物化。
其次，参看图4A到图4G和图5，说明图3所示那样构成的半导体器件的制造方法。
首先，如图4A的剖面图所示，例如，在p型的硅半导体衬底11上边，依次淀积硅氮化膜31和硅氧化膜32，其次，借助于曝光工艺，由该硅氮化膜31和硅氧化膜32构成的叠层膜33剩下规定的图形形状。接着，用把该剩下的叠层膜33用做掩模的各向异性刻蚀法，例如，反应性离子刻蚀法，刻蚀衬底11，形成深度200到350nm的元件隔离用沟34。
其次，如图4B的剖面图所示，例如，用CVD法等，向整个面上淀积硅氧化膜等的埋入用绝缘膜35，用该埋入用绝缘膜35把上述元件隔离用沟34填埋起来。
接着，如图4C的剖面图所示，采用进行CMP(化学机械抛光)的办法进行平坦化处理。
其次，如图4D的剖面图所示，采用例如用加热到160℃的磷酸进行处理的办法，除去硅氮化膜31，形成STI14。之后，在衬底11上形成p型阱区12和n型阱区13。
接着，如图4E的斜视图所示，为了形成上述缝隙，进行光刻胶图形化使得具有与该缝隙的图形对应的图形，接着，采用借助于使用该缝隙的反应性离子刻蚀，对STI14内的埋入用绝缘膜35深刻蚀30到100nm的办法，形成一个缝隙36。该缝隙36的宽度W例如被作成为0.03到0.1微米。缝隙36的宽度W的最小值0.03微米，相当于加工精度的最小尺寸，最大值0.1微米相当于用之后被埋入到该缝隙36内的上述布线层22的上述第3部分22c实质上可以埋入的最大值。
其次，向将成为n、p两个MOS晶体管的沟道区的部分注入阈值调整用的杂质离子，接着，用热氧化法或LP-CVD法，在整个面上以0.5到3.0nm的膜厚形成栅极绝缘膜37，其次，用光刻法、X射线光刻法或电子束光刻法，形成用来使上述多晶硅膜38图形化的刻蚀用掩模，接着，采用借助于使用该掩模的反应性离子刻蚀，刻蚀上述多晶硅膜38的办法，如图4F的斜视图所示，形成栅极电极18。在上述刻蚀之后，在缝隙36的内壁上边将剩下多晶硅膜38。
另外，也可以作成为在淀积上上述栅极绝缘膜37和多晶硅膜38后淀积硅氮化膜，之后，在用多晶硅膜38形成栅极电极18时，在对上述硅氮化膜进行了刻蚀之后，采用刻蚀多晶硅膜38的办法，如图4F的斜视图所示，在栅极电极18上边剩下由硅氮化膜构成的覆盖材料21。由该硅氮化膜构成的覆盖材料21可以用做在之后进行外延生长时的阻挡层。
此外，也可以作成为使得不形成上述覆盖材料21，然后，在栅极电极18上边进行外延生长。
另外，也可以作成为在形成缝隙36之前进行上述阱区的形成工序、MOS晶体管的阈值调整用的杂质离子注入工序。
作为上述栅极绝缘膜37，不仅可以使用硅氧化膜，也可以使用硅氮氧化膜、硅氮化膜、还可以使用作为高电介质膜的由Ta2O5构成的膜等所有种类的绝缘膜。
此外，在不在栅极电极18上边进行外延生长的情况下，也可以不形成多晶硅膜而代之以形成把TiN、WN用做势垒金属，进而再使用W的金属栅极构造的栅极电极。此外，还可以用硅锗合金形成栅极电极18。
然后，在用热氧化法在整个面上形成了0.5到6nm的后氧化膜之后，采用分别向p型阱区12、n型阱区13内导入n型和p型杂质离子的办法，分别形成构成n型扩散区17的具有浅的结深的第1扩散区17a，和构成p型扩散区19的具有浅的结深的第1扩散区19a。
其次，如图4G的斜视图所示，用LP-CVD法，向整个面上淀积栅极侧壁材料，接着，采用用反应性离子刻蚀进行深刻蚀的办法，在栅极电极18的侧壁上边形成栅极侧壁20。作为上述栅极侧壁材料，可以使用硅氧化膜、硅氮化膜或由它们的组合构成的膜。
其次，为了除去自然氧化膜在氢气气氛中进行了高温处理后，用外延生长法进行单晶硅的选择生长。例如，采用在氢气气氛中把全体加热到650到800℃，与氢气一起供给SiH4、SiH2Cl2、SiHCl3等的反应气体的办法，在衬底11上边露出的硅部分上形成单晶硅膜。此外，在进行该选择生长时，除去硅以外，也可以生长由硅和锗构成的合金。
借助于该外延生长，如图3的斜视图所示，在n型扩散区17和p型扩散区19上边，形成由单晶硅膜构成的布线层22，特别是在把STI14夹在中间位于其两侧的n型扩散区17上边，形成布线层22的第1部分22a，在p型扩散区19上边形成布线层22的第2部分22b。
此外，在进行该外延生长时，采用在STI14内形成的缝隙36的内壁上边残留的多晶硅膜38为核进行外延生长，首先，使得把缝隙36的内部填埋起来那样地生长硅膜，然后，使得在缝隙36的上部突出出来那样地进行硅膜生长的办法，沿着缝隙36那样地形成布线层22的第3部分22c。然后。该第3部分22c最终与上述第1部分22a和第2部分22b一体化。
其次，在存在着覆盖材料21的情况下，在用稀氟酸除去了该覆盖材料21之后，从布线层22的上边扩散n型杂质和p型杂质，形成构成n型扩散区17的具有深的结深的第2扩散区17b和构成p型扩散区19的具有深的结深的第2扩散区19b。这时，同时也向栅极电极18中导入杂质。
图5详细地示出了沿着图3中的5-5’线的剖面。其次，如该图5的剖面图所示，在上述布线层22上边，例如形成了Ti、Co、Ni、Pd等的金属膜之后，采用进行加热的办法，在布线层22的上部形成金属硅化物层40。另外，在形成布线层22的选择生长时，在不生长硅而代之以生长由硅锗构成的合金的情况下，作为相当于硅化物层40的层可以形成使硅和锗构成的合金被硅化物化的层。这时，在栅极电极18的上部也形成金属膜，然后，在栅极电极18的上部，形成金属硅化物层40。
倘采用上述实施例1的半导体器件及其制造方法，则遍及n型扩散区17上边、p型扩散区19上边和STI14上边地连续地设置把STI14夹在中间在其两侧设置的n沟道MOS晶体管的n型扩散区17和p沟道MOS晶体管的p型扩散区19连接起来布线层22。就是说，由于在STI边沿部分上不会形成接触，故可以消除以前那样的结漏电流的问题。
此外，由于不需在扩散区上边确保用来形成接触的空间，故可以大大降低电路面积。在SRAM等的情况下，电路面积可以减少10％到20％，虽然与把夹持STI14的一对扩散区17、19彼此间连接起来的布线层22的第3部分22c的占有面积有关。
图6的斜视图示出了本发明的实施例2的半导体器件的一部分的构成。该实施例2的半导体器件，由于仅仅一部分的构成与图3所示实施例的半导体器件不同，故对于那些与图3对应的地方，仅仅赋予同一标号而省略其说明，以下仅仅说明那些与图3不同之处。
图6所示的半导体器件与图3所示的半导体器件的不同之处在于：设置在上述STI14上边的布线层22的第3部分22c的宽度W，即，在与布线层22的第1部分22a和第2部分22b的排列方向进行交叉的方向上的第3部分22c的尺寸，比图3所示的半导体器件的情况更宽。
为了把布线层22的第3部分22c的宽度W形成得比图3的宽度宽，在图6的半导体器件中，如后边要说明的那样，使得把该STI14夹在中间位于其两侧的n型扩散区17和p型扩散区19彼此间连续起来那样地，在上述STI14内，设置多个缝隙。这些缝隙中的每一个分别具有内壁，而且，分别具有规定的宽度。然后，在这些各个缝隙的内壁部分上边，设置例如由多晶硅构成的导电膜。此外，这些各个缝隙分别被设置为使得其底部达不到STI14的底部。
其次，对图6所示那样构成的半导体器件的制造方法进行说明。
一直到在衬底11上边形成STI14为止的工序，与实施例1的图4A到图4D所示的工序是相同的，故省略它们的说明。
在衬底11上边形成了STI14后，如图7A的斜视图所示，为了形成多个缝隙，进行光刻胶图形化，使得具有与这些多个缝隙的图形对应的图形，接着，采用借助于使用该光刻胶的反应性离子刻蚀，对STI14内的埋入用绝缘膜35进行30到100nm的深刻蚀，使得彼此平行那样地形成多个缝隙36。在本例中举出的是要形成3个缝隙的情况。这些缝隙36的宽度分别作成为与实施例1的情况同样，例如被作成为0.03到0.1微米。
其次，与上述图4F的工序同样，向n、p两沟道的MOS晶体管的将成为沟道区的部分注入阈值调整用的杂质离子，接着，用热氧化法或LP-CVD法，在整个面上以0.5到3.0nm的膜厚形成栅极绝缘膜37。接着，在整个面上以50到200nm的膜厚例如淀积多晶硅膜38，其次，用光刻法、X射线光刻法或电子束光刻法，形成用来使上述多晶硅膜38图形化的刻蚀用掩模，接着，采用借助于使用该掩模的反应性离子刻蚀，刻蚀上述多晶硅膜38的办法，如图7B的斜视图所示，形成栅极电极18。这时，在多个缝隙36的每一个缝隙的内壁上边，分别剩下多晶硅膜38。
如图7C的斜视图所示，也可以与图4F所示的情况同样，在栅极电极18的上部剩下由硅氮化膜构成的覆盖材料21。由该硅氮化膜构成的覆盖材料21，可以用做之后要进行的外延生长时的阻挡层。此外，也可以作成为使得不形成上述覆盖材料21，之后，在栅极电极18上边进行外延生长。
作为上述栅极绝缘膜37，不仅可以使用硅氧化膜，也可以使用硅氮氧化膜、硅氮化膜、还可以使用作为高电介质膜的由Ta2O5构成的膜等所有种类的绝缘膜。
此外，在栅极电极18上边不进行外延生长的情况下，也可以不形成多晶硅膜而代之以形成把TiN、WN用做势垒金属，进而再使用W的金属栅极构造的栅极电极。此外，还可以用硅锗合金形成栅极电极18。
然后，在用热氧化法在整个面上形成了0.5到6nm的后氧化膜之后，采用分别向p型阱区12和n型阱区13内导入n型和p型杂质离子的办法，形成构成n型阱区17和p型扩散区19的具有浅的结深的第1扩散区17a和19a。
其次，如图7C的斜视图所示，用LP-CVD法，向整个面上淀积栅极侧壁材料，接着，采用用反应性离子刻蚀进行深刻蚀的办法，在栅极电极18的侧壁上边形成栅极侧壁20。作为上述栅极侧壁材料，可以使用硅氧化膜、硅氮化膜或由它们的组合构成的膜。
其次，为了除去自然氧化膜在氢气气氛中进行了高温处理后，用外延生长法进行单晶硅的选择生长。例如，采用在氢气气氛中把全体加热到650到800℃，与氢气一起供给SiH4、SiH2Cl2、SiHCl3等的反应气体的办法，在衬底11上边露出的硅部分上形成单晶硅膜。此外，在进行该选择生长时，除去硅以外，也可以生长由硅和锗构成的合金。
借助于该外延生长，如图6的斜视图所示，在n型扩散区17和p型扩散区19上边，形成由单晶硅膜构成的布线层22，特别是在把STI14夹在中间位于其两侧的n型扩散区17上边，形成布线层22的第1部分22a，在p型扩散区19上边形成布线层22的第2部分22b。
此外，在进行该外延生长时，采用以STI14内形成的缝隙36的内壁上边残留的多晶硅膜38为核进行外延生长，首先，使得把缝隙36的内部填埋起来那样地生长硅膜，然后，使得在缝隙36的上部突出出来那样地进行硅膜的生长的办法，沿着缝隙36形成布线层22的第3部分22c。然后。该第3部分22c最终与上述第1部分22a和第2部分22b一体化。
其次，在存在着覆盖材料21的情况下，在用稀氟酸除去了该覆盖材料21之后，从布线层22的上边扩散n型杂质和p型杂质，形成构成n型扩散区17的具有深的结深的第2扩散区17b和构成p型扩散区19的具有深的结深的第2扩散区19b。
之后，与在图5的剖面图中所示的情况同样，在上述布线层22上边，例如形成了Ti、Co、Ni、Pd等的金属膜之后，采用进行加热的办法，在布线层22的上部形成金属硅化物层40。这时，在栅极电极18的上部也形成金属膜，然后，在栅极电极18的上部形成金属硅化物层40。另外，在形成布线层22的选择生长时，在不生长硅而代之以生长由硅锗构成的合金的情况下，作为相当于硅化物层40的层可以形成使硅和锗构成的合金被硅化物化的层。
倘采用上述实施例2的半导体器件及其制造方法，除去可以得到与实施例1同样的效果之外，由于把布线层22的第1部分22a和第2部分22b连接起来的第3部分22的宽度变得比图3的情况还宽，故可以得到这样的效果：可以把n型扩散区17和p型扩散区19连接起来的布线层22的布线电阻形成得比图3的情况还低。
图8的斜视图示出了本发明的实施例3的半导体器件的一部分的构成。该实施例3的半导体器件，由于仅仅一部分的构成与图6所示的实施例2的半导体器件不同，故对于那些与图6对应的地方，仅仅赋予同一标号而省略其说明，以下仅仅说明那些与图6不同之处。
图8所示的半导体器件与图6所示的半导体器件不同之处在于在STI14上边设置另外的MOS晶体管的栅极电极18这一点，和采用在布线层22的第3部分22c上边设置接触栓塞41，在上述另外的MOS晶体管的栅极电极18上边设置接触栓塞42，然后，设置与上述两接触栓塞41、42进行连接的上层布线层43的办法，使第3部分22c和上述另外的MOS晶体管的栅极电极18彼此连接这一点。
其次，对图8所示那样构成的半导体器件的制造方法进行说明。
一直到在衬底11上边形成STI14为止的工序，与实施例1的图4A到图4D所示的工序是同样的，故省略它们的说明。
在衬底11上边形成了STI14之后，如图9A的斜视图所示，为了形成多个缝隙，进行光刻胶图形化，使得具有与这些多个缝隙的图形对应的图形，接着，采用借助于使用该光刻胶的反应性离子刻蚀，对STI14内的埋入用绝缘膜35进行30到100nm的深刻蚀的办法，形成多个缝隙36。在本例中举出的是要形成3个缝隙的情况。这些缝隙36的宽度分别作成为与实施例1的情况同样，例如被作成为0.03到0.1微米。
其次，向n、p两沟道的MOS晶体管的将成为沟道区的部分注入阈值调整用的杂质离子，接着，用热氧化法或LP-CVD法，在整个面上以0.5到3.0nm的膜厚形成栅极绝缘膜37。接着，在整个面上以50到200nm的膜厚淀积多晶硅膜38，其次，用光刻法、X射线光刻法或电子束光刻法，形成用来使上述多晶硅膜38图形化的刻蚀用掩模，接着，采用借助于使用该掩模的反应性离子刻蚀，刻蚀上述多晶硅膜38的办法，如图9B的斜视图所示，形成栅极电极18。在该刻蚀后，在STI14上边也形成栅极电极18。此外，在多个缝隙36的每一个缝隙的内壁上，也分别剩下多晶硅膜38。这时，如图9B的斜视图所示，也可以与图4F所示的情况同样，在各个栅极电极18的上部剩下由硅氮化膜构成的覆盖材料21。由该硅氮化膜构成的覆盖材料21，可以用做之后要进行的外延生长时的阻挡层。此外，也可以作成为使得不形成上述覆盖材料21，之后，在栅极电极18上边进行外延生长。
作为上述栅极绝缘膜37，不仅可以使用硅氧化膜，也可以使用硅氮氧化膜、硅氮化膜、还可以使用作为高电介质膜的由Ta2O5构成的膜等所有种类的绝缘膜。
此外，在不在栅极电极18上边进行外延生长的情况下，也可以不形成多晶硅膜而代之以形成把TiN、WN用做势垒金属，进而再使用W的金属栅极构造的栅极电极。此外，还可以用硅锗合金形成栅极电极18。
然后，在用热氧化法在整个面上形成了0.5到6nm的后氧化膜之后，采用分别向p型阱区12和n型阱区13内导入n型和p型杂质离子的办法，分别形成构成n型扩散区17的具有浅的结深的第1扩散区17a，和构成p型扩散区19的具有浅的结深的第1扩散区19a。
其次，如图9C的斜视图所示，用LP-CVD法，向整个面上淀积栅极侧壁材料，接着，采用用反应性离子刻蚀进行深刻蚀的办法，在栅极电极18的侧壁上边形成栅极侧壁20。作为上述栅极侧壁材料，可以使用硅氧化膜、硅氮化膜或由它们的组合构成的膜。
其次，为了除去自然氧化膜，在氢气气氛中进行了高温处理后，用外延生长法进行单晶硅的选择生长。例如，采用在氢气气氛中把全体加热到650到800℃，与氢气一起供给SiH4、SiH2Cl2、SiHCl3等的反应气体的办法，在衬底11上边露出的硅部分上形成单晶硅膜。此外，在进行该选择生长时，除去硅以外，也可以生长由硅和锗构成的合金。
借助于该外延生长，如图9D的斜视图所示，在n型扩散区17和p型扩散区19上边，形成由单晶硅膜构成的布线层22，特别是在把STI14夹在中间位于其两侧的n型扩散区17上边，形成布线层22的第1部分22a，在p型扩散区19上边形成布线层22的第2部分22b。
此外，在进行该外延生长时，采用以STI14内形成的缝隙36的内壁上边残留的多晶硅膜38为核进行外延生长，首先，使得把缝隙36的内部填埋起来那样地生长硅膜，然后，使得在缝隙36的上部突出出来那样地进行硅膜的生长的办法，沿着缝隙36那样地形成布线层22的第3部分22c。然后。该第3部分22c最终与上述第1部分22a和第2部分22b一体化。
其次，在存在着覆盖材料21的情况下，在用稀氟酸除去了该覆盖材料21之后，从布线层22的上边扩散n型杂质和p型杂质，形成构成n型扩散区17的具有深的结深的第2扩散区17b和构成p型扩散区19的具有深的结深的第2扩散区19b。这时，同时也向栅极电极18的上部中导入杂质。
之后，与图5的剖面图所示的情况同样，在上述布线层22上边，例如形成了Ti、Co、Ni、Pd等的金属膜之后，采用进行加热的办法，在布线层22的上部形成金属硅化物层40。这时，在栅极电极18的上部也形成金属膜，然后，在栅极电极18的上部，形成金属硅化物层40。另外，在形成布线层22的选择生长时，在不生长硅而代之以生长由硅锗构成的合金的情况下，作为相当于硅化物层40的层可以形成使硅和锗构成的合金被硅化物化的层。
接着，采用在整个面上淀积层间绝缘膜之后，对该层间绝缘膜，在与上述布线层22的第3部分22c对应的位置和与在STI14上边形成的栅极电极18对应的位置上分别形成开口部分，然后使得填埋这些开口部分那样地向整个面上淀积上层布线用的金属，接着使上层布线用的金属图形化的办法，形成图8所示那样的接触栓塞41、42和上层布线层43。
倘采用上述实施例3的半导体器件及其制造方法，除去可以得到与实施例1同样的效果之外，由于布线层22的第3部分22c的宽度宽，故还可以得到要在该部分上设置接触时，可以容易地设置该接触的效果。
图10的斜视图示出了本发明的实施例4的半导体器件的一部分的构成。该实施例4的半导体器件，由于仅仅一部分的构成与图8所示的实施例3的半导体器件不同，故对于那些与图8对应的地方，仅仅赋予同一标号而省略其说明，以下仅仅说明那些与图8不同之处。
图10所示的半导体器件与图8所示的半导体器件不同之处在于在STI14上边设置的布线层22的第3部分22c，被设置为使之沿着上述STI14内的多个缝隙36，而且，被设置为跨过在STI14上边设置的栅极电极18与该栅极电极18电连，此外，第1、第2部分22a、22b与上述布线层22一体化。
其次，对图10所示那样构成的半导体器件的制造方法进行说明。
一直到在衬底11上边形成STI14为止的工序，与实施例1的图4A到图4D所示的工序是同样的，故省略它们的说明。
此外，一直到在STI14内形成多个缝隙36，形成构成栅极电极18、n型扩散区17、p型扩散区19的具有深的结深的第2扩散区17b、19h为止的工序，基本上与实施例3的图9A到图9C所示的工序是同样的，故也省略它们的说明。但是，与图9C的情况不同之处，如图11A的斜视图所示，在STI14上边形成的栅极电极18，使得横穿多个缝隙36那样地，被形成为向与STI14的延长方向相同的方向延长。在该情况下，在淀积用来形成栅极电极18的多晶硅膜38时，向多个缝隙36的各个内壁上边也淀积多晶硅膜38。
如图11A的斜视图所示，用LP-CVD法，向整个面上淀积栅极侧壁材料，接着，采用用反应性离子刻蚀进行深刻蚀的办法，在栅极电极18的侧壁上边形成栅极侧壁20。作为上述栅极侧壁材料，可以使用硅氧化膜、硅氮化膜或由它们的组合构成的膜。接着，采用向n型阱区12、p型阱区13内选择性地导入n型、p型杂质离子的办法，形成构成n型扩散区17和p型扩散区19的具有深的结深的第2扩散区17b和19b。
其次，如图11B的斜视图所示，在STI14上边的栅极电极18与多个缝隙36进行交叉的位置处，选择性地除去栅极侧壁20。
然后，采用进行外延生长的办法，形成布线层22。
其次，在存在着覆盖材料21的情况下，在用稀氟酸除去了该覆盖材料21之后，从布线层22的上边扩散n型杂质和p型杂质，形成构成n型扩散区17的具有深的结深的第2扩散区17b和构成p型扩散区19的具有深的结深的第2扩散区19b。这时，同时也向栅极电极18中导入杂质。
之后，与图5的剖面图所示的情况同样，在上述布线层22上边，例如形成了Ti、Co、Ni、Pd等的金属膜之后，采用进行加热的办法，在布线层22的上部形成金属硅化物层40，借助于此，就可以得到图10所示的构造。这时，在栅极电极18的上部也形成金属膜，然后，在栅极电极18的上部，形成金属硅化物层40。另外，在形成布线层22的选择生长时，在不生长硅而代之以生长由硅锗构成的合金的情况下，作为相当于硅化物层40的层可以形成使硅和锗构成的合金被硅化物化的层。
倘采用上述实施例4的半导体器件及其制造方法，除去可以得到与实施例1同样的效果之外，由于使布线层22的第3部分22c具有与图8中的接触栓塞41、42和上层布线层43同样的功能，故还可以得到把n型扩散区17和p型扩散区19与其它的MOS晶体管进行连接而不使用接触栓塞或上层布线层的效果。
另外，不言而喻，本发明可以有种种的变形而不受限于上述实施例。例如，在上述各个实施例中，虽然说明的是用布线层22进行连接的MOS晶体管的扩散区是彼此不同的导电类型的情况，但是也可以作成为使得用布线层22把沟道类型相同的MOS晶体管的同一导电类型的扩散区彼此间连接起来。
此外，在上述各个实施例中，虽然说明的是用布线层22把作为不同的MOS晶体管的源极、漏极的一对扩散区间连接起来的情况，但是，在用上述布线层22把由STI彼此隔离开来的由在衬底内形成的扩散区构成的、作为布线使用的一对导电层间连接起来的情况下，也可以容易地应用。
此外，在上述各个实施例中，虽然说明的是作为衬底使用p型衬底的情况，但是，也可以使用n型衬底。
对于那些本专业的熟练技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多变形而不偏离总的发明的宗旨。

Claims (44)

1.一种用布线层把有源区间连接起来的半导体器件，具备：
在半导体衬底上边彼此隔离开来形成的第1、第2晶体管，分别具有有源区；
在上述半导体衬底上边形成的隔离区，设置在上述第1、第2晶体管的相互间以隔离上述第1、第2晶体管；
在上述隔离区内的至少一个缝隙，设置在上述第1、第2晶体管的上述扩散区相互间使之连续起来，具有内壁部分且具有规定的宽度；
设置在上述至少一个缝隙的上述内壁部分上的导电膜；
由分别设置在上述第1、第2晶体管的上述扩散区上且与上述各个有源区电连的第1、第2部分，和沿着上述隔离区的上述缝隙设置在上述隔离区上且与上述第1、第2部分一体化的第3部分构成的布线层。
2.根据权利要求1所述的半导体器件，其特征在于：上述至少一个缝隙是一个缝隙。
3.根据权利要求1所述的半导体器件，其特征在于：上述至少一个缝隙是被设置为彼此并行的多个缝隙。
4.根据权利要求1所述的半导体器件，其特征在于：上述至少一个缝隙的宽度的最小值定为加工精度的最小尺寸，最大值定为实质上可以用上述布线层的上述第3部分填埋上述缝隙的最大值。
5.根据权利要求4所述的半导体器件，其特征在于：上述缝隙的宽度的最小值定为0.03微米，最大值定为0.1微米。
6.根据权利要求1所述的半导体器件，其特征在于：上述至少一个缝隙的底部被设定为未达到上述隔离区的底部。
7.根据权利要求1所述的半导体器件，其特征在于：上述导电膜由含硅膜构成。
8.根据权利要求7所述的半导体器件，其特征在于：上述含硅膜是多晶硅。
9.根据权利要求1所述的半导体器件，其特征在于：上述布线层具有由下层为硅层，上层为金属硅化物层构成的叠层构造。
10.根据权利要求1所述的半导体器件，其特征在于：上述布线层具有由下层为硅锗合金层，上层为已使硅锗合金硅化物化了的层构成的叠层构造。
11.根据权利要求1所述的半导体器件，其特征在于：还具备在上述布线层的上述第3部分上边设置的接触部分。
12.一种用布线层把有源区间连接起来的半导体器件，具备：
在半导体衬底上边彼此隔离开来形成的第1、第2MOS晶体管，分别具有栅极电极和有源区；
在上述半导体衬底上边形成的隔离区，设置在上述第1、第2MOS晶体管的相互间以隔离上述第1、第2MOS晶体管；
在上述隔离区内的至少一个缝隙，设置在上述第1、第2MOS晶体管的上述扩散区相互间使之连续起来，具有内壁部分且具有规定的宽度；
设置在上述至少一个缝隙的上述内壁部分上的导电膜；
设置在上述隔离区上边的栅极电极；
由分别设置在上述第1、第2MOS晶体管的上述扩散区上且与上述各个有源区电连的第1、第2部分，和沿着上述隔离区的上述至少一个缝隙设置为跨过在上述隔离区上边设置的上述栅极电极并与该栅极电极电连、且与上述第1、第2部分一体化的第3部分构成的布线层。
13.根据权利要求12所述的半导体器件，其特征在于：上述至少一个缝隙是一个缝隙。
14.根据权利要求12所述的半导体器件，其特征在于：上述至少一个缝隙是被设置为彼此并行的多个缝隙。
15.根据权利要求12所述的半导体器件，其特征在于：上述至少一个缝隙的宽度的最小值定为加工精度的最小尺寸，最大值定为实质上可以用上述布线层的上述第3部分填埋上述缝隙的最大值。
16.根据权利要求15所述的半导体器件，其特征在于：上述缝隙的宽度的最小值定为0.03微米，最大值定为0.1微米。
17.根据权利要求12所述的半导体器件，其特征在于：上述至少一个缝隙的底部被设定为未达到上述隔离区的底部。
18.根据权利要求12所述的半导体器件，其特征在于：上述导电膜由含硅膜构成。
19.根据权利要求18所述的半导体器件，其特征在于：上述含硅膜是多晶硅。
20.根据权利要求12所述的半导体器件，其特征在于：上述布线层具有由下层为硅层，上层为金属硅化物层构成的叠层构造。
21.根据权利要求12所述的半导体器件，其特征在于：上述布线层具有由下层为硅锗合金层，上层为已使硅锗合金硅化物化了的层构成的叠层构造。
22.根据权利要求12所述的半导体器件，其特征在于：还具备在上述布线层的上述第3部分上边设置的接触部分。
23.一种用布线层把有源区间连接起来的半导体器件的制造方法，包括：
采用在半导体衬底上边形成隔离区的办法，在上述半导体衬底上形成被上述隔离区彼此隔离开来的第1、第2元件区；
在上述隔离区内形成具有内壁部分而且具有规定宽度的至少一个缝隙，使得上述第1、第2元件区相互间连续；
在整个面上淀积由可以成为外延生长核的材料构成的导电膜之后，选择性地除去上述导电膜，使其分别残留于上述第1、第2元件区的一部分区域上，同时残留于上述至少一个缝隙的内壁部分上；
在用进行外延生长时将成为阻挡层的材料把在上述第1、第2元件区的一部分区域上边分别剩下来的上述导电膜的周围被覆起来之后，借助于外延生长法，形成在上述第1元件区上边具有第1部分，在上述第2元件区上边具有第2部分，沿着上述隔离区的上述缝隙位于上述隔离区上且与上述第1、第2部分一体化的第3部分的布线层。
24.根据权利要求23所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，形成一个缝隙。
25.根据权利要求23所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，形成彼此并行的多个缝隙。
26.根据权利要求23所述的半导体器件的制造方法，其特征在于：上述至少一个缝隙被形成为使得其宽度的最小值成为加工精度的最小尺寸，最大值成为实质上可以用上述布线层的上述第3部分填埋上述缝隙的最大值。
27.根据权利要求26所述的半导体器件的制造方法，其特征在于：上述至少一个缝隙被形成为使得其宽度的最小值为0.03微米，最大值为0.1微米。
28.根据权利要求23所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，被形成为使得其底部未达到上述隔离区的底部。
29.根据权利要求23所述的半导体器件的制造方法，其特征在于：上述导电膜用含硅膜形成。
30.根据权利要求29所述的半导体器件的制造方法，其特征在于：上述含硅膜用多晶硅形成。
31.根据权利要求23所述的半导体器件的制造方法，其特征在于：上述布线层被形成为具有由下层为硅层，上层为金属硅化物层构成的叠层构造。
32.根据权利要求23所述的半导体器件的制造方法，其特征在于：上述布线层被形成为具有由下层为硅锗合金层，上层为已使硅锗合金硅化物化了的层构成的叠层构造。
33.根据权利要求23所述的半导体器件的制造方法，其特征在于：还包括在上述布线层的上述第3部分上边形成接触部分。
34.一种用布线层把有源区间连接起来的半导体器件的制造方法，包括：
采用在半导体衬底上边形成隔离区的办法，在上述半导体衬底上形成被上述隔离区彼此隔离开来的第1、第2元件区；
在上述隔离区内形成具有内壁部分而且具有规定宽度的至少一个缝隙，使得上述第1、第2元件区相互间连续；
在整个面上淀积由可以成为外延生长核的材料构成的导电膜之后，选择性地除去上述导电膜，使其分别残留于上述第1、第2元件区的一部分区域上和上述隔离区的一部分区域上，同时残留于上述至少一个缝隙的内壁部分上；
用外延生长时成为阻挡层的材料，把在上述第1、第2元件区的一部分区域上和上述隔离区的一部分区域上边分别剩下来的上述导电膜的周围被覆起来，
选择性地除去被覆在上述隔离区的一部分区域上的剩余导电膜的上述阻挡层材料中，位于在上述隔离区内形成的上述至少一个缝隙附近部分的上述阻挡层材料，
用外延生长法，形成布线层，该布线层在上述第1元件区上边具有第1部分，在上述第2元件区上边具有第2部分，还具有沿着上述隔离区的上述缝隙跨过已除去了阻挡层材料的上述隔离区的一部分区域上边的上述导电膜那样地连续起来、并已与上述第1、第2部分一体化的第3部分。
35.根据权利要求34所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，形成一个缝隙。
36.根据权利要求34所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，形成彼此并行的多个缝隙。
37.根据权利要求34所述的半导体器件的制造方法，其特征在于：上述至少一个缝隙，被形成为使得其宽度的最小值成为加工精度的最小尺寸，最大值成为实质上可以用上述布线层的上述第3部分填埋上述缝隙的最大值。
38.根据权利要求37所述的半导体器件的制造方法，其特征在于：上述至少一个缝隙被形成为使得其宽度的最小值为0.03微米，最大值为0.1微米。
39.根据权利要求34所述的半导体器件的制造方法，其特征在于：在上述隔离区内形成上述至少一个缝隙时，被形成为使得其底部未达到上述隔离区的底部。
40.根据权利要求34所述的半导体器件的制造方法，其特征在于：上述导电膜用含硅膜形成。
41.根据权利要求40所述的半导体器件的制造方法，其特征在于：上述含硅膜用多晶硅形成。
42.根据权利要求34所述的半导体器件的制造方法，其特征在于：上述布线层被形成为具有由下层为硅层，上层为金属硅化物层构成的叠层构造。
43.根据权利要求34所述的半导体器件的制造方法，其特征在于：上述布线层被形成为具有由下层为硅锗合金层，上层为已使硅锗合金硅化物化了的层构成的叠层构造。
44.根据权利要求34所述的半导体器件的制造方法，其特征在于：还包括在上述布线层的上述第3部分上边形成接触部分。
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