CN1677661A - 具有用以改善表面平整度的空置图案的多层布线结构 - Google Patents

Abstract

在支撑衬底的表面上设定第一区、围绕第一区的环形第二区和围绕第二区的第三区。第一布线层位于支撑衬底上。在第三区中形成布线，在第二区中形成空置图案，并且不在第一区中形成导电图案。在第一布线层上且在第一区中设置功能元件。

Description

具有用以改善表面平整度的空置图案的多层布线结构

相关申请

本申请基于并要求2004年3月29日提交的日本专利申请No.2004-095535的优先权，其整个内容在这里作为参考引入。

技术领域

本发明涉及一种多层布线结构，更具体涉及一种具有空置图案(dummypattern)的多层布线结构，以改善布线层表面的平整度。

背景技术

对于形成半导体集成电路器件的多层布线的镶嵌方法(damascenemethod)进行简要介绍。在形成层间绝缘膜之后，在层间绝缘膜中形成布线槽和通孔(via hole)。形成铜等导电膜，用该导电膜填充通孔和布线槽。如果需要，形成阻挡金属层来防止铜扩散。使用化学机械抛光(CMP，chemicalmechanical polishing)抛光导电膜，以去掉导电膜不需要的部分，并只在通孔和布线槽中留下导电膜。重复该过程，以形成多层布线结构。

如果布线层的图案密度不均匀，则CMP之后表面平整度有可能降低。根据抛光条件，具有低图案密度的区域比具有高图案密度的区域更易于抛光，从而有可能在具有低图案密度的区域上形成侵蚀(erosion)。在日本专利特许公开No.2003-140319中公开的发明采用在具有低图案密度的区域中设置空置图案的结构，以使有效图案密度具有几乎一致的值。

在美国专利公开号No.2003/39879中公开了相关技术。

在具有电感的半导体集成电路器件中，如果在电感附近形成导电图案，则会改变电感的电特性。为了稳定电感的电特性，布线通常不会设置在电感的正下方。此外，在电感的正下方设置导电的空置图案也是不合适的。

由此，电感下面布线层区域的图案密度变低，从而有可能在这个区域中形成侵蚀。如果形成侵蚀，光刻(photography)的余量将减小。此外，在用于留下镶嵌结构的布线而进行的CMP之后，在某些情况下，导电材料会留在形成侵蚀的区域中。

这些问题不仅在形成在上层的功能元件是电感时会出现，而且在形成不允许在功能元件的正下方形成导电图案的功能元件时也会出现。

发明内容

本发明的目的是提供一种多层布线结构，在CMP之后，即使存在不允许形成导电图案的区域，该多层布线结构也能够改善表面的平整度。

根据本发明的一个方案，提供一种多层布线结构，包括：支撑衬底，在该支撑衬底的表面上设定第一区、围绕该第一区的环形第二区及围绕该第二区的第三区；设置在该支撑衬底上的第一布线层，在该第三区中形成的布线，在该第二区中形成的空置图案，并且不在该第一区中形成导电图案；以及功能元件，该功能元件设置在该第一布线层上且在该第一区中。

根据本发明的另一个方案，提供多层布线结构，包括：支撑衬底，该支撑衬底具有环形第一区、围绕该第一区的第二区和被该第一区围绕的第三区被分别设定在该支撑衬底的表面上；设置在该支撑衬底上的第一布线层，在该第二区中形成的布线，在该第三区中形成的空置图案，并且不在该第一区中形成导电图案；以及功能元件，该功能元件设置在该第一布线层上且在该第一区中。

因为没有在设置功能元件的第一区中形成导电图案，所以可以消除导电图案对功能元件的影响。通过在第二或第四区中设置空置图案，可以改善CMP之后的表面平整度。

附图说明

图1是具有根据实施例的多层布线结构的半导体器件的平面图。

图2是沿图1的平面图中所示的虚线A2-A2的剖面图。

图3是沿图1的平面图中所示的虚线A3-A3的剖面图。

图4是根据实施例的多层布线结构的第一和第二层的剖面图。

图5A至5C示出了空置图案的布局的例子的平面图。

图6示出了根据实施例在CMP之后的多层布线结构的布线层表面的平整度的测量结果图。

图7A和7C示出了评估样品的图案禁止区和空置图案区的布局的平面图，图7B和7D示出了在图7A和7C所示的评估样品的表面平整度的测量结果图。

图8A至8C示出了评估样品的图案禁止区和空置图案区的布局的平面图。

图9A至9C示出了在图8A到8C所示的评估样品的表面平整度的测量结果图。

具体实施方式

图1是具有根据实施例的多层布线结构的半导体器件的部分平面图。在衬底表面上设定设置电感的环形第一区10。在第一区10的外部区域中，围绕第一区10设定第二区11。第二区11在第一区10的边缘(内围侧)具有第一子区11a，并在第一子区11a的外部(外围侧)具有第二子区11b。

第一区10的内围、第一区10和第二区11之间的边界、第一子区11a和第二子区11b之间的边界以及第二子区11b的外围例如为正方形或矩形。如果设置多个电感，则设定多个第二区11。两个第二区11通过共享其外围部分而彼此相接设置。

在第二区11的外部设定设置实际布线的第三区12。设定第四区13，其外围的位置和形状与第一区10的内围一致的。可以分开设置第二区11，第三区12插在其间。

第一区10的外围的边长例如为200μm。在这种情况下，例如，第二区11的宽度为100μm，第一区10的内围(第四区13的外围)的边长为100μm。

电感1设置在第一区10中。电感1为螺旋形，围绕第四区13。在图1所示的例子中，每个电感1的匝数大约为1.5。在外侧的电感1的端部用引线2连接，内侧的端部用另一个引线3连接。连接内侧端部的引线3设置在低于设置有电感1的布线层的布线层中，并且通过从下面穿过电感1延伸到电感1的外侧。

图2是沿图1中所示的虚线A2-A2的剖面图，并且示出了相邻的布线区(第三区)，而图3是沿图1所示的虚线A3-A3的剖面图。

在由硅制成的支撑衬底20的表面上，形成具有浅沟槽隔离(STI)结构的元件隔离绝缘膜21。例如，元件隔离绝缘膜21由二氧化硅制成。在由元件隔离绝缘膜21围绕的有源区中形成MOSFET 22。在支撑衬底20上形成覆盖MOSFET 22的第一层布线层M1L。在第一层布线层M1L上叠置从第二层布线层M2L到第十层布线层M10L的九个布线层。

在第十层布线层M10L上，形成层间绝缘膜50。在层间绝缘膜50的表面的部分区域上形成焊盘52。钝化膜51覆盖层间绝缘膜50和焊盘52。钝化膜51具有暴露焊盘52的表面的开口。例如，层间绝缘膜50由二氧化硅、低介电常数绝缘材料等制成，钝化膜51由氮化硅(SiN)制成。

图4更详细地示出了MOSFET 22、第一层布线层M1L和第二层布线层M2L的剖面图。MOSFET形成在有源区中。MOSFET 22由源极区22S、漏极区22D、栅极绝缘膜22I和栅极电极22G构成。

形成由二氧化硅制成的层间绝缘膜30覆盖MOSFET 22。在对应于漏极区22D的位置形成穿过层间绝缘膜30的通孔32。由TiN制成的阻挡金属层33覆盖通孔32的内表面。由钨制成的栓塞43填充在通孔32中。

在层间绝缘膜30上形成由例如碳化硅制成的停止膜(stopper film)31和由例如含氟的硅酸盐玻璃制成的层间绝缘膜35。在层间绝缘膜35中形成到达停止膜3 1的布线槽36。蚀刻暴露在布线槽36的下表面的停止膜31。布线槽36经过设置栓塞34的区域。由钽制成的阻挡金属层37覆盖布线槽36的底部和侧壁。由铜制成的布线38填充在布线槽36中。层间绝缘膜30、层间绝缘膜35、栓塞34、布线38等构成第一层布线层M1L。

在第一层布线层M1L上形成由碳化硅制成的阻挡层40。在阻挡层40上形成由含氟的硅酸盐玻璃制成的层间绝缘膜41。穿过层间绝缘膜41和阻挡层40形成到达第一层布线层M1L的通孔42。在层间绝缘膜44中现下到达其中间深度形成布线槽43。布线槽43经过设置通孔42的区域。

由Ta制成的阻挡金属层44覆盖布线槽43和通孔42的内表面。由铜制成的布线45填充在布线槽43和通孔42中。层间绝缘膜41、布线45等构成第二层布线层M2L。

第一层布线层M1L由单镶嵌方法制成，而第二层布线层M2L由双镶嵌方法制成。

对于通过双镶嵌方法形成第二层布线层的方法的例子进行介绍。通过CVD在第一层布线层M1L上形成阻挡层40。通过CVD在阻挡层40上形成层间绝缘膜41。在层间绝缘膜41上形成作为蚀刻掩模的碳化硅膜(未示出)，并且通过碳化硅膜形成与布线槽43匹配的开口。在碳化硅膜上形成光致抗蚀剂膜，并且通过光致抗蚀剂膜形成与通孔42匹配的开口。

通过使用抗蚀剂膜作为掩模，蚀刻层间绝缘膜41向下到其中间深度，以形成通孔42的一部分。在去掉抗蚀剂膜之后，通过使用已经构图的碳化硅膜作为掩模，通过蚀刻形成布线槽43。此时，也蚀刻部分形成的通孔42的底部，从而使通孔42到达阻挡层40。去掉用作蚀刻掩模的碳化硅膜和暴露在通孔42底部的阻挡层40。

通过溅射形成Ta膜，覆盖通孔42的内表面、布线槽43的内表面和层间绝缘膜41的上表面。通过溅射形成铜的籽晶层(seed layer)，然后通过电解电镀形成铜层。进行CMP，直到暴露出层间绝缘膜41的表面，以去掉不需要的Ta层和铜层。因此，Ta阻挡金属层44和铜布线45留在通孔42和布线槽43中。

层间绝缘膜、阻挡金属、布线等的材料只是例子，也可以使用其它材料。例如，层间绝缘膜的材料可以是低介电常数的绝缘材料，例如，多孔的二氧化硅(porous silica)。

继续回到图2和3进行介绍。类似于第二层布线层M2L，通过双镶嵌方法形成第三层布线层M3L到第九层布线层M9L中的每一个。在布线层M1L到布线层M8L的每一层的第二区11和第四区13中设置铜的空置图案60。图4中所示的布线38设置在布线层M1L的第三区12中，图4中所示的布线45设置在布线层M2L的第三区12中，布线61设置在布线层M3L到M8L的每一层的第三区12中。当形成相应层中的布线时，同时形成空置图案60。不在布线层M1L到布线层M8L的每一层的第一区10中设置例如空置图案和布线图案等导电图案。

引线3设置在第九层布线层M9L中，跨越过第一区10和第二区11，并到达第三区12。布线层M9L的厚度例如为1μm。在第九层布线层M9L的第三区12中，设置各种其它布线(未示出)。不在第九层布线层M9L的第一区10、第二区11和第四区13中设置除引线3以外的其它导电图案(布线和空置图案)。

在第九层布线层M9L上设置第十层布线层M10L。通过单镶嵌方法形成布线层M10L。

在第十层布线层M10L的第一区10中形成电感1。在内侧的电感1的端部通过在通孔中填充的栓塞4连接到下层引线3。在外侧的电感1的端部通过同一层中的引线2延续。设置在布线层M10L的第三区12中的布线5通过栓塞6连接到引线3。

在第十层布线层M10L上形成由二氧化硅制成的绝缘膜50。穿过绝缘膜50形成通孔，以暴露出下层布线5的一部分。在该通孔中填充铜的导电栓塞7。在绝缘膜50上形成A1等的焊盘52。焊盘52连接到下层栓塞7。在绝缘膜50上形成由碳化硅制成的钝化膜51，覆盖栓塞7。在钝化膜51中形成开口，暴露出焊盘52的一部分。

图5A示出了空置图案的例子的平面图。以矩阵形状放置正方形的空置图案60。一个空置图案的边长例如为1μm。相邻空置图案之间的距离例如为1.4μm。在这种情况下，图案密度为大约17％。图案密度由Sp/St定义，其中St为预定区域的面积，而Sp为在预定区域中设置的空置图案的总面积。上述空置图案的尺寸和距离只是一个例子，并且通过改变尺寸和距离可以调整图案密度。

图5B示出了空置图案的另一个例子的平面图。在图5A所示的例子中，以矩阵形状设置正方形的空置图案。在图5B所示的例子中，沿行方向相邻的两个空置图案60沿列方向偏移，沿列方向相邻的两个空置图案60也沿行方向偏移。如在该例子中，矩阵布局可以变为沿行方向和列方向都偏移的布局。

图5C示出了空置图案的另一个例子的平面图。以等间隔设置多个直线空置图案60，形成条纹图案。可以通过改变每个空置图案60的宽度(厚度)，调整图案密度。

图6示出了在CMP之后的布线层M1L的表面平整度的测量结果。对于要评估的样品，第二区11的第一子区11a和第二子区11b的图案密度分别设为36％和38％，第四区13的图案密度设为33％。图5A所示的矩阵形状用作空置图案的布局。从图6可以看出，没有设置导电图案的第一区10的表面比设置空置图案的第二区11的表面低。在本实施例中，在第四区13中设置空置图案。因此，第一区10的表面的下降比当不在第四区13中设置导电图案时浅。

参考图7A到7D，对当不在第四区13中设置空置图案时的具体作用进行介绍。

图7A和7C是用来评估空置图案的作用的评估样品的平面图。在图7A所示的样品中，在以50％的图案密度设置空置图案的区域中，设置没有设置导电图案的图案禁止区70。图案禁止区70是边长为200μm的正方形。在图7C所示的样品中，在以50％的图案密度设置有空置图案的区域中设置图案禁止区70，而在图案禁止区70的中央区域中设置另一个空置图案区71，上述空置图案区71设置有空置图案。图案禁止区70是边长为200μm的正方形。空置图案区71是边长为100μm的正方形，并且具有20％的图案密度。

图7B和7D示出了在CMP之后，图7A和7C所示的每个评估样品的表面平整度的测量结果。可以看到，在两种情况下，图案禁止区70的表面下降，并且形成侵蚀。但是，在图7A所示的评估样品的情况下，台阶为大约38nm，而在图7C所示的评估样品的情况下，台阶为大约28nm。可以看到，在图案禁止区70中的空置图案区71降低了台阶。

如果空置图案区71的图案密度太高，则在图案禁止区70和空置图案区71之间的边界上形成的台阶会变大。相反，如果空置图案区71的图案密度太低，则不能得到设置空置图案区71的显著作用。为了改善CMP之后的平整度，优选将空置图案区71中的图案密度设置为20％到40％。

在上述实施例中，因为空置图案设置在第四区13中，该第四区13被没有设置空置图案的环形第一区10围绕，所以像在图7C和7D中所示的样品那样减轻了台阶。

接着，参考图8A到8C和图9A到9C，介绍在上述实施例中的第二区11中设置空置图案的作用。

图8A到8C示出了在评估样品中设置的导电图案的布局。以矩阵形状设置多个正方形部分。每个部分包括图案禁止区A和围绕图案禁止区的空置图案区。制备具有不同空置图案区图案密度的多个部分。

图8A示出了由依次放置的具有38％的图案密度的空置图案区C的部分、具有20％的图案密度的空置图案区B的部分和具有50％的图案密度的空置图案区D的部分构成的区域的平面图。图8B示出了由依次设置的具有38％的图案密度的空置图案区C的部分、具有50％的图案密度的空置图案区D的部分及具有75％的图案密度的空置图案区E的部分构成的区域的平面图。图8C示出了由依次设置的具有50％的图案密度的空置图案区D的部分、具有75％的图案密度的空置图案区E的部分和具有38％的图案密度的空置图案区C的部分构成的区域的平面图。图5C中所示的条纹图案设置在空置图案区B、D和E中，在空置图案区C中形成在图5A中所示的矩阵形的图案。

图9A到9C示出了在CMP之后，图8A到8C所示的每个评估样品靠近中央的图案禁止区A的表面平整度的测量结果。

可以看到，按图9C所示样品、图9B所示样品和图9A所示样品的顺序，在图案禁止区A和与区域A接触的空置图案区之间的边界处形成的台阶依次降低。形成实际布线的区域的图案密度通常为20％到80％。如果与图案禁止区A相邻设置布线，则由于布线区的图案密度变高而使台阶变得更大。通过在图案禁止区A的周围设置图案密度大约为20％的空置图案区，可以降低台阶。

如果空置图案区的图案密度太低，则降低了设置空置图案区的效果。例如，可以认为台阶缓和作用大致等效于图案禁止区简单扩展的结构。此外，如果空置图案区的图案密度太高，则台阶变大，如图9B和9C所示。为了降低台阶，最好将与图案禁止区A接触的空置图案区的图案密度设置为15％到30％。

如图9A所示，如果使图案密度为20％的空置图案区B与图案密度为50％的空置图案区D接触，则在两者间的边界处形成台阶。相反，在图案密度为20％的空置图案区B与图案密度为38％的空置图案区C之间的边界处没有形成大的台阶。从评估结果可以看到，在图9A的例子中，最好在空置图案区B的外部的区域中放置另一个图案密度稍高的空置图案区。最好将相邻两个空置图案区之间的图案密度的差设为15％或更小。

当上述研究应用于图1所示的实施例时，可以考虑最好将在第二区11的第一子区11a的内围侧的图案密度设为15％到30％。可以考虑最好使第二子区11b的图案密度高于第一子区11a的图案密度，并将两者之间的差设为15％或更小。如果即使第二区11中的图案密度均匀也能够得到足够的效果，则没有必要将第二区11分为具有不同图案密度的多个子区。

如果第二区11的宽度太窄，则不能得到设置第二区11的效果。最好设置第二区11的宽度为0.2L或更宽，其中L是第一区10的外围的边长。如果第一区10的外围为矩形，则第二区11的宽度设置为0.2L或更宽，其中L是矩形的短边长。

在上述实施例中，在每个布线层的第一区10中没有设置除从电感1延伸出的除引线3以外的导电图案。因此，可以保持电感1的电特性为所希望的值。为了将电感1的电特性保持为所希望的值，最好不在第一区10中设置例如引线和空置图案等导电图案。而且，在上述实施例中，在与环形第一区10的外围接触的第二区11以及与内围接触的第四区13中设置空置图案。因此，可以减小可能在第一区10中及其周围形成的台阶，同时适当地保持电感1的电特性。

在位于设置电感1的第十层布线层M10L的正下方的布线层M9L的第二区11中也不设置空置图案。空置图案60设置在与设置电感1的第十层布线层M10L间隔一层的第八层布线层M8L中以及低于第八层布线层的布线层中。对于这种排列，能够防止空置图案60靠近电感1，并且完全保持电感1的电特性。通过引入除从电感1直接延伸出的引线3以外的布线不放在第九层布线层M9L的第二区11附近的结构，使得几乎不在布线层M9L的表面靠近设置电感1的区域上形成台阶成为可能。

上述实施例采用在从第一层布线层M1L到第九层布线层M9L的任一层中的第一区中不放置除电感1的引线3之外的导电图案的结构。如果从电感1到导电图案的距离变长，则导电图案对电感1的影响变小。即，最好不在设置有电感1的引线3的布线层M9L的正下方的布线层M8L的第一区10中设置空置图案。第七层布线层M7L的布线层以及更低的布线层与电感1间隔两层或更多层。因此，即使在布线层M1L到M7L的第一区10中设置空置图案，对电感1的影响也很小。

而且，在上述实施例中，在支撑衬底20表面的第三区12中形成例如MOSFET 22等有源元件，并且在包含第一区10和第二区11的区域中形成元件隔离绝缘膜21。因为有源元件没有与电感1重叠设置，所以可以避免有源元件对电感1的影响。

在上述实施例中，电感1的匝数为1.5，如图1所示。因此，在电感1与在内侧连接到电感1的一端的引线3之间存在交叉点。为了避免引线3和电感1在交叉点处短路，必须将引线3放在与设置电感1的布线层M10L不同的布线层M9L中。如果电感1的匝数为1，则连接到电感的相反端的两个引线可以放在与设置电感的布线层相同的布线层中。在这种情况下，没必要如图2所示将引线3放在布线层M9L中。因此，在布线层M9L的第一区10中没有设置例如布线等导电图案。

已经结合优选实施例介绍了本发明。本发明并不仅限于上述实施例。本领域中的技术人员应当理解，可以进行其它各种修改、改进、组合等。

Claims (13)

1.一种多层布线结构，包括：

支撑衬底，在该支撑衬底的表面上设定第一区、围绕该第一区的环形第二区及围绕该第二区的第三区；

设置在该支撑衬底上的第一布线层，在该第三区中形成的布线，在该第二区中形成的空置图案，并且不在该第一区中形成导电图案；以及

功能元件，该功能元件设置在该第一布线层上且在该第一区中。

2.根据权利要求1所述的多层布线结构，其中该第二区包括在第一区边缘上的第一子区和在该第一子区外侧的第二子区，并且该第一子区的图案密度低于该第二子区的图案密度。

3.根据权利要求1所述的多层布线结构，还包括第二布线层，该第二布线层设置在该第一布线层和该功能元件之间，不在该第二布线层的第一区和第二区中形成导电图案，或者在该第二布线层的第一区和第二区中只形成直接连接到该功能元件的布线。

4.根据权利要求1所述的多层布线结构，还包括至少一第三布线层，该第三布线层设置在该支撑衬底和该第一布线层之间，在该第一布线层和该第三布线层的第一区中形成导电图案，并且在该第一布线层和该第三布线层的第二区中形成空置图案。

5.根据权利要求1所述的多层布线结构，其中该第一区为环形区域，该多层布线结构还包括被该第一区围绕的第四区，该功能元件为电感，该电感不设置在该第四区中而设置在该第一区中，并在该第一布线层的第四区中形成空置图案。

6.根据权利要求5所述的多层布线结构，还包括至少一第三布线层，该第三布线层设置在该支撑衬底和该第一布线层之间，并且在该第一布线层和该第三布线层的第四区中形成空置图案。

7.根据权利要求6所述的多层布线结构，其中不在该第一布线层和该第三布线层的第一区中形成导电图案，并且在该第一布线层和该第三布线层的第二区中形成空置图案。

8.根据权利要求1所述的多层布线结构，还包括：

半导体有源器件，形成在该第三区中且在该支撑衬底的表面上；以及

元件隔离绝缘膜，完全覆盖该支撑衬底表面的第一区和第二区。

9.根据权利要求1所述的多层布线结构，其中该第一区的外围构成正方形或矩形，并且该第二区的宽度至少为该正方形的边长或该矩形的短边长的0.3倍。

10.一种多层布线结构，包括：

支撑衬底，该支撑衬底具有环形第一区、围绕该第一区的第二区和被该第一区围绕的第三区被分别设定在该支撑衬底的表面上；

设置在该支撑衬底上的第一布线层，在该第二区中形成的布线，在该第三区中形成的空置图案，并且不在该第一区中形成导电图案；以及

功能元件，该功能元件设置在该第一布线层上且在该第一区中。

11.根据权利要求10的多层布线结构，还包括放第二布线层，该第二布线层设置在该第一布线层和该功能元件之间，不在该第二布线层的第一区和第三区中形成导电图案，或者在该第二布线层的第一区中只形成直接连接到该功能元件的布线。

12.根据权利要求10的多层布线结构，还包括放至少一第三布线层，该第三布线层设置在该支撑衬底和该第一布线层之间，不在该第一布线层和该第三布线层的第一区中形成导电图案，并且在该第一布线层和该第三布线层的第三区中形成空置图案。

13.根据权利要求10所述的多层布线结构，还包括：

半导体有源器件，形成在该第二区中且在该支撑衬底的表面上；以及

元件隔离绝缘膜，完全覆盖该支撑衬底表面的第一区和第三区。

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