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CN103201841B - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

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CN103201841B CN201080069927.0A CN201080069927A CN103201841B CN 103201841 B CN103201841 B CN 103201841B CN 201080069927 A CN201080069927 A CN 201080069927A CN 103201841 B CN103201841 B CN 103201841B
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Abstract

本发明提供一种半导体器件，其特征在于，具有：第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；第二导电型的第二半导体层，形成于上述第一半导体层上；第一导电型的第三半导体层，形成于上述第二半导体层上；开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；栅极绝缘膜，覆盖上述开口部的内壁；栅电极，隔着上述栅极绝缘膜形成于上述开口部内；源电极，形成于上述第三半导体层的表面；漏电极，与半导体衬底的另一侧面的对应于上述栅电极的部分相连接；第四电极，形成于半导体衬底的另一侧面上的与上述源电极相对应的部分。由此，能够在绝缘耐压高、芯片尺寸小的半导体器件中减少漏电流。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造方法。
背景技术
GaN、AlN、InN等氮化物半导体不仅带隙宽，材料特性也优秀，因而可以利用于高耐压电子设备、短波长发光设备等。特别是，有关作为高耐压电子设备的场效应晶体管（FET，FieldEffectTransistor），对高电子迁移率晶体管（HEMT，HighElectronmobilityTransistor）进行了研究，并且可以利用于高功率、高效率放大器或大功率开关设备等。
但是，在以往的横向结构（电流相对于衬底面大致平行地流动的结构）的HEMT等中，若想确保充分的耐压以利用于大功率、高耐压开关设备等，则需要加大电极之间的距离。在这种情况下，导致所形成的设备的芯片尺寸变大，能够由一张晶片制造出的芯片数量变少，致使制造成本变高，成为高成本。
因此，在大功率、高耐压开关设备中，可以使芯片尺寸变小的纵向结构（电流相对于衬底面大致沿着垂直方向流动的结构）的场效应晶体管受人注目。
现有技术文献
专利文献
专利文献1：日本特开2002-359256号公报
专利文献2：日本特开2008-53448号公报
非专利文献
非专利文献1：AppliedPhySicsExpress1（2008）011105
非专利文献2：AppliedPhySicsExpress1（2008）021104
发明内容
发明所要解决的问题
例如，纵向结构的场效应晶体管具有在衬底的一侧面形成源电极，而在衬底的另一侧面形成漏电极的结构。具体而言，将根据图1对纵向结构的场效应晶体管进行说明。
上述纵向结构的场效应晶体管中，在由n+-SiC或n+-GaN等形成的衬底611上形成n-GaN层612、p-GaN层613、n-GaN层614，并在n-GaN层614的表面的一部分形成源电极621。并且，从n-GaN层614的表面起，刻蚀（etching）n-GaN层614、p-GaN层613、n-GaN层612的一部分来形成开口部，且形成有绝缘膜615，该绝缘膜615用于覆盖n-GaN层614的表面及开口部的内部表面。并且，在开口部，隔着绝缘膜615形成有栅电极622，在衬底611的背面，即与形成有半导体层的一面相反的一侧的一面形成有漏电极623。
在具有这种结构的场效应晶体管中，若向源电极621与漏电极623之间施加电压，则与栅电极622的电势无关地产生通过p-GaN层613的漏电流。即，在除了成为利用虚线箭头A来表示的电流路径的区域之外的区域，产生在利用虚线箭头B来表示的p-GaN层613流动的漏电流。在产生这种漏电流的情况下，场效应晶体管的特性将会下降。
为此，期望的是，在绝缘耐压高、芯片尺寸小的半导体器件中，具有漏电流少的结构的半导体器件及半导体器件的制造方法。
解决问题的手段
根据本实施方式的一个观点，其特征在于，具有：第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；第二导电型的第二半导体层，形成于上述第一半导体层上；第一导电型的第三半导体层，形成于上述第二半导体层上；开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；栅极绝缘膜，覆盖上述开口部的内壁；栅电极，隔着上述栅极绝缘膜形成于上述开口部内；源电极，形成于上述第三半导体层的表面；漏电极，与上述半导体衬底的另一侧面对应于上述栅电极的部分相连接；第四电极，形成于上述半导体衬底的另一侧面上的与上述源电极相对应的部分。
并且，根据本实施方式的再一观点，其特征在于，具有：第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；第二导电型的第二半导体层，形成于上述第一半导体层上；第一导电型的第三半导体层，形成于上述第二半导体层上；开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；栅极绝缘膜，覆盖上述开口部的内壁；栅电极，隔着上述栅极绝缘膜形成于上述开口部内；源电极，形成于上述第三半导体层的表面；背面除去区域，从上述半导体衬底的另一侧面起除去与上述源电极相对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成该背面除去区域；第四电极，形成于暴露有上述第一半导体层的上述背面除去区域；漏电极，与上述半导体衬底的另一侧面的对应于上述栅电极的部分相连接。
并且，根据本实施方式的另一观点，其特征在于，具有：第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；第二导电型的第二半导体层，形成于上述第一半导体层上；第一导电型的第三半导体层，形成于上述第二半导体层上；开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；栅极绝缘膜，覆盖上述开口部的内壁；栅电极，隔着上述栅极绝缘膜形成于上述开口部内；源电极，形成于上述第三半导体层的表面；漏电极，与上述半导体衬底的另一侧面的对应于上述栅电极的部分相连接，而不与上述半导体衬底的另一侧面的对应于上述源电极的部分相连接。
并且，根据本实施方式的又一观点，其特征在于，具有：第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；第二导电型的第二半导体层，形成于上述第一半导体层上；第一导电型的第三半导体层，形成于上述第二半导体层上；开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；栅极绝缘膜，覆盖上述开口部的内壁；栅电极，隔着上述栅极绝缘膜形成于上述开口部内；源电极，形成于上述第三半导体层的表面；背面除去区域，从上述半导体衬底的另一侧面起除去与上述源电极相对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成该背面除去区域；漏电极，与上述半导体衬底的另一侧面的对应于上述栅电极的部分相连接。
并且，根据本实施方式的还一观点，其特征在于，包括：在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；在上述开口部内形成栅极绝缘膜的工序；隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；在上述第三半导体层上形成源电极的工序；在上述半导体衬底的另一侧面形成漏电极的工序，其中，所述漏电极与上述半导体衬底的另一侧面的对应于上述栅电极的部分相连接，而不与上述半导体衬底的另一侧面的对应于上述源电极的部分相连接。
并且，根据本实施方式的其他一个观点，其特征在于，包括：在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；在上述开口部内形成栅极绝缘膜的工序；隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；在上述第三半导体层上形成源电极的工序；从上述半导体衬底的另一侧面起除去与上述源电极对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成背面除去区域的工序；在上述半导体衬底的另一侧面形成漏电极的工序，其中，所述漏电极与上述半导体衬底的另一侧面的对应于上述栅电极的部分相连接。
发明的效果
根据公开的半导体器件及半导体器件的制造方法，在绝缘耐压高、芯片尺寸小的半导体器件中能够减少漏电流。
附图说明
图1是纵向结构的场效应晶体管的结构图。
图2是第一实施方式的半导体器件的结构图。
图3是第一实施方式的半导体器件的制造工序图（1）。
图4是第一实施方式的半导体器件的制造工序图（2）。
图5是第一实施方式的半导体器件的制造工序图（3）。
图6是第二实施方式的半导体器件的制造工序图（1）。
图7是第二实施方式的半导体器件的制造工序图（2）。
图8是第二实施方式的半导体器件的制造工序图（3）。
图9是第三实施方式的半导体器件的制造工序图（1）。
图10是第三实施方式的半导体器件的制造工序图（2）。
图11是第三实施方式的半导体器件的制造工序图（3）。
图12是第四实施方式的半导体器件的制造工序图（1）。
图13是第四实施方式的半导体器件的制造工序图（2）。
图14是第四实施方式的半导体器件的制造工序图（3）。
图15是第五实施方式的半导体器件的制造工序图（1）。
图16是第五实施方式的半导体器件的制造工序图（2）。
图17是第五实施方式的半导体器件的制造工序图（3）。
具体实施方式
下面，将对具体实施方式进行说明。此外，对相同的部件标注相同的附图标记并省略说明。
第一实施方式
半导体器件
接着，对本实施方式的半导体器件进行说明。如图2所示，本实施方式的半导体器件为纵向结构的场效应晶体管。具体而言，在由n+-SiC或n+-GaN等形成的衬底11上形成有n-GaN层12、p-GaN层13、n-GaN层14，在n-GaN层14的表面的一部分形成有源电极21。并且，从n-GaN层14的表面起，刻蚀p-GaN层13及n-GaN层12的一部分，来形成开口部，且形成有栅极绝缘膜15，该栅极绝缘膜15用覆盖n-GaN层14的表面及开口部的内部表面。在开口部隔着栅极绝缘膜15形成有栅电极22。
并且，在衬底11的背面，即与形成有半导体层的一面相反的一侧的一面，在与形成有栅电极22的区域及其周围相对应的部分形成有漏电极23。并且，在除了形成有漏电极23的区域之外的区域中，在与形成有源电极21的区域及其周围相对应的部分隔着成为背面绝缘膜的绝缘膜32形成有第四电极31。漏电极23与第四电极31之间通过绝缘膜32维持绝缘性。
在本实施方式的半导体器件中，在第四电极31施加有与向源电极21或栅电极22施加的电势大致相同的电势。由此，在向栅电极22施加处于接通（ON）状态的电势的情况下，如虚线箭头C所示，电流在隔着栅极绝缘膜15的栅电极22附近的p-GaN层13流动。但电流几乎不会在更靠外侧的区域的p-GaN层13流动。
在这里，向第四电极31施加与源电极21的电势相同的电势，并向栅电极22施加处于接通状态的电势的情况下，电流在隔着栅极绝缘膜15的栅电极22附近的p-GaN层13从源电极21向漏电极23流动。但是，由于第四电极31与源电极21的电势相同，且形成有绝缘膜32，因而电流不从源电极21向第四电极31流动。
因此，向栅电极22施加使得在源电极21与漏电极23之间流动的电流断开（OFF）的电势的情况下，在源电极21与漏电极23之间几乎没有电流的流动。即，在本实施方式的半导体器件中，如处于接通状态的虚线箭头C所示，电流在栅电极22附近的隔着栅极绝缘膜15的p-GaN层13的区域流动，但在除此之外的区域没有电流流动。因此，能够大幅减少处于断开状态的漏电流，并提高器件特性。
并且，在向第四电极31施加的电势与向栅电极22施加的电势大致相同的情况下，同样，如虚线箭头C所示，电流只能在栅电极22附近的p-GaN层13流动。因此，能够减少漏电流。此外，若使得向第四电极31施加的电势小于向漏电极23施加的电势且大于向源电极21或栅电极22施加的电势，能够得到相同的效果。
半导体器件的制造方法
接着，将根据图3至图5，对本实施方式的半导体器件的制造方法进行说明。
首先，如图3的（a）部分所示，通过MOVPE（Metal-OrganicVaporPhaseEpitaxy，金属有机物化学气相淀积）法在由n+-SiC形成的衬底11上形成未图示的缓冲层，进而在该缓冲层上层叠形成n-GaN层12、p-GaN层13、n-GaN层14。
n-GaN层12以1μm～10μm的厚度形成，作为杂质元素掺杂有1×1017cm-3～1×1020cm-3的Si。p-GaN层13以10nm～1μm的厚度形成，作为杂质元素掺杂有大约1×1019cm-3的mg。n-GaN层14以10nm～1μm的厚度形成，作为杂质元素掺杂有1×1017cm-3～1×1020cm-3的Si。
接着，如图3的（b）部分所示，在要形成后面要说明的栅电极22的区域形成开口部41。具体而言，在n-GaN层14上涂敷光刻胶（photoresist），并借助曝光装置进行曝光和显影，来在要形成开口部41的区域形成具有开口的抗蚀剂图案（resistpattern）。然后，利用含氯气体进行RIE（ReactiveIonEtching，反应离子刻蚀）等干法刻蚀，从而除去n-GaN层14、p-GaN层13、n-GaN层12的一部分，由此形成开口部41。
接着，如图3的（c）部分所示，在开口部41的内部及n-GaN层14的表面形成栅极绝缘膜15，并且在隔着栅极绝缘膜15的开口部41的内部形成栅电极22。具体而言，通过等离子体CVD（ChemicalVaporDeposition，化学气相沉积），在开口部41的内部及n-GaN层14的表面以1nm～1μm的厚度形成由SiN形成的栅极绝缘膜15。接着，在栅极绝缘膜15的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成栅电极22的区域形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成由Ni等形成的金属膜，并使该金属膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属膜，来与抗蚀剂图案一起除去。由此，可以在开口部41隔着栅极绝缘膜15形成栅电极22。
接着，如图4的（a）部分所示，形成源电极21。具体而言，在栅极绝缘膜15的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成源电极21的区域形成具有开口的抗蚀剂图案。然后，利用含氟气体进行RIE等干法刻蚀，从而除去栅极绝缘膜15，并使n-GaN层14的表面暴露。进而，通过真空蒸镀，来形成由Ti/Au等形成的金属膜，并使该金属膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属膜，来与抗蚀剂图案一起除去。由此，可以在n-GaN层14上形成源电极21，且在氮气气氛下进行热处理，来进行欧姆接触（ohmiccontact）。
接着，如图4的（b）部分所示，在衬底11的背面的与形成有栅电极22的区域相对应的部分形成漏电极23。具体而言，在衬底11的背面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成漏电极23的部分形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成包含Au等的金属层叠膜，使该金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，在衬底11的背面的与形成有栅电极22的区域相对应的部分形成漏电极23。此时，衬底11的背面的与形成有源电极21的区域相对应的部分则不形成漏电极23。
接着，如图4的（c）部分所示，在衬底11的背面及漏电极23上形成绝缘膜32。具体而言，通过等离子体CVD，来在衬底11的背面及漏电极23上以10nm～10μm的厚度形成由SiN形成的绝缘膜32。
接着，如图5的（a）部分所示，在绝缘膜32上未形成有漏电极23的区域形成第四电极31。具体而言，在绝缘膜32的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成第四电极31的区域形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成由Au等形成的金属层叠膜，使该金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，在绝缘膜32上未形成有漏电极23的区域，即与形成有源电极21的区域相对应的部分形成第四电极31。
接着，如图5的（b）部分所示，在包括第四电极31的区域上形成绝缘膜42，进而，通过除去形成有漏电极23的区域的绝缘膜32及绝缘膜42的一部分，来形成开口部43。具体而言，通过等离子体CVD，来在包括第四电极31的区域上形成由SiN形成的绝缘膜42。然后，在绝缘膜42上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成开口部43的区域形成具有开口的抗蚀剂图案。进而，利用含氟气体进行RIE等干法刻蚀，来除去绝缘膜32及绝缘膜42的一部分，并使漏电极23的表面暴露。
由此，可以制造本实施方式的半导体器件。本实施方式的半导体器件是通过设在衬底11的未图示的通孔（viahole）来使源电极21与第四电极31电连接的结构的半导体器件。但是，作为本实施方式的半导体器件的另一结构，也可以通过设在衬底11的未图示的通孔来使栅电极22与第四电极31电连接。
第二实施方式
接着，将根据图6至图8，对第二实施方式的半导体器件的制造方法进行说明。
首先，如图6的（a）部分所示，通过MOVPE法在由n+-SiC形成的衬底11上形成未图示的缓冲层，并在该缓冲层上层叠形成n-GaN层12、p-GaN层13、n-GaN层14。
接着，如图6的（b）部分所示，在要形成后面要说明的栅电极22的区域形成开口部41。
接着，如图6的（c）部分所示，在开口部41的内部及n-GaN层14的表面形成栅极绝缘膜15，并在隔着栅极绝缘膜15的开口部41的内部形成栅电极22。
接着，如图7的（a）部分所示，形成源电极21。
接着，如图7的（b）部分所示，在衬底11的背面形成成为背面绝缘膜的绝缘膜132。具体而言，通过等离子体CVD，来在衬底11的背面以10nm～10μm的厚度形成由SiN形成的绝缘膜132。
接着，如图7的（c）部分所示，在绝缘膜132上除了与形成有栅电极22的区域相对应的部分之外的区域形成第四电极133。具体而言，在绝缘膜132上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成第四电极133的部分形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成包含Au等的金属层叠膜，并使该金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，在绝缘膜132上除了与形成有栅电极22的区域相对应的部分之外的区域的与形成有源电极21的区域相对应的部分形成第四电极133。
图8的（a）部分所示，在第四电极133及绝缘膜132上形成绝缘膜142，进而，除去与形成有栅电极22的区域相对应的部分的绝缘膜132及绝缘膜142来形成开口部143。具体而言，通过等离子体CVD，来在第四电极133及绝缘膜132上形成由SiN形成的绝缘膜142。然后，在绝缘膜142上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成开口部143的区域形成具有开口的抗蚀剂图案。进而，利用含氟气体进行RIE等干法刻蚀，来除去未形成有抗蚀剂图案的区域的绝缘膜132、142，并使衬底11的背面的一部分暴露，由此形成开口部143。
接着，如图8的（b）部分所示，在绝缘膜142上及暴露出的衬底11的背面形成包含Au等的金属层叠膜，形成漏电极144。上述漏电极144在开口部143与背面暴露的衬底11相连接。
由此，可以制造本实施方式的半导体器件。本实施方式的半导体器件是通过设在衬底11的未图示的通孔来使源电极21与第四电极133电连接的结构的半导体器件。但是，作为本实施方式的半导体器件，也可以采用通过设在衬底11的未图示的通孔来使栅电极22与第四电极133电连接的结构。
此外，除了上述内容之外的内容，均与第一实施方式相同。
第三实施方式
接着，将根据图9至图11，对第三实施方式的半导体器件的制造方法进行说明。
首先，如图9的（a）部分所示，通过MOVPE法，来在由n+-SiC形成的衬底11上形成未图示的缓冲层，并在该缓冲层上层叠形成n-GaN层12、p-GaN层13、n-GaN层14。
接着，如图9的（b）部分所示，在要形成后面要说明的栅电极22的区域形成开口部41。
接着，图9的（c）部分所示，在开口部41的内部及n-GaN层14的表面形成栅极绝缘膜15，并在隔着栅极绝缘膜15的开口部41的内部形成栅电极22。
接着，如图10的（a）部分所示，形成源电极21。
接着，如图10的（b）部分所示，在衬底11的背面，通过干法刻蚀或离子铣削等，来除去除了与形成有栅电极22的区域相对应的部分之外的区域的一部分，并使n-GaN层12暴露，由此形成背面除去区域230。具体而言，在衬底11的背面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要除去衬底11的背面的区域形成具有开口的抗蚀剂图案。然后，通过干法刻蚀等，来除去未形成有抗蚀剂图案的区域的衬底11及n-GaN层12的一部分，使n-GaN层12暴露，由此形成背面除去区域230。所要形成的背面除去区域230形成在衬底11的背面一侧的与形成有源电极21的区域相对应的部分。
接着，如图10的（c）部分所示，在衬底11的背面及暴露有n-GaN层12的背面除去区域230形成成为背面绝缘膜的绝缘膜232。具体而言，通过等离子体CVD，来以10nm～10μm的厚度形成由SiN形成的绝缘膜132。
接着，如图11的（a）部分所示，在形成于背面除去区域230的绝缘膜232上形成第四电极233。具体而言，在绝缘膜232上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成第四电极233的部分形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成包含Au等的金属层叠膜，并使金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，在形成于背面除去区域230的绝缘膜232上形成第四电极233。如此形成的第四电极233形成于与形成有源电极21的区域相对应的部分。
接着，如图11的（b）部分所示，在第四电极233及绝缘膜232上形成绝缘膜242，进而，除去与形成有栅电极22的区域相对应的部分的绝缘膜232及绝缘膜242来形成开口部243。具体而言，通过等离子体CVD，来在第四电极233及绝缘膜232上形成由SiN形成的绝缘膜242。然后，在绝缘膜242上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成开口部243的区域形成具有开口的抗蚀剂图案。进而，利用含氟气进行RIE等干法刻蚀，来除去未形成有抗蚀剂图案的区域的绝缘膜232及绝缘膜242，并使衬底11的背面的一部分暴露，来形成开口部243。
接着，如图11的（c）部分所示，形成与暴露有衬底11的背面的开口部243相连接的漏电极244。具体而言，在绝缘膜242的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成漏电极244的区域形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成由Au等形成的金属层叠膜，并使该金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，可以形成与暴露有衬底11的背面的开口部243相连接的漏电极244。
由此，可以制造本实施方式的半导体器件。本实施方式的半导体器件是通过设在衬底11的未图示的通孔来使源电极21与第四电极233电链接的结构的半导体器件。但是，作为本实施方式的半导体器件的另一结构，也可以采用通过设在衬底11的未图示的通孔来使栅电极22与第四电极233电链接的结构。
此外，除了上述内容之外的内容，均与第一实施方式相同。
第四实施方式
接着，将根据图12至图14，对第四实施方式的半导体器件的制造方法进行说明。
首先，如图12的（a）部分所示，通过MOVPE法，来在由n+-SiC形成的衬底11上形成未图示的缓冲层，并在该缓冲层上层叠形成n-GaN层12、p-GaN层13、n-GaN层14。
接着，如图12的（b）部分所示，在要形成后面要说明的栅电极22的区域形成开口部41。
接着，如图12的（c）部分所示，在开口部41的内部及n-GaN层14的表面形成栅极绝缘膜15，并在隔着栅极绝缘膜15的开口部41的内部形成栅电极22。
接着，如图13的（a）部分所示，形成源电极21。具体而言，在栅极绝缘膜15的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成源电极21的区域形成具有开口的抗蚀剂图案。
接着，如图13的（b）部分所示，在衬底11的背面的与形成有栅电极22的区域相对应的部分形成漏电极23。此外，衬底11的背面的与形成有源电极21的区域相对应的部分则不形成漏电极23。
接着，如图13的（c）部分所示，在衬底11的背面及漏电极23上形成绝缘膜32。具体而言，通过等离子体CVD，来在衬底11的背面及漏电极23上以10nm～10μm的厚度形成由SiN形成的绝缘膜32。
接着，如图14所示，除去形成有漏电极23的区域的绝缘膜32的一部分，来形成开口部343。具体而言，在绝缘膜32上涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成开口部343的区域形成具有开口的抗蚀剂图案。然后，利用含氟气体进行RIE等干法刻蚀，来除去未形成有抗蚀剂图案的区域的绝缘膜32，并使漏电极23的表面的一部分暴露。
由此，可以制造出本实施方式的半导体器件。在本实施方式的半导体器件中，漏电极23形成于衬底11的背面的与形成有栅电极22的区域相对应的部分，而不形成于与形成有源电极21的区域相对应的部分。因此，无需设置第四电极，也能够减少向源电极与漏电极之间流动的漏电流。
此外，除了上述内容之外的内容，均与第一实施方式相同。
第五实施方式
接着，将根据图15至图17，对第五实施方式的半导体器件的制造方法进行说明。
首先，如图15的（a）部分所示，通过MOVPE法，在由n+-SiC形成的衬底11上形成未图示的缓冲层，并在该缓冲层上层叠形成n-GaN层12、p-GaN层13、n-GaN层14。
接着，如图15的（b）部分所示，在要形成后面要说明的栅电极22的区域形成开口部41。
接着，如图15的（c）部分所示，在开口部41的内部及n-GaN层14的表面形成栅极绝缘膜15，并且隔着栅极绝缘膜15在开口部41的内部形成栅电极22。
接着，如图16的（a）部分所示，形成源电极21。
接着，如图16的（b）部分所示，通过干法刻蚀或离子铣削等，除去衬底11的背面的除了与形成有栅电极22的区域相对应的部分之外的区域的一部分，并使n-GaN层12暴露，由此形成背面除去区域230。具体而言，在衬底11的背面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在除去衬底11的背面的区域形成具有开口的抗蚀剂图案。然后，通过进行干法刻蚀等，来除去未形成有抗蚀剂图案的区域的衬底11及n-GaN层12的一部分，并形成背面除去区域230。所形成的背面除去区域230形成于与形成有源电极21的区域相对应的部分。
接着，如图16的（c）部分所示，在衬底11的背面及暴露有n-GaN层12的背面除去区域230形成绝缘膜232。具体而言，通过等离子体CVD，来以10nm～10μm的厚度形成由SiN形成的绝缘膜132。
接着，如图17的（a）部分所示，除去与形成有栅电极22的区域相对应的部分的绝缘膜232，来形成开口部443。具体而言，在绝缘膜232上涂敷光刻胶涂，并借助曝光装置进行曝光和显影，来在要形成开口部443的区域形成具有开口的抗蚀剂图案。进而，利用含氟气体进行RIE等干法刻蚀，来除去未形成有抗蚀剂图案的区域的绝缘膜432，并使衬底11的背面暴露，由此形成开口部443。
接着，如图17的（b）部分所示，形成与暴露有衬底11的背面的开口部443相连接的漏电极444。具体而言，在绝缘膜232的表面涂敷光刻胶，并借助曝光装置进行曝光和显影，来在要形成漏电极444的区域形成具有开口的抗蚀剂图案。然后，通过真空蒸镀，来形成由Au等形成的金属层叠膜，并使金属层叠膜浸渍在有机溶剂等，通过剥离在抗蚀剂图案上形成的金属层叠膜，来与抗蚀剂图案一起除去。由此，可以形成漏电极444。漏电极444在暴露有衬底11的背面的开口部443与衬底11的背面相连接。
由此，可以制造出本实施方式的半导体器件。在本实施方式的半导体器件中，漏电极23形成于衬底11的背面的与形成有栅电极22的区域相对应的部分，而衬底11的背面的与形成有源电极21的区域相对应的部分则未形成漏电极23。因此，无需设置第四电极，也能够减少向源电极与漏电极之间流动的漏电流。
此外，除了上述内容之外的内容，均与第三实施方式相同。
以上，对实施方式进行了详细的说明，但并不局限于特定的实施方式，在专利权利要求书的范围所记载的范围内，可进行多种变形及变更。
附图标记说明
11：衬底
12：n-GaN层
13：p-GaN层
14：n-GaN层
15：栅极绝缘膜
21：源电极
22：栅电极
23：漏电极
31：第四电极
32：绝缘膜（背面绝缘膜）
42：绝缘膜
43：开口部

Claims (20)

1.一种半导体器件，其特征在于，具有：
第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；
第二导电型的第二半导体层，形成于上述第一半导体层上；
第一导电型的第三半导体层，形成于上述第二半导体层上；
开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；
栅极绝缘膜，覆盖上述开口部的内壁；
栅电极，隔着上述栅极绝缘膜形成于上述开口部内；
源电极，形成于上述第三半导体层的表面；
漏电极，形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分；
第四电极，形成于上述半导体衬底的另一侧面上的与上述源电极相对应的部分。
2.根据权利要求1所述的半导体器件，其特征在于，上述第四电极形成于在上述半导体衬底的另一侧面上形成的背面绝缘膜上。
3.一种半导体器件，其特征在于，具有：
第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；
第二导电型的第二半导体层，形成于上述第一半导体层上；
第一导电型的第三半导体层，形成于上述第二半导体层上；
开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；
栅极绝缘膜，覆盖上述开口部的内壁；
栅电极，隔着上述栅极绝缘膜形成于上述开口部内；
源电极，形成于上述第三半导体层的表面；
背面除去区域，从上述半导体衬底的另一侧面起除去与上述源电极相对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成该背面除去区域；
第四电极，形成于暴露有上述第一半导体层的上述背面除去区域；
漏电极，形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
4.根据权利要求3所述的半导体器件，其特征在于，上述第四电极形成于暴露有上述第一半导体层的背面绝缘膜上。
5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，向上述第四电极施加的电势为向上述漏电极施加的电势与向上述源电极施加的电势之间的电势。
6.根据权利要求1至4中任一项所述的半导体器件，其特征在于，向上述第四电极施加的电势为向上述源电极施加的电势或向上述栅电极施加的电势。
7.根据权利要求1至4中任一项所述的半导体器件，其特征在于，在上述漏电极与上述第四电极之间形成有绝缘膜。
8.一种半导体器件，其特征在于，具有：
第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；
第二导电型的第二半导体层，形成于上述第一半导体层上；
第一导电型的第三半导体层，形成于上述第二半导体层上；
开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；
栅极绝缘膜，覆盖上述开口部的内壁；
栅电极，隔着上述栅极绝缘膜形成于上述开口部内；
源电极，形成于上述第三半导体层的表面；
漏电极，形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
9.根据权利要求8所述的半导体器件，其特征在于，在上述半导体衬底的另一侧面的与上述源电极相对应的部分形成有背面绝缘膜。
10.一种半导体器件，其特征在于，具有：
第一导电型的第一半导体层，形成于具有导电性的半导体衬底的一侧面上；
第二导电型的第二半导体层，形成于上述第一半导体层上；
第一导电型的第三半导体层，形成于上述第二半导体层上；
开口部，除去上述第三半导体层、上述第二半导体层及上述第一半导体层的一部分而形成；
栅极绝缘膜，覆盖上述开口部的内壁；
栅电极，隔着上述栅极绝缘膜形成于上述开口部内；
源电极，形成于上述第三半导体层的表面；
背面除去区域，从上述半导体衬底的另一侧面起除去与上述源电极相对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成该背面除去区域；
漏电极，形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
11.根据权利要求10所述的半导体器件，其特征在于，在暴露有上述第一半导体层的上述背面除去区域形成有背面绝缘膜。
12.根据权利要求1至4以及8至11中任一项所述的半导体器件，其特征在于，上述第一半导体层、上述第二半导体层及上述第三半导体层由包含GaN的材料形成。
13.一种半导体器件的制造方法，其特征在于，包括：
在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；
除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；
在上述开口部内形成栅极绝缘膜的工序；
隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；
在上述第三半导体层上形成源电极的工序；
在上述半导体衬底的另一侧面形成漏电极的工序，其中，使所述漏电极形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分；
在上述半导体衬底的另一侧面的与上述源电极相对应的部分形成第四电极的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
在形成上述第四电极的工序之前，包括在上述半导体衬底的另一侧面形成背面绝缘膜的工序，
上述第四电极形成于上述背面绝缘膜上。
15.一种半导体器件的制造方法，其特征在于，包括：
在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；
除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；
在上述开口部内形成栅极绝缘膜的工序；
隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；
在上述第三半导体层上形成源电极的工序；
从上述半导体衬底的另一侧面起除去与上述源电极相对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成背面除去区域的工序；
在上述背面除去区域形成第四电极的工序；
在上述半导体衬底的另一侧面形成漏电极的工序，其中，使所述漏电极形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
16.根据权利要求15所述的半导体器件的制造方法，其特征在于，
在形成上述背面除去区域的工序之后且在上述形成上述第四电极的工序之前，包括在暴露有上述第一半导体层的上述背面除去区域形成背面绝缘膜的工序；
上述第四电极形成于上述背面绝缘膜上。
17.一种半导体器件的制造方法，其特征在于，包括：
在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；
除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；
在上述开口部内形成栅极绝缘膜的工序；
隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；
在上述第三半导体层上形成源电极的工序；
在上述半导体衬底的另一侧面形成漏电极的步骤，其中，使所述漏电极形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，包括在上述半导体衬底的另一侧面的与上述源电极相对应的部分形成背面绝缘膜的工序。
19.一种半导体器件的制造方法，其特征在于，包括：
在具有导电性的半导体衬底的一侧面上层叠形成第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层的工序；
除去上述第二半导体层、上述第三半导体层及上述第一半导体层的一部分来形成开口部的工序；
在上述开口部内形成栅极绝缘膜的工序；
隔着上述栅极绝缘膜在上述开口部内形成栅电极的工序；
在上述第三半导体层上形成源电极的工序；
从上述半导体衬底的另一侧面起除去与上述源电极对应的部分的上述半导体衬底及上述第一半导体层的一部分来形成背面除去区域的工序；
在上述半导体衬底的另一侧面形成漏电极的步骤，其中，使所述漏电极形成在上述半导体衬底的另一侧面的对应于上述栅电极的部分，而不形成在上述半导体衬底的另一侧面的对应于上述源电极的部分。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，在形成上述背面除去区域的工序之后，包括在暴露有上述第一半导体层的上述背面除去区域形成背面绝缘膜的工序。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012175089A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2015130374A (ja) * 2014-01-06 2015-07-16 日本電信電話株式会社 窒化物半導体装置の製造方法
US10608102B2 (en) * 2017-09-29 2020-03-31 Electronics And Telecommunications Research Institute Semiconductor device having a drain electrode contacting an epi material inside a through-hole and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057336A (zh) * 2004-11-15 2007-10-17 丰田自动车株式会社 半导体器件及其制造方法
US20090315037A1 (en) * 2007-02-27 2009-12-24 Fujitsu Limited Compound semiconductor device and its manufacture method

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7011A (en) * 1850-01-08 Mill foe
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
US4839310A (en) * 1988-01-27 1989-06-13 Massachusetts Institute Of Technology High mobility transistor with opposed-gates
US5294559A (en) 1990-07-30 1994-03-15 Texas Instruments Incorporated Method of forming a vertical transistor
JPH08321611A (ja) * 1995-05-26 1996-12-03 Matsushita Electric Works Ltd 半導体装置
KR100223198B1 (ko) * 1996-04-11 1999-10-15 다니구찌 이찌로오, 기타오카 다카시 높은 강복 전압을 갖는 반도체 장치 및 그 제조 방법
JP3634627B2 (ja) * 1998-06-10 2005-03-30 古河電気工業株式会社 絶縁ゲート型バイポーラトランジスタとその製造方法
DE10038190A1 (de) * 2000-08-04 2002-02-21 Siced Elect Dev Gmbh & Co Kg Halbleiteraufbau mit lokal ausgedünntem Substrat
GB0104342D0 (en) * 2001-02-22 2001-04-11 Koninkl Philips Electronics Nv Semiconductor devices
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP2004022644A (ja) * 2002-06-13 2004-01-22 Toyota Central Res & Dev Lab Inc Ｍｏｓｆｅｔ
KR100584776B1 (ko) * 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
US8110868B2 (en) * 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
KR100684199B1 (ko) * 2005-11-15 2007-02-20 삼성전자주식회사 전력 반도체 장치 및 그 제조 방법
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2008053448A (ja) 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
US7829940B2 (en) * 2008-06-27 2010-11-09 Infineon Technologies Austria Ag Semiconductor component arrangement having a component with a drift zone and a drift control zone
US8193584B2 (en) * 2008-06-30 2012-06-05 Infineon Technologies Austria Ag Semiconductor component including a drift zone and a drift control zone
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
US8247874B2 (en) * 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057336A (zh) * 2004-11-15 2007-10-17 丰田自动车株式会社 半导体器件及其制造方法
US20090315037A1 (en) * 2007-02-27 2009-12-24 Fujitsu Limited Compound semiconductor device and its manufacture method

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