[go: up one dir, main page]

CN103311289A - 高电子迁移率晶体管及其制造方法 - Google Patents

高电子迁移率晶体管及其制造方法 Download PDF

Info

Publication number
CN103311289A
CN103311289A CN201210427387XA CN201210427387A CN103311289A CN 103311289 A CN103311289 A CN 103311289A CN 201210427387X A CN201210427387X A CN 201210427387XA CN 201210427387 A CN201210427387 A CN 201210427387A CN 103311289 A CN103311289 A CN 103311289A
Authority
CN
China
Prior art keywords
contact pad
electrode
layer
pad
resilient coating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210427387XA
Other languages
English (en)
Inventor
崔赫洵
金钟燮
申在光
吴在浚
河种奉
黄仁俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103311289A publication Critical patent/CN103311289A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供了高电子迁移率晶体管（HEMT）和制造HEMT的方法，该HEMT的封装是容易的，该HEMT包括：缓冲层；沟道层，形成在缓冲层上并包括二维电子气（2DEG）沟道；沟道提供层，形成在沟道层上；源电极、漏电极和栅电极，形成在沟道提供层上；源极接触垫，连接到源电极；漏极接触垫，连接到漏电极；以及栅极接触垫，连接到栅电极，其中源极接触垫、漏极接触垫和栅极接触垫中的一个或两个设置在缓冲层的外表面上，其余接触垫设置在不同方向上。

Description

高电子迁移率晶体管及其制造方法
技术领域
本公开涉及功率器件（power device），更具体地，涉及高电子迁移率晶体管（HEMT）及其制造方法。
背景技术
高电子迁移率晶体管（HEMT）是一种功率器件并包括2维电子气（2DEG），其在沟道层中用作载流子。由于2DEG用作载流子，所以HEMT的迁移率比一般晶体管大得多。
HEMT包括具有宽带隙的化合物半导体。因此，HEMT的击穿电压可以高于一般晶体管的击穿电压。
HEMT的击穿电压可以与包括2DEG的化合物半导体层（例如，氮化镓（GaN）层）的厚度成比例地增大。因此，通过形成大厚度的GaN层可以增大HEMT的击穿电压。
然而，形成GaN层需要长时间，因此HEMT的产率会降低。所以，采用去除硅基板的方法以增大HEMT的击穿电压。
发明内容
本发明提供了高电子迁移率晶体管（HEMT），该高电子迁移率晶体管的封装是容易的。
本发明提供了制造HEMT的方法。
额外的方面将在随后的描述中部分地阐述，并且将从描述中部分地变明显，或者可以通过实践给出的实施方式而习之。
根据本发明的方面，HEMT包括：缓冲层；沟道层，形成在缓冲层上并包括二维电子气（2DEG）沟道；沟道提供层，形成在沟道层上；源电极、漏电极和栅电极，形成在沟道提供层上；源极接触垫，连接到源电极；漏极接触垫，连接到漏电极；以及栅极接触垫，连接到栅电极，其中源极接触垫、漏极接触垫和栅极接触垫中的一个或两个设置在缓冲层的外表面上，其余接触垫设置在不同方向上。
源极接触垫和栅极接触垫可以设置在缓冲层的外表面上，漏极接触垫可以设置在不同方向上。
在缓冲层的外表面上设置的一个或两个接触垫可以通过穿过缓冲层、沟道层和沟道提供层而连接到相应的电极。
漏极接触垫和栅极接触垫可以设置在缓冲层的外表面上，源极接触垫可以设置在不同方向上。
源极接触垫、漏极接触垫和栅极接触垫可以通过设置在2DEG沟道外的垫而分别连接到源电极、漏电极和栅电极。
在不同方向设置的接触垫可以通过接合金属层和接合到接合金属层的导电承载晶片而连接到相应的电极。导电承载晶片可以包括硅、金属、铝氮化物（AlN）或直接敷铜（DBC）。接合金属层可以包括包含Cu、Au和Sn之一的合金。
源极接触垫、漏极接触垫和栅极接触垫可以是金属垫或高掺杂硅垫。
根据本发明的另一方面，一种制造HEMT的方法包括：在硅基板上顺序地形成缓冲层、包括二维电子气（2DEG）沟道的沟道层以及沟道提供层；在沟道提供层上形成源电极、漏电极和栅电极；形成连接到源电极的源极接触垫；形成连接到漏电极的漏极接触垫；以及形成连接到栅电极的栅极接触垫，其中源极接触垫、漏极接触垫和栅极接触垫中的一个或两个形成在缓冲层的外表面上，其余接触垫形成在不同方向上。
源极接触垫和栅极接触垫可以形成在缓冲层的外表面上，漏极接触垫可以形成在不同方向上。
漏极接触垫和栅极接触垫可以形成在缓冲层的外表面上，源极接触垫可以形成在不同方向上。
在缓冲层的外表面上形成接触垫可以包括：形成通孔，该通孔穿过缓冲层、沟道层和沟道提供层并且暴露与接触垫相应的电极；以及用接触垫的材料填充通孔。
源极接触垫、漏极接触垫和栅极接触垫可以通过在2DEG沟道外形成的垫而分别连接到源电极、漏电极和栅电极。
在不同方向上形成接触垫可以包括：形成接合金属层，该接合金属层连接到与接触垫相关的电极，该接触垫形成在不同方向上；将导电承载晶片贴附到接合金属层；以及在导电承载晶片上形成接触垫，该接触垫形成在不同方向上。
根据本发明示范实施方式的HEMT不包括在沟道层下面的硅基板，因此可以具有高的击穿电压。另外，HEMT包括接触垫。接触垫之一设置在HEMT的第一侧，其余的接触垫设置在HEMT的第二侧。第一侧在第二侧的相反方向上，因此可以使用现有的封装工艺。所以，与现有的HEMT相比，可以简单地执行HEMT的封装工艺。
附图说明
通过下文结合附图对实施方式的描述，本发明的上述和/或其它方面将变得明显且更易于理解，附图中：
图1为横截面图，示出根据本发明实施方式的高电子迁移率晶体管（HEMT）；
图2至图15为横截面图，顺序地示出根据本发明实施方式的制造HEMT的方法；以及
图16为横截面图，示出根据示例实施方式的高电子迁移率晶体管（HEMT）。
具体实施方式
现将参考附图更加全面地描述本发明的示范实施方式。在附图中，为了清晰夸大了层或区域的厚度。
图1为横截面图，示出根据本发明实施方式的高电子迁移率晶体管（HEMT）。
参考图1，沟道提供层26、沟道层24和缓冲层22被顺序堆叠。源电极30S、栅电极30G和漏电极30D设置在沟道提供层26的底表面上。与漏电极30D相比，源电极30S更靠近栅电极30G来定位。源电极30S、栅电极30G和漏电极30D被覆盖有钝化层32。第一通孔36形成在钝化层32中，漏电极30D通过该第一通孔36被暴露。填充第一通孔36的接合金属层38设置在钝化层32的底表面上。承载晶片40接合到接合金属层38的底表面。承载晶片40具有相对高的电导率。漏极接触垫50D设置在承载晶片40的底表面上。第二通孔46和第三通孔48形成在由沟道提供层26、沟道层24和缓冲层22形成的堆叠中。源电极30S通过第二通孔46被暴露。栅电极30G通过第三通孔48被暴露。源极接触垫50S和栅极接触垫50G设置在缓冲层22上。源极接触垫50S填充第二通孔46并连接到源电极30S。栅极接触垫50G填充第三通孔48并连接到栅电极30G。在上述描述中，为了方便，已经描述了源极接触垫50S和栅极接触垫50G分别连接到源电极30S和栅电极30G的情况，并且图1示出了此情况。然而，实质上，参考图3，源电极30S和栅电极30G分别连接到图3的源极垫30S1和栅极垫30G1。因此，图3的源极垫30S1通过第二通孔46被暴露，源极接触垫50S连接到源极垫30S1。图3的栅极垫30G1通过第三通孔48被暴露，栅极接触垫50G连接到栅极垫30G1。另外，图3的漏极垫30D1通过第一通孔36被暴露，接合金属层38通过第一通孔36而连接到图3的漏极垫30D1。上文提到的元件的材料将在下文在制造HEMT的方法中描述。
将参考图2至图15描述根据本发明实施方式的制造HEMT的方法。
参考图2，缓冲层22形成在基板20上。基板20可以是硅基板。缓冲层22可以是包含B、Al、Ga或In的氮化物层。同样，缓冲层22可以是包括顺序堆叠的多个氮化物层的层结构。多个氮化物层的每个包含B、Al、Ga或In。沟道层24形成在缓冲层22上。沟道层24可以通过利用外延法形成。缓冲层22减小基板20与沟道层24之间的物理特性差异。例如，基板20与沟道层24之间的热膨胀系数差异可以通过缓冲层22而缓解。另外，缓冲层22可以用作沟道层24的籽晶层。沟道层24可以由III-V族化合物层（例如，GaN层）形成。沟道提供层26形成在沟道层24上。沟道提供层26可以通过利用外延法形成。沟道提供层26的带隙和极化可以比沟道层24的大。由于沟道提供层26与沟道层24之间的带隙和极化差异，使得二维电子气（2DEG）（参考图2的虚线）在沟道层24中产生。2DEG可以作用沟道载流子。2DEG可以存在于沟道层24与沟道提供层26之间的界面下面。沟道提供层26可以由III-V族化合物层形成。例如，沟道提供层26可以通过沉积包括B、Al、Ga和In中的两种元素的化合物的氮化物而形成，或者通过沉积包括B、Al、Ga和In中的两种元素的化合物而形成。源电极30S、栅电极30G和漏电极30D形成在沟道提供层26上。源电极30S和栅电极30G之间的间隔可以比漏电极30D和栅电极30G之间的间隔窄。
图3为图2示出的HEMT的平面图。
参考图3，源电极30S连接到源极垫30S1。源极垫30S1可以由与源电极30S相同的材料形成，并且与源电极30S一起形成。栅电极30G连接到栅极垫30G1。栅极垫30G1可以由与栅电极30G相同的材料形成，并且可以与栅电极30G一起形成。漏电极30D连接到漏极垫30D1。漏极垫30D1可以由与漏电极30D相同的材料形成，并且与漏电极30D一起形成。源极垫30S 1、栅极垫30G1和漏极垫30D1形成在源电极30S与漏电极30D之间的2DEG沟道C1外侧。因此，在随后的工艺中，分别形成源极垫30S1与源电极30S的接触、漏极垫30D1与漏电极30D的接触以及栅极垫30G1与栅电极30G的接触。在源极垫30S1、漏极垫30D1和栅极垫30G1上画出的虚线圆圈表明接触区的实例。图2示出了沿图3的2-2’线截取的横截面图。
然后，参考图4，钝化层32形成在沟道提供层26上。钝化层32可以是例如硅氧化物层。第一掩模34形成在钝化层32上。第一掩模34可以是光致抗蚀剂膜图案。第一掩模34可以形成为暴露出部分的钝化层32。钝化层32的暴露部分可以是形成在漏极垫30D1上方的部分。
在随后对图4和其他附图的描述中，通过分别将源电极30S作为源极垫30S1、将栅电极30G作为栅极垫30G1、将漏电极30D作为漏极垫30D1来描述接触。例如，表述“形成了漏电极30D通过其被暴露的接触”意味着形成了漏极垫30D1通过其被暴露的接触。
再次参考图4，钝化层32的暴露部分被蚀刻。此蚀刻可以通过利用干蚀刻来执行。执行该蚀刻直到漏电极30D被暴露。由于该蚀刻，如图5所示，第一通孔36（漏电极30D通过其被暴露）形成在钝化层32中。
在该蚀刻之后第一掩模34被去除。
然后，参考图6，填充第一通孔36的接合金属层38形成在钝化层32上。接合金属层38接触漏电极30D。接合金属层38可以由例如包括Cu、Au和Sn之一的合金形成。承载晶片40接合到接合金属层38。承载晶片40通过接合金属层38接合到在接合金属层38下面的堆叠。承载晶片40可以是具有相对高电导率的导电晶片。例如，承载晶片40可以由硅、金属、铝氮化物（AlN）或直接敷铜（DBC）形成。
然后，如图7所示，图6的结构被翻转以使基板20定位在顶部且使承载晶片40定位在底部。
参考图7，部分的基板20通过抛光被去除直到基板20具有预定厚度。例如可以通过化学机械抛光法执行这种抛光。根据该抛光，基板20的厚度减小，如图8所示。
在抛光后具有小厚度的基板20可以通过利用蚀刻法（例如，利用硅蚀刻剂的湿蚀刻法）而被去除。图9示出了在缓冲层22上的基板20已经被完全去除之后的结果。
参考图10，第二掩模44形成在缓冲层22上。第二掩模44可以是光致抗蚀剂图案。第二掩模44形成为暴露出部分的缓冲层22。缓冲层22的暴露部分可以是形成在源电极30S上方的部分和形成在栅电极30G上方的部分。如上文所述，源电极30S和栅电极30G分别指代图3的源极垫30S1和栅极垫30G1。因此，缓冲层22的暴露部分可以是形成在图3的源极垫30S1上方的部分和形成在栅极垫30G1上方的部分。在形成第二掩模44之后，缓冲层22的暴露部分被蚀刻。在此情况下，可以执行蚀刻直到源电极30S和栅电极30G被暴露。由于该蚀刻，如图11所示，第二通孔46（源电极30S通过其被暴露）和第三通孔48（栅电极30G通过其被暴露）形成在包括沟道提供层26、沟道层24和缓冲层22的堆叠中。第二通孔46和第三通孔48彼此间隔开。在形成第二通孔46和第三通孔48之后，第二掩模44被去除。图12示出了第二掩模44已经被去除之后的所得结构。
然后，参考图13，源极接触垫50S和栅极接触垫50G形成在缓冲层22上。源极接触垫50S填充第二通孔46并且连接到源电极30S。栅极接触垫50G填充第三通孔48并且连接到栅电极30G。同样，在此情况下，源电极30S和栅电极30G连接到图3的源极垫30S1和栅极垫30G1。因此，源极接触垫50S可以连接到部分的源极垫30S1（图3的虚线圆圈区），栅极接触垫50G可以连接到部分的栅极垫30G1（图3的虚线圆圈区）。源极接触垫50S和栅极接触垫50G可以连接到外部电源。源极接触垫50S和栅极接触垫50G可以是金属垫或高掺杂硅垫。
然后，如图14所示，漏极接触垫50D形成在具有导电性的承载晶片40的底表面上。这样，通过单独地将接触垫设置在HEMT的顶表面和底表面上，可以使用现有的封装工艺。因此，根据本发明实施方式的功率器件可以通过去除硅基板来提升击穿电压并使用现有的封装工艺，因此可以容易地被封装。
虽然在上文描述中源极接触垫50S和栅极接触垫50G已经在相同方向上形成，但如图15所示，栅极接触垫50G和漏极接触垫50D可以在相同方向上形成，源极接触垫50S可以在不同方向上形成。另外，可以仅栅极接触垫50G在不同方向上形成。
另外，在形成接合金属层38的工艺中，接合金属层38可以仅形成在部分的钝化层32中。
图16是示出根据示例实施方式的高电子迁移率晶体管（HEMT）的横截面图。如图16所示，栅极接触垫50G’接触承载晶片40，漏极接触垫50D”可以穿过沟道提供层26”、沟道层24”和缓冲层22”形成。栅极接触垫50G’可以通过接合金属层38”连接到栅电极30G，该接合金属层38”延伸通过限定在钝化层32”中的第一通孔36”。
图15-16中示出的漏极接触垫50D’和50D”、缓冲层22’和22”、沟道层24’和24”、沟道提供层26’和26”、钝化层32’和32”、金属接合层26’和26”、源级接触垫50S’和栅极接触垫50G’的材料可以与参照图1描述的漏极接触垫50D、缓冲层22、沟道层24、沟道提供层26、钝化层32、金属接合层26、源级接触垫50S和栅极接触垫50G相同。
虽然参考其示范性实施方式具体显示和描述了本发明构思，然而本领域的普通技术人员将理解在不脱离由权利要求所界定的本发明构思的精神和范围的情况下，可以对其作出形式和细节上的不同变化。
本申请要求于2012年3月6日向韩国知识产权局提交的韩国专利申请No.10-2012-0022879的优先权，其全部内容通过引用合并于此。

Claims (22)

1.一种高电子迁移率晶体管，包括：
缓冲层；
沟道层，形成在所述缓冲层上并包括二维电子气沟道；
沟道提供层，形成在所述沟道层上；
源电极、漏电极和栅电极，形成在所述沟道提供层上；
源极接触垫，连接到所述源电极；
漏极接触垫，连接到所述漏电极；以及
栅极接触垫，连接到所述栅电极，
其中所述源极接触垫、所述漏极接触垫和所述栅极接触垫中的一个或两个设置在所述缓冲层的外表面上，其余接触垫设置在不同方向上。
2.如权利要求1所述的高电子迁移率晶体管，其中所述源极接触垫和所述栅极接触垫设置在所述缓冲层的外表面上，所述漏极接触垫设置在所述不同方向上。
3.如权利要求1所述的高电子迁移率晶体管，其中设置在所述缓冲层的外表面上的所述一个或两个接触垫通过穿过所述缓冲层、所述沟道层和所述沟道提供层而连接到相应的电极。
4.如权利要求1所述的高电子迁移率晶体管，其中所述漏极接触垫和所述栅极接触垫设置在所述缓冲层的所述外表面上，所述源极接触垫设置在所述不同方向上。
5.如权利要求1所述的高电子迁移率晶体管，其中所述源极接触垫、所述漏极接触垫、所述栅极接触垫通过设置在二维电子气沟道外的垫而分别连接到所述源电极、所述漏电极和所述栅电极。
6.如权利要求1所述的高电子迁移率晶体管，其中在所述不同方向上设置的接触垫通过所述接合金属层和接合到所述接合金属层的导电承载晶片而连接到相应的电极。
7.如权利要求6所述的高电子迁移率晶体管，其中所述导电承载晶片包括硅、金属、铝氮化物或直接敷铜。
8.如权利要求6所述的高电子迁移率晶体管，其中所述接合金属层包括包含Cu、Au和Sn之一的合金。
9.如权利要求1所述的高电子迁移率晶体管，其中所述源极接触垫、所述漏极接触垫和所述栅极接触垫是金属垫或高掺杂硅垫。
10.一种制造高电子迁移率晶体管的方法，该方法包括：
在硅基板上顺序地形成缓冲层、包括二维电子气沟道的沟道层以及沟道提供层；
在所述沟道提供层上形成源电极、漏电极和栅电极；
形成连接到所述源电极的源极接触垫；
形成连接到所述漏电极的漏极接触垫；以及
形成连接到所述栅电极的栅极接触垫，
其中所述源极接触垫、所述漏极接触垫和所述栅极接触垫中的一个或两个形成在所述缓冲层的外表面上，其余接触垫形成在不同方向上。
11.如权利要求10所述的方法，其中所述源极接触垫和所述栅极接触垫形成在所述缓冲层的外表面上，所述漏极接触垫形成在所述不同方向上。
12.如权利要求10所述的方法，其中所述漏极接触垫和所述栅极接触垫形成在所述缓冲层的外表面上，所述源极接触垫形成在所述不同方向上。
13.如权利要求10所述的方法，其中在所述缓冲层的外表面上形成接触垫包括：
形成通孔，该通孔穿过所述缓冲层、所述沟道层和所述沟道提供层并且暴露与所述接触垫相应的电极；以及
用所述接触垫的材料填充所述通孔。
14.如权利要求10所述的方法，其中所述源极接触垫、所述漏极接触垫和所述栅极接触垫通过在所述二维电子气沟道外形成的垫分别连接到所述源电极、所述漏电极和所述栅电极。
15.如权利要求10所述的方法，其中在不同方向上形成接触垫包括：
形成接合金属层，该接合金属层连接到与所述接触垫相关的电极，该接触垫形成在所述不同方向上；
将导电承载晶片贴附到所述接合金属层；以及
在所述导电承载晶片上形成接触垫，该接触垫形成在所述不同方向上。
16.如权利要求15所述的方法，其中所述导电承载晶片包括硅、金属、AlN或直接敷铜。
17.如权利要求15所述的方法，其中所述接合金属层包括包含Cu、Au和Sn之一的合金。
18.如权利要求10所述的方法，其中所述源极接触垫、所述漏极接触垫和所述栅极接触垫是金属垫或高掺杂硅垫。
19.一种高电子迁移率晶体管，包括：
包括彼此顺序堆叠的缓冲层、沟道层和沟道提供层的叠层，所述沟道层包含二维电子气沟道，所述叠层限定彼此间隔开且每个延伸通过所述缓冲层、所述沟道层和所述沟道提供层的第一孔和第二孔；
第一电极、第二电极和第三电极，沿着所述沟道提供层的第一表面彼此间隔开；
第一焊垫，在所述缓冲层上并通过所述叠层的所述第一孔延伸到所述第一电极；
第二焊垫，在所述缓冲层上并通过所述叠层的所述第二孔延伸到所述第二电极；和
第三焊垫，在所述叠层下方并电连接到所述第三电极。
20.根据权利要求19所述的高电子迁移率晶体管，还包括：
在所述第三焊垫上的承载晶片，所述承载晶片包含导电材料；
在所述承载晶片上的钝化层，所述钝化层限定暴露所述第三电极的第三孔，所述钝化层位于所述第一电极、第二电极和沟道提供层的至少之一与所述承载晶片之间；以及
金属层，延伸通过所述第三孔以接触所述承载晶片和所述第三电极。
21.根据权利要求19所述的高电子迁移率晶体管，其中所述第二电极沿着所述沟道提供层的所述第一表面位于所述第一电极与所述第三电极之间，所述第一焊垫从所述第一电极通过所述叠层的第一孔竖直地延伸并在所述缓冲层上水平地延伸，所述第二焊垫从所述第二电极通过所述叠层的第二孔竖直地延伸并在所述缓冲层上水平地延伸，所述第一焊垫和所述第二焊垫在所述缓冲层上彼此间隔开。
22.根据权利要求19所述的高电子迁移率晶体管，其中所述第三电极沿着所述沟道提供层的所述第一表面位于所述第一电极与所述第二电极之间，所述第一焊垫从所述第一电极通过所述叠层的第一孔竖直地延伸并在所述缓冲层上水平地延伸，所述第二焊垫从所述第二电极通过所述叠层的第二孔竖直地延伸并在所述缓冲层上水平地延伸，所述第一焊垫和所述第二焊垫在所述缓冲层上彼此间隔开。
CN201210427387XA 2012-03-06 2012-10-31 高电子迁移率晶体管及其制造方法 Pending CN103311289A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120022879A KR101920715B1 (ko) 2012-03-06 2012-03-06 고 전자 이동도 트랜지스터 및 그 제조방법
KR10-2012-0022879 2012-03-06

Publications (1)

Publication Number Publication Date
CN103311289A true CN103311289A (zh) 2013-09-18

Family

ID=49113301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210427387XA Pending CN103311289A (zh) 2012-03-06 2012-10-31 高电子迁移率晶体管及其制造方法

Country Status (4)

Country Link
US (1) US9608100B2 (zh)
JP (1) JP6214172B2 (zh)
KR (1) KR101920715B1 (zh)
CN (1) CN103311289A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943677A (zh) * 2014-04-16 2014-07-23 中国科学院半导体研究所 一种芯片尺寸级氮化镓基晶体管及其制备方法
CN106170866A (zh) * 2014-04-25 2016-11-30 美国休斯研究所 具有基材转移的iii‑v族材料结构上的fet晶体管
CN109411535A (zh) * 2017-08-15 2019-03-01 台达电子工业股份有限公司 半导体装置
WO2021208577A1 (zh) * 2019-04-12 2021-10-21 广东致能科技有限公司 一种半导体装置及其制造方法
WO2022160116A1 (en) * 2021-01-27 2022-08-04 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structures and methods of manufacturing the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
KR102163725B1 (ko) * 2013-12-03 2020-10-08 삼성전자주식회사 반도체 소자 및 그 제조방법
JP6372172B2 (ja) * 2014-06-02 2018-08-15 富士通株式会社 化合物半導体装置及びその製造方法
JP2016063167A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP6584987B2 (ja) * 2016-03-23 2019-10-02 株式会社東芝 半導体装置
US10522532B2 (en) * 2016-05-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group III-V layer
JP6487021B2 (ja) * 2017-12-07 2019-03-20 株式会社東芝 半導体装置
US12464756B2 (en) * 2019-04-12 2025-11-04 Guangdong Zhineng Technologies, Co. Ltd. High electron mobility transistor (HEMT) and method of manufacturing the same
CN112018175B (zh) * 2019-05-30 2022-04-08 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法、半导体封装结构
FR3112025B1 (fr) * 2020-06-30 2023-04-21 Exagan Transistor a electrodes interdigitees, comprenant un terminal de grille connecte par une pluralite de vias verticaux aux electrodes de grille
US20240097016A1 (en) * 2020-12-02 2024-03-21 Analog Devices, Inc. Compound semiconductor devices with a conductive component to control electrical characteristics
FR3121549B1 (fr) 2021-03-30 2025-01-03 Exagan Dispositif électronique comprenant de deux transistors à haute mobilité électronique
FR3121781B1 (fr) 2021-04-07 2023-04-14 Exagan Assemblage electronique pourvu d’une pluralite de transistors a haute mobilite electronique
FR3121782B1 (fr) 2021-04-07 2023-12-01 Exagan Dispositif electronique comprenant deux transistors a haute mobilite electronique
FR3122036A1 (fr) 2021-04-14 2022-10-21 Exagan Dispositif bidirectionnel pourvu d’un empilement de deux transistors a haute mobilite electronique connectes tete-beche
FR3122771B1 (fr) * 2021-05-05 2024-05-31 Exagan Dispositif électronique pourvu d’un empilement de deux transistors à haute mobilité électronique agencés en demi-bras de pont
WO2023082204A1 (en) * 2021-11-12 2023-05-19 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20230197842A1 (en) * 2021-12-20 2023-06-22 International Business Machines Corporation High electron mobility transistor with gate electrode below the channel
US12451419B2 (en) * 2022-04-25 2025-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer-on-wafer cascode HEMT device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256695B1 (ko) 1997-08-06 2000-05-15 정선종 화합물 반도체 전력 소자 제조 방법
JP4492034B2 (ja) * 2003-04-11 2010-06-30 日亜化学工業株式会社 Ｈｅｍｔ及びその製造方法
JP5280611B2 (ja) 2005-01-31 2013-09-04 アイメック 半導体デバイスの製造方法、および得られるデバイス
SG131803A1 (en) * 2005-10-19 2007-05-28 Tinggi Tech Private Ltd Fabrication of transistors
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
TWI512831B (zh) * 2007-06-01 2015-12-11 美國加利福尼亞大學董事會 氮化鎵ｐ型／氮化鋁鎵／氮化鋁／氮化鎵增強型場效電晶體
JP5487550B2 (ja) * 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US7880293B2 (en) * 2008-03-25 2011-02-01 Stats Chippac, Ltd. Wafer integrated with permanent carrier and method therefor
JP2010192745A (ja) 2009-02-19 2010-09-02 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US20110147796A1 (en) 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943677A (zh) * 2014-04-16 2014-07-23 中国科学院半导体研究所 一种芯片尺寸级氮化镓基晶体管及其制备方法
CN103943677B (zh) * 2014-04-16 2016-08-17 中国科学院半导体研究所 一种芯片尺寸级氮化镓基晶体管及其制备方法
CN106170866A (zh) * 2014-04-25 2016-11-30 美国休斯研究所 具有基材转移的iii‑v族材料结构上的fet晶体管
US10916647B2 (en) 2014-04-25 2021-02-09 Hrl Laboratories, Llc FET transistor on a III-V material structure with substrate transfer
CN109411535A (zh) * 2017-08-15 2019-03-01 台达电子工业股份有限公司 半导体装置
CN109411535B (zh) * 2017-08-15 2022-03-18 台达电子工业股份有限公司 半导体装置
WO2021208577A1 (zh) * 2019-04-12 2021-10-21 广东致能科技有限公司 一种半导体装置及其制造方法
US12538514B2 (en) 2019-04-12 2026-01-27 Guangdong Zhineng Technologies, Co. Ltd. Semiconductor apparatus and method for fabricating same
WO2022160116A1 (en) * 2021-01-27 2022-08-04 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structures and methods of manufacturing the same
US12166114B2 (en) 2021-01-27 2024-12-10 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structures and methods of manufacturing the same

Also Published As

Publication number Publication date
KR20130101831A (ko) 2013-09-16
US20130234207A1 (en) 2013-09-12
JP6214172B2 (ja) 2017-10-18
KR101920715B1 (ko) 2018-11-21
US9608100B2 (en) 2017-03-28
JP2013187546A (ja) 2013-09-19

Similar Documents

Publication Publication Date Title
CN103311289A (zh) 高电子迁移率晶体管及其制造方法
CN103107204B (zh) 垂直氮化镓肖特基二极管
CN104900685B (zh) 具有钝化层的半导体器件及用于制作其的方法
US8916962B2 (en) III-nitride transistor with source-connected heat spreading plate
CN102751324B (zh) 横向高电子迁移率晶体管
CN108074902A (zh) 半导体器件
TW200929408A (en) Wafer level chip scale packaging
CN105938799A (zh) 半导体器件的制造方法和半导体器件
US9059027B2 (en) Semiconductor device
JP2015050390A (ja) 半導体装置
KR101856687B1 (ko) 고전자이동도 트랜지스터 및 그의 제조방법
US20230197788A1 (en) Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
CN102916044A (zh) 高电子迁移率晶体管及其制造方法
CN104517848A (zh) Ldmos晶体管结构及其形成方法
CN107863294A (zh) 半导体晶片和方法
CN113224153B (zh) 高电子迁移率晶体管及其制作方法
JP2015534729A (ja) 半導体デバイスにおける寄生通電の除去に関するデバイス、システム及び方法
JP2006319204A (ja) 半導体装置の製造方法、及び半導体装置
US20240014176A1 (en) 3d semiconductor structure for wide-bandgap semiconductor devices
CN103201841B (zh) 半导体器件及半导体器件的制造方法
US20240395920A1 (en) High electron mobility transistor and its manufacturing method
US20140147973A1 (en) Method of packaging power devices at wafer level
CN110137089A (zh) 半导体器件
KR101402147B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
TWI843211B (zh) 電晶體結構和其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130918