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JP2008078604A - Ｍｉｓ型電界効果トランジスタおよびその製造方法 - Google Patents

Ｍｉｓ型電界効果トランジスタおよびその製造方法 Download PDF

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裕朗 太田
Hideshi Takasu
秀視 高須
Hirotaka Otake
浩隆 大嶽
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Abstract

【課題】パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、サファイア基板１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、Ｎ型ＧａＮ層５、このＮ型ＧａＮ層５に積層されたＰ型ＧａＮ層６、およびこのＰ型ＧａＮ層６に積層されたＮ型ＧａＮ層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の側壁は、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７に跨る壁面１７を形成している。この壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。
【選択図】図１

Description

この発明は、III-Ｖ族窒化物半導体を用いたＭＩＳ型電界効果トランジスタおよびその製造方法に関する。
従来から、パワーアンプ回路、電源回路、モータ駆動回路等には、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（下記非特許文献１）。
特開２００４−２６０１４０号公報 特開２０００−９１２５２３号公報 大久保聡著、「もう光るだけじゃない 機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
しかし、これまでに提案されているＧａＮデバイスは、いずれも、基板表面に沿ってソース、ゲートおよびドレインを配列した横型構造となっており、大電流が必要なパワーデバイスには必ずしも適さず、また、耐圧も不足する。さらに、パワーデバイスにおいて必須とも言えるノーマリオフ動作の実現が必ずしも容易ではないという問題がある。
そこで、この発明の目的は、パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタおよびその製造方法を提供することである。
上記の目的を達成するための請求項１記載の発明は、第１導電型の第１III-Ｖ族窒化物半導体層（５，５５）、この第１III-Ｖ族窒化物半導体層に積層された第２導電型の第２III-Ｖ族窒化物半導体層（６）、およびこの第２III-Ｖ族窒化物半導体層に積層された前記第１導電型の第３III-Ｖ族窒化物半導体層（７，５７）を含む窒化物半導体積層構造部（２）と、前記第１、第２および第３III-Ｖ族窒化物半導体層に跨って形成された壁面（１７）に、これら第１、第２および第３III-Ｖ族窒化物半導体層に跨るように形成されたゲート絶縁膜（１９，５０）と、このゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層（より好ましくは、第１〜第３III-Ｖ族窒化物半導体層に跨る領域）に対向するように形成された導電性材料からなるゲート電極（２０）と、前記第１III-Ｖ族窒化物半導体層に電気的に接続されたドレイン電極（１５）と、前記第３III-Ｖ族窒化物半導体層に電気的に接続されたソース電極（２５）とを含む、ＭＩＳ型電界効果トランジスタである。なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、第１III-Ｖ族窒化物半導体層、第２III-Ｖ族窒化物半導体層および第３III-Ｖ族窒化物半導体層を積層することによって、ＮＰＮ構造またはＰＮＰ構造の窒化物半導体積層構造部が形成されており、第１〜第３III-Ｖ族窒化物半導体層に跨って形成された壁面に、ゲート絶縁膜が配置されている。そして、このゲート絶縁膜を挟んで、前記第２III-Ｖ族窒化物半導体層の前記壁面を形成する部分がチャネル領域を形成し、このチャネル領域にゲート電極が対向している。さらに、第１III-Ｖ族窒化物半導体層に電気的に接続されるようにドレイン電極が設けられ、第３III-Ｖ族窒化物半導体層に電気的に接続されるようにソース電極が設けられている。なお、ドレイン電極およびソース電極は、第１III-Ｖ族窒化物半導体層および第３III-Ｖ族窒化物半導体層にそれぞれ電気的に接続されていればよく、これらの電極と半導体層との間に組成や不純物の異なる半導体層が２層以上積層されてあってもよい。
こうして、縦型のＭＩＳ（Metal Insulator Semiconductor)型の電界効果トランジスタが構成されている。
このように、縦型のＭＩＳ型電界効果トランジスタとしての基本構造を有することにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することができる。さらに、縦型構造であるので、大電流を容易に流すことができ、かつ、高耐圧を確保できるので、有効なパワーデバイスを提供することができる。むろん、III-Ｖ族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を享受することができる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
なお、III-Ｖ族窒化物半導体とは、III-Ｖ族半導体において、Ｖ族元素として窒素を用いた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
たとえば、第１III-Ｖ族窒化物半導体層および第３III-Ｖ族窒化物半導体層をＮ型とし、第２III-Ｖ族窒化物半導体層をＰ型として、Ｎチャネル型のＭＩＳ型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２III-Ｖ族窒化物半導体層の界面のＰＮ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第２III-Ｖ族窒化物半導体層に対して正となるバイアス電圧を印加すると、第２III-Ｖ族窒化物半導体層においてゲート電極に対向する壁面付近の領域（チャネル領域）に電子が誘起され、反転チャネルが形成される。この反転チャネルを介して、第１および第３III-Ｖ族窒化物半導体層間が導通し、したがって、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。第１および第３III-Ｖ族窒化物半導体層をＰ型とし、第２III-Ｖ族窒化物半導体層をＮ型としてＰチャネル型電界効果トランジスタを構成する場合は、バイアス電圧の極性が逆となるが、前述の場合と類似の動作となる。
請求項２記載の発明は、前記第３III-Ｖ族窒化物半導体層から、前記第２III-Ｖ族窒化物半導体層を貫通して、前記第１III-Ｖ族窒化物半導体層に達するトレンチ(１６)が形成されており、このトレンチの側壁が前記壁面を形成している、請求項１記載のＭＩＳ型電界効果トランジスタである。この構成により、第２III-Ｖ族窒化物半導体層上下の第１および第３III-Ｖ族窒化物半導体層に広がる空乏層までＭＩＳ構造を構成することができる。そのため、第２III-Ｖ族窒化物半導体層にチャネルが形成される際、第１および第３III-Ｖ族窒化物半導体層に広がる空乏層にも蓄積層が形成され、オン時にこの空乏層に阻害されることなく電流を流すことができる。その結果、オン抵抗をより低減することができる。
たとえば、ｎｐｎ縦型構造において、内部電位によりｎ型層に広がる空乏層は、片側階段接合近似で以下の数式のように表わされる。
Figure 2008078604
（Ｗ：空乏層幅 εs：III−Ｖ族窒化物半導体の誘電率 Ｖbi：ｐｎ接合の内部電位 ｑ：電気素量 ＮD：ｎ型層の不純物濃度）
上記式において、III−Ｖ族窒化物半導体を窒化ガリウム（ＧａＮ）とし、
ｎ型の第１層（第１III−Ｖ族窒化物半導体層）の不純物濃度をＮD＝５×１０16ｃｍ-3
ｐ型の第２層（第２III−Ｖ族窒化物半導体層）の不純物濃度を１×１０18ｃｍ-3
ｎ型の第３層（第３III−Ｖ族窒化物半導体層）の不純物濃度を３×１０18ｃｍ-3
としたとき、ｎ型の第１層に広がる空乏層幅は、電気素量ｑ＝１．６×１０-19（Ｃ）で、誘電率εs＝９．５×８．８５×１０-14（Ｆ／ｃｍ）、内部電位Ｖbi＝３（Ｖ）として、Ｗ＝０．２５（μｍ）となる。
このとき、壁面を少なくともｐ型の第２層およびｎ型の第１層のｐｎ接合から０．２５μｍ以上の範囲に形成し、この範囲にＭＩＳ構造を形成すれば、オン時に空乏層に阻害されることなく電流を流すことができる。
前記トレンチは、断面Ｖ字形のトレンチであってもよく、断面Ｕ字形のトレンチであってもよく、断面矩形のトレンチであってもよい。また、底部に平坦面を有するＶ型のトレンチ（逆台形形状の溝）であってもよいし、台形の断面形状を有するトレンチであってもよい。
また、請求項３記載の発明は、前記第１III−Ｖ族窒化物半導体層は、下層と、この下層および前記第２III−Ｖ族窒化物半導体層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項１または２に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、トランジスタが飽和領域で動作するときに空乏層を前記第１III−Ｖ族窒化物半導体層の上層側に広げることができる。そのため、空乏層が第２III-Ｖ族窒化物半導体層側に広がることを低減して、リーチスルーブレークダウンを抑制することができる。
また、請求項４記載の発明は、前記トレンチとは異なる第２のトレンチが少なくとも前記第１III−Ｖ族窒化物半導体層に達するように形成されており、この第２のトレンチの底面に前記ドレイン電極が形成されている、請求項１〜３のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、ドレイン電極が形成される第２のトレンチは、ゲート電極が形成されるトレンチとは別々に形成されている。そのため、ドレイン電極形成用の第２のトレンチは深い形状に、ゲート形成用のトレンチは浅い形状に、それぞれ制御することができる。この制御によって、ゲート電極に対向する第１III-Ｖ族窒化物半導体層の表面積を小さくすることができるため、当該第１III-Ｖ族窒化物半導体層における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。また、ソース−ゲート−ドレインが同一表面に、この順で配置されることがなく、オフ特性を向上することができる。
請求項５記載の発明は、前記ソース電極は、前記第２III-Ｖ族窒化物半導体層および前記第３III-Ｖ族窒化物半導体層の両方に接触するように設けられている、請求項１〜４のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、ソース電極が第２および第３III-Ｖ族窒化物半導体層の両方に接触しているので、第３III-Ｖ族窒化物半導体層に対するソース電極の接続が確保されると同時に、第２III-Ｖ族窒化物半導体層をソースと同電位に固定することができる。したがって、ソース電位を基準としてゲート電極にバイアスを与えることにより、第２III-Ｖ族窒化物半導体層の前記壁面に対向する部分（チャネル領域）に反転チャネルを形成することができる。
たとえば、窒化物半導体積層構造部の前記壁面とは別の位置にソース電極埋め込み用のトレンチ（２４）を形成し、このトレンチにソース電極を埋め込むようにすればよい。この場合に、ソース電極用トレンチは、第３III-Ｖ族窒化物半導体層から第２III-Ｖ族窒化物半導体層に達する深さに形成すればよい。
請求項６記載の発明は、前記窒化物半導体積層構造部が、前記第１III-Ｖ族窒化物半導体層に対して、前記第２III-Ｖ族窒化物半導体層とは反対側に配置（接触配置でもよい）された前記第１導電型の第４III-Ｖ族窒化物半導体層（９）をさらに含み、前記ドレイン電極は、前記第４III-Ｖ族窒化物半導体層に接続されている、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、第１III-Ｖ族窒化物半導体層に接触して形成された第４III-Ｖ族窒化物半導体層にドレイン電極が接続されているので、この第４III-Ｖ族窒化物半導体層を介して、第１III-Ｖ族窒化物半導体層にドレイン電極を電気的に接続することができる。そして、窒化物半導体積層構造部が絶縁性基板上に設けられる場合であっても、ドレイン電極と第１III-Ｖ族窒化物半導体層との間の電気的接続を、第４III-Ｖ族窒化物半導体層を介して達成することができる。なお、第４III−Ｖ族窒化物半導体層の不純物濃度は高い方が好ましく、たとえば、１０18ｃｍ-3であることが好ましい。これによって、オン抵抗を下げることができる。また、第１III-Ｖ族窒化物半導体層と第４III-Ｖ族窒化物半導体層の間に、それらとは別の半導体層が介在されていてもよい。
請求項７記載の発明は、前記窒化物半導体積層構造部が、前記第１III-Ｖ族窒化物半導体層に対して、前記第２III-Ｖ族窒化物半導体層とは反対側に配置（接触配置でもよい）され、Ａｌを含有する前記第１導電型の第４III-Ｖ族窒化物半導体層（９）をさらに含む、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、第１III-Ｖ族窒化物半導体と同じ導電型の第４III-Ｖ族窒化物半導体層が、当該第１III-Ｖ族窒化物半導体層と積層関係をなすように設けられている。この第４III-Ｖ族窒化物半導体層は、耐圧の向上および低抵抗化に寄与する。また、たとえば、第１III−Ｖ族窒化物半導体層をＧａＮ層とし、第４III−Ｖ族窒化物半導体層をＡｌＧａＮ層とした場合、ＡｌＧａＮ／ＧａＮ界面に生じる電子ガスにより、横方向の電導特性を改善できる。
請求項８記載の発明は、前記ドレイン電極が、前記第４III-Ｖ族窒化物半導体層に接続（接触）されている、請求項７記載のＭＩＳ型電界効果トランジスタである。
この構成により、第４III-Ｖ族窒化物半導体層を介してドレイン電極を第１III-Ｖ族窒化物半導体層に電気的に接続することができる。そして、窒化物半導体積層構造部が基板上に配置されるときには、当該基板が絶縁性基板である場合でも、第４III-Ｖ族窒化物半導体層を利用してドレイン電極の接続を行うことができる。
請求項９記載の発明は、前記第４III−Ｖ族窒化物半導体層は、Ａｌ組成の異なる複数の層が積層された層である、請求項６〜８のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成によれば、第４III−Ｖ族窒化物半導体層を構成する複数の層（たとえば、ＡｌＧａＮ超格子層）のＡｌ組成を適切な組成とすることにより、次に説明する請求項１０の発明の場合と同様に二次元電子ガスを利用することにより、第４III−Ｖ族窒化物半導体層における抵抗率を下げることができるので、トランジスタのオン抵抗を低減させることができる。
請求項１０記載の発明は、前記窒化物半導体積層構造部が、前記第４III-Ｖ族窒化物半導体層に対して、前記第１III-Ｖ族窒化物半導体層とは反対側に配置（接触配置が好ましい）された真性半導体層（アンドープ）である第５III-Ｖ族窒化物半導体層（８）をさらに含む、請求項６〜９のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成では、第４III-Ｖ族窒化物半導体層と、真性半導体層からなる第５III-Ｖ族窒化物半導体層とが、積層関係で配置される。これらの第４および第５III−Ｖ族窒化物半導体層の境界部付近では、第５III-Ｖ族窒化物半導体層内に、高濃度の二次元電子ガス（２８）が形成される。この二次元電子ガスを利用することにより、第１III-Ｖ族窒化物半導体層からドレイン電極に至る部分の抵抗値を低減することができ、より一層の低抵抗化を図ることができる。とくに、たとえば、第４III−Ｖ族窒化物半導体層を利用して、窒化物半導体積層構造部の横方向にドレインを引き出す場合であっても、第１III−Ｖ族窒化物半導体層の広い範囲に、前記二次元電子ガスとの間に流れる電流を分散させることができる。これにより、電流の集中を抑制することができ、デバイスの低抵抗化が実現される。
請求項１１記載の発明は、前記第５III-Ｖ族窒化物半導体層が、Ｍｇ、ＣまたはＦｅがドーピングされた層である、請求項１０記載のＭＩＳ型電界効果トランジスタである。窒化物半導体は、その形成（エピタキシャル成長）時に、若干Ｎ型となる傾向があるので、これを打ち消すために、Ｍｇ、ＣまたはＦｅをＰ型ドーパントとしてドーピングすることにより、第５III-Ｖ族窒化物半導体層を真性半導体層とすることができる。
請求項１２記載の発明は、前記第３III−Ｖ族窒化物半導体層は、組成の異なる複数の層が積層された層である、請求項１〜１１のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成によれば、たとえば、第３III−Ｖ族窒化物半導体層のうち、基板に近い側にＧａＮ層、このＧａＮ層の上にＡｌ0.2Ｇａ0.8Ｎ層を積層すると、これら２層の境界部付近には、シートキャリア１×１０13ｃｍ-3、電子移動度１０００ｃｍ2／Ｖ・ｓの二次元電子ガスが形成されるため、第３III−Ｖ族窒化物半導体層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、ＡｌＧａＮ超格子層でもよく、また、組成の異なる複数のＡｌＧａＮ層であってもよい。
請求項１３記載の発明は、前記第１III−Ｖ族窒化物半導体層は、組成の異なる複数の層が積層された層である、請求項１〜１２のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成によれば、たとえば、第１III−Ｖ族窒化物半導体層のうち、基板に近い側にＧａＮ層、このＧａＮ層の上にＡｌ0.2Ｇａ0.8Ｎ層を積層すると、これら２層の境界部付近には、シートキャリア１×１０13ｃｍ-3、電子移動度１０００ｃｍ2／Ｖ・ｓの二次元電子ガスが形成されるため、第１III−Ｖ族窒化物半導体層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、ＡｌＧａＮ超格子層でもよく、また、組成の異なる複数のＡｌＧａＮ層であってもよい。
請求項１４記載の発明は、前記窒化物半導体積層構造部が、基板（１，４１）上に形成（成長）されている、請求項１〜１３のいずれかに記載のＭＩＳ型電界効果トランジスタである。
また、請求項１５記載の発明は、前記基板が絶縁性基板（１）である、請求項１４記載のＭＩＳ型電界効果トランジスタである。典型的な絶縁性基板は、サファイア（Ａｌ2Ｏ3）基板である。このような絶縁性基板を用いる場合においても、請求項６または８のような構成をとったり、第１III-Ｖ族窒化物半導体層にドレイン電極を直接接触させる構成としたりすることにより、第１III-Ｖ族窒化物半導体層に対してドレイン電極を電気的に接続することができる。
請求項１６記載の発明は、前記基板が、Ａｌ2Ｏ3基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板またはＳｉＣ基板である、請求項１４記載のＭＩＳ型電界効果トランジスタである。窒化物半導体積層構造部との格子定数の整合性の観点からは、ＧａＮ基板が最良であり、ＧａＮ基板を用いることによって、転位の少ない窒化物半導体層を形成することができる。また、コスト低減の観点からは、Ａｌ2Ｏ3基板（サファイア基板）を用いることが好ましく、また、放熱性（熱伝導率）を重視する場合には、ＳｉＣ基板を用いればよい。
請求項１７記載の発明は、前記基板が、基板表面に沿う方向に転位密度の高い領域と転位密度が少ない領域とを有する基板であり、前記ゲート電極が、転位密度の低い領域から成長された領域に対向するように配置されている、請求項１４〜１６のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
たとえば、特許文献２に記載されているような横方向選択エピタキシャル成長（ＥＬＯ：エピタキシャル ラテラル オーバーグロース）によって形成されたエピタキシャル成長層を有する基板には、そのエピタキシャル成長層には、転位密度の低い領域（無転位領域）と転位密度の高い領域とが存在している。この場合、転位密度の低い領域から成長された領域に前記第２III-Ｖ族窒化物半導体層のチャネル領域（前記壁面に対向する領域）が位置するようにすれば、チャネル領域の転位密度が低くなるので、リーク電流を抑制することができる。
請求項１８記載の発明は、前記窒化物半導体積層構造部が導電性基板（４１）の一方表面上に配置されており、前記ドレイン電極が、前記導電性基板の他方表面に接続（接触）されている、請求項１〜３および５のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成では、導電性基板の一方表面上に窒化物半導体積層構造部が配置されていて、導電性基板の他方表面にドレイン電極が接続されることにより、このドレイン電極を第１III-Ｖ族窒化物半導体層に電気的に接続するようになっている。これにより、窒化物半導体積層構造部の広い範囲を通って電流が流れるので、電流狭窄を抑制できるとともに、高耐圧化を併せて図ることができる。
前記導電性基板としては、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板またはＳｉＣ基板を適用することができる。なかでも、ＧａＮ基板は窒化物半導体積層構造部との格子定数が整合するので、ＧａＮ基板を用いることによって、窒化物半導体積層構造部の結晶性を向上することができる。
請求項１９記載の発明は、前記ドレイン電極は、前記第１III-Ｖ族窒化物半導体層に接続（接触）されている、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成により、ドレイン電極を第１III-Ｖ族窒化物半導体層に電気的に接続できる。
請求項２０記載の発明は、前記ドレイン電極が、前記窒化物半導体積層構造部に対して、前記ゲート電極とは反対側の表面に接触して形成されている、請求項１〜７のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、窒化物半導体積層構造部に対して、ゲート電極とは反対側の表面にドレイン電極が接触して形成されており、したがって、基板を省くことができる。より具体的には、前記ドレイン電極は、前記第１III-Ｖ族窒化物半導体層に対して、前記第２III-Ｖ族窒化物半導体層とは反対側の表面に接触して形成されていてもよい。
このような構成により、たとえば請求項２１に記載されているように、厚みが３０μｍ以下のＭＩＳ型電界効果トランジスタを実現することができる。
請求項２２記載の発明は、前記第１III-Ｖ族窒化物半導体層は、第２III-Ｖ族窒化物半導体層よりもバンドギャップが大きくなっている、請求項１〜２１のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成では、第１III-Ｖ族窒化物半導体層のバンドギャップが大きくなっているため、耐圧をさらに向上することができる。
より具体的には、請求項２３に記載されているように、前記第１III-Ｖ族窒化物半導体層が、Ａｌを含むものであることが好ましい。さらに、請求項２４に記載されているように、前記第１III-Ｖ族窒化物半導体層が、５重量％以上のＡｌを含むものであることが好ましい。
請求項２５記載の発明は、前記第３III-Ｖ族窒化物半導体層は、第２III-Ｖ族窒化物半導体層よりもバンドギャップが大きくなっている、請求項１〜２４のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。この構成により、第３III-Ｖ族窒化物半導体層のバンドギャップが大きくされているので、耐圧の向上を図ることができる。特に、第１および第３III-Ｖ族窒化物半導体層の両方のバンドギャップが第２III-Ｖ族窒化物半導体層のバンドギャップよりも大きくなるようにしてダブルヘテロ接合を形成することにより、より効果的に耐圧の向上を図ることができる。
請求項２６に記載されているように、前記第３III-Ｖ族窒化物半導体層は、Ａｌを含むものであることが好ましい。さらに、請求項２７に記載されているように、前記第３III-Ｖ族窒化物半導体層は、５重量％以上のＡｌを含むものであることが好ましい。
請求項２８に記載されているように、前記第１、第２および第３III-Ｖ族窒化物半導体層は、Ｃ面（０００１）を主面として積層されていてもよい。
また、請求項２９に記載されているように、前記第１、第２および第３III-Ｖ族窒化物半導体層は、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）を主面として積層されていてもよい。
さらにまた、請求項３０に記載されているように、前記ゲート絶縁膜が形成される前記第１、第２および第３III-Ｖ族窒化物半導体層の壁面が、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）であることが好ましい。また、壁面は、無極性面、セミポーラ面に限らず、それに近い角度を有していてもよい。無極性面やセミポーラ面は結晶の対称性が高く、極めて安定であるため、良好な界面を得ることができ、界面電荷を低減させることができる。
また、請求項３１に記載されているように、前記ゲート絶縁膜は、窒化物、酸化物または酸窒化物であってもよい。とくに、請求項３２に記載されているように、前記ゲート絶縁膜が、窒化シリコン、酸化シリコンまたは酸化窒化シリコンからなることが好ましい。
請求項３３記載の発明は、前記ゲート絶縁膜が、Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層（５１：再成長層）を含む、請求項１〜３０のいずれか一項に記載のＭＩＳ型電界効果トランジスタである。
この構成によれば、ゲート絶縁膜を、Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層（好ましくはＩｎを含まないもの）を有する構成としている。このIII-Ｖ族窒化物真性半導体ゲート層は第１〜第３III−Ｖ族窒化物半導体層の壁面との間に良好な界面を形成する。したがって、酸化膜等の絶縁膜を第１〜第３III-Ｖ族窒化物半導体層の壁面に接触形成する場合とは異なり、不安定な界面に起因して、チャネル領域のキャリア移動度が低下したり、デバイスの信頼性が低下したりするといった不具合を抑制または回避することができる。
請求項３４記載の発明は、前記ゲート絶縁膜が、前記Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層に積層された別の絶縁膜（５２）を含む、請求項３３記載のＭＩＳ型電界効果トランジスタである。この場合に、当該別の絶縁膜は、III-Ｖ族窒化物真性半導体ゲート層に対して、前記壁面とは反対側に積層されていることが好ましい。
この構成により、ゲートリーク電流を低減することができる。Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層は、Ａｌ組成が少ない場合に、絶縁性が不足する場合がある。このような場合に、別の絶縁膜によってＡｌを含むIII-Ｖ族窒化物真性半導体ゲート層の絶縁性不足を補うことが好ましい。
請求項３５に記載されているように、前記Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層におけるＡｌ組成は、５０〜１００重量％（５０重量％以上１００重量％未満）であることが好ましい。これにより、必要な絶縁性を確保できる。
また、請求項３６に記載されているように、前記ゲート電極を構成する導電性材料は、Ａｌ、ＡｕおよびＰｔのうちの少なくともいずれか一種を含む単体金属または合金からなるものであることが好ましい。また、請求項３７に記載されているように、前記ゲート電極を構成する導電性材料は、ポリシリコンを含むものであってもよい。
一方、請求項３８に記載されているように、前記ソース電極またはドレイン電極は、少なくともＡｌを含む材料からなることが好ましい。より具体的には、請求項３９に記載されているように、前記ソース電極またはドレイン電極は、少なくともＴｉおよびＡｌを含む合金材料からなることが好ましい。これにより、ソース電極またはドレイン電極に対して、配線のためのコンタクトを良好にとることができる。また、請求項４０に記載されているように、前記ソース電極またはドレイン電極を構成する材料は、ＭｏもしくはＭｏ化合物、ＴｉもしくはＴｉ化合物、またはＷもしくはＷ化合物を含むものであってもよい。
請求項４１記載の発明は、第１導電型の第１III-Ｖ族窒化物半導体層、この第１III-Ｖ族窒化物半導体層に積層された第２導電型の第２III-Ｖ族窒化物半導体層、およびこの第２III-Ｖ族窒化物半導体層に積層された前記第１導電型の第３III-Ｖ族窒化物半導体層を含む窒化物半導体積層構造部と、前記第１、第２および第３III-Ｖ族窒化物半導体層に跨って形成された壁面に、これら第１、第２および第３III-Ｖ族窒化物半導体層に跨るように形成されたゲート絶縁膜と、このゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層に対向するように形成された導電性材料からなるゲート電極と、前記第１III-Ｖ族窒化物半導体層に電気的に接続されたドレイン電極と、前記第３III-Ｖ族窒化物半導体層に電気的に接続されたソース電極と、を含み、前記ゲート絶縁膜は、窒化物および酸化物を含み、前記壁面に接する絶縁膜が窒化物である、ＭＩＳ型電界効果トランジスタである。より具体的には、請求項４２に記載されているように、前記窒化物は、たとえば窒化シリコンであってもよく、前記酸化物は、たとえば酸化シリコンであってもよい。
この構成によれば、壁面に接する絶縁膜を窒化物にすることによって壁面における界面電荷を抑制し、オフリーク電流を低減することができる。また、ゲート絶縁膜を窒化物（窒化シリコン）だけで構成すると耐圧が低いが、ゲート絶縁膜を、窒化物および酸化物を含む構成とすることにより、耐圧を向上することができる。その結果、トランジスタ動作を向上させることができる。また、必要に応じて、酸窒化物（たとえば酸化窒化シリコン）を併用してもよい。
前述のようなゲート絶縁膜は、請求項４３に記載されているように、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法で成膜されることが好ましい。ＥＣＲスパッタ法で成膜された窒化シリコン膜であれば、より良好なトランジスタ動作を行なえる。
また、前記ゲート絶縁膜は、請求項４４に記載されているように、ＭＩＳ型電界効果トランジスタが形成されるウエハが成膜装置から取り出されることなく、連続して形成された絶縁膜であることが好ましい。
請求項４５記載の発明は、基板（１，４１，４５）上に第１導電型の第１III-Ｖ族窒化物半導体層（５，５５）を形成する工程と、この第１III-Ｖ族窒化物半導体層上に、第２導電型の第２III-Ｖ族窒化物半導体層（６）を積層して形成する工程と、この第２III-Ｖ族窒化物半導体層上に、前記第１導電型の第３III-Ｖ族窒化物半導体層（７，５７）を積層して形成する工程と、前記第１、第２および第３III-Ｖ族窒化物半導体層に跨る壁面（１７）を形成する壁面形成工程と、前記壁面に、前記第１、第２および第３III-Ｖ族窒化物半導体層に跨るようにゲート絶縁膜（１９，５０）を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層に対向するように、導電性材料からなるゲート電極（２９）を形成する工程と、前記第１III-Ｖ族窒化物半導体層に電気的に接続されるようにドレイン電極（１５）を形成する工程と、前記第３III-Ｖ族窒化物半導体層に電気的に接続されるようにソース電極（２５）を形成する工程とを含む、ＭＩＳ型電界効果トランジスタの製造方法である。この方法により、請求項１に記載されている構造のＭＩＳ型電界効果トランジスタを製造することができる。
請求項４６記載の発明は、前記壁面形成工程は、前記第３III-Ｖ族窒化物半導体層から、前記第２III-Ｖ族窒化物半導体層を貫通して、前記第１III-Ｖ族窒化物半導体層に達するトレンチ（１６）を形成するトレンチ形成工程を含み、このトレンチの側壁が前記壁面とされる、請求項４５記載のＭＩＳ型電界効果トランジスタの製造方法である。この方法により、請求項２に記載されている構成のＭＩＳ型電界効果トランジスタを製造することができる。
請求項４７記載の発明は、前記トレンチ形成工程が、ドライエッチング工程と、このドライエッチング工程によって生じたダメージ層を除去するウェットエッチング工程とを含む、請求項４６記載のＭＩＳ型電界効果トランジスタの製造方法である。
この方法によれば、ドライエッチング工程によって生じたダメージ層がウェットエッチング工程によって除去される。その結果、ゲート絶縁膜が形成されるべき壁面、すなわちチャネル領域の表面へのダメージを低減することができるから、第２III-Ｖ族窒化物半導体層の壁面とゲート絶縁膜との間の界面電荷を減少させることができる。これにより、チャネル領域の移動度を向上することができる。
請求項４８記載の発明は、前記ウェットエッチング工程が、塩基性溶液をエッチング液として用いるウェットエッチング工程を含む、請求項４７記載のＭＩＳ型電界効果トランジスタの製造方法である。前記塩基性溶液としては、ＫＯＨ（水酸化カリウム）およびＮＨ4ＯＨ（アンモニア水）などを用いることができる。
請求項４９記載の発明は、前記ゲート絶縁膜を形成する工程が、前記壁面にＡｌを含むIII-Ｖ族窒化物真性半導体層（５１）を成長させる工程を含む、請求項４５〜４８のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法である。この方法により、請求項３３記載の構成のＭＩＳ型電界効果トランジスタを製造することができる。
請求項５０記載の発明は、前記ゲート絶縁膜を形成する工程が、前記Ａｌを含むIII-Ｖ族窒化物真性半導体層に別の絶縁膜（５２）を積層させる工程を含む、請求項４９記載のＭＩＳ型電界効果トランジスタの製造方法である。この方法により、請求項３４記載の構成のＭＩＳ型電界効果トランジスタを作成することができる。
請求項５１記載の発明は、前記基板（４５）を除去する工程をさらに含み、前記ドレイン電極を形成する工程は、前記基板が除去されることによって露出したIII-Ｖ族窒化物半導体層の表面にドレイン電極を形成する工程を含む、請求項４５〜５０のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法である。
この方法によって、請求項２０に記載された構成のＭＩＳ型電界効果トランジスタを作成することができる。基板は、最終的に除去されることになるので、導電性であるか絶縁性であるかを問わない。すなわち、導電性基板を用いなくとも、縦型のＭＩＳ型電界効果トランジスタを作製することができる。より具体的には、たとえば、安価なサファイア基板を用いて、縦型のＭＩＳ型電界効果トランジスタを作製することが可能である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るＭＩＳ型電界効果トランジスタの構造を説明するための図解的な断面図である。この電界効果トランジスタは、絶縁性基板であるサファイア基板１と、このサファイア基板１上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部２とを備えている。窒化物半導体積層構造部２は、Ｎ型ＧａＮ層５（ドレイン層）と、このＮ型ＧａＮ層５の上に積層されたＰ型ＧａＮ層６と、このＰ型ＧａＮ層６の上に積層されたＮ型ＧａＮ層７（ソース層）とを備えている。さらに、窒化物半導体積層構造部２は、サファイア基板１に接触して形成された真性（アンドープ）ＧａＮ層８と、この真性ＧａＮ層８の上に積層されたＮ型ＡｌＧａＮ層９とを備えており、このＮ型ＡｌＧａＮ層９の上に前記Ｎ型ＧａＮ層５が積層されている。
窒化物半導体積層構造部２は、断面がほぼ矩形となるようにＮ型ＧａＮ層７からＮ型ＡｌＧａＮ層９が露出する深さまでエッチングされている。そして、Ｎ型ＡｌＧａＮ層９は、窒化物半導体積層構造部２の両側から、サファイア基板１の表面に沿う横方向に引き出された引き出し部１０を有している。この引き出し部１０の表面にドレイン電極１５が接触して形成されている。すなわち、窒化物半導体積層構造部２から横方向に引き出された引き出し部１０は、この実施形態では、Ｎ型ＡｌＧａＮ層９の延長部で構成されている。
一方、窒化物半導体積層構造部２の幅方向中間付近には、Ｎ型ＧａＮ層７からＰ型ＧａＮ層６を貫通してＮ型ＧａＮ層５の途中部に至る深さのトレンチ１６が形成されている。この実施形態では、トレンチ１６は、断面Ｖ字形に形成されており、その傾斜した側面は、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７に跨がる壁面１７を形成している。この壁面１７の全域を覆い、さらに、Ｎ型ＧａＮ層７の上面においてトレンチ１６の縁部に至る領域に、ゲート絶縁膜１９が形成されている。さらに、このゲート絶縁膜１９上には、ゲート電極２０が形成されている。すなわち、ゲート電極２０は、ゲート絶縁膜１９を介して前記壁面１７、すなわちＮ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７に対向しており、さらに、Ｎ型ＧａＮ層７の上面においてトレンチ１６の縁部付近にまで延びて形成されている。また、ゲート絶縁膜１９およびゲート電極２０が形成されるトレンチ１６が、ドレイン電極１５が形成される引き出し部１０と別の場所に設けられているため、ドレイン電極１５の配置位置に関係なく、トレンチ１６の深さを適宜制御することができる。この制御によって、ゲート電極２０に対向するＮ型ＧａＮ層５の表面積を小さくすることができるため、Ｎ型ＧａＮ層５における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。
Ｐ型ＧａＮ層６において前記壁面１７付近の領域は、ゲート電極２０に対向したチャネル領域２１である。このチャネル領域２１には、ゲート電極２０に適切なバイアス電圧が与えられることにより、Ｎ型ＧａＮ層５，７間を電気的に導通させる反転チャネルが形成される。
窒化物半導体積層構造部２には、前記トレンチ１６とは別の場所に、ソース電極用トレンチ２４が形成されている。この実施形態では、トレンチ１６の両側に、一対のソース電極用トレンチ２４が形成されている。ソース電極用トレンチ２４は、Ｎ型ＧａＮ層７の表面からＰ型ＧａＮ層６に至る深さにまで形成されている。このソース電極用トレンチ２４にソース電極２５が埋め込まれている。したがって、ソース電極２５は、Ｎ型ＧａＮ層７およびＰ型ＧａＮ層６の両方に電気的に接続されることになる。
真性ＧａＮ層８とＮ型ＡｌＧａＮ層９との界面付近において真性ＧａＮ層８内には、ピエゾ効果によって、二次元電子ガス２８が生じている。
真性ＧａＮ層８は、サファイア基板１上に、いわゆる選択横方向エピタキシャル成長（ＥＬＯ）によって形成されており、基板表面に沿う水平方向に転位密度の高い領域と転位密度の少ない領域（無転位領域）とを有している。そして、トレンチ１６は、転位密度の少ない領域（無転位領域）が、チャネル領域２１の直下に位置するように、その形成位置が選択されている。真性ＧａＮ層８は、その主面（サファイア基板１に平行な表面）が、たとえばＣ面（０００１）となるようにサファイア基板１上に成長させられる。この場合、真性ＧａＮ層８上にエピタキシャル成長によって積層されるＮ型ＡｌＧａＮ層９、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、やはりＣ面（０００１）を主面として積層されることになる。また、断面Ｖ字形のトレンチ１６の壁面は、たとえば、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））、またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）となる。
真性ＧａＮ層８は、その主面が無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））、またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）となるようにサファイア基板１上に成長させられてもよい。この場合には、それに応じて、Ｎ型ＡｌＧａＮ層９、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、対応する結晶面を主面として積層されることになる。
ゲート絶縁膜１９は、たとえば窒化物または酸化物で構成することができる。より具体的には、ゲート絶縁膜を窒化シリコン（ＳｉxＮy）または酸化シリコンで構成すれば、Ｐ型ＧａＮ層６との界面の電荷を低減することができ、チャネル領域２１におけるキャリア移動度を向上することができる。すなわち、チャネル抵抗を低減することができる。
ゲート電極２０は、Ｎｉ−Ａｕ合金、Ｎｉ−Ｔｉ−Ａｕ合金、Ｐｄ−Ａｕ合金、Ｐｄ−Ｔｉ−Ａｕ合金、Ｐｄ−Ｐｔ−Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料で構成される。
ドレイン電極１５は、少なくともＡｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。ソース電極２５も同様に、Ａｌを含む金属で構成することが好ましく、たとえばＴｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極１５およびソース電極２５を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極１５およびソース電極２５は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
次に、上記のＭＩＳ型電界効果トランジスタの動作について説明する。
ソース電極２５とドレイン電極１５との間には、ドレイン電極１５側が正となるバイアス電圧が与えられる。これにより、Ｎ型ＧａＮ層５とＰ型ＧａＮ層６との界面のＰＮ接合には逆方向電圧が与えられ、その結果、Ｎ型ＧａＮ層５，７の間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソース電極２５とゲート電極２０との間に、ゲート電極２０側が正となる所定の電圧を与えると、Ｐ型ＧａＮ層６に対するバイアスがゲート電極２０に与えられる。これにより、Ｐ型ＧａＮ層６のチャネル領域２１には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、Ｎ型ＧａＮ層５，７間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極２０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極２０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が可能となる。
チャネル領域２１に反転チャネルが形成されているとき、ソース電極２５から供給される電子は、Ｎ型ＧａＮ層７から、チャネル領域２１を通って、Ｎ型ＧａＮ層５に流れ込み、二次元電子ガス２８を経由して、ドレイン電極１５へと向かう。二次元電子ガス２８は、真性ＧａＮ層８とＮ型ＡｌＧａＮ層９との界面に広く分布しているため、チャネル領域２１からＮ型ＧａＮ層５に流れ込んだ電子は、Ｎ型ＧａＮ層５の広い範囲を通って二次元電子ガス２８へと流れ込む。このようにして、ドレイン電極１５を窒化物半導体積層構造部２の横方向に取り出す構造であるにも拘わらず、電流の集中を緩和することができ、オン抵抗を抑制できる。
図２Ａ〜２Ｅは、図１のＭＩＳ型電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
まず、サファイア基板１の上に、横方向選択エピタキシャル成長法（特許文献２参照）により、真性ＧａＮ層８が形成される。そして、この真性ＧａＮ層８の上に、エピタキシャル成長によって、順に、Ｎ型ＡｌＧａＮ層９、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７が成長させられる。こうして、サファイア基板１上に、窒化物半導体積層構造部２が形成される（図２Ａ参照）。
なお、サファイア基板１に横方向選択エピタキシャル成長によって真性ＧａＮ層８を形成したものを「基板」とみなして、この真性ＧａＮ層８よりも上に積層されるIII−Ｖ族窒化物半導体層によって「窒化物半導体積層構造部」が構成されるものと考えてもよい。また、サファイア基板（ベア基板）上に予め横方向選択エピタキシャル成長法によってＧａＮ層を形成したものをサファイア基板１として用い、このようなサファイア基板１上に通常のエピタキシャル成長によって真性ＧａＮ層８を形成するようにしてもよい。この場合でも、真性ＧａＮ層８は、その下地層からの転位を受け継ぐので、転位密度の高い領域と転位密度の低い領域（無転位領域）とを有することになる。
真性ＧａＮ層８を形成するときには、意図的に不純物をドーピングしなくてもよいし、Ｐ型ドーパントとしてのＭｇ、ＣまたはＦｅをドーピングしながら、エピタキシャル成長を行ってもよい。これは、Ｐ型ドーパントを添加することなくＧａＮ層をエピタキシャル成長させると、若干Ｎ型となるので、これを補正するためである。Ｐ型ＧａＮ層６をエピタキシャル成長させるときに添加するＰ型のドーパントとしてもＭｇ、ＣまたはＦｅを用いればよい。
Ｎ型ＡｌＧａＮ層９、Ｎ型ＧａＮ層５，７をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえばＳｉを用いればよい。
窒化物半導体積層構造部２が形成された後には、図２Ｂに示すように、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、Ｎ型ＧａＮ層７から、Ｐ型ＧａＮ層６、Ｎ型ＧａＮ層５を貫通して、Ｎ型ＡｌＧａＮ層９の層厚中間部に至る断面矩形の溝３０がエッチングによって形成される。これにより、サファイア基板１上に、複数本の窒化物半導体積層構造部２がストライプ状に整形されるとともに、Ｎ型ＧａＮ層９の延長部からなる引き出し部１０が同時に形成される。そして、整形された各窒化物半導体積層構造部２の両側辺に沿って、それぞれ一対のソース電極用トレンチ２４が形成される。
このソース電極用トレンチ２４は、前述のとおり、Ｎ型ＧａＮ層７からＰ型ＧａＮ層６に達する断面矩形の溝部である。
ソース電極用トレンチ２４の形成は、たとえば、プラズマを用いたドライエッチング（異方性エッチング）によって行うことができる。さらに、その後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ内壁面を改善するためのウェットエッチング処理を行ってもよい。これにより、ソース電極２５のコンタクト抵抗を低減できる。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮＨ4ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。
こうして、ソース電極用トレンチ２４が形成された後に、ドレイン電極１５およびソース電極２５がそれぞれ形成されることにより、図２Ｂの状態となる。ドレイン電極１５は、溝３０の底面、すなわち、引き出し部１０（Ｎ型ＡｌＧａＮ層９の延長部）の表面に接触するように形成される。
次に、図２Ｃに示すように、各窒化物半導体積層構造部２の幅方向中間部付近に、断面Ｖ字形のトレンチ１６が、窒化物半導体積層構造部２の長手方向に沿って形成される。トレンチ１６の形成位置は、その側壁からＰ型ＧａＮ層６の無転位領域が露出して壁面１７を形成するように定められる。このトレンチ１６の形成は、プラズマを用いたドライエッチング（異方性エッチング）によって、Ｎ型ＧａＮ層７からＰ型ＧａＮ層６を貫通してＮ型ＧａＮ層５に至るＶ字形のトレンチ１６を形成する工程と、ドライエッチングによってダメージを受けた露出面を改善するためのウェットエッチング工程とを含む。すなわち、ドライエッチングによってダメージを受けた壁面１７に対して、ウェットエッチング処理を施すことにより、ダメージを受けた表層を除去した新たな壁面１７が現れることになる。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮＨ4ＯＨ（アンモニア水）などの塩基性溶液を用いることが好ましい。これにより、ダメージの少ない壁面１７を得ることができる。壁面１７のダメージを低減しておくことにより、チャネル領域２１の結晶状態を良好に保つことができ、また、壁面１７とゲート絶縁膜１９との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。
次に、図２Ｄに示すとおり、Ｖ字形のトレンチ１６の壁面１７を覆うとともに、トレンチ１６の縁部を覆うゲート絶縁膜１９が形成される。ゲート絶縁膜１９の形成には、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法を適用することが好ましい。
その後、図２Ｅに示すように、ゲート電極２０が形成されることにより、図１に示す構造のＭＩＳ型電界効果トランジスタを得ることができる。
サファイア基板１上にストライプ上に形成された複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部２のドレイン電極１５、ゲート電極２０およびソース電極２５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１５は、隣接する窒化物半導体積層構造部２間で共有することができる。
以上のように、この実施形態によれば、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７を積層した縦型のトランジスタ構造を採用することにより、ノーマリオフ動作が可能で、大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することができる。また、サファイア基板１上に真性ＧａＮ層８およびＮ型ＡｌＧａＮ層９を積層し、Ｎ型ＡｌＧａＮ層９の引き出し部１０にドレイン電極１５を接触形成した構造であるので、Ｎ型ＧａＮ層５に流れ込んだ電子は、このＮ型ＧａＮ層５の広い範囲を通って二次元電子ガス２８へと流れ込み、窒化物半導体積層構造部２の側方に設けられたドレイン電極１５に向かって移動する。これにより、ドレイン電極１５を横方向に取り出す構造を採用しながら、大電流の集中を緩和でき、したがって、オン抵抗を効果的に低減することができる。しかも、絶縁性のサファイア基板１を用いながらも、縦型の電界効果トランジスタを構成でき、かつ、電流の集中を緩和することができる。
図３は、この発明の第２の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図３において、前述の図１に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、導電性基板４１が用いられている。そして、この導電性基板４１の一方表面に窒化物半導体積層構造部２が形成されている。この実施形態では、窒化物半導体積層構造部２は、導電性基板４１の表面に形成されたＮ型ＧａＮ層５と、その上に積層されたＰ型ＧａＮ層６と、その上に積層されたＮ型ＧａＮ層７とで構成されている。そして、導電性基板４１の他方表面にドレイン電極１５が接触形成されている。したがって、この実施形態では、ドレイン電極１５は、導電性基板４１を介してＮ型ＧａＮ層５に電気的に接続されることになる。その他の構成は、前述の第１の実施形態の場合と同様であり、動作もまた、同様である。
Ｎ型ＧａＮ層５には、その表面全域に渡って導電性基板４１が接触しているから、チャネル領域２１を通ってＮ型ＧａＮ層５に供給された電子は、このＮ型ＧａＮ層５の広い範囲を通って導電性基板４１へと向かい、この導電性基板４１を介してドレイン電極１５に流れ込む。こうして、電流の集中を抑制することができる
導電性基板４１としては、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板またはＳｉＣ基板を適用することができる。この中で、ＧａＮ基板を用いることが最も好ましい。ＧａＮ基板を導電性基板４１として用いることにより、その表面に形成されるＮ型ＧａＮ層５との格子定数を整合させることができる。したがって、導電性基板４１としてＧａＮ基板を用い、この導電性基板４１の表面にＮ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７を順にエピタキシャル成長させることによって、格子欠陥の少ない窒化物半導体積層構造部２を得ることができる。
主面がＣ面（０００１）の導電性基板４１を用いると、この導電性基板４１上にエピタキシャル成長によって積層されるＮ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、やはりＣ面（０００１）を主面として積層されることになる。また、断面Ｖ字形のトレンチ１６の壁面１７は、たとえば、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））、またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）となる。
導電性基板４１として、その主面が無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）のものを用いてもよい。この場合には、それに応じて、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、対応する結晶面を主面として積層されることになる。
図４Ａ〜４Ｅは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。導電性基板４１上に、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７が順にエピタキシャル成長させられることによって、窒化物半導体積層構造部２が形成される（図４Ａ参照）。
次に、窒化物半導体積層構造部２に対して、断面矩形のソース電極用トレンチ２４がストライプ状に形成され、ソース電極用トレンチ２４内にソース電極２５が埋め込まれる（図４Ｂ）。この実施形態の電界効果トランジスタは、ドレイン電極１５を導電性基板４１の下面側（窒化物半導体積層構造部２とは反対側）から取り出す構造であるので、窒化物半導体積層構造部２を複数個に分割する必要はなく、導電性基板４１上で一体化した状態で用いることができる。
次に、隣接するソース電極用トレンチ２４の間の中間部付近に、第１の実施形態の場合と同様に、ドライエッチングによって断面Ｖ字形のトレンチ１６が形成され、さらにウェットエッチングによって壁面１７のダメージ層が除去される（図４Ｃ参照）。そして、図４Ｄに示すように、トレンチ１６の壁面１７を覆うゲート絶縁膜１９が形成された後、図４Ｅに示すように、ドレイン電極１５およびゲート電極２０が形成される。ドレイン電極１５は、この場合、導電性基板４１の下面に接触するように形成される。
こうして、個々のトレンチ１６の部分を単位セルとして、複数のセルを有する電界効果トランジスタを作製することができる。隣接するセルは、その間に配置されるソース電極２５を共有している。そして、前述の第１の実施形態の場合と同様に、複数のセルのゲート電極２０およびソース電極２５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１５は、導電性基板４１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図５は、この発明の第３の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図５において、前述の図３に示された各部に対応する部分には同一の参照符号を付して示す。この実施形態では、基板が設けられておらず、窒化物半導体積層構造部２においてゲート電極２０とは反対側の表面にドレイン電極１５が接触して形成されている。より具体的には、Ｎ型ＧａＮ層５の下面（ゲート電極２０とは反対側の表面）のほぼ全域を覆うようにドレイン電極１５が被着形成されている。したがって、この電界効果トランジスタは極めて薄型に形成することができ、ドレイン電極１５からゲート電極２０またはソース電極２５の上面に至る素子全体の厚みを３０μｍ以下とすることが可能である。また、Ｎ型ＧａＮ層５に流れ込んだ電子は、このＮ型ＧａＮ層５の広い範囲に拡散して流れ、ドレイン電極１５へと流れ込む。したがって、電流の集中を抑制することができる。
図６Ａ〜６Ｆは、図５の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。基板４５上に、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７が順にエピタキシャル成長させられることによって、窒化物半導体積層構造部２が形成される（図６Ａ参照）。
基板４５としては、サファイア基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板、またはＳｉＣ基板を適用することができる。ＧａＮ基板を用いることが、窒化物半導体層との格子定数を整合性の観点から最も好ましい。しかし、たとえばサファイア基板の上に、横方向選択エピタキシャル成長によってＧａＮエピタキシャル成長層を形成し、これを基板４５として用い、前記ＧａＮエピタキシャル成長層上に、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７を順にエピタキシャル成長させてもよい。
主面がＣ面（０００１）の基板４５を用いれば、この基板４５上にエピタキシャル成長によって積層されるＮ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、Ｃ面（０００１）を主面として積層されることになる。また、後に形成される断面Ｖ字形のトレンチ１６の壁面１７は、たとえば、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）となる。基板４５として、その主面が無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）のものを用いてもよい。この場合には、それに応じて、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、対応する結晶面を主面として積層されることになる。
次に、窒化物半導体積層構造部２に対して、断面矩形のソース電極用トレンチ２４がストライプ状に形成され、このソース電極用トレンチ２４内にソース電極２５が埋め込まれる（図６Ｂ）。この実施形態の電界効果トランジスタは、ドレイン電極１５を窒化物半導体積層構造部２の下面側（ゲート電極２０とは反対側）から取り出す構造であるので、窒化物半導体積層構造部２を複数個に分割する必要はない。
次に、隣接するソース電極用トレンチ２４の間の中間部付近に、第１の実施形態の場合と同様に、ドライエッチングによって断面Ｖ字形のトレンチ１６が形成され、さらにウェットエッチングによって壁面１７のダメージ層が除去される（図６Ｃ参照）。さらに、図６Ｄに示すように、トレンチ１６の壁面１７を覆うゲート絶縁膜１９が形成され、これを覆うようにゲート電極２０が形成される。
ついで、図６Ｅに示すように、基板４５が除去される。基板４５の除去は、基板４５の面からレーザ光を当てて基板４５を剥離するレーザリフトオフ法によって行うことができるほか、ＣＭＰ（化学的機械的研磨）処理や、エッチング処理によっても行うことができる。
その後、図６Ｆに示すように、ドレイン電極１５が形成される。ドレイン電極１５は、この場合、Ｎ型ＧａＮ層５に接触して形成される。
こうして、個々のトレンチ１６の部分を単位セルとして、複数のセルを有する電界効果トランジスタを作製することができる。前述の第２の実施形態の場合と同様に、隣接するセルは、その間に配置されるソース電極２５を共有している。そして、複数のセルのゲート電極２０およびソース電極２５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１５は、Ｎ型ＧａＮ層５に接触して形成されており、すべてのセルに対して共通の電極となっている。
図７は、この発明の第４の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図７において、前述の図３に示された各部に相当する部分には、図３の場合と同一の参照符号を付して示す。この実施形態では、トレンチ１６の壁面１７から再成長（エピタキシャル成長）させたＡｌＧａＮ再成長層５１と、このＡｌＧａＮ再成長層５１の表面に積層して形成された絶縁膜５２とによって、ゲート絶縁膜５０が形成されている。このゲート絶縁膜５０は、前述の実施形態におけるゲート絶縁膜１９と同様に、トレンチ１６の壁面１７を覆い、さらに、Ｎ型ＧａＮ層７の上面においてトレンチ１６の縁部に至る領域にわたって形成されている。
ＡｌＧａＮ再成長層５１は、ドライエッチングによってトレンチ１６を形成し、ウェットエッチング処理によって壁面１７を整えた後に、ＧａＮ結晶表面である壁面１７からエピタキシャル成長させられる。このＡｌＧａＮ再成長層５１のアルミニウム組成は、５０％以上１００％未満とされる。ＡｌＧａＮ再成長層５１には、Ｉｎは含まれていないことが好ましい。また、ＡｌＧａＮ再成長層５１が形成される壁面１７は、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）であることが好ましい。
ＡｌＧａＮ再成長層５１に積層される絶縁膜５２は、たとえば窒化物または酸化物とすることができる。この絶縁膜５２は、ゲート絶縁膜５０の全体としての絶縁性を向上し、これにより、ゲートリーク電流の抑制に寄与している。ＡｌＧａＮ再成長層５１の絶縁性が十分であれば、絶縁膜５２は省かれてもよい。
この実施形態の構成によれば、ゲート絶縁膜５０と壁面１７との界面は、ＧａＮ結晶とＡｌＧａＮ結晶との接合面となっているので、安定した界面となっており、これにより、界面電荷を減少させることができる。これにより、チャネル領域２１の移動度を向上でき、また、リーク電流を抑制することができる結果、デバイスの信頼性を向上することができる。
図８Ａ〜８Ｆは、図７の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。導電性基板４１上に、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７が順にエピタキシャル成長させられることによって、窒化物半導体積層構造部２が形成される（図８Ａ参照）。
次に、窒化物半導体積層構造部２に対して、ドライエッチングによって断面Ｖ字形のトレンチ１６がストライプ状に形成され、さらにウェットエッチングによって壁面１７のダメージ層が除去される（図８Ｂ参照）。そして、図８Ｃに示すように、トレンチ１６の壁面１７からのエピタキシャル成長によって、ＡｌＧａＮ再成長層５１が形成される。このＡｌＧａＮ再成長層５１は、真性半導体層であり、たとえば、層厚１０００Å程度に成長させられる。
この後、図８Ｄに示すように、隣接するＶ字形トレンチ１６の中間部付近に、断面矩形のソース電極用トレンチ２４がストライプ状に形成され、これを埋め込むようにソース電極２５が形成される。
この後、図８Ｅに示すように、ＡｌＧａＮ再成長層５１上に絶縁膜５２が積層される。こうしてゲート絶縁膜５０が形成された後、ゲート電極２０が形成される。その後、図８Ｆに示すように、ドレイン電極１５が形成される。ドレイン電極１５は、導電性基板４１の下面に接触するように形成される。
こうして、個々のトレンチ１６の部分を単位セルとして、複数のセルを有する電界効果トランジスタを作製することができる。複数のセルのゲート電極２０およびソース電極２５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１５は、導電性基板４１に接触して形成されており、すべてのセルに対して共通の電極となっている。
図９は、この発明の第５の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図９において、前述の図３に示された各部に相当する部分には、図３の場合と同一の参照符号を付して示す。この実施形態では、前述の実施形態におけるＮ型ＧａＮ層５に代えて、Ｎ型ＡｌＧａＮ層５５が適用されており、さらに、Ｎ型ＧａＮ層７に代えてＮ型ＡｌＧａＮ層５７が用いられている。すなわち、導電性基板４１の表面に、Ｎ型ＡｌＧａＮ層５５がエピタキシャル成長によって形成されており、さらに、Ｎ型ＡｌＧａＮ層５５上にＰ型ＧａＮ層６が同じくエピタキシャル成長によって形成されており、そして、Ｐ型ＧａＮ層６の表面に、Ｎ型ＡｌＧａＮ層５７がやはりエピタキシャル成長によって形成されている。
トレンチ１６は、Ｎ型ＡｌＧａＮ層５７からＰ型ＧａＮ層６を貫通してＮ型ＡｌＧａＮ層５５に至る深さに形成されており、この実施形態では断面Ｖ字形に形成されている。このトレンチ１６の壁面１７に、前述の第３の実施形態の場合と同じく、ゲート絶縁膜１９およびゲート電極２０が積層形成されている。
そして、Ｎ型ＡｌＧａＮ層５７からＰ型ＧａＮ層６に達するソース電極用トレンチ２４が前記トレンチ１６とは別の位置に形成されている。このソース電極用トレンチ２４にソース電極２５が埋め込まれている。したがって、ソース電極２５は、ソース層を形成するＮ型ＡｌＧａＮ層５７に接触するとともに、Ｐ型ＧａＮ層６にも接触して、このＰ型ＧａＮ層６の電位をソース層としてのＮ型ＡｌＧａＮ層５７の電位と等しく固定するようになっている。
こうして、Ｐ型ＧａＮ層６をＮ型ＡｌＧａＮ層５５，５７でサンドイッチしたダブルヘテロ構造が形成されている。ＡｌＧａＮ層５５，５７のバンドギャップは、ＧａＮ層６のバンドギャップよりも広いので、チャネル領域２１を構成するＰ型ＧａＮ層６のバンドギャップのみが小さくなっている。これにより、デバイスの耐圧を一層向上することができる。
この電界効果トランジスタは、図４Ａ〜４Ｅを参照して説明した方法と類似の方法によって作製することができる。すなわち、導電性基板４１の表面に、Ｎ型ＧａＮ層５の代わりにＮ型ＡｌＧａＮ層５５をエピタキシャル成長させ、Ｐ型ＧａＮ層６の上には、Ｎ型ＧａＮ層７の代わりにＮ型ＡｌＧａＮ層５７をエピタキシャル成長させればよい。
主面がＣ面（０００１）の導電性基板４１を用いれば、この導電性基板４１上にエピタキシャル成長によって積層されるＮ型ＡｌＧａＮ層５５、Ｐ型ＧａＮ層６およびＮ型ＡｌＧａＮ層５７は、やはりＣ面（０００１）を主面として積層されることになる。また、断面Ｖ字形のトレンチ１６の壁面１７は、たとえば、無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）となる。
導電性基板４１として、その主面が無極性面（ｍ面（１０-１０）もしくはａ面（１１-２０））またはセミポーラ面（（１０-１-１）、（１０-１-３）、（１１-２２）など）のものを用いてもよい。この場合には、それに応じて、Ｎ型ＡｌＧａＮ層５５、Ｐ型ＧａＮ層６およびＮ型ＡｌＧａＮ層５７は、対応する結晶面を主面として積層されることになる。
図１０は、この発明の第６の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図１０において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、ゲート絶縁膜１９は、窒化シリコンと酸化シリコンとの組み合わせからなる。より具体的には、ゲート絶縁膜１９は、窒化物半導体積層構造部２の表面全域を覆っており、窒化物半導体積層構造部２の表面に形成された窒化シリコン膜１９１と、この窒化シリコン膜１９１の上に形成された酸化シリコン膜１９２とで構成されている。すなわち、トレンチ１６においては、窒化シリコン膜１９１が壁面１７に接して形成されている。
窒化シリコン膜１９１の膜厚は、たとえば、１Å〜１００Åであることが好ましく、１０Å前後であることがさらに好ましい。一方、酸化シリコン膜１９２の膜厚は、たとえば、１００Å〜３０００Åであることが好ましく、１０００Å〜２０００Åであることがさらに好ましい。
また、ゲート絶縁膜１９は、Ｎ型ＧａＮ層７およびＮ型ＡｌＧａＮ層９における引き出し部１０において、Ｎ型ＧａＮ層７および引き出し部１０が露出する深さまでエッチングされている。そして、この露出したＮ型ＧａＮ層７の上面には、ソース電極２５が形成されている。また、露出した引き出し部１０の上面には、ドレイン電極１５が形成されている。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。壁面１７に接する絶縁膜が窒化シリコン膜１９１であることから、壁面１７における界面電荷を抑制し、オフリーク電流を低減することができる。その結果、トランジスタ動作を向上させることができる。必要に応じて、酸化窒化シリコン（ＳｉＯＮ）を用いてもよい。酸化窒化シリコンは、窒化シリコンに酸素を混ぜて形成してもよいし、酸化シリコンに窒素を混ぜて形成してもよい。
図１１Ａ〜図１１Ｆは、図１０の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
まず、サファイア基板１の上に、真性ＧａＮ層８が形成される。そして、この真性ＧａＮ層８の上に、エピタキシャル成長によって、順に、Ｎ型ＡｌＧａＮ層９、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７が成長させられる。こうして、サファイア基板１上に、窒化物半導体積層構造部２が形成される（図１１Ａ参照）。
窒化物半導体積層構造部２が形成された後には、図１１Ｂに示すように、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、Ｎ型ＧａＮ層７から、Ｐ型ＧａＮ層６、Ｎ型ＧａＮ層５を貫通して、Ｎ型ＡｌＧａＮ層９の層厚中間部に至る断面矩形の溝３１がエッチングによって形成される。
次に、公知のフォトリソグラフィ技術により、ドレイン電極１５およびソース電極２５を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（１５、２５）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（１５、２５）以外の部分）がフォトレジストと共にリフトオフされる。これにより、引き出し部１０の上面に接触するようにドレイン電極１５が、また、Ｎ型ＧａＮ層７の上面に接触するようにソース電極２５が形成される（図１１Ｃ参照）。ドレイン電極１５およびソース電極２５が形成された後には、熱アロイ（アニール処理）が行なわれる。
次に、各窒化物半導体積層構造部２の幅方向中間部付近に、断面Ｖ字形のトレンチ１６が、窒化物半導体積層構造部２の長手方向に沿って形成される（図１１Ｄ参照）。トレンチ１６の形成位置は、その側壁からＰ型ＧａＮ層６の無転位領域が露出して壁面１７を形成するように定められる。
次いで、図１１Ｅに示すように、窒化物半導体積層構造部２上に、たとえば、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法によりゲート絶縁膜１９が形成される。ＥＣＲスパッタ法によるゲート絶縁膜１９の形成に際しては、まず、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲ成膜装置に入れられ、窒化物半導体積層構造部２の全面を覆う窒化シリコン膜１９１が形成される。このとき、窒化シリコン膜１９１の膜厚が上述した膜厚になるように、窒化シリコンの成膜量が制御される。そして、窒化シリコン膜１９１が形成された後、窒化シリコン膜１９１の全面を覆う酸化シリコン膜１９２が形成される。こうして、窒化シリコン膜１９１および酸化シリコン膜１９２の積層構造からなるゲート絶縁膜１９が形成される。その後は、ゲート絶縁膜１９の不要部分（電極（１５、２５）の部分）がエッチングにより除去される。
そして、ドレイン電極１５およびソース電極２５の場合と同様の方法により、ゲート絶縁膜１９を挟んで壁面１７と対向するゲート電極２０が形成される（図１１Ｆ参照）。
こうして、個々のトレンチ１６の部分を単位セルとして、複数のセルを有する電界効果トランジスタを作製することができる。隣接するセルは、その間に配置されるソース電極２５を共有している。そして、前述の第１の実施形態の場合と同様に、複数の窒化物半導体積層構造部２のドレイン電極１５、ゲート電極２０およびソース電極２５は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１５は、隣接する窒化物半導体積層構造部２間で共有することができる。
図１２は、この発明の第７の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図１２において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、Ｎ型ＡｌＧａＮ層９が備えられておらず、Ｎ型ＧａＮ層５は、真性ＧａＮ層８の上に積層された、下側のＮ型ＧａＮ層５０１（下層）と、このＮ型ＧａＮ層５０１に積層された上側のＮ型ＧａＮ層５０２（上層）と、を備えている。
また、Ｎ型ＧａＮ層５０２の不純物濃度（この実施形態ではＮ型不純物の濃度）は、たとえば、１０15〜１０18ｃｍ-3であり、Ｎ型ＧａＮ層５０１の不純物濃度は、たとえば、１０17〜１０19ｃｍ-3である。すなわち、Ｎ型ＧａＮ層５０２の不純物濃度は、Ｎ型ＧａＮ層５０１の不純物濃度より小さい。その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。Ｎ型ＧａＮ層５０２の不純物濃度が、Ｎ型ＧａＮ層５０１の不純物濃度より小さいため、トランジスタが飽和領域で動作するときに空乏層をＮ型ＧａＮ層５０２側に広げることができる。そのため、空乏層がＰ型ＧａＮ層６側に広がることによって発生するリーチスルーブレークダウンを抑制することができる。また、Ｎ型ＧａＮ層５０１の不純物濃度がＮ型ＧａＮ層５０２の不純物濃度より大きいので、オン抵抗を下げることができる。
この電界効果トランジスタは、図２Ａ〜２Ｅを参照して説明した方法と類似の方法によって作製することができる。すなわち、真性ＧａＮ層８の上に、Ｎ型ＧａＮ層５０１およびＮ型ＧａＮ層５０２をこの順にエピタキシャル成長させればよい。
図１３は、この発明の第８の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。この図１２において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、真性ＧａＮ層８に代えて、真性ＧａＮ層５１１が適用されている。また、この真性ＧａＮ層５１１の上には、Ｎ型ＡｌＧａＮ層９およびＮ型ＧａＮ層５に代えて、Ｎ型ＡｌＧａＮ層５１２が適用されている。これにより、基板１の上には、真性ＧａＮ層５１１と、この真性ＧａＮ層５１１に積層されたＮ型ＡｌＧａＮ層５１２とからなる、Ｎ型窒化物半導体層５００が積層されている。つまり、組成の異なる複数（図１３では２つ）の層によりＮ型窒化物半導体層５００が形成されている。
また、Ｎ型ＧａＮ層７に代えて、Ｐ型ＧａＮ層６の上には、Ｎ型ＧａＮ層７１と、このＮ型ＧａＮ層７１に積層されたＮ型ＡｌＧａＮ層７２とからなるＮ型窒化物半導体層７３が備えられている。つまり、組成の異なる複数（図１３では２つ）の層によりＮ型窒化物半導体層７３が形成されている。
そして、引き出し部１０は、Ｎ型ＡｌＧａＮ層５１２の延長部で形成されており、このＮ型ＡｌＧａＮ層５１２に接触するようにドレイン電極１５が形成されている。
また、窒化物半導体積層構造部２には、トレンチ２４が形成されておらず、ソース電極２５は、Ｎ型ＡｌＧａＮ超格子層７２の上面に接触するように形成されている。
また、各Ｎ型ＡｌＧａＮ層（５１２，７２）は、一般的に、ＡｌxＧａyＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表わされ、たとえば、Ａｌ0.2Ｇａ0.8Ｎで表わされる。
その他の構成は、前述の、第１の実施形態の場合と同様であり、動作もまた、同様である。上記のように、各Ｎ型ＡｌＧａＮ層（５１２，７２）がＡｌ0.2Ｇａ0.8Ｎで表わされる組成であれば、各Ｎ型ＡｌＧａＮ層（５１２，７２）と、これらに接する各ＧａＮ層（５１１，７１）との境界部付近には、シートキャリア１×１０13ｃｍ-3、電子移動度１０００ｃｍ2／Ｖ・ｓの二次元電子ガスが形成される。そのため、その二次元電子ガスによってソース層（Ｎ型窒化物半導体層７３）およびドレイン層（Ｎ型窒化物半導体層５００）に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。
この電界効果トランジスタは、図２Ａ〜２Ｅを参照して説明した方法と類似の方法によって作製することができる。すなわち、基板１の上に、真性ＧａＮ層５１１およびＮ型ＡｌＧａＮ層５１２をこの順にエピタキシャル成長させればよい。また、Ｐ型ＧａＮ層６の上に、Ｎ型ＧａＮ層７１およびＮ型ＡｌＧａＮ層７２をこの順にエピタキシャル成長させればよい。
以上、この発明の８つの実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、図７に示したゲート絶縁膜５０の構造は、第１実施形態（図１）、第３実施形態（図５）、第５実施形態（図９）、第７実施形態（図１２）および第８実施形態（図１３）のゲート絶縁膜１９と置き換えて用いることができる。さらにまた、第５実施形態（図９）に示したようなＮ型ＡｌＧａＮ層５５、Ｐ型ＧａＮ層６およびＮ型ＡｌＧａＮ層５７の積層構造は、第１の実施形態（図１）および第３実施形態（図５）においても用いることができる。また、第５実施形態（図９）においては、Ｐ型ＧａＮ層６の両側にＮ型ＡｌＧａＮ層５５，５７を配置しているが、Ｐ型ＧａＮ層６の一方側に積層される層だけをＮ型ＡｌＧａＮ層としても、デバイスの耐圧を向上することができる。すなわち、図９の構成において、Ｎ型ＡｌＧａＮ層５５を用いずにＮ型ＧａＮ層５を適用してもよいし、また、Ｎ型ＡｌＧａＮ層５７を用いずにＮ型ＧａＮ層７としてもよい。
さらに、前述の実施形態では、窒化物半導体積層構造部２に断面Ｖ型のトレンチ１６が形成される例について説明したが、トレンチ１６の形状は、逆台形、Ｕ形、矩形、台形等の他の形状であってもよい。また、壁面１７は、基板に対して傾斜した傾斜面である必要はなく、また、平面である必要もない。すなわち、壁面１７は、基板に垂直な平面であってもよいし、湾曲面であってもよい。
また、前述の実施形態では、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７は、それぞれ１層として形成されているとしたが、III族窒化物半導体からなる層であれば、組成や不純物濃度の異なる半導体層が２層以上積層されて構成される層であってもよい。
また、前述の実施形態では、トレンチ１６の一対の壁面１７の両方にゲート絶縁膜１９およびゲート電極２０を積層して形成しているが、一方の壁面１７にだけこれらの積層構造を形成することとしてもよい。さらに、たとえば、図３において二点鎖線６０で示す位置で窒化物半導体積層構造部２をエッチングすることとし、この二点鎖線６０のいずれか一方側のみを用いてデバイスを形成するようにしてもよい。この場合、窒化物半導体積層構造部２には断面Ｖ字形のトレンチは形成されないが、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７にまたがる壁面１７は形成されることになる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の第１の実施形態に係るＭＩＳ型電界効果トランジスタの構造を説明するための図解的な断面図である。 図２Ａ〜２Ｅは、図１のＭＩＳ型電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。 この発明の第２の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 図４Ａ〜４Ｅは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。 この発明の第３の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 図６Ａ〜６Ｆは、図５の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。 この発明の第４の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 図８Ａ〜８Ｆは、図７の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。 この発明の第５の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 この発明の第６の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図である。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図であり、図１１Ａの次の工程を示す。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図であり、図１１Ｂの次の工程を示す。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図であり、図１１Ｃの次の工程を示す。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図であり、図１１Ｄの次の工程を示す。 図１０の電界効果トランジスタの製造方法を説明するための図解的な断面図であり、図１１Ｅの次の工程を示す。 この発明の第７の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。 この発明の第８の実施形態に係るＭＩＳ型電界効果トランジスタの構成を説明するための図解的な断面図である。
符号の説明
１ サファイア基板
２ 窒化物半導体積層構造部
５ Ｎ型ＧａＮ層
６ Ｐ型ＧａＮ層
７ Ｎ型ＧａＮ層
８ 真性ＧａＮ層
９ Ｎ型ＡｌＧａＮ層
１０ 引き出し部
１５ ドレイン電極
１６ トレンチ
１７ 壁面
１９ ゲート絶縁膜
２０ ゲート電極
２１ チャネル領域
２４ ソース電極用トレンチ
２５ ソース電極
２８ 二次元電子ガス
３０ 溝
４１ 導電性基板
４５ 基板
５０ ゲート絶縁膜
５１ ＡｌＧａＮ再成長層
５２ 絶縁膜
５５ Ｎ型ＡｌＧａＮ層
５７ Ｎ型ＡｌＧａＮ層
７１ Ｎ型ＧａＮ層
７２ Ｎ型ＡｌＧａＮ層
７３ Ｎ型窒化物半導体層
１９１ 窒化シリコン膜
１９２ 酸化シリコン膜
５００ Ｎ型窒化物半導体層
５０１ Ｎ型ＧａＮ層
５０２ Ｎ型ＧａＮ層
５１１ 真性ＧａＮ層
５１２ Ｎ型ＡｌＧａＮ層

Claims (51)

  1. 第１導電型の第１III-Ｖ族窒化物半導体層、この第１III-Ｖ族窒化物半導体層に積層された第２導電型の第２III-Ｖ族窒化物半導体層、およびこの第２III-Ｖ族窒化物半導体層に積層された前記第１導電型の第３III-Ｖ族窒化物半導体層を含む窒化物半導体積層構造部と、
    前記第１、第２および第３III-Ｖ族窒化物半導体層に跨って形成された壁面に、これら第１、第２および第３III-Ｖ族窒化物半導体層に跨るように形成されたゲート絶縁膜と、
    このゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層に対向するように形成された導電性材料からなるゲート電極と、
    前記第１III-Ｖ族窒化物半導体層に電気的に接続されたドレイン電極と、
    前記第３III-Ｖ族窒化物半導体層に電気的に接続されたソース電極と、を含む、ＭＩＳ型電界効果トランジスタ。
  2. 前記第３III-Ｖ族窒化物半導体層から、前記第２III-Ｖ族窒化物半導体層を貫通して、前記第１III-Ｖ族窒化物半導体層に達するトレンチが形成されており、このトレンチの側壁が前記壁面を形成している、請求項１記載のＭＩＳ型電界効果トランジスタ。
  3. 前記第１III−Ｖ族窒化物半導体層は、下層と、この下層および前記第２III−Ｖ族窒化物半導体層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項１または２に記載のＭＩＳ型電界効果トランジスタ。
  4. 前記トレンチとは異なる第２のトレンチが少なくとも前記第１III−Ｖ族窒化物半導体層に達するように形成されており、この第２のトレンチの底面に前記ドレイン電極が形成されている、請求項１〜３のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  5. 前記ソース電極は、前記第２III-Ｖ族窒化物半導体層および前記第３III-Ｖ族窒化物半導体層の両方に接触するように設けられている、請求項１〜４のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  6. 前記窒化物半導体積層構造部が、前記第１III-Ｖ族窒化物半導体層に対して、前記第２III-Ｖ族窒化物半導体層とは反対側に配置された前記第１導電型の第４III-Ｖ族窒化物半導体層をさらに含み、
    前記ドレイン電極は、前記第４III-Ｖ族窒化物半導体層に接続されている、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  7. 前記窒化物半導体積層構造部が、前記第１III-Ｖ族窒化物半導体層に対して、前記第２III-Ｖ族窒化物半導体層とは反対側に配置され、Ａｌを含有する前記第１導電型の第４III-Ｖ族窒化物半導体層をさらに含む、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  8. 前記ドレイン電極が、前記第４III-Ｖ族窒化物半導体層に接続されている、請求項７記載のＭＩＳ型電界効果トランジスタ。
  9. 前記第４III−Ｖ族窒化物半導体層は、Ａｌ組成の異なる複数の層が積層された層である、請求項６〜８のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  10. 前記窒化物半導体積層構造部が、前記第４III-Ｖ族窒化物半導体層に対して、前記第１III-Ｖ族窒化物半導体層とは反対側に配置された真性半導体層である第５III-Ｖ族窒化物半導体層をさらに含む、請求項６〜９のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  11. 前記第５III-Ｖ族窒化物半導体層が、Ｍｇ、ＣまたはＦｅがドーピングされた層である、請求項１０記載のＭＩＳ型電界効果トランジスタ。
  12. 前記第３III−Ｖ族窒化物半導体層は、組成の異なる複数の層が積層された層である、請求項１〜１１のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  13. 前記第１III−Ｖ族窒化物半導体層は、組成の異なる複数の層が積層された層である、請求項１〜１２のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  14. 前記窒化物半導体積層構造部が、基板上に形成されている、請求項１〜１３のいずれかに記載のＭＩＳ型電界効果トランジスタ。
  15. 前記基板が絶縁性基板である、請求項１４記載のＭＩＳ型電界効果トランジスタ。
  16. 前記基板が、Ａｌ2Ｏ3基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板またはＳｉＣ基板である、請求項１４記載のＭＩＳ型電界効果トランジスタ。
  17. 前記基板が、基板表面に沿う方向に転位密度の高い領域と転位密度が少ない領域とを有する基板であり、前記ゲート電極が、転位密度の低い領域から成長された領域に対向するように配置されている、請求項１４〜１６のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  18. 前記窒化物半導体積層構造部が導電性基板の一方表面上に配置されており、
    前記ドレイン電極が、前記導電性基板の他方表面に接続されている、請求項１〜３および５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  19. 前記ドレイン電極は、前記第１III-Ｖ族窒化物半導体層に接続されている、請求項１〜５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  20. 前記ドレイン電極が、前記窒化物半導体積層構造部に対して、前記ゲート電極とは反対側の表面に接触して形成されている、請求項１〜７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  21. 積層方向に関する厚みが３０μｍ以下である、請求項２０記載のＭＩＳ型電界効果トランジスタ。
  22. 前記第１III-Ｖ族窒化物半導体層は、第２III-Ｖ族窒化物半導体層よりもバンドギャップが大きくなっている、請求項１〜２１のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  23. 前記第１III-Ｖ族窒化物半導体層がＡｌを含む、請求項２２記載のＭＩＳ型電界効果トランジスタ。
  24. 前記第１III-Ｖ族窒化物半導体層が５重量％以上のＡｌを含む、請求項２２記載のＭＩＳ型電界効果トランジスタ。
  25. 前記第３III-Ｖ族窒化物半導体層は、第２III-Ｖ族窒化物半導体層よりもバンドギャップが大きくなっている、請求項１〜２４のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  26. 前記第３III-Ｖ族窒化物半導体層がＡｌを含む、請求項２５記載のＭＩＳ型電界効果トランジスタ。
  27. 前記第３III-Ｖ族窒化物半導体層が５重量％以上のＡｌを含む、請求項２５記載のＭＩＳ型電界効果トランジスタ。
  28. 前記第１、第２および第３III-Ｖ族窒化物半導体層は、Ｃ面を主面として積層されている、請求項１〜２７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  29. 前記第１、第２および第３III-Ｖ族窒化物半導体層は、無極性面またはセミポーラ面を主面として積層されている、請求項１〜２７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  30. 前記ゲート絶縁膜が形成される前記第１、第２および第３III-Ｖ族窒化物半導体層の壁面が、無極性面またはセミポーラ面である、請求項１〜２９のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  31. 前記ゲート絶縁膜が、窒化物または酸化物である、請求項１〜３０のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  32. 前記ゲート絶縁膜が、窒化シリコンまたは酸化シリコンなる、請求項１〜３０のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  33. 前記ゲート絶縁膜が、Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層を含む、請求項１〜３０のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  34. 前記ゲート絶縁膜が、前記Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層に積層された別の絶縁膜を含む、請求項３３記載のＭＩＳ型電界効果トランジスタ。
  35. 前記Ａｌを含むIII-Ｖ族窒化物真性半導体ゲート層におけるＡｌ組成は、５０〜１００重量％である、請求項３３または３４に記載のＭＩＳ型電界効果トランジスタ。
  36. 前記ゲート電極を構成する導電性材料が、Ａｌ、ＡｕおよびＰｔのうちの少なくともいずれか一種を含む単体金属または合金からなる、請求項１〜３５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  37. 前記ゲート電極を構成する導電性材料が、ポリシリコンを含む、請求項１〜３５のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  38. 前記ソース電極またはドレイン電極は、少なくともＡｌを含む材料からなる、請求項１〜３７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  39. 前記ソース電極またはドレイン電極は、少なくともＴｉおよびＡｌを含む合金材料からなる、請求項１〜３７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  40. 前記ソース電極またはドレイン電極を構成する材料が、ＭｏもしくはＭｏ化合物、ＴｉもしくはＴｉ化合物、またはＷもしくはＷ化合物を含む、請求項１〜３７のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  41. 第１導電型の第１III-Ｖ族窒化物半導体層、この第１III-Ｖ族窒化物半導体層に積層された第２導電型の第２III-Ｖ族窒化物半導体層、およびこの第２III-Ｖ族窒化物半導体層に積層された前記第１導電型の第３III-Ｖ族窒化物半導体層を含む窒化物半導体積層構造部と、
    前記第１、第２および第３III-Ｖ族窒化物半導体層に跨って形成された壁面に、これら第１、第２および第３III-Ｖ族窒化物半導体層に跨るように形成されたゲート絶縁膜と、
    このゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層に対向するように形成された導電性材料からなるゲート電極と、
    前記第１III-Ｖ族窒化物半導体層に電気的に接続されたドレイン電極と、
    前記第３III-Ｖ族窒化物半導体層に電気的に接続されたソース電極と、を含み、
    前記ゲート絶縁膜は、窒化物および酸化物を含み、前記壁面に接する絶縁膜が窒化物である、ＭＩＳ型電界効果トランジスタ。
  42. 前記窒化物が窒化シリコンであり、前記酸化物が酸化シリコンである、請求項４１記載のＭＩＳ型電界効果トランジスタ。
  43. 前記ゲート絶縁膜は、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法を用いて形成された絶縁膜である、請求項４１または４２記載のＭＩＳ型電界効果トランジスタ。
  44. 前記ゲート絶縁膜は、成膜装置内で連続して形成された絶縁膜である、請求項４１〜４３のいずれか一項に記載のＭＩＳ型電界効果トランジスタ。
  45. 基板上に第１導電型の第１III-Ｖ族窒化物半導体層を形成する工程と、
    この第１III-Ｖ族窒化物半導体層上に、第２導電型の第２III-Ｖ族窒化物半導体層を積層して形成する工程と、
    この第２III-Ｖ族窒化物半導体層上に、前記第１導電型の第３III-Ｖ族窒化物半導体層を積層して形成する工程と、
    前記第１、第２および第３III-Ｖ族窒化物半導体層に跨る壁面を形成する壁面形成工程と、
    前記壁面に、前記第１、第２および第３III-Ｖ族窒化物半導体層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜を挟んで前記第２III-Ｖ族窒化物半導体層に対向するように、導電性材料からなるゲート電極を形成する工程と、
    前記第１III-Ｖ族窒化物半導体層に電気的に接続されるようにドレイン電極を形成する工程と、
    前記第３III-Ｖ族窒化物半導体層に電気的に接続されるようにソース電極を形成する工程と、を含む、ＭＩＳ型電界効果トランジスタの製造方法。
  46. 前記壁面形成工程は、前記第３III-Ｖ族窒化物半導体層から、前記第２III-Ｖ族窒化物半導体層を貫通して、前記第１III-Ｖ族窒化物半導体層に達するトレンチを形成するトレンチ形成工程を含み、このトレンチの側壁が前記壁面とされる、請求項４５記載のＭＩＳ型電界効果トランジスタの製造方法。
  47. 前記トレンチ形成工程が、ドライエッチング工程と、このドライエッチング工程によって生じたダメージ層を除去するウェットエッチング工程とを含む、請求項４６記載のＭＩＳ型電界効果トランジスタの製造方法。
  48. 前記ウェットエッチング工程が、塩基性溶液をエッチング液として用いるウェットエッチング工程を含む、請求項４７記載のＭＩＳ型電界効果トランジスタの製造方法。
  49. 前記ゲート絶縁膜を形成する工程が、前記壁面にＡｌを含むIII-Ｖ族窒化物真性半導体層を成長させる工程を含む、請求項４５〜４８のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
  50. 前記ゲート絶縁膜を形成する工程が、前記Ａｌを含むIII-Ｖ族窒化物真性半導体層に別の絶縁膜を積層させる工程を含む、請求項４９記載のＭＩＳ型電界効果トランジスタの製造方法。
  51. 前記基板を除去する工程をさらに含み、
    前記ドレイン電極を形成する工程は、前記基板が除去されることによって露出したIII-Ｖ族窒化物半導体層の表面にドレイン電極を形成する工程を含む、請求項４５〜５０のいずれか一項に記載のＭＩＳ型電界効果トランジスタの製造方法。
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