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WO2013093988A1 - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

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Publication number
WO2013093988A1
WO2013093988A1 PCT/JP2011/079300 JP2011079300W WO2013093988A1 WO 2013093988 A1 WO2013093988 A1 WO 2013093988A1 JP 2011079300 W JP2011079300 W JP 2011079300W WO 2013093988 A1 WO2013093988 A1 WO 2013093988A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon layer
fin
gate electrode
type diffusion
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2011/079300
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
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Priority to CN2011800611300A priority patent/CN103270585A/zh
Priority to JP2013527808A priority patent/JP5596237B2/ja
Priority to PCT/JP2011/079300 priority patent/WO2013093988A1/ja
Priority to TW101145238A priority patent/TW201327783A/zh
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H10P14/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • the post-process after forming the metal gate must always be a manufacturing process that considers metal contamination by the metal gate.
  • Non-patent Document 1 a metal gate last process for creating a metal gate after a high temperature process is used in an actual product in order to achieve both a metal gate process and a high temperature process.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process. In SGT, since the columnar silicon layer is higher than the gate, it is necessary to devise for using the metal gate last process.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • a FINFET that forms two transistors from one dummy pattern is known (for example, Patent Document 4). Side walls are formed around the dummy pattern, and the substrate is etched using the side walls as a mask to form fins, thereby forming two transistors from one dummy pattern.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2011-71235 A
  • CMOS SGT manufacturing method for forming an nMOS SGT and a pMOS SGT from one dummy pattern and a structure of the resulting SGT are provided. With the goal.
  • a first fin-like silicon layer and a second fin-like silicon layer are formed on a substrate, and the first fin-like silicon layer and the second fin-like silicon layer are respectively formed on the substrate.
  • a first insulating film is formed around the first fin-like silicon layer and the second fin-like silicon layer, and an upper portion of the first fin-like silicon layer is formed.
  • first columnar silicon layer Forming a first columnar silicon layer on top of the second fin-shaped silicon layer, and forming a second columnar silicon layer on the second fin-shaped silicon layer; And the diameter of the second pillar-shaped silicon layer is the same as the width of the second fin-shaped silicon layer, and after the first step, the first Columnar silicon layer and the first fin-shaped silicon Impurities are implanted into the upper portion of the layer and the lower portion of the first columnar silicon layer to form an n-type diffusion layer, and the upper portion of the second columnar silicon layer, the upper portion of the second fin-like silicon layer, and the second columnar silicon layer.
  • a second step of implanting impurities into the bottom to form a p-type diffusion layer; and after the second step, a gate insulating film, a first polysilicon gate electrode, a second polysilicon gate electrode, and a polysilicon gate A third step of forming a wiring; and the gate insulating film covers a periphery and an upper portion of the first columnar silicon layer and the second columnar silicon layer, and the first polysilicon gate electrode and the second column
  • the polysilicon gate electrode covers the gate insulating film, and the upper surface of the polysilicon after forming the first polysilicon gate electrode, the second polysilicon gate electrode and the polysilicon gate wiring is the first polysilicon gate electrode.
  • a fourth step of forming silicide on the n-type diffusion layer above the first fin-like silicon layer and on the p-type diffusion layer above the second fin-like silicon layer After the fourth step, an interlayer insulating film is deposited, the first polysilicon gate electrode, the second polysilicon gate electrode, and the polysilicon gate wiring are exposed, and the first polysilicon gate electrode and A fifth step of forming a first metal gate electrode, a second metal gate electrode, and a metal gate wiring by depositing a metal after etching the second polysilicon gate electrode and the polysilicon gate wiring; A metal gate wiring extending in a direction perpendicular to the first fin-like silicon layer and the second fin-like silicon layer connected to the first metal gate electrode and the second metal gate electrode, After the fifth step, the sixth step of forming the first contact
  • a second oxide film is deposited on the substrate to form a dummy pattern, a first resist for forming the dummy pattern is formed, and the second oxidation film is formed.
  • the film is etched to form a dummy pattern, the first resist is removed, a first nitride film is deposited, the first nitride film is etched and left in a sidewall shape, and the dummy pattern
  • a first nitride film sidewall is formed around the dummy pattern, the dummy pattern is removed, the silicon substrate is etched using the first nitride film sidewall as a mask, and connected at each end to form a closed loop.
  • first fin-like silicon layer and a second fin-like silicon layer Forming a first fin-like silicon layer and a second fin-like silicon layer; forming a first insulating film around the first fin-like silicon layer and the second fin-like silicon layer; 1 nitride film sidewall is removed, the first insulating film is etched back, and the upper portion of the first fin-like silicon layer and the upper portion of the second fin-like silicon layer are exposed.
  • a second resist is formed so as to be orthogonal to the fin-shaped silicon layer and the second fin-shaped silicon, the first fin-shaped silicon layer and the second fin-shaped silicon layer are etched, and the second The first columnar silicon layer is formed such that a portion where the first fin-shaped silicon layer and the second resist are orthogonal to each other becomes the first columnar silicon layer by removing the resist.
  • the second columnar silicon layer is formed so that a portion where the two fin-shaped silicon layers and the second resist are orthogonal to each other becomes the second columnar silicon layer.
  • a second oxide film is deposited on the entire structure after the first step, and a second nitride film is formed on the entire structure after the first step.
  • the nitride film is etched and left in a sidewall shape, a third resist for forming an n-type diffusion layer is formed, an impurity is implanted, the upper portion of the first columnar silicon layer, and the first fin shape
  • An n-type diffusion layer is formed on the silicon layer, the third resist is removed, the second nitride film and the third oxide film are removed, heat treatment is performed, and a fourth oxide film is deposited.
  • a p-type diffusion layer is formed on the top of the second columnar silicon layer and the second fin-like silicon layer, The resist is removed, removing the third oxide film and the fourth nitride film, and carrying out heat treatment.
  • a gate insulating film is formed so as to surround the columnar silicon layer, polysilicon is deposited, and the upper surface of the polysilicon after planarization is Flattening so as to be higher than the gate insulating film above the n-type diffusion layer above the first columnar silicon layer and higher than the gate insulating film above the p-type diffusion layer above the second columnar silicon layer.
  • a fourth nitride film forming a fifth resist for forming the first polysilicon gate electrode, the second polysilicon gate electrode and the polysilicon gate wiring, and the fourth nitride
  • the film is etched, the polysilicon is etched, the first polysilicon gate electrode, the second polysilicon gate electrode, and the polysilicon gate wiring are formed, and the gate insulating film is etched. Ngushi, and removing the fifth resist.
  • a fifth nitride film is deposited on the entire structure after the third step, the fifth nitride film is etched and left in a sidewall shape, , And silicide is formed on the n-type diffusion layer and the p-type diffusion layer above the first fin-like silicon layer and the second fin-like silicon layer.
  • a sixth nitride film is deposited on the entire structure after the fourth step, an interlayer insulating film is deposited, planarized by chemical mechanical polishing, and then by chemical mechanical polishing.
  • the first polysilicon gate electrode, the second polysilicon gate electrode, and the polysilicon gate wiring are exposed, and the first polysilicon gate electrode, the second polysilicon gate electrode, and the polysilicon gate wiring are etched.
  • the semiconductor device of the present invention includes a first fin-like silicon layer formed on a substrate, a second fin-like silicon layer formed on the substrate, the first fin-like silicon layer, and the first The two fin-like silicon layers are connected at their ends to form a closed loop, and a first insulating film formed around the first fin-like silicon layer and the second fin-like silicon layer; , A first columnar silicon layer formed on the first fin-shaped silicon layer, a second columnar silicon layer formed on the second fin-shaped silicon layer, and the first columnar silicon layer.
  • the diameter of the second fin-shaped silicon layer is the same as the width of the first fin-shaped silicon layer, and the diameter of the second pillar-shaped silicon layer is the same as the width of the second fin-shaped silicon layer.
  • n-type diffusion layer formed in a lower portion of the layer; an n-type diffusion layer formed in an upper portion of the first columnar silicon layer; an upper portion of the second fin-shaped silicon layer; and the second columnar silicon layer.
  • a p-type diffusion layer formed in the lower part of the substrate, a p-type diffusion layer formed in the upper part of the second columnar silicon layer, an upper part of the first fin-like silicon layer, and the second fin-like silicon layer.
  • Silicide formed on the upper n-type diffusion layer and p-type diffusion layer, a gate insulating film formed around the first columnar silicon layer, and a first insulating film formed around the gate insulating film.
  • a parasitic capacitance between a gate wiring and a substrate is reduced, a gate last process, and a method of manufacturing a CMOS SGT that forms an nMOS SGT and a pMOS SGT from a single dummy pattern, and a structure of the resulting SGT.
  • a CMOS SGT that forms an nMOS SGT and a pMOS SGT from a single dummy pattern, and a structure of the resulting SGT.
  • CMOS SGT can be created from one dummy pattern, so that a highly integrated CMOS SGT can be provided.
  • silicide is formed on the top of the columnar silicon layer.
  • the deposition temperature of polysilicon is higher than the temperature for forming silicide, the silicide must be formed after forming the polysilicon gate. If silicide is to be formed on the top of the pillar, after forming the polysilicon gate, a hole is formed in the upper portion of the polysilicon gate electrode, a sidewall of the insulating film is formed on the sidewall of the hole, silicide is then formed, and the hole is formed.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • a second oxide film 102 is deposited on the silicon substrate 101 to form a dummy pattern.
  • a nitride film or a laminated film of an oxide film and polysilicon may be used.
  • a first resist 103 for forming a dummy pattern is formed.
  • the second oxide film 102 is etched to form a dummy pattern 102.
  • the first resist 103 is removed.
  • a first nitride film 104 is deposited.
  • the first nitride film 104 is etched and left in a sidewall shape.
  • a first nitride film sidewall 104 was formed around the dummy pattern 102.
  • the first fin-like silicon layer 106 and the second fin-like silicon layer 105 which are connected at their ends and have a closed loop, are etched by etching the silicon using the formed first nitride film sidewall 104. Will be formed.
  • the dummy pattern 102 is removed.
  • the silicon substrate 101 is etched using the first nitride film sidewall 104 as a mask, and the first fin-like silicon layer 106 and the second fin-like shape, which are connected at their ends to form a closed loop, are formed.
  • a silicon layer 105 is formed.
  • a first insulating film 107 is formed around the first fin-like silicon layer 106 and the second fin-like silicon layer 105.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the first insulating film.
  • the first nitride film sidewall 104 is removed. If the first nitride film sidewall 104 is removed during silicon etching or oxide film deposition, this step is unnecessary.
  • the first insulating film 107 is etched back to expose the upper portion of the first fin-like silicon layer 106 and the upper portion of the second fin-like silicon layer 105.
  • a second resist 108 is formed so as to be orthogonal to the first fin-like silicon layer 106 and the second fin-like silicon 105.
  • a portion where the first fin-like silicon layer 106, the second fin-like silicon layer 105, and the resist 108 are orthogonal to each other is a portion that becomes a columnar silicon layer. Since a line-shaped resist can be used, the possibility that the resist falls after patterning is low, and the process is stable.
  • the first fin-like silicon layer 106 and the second fin-like silicon layer 105 are etched.
  • a portion where the first fin-like silicon layer 106 and the second resist 108 are orthogonal to each other becomes the first columnar silicon layer 110.
  • a portion where the second fin-shaped silicon layer 105 and the second resist 108 are orthogonal to each other becomes a second columnar silicon layer 109. Therefore, the diameter of the first columnar silicon layer 110 is the same as the width of the first fin-shaped silicon layer 106.
  • the diameter of the second columnar silicon layer 109 is the same as the width of the second fin-shaped silicon layer 105.
  • a first columnar silicon layer 110 is formed on the first fin-shaped silicon layer 106, a second columnar silicon layer 109 is formed on the second fin-shaped silicon layer 105, and the first fin-shaped silicon layer is formed.
  • the first insulating film 107 is formed around the layer 106 and the second fin-shaped silicon layer 105.
  • the second resist 108 is removed.
  • an impurity is implanted into the upper portion of the first columnar silicon layer 110, the upper portion of the first fin-like silicon layer 106, and the lower portion of the first columnar silicon layer 110 to form an n-type diffusion layer in order to obtain a gate last.
  • a manufacturing method in which impurities are implanted into the upper part of the second columnar silicon layer 109, the upper part of the second fin-like silicon layer 105, and the lower part of the second columnar silicon layer 109 to form a p-type diffusion layer will be described.
  • a third oxide film 111 is deposited, and a second nitride film 112 is formed. Later, since the upper part of the columnar silicon layer is covered with the gate insulating film and the polysilicon gate electrode, a diffusion layer is formed on the upper part of the columnar silicon layer before being covered.
  • the second nitride film 112 is etched and left in a sidewall shape.
  • an impurity is implanted into the upper part of the first columnar silicon layer 110, the upper part of the first fin-like silicon layer 106, and the lower part of the first columnar silicon layer 110 to form an n-type diffusion layer.
  • 3 resist 113 is formed.
  • impurities such as arsenic and phosphorus are implanted to form an n-type diffusion layer 115 on the first columnar silicon layer 110 and n-type diffusion layers 116 and 117 on the first fin-like silicon layer 106. .
  • the third resist 113 is removed.
  • the second nitride film 112 and the third oxide film 111 are removed.
  • Heat treatment is performed as shown in FIG.
  • the n-type diffusion layers 116 and 117 on the first fin-like silicon layer 106 come into contact with each other to become an n-type diffusion layer 118.
  • a fourth oxide film 119 is deposited and a third nitride film 120 is formed. Later, since the upper part of the columnar silicon layer is covered with the gate insulating film and the polysilicon gate electrode, a diffusion layer is formed on the upper part of the columnar silicon layer before being covered.
  • the third nitride film 120 is etched and left in a sidewall shape.
  • an impurity such as boron is implanted to form a p-type diffusion layer 122 on the second columnar silicon layer 109 and p-type diffusion layers 123 and 124 on the second fin-like silicon layer 105.
  • the fourth resist 121 is removed.
  • the third nitride film 120 and the fourth oxide film 119 are removed.
  • a heat treatment is performed as shown in FIG.
  • the p-type diffusion layers 123 and 124 on the second fin-like silicon layer 105 are in contact with each other to become a p-type diffusion layer 125.
  • impurities are implanted into the upper part of the first columnar silicon layer 110, the upper part of the first fin-like silicon layer 106, and the lower part of the first columnar silicon layer 110 to form n-type diffusion layers 115 and 118. Then, impurities are implanted into the upper part of the second columnar silicon layer 109, the upper part of the second fin-like silicon layer 105, and the lower part of the second columnar silicon layer 109 to form p-type diffusion layers 122 and 125.
  • one CMOS SGT can be created from one dummy pattern.
  • the line width of the dummy pattern is the minimum processing size F
  • the space between the first columnar silicon layer 110 and the second columnar silicon layer 109 is the minimum processing size F. Therefore, alignment of the resist mask for introducing impurities is performed.
  • the margin can be F / 2, and the pMOS and nMOS can be easily separated.
  • the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c with polysilicon in order to obtain the gate last will be described. Since the polysilicon gate electrode and the polysilicon gate wiring are exposed by chemical mechanical polishing after depositing an interlayer insulating film for gate last, it is necessary to prevent the upper portion of the columnar silicon layer from being exposed by chemical mechanical polishing. .
  • a gate insulating film 126 is formed, polysilicon 127 is deposited and planarized.
  • the upper surface of the polysilicon 127 after planarization is higher than the gate insulating film 126 on the n-type diffusion layer 115 above the first columnar silicon layer 110 and the p-type diffusion layer 122 above the second columnar silicon layer 109.
  • the position is higher than that of the upper gate insulating film 126.
  • a fourth nitride film 128 is deposited.
  • the fourth nitride film 128 is formed with the first polysilicon gate electrode 127a and the second polysilicon gate. It is a film that inhibits the formation of silicide on the electrode 127b and the polysilicon gate wiring 127c.
  • a fifth resist 129 for forming the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c is formed. It is desirable that a portion serving as a gate wiring be orthogonal to the first fin-shaped silicon layer 106 and the second fin-shaped silicon layer 105. This is because the parasitic capacitance between the gate wiring and the substrate is reduced.
  • the fourth nitride film 128 is etched, the polysilicon 127 is etched, and a first polysilicon gate electrode 127a, a second polysilicon gate electrode 127b, and a polysilicon gate wiring 127c are formed. .
  • the gate insulating film 126 is etched.
  • the 5th resist 129 is removed.
  • a manufacturing method in which the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are formed of polysilicon is shown.
  • the upper surface of the polysilicon after the formation of the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c is the gate above the n-type diffusion layer 115 above the first columnar silicon layer 110. It is higher than the insulating film 126 and higher than the gate insulating film 126 on the p-type diffusion layer 122 above the second columnar silicon layer 109.
  • the diffusion layer 122 is characterized in that no silicide is formed. If silicide is formed on the n-type diffusion layer 115 above the first columnar silicon layer 110 and the p-type diffusion layer 122 above the second columnar silicon layer 109, the number of manufacturing steps increases.
  • a fifth nitride film 130 is deposited.
  • the fifth nitride film 130 is etched and left in a sidewall shape.
  • a metal such as nickel or cobalt is deposited, and the silicide 131 is converted into an n-type diffusion layer 118 and a p-type diffusion layer 125 above the first fin-like silicon layer 106 and the second fin-like silicon layer 105.
  • the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are covered with the fifth nitride film 130 and the fourth nitride film 128, and the first columnar silicon is formed.
  • the n-type diffusion layer 115 on the layer 110 and the p-type diffusion layer 122 on the second columnar silicon layer 109 include a gate insulating film 126, a first polysilicon gate electrode 127a, a second polysilicon gate electrode 127b, and Since it is covered with the polysilicon gate wiring 127c, no silicide is formed.
  • an interlayer insulating film 133 is deposited, the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are exposed, and the first polysilicon gate electrode 127a and the second polysilicon gate electrode 127c are exposed.
  • a sixth nitride film 132 is deposited.
  • an interlayer insulating film 133 is deposited and planarized by chemical mechanical polishing.
  • the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are exposed by chemical mechanical polishing.
  • the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are etched. Wet etching is desirable.
  • a metal 134 is deposited and planarized, and the metal 134 is buried in the portion where the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are present. It is preferred to use atomic layer deposition.
  • the metal 134 is etched, and the gate insulating film 126 on the n-type diffusion layer 115 above the first columnar silicon layer 110 and the p-type diffusion layer 122 above the second columnar silicon layer 109 are etched.
  • the gate insulating film 126 is exposed.
  • a first metal gate electrode 134a, a second metal gate electrode 134b, and a metal gate wiring 134c are formed.
  • An interlayer insulating film 133 is deposited, the first polysilicon gate electrode 127a, the second polysilicon gate electrode 127b, and the polysilicon gate wiring 127c are exposed, and the first polysilicon gate electrode 127a and the second polysilicon gate are exposed.
  • a method of manufacturing a gate last is shown in which a metal 134 is deposited after etching the electrode 127b and the polysilicon gate wiring 127c to form a first metal gate electrode 134a, a second metal gate electrode 134b, and a metal gate wiring 134c. It was.
  • an interlayer insulating film 135 is deposited and planarized.
  • a sixth resist for forming a first contact hole 138 above the first columnar silicon layer 110 and forming a second contact hole 137 above the second columnar silicon layer 109 is formed.
  • 136 is formed.
  • the interlayer insulating film 135 is etched to form a first contact hole 138 and a second contact hole 137.
  • the sixth resist 136 is removed.
  • a third contact hole 140 and a fourth contact hole 141 are formed on the metal gate wiring 134c and on the first fin-like silicon layer 106 and the second fin-like silicon layer 105.
  • a seventh resist 139 is formed.
  • the interlayer insulating films 135 and 133 are etched to form a third contact hole 140 and a fourth contact hole 141.
  • the seventh resist 139 is removed, the sixth nitride film 132 and the gate insulating film 126 are etched, and the silicide 131, the n-type diffusion layer 115, and the p-type diffusion layer 122 are exposed, Metal is deposited to form a first contact 144, a second contact 143, a third contact 142, and a fourth contact 145.
  • the manufacturing method for forming the contact has been shown. Since silicide is not formed in the n-type diffusion layer 115 above the first columnar silicon layer 110 and the p-type diffusion layer 122 above the second columnar silicon layer 109, the first contact and the upper portion of the first columnar silicon layer 110 are not formed. The n-type diffusion layer 115 is directly connected, and the second contact and the p-type diffusion layer 122 on the second columnar silicon layer 109 are directly connected.
  • metal 146 is deposited.
  • eighth resists 147, 148, 149, 150 for forming metal wirings are formed, the metal 146 is etched, and metal wirings 151, 152, 153, 154 are formed.
  • the eighth resists 147, 148, 149, 150 are removed.
  • a manufacturing method for forming a metal wiring layer has been shown.
  • the layers 105 are connected at respective ends to form a closed loop, and the first insulating film 107 formed around the first fin-like silicon layer 106 and the second fin-like silicon layer 105, and the first Of the first columnar silicon layer 110 formed on the fin-shaped silicon layer 106, the second columnar silicon layer 109 formed on the second fin-shaped silicon layer 105, and the first columnar silicon layer 110.
  • the diameter is the same as the width of the first fin-shaped silicon layer 106
  • the diameter of the second columnar silicon layer 109 is the same as the width of the second fin-shaped silicon layer 105
  • the first fin-shaped silicon layer 106 is the same.
  • An n-type diffusion layer 118 formed above the con layer 106 and a lower portion of the first columnar silicon layer 110, an n-type diffusion layer 115 formed above the first columnar silicon layer 110, and a second fin A p-type diffusion layer 125 formed above the second silicon layer layer 105 and a second columnar silicon layer 109; a p-type diffusion layer 122 formed above the second columnar silicon layer 109;
  • a silicide 131 formed on the n-type diffusion layer 118 and the p-type diffusion layer 125 above the fin-like silicon layer 106 and the second fin-like silicon layer 105, and around the first columnar silicon layer 110.
  • the first contact 144 is directly connected, and the p-type diffusion layer 122 formed on the second columnar silicon layer 109 and the second contact 143 are directly connected.
  • the parasitic capacitance between the gate wiring and the substrate is reduced, the gate last process, and the CMOS SGT manufacturing method for forming nMOS SGT and pMOS SGT from one dummy pattern and the resulting SGT structure are provided. sell.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

基板上に第１と第２のフィン状シリコン層を形成し、第１と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、第１と第２のフィン状シリコン層の上部に第１と第２の柱状シリコン層を形成し、第１の柱状シリコン層上部と第１のフィン状シリコン層上部と第１の柱状シリコン層下部に不純物を注入しｎ型拡散層を形成し、第２の柱状シリコン層上部と第２のフィン状シリコン層上部と第２の柱状シリコン層下部に不純物を注入しｐ型拡散層を形成し、ゲート絶縁膜と第１と第２のポリシリコンゲート電極を作成し、第１と第２のフィン状シリコン層上部の拡散層上部とにシリサイドを形成し、層間絶縁膜を堆積し、第１と第２のポリシリコンゲート電極を露出し、第１と第２のポリシリコンゲート電極をエッチング後、金属を堆積し、第１と第２の金属ゲート電極とを形成することにより、ゲートラストプロセスであるＣＭＯＳ ＳＧＴを提供する。

Description

半導体装置の製造方法と半導体装置
　この発明は半導体装置の製造方法と半導体装置に関するものである。
　半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
　ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。ＳＧＴでは、柱状シリコン層がゲートより高い位置にあるため、メタルゲートラストプロセスを用いるための工夫が必要である。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
　一方で、一つのダミーパターンから２個のトランジスタを形成するＦＩＮＦＥＴが知られている（例えば特許文献４）。ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成している。
　２個のトランジスタであるから、１個をｎＭＯＳトランジスタ、１個をｐＭＯＳトランジスタにすることが可能である。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２０１１－７１２３５号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ　ＳＧＴと　ｐＭＯＳ　ＳＧＴを形成する　ＣＭＯＳ　ＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであって、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであって、前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入しｎ型拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入しｐ型拡散層を形成する第２の工程と、前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記ｎ型拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記ｐ型拡散層の上の前記ゲート絶縁膜より高い位置であって、前記第３の工程の後、前記第１のフィン状シリコン層上部の前記ｎ型拡散層上部と前記第２のフィン状シリコン層上部の前記ｐ型拡散層上部とにシリサイドを形成する第４の工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、前記第５の工程の後、第１のコンタクトと第２のコンタクトを形成する第６の工程と、前記第１の柱状シリコン層上部の前記ｎ型拡散層と前記第１のコンタクトとは直接接続するのであって、前記第２の柱状シリコン層上部の前記ｐ型拡散層と前記第２のコンタクトとは直接接続するのであって、を有することを特徴とする。
　また、前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコンに直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする。
　また、前記第１の工程の後、前記第２の工程であって、第１の工程後の構造全体に、第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、ｎ型拡散層を形成するための第３のレジストを形成し、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部にｎ型拡散層を形成し、前記第３のレジストを除去し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行い、第４の酸化膜を堆積し、第３の窒化膜を形成し、前記第３の窒化膜をエッチングし、サイドウォール状に残存させ、ｐ型拡散層を形成するための第４のレジストを形成し、不純物を注入し、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部にｐ型拡散層を形成し、前記第４のレジストを除去し、前記第４の窒化膜と前記第３の酸化膜を除去し、熱処理を行うことを特徴とする。
　また、前記第２の工程の後、前記第３の工程であって、柱状シリコン層を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部のｎ型拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部のｐ型拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第４の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第５のレジストを形成し、前記第４の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第５のレジストを除去することを特徴とする。
　また、前記第４の工程であって、前記第３の工程の後の構造全体に、第５の窒化膜を堆積し、前記第５の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成することを特徴とする。
　また、前記第５の工程であって、前記第４の工程の後の構造全体に、第６の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部のｎ型拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部のｐ型拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする。
　また、本発明の半導体装置は、基板上に形成された第１のフィン状シリコン層と、基板上に形成された第２のフィン状シリコン層と、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層との周囲に形成された第１の絶縁膜と、前記第１のフィン状シリコン層上に形成された第１の柱状シリコン層と、前記第２のフィン状シリコン層上に形成された第２の柱状シリコン層と、前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであって、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであって、前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層の下部に形成されたｎ型拡散層と、前記第１の柱状シリコン層の上部に形成されたｎ型拡散層と、前記第２のフィン状シリコン層の上部と前記第２の柱状シリコン層の下部に形成されたｐ型拡散層と、前記第２の柱状シリコン層の上部に形成されたｐ型拡散層と、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成されたシリサイドと、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線と、前記第１の柱状シリコン層上部に形成されたｎ型拡散層上に形成された第１のコンタクトと、前記第２の柱状シリコン層上部に形成されたｐ型拡散層上に形成された第２のコンタクトと、を有し、前記第１の柱状シリコン層上部に形成されたｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状シリコン層上部に形成されたｎ型拡散層と前記第２のコンタクトとは直接接続することを特徴とする。
　本発明によれば、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ　ＳＧＴと　ｐＭＯＳ　ＳＧＴを形成する　ＣＭＯＳ　ＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することができる。ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成するという従来のＦＩＮＦＥＴの製造方法を元にしたため、一つのダミーパターンから２個のＳＧＴを容易に形成できる。
　２個のＳＧＴであるから、１個をｎＭＯＳ　ＳＧＴ、１個をｐＭＯＳ　ＳＧＴにしたため、１つのダミーパターンから１個のＣＭＯＳ　ＳＧＴを作成できるため、高集積なＣＭＯＳ　ＳＧＴを提供することができる。
　加えて、従来は柱状シリコン層上部にシリサイドを形成していたが、ポリシリコンの堆積温度がシリサイドを形成するための温度より高いので、シリサイドはポリシリコンゲート形成後に形成しなければならないため、シリコン柱上部にシリサイドを形成しようとすると、ポリシリコンゲート形成後に、ポリシリコンゲート電極の上部に穴を開け、穴の側壁に絶縁膜のサイドウォールを形成した後、シリサイドを形成し、開けた穴に絶縁膜を埋めるという製造工程数の増加という欠点があったので、ポリシリコンゲート電極とポリシリコンゲート配線形成前に拡散層を形成し、柱状シリコン層をポリシリコンゲート電極で覆い、シリサイドをフィン状シリコン層上部にのみ形成することにより、ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＣＭＯＳ　ＳＧＴを容易に形成できる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図５２を参照して説明する。
　基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する製造方法を示す。
　図２に示すように、シリコン基板１０１上にダミーパターンを形成するために第２の酸化膜１０２を堆積する。窒化膜や、酸化膜とポリシリコンといった積層膜でもよい。
　図３に示すように、ダミーパターンを形成するための第１のレジスト１０３を形成する。
　図４に示すように、第２の酸化膜１０２をエッチングし、ダミーパターン１０２を形成する。
　図５に示すように、第１のレジスト１０３を除去する。
　図６に示すように、第１の窒化膜１０４を堆積する。
　図７に示すように、第１の窒化膜１０４をエッチングし、サイドウォール状に残存させる。ダミーパターン１０２の周りに第１の窒化膜サイドウォール１０４が形成された。この形成された第１の窒化膜サイドウォール１０４を用いてシリコンをエッチングすることにより、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５が形成されることとなる。
　図８に示すように、ダミーパターン１０２を除去する。
　図９に示すように、第１の窒化膜サイドウォール１０４をマスクとしてシリコン基板１０１をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５を形成する。
　図１０に示すように、前記第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５の周囲に第一の絶縁膜１０７を形成する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図１１に示すように、第１の窒化膜サイドウォール１０４を除去する。シリコンエッチング中や酸化膜堆積中に、第１の窒化膜サイドウォール１０４が除去された場合、この工程は不要である。
　図１２に示すように、第１の絶縁膜１０７をエッチバックし、第１のフィン状シリコン層１０６の上部と第２のフィン状シリコン層１０５の上部を露出する。
　図１３に示すように、第１のフィン状シリコン層１０６と第２のフィン状シリコン１０５に直交するように第２のレジスト１０８を形成する。第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とレジスト１０８とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
　図１４に示すように、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とをエッチングする。第１のフィン状シリコン層１０６と第２のレジスト１０８とが直交する部分が第１の柱状シリコン層１１０となる。第２のフィン状シリコン層１０５と第２のレジスト１０８とが直交する部分が第２の柱状シリコン層１０９となる。従って、第１の柱状シリコン層１１０の直径は、第１のフィン状シリコン層１０６の幅と同じとなる。第２の柱状シリコン層１０９の直径は、第２のフィン状シリコン層１０５の幅と同じとなる。
　第１のフィン状シリコン層１０６の上部に第１の柱状シリコン層１１０が形成され、第２のフィン状シリコン層１０５の上部に第２の柱状シリコン層１０９が形成され、第１のフィン状シリコン層１０６、第２のフィン状シリコン層１０５の周囲には第１の絶縁膜１０７が形成された構造となる。
　図１５に示すように、第２のレジスト１０８を除去する。
　次に、ゲートラストとするために、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層を形成し、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層を形成する製造方法を示す。
　図１６に示すように、第３の酸化膜１１１を堆積し、第２の窒化膜１１２を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
　図１７に示すように第２の窒化膜１１２をエッチングし、サイドウォール状に残存させる。
　図１８に示すように、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層を形成するために、第３のレジスト１１３を形成する。
　図１９に示すように砒素やリンといった不純物を注入し、第１の柱状シリコン層１１０上部にｎ型拡散層１１５、第１のフィン状シリコン層１０６上部にｎ型拡散層１１６、１１７を形成する。
　図２０に示すように、第３のレジスト１１３を除去する。
　図２１に示すように第２の窒化膜１１２と第３の酸化膜１１１を除去する。
　図２２に示すように熱処理を行う。第１のフィン状シリコン層１０６上部のｎ型拡散層１１６、１１７は接触しｎ型拡散層１１８となる。
　図２３に示すように、第４の酸化膜１１９を堆積し、第３の窒化膜１２０を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
　図２４に示すように第３の窒化膜１２０をエッチングし、サイドウォール状に残存させる。
　図２５に示すように、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層を形成するために、第４のレジスト１２１を形成する。
　図２６に示すようにボロンといった不純物を注入し、第２の柱状シリコン層１０９上部にｐ型拡散層１２２、第２のフィン状シリコン層１０５上部にｐ型拡散層１２３、１２４を形成する。
　図２７に示すように、第４のレジスト１２１を除去する。
　図２８に示すように第３の窒化膜１２０と第４の酸化膜１１９を除去する。
　図２９に示すように熱処理を行う。第２のフィン状シリコン層１０５上部のｐ型拡散層１２３，１２４は接触しｐ型拡散層１２５となる。
　以上よりゲートラストとするために、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層１１５、１１８が形成され、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層１２２、１２５が形成された。
　以上より１個をｎＭＯＳ　ＳＧＴ、１個をｐＭＯＳ　ＳＧＴとすることができるため、１つのダミーパターンから１個のＣＭＯＳ　ＳＧＴを作成できる。
　また、ダミーパターンの線幅を最小加工サイズＦとすると、第１の柱状シリコン層１１０と第２の柱状シリコン層１０９の間が最小加工サイズＦとなるため、不純物導入のためのレジストマスクのアライメント余裕をＦ／２とすることができ、ｐＭＯＳとｎＭＯＳの素子分離が容易にできる。
　次に、ゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを作成する製造方法を示す。ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出するのであるから、化学機械研磨により柱状シリコン層上部が露出しないようにする必要がある。
　図３０に示すように、ゲート絶縁膜１２６を形成し、ポリシリコン１２７を堆積し、平坦化する。平坦化後のポリシリコン１２７の上面は、第１の柱状シリコン層１１０上部のｎ型拡散層１１５の上のゲート絶縁膜１２６より高く、第２の柱状シリコン層１０９上部のｐ型拡散層１２２の上のゲート絶縁膜１２６より高い位置とする。これにより、ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出したとき、化学機械研磨により柱状シリコン層上部が露出しないようになる。
　また、第４の窒化膜１２８を堆積する。この第４の窒化膜１２８は、シリサイドを第１のフィン状シリコン層１０６上部と第２のフィン状シリコン層１０５上部に形成するとき、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃ上部にシリサイドが形成されることを阻害する膜である。
　図３１に示すように、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成するための第５のレジスト１２９を形成する。第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とに対してゲート配線となる部分が直交することが望ましい。ゲート配線と基板間の寄生容量が低減するためである。
　図３２に示すように、第４の窒化膜１２８をエッチングし、ポリシリコン１２７をエッチングし、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成する。
　図３３に示すように、ゲート絶縁膜１２６をエッチングする。
　図３４に示すように、第５のレジスト１２９を除去する。
　以上によりゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成する製造方法が示された。第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃ形成後のポリシリコンの上面は、第１の柱状シリコン層１１０上部のｎ型拡散層１１５の上のゲート絶縁膜１２６より高く、第２の柱状シリコン層１０９上部のｐ型拡散層１２２の上のゲート絶縁膜１２６より高い位置となっている。
　次に、第１のフィン状シリコン層１０６上部のｎ型拡散層１１８上部と第２のフィン状シリコン層１０５上部のｐ型拡散層１２５上部とにシリサイドを形成する製造方法を示す。
　第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート１２７ｂ及びポリシリコンゲート配線１２７ｃ上部と第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２には、シリサイドを形成しないことが特徴である。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２にシリサイドを形成しようとすると、製造工程が増大する。
　図３５に示すように、第５の窒化膜１３０を堆積する。
　図３６に示すように、第５の窒化膜１３０をエッチングし、サイドウォール状に残存させる。
　図３７に示すように、ニッケル、コバルトといった金属を堆積し、シリサイド１３１を第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５の上部のｎ型拡散層１１８とｐ型拡散層１２５の上部に形成する。このとき、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃは、第５の窒化膜１３０、第４の窒化膜１２８に覆われ、第１の柱状シリコン層１１０上のｎ型拡散層１１５と第２の柱状シリコン層１０９上のｐ型拡散層１２２とは、ゲート絶縁膜１２６と第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃに覆われているので、シリサイドが形成されない。
　以上により第１のフィン状シリコン層１０６上部のｎ型拡散層１１８上部と第２のフィン状シリコン層１０５上部のｐ型拡散層１２５上部とにシリサイドを形成する製造方法が示された。
　次に、層間絶縁膜１３３を堆積し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチング後、金属１３４を堆積し、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂと金属ゲート配線１３４ｃとを形成するゲートラストの製造方法を示す。
　図３８に示すように、シリサイド１３１を保護するために、第６の窒化膜１３２を堆積する。
　図３９に示すように、層間絶縁膜１３３を堆積し、化学機械研磨により平坦化する。
　図４０に示すように、化学機械研磨により第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出する。
　図４１に示すように、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチングする。ウエットエッチングが望ましい。
　図４２に示すように金属１３４を堆積し、平坦化し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃがあった部分に金属１３４を埋めこむ。原子層堆積を用いることが好ましい。
　図４３に示すように、金属１３４をエッチングし、第１の柱状シリコン層１１０上部のｎ型拡散層１１５上のゲート絶縁膜１２６と、第２の柱状シリコン層１０９上部のｐ型拡散層１２２上のゲート絶縁膜１２６と、を露出する。第１の金属ゲート電極１３４ａ、第２の金属ゲート電極１３４ｂ、金属ゲート配線１３４ｃが形成される。
　層間絶縁膜１３３を堆積し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチング後、金属１３４を堆積し、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂと金属ゲート配線１３４ｃとを形成するゲートラストの製造方法が示された。
　次に、コンタクトを形成するための製造方法を示す。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２とにシリサイドを形成しないため、第１のコンタクトと第１の柱状シリコン層１１０上部のｎ型拡散層１１５とが直接接続され、第２のコンタクトと第２の柱状シリコン層１０９上部のｐ型拡散層１２２とが直接接続されることとなる。
　図４４に示すように、層間絶縁膜１３５を堆積し、平坦化する。
　図４５に示すように、第１の柱状シリコン層１１０上部に第１のコンタクト孔１３８を形成し、第２の柱状シリコン層１０９上部に第２のコンタクト孔１３７を形成するための第６のレジスト１３６を形成する。そして、層間絶縁膜１３５をエッチングし、第１のコンタクト孔１３８、第２のコンタクト孔１３７を形成する。
　図４６に示すように、第６のレジスト１３６を除去する。
　図４７に示すように、金属ゲート配線１３４ｃ上、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５上に第３のコンタクト孔１４０と第４のコンタクト孔１４１を形成するための第７のレジスト１３９を形成する。
　図４８に示すように、層間絶縁膜１３５、１３３をエッチングし、第３のコンタクト孔１４０と第４のコンタクト孔１４１とを形成する。
　図４９に示すように、第７のレジスト１３９を除去し、第６の窒化膜１３２とゲート絶縁膜１２６をエッチングし、シリサイド１３１とｎ型拡散層１１５とｐ型拡散層１２２とを露出し、金属を堆積し、第１のコンタクト１４４、第２のコンタクト１４３、第３のコンタクト１４２、第４のコンタクト１４５を形成する。
　以上によりコンタクトを形成するための製造方法が示された。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２とにシリサイドを形成しないため、第１のコンタクトと第１の柱状シリコン層１１０上部のｎ型拡散層１１５とが直接接続され、第２のコンタクトと第２の柱状シリコン層１０９上部のｐ型拡散層１２２とが直接接続されることとなる。
　次に、金属配線層を形成するための製造方法を示す。
　図５０に示すように、金属１４６を堆積する。
　図５１に示すように、金属配線を形成するための第８のレジスト１４７、１４８、１４９、１５０を形成し、金属１４６をエッチングし、金属配線１５１、１５２、１５３、１５４を形成する。
　図５２に示すように、第８のレジスト１４７、１４８、１４９、１５０を除去する。
　以上により金属配線層を形成するための製造方法が示された。
　上記製造方法の結果を図１に示す。
　基板１０１上に形成された第１のフィン状シリコン層１０６と、基板１０１上に形成された第２のフィン状シリコン層１０５と、前記第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５はそれぞれの端で接続し閉ループを形成しており、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５との周囲に形成された第１の絶縁膜１０７と、第１のフィン状シリコン層１０６上に形成された第１の柱状シリコン層１１０と、第２のフィン状シリコン層１０５上に形成された第２の柱状シリコン層１０９と、第１の柱状シリコン層１１０の直径は第１のフィン状シリコン層１０６の幅と同じであって、第２の柱状シリコン層１０９の直径は第２のフィン状シリコン層１０５の幅と同じであって、第１のフィン状シリコン層１０６の上部と第１の柱状シリコン層１１０の下部に形成されたｎ型拡散層１１８と、第１の柱状シリコン層１１０の上部に形成されたｎ型拡散層１１５と、第２のフィン状シリコン層１０５の上部と第２の柱状シリコン層１０９の下部に形成されたｐ型拡散層１２５と、第２の柱状シリコン層１０９の上部に形成されたｐ型拡散層１２２と、第１のフィン状シリコン層１０６の上部と第２のフィン状シリコン層１０５の上部のｎ型拡散層１１８とｐ型拡散層１２５の上部に形成されたシリサイド１３１と、第１の柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１２６と、ゲート絶縁膜１２６の周囲に形成された第１の金属ゲート電極１３４ａと、第２の柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２６と、ゲート絶縁膜１２６の周囲に形成された第２の金属ゲート電極１３４ｂと、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂに接続された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５に直交する方向に延在する金属ゲート配線１３４ｃと、第１の柱状シリコン層１１０上部に形成されたｎ型拡散層１１５上に形成された第１のコンタクト１４４と、第２の柱状シリコン層１０９上部に形成されたｐ型拡散層１２２上に形成された第２のコンタクト１４３と、を有し、第１の柱状シリコン層１１０上部に形成されたｎ型拡散層１１５と第１のコンタクト１４４とは直接接続し、第２の柱状シリコン層１０９上部に形成されたｐ型拡散層１２２と第２のコンタクト１４３とは直接接続する構造となる。
　以上から、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ　ＳＧＴと　ｐＭＯＳ　ＳＧＴを形成する　ＣＭＯＳ　ＳＧＴの製造方法とその結果であるＳＧＴの構造が提供されうる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　また、上記において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にしたものも本発明の技術的範囲に含まれるのは、当業者には自明である。
１０１．シリコン基板
１０２．第２の酸化膜、ダミーパターン
１０３．第１のレジスト
１０４．第１の窒化膜、第１の窒化膜サイドウォール
１０５．第２のフィン状シリコン層
１０６．第１のフィン状シリコン層
１０７．第一の絶縁膜
１０８．第２のレジスト
１０９．第２の柱状シリコン層
１１０．第１の柱状シリコン層
１１１．第３の酸化膜
１１２．第２の窒化膜
１１３．第３のレジスト
１１５．ｎ型拡散層
１１６．ｎ型拡散層
１１７．ｎ型拡散層
１１８．ｎ型拡散層
１１９．第４の酸化膜
１２０．第３の窒化膜
１２１．第４のレジスト
１２２．ｐ型拡散層
１２３．ｐ型拡散層
１２４．ｐ型拡散層
１２５．ｐ型拡散層
１２６．ゲート絶縁膜
１２７．ポリシリコン
１２７ａ．第１のポリシリコンゲート電極
１２７ｂ．第２のポリシリコンゲート電極
１２７ｃ．ポリシリコンゲート配線
１２８．第４の窒化膜
１２９．第５のレジスト
１３０．第５の窒化膜
１３１．シリサイド
１３２．第６の窒化膜
１３３．層間絶縁膜
１３４．金属
１３４ａ．第１の金属ゲート電極
１３４ｂ．第２の金属ゲート電極
１３４ｃ．金属ゲート配線
１３５．層間絶縁膜
１３６．第６のレジスト
１３７．第２のコンタクト孔
１３８．第１のコンタクト孔
１３９．第７のレジスト
１４０．第３のコンタクト孔
１４１．第４のコンタクト孔
１４２．第３のコンタクト
１４３．第２のコンタクト
１４４．第１のコンタクト
１４５．第４のコンタクト
１４６．金属
１４７．第８のレジスト
１４８．第８のレジスト
１４９．第８のレジスト
１５０．第８のレジスト
１５１．金属配線
１５２．金属配線
１５３．金属配線
１５４．金属配線

Claims (7)

  1. 　基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、ここで前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであり、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであり、
    　前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入しｎ型拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入しｐ型拡散層を形成する第２の工程と、
    　前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、ここで、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記ｎ型拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記ｐ型拡散層の上の前記ゲート絶縁膜より高い位置であり、
    　前記第３の工程の後、前記第１のフィン状シリコン層上部の前記ｎ型拡散層上部と前記第２のフィン状シリコン層上部の前記ｐ型拡散層上部とにシリサイドを形成する第４の工程と、
    　前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、ここで、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であり、
    　前記第５の工程の後、第１のコンタクトと第２のコンタクトを形成する第６の工程と、ここで、前記第１の柱状シリコン層上部の前記ｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状シリコン層上部の前記ｐ型拡散層と前記第２のコンタクトとは直接接続し、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、
    　前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコンに直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、
    　前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の工程の後、前記第２の工程であって、第１の工程後の構造全体に、
    　第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、ｎ型拡散層を形成するための第３のレジストを形成し、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部にｎ型拡散層を形成し、前記第３のレジストを除去し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行い、第４の酸化膜を堆積し、第３の窒化膜を形成し、前記第３の窒化膜をエッチングし、サイドウォール状に残存させ、ｐ型拡散層を形成するための第４のレジストを形成し、不純物を注入し、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部にｐ型拡散層を形成し、前記第４のレジストを除去し、前記第４の窒化膜と前記第３の酸化膜を除去し、熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第２の工程の後、前記第３の工程であって、柱状シリコン層を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、
    　平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部のｎ型拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部のｐ型拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第４の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第５のレジストを形成し、前記第４の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第５のレジストを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第４の工程であって、前記第３の工程の後の構造全体に、第５の窒化膜を堆積し、前記第５の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第５の工程であって、前記第４の工程の後の構造全体に、
    　第６の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部のｎ型拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部のｐ型拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　基板上に形成された第１のフィン状シリコン層と、
    　基板上に形成された第２のフィン状シリコン層と、ここで、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、
    　前記第１のフィン状シリコン層と前記第２のフィン状シリコン層との周囲に形成された第１の絶縁膜と、
    　前記第１のフィン状シリコン層上に形成された第１の柱状シリコン層と、
    　前記第２のフィン状シリコン層上に形成された第２の柱状シリコン層と、ここで、前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであり、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであり、
    　前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層の下部に形成されたｎ型拡散層と、
    　前記第１の柱状シリコン層の上部に形成されたｎ型拡散層と、
    　前記第２のフィン状シリコン層の上部と前記第２の柱状シリコン層の下部に形成されたｐ型拡散層と、
    　前記第２の柱状シリコン層の上部に形成されたｐ型拡散層と、
    　前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成されたシリサイドと、
    　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、
    　前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、
    　前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線と、
    　前記第１の柱状シリコン層上部に形成されたｎ型拡散層上に形成された第１のコンタクトと、
    　前記第２の柱状シリコン層上部に形成されたｐ型拡散層上に形成された第２のコンタクトと、を有し、
    　前記第１の柱状シリコン層上部に形成されたｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状シリコン層上部に形成されたｎ型拡散層と前記第２のコンタクトとは直接接続することを特徴とする半導体装置。
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