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WO2015121921A1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Publication number
WO2015121921A1
WO2015121921A1 PCT/JP2014/053170 JP2014053170W WO2015121921A1 WO 2015121921 A1 WO2015121921 A1 WO 2015121921A1 JP 2014053170 W JP2014053170 W JP 2014053170W WO 2015121921 A1 WO2015121921 A1 WO 2015121921A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
insulating film
columnar semiconductor
columnar
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2014/053170
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2015520743A priority Critical patent/JP5885050B2/ja
Priority to PCT/JP2014/053170 priority patent/WO2015121921A1/ja
Publication of WO2015121921A1 publication Critical patent/WO2015121921A1/ja
Priority to US15/093,981 priority patent/US9620564B2/en
Anticipated expiration legal-status Critical
Priority to US15/391,978 priority patent/US9640585B1/en
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H10P95/06—
    • H10W20/43—

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • the source line (SL) is parallel to the word line and orthogonal to the bit line (BL). It is.
  • this structure is formed using a planar transistor, as shown in Patent Document 1 and FIG. 6B, one source line is required for two memory cells, and one source line is provided between word lines.
  • the layout to be placed increases the area used for the bit cell array and results in a large bit cell size.
  • SGT Surrounding Gate Transistor
  • An object of the present invention is to provide a structure of a memory having a magnetic tunnel junction memory element and a manufacturing method thereof, which can reduce the cell area.
  • the semiconductor device includes a first columnar semiconductor layer, a first gate insulating film formed around the first columnar semiconductor layer, and a first gate insulating film formed around the first gate insulating film.
  • a first memory cell having one gate wiring and a first magnetic tunnel junction memory element formed on the first columnar semiconductor layer, and the number of the first memory cells is four or more in one row.
  • a first source line arranged and connected to a lower portion of the first columnar semiconductor layer and an upper portion of the first magnetic tunnel junction memory element extending in a direction perpendicular to the first gate wiring; It has a connected first bit line and a second source line extending in a direction orthogonal to the first source line.
  • the first columnar semiconductor layer formed, the second columnar semiconductor layer formed on the first fin-shaped semiconductor layer, and a second diffusion formed below the first columnar semiconductor layer A layer, the second diffusion layer formed under the second columnar semiconductor layer, and the second diffusion layer are further formed in the first fin-shaped semiconductor layer,
  • the second diffusion layer functions as the first source line.
  • the semiconductor device includes a first diffusion layer formed above the first columnar semiconductor layer and a third diffusion layer formed above the second columnar semiconductor layer.
  • first gate wiring and the second gate wiring are made of metal.
  • the width of the first columnar semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer is the same as the width of the first fin-shaped semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer. It is characterized by being.
  • the first gate insulating film is further provided around and at the bottom of the first gate wiring.
  • the cross-sectional area of the first magnetic tunnel junction memory element formed on the first columnar semiconductor layer has the same shape as the cross-sectional area of the first columnar semiconductor.
  • a method for manufacturing a semiconductor device comprising: forming a first fin-like semiconductor layer on a semiconductor substrate; and forming a first insulating film around the first fin-like semiconductor layer. After the first step, a second insulating film is formed around the first fin-like semiconductor layer, and a first polysilicon is deposited and planarized on the second insulating film. And a second resist for forming the second gate wiring, the first columnar semiconductor layer, and the second columnar semiconductor layer in a direction perpendicular to the direction of the first fin-shaped semiconductor layer.
  • the first columnar semiconductor layer is formed around the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • the second insulating film is formed, second polysilicon is deposited around the fourth insulating film, and etching is performed, whereby the first dummy gate, the first columnar semiconductor layer, and the second A third step of forming a third dummy gate and a fourth dummy gate by remaining on the side walls of the dummy gate and the second columnar semiconductor layer; an upper portion of the first fin-like semiconductor layer; and the first columnar shape.
  • a second diffusion layer is formed below the semiconductor layer and the second columnar semiconductor layer, a fifth insulating film is formed around the third dummy gate and the fourth dummy gate, and etching is performed.
  • a gate insulating film to be the first and second gate insulating films Is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, deposits metal, etches back, and forms the first columnar semiconductor layer.
  • a first gate wiring around the second columnar half After the fifth step of forming the second gate wiring around the conductor layer, and after the fifth step, a second interlayer insulating film is deposited and planarized, and the upper portion of the first columnar semiconductor layer and the second A sixth step of exposing the upper portion of the columnar semiconductor layer and forming a first magnetic tunnel junction memory element on the upper portion of the first columnar semiconductor layer; and a second source line on the upper portion of the second columnar semiconductor layer. And a seventh step of forming.
  • the method further includes depositing a first polysilicon on the second insulating film and planarizing the first polysilicon, and then forming a third insulating film on the first polysilicon.
  • a third resist is formed. Etchback is performed to expose the upper portion of the first columnar semiconductor layer and the upper portion of the second columnar semiconductor layer, to form a first diffusion layer on the upper portion of the first columnar semiconductor layer, and to form the second columnar semiconductor layer. A third diffusion layer is formed on the semiconductor layer.
  • a semiconductor device having a first magnetic tunnel junction memory element formed on a columnar semiconductor layer can reduce the cell area, and the first source line and the first bit line can be reduced. It can be formed in different layers.
  • the second source line By having the second source line extending in the direction orthogonal to the first source line, one second source line is provided for four or more first memory cells. By sharing the two source lines with four or more first memory cells, the cell area can be reduced.
  • One second source line is preferably shared by 4, 8, 16, 32, 64, and 128 first memory cells.
  • the first source line can be connected to the second source line through a transistor formed using the second columnar semiconductor layer. Accordingly, it is not necessary to form a deep contact from the top of the columnar semiconductor layer to the fin-shaped semiconductor layer.
  • adjacent fin-like semiconductor layers can be separated by the first insulating film, and the source of each first memory cell can be obtained using the second diffusion layer formed in the first fin-like semiconductor layer.
  • the second diffusion layers can function as a first source line.
  • the first gate wiring and the second gate wiring are made of metal, so that high speed operation can be performed.
  • the width of the first columnar semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer is the same as the width of the first fin-shaped semiconductor layer in the direction orthogonal to the first fin-shaped semiconductor layer.
  • the fin-like semiconductor layer, the columnar semiconductor layer, and the gate wiring are formed by two orthogonal masks, and misalignment can be avoided.
  • the semiconductor device is formed by gate last, and insulation between the gate wiring and the fin-like semiconductor layer is achieved. It can be certain.
  • the cross-sectional area of the first magnetic tunnel junction memory element formed on the first columnar semiconductor layer has the same shape as the cross-sectional area of the first columnar semiconductor, whereby the magnetic tunnel junction In the case where the memory element and the columnar semiconductor layer are formed integrally, the number of steps can be reduced.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view of the semiconductor device based on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 1 shows the structure of a semiconductor device according to an embodiment of the present invention.
  • the first magnetic tunnel junction memory element includes a stationary phase 136a, a tunnel barrier layer 137a, and a free layer 138a.
  • a lower electrode 135 a is provided between the stationary phase 136 a and the first columnar semiconductor layer 113.
  • An upper electrode 139a is provided on the free layer 138a.
  • a first columnar semiconductor layer 114 formed on the first fin-shaped semiconductor layer 103 and a first gate insulating film formed around the first columnar semiconductor layer 114.
  • 132b a first gate wiring 133b formed around the first gate insulating film 132b, a second diffusion layer 126 formed under the first columnar semiconductor layer 114, and the first A first diffusion layer 121 formed on the columnar semiconductor layer 114, and a first magnetic tunnel junction memory element (136b, 137b, 138b) formed on the first columnar semiconductor layer 114.
  • the first memory cell 202 is included.
  • the first magnetic tunnel junction memory element includes a stationary phase 136b, a tunnel barrier layer 137b, and a free layer 138b.
  • a lower electrode 135 b is provided between the stationary phase 136 b and the first columnar semiconductor layer 114.
  • An upper electrode 139b is provided on the free layer 138b.
  • a first columnar semiconductor layer 116 formed on the first fin-shaped semiconductor layer 103 and a first gate insulating film formed around the first columnar semiconductor layer 116.
  • 132d a first gate wiring 133d formed around the first gate insulating film 132d, a second diffusion layer 126 formed under the first columnar semiconductor layer 116, and the first A first diffusion layer 123 formed on the columnar semiconductor layer 116 and a first magnetic tunnel junction memory element (136c, 137c, 138c) formed on the first columnar semiconductor layer 116.
  • the first memory cell 203 is included.
  • the first magnetic tunnel junction memory element includes a stationary phase 136c, a tunnel barrier layer 137c, and a free layer 138c.
  • a lower electrode 135 c is provided between the stationary phase 136 c and the first columnar semiconductor layer 116.
  • An upper electrode 139c is provided on the free layer 138c.
  • a first columnar semiconductor layer 117 formed on the first fin-shaped semiconductor layer 103 and a first gate insulating film formed around the first columnar semiconductor layer 117.
  • 132e a first gate wiring 133e formed around the first gate insulating film 132e, a second diffusion layer 126 formed under the first columnar semiconductor layer 117, and the first A first diffusion layer 124 formed on the columnar semiconductor layer 117 and a first magnetic tunnel junction memory element (136d, 137d, 138d) formed on the first columnar semiconductor layer 117.
  • the first memory cell 204 is provided.
  • the first magnetic tunnel junction memory element includes a stationary phase 136d, a tunnel barrier layer 137d, and a free layer 138d.
  • a lower electrode 135d is provided between the stationary phase 136d and the first columnar semiconductor layer 117.
  • An upper electrode 139d is provided on the free layer 138d.
  • the second diffusion layer 126 is further formed on the first fin-like semiconductor layer 103, and the second diffusion layer 126 functions as the first source line.
  • first memory cells 201, 202, 203, 204 are arranged on one line. Lower portions of the first columnar semiconductor layers 113, 114, 116, and 117 are connected to each other by a second diffusion layer 126, and function as a first source line. In the present embodiment, four first memory cells are arranged, but 8, 16, 32, 64, and 128 first memory cells may be arranged.
  • the upper electrodes 139a, 139b, 139c and 139d are connected by a first bit line 149a extending in a direction orthogonal to the first gate wirings 133a, 133b, 133c and 133d.
  • the second diffusion layer 126 and a third diffusion layer 122 formed on the second columnar semiconductor layer 115 are included.
  • the second diffusion layer formed under the second columnar semiconductor layer 115 is connected to the second diffusion layer 126 formed in the first fin-like semiconductor layer 103, and accordingly, the first source. Connected to the line.
  • the third diffusion layer 122 formed on the second columnar semiconductor layer 115 is connected to the second source line 147a.
  • the second source line 147a extends in a direction orthogonal to the second diffusion layer 126 as the first source line.
  • silicides 128a, 128b, 128c, and 128d are formed on the second diffusion layer 126.
  • first gate wirings 133a, 133b, 133d, and 133e and the second gate wiring 133c are made of metal.
  • the cross-sectional area of the first magnetic tunnel junction memory element formed on the first columnar semiconductor layer has the same shape as the cross-sectional area of the first columnar semiconductor. Also good. When the magnetic tunnel junction memory element and the columnar semiconductor layer are integrally formed, the number of steps can be reduced.
  • a first step of forming a first fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the first fin-like semiconductor layer is shown.
  • a silicon substrate is used, but any semiconductor may be used.
  • a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a first fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the first fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 104 is etched back to expose the upper portion of the first fin-like silicon layer 103.
  • the first step of forming the first fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the first fin-like semiconductor layer is shown.
  • a second insulating film is formed around the first fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed.
  • polysilicon, the second insulating film, and the first fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a second columnar semiconductor layer are formed.
  • a second step of forming a second dummy gate made of the first polysilicon is formed around the first fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed.
  • a second insulating film 105 is formed around the first fin-like silicon layer 103.
  • the second insulating film 105 is preferably an oxide film.
  • a first polysilicon 106 is deposited on the second insulating film 105 and planarized.
  • a third insulating film 107 is formed on the first polysilicon 106.
  • the third insulating film 107 is preferably a nitride film.
  • the second resists 108, 109, 110, 111, and 112 for forming the first and second gate wirings, the first columnar semiconductor layer, and the second columnar semiconductor layer are formed as described above. It is formed in a direction perpendicular to the direction of the first fin-like silicon layer 103.
  • a first columnar shape is obtained.
  • Silicon layer 113, 114, 116, 117 and first dummy gate 106a, 106b, 106d, 106e made of the first polysilicon, second columnar silicon layer 115, and second dummy gate made of the first polysilicon 106c is formed.
  • the third insulating film 107 is separated to become third insulating films 107a, 107b, 107c, 107d, and 107e.
  • the second insulating film 105 is separated to become second insulating films 105a, 105b, 105c, 105d, and 105e.
  • the third insulating films 107a, 107b, 107c, 107d, and 107e function as a hard mask.
  • the third insulating film may not be used.
  • the second resists 108, 109, 110, 111, and 112 are removed.
  • the second insulating film is formed around the first fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed.
  • etching polysilicon, the second insulating film, and the first fin-like semiconductor layer, a first columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a second columnar semiconductor layer are formed.
  • a second step of forming a second dummy gate made of the first polysilicon is formed around the first fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the first and second gates are formed.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate, and the fourth insulating film is formed.
  • a second polysilicon is deposited around the substrate and etched to form sidewalls of the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer.
  • a third step of forming the third dummy gate and the fourth dummy gate is left.
  • a fourth insulating film 118 is formed around the gate 106c.
  • the fourth insulating film 118 is preferably an oxide film.
  • a third resist 119 is formed and etched back to expose the upper portions of the first columnar silicon layers 113, 114, 116, and 117 and the upper portion of the second columnar silicon layer 115.
  • first diffusion layers 120, 121, 123, 124 are introduced to form first diffusion layers 120, 121, 123, 124 on the first columnar silicon layers 113, 114, 116, 117.
  • the third diffusion layer 122 is formed on the second columnar silicon layer 115.
  • an n-type diffusion layer it is preferable to introduce arsenic or phosphorus.
  • a p-type diffusion layer it is preferable to introduce boron.
  • the third resist 119 is removed.
  • the second polysilicon 125 is deposited around the fourth insulating film 118.
  • the first dummy gates 106a, 106b, 106d, 106e, the first columnar silicon layers 113, 114, 116, 117 and the Third dummy gates 125a, 125b, 125d, 125e and a fourth dummy gate 125c are formed by remaining on the side walls of the second dummy gate 106c and the second columnar silicon layer 115.
  • the fourth insulating film 118 may be separated to be fourth insulating films 118a, 118b, 118c, 118d, and 118e.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate, and the fourth insulating film is formed.
  • a second polysilicon is deposited around the substrate and etched to form sidewalls of the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor layer.
  • a third step of forming a third dummy gate and a fourth dummy gate is left behind.
  • a second diffusion layer is formed above the first fin-like semiconductor layer, the first columnar semiconductor layer, and the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed.
  • a fifth insulating film is formed around the dummy gate, etched, left as a sidewall, and a sidewall made of the fifth insulating film is formed on the second diffusion layer.
  • a fourth step of forming a source line by forming a metal / semiconductor compound is shown.
  • the diffusion layer 126 is formed.
  • an n-type diffusion layer it is preferable to introduce arsenic or phosphorus.
  • a p-type diffusion layer it is preferable to introduce boron.
  • the diffusion layer may be formed after forming a sidewall made of a fifth insulating film described later.
  • a fifth insulating film 127 is formed around the third dummy gates 125a, 125b, 125d, 125e and the fourth dummy gate 125c.
  • the fifth insulating film 126 is preferably a nitride film.
  • the fifth insulating film 127 is etched and left in a sidewall shape to form sidewalls 127a, 127b, 127c, 127d, and 127e made of the fifth insulating film.
  • metal and semiconductor compounds 128 a, 128 b, 128 c and 128 d are formed on the second diffusion layer 126.
  • metal and semiconductor compounds 129a, 129b, 129c, 129d, and 129e may also be formed on the third dummy gates 125a, 125b, 125d, and 125e and on the fourth dummy gate 125c.
  • the second diffusion layer is formed in the upper portion of the first fin-like semiconductor layer, the lower portion of the first columnar semiconductor layer, and the lower portion of the second columnar semiconductor layer, and the third dummy gate and the fourth
  • a fifth insulating film is formed around the dummy gate, etched, left as a sidewall, and a sidewall made of the fifth insulating film is formed on the second diffusion layer.
  • a fourth step of forming a source line by forming a compound of metal and semiconductor was shown.
  • an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, and the first dummy gate is exposed.
  • the dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the first and second dummy gates are removed.
  • a gate insulating film to be a gate insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, depositing metal, and etching back.
  • a fifth step is shown in which a first gate wiring is formed around the first columnar semiconductor layer and a second gate wiring is formed around the second columnar semiconductor layer.
  • a nitride film 130 is deposited and an interlayer insulating film 131 is deposited.
  • the first dummy gates 106a, 106b, 106d, 106e, the second dummy gate 106c, the third dummy gates 125a, 125b, 125d, 125e, and the first dummy gates 106a, 106b, 106d, 106e are processed.
  • the upper part of the fourth dummy gate 125c is exposed.
  • the metal and semiconductor compounds 129a, 129b, 129c, 129d, and 129e above the third dummy gates 125a, 125b, 125d, and 125e and the fourth dummy gate 125c are removed.
  • the second insulating films 105a, 105b, 105c, 105d, and 105e and the fourth insulating films 118a, 118b, 118c, 118d, and 118e are removed.
  • the gate insulating film 132 to be the first and second gate insulating films is formed around the first columnar silicon layers 113, 114, 116, and 117 and around the second columnar silicon layer 115.
  • the fifth insulating films 127a, 127b, 127c, 127d, and 127e are formed around the first columnar silicon layers 113, 114, 116, and 117 and around the second columnar silicon layer 115.
  • a metal 133 is deposited.
  • the metal 133 is etched back to form first gate wirings 133a, 133b, 133d, and 133e around the first columnar silicon layers 113, 114, 116, and 117, and A second gate wiring 133 c is formed around the two columnar silicon layers 115.
  • the interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are exposed, and the first dummy gate is exposed.
  • the dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the first and second dummy gates are removed.
  • a gate insulating film to be a gate insulating film is formed around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, depositing metal, and etching back.
  • a first gate wiring is formed around the first columnar semiconductor layer, and a second gate wiring is formed around the second columnar semiconductor layer.
  • a second interlayer insulating film is deposited and planarized to expose the upper portion of the first columnar semiconductor layer and the upper portion of the second columnar semiconductor layer, and the upper portion of the first columnar semiconductor layer and the second layer.
  • 6 shows a sixth step of forming the first and second magnetic tunnel junction memory elements above the columnar semiconductor layer.
  • a second interlayer insulating film 134 is deposited.
  • the second interlayer insulating film 134 is etched back to expose the upper portions of the first columnar silicon layers 113, 114, 116, and 117 and the upper portion of the second columnar silicon layer 115.
  • the gate insulating film 132 is separated and becomes the first gate insulating films 132a, 132b, 132d, 132e, and the second gate insulating film 132c.
  • the second interlayer insulating film 134 is separated to form second interlayer insulating films 134a, 134b, 134c, 134d, and 134e.
  • the film 136 for the stationary phase is preferably CoFeB.
  • the film 137 for the tunnel barrier layer is preferably MgO.
  • the film 138 for the free layer is preferably CoFeB. Moreover, it is good also as a double MgO free layer layer structure.
  • fifth resists 140, 141, 142, and 143 for forming the first and second magnetic tunnel junction memory elements are formed.
  • the metal 135 for the lower electrode and the film 136 for the stationary phase, the film 137 for the tunnel barrier layer, the film 138 for the free layer, and the metal 139 for the upper electrode are etched. .
  • the metal 135 is separated and becomes lower electrodes 135a, 135b, 135c, and 135d.
  • the membrane 136 for the stationary phase is separated into the stationary phases 136a, 136b, 136c, and 136d.
  • the film 137 for the tunnel barrier layer is separated to become tunnel barrier layers 137a, 137b, 137c, and 137d.
  • the film 138 for the free layer is separated into free layers 138a, 138b, 138c, 138d.
  • the metal 139 for the upper electrode is separated into upper electrodes 139a, 139b, 139c, and 139d.
  • the fifth resists 140, 141, 142, 143 are removed.
  • the second interlayer insulating film is deposited and planarized, the first columnar semiconductor layer upper portion and the second columnar semiconductor layer upper portion are exposed, the first columnar semiconductor layer upper portion and the second columnar semiconductor layer are exposed.
  • the sixth step of forming the first and second magnetic tunnel junction memory elements on the columnar semiconductor layer is shown.
  • a third interlayer insulating film 144 is deposited.
  • a sixth resist 145 is formed.
  • the third interlayer insulating film 144 is etched to form a source line groove 146.
  • the sixth resist 145 is removed.
  • a metal 147 is deposited.
  • the metal 147 is etched back to form a second source line 147a.
  • the seventh step of forming the second source line on the second columnar semiconductor layer is shown.
  • a fourth interlayer insulating film 148 is deposited.
  • the fourth interlayer insulating film 148 is etched back to expose the upper portions of the upper electrodes 139a, 139b, 139c, and 139d.
  • the fourth interlayer insulating film 148 remains in the source line trench 146 and becomes the fourth interlayer insulating film 148a.
  • a seventh resist 150 is formed to form bit lines.
  • the metal 149 is etched to form the first bit line 149a.
  • First insulating film 105 Second insulating film 105a. Second insulating film 105b. Second insulating film 105c. Second insulating film 105d. Second insulating film 105e. Second insulating film 106. First polysilicon 106a. First dummy gate 106b. First dummy gate 106c. Second dummy gate 106d. First dummy gate 106e. First dummy gate 107. Third insulating film 107a. Third insulating film 107b. Third insulating film 107c. Third insulating film 107d. Third insulating film 107e. Third insulating film 108. Second resist 109.
  • Second resist 110 Second resist 111. Second resist 112. Second resist 113. First columnar silicon layer 114. First columnar silicon layer 115. Second columnar silicon layer 116. First columnar silicon layer 117. First columnar silicon layer 118. Fourth insulating film 118a. Fourth insulating film 118b. Fourth insulating film 118c. Fourth insulating film 118d. Fourth insulating film 118e. Fourth insulating film 119. Third resist 120. First diffusion layer 121. First diffusion layer 122. Third diffusion layer 123. First diffusion layer 124. First diffusion layer 125. Second polysilicon 125a. Third dummy gate 125b. Third dummy gate 125c. Fourth dummy gate 125d. The third dummy gate 125e.
  • Gate insulating film 132a First gate insulating film 132b. First gate insulating film 132c. Second gate insulating film 132d. First gate insulating film 132e. First gate insulating film 133. Metal 133a. First gate wiring 133b. First gate wiring 133c. Second gate wiring 133d. First gate wiring 133e. First gate wiring 134. Second interlayer insulating film 134a. Second interlayer insulating film 134b. Second interlayer insulating film 134c. Second interlayer insulating film 134d. Second interlayer insulating film 134e. Second interlayer insulating film 135. Metal 135a. For the bottom electrode. Lower electrode 135b. Lower electrode 135c. Lower electrode 135d.
  • Lower electrode 136 Membrane for stationary phase 136a. Stationary phase 136b. Stationary phase 136c. Stationary phase 136d. Stationary phase 137. Film 137a for tunnel barrier layer. Tunnel barrier layer 137b. Tunnel barrier layer 137c. Tunnel barrier layer 137d. Tunnel barrier layer 138. Membrane 138a for free layer. Free layer 138b. Free layer 138c. Free layer 138d. Free layer 139. Metal 139a. For upper electrode. Upper electrode 139b. Upper electrode 139c. Upper electrode 139d. Upper electrode 140. Fifth resist 141. Fifth resist 142. Fifth resist 143. Fifth resist 144. Third interlayer insulating film 145. Sixth resist 146. Source wire groove 147. Metal 147a.
  • Second source line 148 Fourth interlayer insulating film 148a. Fourth interlayer insulating film 149. Metal 149a. First bit line 150. Seventh resist 201. First memory cell 202. First memory cell 203. First memory cell 204. First memory cell

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Abstract

　セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供する。　半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有する第１のメモリセルと、前記第１のメモリセルが一行に４個以上配置されるのであって、前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、前記第１のソース線に直交する方向に延在する第２のソース線を有する。

Description

半導体装置、及び半導体装置の製造方法
　本発明は半導体装置、及び半導体装置の製造方法に関する。
　近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。
　特許文献１図６Ｂに示されているようなＳＴＴ－ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して平行でありかつビット・ライン（ＢＬ）に対して直交である。この構成を平面トランジスタを用いて形成すると、特許文献１図６Ｂに示されるように、メモリセル２個に対して一本ソース・ラインが必要になり、ワード・ライン間にソース・ラインを一本配置するレイアウトとなり、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。
　基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され（柱状半導体層）、ゲート電極がこの柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。
特開２０１３－９３５９２号公報 特開２００４－３５６３１４号公報
　本発明は、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。
　本発明の半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有する第１のメモリセルと、前記第１のメモリセルは一行上に４個以上配置され、前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、前記第１のソース線に直交する方向に延在する第２のソース線を有することを特徴とする。
　また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする。
　また、半導体基板上に形成された第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、前記第２の拡散層は前記第１のソース線として機能することを特徴とする。
　また、前記第１の柱状半導体層の上部に形成された第１の拡散層と、前記第２の柱状半導体層の上部に形成された第３の拡散層と、を有することを特徴とする。
　また、前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする。
　また、前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする。
　また、前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする。
　また、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有することを特徴とする。
　また、本発明の半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部に第１の磁気トンネル接合記憶素子を形成する第６工程と、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程と、を有することを特徴とする。
　また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
　また、前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする。
　本発明によれば、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。
　第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、第１のソース線と第１のビット線を異なる階層に形成することができる。前記第１のソース線に直交する方向に延在する第２のソース線を有することにより、第１のメモリセル４個以上に対して一本の第２のソース線を有することになり、第２のソース線を４個以上の第１のメモリセルで共有することにより、セル面積を小さくすることができる。一本の第２のソース線は、４、８、１６、３２、６４、１２８個の第１のメモリセルで共有することが好ましい。
　また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とすることにより、第１のソース線を、第２の柱状半導体層で形成されるトランジスタを介して第２のソース線に接続することができる。従って、柱状半導体層上部からフィン状半導体層までの深いコンタクトの形成が不要となる。
　また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各第１のメモリセルのソースを相互に接続することができ、第２の拡散層は第１のソース線として機能することができる。
　前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。
　前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。
　前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。
　前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有することを特徴とすることにより、磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　本発明の実施形態に係る半導体装置の構造を図１に示す。
　一行一列目には、半導体基板１０１上に形成された第１のフィン状半導体層１０３と、前記第１のフィン状半導体層１０３の周囲に形成された第１の絶縁膜１０４と、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０３に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１３の上部に形成された第１の拡散層１２０と、前記第１の柱状半導体層１１３上に形成された第１の磁気トンネル接合記憶素子（１３６ａ、１３７ａ、１３８ａ）と、を有する第１のメモリセル２０１を有する。
　第１の磁気トンネル接合記憶素子は、固定相１３６ａ、トンネル障壁層１３７ａ、自由層１３８ａからなる。固定相１３６ａと第１の柱状半導体層１１３との間に下部電極１３５ａを有する。自由層１３８ａ上部に上部電極１３９ａを有する。
　一行二列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１４と、前記第１の柱状半導体層１１４の周囲に形成された第１のゲート絶縁膜１３２ｂと、前記第１のゲート絶縁膜１３２ｂの周囲に形成された第１のゲート配線１３３ｂと、前記第１の柱状半導体層１１４の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１４の上部に形成された第１の拡散層１２１と、前記第１の柱状半導体層１１４上に形成された第１の磁気トンネル接合記憶素子（１３６ｂ、１３７ｂ、１３８ｂ）と、を有する第１のメモリセル２０２を有する。
　第１の磁気トンネル接合記憶素子は、固定相１３６ｂ、トンネル障壁層１３７ｂ、自由層１３８ｂからなる。固定相１３６ｂと第１の柱状半導体層１１４との間に下部電極１３５ｂを有する。自由層１３８ｂ上部に上部電極１３９ｂを有する。
　一行四列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１６と、前記第１の柱状半導体層１１６の周囲に形成された第１のゲート絶縁膜１３２ｄと、前記第１のゲート絶縁膜１３２ｄの周囲に形成された第１のゲート配線１３３ｄと、前記第１の柱状半導体層１１６の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１６の上部に形成された第１の拡散層１２３と、前記第１の柱状半導体層１１６上に形成された第１の磁気トンネル接合記憶素子（１３６ｃ、１３７ｃ、１３８ｃ）と、を有する第１のメモリセル２０３を有する。
　第１の磁気トンネル接合記憶素子は、固定相１３６ｃ、トンネル障壁層１３７ｃ、自由層１３８ｃからなる。固定相１３６ｃと第１の柱状半導体層１１６との間に下部電極１３５ｃを有する。自由層１３８ｃ上部に上部電極１３９ｃを有する。
　一行五列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１７と、前記第１の柱状半導体層１１７の周囲に形成された第１のゲート絶縁膜１３２ｅと、前記第１のゲート絶縁膜１３２ｅの周囲に形成された第１のゲート配線１３３ｅと、前記第１の柱状半導体層１１７の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１７の上部に形成された第１の拡散層１２４と、前記第１の柱状半導体層１１７上に形成された第１の磁気トンネル接合記憶素子（１３６ｄ、１３７ｄ、１３８ｄ）と、を有する第１のメモリセル２０４を有する。
　第１の磁気トンネル接合記憶素子は、固定相１３６ｄ、トンネル障壁層１３７ｄ、自由層１３８ｄからなる。固定相１３６ｄと第１の柱状半導体層１１７との間に下部電極１３５ｄを有する。自由層１３８ｄ上部に上部電極１３９ｄを有する。
　前記第２の拡散層１２６は前記第１のフィン状半導体層１０３に更に形成され、前記第２の拡散層１２６は前記第１のソース線として機能する。
　前記第１のメモリセル２０１、２０２、２０３、２０４が一行上に４個配置されている。前記第１の柱状半導体層１１３、１１４、１１６、１１７の下部は、第２の拡散層１２６により相互に接続され、第１のソース線として機能する。本実施例では第１のメモリセルを４個配置したが、８、１６、３２、６４、１２８個の第１のメモリセルを配置してもよい。
　上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄは、前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｃ、１３３ｄに直交する方向に延在する第１のビット線１４９ａにより、接続される。
　前記第１のフィン状半導体層１０３上に形成された前記第２の柱状半導体層１１５と、前記第２の柱状半導体層１１５の周囲に形成された第２のゲート絶縁膜１３２ｃと、前記第２のゲート絶縁膜１３２ｃの周囲に形成され、前記第１のフィン状半導体層１０３に直交する方向に延在する第２のゲート配線１３３ｃと、前記第２の柱状半導体層１１５の下部に形成された前記第２の拡散層１２６と、前記第２の柱状半導体層１１５の上部に形成された第３の拡散層１２２と、を有する。
　前記第２の柱状半導体層１１５の下部に形成された第２の拡散層は、第１のフィン状半導体層１０３に形成された第２の拡散層１２６に接続され、従って、前記第１のソース線に接続される。
　前記第２の柱状半導体層１１５の上部に形成された第３の拡散層１２２は第２のソース線１４７ａに接続される。
　第２のソース線１４７ａは、前記第１のソース線としての第２の拡散層１２６に直交する方向に延在する。
　第２の拡散層１２６上には、シリサイド１２８ａ、１２８ｂ、１２８ｃ、１２８ｄが形成される。
　前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅと前記第２のゲート配線１３３ｃとは、金属からなることが好ましい。
　また、図４８に示すように、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有してもよい。磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
　以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２～図４７を参照して説明する。
　まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０３、を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、第１のフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、第１のフィン状シリコン層１０３、の上部を露出する。
　以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
　次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
　図７に示すように、前記第１のフィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
　図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
　図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
　図１０に示すように、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１０８、１０９、１１０、１１１、１１２を、前記第１のフィン状シリコン層１０３の方向に対して垂直の方向に形成する。
　図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記第１のフィン状シリコン層１０３をエッチングすることにより、第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第１のポリシリコンによる第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと第２の柱状シリコン層１１５と前記第１のポリシリコンによる第２のダミーゲート１０６ｃを形成する。このとき、第３の絶縁膜１０７は、分離され、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅとなる。また、第２の絶縁膜１０５は分離され、第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅとなる。このとき、第２のレジスト１０８、１０９、１１０、１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
　図１２に示すように、第２のレジスト１０８、１０９、１１０、１１１、１１２を除去する。
　以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
　次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
　図１３に示すように、前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２の柱状シリコン層１１５と前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃの周囲に第４の絶縁膜１１８を形成する。第４の絶縁膜１１８は、酸化膜が好ましい。
　図１４に示すように、第３のレジスト１１９を形成し、エッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７上部と前記第２の柱状シリコン層１１５上部を露出する。
　図１５に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１４、１１６、１１７上部に第１の拡散層１２０、１２１、１２３、１２４を形成する。また、第２の柱状シリコン層１１５上部に第３の拡散層１２２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図１６に示すように、第３のレジスト１１９を除去する。
　図１７に示すように、第４の絶縁膜１１８の周囲に第２のポリシリコン１２５を堆積する。
　図１８に示すように、第２のポリシリコン１２５をエッチングをすることにより、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２のダミーゲート１０６ｃと前記第２の柱状シリコン層１１５の側壁に残存させ、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと第４のダミーゲート１２５ｃを形成する。このとき、第４の絶縁膜１１８は分離され、第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅとなってもよい。
　以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
　次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。
　図１９に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１４、１１６、１１７下部と前記第２の柱状シリコン層１１５下部と第１のフィン状シリコン層１０３上部に第２の拡散層１２６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
　図２０に示すように、前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの周囲に、第５の絶縁膜１２７を形成する。第５の絶縁膜１２６は、窒化膜が好ましい。
　図２１に示すように、第５の絶縁膜１２７をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅを形成する。
　図２２に示すように、前記第２の拡散層１２６上に金属と半導体の化合物１２８ａ、１２８ｂ、１２８ｃ、１２８ｄを形成する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部にも金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅが形成されてもよい。
　以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。
　次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。
　図２３に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。
　図２４に示すように、化学機械研磨し、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの上部を露出する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部の金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅを除去する。
　図２５に示すように、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとを除去する。
　図２６に示すように、前記第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅと前記第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅを除去する。
　図２７に示すように、第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲と前記第２の柱状シリコン層１１５の周囲と前記第５の絶縁膜１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅの内側に形成する。
　図２８に示すように、金属１３３を堆積する。
　図２９に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲に第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅを形成し、前記第２の柱状シリコン層１１５の周囲に第２のゲート配線１３３ｃを形成する。
　以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。
　次に、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程を示す。
　図３０に示すように、第２の層間絶縁膜１３４を堆積する。
　図３１に示すように、第２の層間絶縁膜１３４をエッチバックし、第１の柱状シリコン層１１３、１１４、１１６、１１７上部と、第２の柱状シリコン層１１５上部を露出する。このときゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、１３２ｂ、１３２ｄ、１３２ｅ、第２のゲート絶縁膜１３２ｃとなる。また、第２の層間絶縁膜１３４は分離され、第２の層間絶縁膜１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ、１３４ｅとなる。
　図３２に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９を堆積する。固定相のための膜１３６は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１３７は、ＭｇＯが好ましい。また、自由層のための膜１３８は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。
　図３３に示すように、第１と第２の磁気トンネル接合記憶素子を形成するための第５のレジスト１４０、１４１、１４２、１４３を形成する。
　図３４に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９をエッチングする。金属１３５は、分離され、下部電極１３５ａ、１３５ｂ、１３５ｃ、１３５ｄとなる。また、固定相のための膜１３６は、分離され、固定相１３６ａ、１３６ｂ、１３６ｃ、１３６ｄとなる。また、トンネル障壁層のための膜１３７は分離され、トンネル障壁層１３７ａ、１３７ｂ、１３７ｃ、１３７ｄとなる。自由層のための膜１３８は分離され、自由層１３８ａ、１３８ｂ、１３８ｃ、１３８ｄとなる。また、上部電極のための金属１３９は分離され、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄとなる。
　図３５に示すように、第５のレジスト１４０、１４１、１４２、１４３を除去する。
　以上により、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程が示された。
　次に、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程を示す。
　図３６に示すように、第３の層間絶縁膜１４４を堆積する。
　図３７に示すように、第６のレジスト１４５を形成する。
　図３８に示すように、第３の層間絶縁膜１４４をエッチングし、ソース線溝１４６を形成する。
　図３９に示すように、第６のレジスト１４５を除去する。
　図４０に示すように、金属１４７を堆積する。
　図４１に示すように、金属１４７をエッチバックし、第２のソース線１４７ａを形成する。
　以上により、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程が示された。
　次に第１のビット線を形成する工程を示す。
　図４２に示すように、第４の層間絶縁膜１４８を堆積する。
　図４３に示すように、第４の層間絶縁膜１４８をエッチバックし、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄ上部を露出する。第４の層間絶縁膜１４８は、ソース線溝１４６に残存し、第４の層間絶縁膜１４８ａとなる。
　図４４に示すように、金属１４９を堆積する。
　図４５に示すように、ビット線を形成するため第７のレジスト１５０を形成する。
　図４６に示すように、金属１４９をエッチングし、第１のビット線１４９ａを形成する。
　図４７に示すように、第７のレジスト１５０を除去する。
　以上により、第１のビット線を形成する工程が示された。
　以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のフィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０５ａ．第２の絶縁膜
１０５ｂ．第２の絶縁膜
１０５ｃ．第２の絶縁膜
１０５ｄ．第２の絶縁膜
１０５ｅ．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０６ｂ．第１のダミーゲート
１０６ｃ．第２のダミーゲート
１０６ｄ．第１のダミーゲート
１０６ｅ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第３の絶縁膜
１０７ｂ．第３の絶縁膜
１０７ｃ．第３の絶縁膜
１０７ｄ．第３の絶縁膜
１０７ｅ．第３の絶縁膜
１０８．第２のレジスト
１０９．第２のレジスト
１１０．第２のレジスト
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第１の柱状シリコン層
１１５．第２の柱状シリコン層
１１６．第１の柱状シリコン層
１１７．第１の柱状シリコン層
１１８．第４の絶縁膜
１１８ａ．第４の絶縁膜
１１８ｂ．第４の絶縁膜
１１８ｃ．第４の絶縁膜
１１８ｄ．第４の絶縁膜
１１８ｅ．第４の絶縁膜
１１９．第３のレジスト
１２０．第１の拡散層
１２１．第１の拡散層
１２２．第３の拡散層
１２３．第１の拡散層
１２４．第１の拡散層
１２５．第２のポリシリコン
１２５ａ．第３のダミーゲート
１２５ｂ．第３のダミーゲート
１２５ｃ．第４のダミーゲート
１２５ｄ．第３のダミーゲート
１２５ｅ．第３のダミーゲート
１２６．第２の拡散層
１２７．第５の絶縁膜
１２７ａ．第５の絶縁膜からなるサイドウォール
１２７ｂ．第５の絶縁膜からなるサイドウォール
１２７ｃ．第５の絶縁膜からなるサイドウォール
１２７ｄ．第５の絶縁膜からなるサイドウォール
１２７ｅ．第５の絶縁膜からなるサイドウォール
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２８ｄ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１２９ｃ．金属と半導体の化合物
１２９ｄ．金属と半導体の化合物
１２９ｅ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第１のゲート絶縁膜
１３２ｃ．第２のゲート絶縁膜
１３２ｄ．第１のゲート絶縁膜
１３２ｅ．第１のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第１のゲート配線
１３３ｃ．第２のゲート配線
１３３ｄ．第１のゲート配線
１３３ｅ．第１のゲート配線
１３４．第２の層間絶縁膜
１３４ａ．第２の層間絶縁膜
１３４ｂ．第２の層間絶縁膜
１３４ｃ．第２の層間絶縁膜
１３４ｄ．第２の層間絶縁膜
１３４ｅ．第２の層間絶縁膜
１３５．下部電極のための金属
１３５ａ．下部電極
１３５ｂ．下部電極
１３５ｃ．下部電極
１３５ｄ．下部電極
１３６．固定相のための膜
１３６ａ．固定相
１３６ｂ．固定相
１３６ｃ．固定相
１３６ｄ．固定相
１３７．トンネル障壁層のための膜
１３７ａ．トンネル障壁層
１３７ｂ．トンネル障壁層
１３７ｃ．トンネル障壁層
１３７ｄ．トンネル障壁層
１３８．自由層のための膜
１３８ａ．自由層
１３８ｂ．自由層
１３８ｃ．自由層
１３８ｄ．自由層
１３９．上部電極のための金属
１３９ａ．上部電極
１３９ｂ．上部電極
１３９ｃ．上部電極
１３９ｄ．上部電極
１４０．第５のレジスト
１４１．第５のレジスト
１４２．第５のレジスト
１４３．第５のレジスト
１４４．第３の層間絶縁膜
１４５．第６のレジスト
１４６．ソース線溝
１４７．金属
１４７ａ．第２のソース線
１４８．第４の層間絶縁膜
１４８ａ．第４の層間絶縁膜
１４９．金属
１４９ａ．第１のビット線
１５０．第７のレジスト
２０１．第１のメモリセル
２０２．第１のメモリセル
２０３．第１のメモリセル
２０４．第１のメモリセル

Claims (11)

  1. 　第１の柱状半導体層と、
    　前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、
    　前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、
    　を有する第１のメモリセルと、
    　前記第１のメモリセルは一行上に４個以上配置され、
    　前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、
    　前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、
    　前記第１のソース線に直交する方向に延在する第２のソース線と、
    　を有することを特徴とする半導体装置。
  2. 　前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、
    　前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、
    　前記第２の柱状半導体層の下部は前記第１のソース線に接続され、
    　前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする請求項１に記載の半導体装置。
  3. 　半導体基板上に形成された第１のフィン状半導体層と、
    　前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、
    　前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、
    　前記第１の柱状半導体層の下部に形成された第２の拡散層と、
    　前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
    　前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、
    　前記第２の拡散層は前記第１のソース線として機能することを特徴とする請求項２に記載の半導体装置。
  4. 　前記第１の柱状半導体層の上部に形成された第１の拡散層と、
    　前記第２の柱状半導体層の上部に形成された第３の拡散層と、
    　を有することを特徴とする請求項３に記載の半導体装置。
  5. 　前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする請求項３に記載の半導体装置。
  6. 　前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする請求項３に記載の半導体装置。
  7. 　前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする請求項３に記載の半導体装置。
  8. 　前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有することを特徴とする請求項１に記載の半導体装置。
  9. 　半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、
    　前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    　第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、
    　前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    　前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    　前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
    　前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
    　前記第５工程の後、
    　第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、
    　前記第１の柱状半導体層の上部に第１の磁気トンネル接合記憶素子を形成する第６工程と、
    　前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程と、
    　を有することを特徴とする半導体装置の製造方法。
  10. 　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
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