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WO2015125291A1 - 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 - Google Patents

記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 Download PDF

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WO2015125291A1
WO2015125291A1 PCT/JP2014/054270 JP2014054270W WO2015125291A1 WO 2015125291 A1 WO2015125291 A1 WO 2015125291A1 JP 2014054270 W JP2014054270 W JP 2014054270W WO 2015125291 A1 WO2015125291 A1 WO 2015125291A1
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WO
WIPO (PCT)
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semiconductor layer
gate
insulating film
columnar
layer
Prior art date
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Application number
PCT/JP2014/054270
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English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
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Publication date
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Priority to PCT/JP2014/054270 priority patent/WO2015125291A1/ja
Publication of WO2015125291A1 publication Critical patent/WO2015125291A1/ja
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    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a memory device, a semiconductor device, a memory device, and a method for manufacturing the semiconductor device.
  • phase change memories have been developed (see, for example, Patent Document 1).
  • the phase change memory stores information by changing and recording the resistance of the information storage element of the memory cell.
  • the Reset current is very large at 200 uA.
  • the memory cell size becomes very large.
  • a selection element such as a bipolar transistor or a diode can be used (see, for example, Patent Document 1).
  • the diode is a two-terminal element, in order to select a memory cell, when one source line is selected, the current of all the memory cells connected to one source line flows to one source line. It becomes. Therefore, the IR drop at the resistance of the source line becomes large.
  • a bipolar transistor is a three-terminal device, but since a current flows through the base, it is difficult to connect many transistors to the word line.
  • SGT Surrounding-Gate-Transistor
  • an object is to provide a memory having a memory element having a phase change layer, which can be reset using a reset gate.
  • a memory device includes a columnar phase change layer, a reset gate insulating film surrounding the columnar phase change layer, and a reset gate surrounding the reset gate insulating film.
  • Storage elements are arranged in two or more rows and two or more columns, the reset gate is connected in a row direction and a column direction, and the reset gate is a heater.
  • a lower electrode can be provided under the columnar phase change layer.
  • the reset gate may be titanium nitride.
  • the reset gate insulating film can be a nitride film.
  • the lower electrode can be titanium nitride.
  • the phase change layer can be reset by passing a current through the reset gate.
  • a storage device provides: A first columnar semiconductor layer; A gate insulating film formed around the first columnar semiconductor layer; A gate electrode formed around the gate insulating film; A gate wiring connected to the gate electrode; A first diffusion layer formed on the first columnar semiconductor layer; The second diffusion layer formed below the first columnar semiconductor layer;
  • Each of the storage elements formed on the first diffusion layer includes a columnar phase change layer, a reset gate insulating film surrounding the columnar phase change layer, and a reset gate surrounding the reset gate insulating film, Storage elements arranged in two or more rows and two or more columns; With The reset gate is connected in a row direction and a column direction; The reset gate is a heater.
  • a lower electrode can be provided under the columnar phase change layer.
  • the reset gate may be titanium nitride.
  • the reset gate insulating film can be a nitride film.
  • the lower electrode can be titanium nitride.
  • the phase change layer can be reset by passing a current through the reset gate.
  • the first columnar semiconductor layer is formed on a fin-like semiconductor layer formed on a semiconductor substrate and around which a first insulating film is formed, Further, the gate insulating film formed on the periphery and bottom of the gate electrode and the gate wiring,
  • the gate electrode is a metal
  • the gate wiring is metal
  • the gate wiring extends in a direction perpendicular to the fin-like semiconductor layer
  • the second diffusion layer is further formed on the fin-like semiconductor layer.
  • the second diffusion layer is further formed on the semiconductor substrate.
  • a contact wiring parallel to the gate wiring connected to the second diffusion layer can be provided.
  • the width of the outside of the gate electrode is the same as the width of the gate wiring, and the width of the first columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the fin in the direction orthogonal to the fin-shaped semiconductor layer. It is the same as the width of the semiconductor layer.
  • the gate insulating film formed between the second columnar semiconductor layer and the contact electrode can be provided.
  • the width of the second columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer can be the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer.
  • the gate insulating film formed around the contact electrode and the contact wiring can be provided.
  • the outer width of the contact electrode and the width of the contact wiring can be the same.
  • the first columnar semiconductor layer is formed on a semiconductor substrate, and includes the gate insulating film formed on and around the gate electrode and the gate wiring, the gate electrode is a metal, and the gate wiring is It is a metal,
  • the said 2nd diffused layer is further formed in the said semiconductor substrate, It is characterized by the above-mentioned.
  • a method for manufacturing a storage device includes: A columnar phase change layer and a lower electrode of two rows or more and two columns or more are formed on a semiconductor substrate, and a reset gate insulating film is formed so as to surround the columnar phase change layer and the lower electrode. It has a sixth step of forming a reset gate so as to surround a columnar phase change layer that operates as a storage device of columns or more.
  • a method for manufacturing a storage device includes: Forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer; After the first step, a second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and the gate wiring and the first A second resist for forming a columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon and the first By etching the insulating film 2 and the fin-shaped semiconductor layer, the first columnar semiconductor layer, the first dummy gate made of the first polysilicon, the second columnar semiconductor layer, and the first polysilicon are etched.
  • a second step of forming a second dummy gate After the second step, a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate; The second dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second columnar semiconductor are deposited and etched around the insulating film 4.
  • a second diffusion layer is formed in the upper part of the fin-like semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the periphery of the third dummy gate and the fourth dummy gate.
  • a fifth insulating film is formed, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and a metal and semiconductor compound is formed on the second diffusion layer.
  • a fourth resist to be removed is formed, the gate insulating film around the bottom of the second columnar semiconductor layer is removed, a metal is deposited, etch back is performed, and the periphery of the first columnar semiconductor layer is formed.
  • a method for manufacturing a semiconductor device comprising:
  • the method may further include forming a third insulating film on the first polysilicon after depositing and planarizing the first polysilicon on the second insulating film.
  • a third resist is formed and etched. Backing may be performed to expose the upper portion of the first columnar semiconductor layer and to form a first diffusion layer on the upper portion of the first columnar semiconductor layer.
  • a storage element comprising: a columnar phase change layer; a reset gate insulating film surrounding the columnar phase change layer; and a reset gate surrounding the reset gate insulating film.
  • the reset gate is connected in the row direction and the column direction, and the storage device is characterized in that the reset gate is a heater, by passing a current through the reset gate, Heat is generated at the reset gate, which is a heater, and the chalcogenide glass (GST: Ge2Sb2Te5) in contact with the heater can be melted to change the state.
  • the reset gate is shared in the row direction and the column direction, the memory elements in two or more rows and two or more columns can be collectively reset.
  • the reset gate surrounds the columnar phase change layer, the columnar phase change layer is easily heated.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view of the memory
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  • FIG. 1 shows a memory cell which is a semiconductor device of the present invention arranged in a first row, a first column, a first row, a third column, a second row, a first column, and a second row, a third column, and contact electrodes for connecting source lines to each other, Contact devices having contact wiring are arranged in the first row, second column, and second row, second column.
  • the memory cell in the second row and the first column includes a fin-like semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin-like semiconductor layer 104.
  • the first columnar semiconductor layer 129 formed thereon, a gate insulating film 162 formed around the first columnar semiconductor layer 129, and a gate made of metal formed around the gate insulating film 162
  • the width of the first columnar semiconductor layer 129 in the direction orthogonal to the fin-shaped semiconductor layer 104 is the same as the width of the fin-shaped semiconductor layer 104 in the direction orthogonal to the fin-shaped semiconductor layer 104.
  • the gate wiring 168 b extends in a direction orthogonal to the fin-like semiconductor layer 104.
  • the outer width of the gate electrode 168a and the width of the gate wiring 168b are the same.
  • the second diffusion layer 143 a is further formed on the fin-like semiconductor layer 104.
  • a lower electrode 175a, a columnar phase change layer 176a, a reset gate insulating film 182 and a reset gate 183 are provided on the first diffusion layer 302.
  • the memory cell in the second row and the third column includes a fin-like semiconductor layer 104 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin-like semiconductor layer.
  • 104 the first columnar semiconductor layer 131 formed on the gate 104, a gate insulating film 163 formed around the first columnar semiconductor layer 131, and a metal formed around the gate insulating film 163.
  • the width of the first columnar semiconductor layer 131 in the direction orthogonal to the fin-shaped semiconductor layer 104 is the same as the width of the fin-shaped semiconductor layer 104 in the direction orthogonal to the fin-shaped semiconductor layer 104.
  • the gate line 170b extends in a direction perpendicular to the fin-like semiconductor layer 104.
  • the outer width of the gate electrode 170a and the width of the gate wiring 170b are the same.
  • the second diffusion layer 143 a is further formed on the fin-like semiconductor layer 104.
  • a lower electrode 175b On the first diffusion layer 304, a lower electrode 175b, a columnar phase change layer 176b, a reset gate insulating film 182 and a reset gate 183 are provided.
  • the upper part of the columnar phase change layer 176a and the upper part of the columnar phase change layer 176b are connected by a bit line 185a.
  • the memory cell in the first row and the first column includes a fin-like semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 105, and the fin-like semiconductor layer 105.
  • the first columnar semiconductor layer 132, the first columnar semiconductor layer 132, the gate insulating film 162 formed around the first columnar semiconductor layer 132, and the periphery of the gate insulating film 162 The gate electrode 168a made of metal formed on the gate electrode 168a, the gate wiring 168b made of metal connected to the gate electrode 168a, and the gate insulating film 162 formed around and at the bottom of the gate electrode 168a and the gate wiring 168b.
  • the width of the first columnar semiconductor layer 132 in the direction orthogonal to the fin-shaped semiconductor layer 105 is the same as the width of the fin-shaped semiconductor layer 105 in the direction orthogonal to the fin-shaped semiconductor layer 105.
  • the gate wiring 168b extends in a direction perpendicular to the fin-like semiconductor layer 105, and the width of the gate electrode 168a and the width of the gate wiring 168b are the same.
  • the second diffusion layer 143 b is further formed on the fin-like semiconductor layer 105.
  • a lower electrode 175c, a columnar phase change layer 176c, a reset gate insulating film 182 and a reset gate 183 are provided on the first diffusion layer 305.
  • the memory cell in the first row and the third column includes a fin-like semiconductor layer 105 formed on the semiconductor substrate 101, a first insulating film 106 formed around the fin-like semiconductor layer 105, and the fin-like semiconductor layer 105.
  • the width of the first columnar semiconductor layer 134 in the direction orthogonal to the fin-shaped semiconductor layer 105 is the same as the width of the fin-shaped semiconductor layer 105 in the direction orthogonal to the fin-shaped semiconductor layer 105.
  • the gate line 170b extends in a direction perpendicular to the fin-like semiconductor layer 105, and the width of the outside of the gate electrode 170a and the width of the gate line 170b are the same.
  • the second diffusion layer 143 b is further formed on the fin-like semiconductor layer 105.
  • a lower electrode 175d, a columnar phase change layer 176d, a reset gate insulating film 182 and a reset gate 183 are provided on the first diffusion layer 307.
  • the columnar phase change layer 176c and the columnar phase change layer 176d are connected by a bit line 185b.
  • the memory element including the columnar phase change layers 176a, 176b, 176c, and 176d, the reset gate insulating film 182 that surrounds the columnar phase change layer, and the reset gate 183 that surrounds the reset gate insulating film 182.
  • the reset gate 183 is connected in the row direction and the column direction, and the reset gate 183 is a heater.
  • the reset gate 183 is a heater.
  • the gate electrodes 168a and 170a are made of metal and the gate wirings 168b and 170b are made of metal, the cooling can be accelerated.
  • the gate electrodes 168a and 170a and the gate insulating films 168b and 170b formed on the periphery and the bottom of the gate wiring are provided, a metal gate is formed by gate last. A high temperature process can be made compatible.
  • the gate electrodes 168a and 170a are metal
  • the gate wiring 168b and 170b are metal
  • the gate wirings 168b and 170b extend in a direction orthogonal to the fin-like semiconductor layers 104 and 105
  • the second diffusion layers 143a and 143b are the fin-like semiconductor layers 104 and 105, respectively.
  • the width of the outer sides of the gate electrodes 168a and 170a and the width of the gate wirings 168b and 170b are the same, and the width of the first columnar semiconductor layers 129, 131, 132, and 134 is the same as that of the fin-shaped semiconductor.
  • the width of the layers 104 and 105 is the same.
  • the contact device in the second row and the second column includes the fin-like semiconductor layer 104 formed on the semiconductor substrate 101, the first insulating film 106 formed around the fin-like semiconductor layer 104, and the fin A second columnar semiconductor layer 130 formed on the columnar semiconductor layer 104; a contact electrode 169a made of metal formed around the second columnar semiconductor layer 130; the second columnar semiconductor layer 130; The contact wiring 169b made of a metal having the gate insulating film 165 formed between the contact electrode 169a and extending in a direction perpendicular to the fin-like semiconductor layer 104 connected to the contact electrode 169a; The gate insulating film 164 formed around the contact electrode 169a and the contact wiring 169b; Having said second diffusion layer 143a formed on the lower portion of the conductor layer 104 second columnar semiconductor layer 130, a.
  • the width of the second columnar semiconductor layer 130 in the direction orthogonal to the fin-shaped semiconductor layer 104 is the same as the width of the fin-shaped semiconductor layer 104 in the direction orthogonal to the fin-shaped semiconductor layer 104, and the contact electrode 169a.
  • the width of the contact wire 169b is the same as the width of the contact wiring 169b, and the contact electrode 169a is connected to the second diffusion layer 143a.
  • the contact device in the first row and the second column includes the fin-shaped semiconductor layer 105 formed on the semiconductor substrate 101, the first insulating film 106 formed around the fin-shaped semiconductor layer 105, and the fin-shaped semiconductor device.
  • the gate insulating film 164 formed around the contact electrode 169a and the contact wiring 169b has the fin shape Having said second diffusion layer 143b formed on the lower portion of the conductor layer 105 and the second columnar semiconductor layer 133.
  • the width of the second columnar semiconductor layer 133 in the direction orthogonal to the fin-shaped semiconductor layer 105 is the same as the width of the fin-shaped semiconductor layer 105 in the direction orthogonal to the fin-shaped semiconductor layer 105, and the contact electrode 169a.
  • the width of the contact wiring 169b is the same as the width of the contact wiring 169b, and the contact electrode 169a is connected to the second diffusion layer 143b.
  • the contact wiring 169b parallel to the gate wirings 168b and 170b is, for example, every two memory cells arranged in a row in the direction of the bit lines 185a and 185b, every four, every eight, every sixteen, every thirty-two, It is preferable to arrange one for every 64 pieces.
  • the contact electrode 169a has the second diffusion.
  • the transistor structure is the same as that of the transistor structure except that it is connected to the layers 143a and 143b. All source lines including the second diffusion layers 143a and 143b in the direction parallel to the gate wirings 168b and 170b are connected to the contact wiring 169b. Therefore, the number of steps can be reduced.
  • FIG. 2 shows a structure in which the second diffusion layer 143c is formed deeply into the semiconductor substrate 101 and the second diffusion layers 143a and 143b in FIG. 1 are connected. With this structure, the source resistance can be further reduced.
  • a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown.
  • the silicon substrate is used in this embodiment, the substrate may be other than silicon as long as it is a semiconductor.
  • first resists 102 and 103 for forming a fin-like silicon layer are formed on a silicon substrate 101.
  • the silicon substrate 101 is etched to form fin-like silicon layers 104 and 105.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resists 102 and 103 are removed.
  • a first insulating film 106 is deposited around the fin-like silicon layers 104 and 105.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 106 is etched back, and the upper portions of the fin-like silicon layers 104 and 105 are exposed.
  • the first step of forming the fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the fin-like semiconductor layer is shown.
  • a second insulating film is formed around the fin-like semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film, and gate wiring and Forming a second resist for forming a first columnar semiconductor layer, a second columnar semiconductor layer, and a contact wiring in a direction perpendicular to the direction of the fin-shaped semiconductor layer; And the second insulating film and the fin-shaped semiconductor layer are etched, thereby the first columnar semiconductor layer, the first polysilicon first dummy gate, the second columnar semiconductor layer, and the first columnar semiconductor layer.
  • the 2nd process of forming the 2nd dummy gate by polysilicon is shown.
  • second insulating films 107 and 108 are formed around the fin-like silicon layers 104 and 105.
  • the second insulating films 107 and 108 are preferably oxide films.
  • a first polysilicon 109 is deposited on the second insulating films 107 and 108 and planarized.
  • a third insulating film 110 is formed on the first polysilicon 109.
  • the third insulating film 110 is preferably a nitride film.
  • the second resist 111 for forming the gate wirings 168b, 170b, the first columnar semiconductor layers 129, 131, 132, 134, the second columnar semiconductor layers 130, 133, and the contact wiring 169b. , 112 and 113 are formed in a direction perpendicular to the direction of the fin-like silicon layers 104 and 105.
  • the first insulating film 110, the first polysilicon 109, the second insulating films 107 and 108, and the fin-like silicon layers 104 and 105 are etched to form a first Columnar silicon layers 129, 131, 132, and 134, first dummy gates 117 and 119 made of the first polysilicon, second columnar silicon layers 130 and 133, and a second dummy gate 118 made of the first polysilicon.
  • the third insulating film 110 is separated and becomes third insulating films 114, 115, and 116.
  • the second insulating films 107 and 108 are separated to become second insulating films 123, 124, 125, 126, 127, and 128.
  • the third insulating films 114, 115, and 116 function as a hard mask.
  • the third insulating film may not be used.
  • the second resists 114, 115, and 116 are removed.
  • the second insulating film is formed around the fin-like semiconductor layer, and the first polysilicon is deposited and planarized on the second insulating film.
  • the second insulating film and the fin-shaped semiconductor layer are etched, thereby the first columnar semiconductor layer, the first polysilicon first dummy gate, the second columnar semiconductor layer, and the first columnar semiconductor layer.
  • a second step of forming a second dummy gate of polysilicon has been shown.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched.
  • a third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.
  • a fourth insulating film 135 is formed around the substrate.
  • the fourth insulating film 135 is preferably an oxide film.
  • a third resist 301 is formed and etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132, and 134. At this time, the upper portions of the second columnar silicon layers 130 and 133 may be exposed.
  • first diffusion layers 302, 304, 305, 307 are introduced to form first diffusion layers 302, 304, 305, 307 on the first columnar silicon layers 129, 131, 132, 134. Further, the first diffusion layers 303 and 306 may be formed on the second columnar silicon layers 130 and 133. In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • the third resist 301 is removed.
  • a second polysilicon 136 is deposited around the fourth insulating film 135.
  • the fourth insulating film 135 may be separated to form fourth insulating films 140, 141, and 142.
  • a fourth insulating film is formed around the first columnar semiconductor layer, the second columnar semiconductor layer, the first dummy gate, and the second dummy gate.
  • a second polysilicon is deposited around the fourth insulating film and etched, whereby the first dummy gate, the first columnar semiconductor layer, the second dummy gate, and the second dummy gate are etched.
  • the third step of forming the third dummy gate and the fourth dummy gate by remaining on the side wall of the columnar semiconductor layer is shown.
  • a second diffusion layer is formed in the upper part of the fin-like semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed.
  • a fifth insulating film is formed around and etched, left in the shape of a sidewall, a sidewall made of the fifth insulating film is formed, and a metal and a semiconductor are formed on the second diffusion layer. 4 shows a fourth step of forming a compound.
  • second diffusion layers 143a and 143b under the first columnar silicon layers 129, 131, 132, and 134 and under the second columnar silicon layers 130 and 133, respectively.
  • impurities are introduced to form second diffusion layers 143a and 143b under the first columnar silicon layers 129, 131, 132, and 134 and under the second columnar silicon layers 130 and 133, respectively.
  • To do. In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • the diffusion layer may be formed after forming a sidewall made of a fifth insulating film described later.
  • a fifth insulating film 144 is formed around the third dummy gates 137 and 139 and the fourth dummy gate 138.
  • the fifth insulating film 144 is preferably a nitride film.
  • the fifth insulating film 144 is etched and left in the shape of a sidewall to form sidewalls 145, 146, and 147 made of the fifth insulating film.
  • metal and semiconductor compounds 148, 149, 150, 151, 152, 153, 154, and 155 are formed on the second diffusion layers 143a and 143b.
  • metal and semiconductor compounds 156, 158, and 157 are also formed on the third dummy gates 137 and 139 and on the fourth dummy gate 138, respectively.
  • a second diffusion layer is formed in the upper part of the fin-shaped semiconductor layer, the lower part of the first columnar semiconductor layer, and the lower part of the second columnar semiconductor layer, and the third dummy gate and the fourth dummy gate are formed.
  • a fifth insulating film is formed around and etched, left in the shape of a sidewall, a sidewall made of the fifth insulating film is formed, and a metal and a semiconductor are formed on the second diffusion layer.
  • a fourth step of forming the compound was shown.
  • an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed. Exposed, removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, and removing the second insulating film and the fourth insulating film. And forming a gate insulating film around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, and forming a gate around the bottom of the second columnar semiconductor layer.
  • a fourth resist for removing the insulating film is formed, the gate insulating film around the bottom of the second columnar semiconductor layer is removed, a metal is deposited, etch back is performed, and the first columnar semiconductor layer is formed. Forming a gate electrode and a gate wiring around Around the second columnar semiconductor layer showing a fifth step of forming the contact electrode and the contact wiring.
  • an interlayer insulating film 159 is deposited.
  • a contact stopper film may be used.
  • the first dummy gates 117 and 119, the second dummy gate 118, the third dummy gates 137 and 139, and the fourth dummy gate 138 are removed.
  • the gate insulating film 160 is formed around the first columnar silicon layers 129, 131, 132, and 134, around the second columnar silicon layers 130 and 133, and the fifth insulating film 145, 146 and 147 are formed inside.
  • a fourth resist 161 for removing the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is formed.
  • the gate insulating film 160 around the bottom of the second columnar silicon layers 130 and 133 is removed.
  • the gate insulating films are separated to form gate insulating films 162, 163, 164, 165, 166.
  • the gate insulating films 164, 165, and 166 may be removed by isotropic etching.
  • the fourth resist 161 is removed.
  • a metal 167 is deposited.
  • the metal 167 is etched back to form gate electrodes 168a and 170a and gate wirings 168b and 170b around the first columnar silicon layers 129, 131, 132, and 134.
  • the contact electrode 169a and the contact wiring 169b are formed around the columnar silicon layers 130 and 133.
  • an interlayer insulating film is deposited and planarized, and the upper portions of the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate are formed. Exposed, removing the first dummy gate, the second dummy gate, the third dummy gate, and the fourth dummy gate, and removing the second insulating film and the fourth insulating film. And forming a gate insulating film around the first columnar semiconductor layer, around the second columnar semiconductor layer, and inside the fifth insulating film, and forming a gate around the bottom of the second columnar semiconductor layer.
  • a fourth resist for removing the insulating film is formed, the gate insulating film around the bottom of the second columnar semiconductor layer is removed, a metal is deposited, etch back is performed, and the first columnar semiconductor layer is formed.
  • a gate electrode and gate wiring are formed around Fifth step of forming a contact electrode and the contact wires around the second columnar semiconductor layer was demonstrated.
  • a columnar phase change layer of two or more columns and two or more columns and a lower electrode are formed, a reset gate insulating film is formed so as to surround the columnar phase change layer and the lower electrode, A sixth step of forming a reset gate so as to surround a columnar phase change layer of two rows or more and two columns or more is shown.
  • a second interlayer insulating film 171 is deposited.
  • the second interlayer insulating film 171 is etched back to expose the upper portions of the first columnar silicon layers 129, 131, 132 and 134 and the upper portions of the second columnar silicon layers 130 and 133.
  • a metal 175 for the lower electrode a metal 175 for the lower electrode, a film 176 whose resistance is changed, and a nitride film 177 are deposited.
  • fifth resists 178, 179, 180, and 181 for forming columnar phase change layers and lower electrodes are formed.
  • the nitride film 177, the film 176 whose resistance is changed, and the metal 175 are etched.
  • the nitride film 177 is separated to become nitride films 177a, 177b, 177c, and 177d.
  • the film 176 whose resistance is changed is separated into columnar phase change layers 176a, 176b, 176c, and 176d.
  • the metal 175 is separated to become lower electrodes 175a, 175b, 175c, and 175d.
  • the fifth resists 178, 179, 180, 181 are removed.
  • a reset gate insulating film 182 is deposited.
  • a metal 183 to be a reset gate is deposited.
  • the metal 183 is etched back.
  • a third interlayer insulating film 184 is deposited.
  • the third interlayer insulating film 184 is planarized, the nitride films 177a, 177b, 177c, and 177d are removed, and the upper portions of the columnar phase change layers 176a, 176b, 176c, and 176d are exposed.
  • a metal 185 is deposited.
  • sixth resists 186 and 187 are formed to form bit lines.
  • the metal 185 is etched to form bit lines 185a and 185b.
  • a columnar phase change layer and a lower electrode of two rows or more and two columns or more are formed, a reset gate insulating film is formed so as to surround the columnar phase change layer and the lower electrode, A sixth step of forming a reset gate so as to surround the columnar phase change layer is shown.
  • Second columnar silicon layer 131 First columnar silicon layer 132. First columnar silicon layer 133. Second columnar silicon layer 134. First columnar silicon layer 135. Fourth insulating film 136. Second polysilicon 137. Third dummy gate 138. Fourth dummy gate 139. Third dummy gate 140. Fourth insulating film 141. Fourth insulating film 142. Fourth insulating film 143a. Second diffusion layer 143b. Second diffusion layer 143c. Second diffusion layer 143d. Second diffusion layer 144. Fifth insulating film 145. Side wall 146. Sidewall 147. Sidewall 148. Compound of metal and semiconductor 149. Compound of metal and semiconductor 150. Compound of metal and semiconductor 151. Compound of metal and semiconductor 152.
  • Compound of metal and semiconductor 153 Compound of metal and semiconductor 154. Compound of metal and semiconductor 155. Compound of metal and semiconductor 156. Compound of metal and semiconductor 157. Compound of metal and semiconductor 158. Compound of metal and semiconductor 159. Interlayer insulating film 160. Gate insulating film 161. Fourth resist 162. Gate insulating film 163. Gate insulating film 164. Gate insulating film 165. Gate insulating film 166. Gate insulating film 167. Metal 168a. Gate electrode 168b. Gate wiring 169a. Contact electrode 169b. Contact wiring 170a. Gate electrode 170b. Gate wiring 171. Second interlayer insulating film 175. Metal 175a. Lower electrode 175b. Lower electrode 175c. Lower electrode 175d.

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Abstract

　柱状の相変化層（176a－176d）と，前記柱状の相変化層を取り囲むリセットゲート絶縁膜（182）と，前記リセットゲート絶縁膜を取り囲むリセットゲート（183）とを有する記憶素子が２行以上２列以上配置され，前記リセットゲートが行方向且つ列方向に接続されていることを特徴とし，前記リセットゲートがヒーターであることを特徴とする記憶装置により，リセットゲートを用いてリセットを行うことができる，相変化層を有する記憶装置を有するメモリを提供する。

Description

記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法
　本発明は記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法に関する。
　近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。
　セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を徐々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線―ソース線間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする（例えば、特許文献１を参照）。
　この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。
　ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。従って、ソース線の抵抗でのＩＲドロップが大きくなる。
　一方、バイポーラトランジスタは三端子素子であるが、ベースに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。
　基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献２を参照）。基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。
特開２０１２－２０４４０４号公報 特開２００４－３５６３１４号公報
　そこで、リセットゲートを用いてリセットを行うことができる、相変化層を有する記憶素子を有するメモリを提供することを目的とする。
　上記の課題を解決するために、本発明に係る記憶装置は、柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートとを有する記憶素子が２行以上２列以上配置され、前記リセットゲートが行方向且つ列方向に接続され、前記リセットゲートがヒーターであることを特徴とする。
　前記柱状の相変化層の下部に、下部電極を設けることができる。
　前記リセットゲートは、窒化チタンとすることができる。
　前記リセットゲート絶縁膜は、窒化膜とすることができる。
　前記下部電極は、窒化チタンとすることができる。
　前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことができる。
　上記の課題を解決するために、本発明に係る記憶装置は、
　第１の柱状半導体層と、
　前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記ゲート電極に接続されたゲート配線と、
　前記第１の柱状半導体層の上部に形成された第１の拡散層と、
　前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、
　前記第１の拡散層上に形成された　それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、２行以上２列以上配置された記憶素子と、
　を備え、
　前記リセットゲートが行方向且つ列方向に接続され、
　前記リセットゲートがヒーターであることを特徴とする。
　前記柱状の相変化層の下部に、下部電極を設けることができる。
　前記リセットゲートは、窒化チタンとすることができる。
　前記リセットゲート絶縁膜は、窒化膜とすることができる。
　前記下部電極は、窒化チタンとすることができる。
　前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことができる。
　前記第１の柱状半導体層は、半導体基板上に形成され周囲に第１の絶縁膜が形成されたフィン状半導体層の上に形成され、
　さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
　前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第２の拡散層は前記フィン状半導体層に更に形成される。
　前記第２の拡散層は前記半導体基板に更に形成される。
　前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を設けることができる。
　前記フィン状半導体層上に形成された第２の柱状半導体層と、
　前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
　前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
　前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
　をさらに備え、
　前記コンタクト電極は前記第２の拡散層と接続することができる。
　前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じである。
　前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を設けることができる。
　前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じとすることができる。
　前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を設けることができる。
　前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じとすることができる。
　前記第１の柱状半導体層は半導体基板上に形成され、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする。
　上記の課題を解決するために、本発明に係る記憶装置の製造方法は、
　半導体基板の上に、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の記憶装置として動作する柱状の相変化層を取り囲むようリセットゲートを形成する第６工程を有することを特徴とする。
　さらに、上記の課題を解決するために、本発明に係る記憶装置の製造方法は、
　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
　前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
　前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
　前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
　前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
　前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、露出した前記第１の柱状半導体層の上に柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、記憶装置として動作する前記柱状の相変化層を取り囲むようリセットゲートを形成する第６工程と、
　を有することを特徴とする半導体装置の製造方法。
　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことができる。
　前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成するようにしてもよい。
　本発明によれば、リセットゲートを用いてリセットを行うことができる、相変化層を有する記憶装置を有するメモリを提供することができる。
　柱状の相変化層と、前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有することを特徴とする記憶素子が２行以上２列以上配置されているのであって、前記リセットゲートが行方向且つ列方向に接続されていることを特徴とし、前記リセットゲートがヒーターであることを特徴とする記憶装置により、リセットゲートに電流を流すことで、ヒーターであるリセットゲートで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。また、リセットゲートを行方向列方向で共有するため、２行以上２列以上の記憶素子を一括でリセットすることができる。
　リセットゲートが柱状の相変化層を取り囲む構造のため、柱状の相変化層が熱しやすい。
　リセットゲートに電流を流すことでリセットを行うため、選択素子に大電流を流す必要はなく、選択素子は、セット動作用の低電流を流すことができればよい。
（ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　図１は本発明の半導体装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。
　二行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１２９と、前記第１の柱状半導体層１２９の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１２９の上部に形成された第１の拡散層３０２と、前記第１の柱状半導体層１２９の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１２９の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。
　前記第１の拡散層３０２上に、下部電極１７５ａ、柱状の相変化層１７６ａ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。
　二行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１３１と、前記第１の柱状半導体層１３１の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記第１の柱状半導体層１３１の上部に形成された第１の拡散層３０４と、前記第１の柱状半導体層１３１の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１３１の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。
　前記第１の拡散層３０４上に、下部電極１７５ｂ、柱状の相変化層１７６ｂ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。
　柱状の相変化層１７６ａ上部と、柱状の相変化層１７６ｂ上部は、ビット線１８５ａにより接続される。
　一行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３２と、第１の柱状半導体層１３２と、前記第１の柱状半導体層１３２の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１３２の上部に形成された第１の拡散層３０５と、前記第１の柱状半導体層１３２の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３２の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０５に直交する方向に延在し、前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。
　前記第１の拡散層３０５上に、下部電極１７５ｃ、柱状の相変化層１７６ｃ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。
　一行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３４と、第１の柱状半導体層１３４と、前記第１の柱状半導体層１３４の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と前記第１の柱状半導体層１３４の上部に形成された第１の拡散層３０７と、前記第１の柱状半導体層１３４の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３４の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０５に直交する方向に延在し、前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。
　前記第１の拡散層３０７上に、下部電極１７５ｄ、柱状の相変化層１７６ｄ、リセットゲート絶縁膜１８２、リセットゲート１８３を有する。
　柱状の相変化層１７６ｃと、柱状の相変化層１７６ｄは、ビット線１８５ｂにより接続される。
　以上より、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄと、前記柱状の相変化層を取り囲むリセットゲート絶縁膜１８２と、前記リセットゲート絶縁膜１８２を取り囲むリセットゲート１８３と、を有する記憶素子が２行以上２列以上配置されており、前記リセットゲート１８３が行方向且つ列方向に接続されており、前記リセットゲート１８３がヒーターである。リセットゲート１８３に電流を流すことで、ヒーターであるリセットゲート１８３で熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。また、２行以上２列以上の記憶素子を一括でリセットすることができる。
　また、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であるので、冷却を早めることができる。また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜１６８ｂ、１７０ｂと、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。
　また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有し、前記ゲート電極１６８ａ、１７０ａは金属であり、前記ゲート配線１６８ｂ、１７０ｂは金属であり、前記ゲート配線１６８ｂ、１７０ｂは前記フィン状半導体層１０４、１０５に直交する方向に延在し、前記第２の拡散層１４３ａ、１４３ｂは前記フィン状半導体層１０４、１０５に更に形成され、前記ゲート電極１６８ａ、１７０ａの外側の幅と前記ゲート配線１６８ｂ、１７０ｂの幅は同じであり、前記第１の柱状半導体層１２９、１３１、１３２、１３４の幅は前記フィン状半導体層１０４、１０５の幅と同じである。これにより、本半導体装置のフィン状半導体層１０４、１０５と、第１の柱状半導体層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。
　二行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第２の柱状半導体層１３０と、前記第２の柱状半導体層１３０の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３０と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６５を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０４に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記フィン状半導体層１０４と前記第２の柱状半導体層１３０の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第２の柱状半導体層１３０の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じであり、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであり、前記コンタクト電極１６９ａは前記第２の拡散層１４３ａと接続する。
　一行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第２の柱状半導体層１３３と、前記第２の柱状半導体層１３３の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３３と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６６を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０５に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４を有し、前記フィン状半導体層１０５と前記第２の柱状半導体層１３３の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第２の柱状半導体層１３３の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じであり、前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じであり、前記コンタクト電極１６９ａは前記第２の拡散層１４３ｂと接続する。
　また、前記第２の拡散層１４３ａ、１４３ｂに接続される前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂを有することにより、第２の拡散層１４３ａ、１４３ｂを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂは、例えば、ビット線１８５ａ、１８５ｂ方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。
　また、第２の柱状半導体層１３０、１３３と第２の柱状半導体層１３０、１３３周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとで形成される構造は、コンタクト電極１６９ａが前記第２の拡散層１４３ａ、１４３ｂと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線１６８ｂ、１７０ｂに平行な方向の第２の拡散層１４３ａ、１４３ｂからなる全てのソース線はコンタクト配線１６９ｂに接続されることになるため、工程数を削減することができる。
　図２は、半導体基板１０１深くまで第２の拡散層１４３ｃを形成し、図１の第２の拡散層１４３ａ、１４３ｂを接続した構造である。本構造とすることでさらにソース抵抗を削減することができる。
　図３は、図１の前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６を省き、半導体基板１０１上に第２の拡散層１４３ｄを形成した構造である。本構造とすることでさらにソース抵抗を削減することができる。
　以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図４～図４８を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、基板は半導体であればシリコン以外でもよい。
　図４に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
　図５に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図６に示すように、第１のレジスト１０２、１０３を除去する。
　図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図８に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。
　以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
　次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
　図９に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
　図１０に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
　図１１に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
　図１２に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状半導体層１２９、１３１、１３２、１３４と第２の柱状半導体層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
　図１３に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第１のポリシリコンによる第１のダミーゲート１１７、１１９と第２の柱状シリコン層１３０、１３３と前記第１のポリシリコンによる第２のダミーゲート１１８を形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１４、１１５、１１６となる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８となる。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
　図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。
　以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
　次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
　図１５に示すように、前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２の柱状シリコン層１３０、１３３と前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。第４の絶縁膜１３５は、酸化膜が好ましい。第３のレジスト３０１を形成し、エッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部を露出する。このとき、第２の柱状シリコン層１３０、１３３上部を露出してもよい。
　図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部に第１の拡散層３０２、３０４、３０５、３０７を形成する。また、第２の柱状シリコン層１３０、１３３上部に第１の拡散層３０３、３０６を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図１７に示すように、第３のレジスト３０１を除去する。
　図１８に示すように、前記第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。
　図１９に示すように、第２のポリシリコン１３６をエッチングをすることにより、前記第１のダミーゲート１１７、１１９と前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２のダミーゲート１１８と前記第２の柱状シリコン層１３０、１３３の側壁に残存させ、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８を形成する。このとき、第４の絶縁膜１３５は分離され、第４の絶縁膜１４０、１４１、１４２となってもよい。
　以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
　次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
　図２０に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４下部と前記第２の柱状シリコン層１３０、１３３下部に第２の拡散層１４３ａ、１４３ｂを形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
　図２１に示すように、前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜が好ましい。
　図２２に示すように、第５の絶縁膜１４４をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。
　図２３に示すように、前記第２の拡散層１４３ａ、１４３ｂ上に金属と半導体の化合物１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部にも金属と半導体の化合物１５６、１５８、１５７が形成される。
　以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
　次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。
　図２４に示すように、層間絶縁膜１５９を堆積する。コンタクトストッパ膜を用いてもよい。
　図２５に示すように、化学機械研磨し、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との上部を露出する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部の金属と半導体の化合物１５６、１５８、１５７を除去する。
　図２６に示すように、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８とを除去する。
　図２７に示すように、前記第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と前記第４の絶縁膜１４０、１４１、１４２を除去する。
　図２８に示すように、ゲート絶縁膜１６０を前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と前記第２の柱状シリコン層１３０、１３３の周囲と前記第５の絶縁膜１４５、１４６、１４７の内側に形成する。
　図２９に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成する。
　図３０に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６となる。また、等方性エッチングにより、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。
　図３１に示すように、第４のレジスト１６１を除去する。
　図３２に示すように、金属１６７を堆積する。
　図３３に示すように、金属１６７のエッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、前記第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。
　以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。
　次に、前記第５工程の後、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の柱状の相変化層を取り囲むようリセットゲートを形成する第６工程を示す。
　図３４に示すように、第２の層間絶縁膜１７１を堆積する。
　図３５に示すように、第２の層間絶縁膜１７１をエッチバックし、第１の柱状シリコン層１２９、１３１、１３２、１３４上部と、第２の柱状シリコン層１３０、１３３上部を露出する。
　図３６に示すように、下部電極のための金属１７５と抵抗が変化する膜１７６と窒化膜１７７を堆積する。
　図３７に示すように、柱状の相変化層と下部電極を形成するための第５のレジスト１７８、１７９、１８０、１８１を形成する。
　図３８に示すように、窒化膜１７７と抵抗が変化する膜１７６と金属１７５とをエッチングする。窒化膜１７７は分離され、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄとなる。また、抵抗が変化する膜１７６は分離され、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄとなる。また、金属１７５は分離され、下部電極１７５ａ、１７５ｂ、１７５ｃ、１７５ｄとなる。
　図３９に示すように、第５のレジスト１７８、１７９、１８０、１８１を除去する。
　図４０に示すように、リセットゲート絶縁膜１８２を堆積する。
　図４１に示すように、リセットゲートとなる金属１８３を堆積する。
　図４２に示すように、金属１８３をエッチバックする。
　図４３に示すように、第３の層間絶縁膜１８４を堆積する。
　図４４に示すように、第３の層間絶縁膜１８４を平坦化し、窒化膜１７７ａ、１７７ｂ、１７７ｃ、１７７ｄを除去し、柱状の相変化層１７６ａ、１７６ｂ、１７６ｃ、１７６ｄ上部を露出する。
　図４５に示すように、金属１８５を堆積する。
　図４６に示すように、ビット線を形成するため第６のレジスト１８６、１８７を形成する。
　図４７に示すように、金属１８５をエッチングし、ビット線１８５ａ、１８５ｂ形成する。
　図４８に示すように、第６のレジスト１８６、１８７を除去する。
　以上により、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の柱状の相変化層を取り囲むようリセットゲートを形成する第６工程が示された。
　以上により、本発明の実施形態に係る記憶装置の構造を形成するための製造工程が示された。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０８．第２の絶縁膜
１０９．第１のポリシリコン
１１０．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第２のレジスト
１１４．第３の絶縁膜
１１５．第３の絶縁膜
１１６．第３の絶縁膜
１１７．第１のダミーゲート
１１８．第２のダミーゲート
１１９．第１のダミーゲート
１２３．第２の絶縁膜
１２４．第２の絶縁膜
１２５．第２の絶縁膜
１２６．第２の絶縁膜
１２７．第２の絶縁膜
１２８．第２の絶縁膜
１２９．第１の柱状シリコン層
１３０．第２の柱状シリコン層
１３１．第１の柱状シリコン層
１３２．第１の柱状シリコン層
１３３．第２の柱状シリコン層
１３４．第１の柱状シリコン層
１３５．第４の絶縁膜
１３６．第２のポリシリコン
１３７．第３のダミーゲート
１３８．第４のダミーゲート
１３９．第３のダミーゲート
１４０．第４の絶縁膜
１４１．第４の絶縁膜
１４２．第４の絶縁膜
１４３ａ．第２の拡散層
１４３ｂ．第２の拡散層
１４３ｃ．第２の拡散層
１４３ｄ．第２の拡散層
１４４．第５の絶縁膜
１４５．サイドウォール
１４６．サイドウォール
１４７．サイドウォール
１４８．金属と半導体の化合物
１４９．金属と半導体の化合物
１５０．金属と半導体の化合物
１５１．金属と半導体の化合物
１５２．金属と半導体の化合物
１５３．金属と半導体の化合物
１５４．金属と半導体の化合物
１５５．金属と半導体の化合物
１５６．金属と半導体の化合物
１５７．金属と半導体の化合物
１５８．金属と半導体の化合物
１５９．層間絶縁膜
１６０．ゲート絶縁膜
１６１．第４のレジスト
１６２．ゲート絶縁膜
１６３．ゲート絶縁膜
１６４．ゲート絶縁膜
１６５．ゲート絶縁膜
１６６．ゲート絶縁膜
１６７．金属
１６８ａ．ゲート電極
１６８ｂ．ゲート配線
１６９ａ．コンタクト電極
１６９ｂ．コンタクト配線
１７０ａ．ゲート電極
１７０ｂ．ゲート配線
１７１．第２の層間絶縁膜
１７５．金属
１７５ａ．下部電極
１７５ｂ．下部電極
１７５ｃ．下部電極
１７５ｄ．下部電極
１７６．抵抗が変化する膜
１７６ａ．柱状の相変化層
１７６ｂ．柱状の相変化層
１７６ｃ．柱状の相変化層
１７６ｄ．柱状の相変化層
１７７．窒化膜
１７７ａ．窒化膜
１７７ｂ．窒化膜
１７７ｃ．窒化膜
１７７ｄ．窒化膜
１７８．第５のレジスト
１７９．第５のレジスト
１８０．第５のレジスト
１８１．第５のレジスト
１８２．リセットゲート絶縁膜
１８３．金属
１８４．第３の層間絶縁膜
１８５．金属
１８５ａ．ビット線
１８５ｂ．ビット線
１８６．第６のレジスト
１８７．第６のレジスト
３０１．第３のレジスト
３０２．第１の拡散層
３０３．第１の拡散層
３０４．第１の拡散層
３０５．第１の拡散層
３０６．第１の拡散層
３０７．第１の拡散層

Claims (26)

  1. 　柱状の相変化層と、
    　前記柱状の相変化層を取り囲むリセットゲート絶縁膜と、
    　前記リセットゲート絶縁膜を取り囲むリセットゲートと、
    を有する記憶素子が２行以上２列以上配置され、
    　前記リセットゲートが行方向且つ列方向に接続され、
    　前記リセットゲートがヒーターであることを特徴とする記憶装置。
  2. 　前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項１に記載の記憶装置。
  3. 　前記リセットゲートは、窒化チタンからなることを特徴とする請求項１に記載の記憶装置。
  4. 　前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項１に記載の記憶装置。
  5. 　前記下部電極は、窒化チタンからなることを特徴とする請求項２に記載の記憶装置。
  6. 　前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項１に記載の記憶装置。
  7. 　第１の柱状半導体層と、
    　前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    　前記ゲート電極に接続されたゲート配線と、
    　前記第１の柱状半導体層の上部に形成された第１の拡散層と、
    　前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、
    　前記第１の拡散層上に形成された　それぞれが、柱状の相変化層、前記柱状の相変化層を取り囲むリセットゲート絶縁膜、前記リセットゲート絶縁膜を取り囲むリセットゲートを有する記憶素子であって、２行以上２列以上配置された記憶素子と、
    　を備え、
    　前記リセットゲートが行方向且つ列方向に接続され、
    　前記リセットゲートがヒーターであることを特徴とする記憶装置。
  8. 　前記柱状の相変化層の下部に、下部電極を有することを特徴とする請求項７に記載の記憶装置。
  9. 　前記リセットゲートは、窒化チタンからなることを特徴とする請求項７に記載の記憶装置。
  10. 　前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項７に記載の記憶装置。
  11. 　前記下部電極は、窒化チタンからなることを特徴とする請求項８に記載の記憶装置。
  12. 　前記リセットゲートに電流を流すことにより、相変化層のリセットを行うことを特徴とする請求項７に記載の記憶装置。
  13. 　前記第１の柱状半導体層は、半導体基板上に形成され周囲に第１の絶縁膜が形成されたフィン状半導体層の上に形成され、
    　さらに、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、
    　前記ゲート電極は金属であり、前記ゲート配線は金属であり、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第２の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項７に記載の半導体装置。
  14. 　前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線をさらに有することを特徴とする請求項１３または１４に記載の半導体装置。
  16. 　前記フィン状半導体層上に形成された第２の柱状半導体層と、
    　前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    　前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
    　前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
    　をさらに有し、
    　前記コンタクト電極は前記第２の拡散層と接続することを特徴とする請求項１５に記載の半導体装置。
  17. 　前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、
    　前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１３、１４、１５、１６のいずれか一つに記載の半導体装置。
  18. 　前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする請求項１６に記載の半導体装置。
  19. 　前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１６に記載の半導体装置。
  20. 　前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする請求項１８に記載の半導体装置。
  21. 　前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項１６に記載の半導体装置。
  22. 　前記第１の柱状半導体層は半導体基板上に形成され、
    　前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜を有し、前記ゲート電極は金属であり、
    　前記ゲート配線は金属であり、
    　前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする請求項７に記載の半導体装置。
  23. 　半導体基板の上に、２行以上２列以上の柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の記憶装置として動作する柱状の相変化層を取り囲むようリセットゲートを形成する第６工程を有することを特徴とする記憶装置の製造方法。
  24. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    　前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    　前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
    　前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
    　前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部を露出し、露出した前記第１の柱状半導体層の上に柱状の相変化層と下部電極を形成し、前記柱状の相変化層と前記下部電極を取り囲むようリセットゲート絶縁膜を形成し、記憶装置として動作する前記柱状の相変化層を取り囲むようリセットゲートを形成する第６工程と、
    　を有することを特徴とする半導体装置の製造方法。
  25. 　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 　前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項２４に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020129237A1 (ja) * 2018-12-21 2020-06-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ３次元半導体装置の製造方法
JPWO2023188379A1 (ja) * 2022-03-31 2023-10-05

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10461185B2 (en) 2017-12-22 2019-10-29 Micron Technology, Inc. Assemblies having conductive structures along pillars of semiconductor material
US10720580B2 (en) * 2018-10-22 2020-07-21 Globalfoundries Singapore Pte. Ltd. RRAM device and method of fabrication thereof
US11271151B2 (en) 2019-06-12 2022-03-08 International Business Machines Corporation Phase change memory using multiple phase change layers and multiple heat conductors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123847A (ja) * 2007-11-13 2009-06-04 Gunma Univ メモリ素子、メモリセル、メモリセルアレイ及び電子機器
JP2011199017A (ja) * 2010-03-19 2011-10-06 Elpida Memory Inc 半導体装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
KR100827661B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
JP2010225218A (ja) 2009-03-23 2010-10-07 Toshiba Corp 不揮発性記憶装置
JP5524547B2 (ja) * 2009-09-14 2014-06-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体記憶装置
JP2011199215A (ja) * 2010-03-24 2011-10-06 Hitachi Ltd 半導体記憶装置
JP2012186424A (ja) * 2011-03-08 2012-09-27 Elpida Memory Inc 半導体装置の製造方法
JP2012204404A (ja) 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化型不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123847A (ja) * 2007-11-13 2009-06-04 Gunma Univ メモリ素子、メモリセル、メモリセルアレイ及び電子機器
JP2011199017A (ja) * 2010-03-19 2011-10-06 Elpida Memory Inc 半導体装置
WO2013038553A1 (ja) * 2011-09-15 2013-03-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2013093988A1 (ja) * 2011-12-19 2013-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020129237A1 (ja) * 2018-12-21 2020-06-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ３次元半導体装置の製造方法
JPWO2020129237A1 (ja) * 2018-12-21 2021-02-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． ３次元半導体装置の製造方法
US11862464B2 (en) 2018-12-21 2024-01-02 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing three-dimensional semiconductor device
JPWO2023188379A1 (ja) * 2022-03-31 2023-10-05
WO2023188379A1 (ja) * 2022-03-31 2023-10-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体記憶装置と、その製造方法

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