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JP5867951B2 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置、及び半導体装置の製造方法に関する。
近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。
特許文献１図６Ｂに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して平行でありかつビット・ライン（ＢＬ）に対して直交である。この構成を平面トランジスタを用いて形成すると、特許文献１図６Ｂに示されるように、メモリセル２個に対して一本ソース・ラインが必要になり、ワード・ライン間にソース・ラインを一本配置するレイアウトとなり、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。
基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開２０１３−９３５９２号公報 特開２００４−３５６３１４号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
そこで、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。
本発明の半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層の上部の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第１のコンタクト電極と、前記第１の柱状半導体層の上部と前記第１のコンタクト電極の上部とを接続する第２のコンタクト電極と、前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子と、を有する第１のメモリセルであって、一行上に４個以上配置される第１のメモリセルと、前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、前記第１のソース線に直交する方向に延在する第２のソース線を有することを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第２のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクト電極は金属からなり、前記第２のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の上部の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第３のコンタクト電極と、前記第２の柱状半導体層の上部と前記第３のコンタクト電極の上部とを接続する第４のコンタクト電極と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする。
また、半導体基板上に形成された第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、前記第２の拡散層は前記第１のソース線として機能することを特徴とする。
また、前記第３のコンタクト電極と前記第４のコンタクト電極とは、前記第２のゲート配線と同じ方向に延在し、前記第２のソース線として動作することを特徴とする。
また、前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする。
また、前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする。
また、前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする。
また、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面は、前記第１の柱状半導体の断面と同じ形状を有することを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、第１のソース線を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、前記第５工程の後、露出した前記第１と第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３と第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３と第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程と、前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極の上部に第１の磁気トンネル接合記憶素子を形成する第７工程と、を有することを特徴とする。
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
本発明によれば、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。
第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層の上部の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第１のコンタクト電極と、前記第１の柱状半導体層の上部と前記第１のコンタクト電極の上部とを接続する第２のコンタクト電極と、前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子により、セル面積を小さくすることができ、第１のソース線と第１のビット線を異なる階層に形成することができる。前記第１のソース線に直交する方向に延在する第２のソース線を有することにより、第１のメモリセル４個以上に対して一本の第２のソース線を有することになり、第２のソース線を４個以上の第１のメモリセルで共有することにより、セル面積を小さくすることができる。一本の第２のソース線は、４、８、１６、３２、６４、１２８個の第１のメモリセルで共有することが好ましい。
柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とすることにより、第１のソース線を、第２の柱状半導体層で形成されるトランジスタを介して第２のソース線に接続することができる。従って、柱状半導体層上部からフィン状半導体層までの深いコンタクトの形成が不要となる。
また、前記第２の柱状半導体層の上部の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第３のコンタクト電極と、前記第２の柱状半導体層の上部と前記第３のコンタクト電極の上部とを接続する第４のコンタクト電極と、前記第３のコンタクト電極と前記第４のコンタクト電極とは、前記第２のゲート配線と同じ方向に延在し、前記第２のソース線として動作することを特徴とすることにより、第２のソース線を、前記第１のコンタクト電極と第２のコンタクト電極と同時に形成することができる。
また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各第１のメモリセルのソースを相互に接続することができ、第２の拡散層は第１のソース線として機能することができる。
前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。
前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面は、前記第１の柱状半導体の断面と同じ形状を有することを特徴とすることにより、磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。 （ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。
以下に半導体装置の構造を図１に示す。
一行一列目には、半導体基板１０１上に形成された第１のフィン状半導体層１０３と、前記第１のフィン状半導体層１０３の周囲に形成された第１の絶縁膜１０４と、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成された第１のゲート配線１３３ａであって、前記第１のフィン状半導体層１０３は前記第１のゲート配線１３３ａに直交する方向に延在するのであって、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１３の上部の周囲に形成された第３のゲート絶縁膜１３４ａと、前記第３のゲート絶縁膜１３４ａの周囲に形成された第１のコンタクト電極１３８ａと、前記第１の柱状半導体層１１３の上部と前記第１のコンタクト電極１３８ａの上部とを接続する第２のコンタクト電極１３９ａと、前記第２のコンタクト電極１３９ａ上に形成された第１の磁気トンネル接合記憶素子１４２ａ、１４３ａ、１４４ａと、を有する第１のメモリセル２０１を有する。
第１の磁気トンネル接合記憶素子は、固定相１４２ａ、トンネル障壁層１４３ａ、自由層１４４ａからなる。固定相１４２ａと第２のコンタクト電極１３９ａとの間に下部電極１４１ａを有する。自由層１４４ａ上部に上部電極１４５ａを有する。
一行二列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１４と、前記第１の柱状半導体層１１４の周囲に形成された第１のゲート絶縁膜１３２ｂと、前記第１のゲート絶縁膜１３２ｂの周囲に形成された第１のゲート配線１３３ｂと、前記第１の柱状半導体層１１４の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１４の上部の周囲に形成された第３のゲート絶縁膜１３４ｂと、前記第３のゲート絶縁膜１３４ｂの周囲に形成された第１のコンタクト電極１３８ｂと、前記第１の柱状半導体層１１４の上部と前記第１のコンタクト電極１３８ｂの上部とを接続する第２のコンタクト電極１３９ｂと、前記第２のコンタクト電極１３９ｂ上に形成された第１の磁気トンネル接合記憶素子１４２ｂ、１４３ｂ、１４４ｂと、を有する第１のメモリセル２０２を有する。
第１の磁気トンネル接合記憶素子は、固定相１４２ｂ、トンネル障壁層１４３ｂ、自由層１４４ｂからなる。固定相１４２ｂと第２のコンタクト電極１３９ｂとの間に下部電極１４１ｂを有する。自由層１４４ｂ上部に上部電極１４５ｂを有する。
一行四列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１６と、前記第１の柱状半導体層１１６の周囲に形成された第１のゲート絶縁膜１３２ｄと、前記第１のゲート絶縁膜１３２ｄの周囲に形成された第１のゲート配線１３３ｄと、前記第１の柱状半導体層１１６の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１６の上部の周囲に形成された第３のゲート絶縁膜１３４ｄと、前記第３のゲート絶縁膜１３４ｄの周囲に形成された第１のコンタクト電極１３８ｄと、前記第１の柱状半導体層１１６の上部と前記第１のコンタクト電極１３８ｄの上部とを接続する第２のコンタクト電極１３９ｄと、前記第２のコンタクト電極１３９ｄ上に形成された第１の磁気トンネル接合記憶素子１４２ｄ、１４３ｄ、１４４ｄと、を有する第１のメモリセル２０３を有する。
第１の磁気トンネル接合記憶素子は、固定相１４２ｄ、トンネル障壁層１４３ｄ、自由層１４４ｄからなる。固定相１４２ｄと第２のコンタクト電極１３９ｄとの間に下部電極１４１ｄを有する。自由層１４４ｄ上部に上部電極１４５ｄを有する。
一行五列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１７と、前記第１の柱状半導体層１１７の周囲に形成された第１のゲート絶縁膜１３２ｅと、前記第１のゲート絶縁膜１３２ｅの周囲に形成された第１のゲート配線１３３ｅと、前記第１の柱状半導体層１１７の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１７の上部の周囲に形成された第３のゲート絶縁膜１３４ｅと、前記第３のゲート絶縁膜１３４ｅの周囲に形成された第１のコンタクト電極１３８ｅと、前記第１の柱状半導体層１１７の上部と前記第１のコンタクト電極１３８ｅの上部とを接続する第２のコンタクト電極１３９ｅと、前記第２のコンタクト電極１３９ｅ上に形成された第１の磁気トンネル接合記憶素子１４２ｅ、１４３ｅ、１４４ｅと、を有する第１のメモリセル２０４を有する。
第１の磁気トンネル接合記憶素子は、固定相１４２ｅ、トンネル障壁層１４３ｅ、自由層１４４ｅからなる。固定相１４２ｅと第２のコンタクト電極１３９ｅとの間に下部電極１４１ｅを有する。自由層１４４ｅ上部に上部電極１４５ｅを有する。
前記第２の拡散層１２６は前記第１のフィン状半導体層１０３に更に形成され、前記第２の拡散層１２６は前記第１のソース線として機能する。
前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅは金属からなり、前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅの金属の仕事関数は、ｎ型半導体として機能するときは、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅは金属からなり、前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅの金属の仕事関数は、ｐ型半導体として機能するときは、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅの金属と前記第２のコンタクト電極１３９ａ、１３９ｂ、１３９ｄ、１３９ｅの金属とは同じ金属を用いてもよい。
前記第１のメモリセル２０１、２０２、２０３、２０４が一行上に４個配置されている。前記第１の柱状半導体層１１３、１１４、１１６、１１７の下部は、第２の拡散層１２６により相互に接続され、第１のソース線として機能する。本実施例では第１のメモリセルを４個配置したが、８、１６、３２、６４、１２８個の第１のメモリセルを配置してもよい。
上部電極１４５ａ、１４５ｂ、１４５ｄ、１４５ｅは、前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅに直交する方向に延在する第１のビット線１５１ａにより、接続される。
前記第１のフィン状半導体層１０３上に形成された前記第２の柱状半導体層１１５と、前記第２の柱状半導体層１１５の周囲に形成された第２のゲート絶縁膜１３２ｃと、前記第２のゲート絶縁膜１３２ｃの周囲に形成された第２のゲート配線１３３ｃと、前記第２のゲート配線１３３ｃは、前記第１のフィン状半導体層１０３に直交する方向に延在するのであって、前記第２の柱状半導体層１１５の下部に形成された前記第２の拡散層１２６と、前記第２の柱状半導体層１１５の上部の周囲に形成された第４のゲート絶縁膜１３４ｃと、前記第４のゲート絶縁膜１３４ｃの周囲に形成された第３のコンタクト電極１３５ｃと、前記第２の柱状半導体層１１５の上部と前記第３のコンタクト電極１３５ｃの上部とを接続する第４のコンタクト電極１３６ｃと、を有する。
前記第２の柱状半導体層１１５の下部に形成された第２の拡散層は、第１のフィン状半導体層１０３に形成された第２の拡散層１２６に接続され、従って、前記第１のソース線に接続される。
前記第３のコンタクト電極１３５ｃと前記第４のコンタクト電極１３６ｃとは、前記第２のゲート配線１３３ｃと同じ方向に延在し、前記第２のソース線として動作することを特徴とする。
第２のソース線１３５ｃ、１３６ｃは、前記第１のソース線としての第２の拡散層１２６に直交する方向に延在する。
第２の拡散層上には、シリサイド１２８ａ、１２８ｂ、１２８ｃ、１２８ｄが形成される。
前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅと前記第２のゲート配線１３３ｃとは、金属からなることが好ましい。
また、図４７に示すように、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面は、前記第１の柱状半導体の断面と同じ形状を有することを特徴としてもよい。磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４６を参照して説明する。
まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、第１のフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、第１のフィン状シリコン層１０３の上部を露出する。
以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
図７に示すように、前記第１のフィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
図１０に示すように、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１０８、１０９、１１０、１１１、１１２を、前記第１のフィン状シリコン層１０３の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記第１のフィン状シリコン層１０３をエッチングすることにより、第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第１のポリシリコンによる第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと第２の柱状シリコン層１１５と前記第１のポリシリコンによる第２のダミーゲート１０６ｃを形成する。このとき、第３の絶縁膜１０７は、分離され、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅとなる。また、第２の絶縁膜１０５は分離され、第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅとなる。このとき、第２のレジスト１０８、１０９、１１０、１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１０８、１０９、１１０、１１１、１１２を除去する。
以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２の柱状シリコン層１１５と前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃの周囲に第４の絶縁膜１１８を形成する。第４の絶縁膜１１８は、酸化膜が好ましい。
図１４に示すように、第４の絶縁膜１１８の周囲に第２のポリシリコン１２５を堆積する。
図１５に示すように、第２のポリシリコン１２５をエッチングをすることにより、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２のダミーゲート１０６ｃと前記第２の柱状シリコン層１１５の側壁に残存させ、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと第４のダミーゲート１２５ｃを形成する。このとき、第４の絶縁膜１１８は分離され、第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅとなってもよい。
以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。
図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１４、１１６、１１７下部と前記第２の柱状シリコン層１１５下部と第１のフィン状シリコン層１０３上部に第２の拡散層１２６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
図１７に示すように、前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの周囲に、第５の絶縁膜１２７を形成する。第５の絶縁膜１２７は、窒化膜が好ましい。
図１８に示すように、第５の絶縁膜１２７をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅを形成する。
図１９に示すように、前記第２の拡散層１２６上に金属と半導体の化合物１２８ａ、１２８ｂ、１２８ｃ、１２８ｄを形成する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部にも金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅが形成されてもよい。
以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。
次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。
図２０に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。
図２１に示すように、化学機械研磨し、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの上部を露出する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部の金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅを除去する。
図２２に示すように、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとを除去する。
図２３に示すように、前記第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅと前記第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅを除去する。
図２４に示すように、第１と第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲と前記第２の柱状シリコン層１１５の周囲と前記第５の絶縁膜１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅの内側に形成する。
図２５に示すように、金属１３３を堆積する。
図２６に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲に第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅを形成し、前記第２の柱状シリコン層１１５の周囲に第２のゲート配線１３３ｃを形成する。
以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。
次に、前記第５工程の後、露出した前記第１と第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３と第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３と第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程を示す。
図２７に示すように、露出した前記第１と第２のゲート絶縁膜となるゲート絶縁膜１３２を除去する。前記第１と第２のゲート絶縁膜となるゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、１３２ｂ、１３２ｄ、１３２ｅ、第２のゲート絶縁膜１３２ｃとなる。
図２８に示すように、第３と第４のゲート絶縁膜となるゲート絶縁膜１３４を前記第１の柱状シリコン層１１３、１１４、１１６、１１７の上部周囲と前記第２の柱状シリコン層１１５の上部周囲と前記第５の絶縁膜１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅの内側に形成する。
図２９に示すように、金属１３５を堆積する。
図３０に示すように、金属１３５のエッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７の上部周囲に第１のコンタクト電極配線１３５ａ、１３５ｂ、１３５ｄ、１３５ｅを形成し、前記第２の柱状シリコン層１１５の周囲に第３のコンタクト電極１３５ｃを形成する。
図３１に示すように、前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２の柱状シリコン層１１５上部に露出した前記第３と第４のゲート絶縁膜となるゲート絶縁膜１３４を除去する。前記第３と第４のゲート絶縁膜となるゲート絶縁膜１３４は分離され、第３のゲート絶縁膜１３４ａ、１３４ｂ、１３４ｄ、１３４ｅ、第４のゲート絶縁膜１３４ｃとなる。
図３２に示すように、金属１３６を堆積する。
図３３に示すように、金属１３６を、エッチバックし、第２のコンタクト電極配線１３６ａ、１３６ｂ、１３６ｄ、１３６ｅと第４のコンタクト電極配線１３６ｃを形成する。
図３４に示すように、第３のレジスト１３７を形成する。
図３５に示すように、第１のコンタクト電極配線１３５ａ、１３５ｂ、１３５ｄ、１３５ｅと第２のコンタクト電極配線１３６ａ、１３６ｂ、１３６ｄ、１３６ｅとをエッチングすることで、前記第１のコンタクト電極１３８ａ、１３８ｂ、１３８ｄ、１３８ｅと前記第２のコンタクト電極１３９ａ、１３９ｂ、１３９ｄ、１３９ｅと前記第３のコンタクト電極１３５ｃと前記第４のコンタクト電極１３６ｃとを形成する。
図３６に示すように、第３のレジスト１３７を除去する。
以上により、前記第５工程の後、露出した前記第１と第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３と第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３と第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程が示された。
次に、前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極の上部に第１の磁気トンネル接合記憶素子を形成する第７工程を示す。
図３７に示すように、第２の層間絶縁膜を堆積し、エッチバックし、第２のコンタクト電極１３９ａ、１３９ｂ、１３９ｄ、１３９ｅと、第４のコンタクト電極１３６ｃ上部を露出する。また、第２の層間絶縁膜は分離され、第２の層間絶縁膜１４０ａ、１４０ｂ、１４０ｄ、１４０ｅとなる。
図３８に示すように、下部電極のための金属１４１と固定相のための膜１４２、トンネル障壁層のための膜１４３、自由層のための膜１４４、上部電極のための金属１４５を堆積する。
固定相のための膜１４２は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１４３は、ＭｇＯが好ましい。また、自由層のための膜１４４は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。
図３９に示すように、第１の磁気トンネル接合記憶素子を形成するための第４のレジスト１４６、１４７、１４８、１４９を形成する。
図４０に示すように、下部電極のための金属１４１と固定相のための膜１４２、トンネル障壁層のための膜１４３、自由層のための膜１４４、上部電極のための金属１４５をエッチングする。金属１４１は、分離され、下部電極１４１ａ、１４１ｂ、１４１ｄ、１４１ｅとなる。また、固定相のための膜１４２は、分離され、固定相１４２ａ、１４２ｂ、１４２ｄ、１４２ｅとなる。また、トンネル障壁層のための膜１４３は分離され、トンネル障壁層１４３ａ、１４３ｂ、１４３ｄ、１４３ｅとなる。自由層のための膜１４４は分離され、自由層１４４ａ、１４４ｂ、１４４ｄ、１４４ｅとなる。また、上部電極のための金属１４５は分離され、上部電極１４５ａ、１４５ｂ、１４５ｄ、１４５ｅとなる。
図４１に示すように、第４のレジスト１４６、１４７、１４８、１４９を除去する。
以上により、前記第６工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、前記第２のコンタクト電極の上部に第１の磁気トンネル接合記憶素子を形成する第７工程が示された。
図４２に示すように、第３の層間絶縁膜１５０を堆積し、上部電極１４５ａ、１４５ｂ、１４５ｄ、１４５ｅを露出する。
図４３に示すように、金属１５１を堆積する。
図４４に示すように、第５のレジスト１５２を形成する。
図４５に示すように、金属１５１をエッチングし、第１のビット線１５１ａを形成する。
図４６に示すように、第５のレジスト１５２を除去する。
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のフィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０５ａ．第２の絶縁膜
１０５ｂ．第２の絶縁膜
１０５ｃ．第２の絶縁膜
１０５ｄ．第２の絶縁膜
１０５ｅ．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０６ｂ．第１のダミーゲート
１０６ｃ．第２のダミーゲート
１０６ｄ．第１のダミーゲート
１０６ｅ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第３の絶縁膜
１０７ｂ．第３の絶縁膜
１０７ｃ．第３の絶縁膜
１０７ｄ．第３の絶縁膜
１０７ｅ．第３の絶縁膜
１０８．第２のレジスト
１０９．第２のレジスト
１１０．第２のレジスト
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第１の柱状シリコン層
１１５．第２の柱状シリコン層
１１６．第１の柱状シリコン層
１１７．第１の柱状シリコン層
１１８．第４の絶縁膜
１１８ａ．第４の絶縁膜
１１８ｂ．第４の絶縁膜
１１８ｃ．第４の絶縁膜
１１８ｄ．第４の絶縁膜
１１８ｅ．第４の絶縁膜
１２５．第２のポリシリコン
１２５ａ．第３のダミーゲート
１２５ｂ．第３のダミーゲート
１２５ｃ．第４のダミーゲート
１２５ｄ．第３のダミーゲート
１２５ｅ．第３のダミーゲート
１２６．第２の拡散層
１２７．第５の絶縁膜
１２７ａ．第５の絶縁膜からなるサイドウォール
１２７ｂ．第５の絶縁膜からなるサイドウォール
１２７ｃ．第５の絶縁膜からなるサイドウォール
１２７ｄ．第５の絶縁膜からなるサイドウォール
１２７ｅ．第５の絶縁膜からなるサイドウォール
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２８ｄ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１２９ｃ．金属と半導体の化合物
１２９ｄ．金属と半導体の化合物
１２９ｅ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第１のゲート絶縁膜
１３２ｃ．第２のゲート絶縁膜
１３２ｄ．第１のゲート絶縁膜
１３２ｅ．第１のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第１のゲート配線
１３３ｃ．第２のゲート配線
１３３ｄ．第１のゲート配線
１３３ｅ．第１のゲート配線
１３４．ゲート絶縁膜
１３４ａ．第３のゲート絶縁膜
１３４ｂ．第３のゲート絶縁膜
１３４ｃ．第４のゲート絶縁膜
１３４ｄ．第３のゲート絶縁膜
１３４ｅ．第３のゲート絶縁膜
１３５．金属
１３５ａ．第１のコンタクト電極配線
１３５ｂ．第１のコンタクト電極配線
１３５ｃ．第３のコンタクト電極
１３５ｄ．第１のコンタクト電極配線
１３５ｅ．第１のコンタクト電極配線
１３６．金属
１３６ａ．第２のコンタクト電極配線
１３６ｄ．第２のコンタクト電極配線
１３６ｃ．第４のコンタクト電極
１３６ｄ．第２のコンタクト電極配線
１３６ｅ．第２のコンタクト電極配線
１３７．第３のレジスト
１３８ａ．第１のコンタクト電極
１３８ｂ．第１のコンタクト電極
１３８ｄ．第１のコンタクト電極
１３８ｅ．第１のコンタクト電極
１３９ａ．第２のコンタクト電極
１３９ｂ．第２のコンタクト電極
１３９ｄ．第２のコンタクト電極
１３９ｅ．第２のコンタクト電極
１４０ａ．第２の層間絶縁膜
１４０ｂ．第２の層間絶縁膜
１４０ｄ．第２の層間絶縁膜
１４０ｅ．第２の層間絶縁膜
１４１．下部電極のための金属
１４１ａ．下部電極
１４１ｂ．下部電極
１４１ｄ．下部電極
１４１ｅ．下部電極
１４２．固定相のための膜
１４２ａ．固定相
１４２ｂ．固定相
１４２ｄ．固定相
１４２ｅ．固定相
１４３．トンネル障壁層のための膜
１４３ａ．トンネル障壁層
１４３ｂ．トンネル障壁層
１４３ｄ．トンネル障壁層
１４３ｅ．トンネル障壁層
１４４．自由層のための膜
１４４ａ．自由層
１４４ｂ．自由層
１４４ｄ．自由層
１４４ｅ．自由層
１４５．上部電極のための金属
１４５ａ．上部電極
１４５ｂ．上部電極
１４５ｄ．上部電極
１４５ｅ．上部電極
１４６．第４のレジスト
１４７．第４のレジスト
１４８．第４のレジスト
１４９．第４のレジスト
１５０．第３の層間絶縁膜
１５１．金属
１５１ａ．第１のビット線
１５２．第５のレジスト
２０１．第１のメモリセル
２０２．第１のメモリセル
２０３．第１のメモリセル
２０４．第１のメモリセル

Claims (12)

  1. 第１の柱状半導体層と、
    前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、
    前記第１の柱状半導体層の上部の周囲に形成された第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜の周囲に形成された側壁状の、金属からなる第１のコンタクト電極と、
    前記第１の柱状半導体層の上部と前記第１のコンタクト電極の上部とを接続する第２のコンタクト電極と、
    前記第２のコンタクト電極上に形成された第１の磁気トンネル接合記憶素子と、
    を有する第１のメモリセルであって、一行上に４個以上配置される第１のメモリセルと、
    前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、
    前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、
    前記第１のソース線に直交する方向に延在する第２のソース線を有し、
    前記第１のソース線と前記第２のソース線は電気的に接続可能に構成されていることを特徴とする半導体装置。
  2. 前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、
    前記第２の柱状半導体層の上部の周囲に形成された第４のゲート絶縁膜と、
    前記第４のゲート絶縁膜の周囲に形成された第３のコンタクト電極と、
    前記第２の柱状半導体層の上部と前記第３のコンタクト電極の上部とを接続する第４のコンタクト電極と、
    前記第２の柱状半導体層の下部は前記第１のソース線に接続され、
    前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする請求項１に記載の半導体装置。
  5. 半導体基板上に形成された第１のフィン状半導体層と、
    前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、
    前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、
    前記第１の柱状半導体層の下部に形成された第２の拡散層と、
    前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
    前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、
    前記第２の拡散層は前記第１のソース線として機能することを特徴とする請求項４に記載の半導体装置。
  6. 前記第３のコンタクト電極と前記第４のコンタクト電極とは、前記第２のゲート配線と同じ方向に延在し、前記第２のソース線として動作することを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする請求項５に記載の半導体装置。
  8. 前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする請求項５に記載の半導体装置。
  9. 前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする請求項５に記載の半導体装置。
  10. 前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面は、前記第１の柱状半導体の断面と同じ形状を有することを特徴とする請求項１に記載の半導体装置。
  11. 半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    前記第１工程の後、
    前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、
    前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、
    前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
    前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、第１のソース線を形成する第４工程と、
    前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
    前記第５工程の後、露出した前記第１と第２のゲート絶縁膜となるゲート絶縁膜を除去し、第３と第４のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の上部周囲と前記第２の柱状半導体層の上部周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極配線を形成し、前記第２の柱状半導体層の周囲に第３のコンタクト電極配線を形成し、前記第１の柱状半導体層と前記第２の柱状半導体層上部に露出した前記第３と第４のゲート絶縁膜となるゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、第２のコンタクト電極配線と第４のコンタクト電極配線を形成し、前記第１のコンタクト電極配線と前記第２のコンタクト電極配線をエッチングすることで、前記第１のコンタクト電極と前記第２のコンタクト電極と前記第３のコンタクト電極と前記第４のコンタクト電極を形成する第６工程と、
    前記第６工程の後、
    第２の層間絶縁膜を堆積し、平坦化し、前記第２のコンタクト電極上部と前記第４のコンタクト電極上部を露出し、
    前記第２のコンタクト電極の上部に第１の磁気トンネル接合記憶素子を形成する第７工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
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