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WO2011121970A1 - 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置 Download PDF

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WO2011121970A1
WO2011121970A1 PCT/JP2011/001809 JP2011001809W WO2011121970A1 WO 2011121970 A1 WO2011121970 A1 WO 2011121970A1 JP 2011001809 W JP2011001809 W JP 2011001809W WO 2011121970 A1 WO2011121970 A1 WO 2011121970A1
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WO
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voltage
forming
nonvolatile memory
resistance
pulse
Prior art date
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PCT/JP2011/001809
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賢 河合
一彦 島川
幸治 片山
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Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Priority to JP2012508075A priority patent/JP5291248B2/ja
Priority to US13/634,161 priority patent/US8848421B2/en
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    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Definitions

  • the present invention relates to a forming method for a resistance change type nonvolatile memory element whose resistance value reversibly changes based on an electric signal to stably change the resistance, and a resistor having such a function.
  • the present invention relates to a variable nonvolatile memory device.
  • nonvolatile memory device having a memory cell configured using a variable resistance nonvolatile memory element (hereinafter also simply referred to as a “resistance variable element”).
  • resistance variable element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a so-called 1T1R type in which a MOS transistor and a resistance change element are connected in series at a position near the intersection of a bit line and a word line arranged orthogonal to each other
  • a nonvolatile memory device in which memory cells are arranged in a matrix is generally known.
  • one end of the two-terminal variable resistance element is connected to the bit line or the source line, and the other end is connected to the drain or source of the transistor.
  • the gate of the transistor is connected to the word line.
  • the other end of the transistor is connected to a source line or a bit line to which one end of the variable resistance element is not connected.
  • the source line is arranged in parallel with the bit line or the word line.
  • Nonvolatile memory devices arranged in a matrix are also generally known.
  • Non-Patent Document 1 Patent Documents 1 and 2.
  • Non-Patent Document 1 discloses a nonvolatile memory composed of 1T1R type memory cells using a transition metal oxide as a resistance change element.
  • the transition metal oxide thin film has an extremely high resistance that is usually close to that of an insulator before forming, and does not change even when a pulse is applied.
  • a forming process is performed to form a conductive path capable of switching between a high resistance state and a low resistance state.
  • the forming (or forming process) is an initialization process for the resistance change element, and is applied from a state having an extremely high resistance value after manufacture (that is, a state in which no voltage is applied after manufacture).
  • This is a process for changing the resistance change element to a state in which the high resistance state and the low resistance state can be reversibly transitioned according to the pulse voltage, in other words, the resistance change element has not yet functioned as a resistance change element. It is a process for changing from a state after manufacture to a state capable of functioning as a resistance change element, and is usually performed only once after manufacture.
  • FIG. 25 is a characteristic diagram showing the dependence of the forming voltage (V_form) shown in Non-Patent Document 1 on the transition metal oxide film thickness (TMO Thickness).
  • the forming voltage is a voltage that enables the forming process.
  • As the transition metal oxide four types of characteristics of NiO, TiO 2 , HfO 2 , and ZrO 2 are shown, and the forming voltage depends on the type of the transition metal oxide, and the film thickness of the transition metal oxide The higher the thickness, the higher. For this reason, it is disclosed that in order to reduce the forming voltage, it is preferable to select a transition metal oxide such as NiO and reduce the thickness of the transition metal oxide film.
  • Patent Document 1 discloses a metal ion conduction type nonvolatile memory element using a rare earth oxide thin film as a resistance change element.
  • FIG. 26 is a schematic view of a cross section of the memory cell disclosed in Patent Document 1.
  • a lower electrode 2 is formed on a substrate 1 having high electrical conductivity (for example, a silicon substrate 1 doped with P-type high-concentration impurities), and a metal element serving as an ion source is formed on the lower electrode 2.
  • the contained ion source layer 3 is formed, a memory layer 4 having a relatively high resistance value is formed thereon, and is connected to the memory layer 4 through an opening formed in the insulating layer 5 on the memory layer 4.
  • the upper electrode 6 is formed and configured.
  • the material used for the ion source layer 3 is disclosed as CuTe, GeSbTe, AgGeTe, and the material as the memory layer 4 is disclosed as a rare earth element oxide (rare (earth element oxide) such as gadolinium oxide.
  • the lower electrode 2 and the upper electrode 6 are made of a normal semiconductor wiring material such as TiW or TaN.
  • the gadolinium oxide of the memory layer 4 is added with an amount of metal particles, for example, Cu, in an amount that is insufficient to form a layer, that is, the memory layer 4 is maintained to the extent that the insulating property or the semi-insulating property is maintained. Yes.
  • FIG. 27 is an IV characteristic diagram from the initial state in the memory cell of FIG. 26.
  • the initial state transitions from the high resistance state to the low resistance state with a relatively high negative voltage.
  • the voltage at this time is defined as an initialization voltage Vo.
  • the erase voltage Ve transitions from the low resistance state to the high resistance state.
  • a transition is made from the high resistance state to the low resistance state at the recording voltage Vr having an absolute value smaller than the initialization voltage Vo.
  • Patent Document 1 after initializing with a high voltage Vo, the resistance can be changed with a low erasing voltage Ve and recording voltage Vr. Further, the initializing voltage Vo is obtained by adding metal particles to the memory layer 4. In addition, it is disclosed that control is possible by forming a defect due to a metal element in the memory layer 4.
  • Patent Document 2 discloses a method for initializing (forming) an ion conduction type nonvolatile variable resistance element that makes it possible to perform data writing and erasing after initialization at high speed.
  • FIG. 28 shows an initialization pulse waveform for performing initialization, which is disclosed in Patent Document 2.
  • initialization is performed by one set of write voltage pulse and erase voltage pulse. Rather, from the long pulse of about several hundreds ms required for initialization to the desired pulse width for writing / erasing data, the pulse width is gradually reduced to allow writing and erasing. Repeat alternately.
  • the first set of write voltage pulse PW1 and erase voltage pulse PE1 are long pulses of about several hundred milliseconds.
  • the second set of write voltage pulses PW2 and erase voltage pulse PE2 have a slightly shorter pulse width than the first set of pulses PW1 and PE1.
  • the third set of write voltage pulse PW3 and erase voltage pulse PE3 further shortens the pulse width.
  • the fourth set of write voltage pulse PW4 and erase voltage pulse PE4 have the same pulse width as the voltage pulse for performing subsequent data write and erase.
  • initialization (forming) to change the pulse width from a long pulse width to a short pulse width enables data writing / erasing to be executed at high speed with a short pulse width. Is disclosed.
  • Non-Patent Document 1 it is shown that some transition metal oxides exhibit a nonvolatile resistance change phenomenon by application of an electric pulse. Yes. Moreover, it is disclosed that they are in a very high resistance state after manufacturing, and that resistance can be changed by initialization (forming), which is considered to form a conductive path, and which is applied with a relatively high voltage.
  • Patent Document 1 it is necessary to apply a relatively high voltage even in a metal ion conductivity type resistance change element made of a material different from a transition metal oxide, and by performing an initialization process, It has been shown that the resistance can be changed by a dynamic pulse.
  • Patent Document 2 before information is recorded on the variable resistance element for the first time, as an initialization process, not only the first voltage application having a long pulse width but also a short time is gradually applied to the variable resistance element. It is disclosed that a forming process is performed by continuously applying pulses, and resistance can be changed even with a short pulse.
  • variable resistance nonvolatile memory element with a simple structure in which two electrodes are sandwiched between two electrodes.
  • a conductive path is formed, and then a low-resistance state (LR) and a high-resistance state (HR) can be reversibly and stably controlled simply by applying a short pulse electric signal. And their state has been shown to be non-volatile.
  • LR low-resistance state
  • HR high-resistance state
  • Ta tantalum
  • Ta oxide Ta oxide
  • switch element a variable resistance nonvolatile memory device in which a memory cell is composed of a variable resistance layer of Ta oxide (hereinafter abbreviated as Ta oxide) and a switch element is being studied.
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • FIG. 29 is a schematic diagram showing the configuration of a 1T1R type memory cell using a conventional resistance change element (configuration for 1 bit). As shown in FIG. 29, a 1T1R type memory cell is usually an NMOS transistor. And the variable resistance element 100.
  • the resistance change element 100 includes a lower electrode 100a and a low-resistance first transition metal oxide layer including the oxygen-deficient transition metal oxide (here, Ta oxide). (Here, TaO x , 0 ⁇ x ⁇ 2.5) 100b-1 and a high-resistance second transition metal oxide layer (here TaO y , x ⁇ y) 100b-2 are stacked. The layer 100b and the upper electrode 100c are stacked. A lower electrode terminal B (105) is drawn from the lower electrode 100a, and an upper electrode terminal A is drawn from the upper electrode 100c. Further, the NMOS transistor 104 which is a selection transistor (that is, an example of a switch element) includes a gate terminal G.
  • the lower electrode terminal B (105) of the resistance change element 100 and the source or drain (N + diffusion) region of the NMOS transistor 104 are connected in series, and the other drain or source (N + diffusion) region not connected to the resistance change element 100 Is drawn out as a lower electrode side terminal C, and the substrate terminal is connected to the ground potential.
  • the high-resistance second transition metal oxide layer 100 b-2 is disposed on the upper electrode terminal A side opposite to the NMOS transistor 104.
  • the material of the upper electrode 100c for example, Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni, as disclosed in the above-mentioned Patent Document 4, which is a related patent. (Nickel), W (tungsten), Cu (copper), etc. can be used. Resistance change is likely to occur near the interface between the electrode material having a higher standard electrode potential than Ta, which is a constituent element of the resistance change layer 100b, and the resistance change layer. Conversely, an electrode material having a lower standard electrode potential than Ta has a resistance change.
  • the resistance change is more likely to occur as the difference between the electrode material and the standard electrode potential of the metal constituting the resistance change layer is larger, and the resistance change is less likely to occur as the difference is smaller.
  • the standard electrode potential is one index of the degree of ease of oxidation. If this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is likely to be oxidized. In particular, when Pt and Ir having a high standard electrode potential are used for the electrodes, a good resistance change operation is obtained, which is desirable.
  • the resistance change element is initially set in order to change the forming voltage for each resistance change element constituting the memory cell array or to change to a state in which the resistance change starts.
  • the forming voltage to be applied to is increased.
  • the present invention has been made in order to solve the above-described problems, and is a resistance change type nonvolatile memory capable of lowering the forming voltage and avoiding the variation of the forming voltage for each resistance change element as compared with the prior art.
  • An object of the present invention is to provide an element forming method and a variable resistance nonvolatile memory device that realizes the element forming method.
  • one embodiment of a forming method of a variable resistance nonvolatile memory element according to the present invention is a voltage applied to a memory cell in which a variable resistance nonvolatile memory element and a switch element are connected in series.
  • the variable resistance nonvolatile memory element is not in a state capable of reversibly transitioning between a high resistance state and a low resistance state depending on the polarity of the applied voltage pulse.
  • a forming method for changing from a state to a state in which a high resistance state and a low resistance state can be reversibly transitioned according to the polarity of an applied voltage pulse wherein the resistance change nonvolatile memory element includes: A connected first electrode; a second electrode; and an oxygen-deficient transition metal oxide layer sandwiched between the first electrode and the second electrode, wherein the transition metal oxide layer comprises: A first transition metal oxide layer in contact with the first electrode, and a second transition metal oxide layer in contact with the second electrode and having a lower oxygen deficiency than the first transition metal oxide layer.
  • the resistance change type nonvolatile memory element is applied with a low resistance voltage pulse that is a voltage pulse equal to or higher than a first threshold voltage having a positive potential with respect to the first electrode with respect to the second electrode. Then, when the high resistance voltage pulse, which is a voltage pulse equal to or higher than the second threshold voltage having a positive potential with respect to the second electrode with respect to the first electrode as a reference, is applied to the low resistance state.
  • the characteristic of transition to the high resistance state, the nonlinear current / voltage characteristic in the initial state, and the current flowing through the variable resistance nonvolatile memory element in the initial state increase, the forming time decreases exponentially.
  • the forming method includes: (1) having a positive potential with respect to the second electrode with respect to the first electrode when the variable resistance nonvolatile memory element is in the initial state; An amplitude greater than a predetermined voltage greater than a voltage, or a negative potential with respect to the second electrode with respect to the first electrode, and an amplitude greater than a predetermined voltage greater than the first threshold voltage, and (2) a first voltage applying step of applying a first voltage pulse having a first pulse width to the variable resistance nonvolatile memory element; and applying the first voltage pulse in the first voltage applying step.
  • a determination step for determining whether or not forming is completed, and the first voltage application step and the determination step are repeated until it is determined in the determination step that the forming is completed. In the repetition, in the first voltage application step, a new first voltage pulse having a pulse width longer than the pulse width of the first voltage pulse applied in the immediately preceding first voltage application step is applied. Applied to the variable resistance nonvolatile memory element.
  • the first voltage pulse has (1) an amplitude greater than or equal to the predetermined voltage having a positive potential with respect to the second electrode with respect to the first electrode. And (2) applying a first positive voltage pulse having the first pulse width to the variable resistance nonvolatile memory element, and in the determining step, a voltage equal to or higher than a voltage amplitude of the low resistance voltage pulse. After applying a first negative voltage pulse having an amplitude and the same polarity as the low resistance voltage pulse to the variable resistance nonvolatile memory element, the variable resistance nonvolatile memory element is in the low resistance state It may be determined whether or not the forming is completed by determining whether or not the above-described forming is complete.
  • the resistance value is determined after applying a negative voltage pulse for changing the resistance variable nonvolatile memory element to the low resistance state, and thus such a negative voltage pulse is not applied.
  • the resistance value of the variable resistance nonvolatile memory element after the completion of forming becomes low, the determination of the completion of forming becomes easy or accurate.
  • the pulse width of the first voltage pulse applied in the immediately preceding first voltage application step is exponentially increased. It is preferable that a new first voltage pulse having a different pulse width is applied to the variable resistance nonvolatile memory element.
  • the pulse width of the first negative voltage pulse is preferably the same as the pulse width of the low resistance voltage pulse.
  • a second positive voltage pulse having the same polarity, voltage amplitude, and pulse width as the first positive voltage pulse is stored in the resistance change nonvolatile memory. It may be configured to include a second voltage applying step applied to the element, or may be configured such that the pulse width of the first negative voltage pulse is longer than the pulse width of the low resistance voltage pulse. As a result, the positive voltage pulse is applied again, or the pulse width of the negative voltage pulse is as short as that of the voltage pulse in normal writing. The problem of sticking to the low resistance state of the element is avoided.
  • the present invention provides a variable resistance nonvolatile memory device using a memory cell in which a variable resistance nonvolatile memory element and a switch element are connected in series, wherein the variable resistance
  • the nonvolatile memory element includes a first electrode connected to the switch element, a second electrode, and an oxygen-deficient transition metal oxide layer sandwiched between the first electrode and the second electrode.
  • the transition metal oxide layer is in contact with the first transition metal oxide layer in contact with the first electrode and the second electrode, and has a lower oxygen deficiency than the first transition metal oxide layer.
  • the resistance variable nonvolatile memory element is equal to or higher than a first threshold voltage having a positive voltage with respect to the first electrode with respect to the second electrode.
  • Transition to the low resistance state when a low-resistance voltage pulse is applied, Transition to the low resistance state, when a high resistance voltage pulse that is a voltage pulse equal to or higher than a second threshold voltage having a positive voltage with respect to the second electrode with respect to the first electrode is applied, Non-linear current / voltage characteristics in the initial state after manufacture, in which the transition to the resistance state and the state where the high-resistance state and the low-resistance state are not reversibly transitionable depending on the polarity of the applied voltage pulse.
  • a voltage pulse having a voltage equal to or higher than a predetermined voltage is applied in the initial state and the voltage is continuously applied for a predetermined time, the high resistance state and the low resistance state are changed from the initial state according to the polarity of the applied voltage pulse.
  • the variable resistance nonvolatile memory device includes a memory cell array including a plurality of memory cells in which the variable resistance nonvolatile memory element and a switch element are connected in series, and the memory A selection unit that selects at least one memory cell from the cell array, and a forming power source that generates a forming voltage for forming a variable resistance nonvolatile memory element included in the memory cell selected by the selection unit And the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit are changed from the high resistance state to the low resistance state, or from the low resistance state to the high resistance state.
  • Power supply unit for generating a write voltage for use, and a resistance change nonvolatile memory included in the memory cell selected by the selection unit
  • Pulse voltage variable write voltage pulse for generating variable pulse width write voltage pulse for transitioning the resistance state of the variable resistance nonvolatile memory element to a desired state when the element is formed or written
  • a generating unit a forming determination unit that determines whether or not forming of the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit is completed, and a memory cell selected by the selection unit
  • a read-out unit having a normal determination unit that determines whether the variable resistance nonvolatile memory element included is in a high-resistance state or a low-resistance state
  • the pulse width variable write voltage pulse generation unit includes the resistance-change nonvolatile memory (1) having a positive potential with respect to the second electrode with respect to the first electrode, and forming the second threshold voltage A greater amplitude than a predetermined voltage, or a negative potential with respect to the second electrode with respect to
  • variable resistance nonvolatile memory device having a configuration in which a new first voltage pulse having a pulse width longer than the pulse width is applied to the variable resistance nonvolatile memory element It may be realized as.
  • the present invention provides a variable resistance nonvolatile memory element that is connected in series with a switch element to constitute a memory cell, the first electrode connected to the switch element, A second electrode; and an oxygen-deficient transition metal oxide layer sandwiched between the first electrode and the second electrode, wherein the transition metal oxide layer is in contact with the first electrode.
  • the resistance variable nonvolatile memory element comprising: a metal oxide layer; and a second transition metal oxide layer in contact with the second electrode and having a lower oxygen deficiency than the first transition metal oxide layer Transitions to the low resistance state when a low resistance voltage pulse that is a voltage pulse equal to or higher than a first threshold voltage having a positive potential with respect to the first electrode with respect to the second electrode is applied, A positive voltage with respect to the second electrode with respect to the first electrode.
  • the high-resistance state and the low-resistance state are reversible depending on the characteristics of transition to the high-resistance state and the polarity of the applied voltage pulse
  • the initial state after manufacture that is not in a state that can be transitively, a non-linear current-voltage characteristic in the initial state, a voltage pulse of a voltage equal to or higher than a predetermined voltage in the initial state, and a predetermined time
  • forming occurs, and when the current flowing through the variable resistance nonvolatile memory element increases, the forming time decreases exponentially and the forming is applied.
  • the characteristic that the probability of completion of forming increases as the cumulative pulse application time of at least one voltage pulse increases. It may be implemented as an anti-change nonvolatile memory element.
  • variable resistance nonvolatile memory element forming method and variable resistance nonvolatile memory device of the present invention it is possible to lower the forming voltage compared to the conventional case and to avoid the variation of the forming voltage for each variable resistance element. Therefore, it is possible to form all the memory cells having variations in forming characteristics within a practical voltage range and without increasing the array area, thereby enabling high reliability and a small area. Furthermore, since positive voltage pulses and negative voltage pulses can be additionally applied only to memory cells that require forming, forming can be performed at high speed on the memory cell array.
  • the pulse width of the negative voltage pulse is set to be the same as the pulse width of the low resistance voltage pulse in the normal data writing process, thereby eliminating the problem of sticking to a lower LR state.
  • a highly reliable forming method can be realized and the yield can be improved.
  • FIG. 1 is a forming flow diagram of a 1T1R type memory cell of the present invention.
  • FIG. 2A is a circuit diagram of a memory cell for measuring the relationship between the cumulative pulse application time and the resistance value of the resistance change element of each bit when the forming process is performed by continuous application of positive voltage pulses.
  • FIG. 2B is a diagram showing the measurement results.
  • FIG. 3 is a diagram showing a resistance transition when the 1T1R type memory cell is formed in accordance with the forming flow of the 1T1R type memory cell of the present invention.
  • FIG. 4 is a diagram showing the relationship between the voltage pulse voltage used for forming the 1T1R type memory cell of the present invention and the accumulated pulse time required for forming at that time.
  • FIG. 1 is a forming flow diagram of a 1T1R type memory cell of the present invention.
  • FIG. 5 is an operating point analysis diagram for considering operating points during forming in the present invention.
  • FIG. 6 is a diagram showing the relationship between the average forming time and the forming current of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing the relationship between the resistance change element terminal voltage Ve and the forming current in the embodiment of the present invention.
  • FIG. 8 is an IV characteristic diagram from the initial state of the 1T1R type cell according to the embodiment of the present invention.
  • FIG. 9 is a diagram showing the dependence of the cumulative probability distribution of the forming voltage Vb on the selection transistor gate width in the variable resistance element (upper electrode Ir) of the present invention.
  • FIG. 10 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cell in the forming process and the normal data writing process of the 1T1R type memory cell of the present invention.
  • FIG. 11 is a resistance change characteristic diagram when applying positive and negative alternating pulses to the 1T1R type memory cell of the present invention.
  • FIG. 12 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cells in the forming process and the normal data writing process of the 1T1R type cell as basic data of the present invention.
  • FIG. 13 is a diagram for explaining a problem of resistance change when a positive / negative alternating pulse is applied to a 1T1R type memory cell as basic data of the present invention.
  • FIG. 11 is a resistance change characteristic diagram when applying positive and negative alternating pulses to the 1T1R type memory cell of the present invention.
  • FIG. 12 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cells in the forming process and the normal data writing process of the 1T
  • FIG. 14 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cells in the forming process and the normal data writing process of the 1T1R type memory cell as a modification of the present invention.
  • FIG. 15 is a resistance change characteristic diagram when applying positive and negative alternating pulses to the 1T1R type memory cell of the present invention.
  • FIG. 16 is a configuration diagram of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing an example of the configuration of the sense amplifier according to the embodiment of the present invention.
  • FIG. 18 is a diagram for explaining the sense amplifier determination level according to the embodiment of the present invention.
  • FIG. 19 is a diagram for explaining the set voltage in each mode according to the embodiment of the present invention.
  • FIG. 20 is a pulse width step-up forming flowchart in the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIGS. 21A to 21C are explanatory diagrams of operation timings of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 22 is an explanatory diagram of the forming operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 23 is a cumulative forming rate distribution diagram with respect to the cumulative pulse application time in the array of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 24 is a cumulative forming rate distribution diagram with respect to cumulative pulse application time in an array of variable resistance nonvolatile memory devices as basic data.
  • FIG. 25 is a characteristic diagram showing the dependence of the forming voltage on the thickness of the transition metal oxide film in the conventional variable resistance nonvolatile memory.
  • FIG. 26 is a schematic diagram of a cross section of a memory cell in a conventional variable resistance nonvolatile memory element.
  • FIG. 27 is an IV characteristic diagram from the initial state in the conventional variable resistance nonvolatile memory element.
  • FIG. 28 is an initialization pulse waveform diagram of a conventional variable resistance nonvolatile memory element.
  • FIG. 29 is a schematic diagram showing a configuration of a 1T1R type memory cell using a conventional resistance change element.
  • FIG. 30 is a cumulative probability distribution diagram of the forming voltage Vb in the conventional variable resistance element (upper electrode Pt).
  • FIG. 31 is a cumulative probability distribution diagram of the forming voltage Vb in the conventional variable resistance element (upper electrode Ir).
  • the resistance change layer includes the first transition metal oxide layer 100b-1 (here, TaO x , 0 ⁇ x ⁇ 2.5) and the second transition metal oxide layer 100b-
  • first transition metal oxide layer 100b-1 here, TaO x , 0 ⁇ x ⁇ 2.5
  • second transition metal oxide layer 100b- For a 1T1R type memory cell composed of a resistance change element composed of 2 (TaO y , x ⁇ y), when Pt (platinum) is used for the upper electrode 100c and Ir (iridium) is used for the upper electrode 100c
  • Pt platinum
  • Ir iridium
  • TaO x : X 1.54, film thickness: 44.5 nm
  • the NMOS transistor as the switch element has a gate width W of 0.44 ⁇ m, a gate length L of 0.18 ⁇ m, and a gate insulating film thickness Tox of 3.5 nm.
  • the second transition metal oxide layer 100b-2 (here, TaO 2.47 ) is formed by sputtering the first transition metal oxide layer 100b-1 (here, TaO 2.47 ) formed by sputtering before the manufacturing process of the upper electrode 100c. 1.54 ) surface is made by plasma oxidation treatment. Therefore, the oxygen content is higher (in other words, the degree of oxygen deficiency is lower) than that of the first transition metal oxide layer 100b-1 (here, TaO 1.54 ), that is, the resistance value is very high (> 1 M ⁇ ). )
  • the structure In order to perform the resistance change operation, it is necessary to first apply a constant forming voltage and form a conductive path in the second transition metal oxide layer 100b-2.
  • the forming process is performed on the upper electrode terminal A in a state where 0 V is applied to the lower electrode side terminal C and 3.3 V is applied to the gate terminal G as a first step for the 1T1R type memory cell 110 shown in FIG.
  • a pulse having a voltage width of 50 ns and a pulse width of 50 ns is applied only once in the direction in which the resistance change element 100 increases the resistance.
  • the upper electrode terminal A is 0 V
  • the gate terminal G is 3.3 V
  • the lower electrode side terminal A pulse having a pulse width of 50 ns and the same forming voltage VPA is applied to C only once in the direction in which the resistance change element 100 reduces the resistance.
  • the lower electrode side terminal C is 0 V and the gate terminal G is 1.8 V.
  • a voltage of about 0.4 V (a voltage equal to or lower than the write threshold voltage of the resistance change element 100) is applied to the upper electrode terminal A and flows to the 1T1R type memory cell 110.
  • Flow is determined whether a predetermined amount or more current flows (i.e., in the low resistance state) or not at the forming is completed. If it is determined that the forming is not completed, the forming voltage VPA is increased by 0.1 V, and the same processing is repeated again until the maximum is 3.3 V.
  • the voltage VPA in the low resistance direction is applied to bring the resistance change element 100 into the low resistance state. This is to make it easy to determine whether or not the forming process is completed.
  • the forming process flow is performed by a nonvolatile memory device in which 1T1R type memory cells 110 are arrayed in a 262,144 bit (256 kbit) matrix.
  • this nonvolatile memory device is configured by a conventionally known circuit so as to realize these operations, and a detailed description thereof will be omitted here because the main part will be described later.
  • the upper electrode 100c of the 1T1R type memory cell 110 is made of an electrode material mainly composed of platinum (Pt) having a high standard electrode potential (that is, a state in which a resistance change is likely to occur near the interface between the upper electrode and the resistance change layer).
  • Pt platinum
  • the lower electrode 100a is made of tantalum nitride (TaN) having a low standard electrode potential (that is, in a state in which the resistance hardly changes near the interface between the lower electrode and the resistance change layer) will be described.
  • FIG. 30 is a non-volatile configuration in which 1T1R type memory cells having resistance change elements 100 in which the upper electrode 100c shown in FIG. 29 is Pt and the resistance change layer 100b is made of an oxygen-deficient transition metal oxide are arranged in an array.
  • FIG. 2 shows a cumulative probability distribution diagram of voltage Vb in which forming processing for forming a conductive path for each memory cell is performed from a low voltage to a high voltage in a volatile memory device (array capacity 256 kbit), and forming is completed.
  • the horizontal axis represents a positive voltage applied between the upper electrode terminal A and the lower electrode side terminal C in the memory cell of FIG. 29 with a higher voltage applied to the upper electrode terminal A than the lower electrode side terminal C with respect to the lower electrode side terminal C.
  • the forming voltage of each memory cell (the voltage at which forming is determined to be completed) Vb represents the vertical axis, and the vertical axis represents the cumulative probability that the forming of the variable resistance element is completed at the forming voltage Vb (here, the ratio of the variable resistance elements that have completed forming among all the variable resistance elements).
  • the Pt (platinum) layer constituting the upper electrode 100c has a thickness of 1 nm or more and 23 nm or less, preferably in physical contact with the resistance change layer, more preferably 1 nm. It is desired that the thickness is 10 nm or less. If the Pt (platinum) layer is not thinned, migration occurs from the platinum grain boundary, and a protrusion is formed on the surface of the platinum electrode (interface between the platinum electrode and the resistance change layer). This is because when a voltage pulse is repeatedly applied to the change element, electric field concentration occurs in the vicinity of the protrusion, and the resistance change layer may be destroyed and the resistance change may not occur.
  • the upper electrode 100c of the 1T1R type memory cell 110 is made of an electrode material mainly composed of iridium (Ir) having a high standard electrode potential (that is, a resistance change occurs near the interface between the upper electrode and the resistance change layer).
  • Ir iridium
  • TaN tantalum nitride
  • FIG. 31 shows a 1T1R type memory cell array in which the upper electrode 100c shown in FIG. 29 is Ir and the resistance change layer 100b has a resistance change element 100 made of an oxygen-deficient transition metal oxide (here, tantalum oxide).
  • (256 kbit) shows a cumulative probability distribution diagram of the voltage Vb when the forming process for forming a conductive path for each memory cell is performed from a low voltage to a high voltage and the forming is completed. Since the horizontal axis and the vertical axis are the same as those in FIG. 30, detailed description thereof is omitted here.
  • the forming process can be completed only about 40% in the array (256 kbits) even if the voltage is increased up to 4V. Therefore, in the 1T1R type memory cell 110 using Ir as the material of the upper electrode 100c, a problem has been found that an array operation for recording information with only a change in resistance can be performed only for about 40% of bits.
  • the Ir electrode is used, there are advantages that the characteristic variation after the forming process is small and the reliability is good.
  • the cumulative forming rate gradually increases with respect to the forming voltage, and it can be estimated that forming can be performed for all the memory cells if a further high voltage is applied.
  • a design corresponding to a configuration capable of performing a very high voltage forming process is required.
  • a transistor having a high breakdown voltage may be used, but in this case, it becomes difficult to reduce the cell area, which hinders cost reduction.
  • the forming is incomplete and the resistance of all the bits cannot be changed stably by a conventionally known forming method.
  • the variation in initial resistance before the forming process can be made much smaller than when Pt is used for the upper electrode 100c. If processing can be carried out appropriately, it is considered that variation in resistance change characteristics of memory cells can be reduced and reliability can be improved.
  • the inventor of the present application uses a practical voltage pulse to form all the bits of the memory cell array, and a new resistance variable element forming method and a resistor having such a function.
  • a change-type nonvolatile memory device was studied.
  • the 1T1R type memory cell to which the present invention is applied has the same structure as that described with reference to FIG. 29, and is particularly composed of Ir (iridium) as a main component as the material of the upper electrode 100c.
  • the lower electrode 100a, the resistance change layer 100b, the first transition metal oxide layer 100b-1, the second transition metal oxide layer 100b-2, and the upper electrode 100c of the resistance change element 100 are respectively included in the present invention. This corresponds to the first electrode, the transition metal oxide layer, the first transition metal oxide layer, the second transition metal oxide layer, and the second electrode of the resistance change element in the forming method.
  • the lower electrode terminal 101 is set to a voltage (for example, the first threshold voltage) or higher (low voltage) on the lower electrode terminal 101 as a reference.
  • a resistance voltage pulse is applied, the resistance change element 100 transitions to a low resistance state, while another predetermined voltage (for example, a second threshold voltage) is applied to the upper electrode terminal 102 with the lower electrode terminal 101 as a reference.
  • another predetermined voltage for example, a second threshold voltage
  • the resistance change element 100 transitions to the high resistance state.
  • FIG. 1 is a forming flow diagram of a 1T1R type memory cell according to the present invention, which includes steps S21 to S27. That is, in this figure, by applying a voltage pulse to the memory cell in which the resistance change element 100 and the switch element are connected in series, the resistance change element 100 is brought into a high resistance state according to the polarity of the applied voltage pulse. From the initial state after manufacture that is not reversibly transitionable between the low resistance state and the low resistance state, depending on the polarity of the applied voltage pulse, the state can be reversibly transitioned between the high resistance state and the low resistance state. The procedure of the forming method to change is shown.
  • the forming by the positive voltage pulse (the positive voltage pulse is applied to the upper electrode with reference to the lower electrode) will be described.
  • the negative voltage pulse to the upper electrode with reference to the lower electrode
  • the forming may be performed by applying a negative voltage pulse.
  • step S21 initial setting is performed.
  • the resistance change element 100 is in an initial state after the completion of the manufacture of the 1T1R type memory cell, is in a very high resistance state of 1 M ⁇ or more, and the pulse resistance can be changed even if a normal resistance change pulse is applied. There is no state.
  • Step S22 is a first voltage application step.
  • a pulse having a pulse width of 50 ns (variable) and a pulse voltage of 3.3 V (positive in the HR direction) is applied to the upper electrode terminal 102 with reference to the lower electrode terminal 101.
  • Forming pulse, that is, a first voltage pulse (here, a first positive voltage pulse) is applied once.
  • the voltage of the gate terminal 103 is 3.3 V (transistor, on state).
  • Step S23 is the first half of the determination step.
  • a pulse having a pulse width of 50 ns (constant) and a pulse voltage of 3.3 V is applied to the lower electrode terminal 101 with reference to the upper electrode terminal 102. That is, a first negative voltage pulse having a voltage amplitude equal to or greater than the voltage amplitude of the low resistance voltage pulse and having the same polarity as that of the low resistance voltage pulse is applied once.
  • the voltage of the gate terminal 103 is 3.3 V (transistor, on state).
  • Step S24 is the latter half of the determination step.
  • a current measurement source is connected to the lower electrode terminal 101 (or upper electrode terminal 102) with reference to the upper electrode terminal 102 (or lower electrode terminal 101). Then, a current flowing from the lower electrode terminal 101 (or the upper electrode terminal 102) to the upper electrode terminal 102 (or the lower electrode terminal 101) is measured at a read voltage (for example, 0.4 V). At this time, the voltage of the gate terminal 103 is 3.3V.
  • a reference value for example, 10 ⁇ A
  • step S25 the applied pulse width is changed to Tp (2) (here, the pulse width is increased by 50 ns). 100 ns), and the number of forming repetitions is incremented and the process returns to step S22 again (that is, a new first voltage pulse (here, the first positive voltage pulse) is applied). Then, until it can be determined that the forming is completed in step S24, as shown in Table 1 below, the pulse width is sequentially increased to a predetermined pulse width corresponding to the number of forming repetitions n and repeated.
  • step S24 determines that the forming is completed in step S24 even if a pulse of maximum 10 ms is applied (in this case, the number of forming repetitions reaches the maximum (the number of repetitions corresponding to a pulse width of 10 ms)) ), It is determined as a defective memory cell that cannot be formed, that is, cannot change resistance (S27).
  • a predetermined positive voltage is applied to the upper electrode terminal 102 (in the HR direction). This corresponds to a direction in which the substrate bias effect of the NMOS transistor 104 is small, and the driving current of the transistor at the time of forming is determined. We set this direction because we can do more. That is, by applying a positive voltage to the upper electrode terminal 102, the source of the NMOS transistor 104 becomes substantially the same potential as the lower electrode side terminal C serving as the reference potential, so that the substrate bias effect can be avoided. Therefore, the NMOS transistor 104 has a larger current driving capability when a positive voltage is applied to the upper electrode terminal 102 than a current driving capability when a negative voltage is applied to the upper electrode terminal 102.
  • transition of the resistance change element to the high resistance state is also referred to as “HR”
  • transition of the resistance change element to the low resistance state is also referred to as “LR”.
  • the voltage of the gate terminal 103 is set higher than the voltage during normal use.
  • step S23 a predetermined positive voltage is applied to the lower electrode terminal 101 (LR direction).
  • step S24 it is determined whether or not the forming is completed.
  • the state in which the forming is completed in step S22 is set to a high resistance state, which is about 100 k ⁇ . This is about an order of magnitude smaller than the initial state (about 1 M ⁇ or more), but it is desirable that the resistance change element 100 be in a lower resistance state in order to make the determination easier and faster. For this reason, the resistance change element 100 is temporarily changed to LR in step S23. If the forming is not completed in step S22, the resistance change element 100 is maintained in the very high resistance state in the initial state even in step S23.
  • step S23 the voltage at the gate terminal 103 is set to 3.3 V, which is the same as that in step S22. However, this is for the purpose of reducing time loss of voltage switching, and 2.4 V if there is no particular problem. For example, the voltage may be switched to the normal resistance change operation voltage. Further, this step S23 facilitates the determination of the completion of forming. As described above, as long as the initial state of the resistance change element and the state after the completion of forming (a difference in resistance value of about one digit) can be determined. Is not an essential step for the forming method according to the present invention.
  • step S24 the current measurement is performed at a low voltage of 0.4 V, which avoids the influence of disturbance on the write state (that is, changes the resistance state of the resistance change element 100). Because. The resistance change characteristics of the resistance change element 100 immediately after forming tend to have a small change width. Therefore, the reference value of the read current is 10 ⁇ A corresponding to the memory cell current closer to the high resistance state than the intermediate value between the high resistance state and the low resistance state during normal resistance change.
  • the measurement of the memory cell current is performed in the same direction as step S23 with the upper electrode terminal 102 set to the ground voltage, but this is for the purpose of reducing the time loss of voltage switching, which is particularly problematic. If not, it may be determined in the reverse direction. Further, in this step S24, the voltage of the gate terminal 103 is set to 3.3 V which is the same as that in step S23. This is also for the purpose of reducing the time loss of voltage switching. The voltage may be switched to the voltage at the normal reading operation.
  • the pulse width at the start, the pulse width at the end, and the interval may be appropriately determined.
  • a pulse width that increases exponentially with respect to the increment of the number of forming repetitions n may be set, or a pulse width that increases proportionally may be set. They may be mixed as shown in Table 1 above.
  • the pulse width is set so that it is increased proportionally when the number of forming repetitions n is small (the pulse width is short) and exponentially increases when the number of forming repetitions n is large.
  • FIG. 2A is a diagram for measuring the relationship between the cumulative pulse application time (cumulative pulse application time) and the resistance value of the resistance change element 100 of each bit when the forming process is performed by continuous positive voltage pulse application.
  • FIG. 2B is a diagram showing the measurement result.
  • the negative voltage pulse application in step S23 is applied to the three memory cells (memory cells comprising a series connection of the resistance change element 100 and the fixed resistance (1.5 k ⁇ )) from the forming flow shown in FIG.
  • each variable resistance element 100 varies the accumulated pulse application time required for forming by one digit or more.
  • FIG. 3 is a diagram illustrating a resistance transition of the resistance change element 100 when the 1T1R type memory cell is formed in accordance with the forming flow of the 1T1R type memory cell.
  • Case 1 Case where it is determined that the forming is completed with the 50 ns pulse width of the first Tp (1)
  • Case 2 Case where it is determined that the forming is completed with the 50 ⁇ s pulse width of the eighth Tp (8) Is described as an example.
  • step S21 which is the initial state after manufacture, the resistance change element 100 is in a state S1 that is much higher than 20 M ⁇ , which is the measurement limit of the measuring instrument, in any case.
  • the resistance change element 100 is formed with a pulse of Tp (1): 50 ns. That is, the resistance change element 100 makes a transition from the state S1 to the state S2 (black circle).
  • step S22 is a pulse application in the HR direction
  • the resistance change element 100 has transitioned to a high resistance state (about 1 M ⁇ , ie, state S2 (black circle)) at the time of forming.
  • Step S23 is pulse application in the LR direction. If forming is performed in step S22, the state transits to the low resistance state S3 (black circle).
  • step S24 a 0.4V current measurement source is connected to measure the current flowing from the 1T1R type memory cell lower electrode terminal 101 to the upper electrode terminal 102.
  • step S23 the current state transitions to the low resistance state S3 (black circle). Therefore, a large current of about 29 ⁇ A is detected. This indicates that forming is performed with a pulse of 50 ns in step S22.
  • Tp (1) 50 ns
  • Tp (2) 100 ns
  • Tp (3) 200 ns
  • Tp (4) 500 ns
  • Tp (5) 1 ⁇ s
  • Tp (6) 5 ⁇ s
  • Tp (7) Forming is not performed in the first to seventh pulse application of 10 ⁇ s. Therefore, the resistance change element 100 is in a very high resistance state (S2 (white square) in Tp (1) to Tp (7)) exceeding the measurement limit of 20 M ⁇ , which is the same as the initial state in any case.
  • S2 white square
  • step S23 pulses are applied in the LR direction.
  • the resistance change element 100 cannot perform resistance change and is in an emergency state exceeding the 20 M ⁇ measurement limit as in the initial state.
  • the high resistance state (S3 (white square) in Tp (1) to Tp (7)) is maintained.
  • the resistance change element 100 is formed with a pulse of Tp (8): 50 ⁇ s, and transitions to a high resistance state (about 260 k ⁇ , that is, S2 (white square) in Tp (8)). .
  • step S23 since the forming is performed in the eighth step S22, the resistance change element 100 transitions to the low resistance state (S3 (white square) in Tp (8)).
  • step S24 since the variable resistance element 100 has transitioned to the low resistance state in step S23, a large current of about 24 ⁇ A is detected, and forming is performed with the 50 ⁇ s pulse in the eighth step S22. Can be judged. In this case, a cumulative pulse width of about 67 ⁇ s is applied.
  • the forming pulse time is appropriately adjusted even when the forming cannot be completely performed by a known method of applying a predetermined voltage. It can be seen that forming can be done.
  • FIG. 4 shows the measurement of the relationship between the voltage VP of the voltage pulse used for forming and the average forming time required for forming in the 1T1R type memory cell shown in FIG.
  • This measurement measures the gate voltage of the NMOS transistor 104 under two conditions for the purpose of examining the relationship between the drive current amount of the NMOS transistor 104 and the forming time.
  • the measurement is performed by using a variable resistance nonvolatile memory device in which an array in which 1T1R type memory cells shown in FIG. 29 are arranged in 256 kilobits is mounted, and the voltage pulse voltage for each 256 kilobit region while following the forming flow shown in FIG. And forming was performed by changing the gate voltage.
  • FIG. 4 shows the average value of the accumulated pulse time required for forming each bit in the 256 kilobit region (this is defined as the average forming time) on the vertical axis, and the voltage pulse voltage at that time.
  • VP is represented on the horizontal axis.
  • variable resistance nonvolatile memory device used in this measurement and the specific operation method will be described later in the section of the variable resistance nonvolatile memory device, and thus will be omitted here.
  • the solid line shows the characteristics when the gate voltage VG is fixed at 3.3 V (case 3), and the broken line shows the characteristics when the gate voltage VG and the voltage VP of the voltage pulse are changed in conjunction (case 4). ) Characteristics.
  • the point X of the case 3 (the gate voltage VG is 3.3 V and the voltage pulse voltage VP is 2.9 V) and the point Y of the case 4 (the gate voltage VG and the voltage pulse voltage VP is 3).
  • the average forming time of .0V) is the same at 0.35 ⁇ s. This is considered to be the result of the same phenomenon occurring during the forming at the point X and the point Y, in which the same forming drive current flows through the resistance change element 100 and the voltage Ve between the AB terminals of the resistance change element 100 is the same. .
  • FIG. 5 is an operating point analysis diagram for considering operating points during forming in the two cases of point X and point Y in FIG.
  • the static characteristic of the NMOS transistor 104 when the gate voltage VG corresponding to the point X is 3.3V is a curve (1)
  • Static characteristics are represented by curve (2).
  • the load characteristic of the resistance change element 100 corresponding to the point X is represented by a straight line (3)
  • the load characteristic of the resistance change element 100 corresponding to the point Y is represented by a straight line (4) having the same inclination as the straight line (3).
  • the points of intersection with the static characteristics of the NMOS transistor 104 are point D and point E, respectively.
  • the points D and E correspond to the operating points of the NMOS transistor 104 and the resistance change element 100 during forming.
  • the straight line (3) and the straight line (4) are determined as follows. That is, as described above, the point X and the point Y are considered to have the same voltage Ve between the terminals of the resistance change element 100 and the same current. That is, the plot is made by adjusting the slopes of the straight line (3) and the straight line (4) so that the current values at the point D and the point E are the same.
  • FIG. 5 shows that the forming at the point X and the point Y occurs at a forming current of 395 ⁇ A and the terminal voltage Ve of the resistance change element 100 is about 2.0V. That is, in order to perform the average forming time at 0.35 ⁇ s, it is found that the forming current requires 395 ⁇ A, and the voltage Ve between the AB terminals of the resistance change element 100 is 2.0V.
  • FIG. 6 is a diagram in which the relationship between the forming current and the average forming time is obtained from the average forming time corresponding to the voltage VP of each voltage pulse in FIG. 4 by the above method, and the vertical axis is the average forming time.
  • the horizontal axis is the forming current.
  • a point F in FIG. 6 corresponds to a point where the forming current obtained above is 395 ⁇ A and the average forming time is 0.35 ⁇ s.
  • the average forming time of the variable resistance element 100 made of a material whose main component is Ir is the upper electrode 100c is shortened exponentially when the forming current is greatly driven. Newly found.
  • variable resistance element in the variable resistance element according to the present invention, a voltage pulse having a voltage equal to or higher than a predetermined voltage having a positive potential with respect to the upper electrode 100c is applied to the upper electrode 100c with respect to the lower electrode 100a in an initial state, When the voltage continues to be applied, forming occurs, and when the current flowing through the variable resistance element increases, the forming time decreases exponentially.
  • FIG. 7 is a diagram showing the relationship between the forming current and the resistance change element terminal voltage Ve obtained from the average forming time corresponding to the voltage VP of each voltage pulse in FIG. 4 by the above method, and the vertical axis represents the resistance change. It is the voltage Ve between element terminals, and a horizontal axis is a forming current. Point G in FIG. 7 corresponds to point F in FIG. 6 (forming current is 395 ⁇ A, average forming time is 0.35 ⁇ s). As shown in FIG. 7, the voltage Ve between the resistance change element terminals at the time of forming does not significantly depend on the amount of current flowing through the resistance change element 100 and shows a constant value of about 2V.
  • forming occurs when the voltage between the AB terminals of the resistance change element 100 reaches a predetermined threshold voltage (here, about 2 V), and even if the voltage between the AC terminals of the 1T1R type memory cell is increased, the AB of the resistance change element 100 is increased. It can be seen that the voltage between the terminals is kept in a state of being clamped at the predetermined voltage (here, about 2 V).
  • FIG. 8 shows that the current before and after the forming process is directly applied to the 1T1R type memory cell shown in FIG. 29 in the initial state before the forming process by applying a voltage whose amplitude gradually increases from 0 V to a voltage equal to or higher than the forming voltage. It is the measured IV characteristic figure.
  • the horizontal axis represents the applied voltage Vc to the 1T1R type memory cell when applied to the upper electrode terminal 102 with the lower electrode terminal 101 as a reference, and the vertical axis represents the memory cell current Ic flowing through the 1T1R type memory cell.
  • this measurement was performed in order to directly measure the current during forming using a DC voltage source and a DC current measuring device, and each voltage application was performed in a DC state. Although it is not the same as the forming condition in which the predetermined pulse width is applied as described above, it is considered that the general phenomenon is common.
  • the measurement shown in FIG. 8 was performed with a DC voltage application-current measurement device.
  • each measurement is considered to take 1 millisecond (1 ms) to 10 milliseconds (10 ms).
  • the forming current required for forming from 1 ms to 10 ms corresponds to about 200 ⁇ A. That is, in the measurement of FIG. 8, it is estimated that forming occurs at a voltage value in the vicinity of over 2 V and over 200 ⁇ A. In FIG. 8, 2.2 V hits the boundary of whether a 200 ⁇ A forming current flows.
  • the current / voltage characteristics of the variable resistance element are considered as linear characteristics (ohmic characteristics). Actually, as shown in FIG. 8, non-linear characteristics are shown. However, the consideration in FIG. 5 is to obtain the operating point of the NMOS transistor 104 in which the characteristics of the variable resistance element 100 are the same and the characteristics are shifted in the horizontal direction and the same current is obtained at the intersections D and E. Therefore, in this consideration, the result does not affect whether the characteristic of the variable resistance element is linear or non-linear.
  • the second transition metal oxide layer 100b-2 having a high resistance in contact with the upper electrode 100c made of an electrode material that easily undergoes a resistance change is predetermined as conventionally known. It is considered that a resistance changing operation occurs by forming a filament (that is, a conductive path) by applying a voltage.
  • the resistance change element 100 is in a very high resistance state in the initial state, but has a characteristic that a current flows suddenly when a voltage exceeding a predetermined voltage is applied.
  • the forming is not performed only by applying a voltage higher than the predetermined voltage, and the filament is formed only when the forming current continues to flow for a predetermined time or more, and the forming is completed.
  • the relationship between the forming current and the forming time has a great dependency that, for example, when the forming current is doubled, the forming time is reduced to about 1/10000, which is generally known. This is considered to be different from the Joule thermal mechanism of time ⁇ 1 / (current squared).
  • TDDB Time Dependent Dielectric Breakdown
  • the resistance change element In the initial state, the resistance change element is in a very high resistance state. Therefore, since the current flowing through the 1T1R type memory cell is very small, the voltage drop in the NMOS transistor 104 is small. But there is no big difference.
  • the source voltage of the NMOS transistor 104 is The direction in which the voltage does not rise, that is, the direction in which a positive voltage is applied to the upper electrode terminal 102 with respect to the lower electrode terminal 101 can drive more current by the NMOS transistor 104, and the forming time can be shortened. This is because the negative substrate bias effect does not occur in the NMOS transistor 104 as described above.
  • designing the area of the variable resistance element 100 to be smaller or processing it to a smaller area means that the current density flowing through the variable resistance element 100 is relatively increased even with the same transistor size. This is effective for shortening the forming time.
  • forming can be controlled by forming time and forming current driven by a transistor. This means that in the case of configuring a larger capacity and highly integrated memory, it is desirable to design the transistor (switch element) in the memory cell as small as possible. Even in that case, forming can be performed by applying a pulse adjusted to an appropriate pulse time for forming. At this time, the forming time increases. However, since forming only needs to be performed once prior to writing data in the product inspection process, it is possible to provide a low-cost memory device without affecting the performance of the product. It becomes possible. Details of this method will be described later.
  • FIG. 9 is a cumulative probability distribution diagram of the forming voltage Vb when the gate width W of the NMOS transistor 104 is (i) 0.44 ⁇ m, (ii) 0.88 ⁇ m, (iii) 1.76 ⁇ m, and (iv) 10.94 ⁇ m. . Since the horizontal axis, the vertical axis, and the measurement method are the same as those in FIG. 31, detailed description thereof is omitted here.
  • the gate width W of the NMOS transistor 104 that is the selection transistor of the 1T1R type memory cell increases.
  • the gate width W is ( iii) When the thickness is 1.76 ⁇ m or more, it can be seen that forming is possible when the positive voltage pulse width during forming is 50 ns.
  • the optimum forming method has been shown, but it has been found that the forming method is also related to the resistance change characteristic after forming. A case where the typical forming process shown above is performed and a modification in which the forming condition is changed will be described.
  • FIG. 10 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cell in the forming process and the normal data writing process of the 1T1R type memory cell having the resistance change element 100 when Ir is used for the upper electrode 100c. is there.
  • the vertical axis represents the voltage VP of the voltage pulse applied between the upper electrode terminal 102 and the lower electrode terminal 101 in the memory cell of FIG. 29, and the horizontal axis represents time.
  • a direction in which a voltage pulse having a voltage higher than that of the lower electrode terminal 101 is applied to the upper electrode terminal 102 is defined as a positive voltage pulse, and conversely, the upper electrode terminal 102 is applied to the lower electrode terminal 101.
  • a timing chart is illustrated in which a direction in which a voltage pulse having a higher voltage is applied is defined as a negative voltage pulse.
  • a negative voltage pulse of ⁇ 3.3 V a current flows relatively, and a transition is made to the vicinity of a low resistance (LR) state that makes it easy to perform a verify determination to determine whether or not forming has been completed. Thereafter, a verify determination is performed. If the variable resistance element 100 has transitioned to the vicinity of the LR state, the forming process ends. If not, the positive voltage pulse (that is, a new first positive voltage) is again generated.
  • Pulse), negative voltage pulse application and verify determination are repeated.
  • the case where the forming is completed by applying a single positive voltage pulse is shown.
  • Th 50 ns) (at this time, a ground potential is applied to the lower electrode terminal 101), that is, by applying a positive voltage pulse (high resistance voltage pulse) of +2.4 V, the resistance change element 100 is increased in resistance.
  • FIG. 12 is a timing chart showing voltage waveforms of voltage pulses applied to the memory cell in the forming process and the normal data writing process of the 1T1R type memory cell having the resistance change element 100 when Ir is used for the upper electrode 100c. is there.
  • the vertical axis and the horizontal axis are the same as those in FIG. Further, the same components as those in FIG. 10 are denoted by the same reference numerals, and description thereof is omitted.
  • a negative voltage pulse having a pulse width Tn (for example, 50 ns) shorter than the pulse width Tp (for example, 1 ms) of the first positive voltage pulse is applied, and then verify determination is performed.
  • the pulse width Tn of the negative voltage pulse in the forming process is set to be the same as the pulse width Tp (for example, 1 ms) of the first positive voltage pulse.
  • Other voltage pulses are the same as those in FIG.
  • FIG. 13 is a resistance change characteristic diagram when applying alternating positive and negative pulses (high resistance voltage pulse and low resistance voltage pulse) of the 1T1R type memory cell that has completed forming in FIG.
  • the resistance change characteristic of the resistance change element 100 at the time of application of the normal pulse (high resistance voltage pulse and low resistance voltage pulse) after completion is shown.
  • the resistance state of the resistance change element 100 is changed to the normal LR state (cell current approximately 41 ⁇ A), a lower LR state (cell current of about 62 ⁇ A), which has a lower resistance than that of 41 ⁇ A), is applied.
  • FIG. 14 shows voltage waveforms of voltage pulses applied to the memory cell in a forming process and a normal data writing process as a modification of the 1T1R type memory cell having the resistance change element 100 when Ir is used for the upper electrode 100c. It is a timing chart figure.
  • the vertical axis and the horizontal axis are the same as those in FIG.
  • Other voltage pulses are the same as those in FIG.
  • the resistance change element 100 exhibits a very stable pulse resistance change characteristic.
  • the vertical and horizontal axes in FIG. 15 are the same as those in FIG.
  • FIG. 16 is a block diagram showing a configuration of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention.
  • the variable resistance nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate, and the memory main body 201 includes the upper electrode described in FIG.
  • a pulse width variable writing circuit 206 for performing forming and data writing, and detecting the amount of current flowing through the selected bit line, setting the high resistance state to data “0” and the low resistance state to data “1”.
  • a sense amplifier 204 for determination and a data input / output circuit 205 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the sense amplifier 204 functionally includes a forming determination unit that determines whether or not a variable resistance nonvolatile memory element included in at least one memory cell selected from the memory cell array 202 is in a low resistance state, and A normal determination unit for determining whether the resistance change type nonvolatile memory element included in the memory cell is in a high resistance state or a low resistance state, and as a specific circuit configuration for realizing this, a reference current generation for normal operation is generated.
  • the circuit 702 includes a forming operation reference current generation circuit 703 and a comparison circuit 704. That is, a normal determination unit is realized by the normal operation reference current generation circuit 702 and the comparison circuit 704, and a forming determination unit is realized by the forming operation reference current generation circuit 703 and the comparison circuit 704.
  • variable resistance nonvolatile memory device 200 includes a high resistance (HR) power source 213 and a low resistance (LR) power source 212 as a write power source 211, and a forming power source 500. Yes.
  • HR high resistance
  • LR low resistance
  • variable resistance nonvolatile memory device 200 includes an address input circuit 209 that receives an address signal input from the outside, and a control circuit 210 that controls the operation of the memory body 201 based on the control signal input from the outside. And.
  • the memory cell array 202 includes a plurality of memory cells in which a variable resistance nonvolatile memory element and a switch element (here, a transistor) are connected in series. More specifically, the memory cell array 202 is formed on a semiconductor substrate. A plurality of word lines WL0, WL1, WL2,... And a plurality of bit lines BL0, BL1, BL2,..., And these word lines WL0, WL1, WL2,. And a plurality of NMOS transistors N11, N12, N13, N21, N22, N23, N31, N32, N33, which are examples of switch elements, provided corresponding to the intersections of the bit lines BL0, BL1, BL2,.
  • transistors N11, N12,...” And transistors N11, N12,.
  • Each of which constitutes memory cells M11, M12, M13, M21, M22, M23, M31, M32, M33,... (Hereinafter referred to as “memory cells M11, M12,...”). Yes.
  • the gates of the transistors N11, N21, N31,... are connected to the word line WL0, and the gates of the transistors N12, N22, N32,.
  • the gates of N23, N33,... are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.
  • the transistors N11, N21, N31,... And the transistors N12, N22, N32,... are connected in common to the source line SL0, and the transistors N13, N23, N33,. Are connected in common to the source line SL2.
  • variable resistance elements R11, R12,... are the variable resistance element 100 shown in FIG. That is, these resistance change elements are (1) a voltage pulse equal to or higher than the first threshold voltage having a positive voltage with respect to the lower electrode (first electrode) 100a with respect to the upper electrode (second electrode) 100c.
  • a low-resistance voltage pulse When a low-resistance voltage pulse is applied, the state changes to a low-resistance state, and a high-resistance voltage pulse that is a voltage pulse equal to or higher than a second threshold voltage having a positive voltage with respect to the upper electrode 100c with respect to the lower electrode 100a.
  • an initial state in which no voltage is applied after manufacture that is, a high resistance state and a low resistance state are reversibly changed depending on the polarity of the applied voltage pulse.
  • the forming time exponentially decreases, and (4) applied in forming As the cumulative pulse application time of at least one voltage pulse increases, the probability of completion of forming increases.
  • the resistance change elements R11, R12, R13, R14,... are connected to the bit line BL0, and the resistance change elements R21, R22, R23, R24,. R31, R32, R33, R34,... Are connected to the bit line BL2.
  • the resistance change elements R11, R12, R13,... Corresponding to the bit lines BL0, BL1, BL2,... Are connected to the NMOS transistors N11, N12,. ..
  • the configuration is not limited to this configuration. For example, in FIG. 16, each bit line BL0, BL1, BL2,...
  • FIG. 16 shows a configuration example in which the source line is parallel to the word line, but the source line may be parallel to the bit line.
  • the control circuit 210 outputs a forming signal instructing application of a forming voltage to the forming power source 500 and the variable pulse width writing circuit 206 during forming.
  • a write signal instructing application of a write voltage is output to the pulse width variable write circuit 206 in accordance with the input data Din input to the data input / output circuit 205.
  • the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 and the column selection circuit 203 constitute a selection unit that selects at least one memory cell from the memory cell array 202.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, the row driver 207 selects any one of the plurality of word lines WL0, WL1, WL2,. A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, from the row driver 207, a plurality of source lines SL0, SL2,. A predetermined voltage is applied to the selected source line from the source line driver circuit SLD corresponding to any of the above.
  • the pulse width variable write circuit 206 changes the resistance state of the variable resistance nonvolatile memory element when forming or writing to the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit. This is a circuit for generating a write voltage pulse having a variable pulse width for making a transition to a desired state. For this reason, the pulse width variable write circuit 206 is set to 50 ns when a write instruction is given from the control circuit 210 in a normal operation mode (an operation mode in which the resistance change element transitions between a high resistance state and a low resistance state). Generate a pulse of width.
  • variable pulse width writing circuit 206 in the forming mode (forming process), generates a forming pulse having the same width based on a pulse signal having an arbitrary width input from the forming pulse width control clock signal terminal. Generate. The writing and forming pulses generated in this way are applied to the bit line selected by the column selection circuit 203.
  • variable pulse width writing circuit 206 uses the lower electrode 100a as a reference in order to form the variable resistance nonvolatile memory element included in the selected memory cell under the control of the control circuit 210.
  • a first voltage pulse (here, a first positive voltage pulse) having an amplitude larger than a predetermined voltage having a positive potential with respect to the upper electrode 100c and having a first pulse width is applied to the memory cell.
  • the pulse width variable write circuit 206 forms the resistance change type nonvolatile memory element included in the selected memory cell under the control of the control circuit 210 with the lower electrode 100a as a reference to the upper electrode 100c.
  • a first voltage pulse having a larger amplitude than a predetermined voltage having a negative potential and having a first pulse width is applied to the memory cell, and the forming determination unit includes a first voltage pulse.
  • the lower electrode 100a When the forming of the variable resistance nonvolatile memory element after application of is determined to be not complete, the lower electrode 100a has an amplitude equal to or higher than a predetermined voltage having a negative potential with respect to the upper electrode 100c, a new first voltage pulse having a pulse width longer than the first pulse width may be applied to the memory cell.
  • the negative voltage pulse has a larger amplitude than a predetermined voltage having a positive potential at the lower electrode 100a with respect to the upper electrode 100c, and a first voltage pulse having a first pulse width is applied. May be achieved.
  • S22 is “negative pulse application (LR direction) with pulse width Tp, and S23 is omitted.
  • the pulse width variable write circuit 206 resists a new first corresponding positive or negative voltage pulse having a pulse width longer than the pulse width of the first positive or negative voltage pulse applied immediately before. Applied to the variable nonvolatile memory element.
  • the power supply 211 for writing is used for writing to change the resistance variable nonvolatile memory element included in the memory cell selected by the selection unit from the high resistance state to the low resistance state, or from the low resistance state to the high resistance state.
  • the write power supply 211 includes an LR power supply 212 for reducing resistance and an HR power supply 213 for increasing resistance.
  • the output VL0 of the LR power supply 212 is input to the row driver 207, and the output VH0 of the HR power supply 213 is input to the pulse width variable write circuit 206.
  • the output VFL0 of the forming power source 500 is input to the row driver 207, and the output VFH0 is input to the pulse width variable write circuit 206.
  • the normal operation reference current generation circuit 702 is activated by the read enable signal C1 during normal read (read in the normal operation mode), and transfers the read reference current to the comparison circuit 704.
  • the forming operation reference current generation circuit 703 is activated by the forming enable signal C2 during the forming operation (the forming mode), and transfers the forming reference current to the comparison circuit 704.
  • the comparison circuit 704 compares and determines either the reference current for reading or the reference current for forming and the memory cell current selected by the column selection circuit 203, and outputs the determination result as data input / output. Output to the circuit 205.
  • FIG. 17 is a circuit diagram showing an example of a detailed configuration of the sense amplifier 204 in FIG.
  • the sense amplifier 204 includes clamp transistors 219 and 220 having the same size as the current mirror circuit 218 having a mirror ratio of 1: 1, a reference circuit 221, and a differential amplifier 224.
  • the reference circuit 221 includes a normal operation reference current generation circuit 702 and a forming operation reference current generation circuit 703.
  • the reference transistor 222 and a reference resistor Rref (for example, 18 for normal reading and set to a resistance value corresponding to a current value approximately halfway between the high-resistance cell current and the low-resistance cell current) .2 k ⁇ ) is connected in series with one end of the branch connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 219.
  • a read enable signal C1 is input to the gate terminal of the selection transistor 222, and the selection transistor 222 is switched between a conductive state and a nonconductive state by the read enable signal C1.
  • the selection transistor 223 and the reference resistor Rb (for example, set to a resistance value slightly lower than the resistance value of the high resistance state written in normal operation for forming) 40 k ⁇ ) is connected in series with one end of the branch connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 219.
  • the forming enable signal C2 is input to the gate terminal of the selection transistor 223, and the selection transistor 223 is switched between a conductive state and a non-conductive state by the forming enable signal C2.
  • the clamp transistors VC219 (for example, 0.9V) are input to the gate terminals of the clamp transistors 219 and 220, and the source terminal of the clamp transistor 220 is connected to the memory cell via the column selection circuit 203 and the bit line.
  • the drain terminals of the clamp transistors 219 and 220 are connected to the drain terminals of the transistors 225 and 226 constituting the current mirror circuit 218, respectively.
  • the drain terminal potential of the clamp transistor 220 is inverted and amplified by the differential amplifier 224 to which the reference voltage VREF (1.1 V) is input, and is transmitted to the data input / output circuit 205 as the sense amplifier output SAO.
  • FIG. 18 is a diagram for explaining the determination level of the sense amplifier 204.
  • the sense amplifier 204 includes a reference resistor Rref for normal reading (18.2 k ⁇ as an example) between a high resistance state HR (100 k ⁇ as an example) and a low resistance state LR (10 k ⁇ as an example).
  • the reference resistance Rb for forming is smaller than the high resistance state HR (for example, 40 k ⁇ as an example) and has two determination levels. Note that the forming reference resistance Rb is set to a resistance value slightly smaller than the resistance value in the high resistance state HR in order to determine whether or not the forming of the variable resistance element is completed.
  • the reference resistor Rref for normal reading is smaller than the resistance value of the high resistance state HR and is low in the low resistance state LR in order to determine whether the variable resistance element is in the high resistance state or the low resistance state. A resistance value larger than the resistance value is set.
  • the initial state of the variable resistance element (here, a resistance value of 1 M ⁇ or more) is also shown for reference.
  • the forming reference resistance Rb is a high value as shown in FIG.
  • the resistance value need not be smaller than the resistance state HR, and may be a resistance value larger than the resistance value in the high resistance state HR (for example, 200 k ⁇ ) as long as the initial state and the high resistance state HR can be distinguished.
  • the completion of forming can be determined by determining the resistance value immediately after the application of the positive voltage pulse for forming without applying the negative voltage pulse in step S23 of FIG.
  • variable resistance nonvolatile memory device 200 configured as described above, first, the operation of the sense amplifier 204 will be described, and then data writing and forming of the variable resistance nonvolatile memory device 200 will be performed. An operation in a read cycle when performing a write cycle and normal reading and verify reading will be described.
  • the sense amplifier 204 applies a positive voltage pulse for forming to the target variable resistance element, and further applies a negative voltage pulse for lowering resistance.
  • a target memory cell (including a target variable resistance element) is connected via the column selection circuit 203 and a bit line.
  • the target memory cell has a voltage higher than a voltage (0.4V as an example) that is lowered by a threshold voltage (0.5V as an example) of the clamp transistors 219 and 220 from the clamp voltage VCLP (0.9V as an example). Is not applied.
  • the selection transistor 223 is activated by the forming enable signal C2 and becomes conductive, and the forming reference resistor Rb (40 k ⁇ as an example) is selected.
  • the sense amplifier 204 is determined to be “0”, that is, the forming process is determined to be failed. To do.
  • the resistance value of the selected memory cell is formed in the forming process, and the resistance value after application of the negative voltage pulse for reducing the resistance becomes low resistance (for example, 12 k ⁇ ).
  • the resistance value after application of the negative voltage pulse is lower than the forming reference resistance Rb (here, 40 k ⁇ )
  • the sense amplifier output SAO outputs an H level. That is, when the selected memory cell is in a resistance state lower than the forming reference resistance Rb (40 k ⁇ ), the sense amplifier 204 determines “1”, that is, the forming process is a pass, and the forming of the target memory cell is Indicates completion.
  • the reference circuit 221 is activated by the read enable signal C1 and the selection transistor 222 is activated. For this reason, the reference resistor Rref for normal reading is selected, and the other selection transistor 223 is deactivated by the forming enable signal C2 and is rendered non-conductive.
  • the sense amplifier output SAO becomes the L level. Output. That is, when the selected memory cell is in a high resistance state (100 k ⁇ ) higher than the reference resistance Rref for normal reading (here, 18.2 k ⁇ ), the sense amplifier 204 determines that the data is “0”.
  • the load current IL (22 ⁇ A) ⁇ memory cell current Ic (40 ⁇ A)
  • the sense amplifier output SAO is at the H level. Output. That is, when the selected memory cell is in the low resistance state (10 k ⁇ ) lower than the reference resistance Rref (18.2 k ⁇ ) for normal reading, the sense amplifier 204 determines that the data is “1”.
  • FIG. 19 shows a list of various set voltages of the bit line (BL) voltage.
  • the bit line BL voltage in the application of a positive voltage pulse and a negative voltage pulse at the time of forming represents a pulse voltage having an amplitude of VH (for example, 3.3 V).
  • the bit line BL voltage in “1” write (LR conversion) and “0” write (HR conversion) represents a write pulse voltage with an amplitude of VH (eg, 2.4 V).
  • VH at the time of forming > VH at the time of writing.
  • VL (2.4 V) is a voltage generated by the power supply 212 for LR conversion, and is applied from the word line driver circuit WLD and the source line driver circuit SLD.
  • VH (2.4 V) is a voltage generated by the HR power supply 213 supplied to the variable pulse width write circuit 206.
  • VL (2.4 V) is a voltage generated by the power supply 212 for LR conversion and a word line voltage applied from the word line driver circuit WLD.
  • VH is a voltage generated in the HR power supply 213 supplied to the variable pulse width write circuit 206.
  • VL (3.3 V) is a voltage generated by the forming power supply 500 and is a word line voltage applied from the word line driver circuit WLD.
  • VL (3.3 V) is a voltage generated by the forming power supply 500, and is a word line voltage and a source line voltage applied from the word line driver circuit WLD and the source line driver circuit SLD.
  • Vread is a read voltage (0.4 V) clamped by the sense amplifier 204 so that no read disturb occurs (that is, the resistance state of the variable resistance element does not change). It corresponds to the voltage value (+ 0.4V) adjusted to.
  • VDD corresponds to the power supply voltage supplied to the variable resistance nonvolatile memory device 200.
  • the cell current rapidly increases due to the non-linear characteristic of the resistance change element 100 when the positive voltage is applied in the vicinity of about 2 V, regardless of whether or not the forming is possible. It will flow. For this reason, it is necessary to set the forming determination read voltage Vread to a voltage sufficiently lower than 2V (for example, 0.4V).
  • Apply (S6: 6th step (first voltage application step)), and then apply a negative voltage pulse (eg, -3.3V, pulse width Tn 50 ns) as a preparation before determining whether or not forming has been completed.
  • S7 Seventh step (part of the determination step)).
  • the address AD of the selected memory cell is incremented (S8: eighth step), and the memory cell of the next address AD is selected. Thereafter, the fourth step (S4) to the eighth step (S8) are repeated until the address AD of the selected memory cell becomes larger than the final address ADf.
  • the resistance values Rc of all the memory cells in the memory cell array 202 are formed. It is determined by an external device such as a memory tester whether the reference resistance Rb is smaller (Rc ⁇ Rb) (S9: ninth step).
  • this forming flow is performed in the determination step S5 for determining whether or not the resistance value of the resistance change element 100 is smaller than the reference resistance Rb for forming, and when it is determined that the resistance value is not small (No in S5).
  • the determination step S5 and the application steps S6 and S7 are repeated for all the memory cells in the memory cell array 202 (S4 to S8), and after forming the same positive voltage pulse and negative voltage pulse for the forming target memory cell, the forming is performed. If there is a cell that has not been processed, the determination step S5 and the application steps S6 and S7 are repeated again for all the memory cells (S4 to S8).
  • FIG. 20 shows a flowchart of an example in which the address AD is incremented in S8 after S7 and a positive voltage pulse with each pulse width is applied to all bits.
  • the process may be returned to S5, and after confirming the success of forming bit by bit, the address AD may be incremented to the next bit.
  • the positive voltage pulse and the negative voltage pulse can be applied only to the memory cells that require forming. Forming can be performed on the cell array at high speed.
  • FIG. 21 (a) to FIG. 21 (c) and timing charts shown in FIG. 22 show operation examples in the data write cycle, read cycle, and forming of the variable resistance nonvolatile memory device 200 configured as described above.
  • a variable resistance nonvolatile memory device 200 according to the embodiment of the present invention shown in FIG. 16 will be described with reference to the configuration diagram.
  • 21 (a) to 21 (c) are timing charts showing an operation example of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “0”
  • the case where the resistance change layer is in the low resistance state is assigned to data “1”
  • an operation example thereof is shown. Further, the description is given only for the case where data is written to and read from the memory cell M11.
  • the selected bit line BL0 and the selected source line SL0 are set to the voltage VH (for example, 2.4V) and the voltage VL (for example, 2V, respectively). .4V).
  • the selected word line WL0 is set to a voltage VL (for example, 2.4 V).
  • VL for example, 2.4 V
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is still in an off state.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • the memory cell is selected with the source line, the word line, and the bit line.
  • the resistance change element of the memory cell is reduced in resistance by applying a negative voltage pulse.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to a voltage VL (for example, 2.4 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is turned on.
  • a positive voltage pulse that is, a high resistance voltage pulse
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • memory cells in the row direction are selected on the source line and the word line, and then a pulse waveform in the positive voltage direction is applied to a specific bit line to select the memory cell in the source line, the word line, and the bit line.
  • the resistance change element of the memory cell is increased in resistance by applying a positive voltage pulse.
  • it is not necessarily limited to this method.
  • the selected bit line BL0 and the source line SL0 are first set to a voltage of 0V.
  • the selected word line WL0 is set to a voltage VDD (for example, 1.8 V), and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the read bit voltage Vread is set to a predetermined voltage (for example, 0.4 V) for the predetermined bit line BL0 for a predetermined period, and the current value flowing through the selected memory cell M11 is detected by the sense amplifier 204. Is determined as data “0” or data “1”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • a predetermined voltage for example, 0.4 V
  • variable resistance nonvolatile memory device 200 Next, the forming operation of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention will be described.
  • FIG. 22 is a timing chart showing an example of the forming operation of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention. In the forming operation shown in FIG. 22, only one bit of the memory cell M11 whose address AD is 0 is accessed, and the forming flow shown in FIG. The fourth and eighth steps are cut).
  • the voltage states of the word line WL0, the bit line BL0, and the source line SL0 of the memory cell M11 to be formed are all 0V, the forming pulse width control clock signal, and the terminal DQ Are all at the L level.
  • the memory cell M11 is in the initial state.
  • the width Tp (1) is set to 50 ns
  • the loop number variable n is initialized to 1
  • the second step (S2) it is determined that the loop number variable n is 13 or less.
  • the selected word line WL0 is set to the voltage VDD (for example, 1.8 V) in order to verify-read whether or not the resistance value Rc of the selected memory cell is smaller than the forming reference resistance Rb (Rc ⁇ Rb). Then, the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • VDD for example, 1.8 V
  • the selected bit line BL0 is set to a read voltage Vread (for example, 0.4 V) for a predetermined period.
  • Vread for example, 0.4 V
  • the sense amplifier 204 By detecting the value of the current flowing through the selected memory cell M11 by the sense amplifier 204, it is determined whether or not the resistance value Rc of the selected memory cell M11 is smaller than the forming reference resistance Rb (Rc ⁇ Rb).
  • the sense amplifier output SAO outputs an L level, outputs “0” data to the terminal DQ, and the forming process has failed (false) (here. , Forming processing is necessary) is transmitted to an external device (for example, a memory tester).
  • the word line WL0 and the bit line BL0 are set to a voltage of 0 V, and the verify read operation is completed.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to a voltage VL (for example, 3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is turned on.
  • the resistance value Rc of the memory cell M11 in FIG. 16 remains in the initial state, and no forming is performed. That is, here, the forming is in a failed state.
  • the word line WL0 is set to a voltage of 0V, and the positive voltage pulse application is completed.
  • the selected bit line BL0 and the source line SL0 are set to a voltage VH (for example, 3.3 V) and a voltage VL (for example, 3.3 V), respectively.
  • the word line WL0 to be selected is set to a voltage VL (eg, 3.3 V).
  • VL eg, 3.3 V
  • a pulse waveform having a voltage VH for example, 3.3 V
  • an LR negative voltage pulse for example, ⁇ 3.3 V
  • the word line WL0 is set to a voltage of 0 V, and the negative voltage pulse application is completed.
  • the same verify read (Rc ⁇ Rb?) Operation as in the first fifth step is performed, but now the resistance value Rc of the selected memory cell M11 remains in the initial resistance state, and for forming Sense amplifier output SAO outputs L level, outputs “0” data to terminal DQ, and external device (for example, memory tester) indicates that the forming has failed (false). To complete the verify read operation.
  • the bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to a voltage VL (for example, 3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is turned on.
  • the memory cell M11 in FIG. 16 remains in the initial state and is not formed. That is, the forming is in a failed state. Thereafter, the word line WL0 is set to a voltage of 0V, and the positive voltage pulse application is completed.
  • the selected bit line BL0 and the source line SL0 are set to a voltage VH (for example, 3.3 V) and a voltage VL (for example, 3.3 V), respectively.
  • the word line WL0 to be selected is set to a voltage VL (eg, 3.3 V).
  • VL eg, 3.3 V
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is still in an off state.
  • a pulse waveform having a voltage VH for example, 3.3 V
  • an LR negative voltage pulse for example, ⁇ 3.3 V
  • the word line WL0 is set to a voltage of 0 V, and the negative voltage pulse application is completed.
  • the same verify read (Rc ⁇ Rb?) Operation as in the fifth step of the first time is performed, but now the resistance value Rc of the selected memory cell M11 remains in the initial resistance state, and for the forming Sense amplifier output SAO outputs L level, outputs “0” data to terminal DQ, and external device (for example, memory tester) indicates that the forming has failed (false). To complete the verify read operation.
  • the bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to a voltage VL (for example, 3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is turned on.
  • a pulse waveform with a voltage of 0 V is applied.
  • a forming positive voltage pulse having a long pulse width Tp (10) (for example, 500 ⁇ s) is applied to the memory cell M11 in FIG. 16, and the selected memory cell M11 is in the initial high resistance state. From this, a conductive path is formed, and the resistance value after forming in the vicinity of the high resistance state HR is changed to form. This indicates that the forming has succeeded.
  • the word line WL0 is set to a voltage of 0 V, and the forming positive voltage pulse application is completed.
  • the selected bit line BL0 and the source line SL0 are set to a voltage VH (for example, 3.3 V) and a voltage VL (for example, 3.3 V), respectively.
  • the word line WL0 to be selected is set to a voltage VL (eg, 3.3 V).
  • VL eg, 3.3 V
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 16 is still in an off state.
  • a pulse waveform having a voltage VH for example, 3.3 V
  • an LR negative voltage pulse (for example, ⁇ 3.3V) is applied to the memory cell M11 in FIG. 16 and the selected memory cell M11 is formed, so that the memory cell M11 is changed from the high resistance state (HR) to Transition to the low resistance state (LR).
  • the word line WL0 is set to a voltage of 0 V, and the negative voltage pulse application is completed.
  • a verify read (Rc ⁇ Rb?) Operation is performed, but now the resistance value Rc of the selected memory cell M11 is smaller than the reference resistance Rb for forming. Therefore, the sense amplifier output SAO outputs an H level, outputs “1” data to the terminal DQ, and notifies the external device (for example, a memory tester) that the forming is passed (verify), and performs a verify read. Complete the operation.
  • the ninth step it is confirmed that the determination result of the immediately preceding fifth step is the forming pass (true), and the forming is completed.
  • the voltage of the high resistance (HR) voltage pulse is, for example, + 2.4V
  • the voltage of the low resistance (LR) voltage pulse is, for example, -2.4V
  • FIG. 23 shows the relationship between time and the cumulative forming rate.
  • a positive voltage pulse for example, pulse voltage VP: 3.3 V
  • the vertical axis represents the cumulative forming rate of the array.
  • all cells in the array 256 kbit can be formed.
  • FIG. 24 shows the relationship between the cumulative pulse application time and the cumulative forming rate in this case.
  • the vertical axis and the horizontal axis are the same as those in FIG.
  • the source voltage of the NMOS transistor 104 rises as a forming current flows, and the drive current of the NMOS transistor 104 becomes smaller. Since a forming time (about 117 ms) that is about three orders of magnitude longer than the forming time (167 ⁇ s) is required and all the bits of the array (256 kbits) can be formed, it is not very efficient.
  • FIG. 20 by adopting a forming flow in which the positive voltage pulse width is gradually lengthened to form, a practical voltage range can be obtained without increasing the array area (the gate width of the NMOS transistor). W is 0.44 ⁇ m), and all cell forming is possible.
  • forming by a positive voltage pulse (a positive voltage pulse is applied to the upper electrode with the lower electrode as a reference) and a negative voltage pulse (upper with respect to the lower electrode).
  • the forming by the positive voltage pulse is efficient, but in any forming, the cumulative forming with the increase of the cumulative pulse application time Common in terms of increasing rates. Therefore, it goes without saying that the present invention in which the forming is attempted while increasing the pulse width of the first voltage pulse until the forming is completed is applicable not only to the forming by the positive voltage pulse but also to the forming by the negative voltage pulse.
  • variable resistance nonvolatile memory device As described above, the forming method and the variable resistance nonvolatile memory device according to the present invention have been described based on the embodiment and the modifications thereof, but the present invention is not limited to this embodiment. A forming method and a resistance variable nonvolatile that are realized by making various modifications conceived by those skilled in the art without departing from the gist of the present invention, or by arbitrarily combining the steps and components in the embodiments and modifications. A storage device is also included in the present invention.
  • Ir is used as the upper electrode material of the resistance change element 100, but an alloy electrode of Ir and Pt or the like may be used.
  • tantalum oxide TiO x
  • a voltage (low resistance voltage pulse) higher than a predetermined voltage for example, the first threshold voltage
  • a voltage (high resistance voltage pulse) higher than another predetermined voltage for example, the second threshold voltage
  • the structure and material of the variable resistance element 100 constituting the memory cell that is the object of the forming method according to the present invention is as follows. That is, as shown in FIG. 29, the resistance change element 100 of the present embodiment includes a lower electrode 100a, a resistance change layer 100b, and an upper electrode 100c.
  • the resistance change layer 100b includes a first transition metal oxide layer 100b-1 made of an oxygen-deficient transition metal oxide and a degree of oxygen deficiency higher than that of the first transition metal oxide layer 100b-1. And a second transition metal oxide layer 100b-2 made of a transition metal oxide having a small thickness.
  • a first oxygen-deficient tantalum oxide layer (hereinafter referred to as a first Ta oxide layer) as the first transition metal oxide layer 100b-1, and a second A second tantalum oxide layer (hereinafter referred to as a second Ta oxide layer) as the transition metal oxide layer 100b-2 is laminated.
  • the oxygen content of the second Ta oxide layer is higher than the oxygen content of the first Ta oxide layer.
  • the oxygen deficiency of the second Ta oxide layer is less than the oxygen deficiency of the first Ta oxide layer.
  • the degree of oxygen deficiency refers to the proportion of oxygen that is deficient with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • a transition metal other than tantalum may be used.
  • tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions. For example, when hafnium oxide is used, x is 0.9 or more and 1.6 or less when the composition of the first hafnium oxide layer as the first transition metal oxide layer 100b-1 is HfO x .
  • the resistance change layer 100b When the composition of the second hafnium oxide layer as the second transition metal oxide layer 100b-2 is HfO y and y is larger than the value x, the resistance change layer 100b It has been confirmed that the resistance value can be stably changed at high speed.
  • the thickness of the second hafnium oxide layer is preferably 3 to 4 nm.
  • zirconium oxide when the composition of the first zirconium oxide layer is ZrO x , x is 0.9 or more and 1.4 or less, and the composition of the second zirconium oxide layer is It has been confirmed that the resistance value of the resistance change layer 100b can be changed stably and rapidly when y is larger than the value of x when ZrO y is used.
  • the thickness of the second zirconium oxide layer is preferably 1 to 5 nm.
  • transition metals are used for the first transition metal constituting the first transition metal oxide layer 100b-1 and the second transition metal constituting the second transition metal oxide layer 100b-2. May be.
  • the second transition metal oxide layer 100b-2 has a lower oxygen deficiency, that is, higher resistance than the first transition metal oxide layer 100b-1.
  • the standard electrode potential of the second transition metal is preferably lower than the standard electrode potential of the first transition metal. It is considered that the resistance change phenomenon occurs when a redox reaction occurs in a minute filament (conductive path) formed in the second transition metal oxide layer 100b-2 having a high resistance and the resistance value thereof changes. Because. For example, by using an oxygen-deficient tantalum oxide for the first transition metal oxide layer 100b-1 and using a titanium oxide (TiO 2 ) for the second transition metal oxide layer 100b-2, the stability is improved. Resistance change operation is obtained.
  • the standard electrode potential represents a characteristic that the higher the value, the less likely it is to be oxidized.
  • the resistance change phenomenon in the resistance change layer of the laminated structure of each material described above is caused by an oxidation-reduction reaction occurring in a minute filament formed in the second transition metal oxide layer 100b-2 having high resistance. It is considered that the resistance value changes and occurs. That is, when a positive voltage is applied to the upper electrode 100c on the second transition metal oxide layer 100b-2 side with respect to the lower electrode 100a, oxygen ions in the resistance change layer 100b are converted into the second transition metal oxide. It is considered that the resistance of the microfilament is increased by causing an oxidation reaction in the microfilament formed in the second transition metal oxide layer 100b-2 by being drawn to the physical layer 100b-2 side.
  • the upper electrode 100c connected to the second transition metal oxide layer 100b-2 having a lower oxygen deficiency is, for example, a second transition metal oxide layer 100b ⁇ such as platinum (Pt) or iridium (Ir). 2 and a material having a higher standard electrode potential than the material constituting the transition metal and the lower electrode 100a.
  • a redox reaction occurs selectively in the second transition metal oxide layer 100b-2 in the vicinity of the interface between the upper electrode 100c and the second transition metal oxide layer 100b-2.
  • a stable resistance change phenomenon can be obtained.
  • the NMOS transistor is used as the selection transistor of the 1T1R type memory cell.
  • a PMOS transistor may be used.
  • the source of the PMOS transistor is connected to a positive potential (that is, the drain is connected to the resistance change element). This is to ensure a larger current driving capability.
  • the selection transistor is used as the switch element.
  • a bidirectional diode may be used as the switch element.
  • the pulse width Tn of the negative voltage pulse in the forming process is the same as the pulse width Th of the high resistance voltage pulse and the pulse width Tl of the low resistance voltage pulse in the normal data writing process (for example, , 50 ns), but these pulse widths Tn, Th, Tl do not necessarily match.
  • the word line WL0 voltage for example, +2.4 V
  • the voltage VP of the low resistance voltage pulse for example, -2.4 V
  • the voltage VP (for example, +2.4 V) of the high-resistance voltage pulse are all set to have the same absolute value of the voltage, but need not necessarily match.
  • the forming process may be performed once prior to the first data write, and therefore, the forming voltage may be directly applied from the outside without providing the forming power source 500.
  • the present invention can be realized not only as a resistance change nonvolatile memory element forming method and a resistance change nonvolatile memory device, but also as a resistance change nonvolatile memory element. That is, the present invention has a structure similar to that of the resistance change element 100 shown in FIG. 29, but has the following characteristics: (1) the first electrode (upper electrode 100c in the above embodiment) as a reference; When a low resistance voltage pulse, which is a voltage pulse having a positive potential and higher than the first threshold voltage, is applied to the lower electrode 100a) in the above embodiment, the state transitions to a low resistance state, and the first electrode is used as a reference.
  • a low resistance voltage pulse which is a voltage pulse having a positive potential and higher than the first threshold voltage
  • the present invention relates to a variable resistance nonvolatile memory element forming method and a variable resistance nonvolatile memory device, in particular, a variable resistance element whose resistance value reversibly changes based on an electrical signal, and a switch element such as a transistor.
  • a variable resistance nonvolatile memory device having a memory cell configured as described above forming can be performed within a practical voltage range and without increasing the array area, so that it can be applied to electronic devices such as mobile phones and laptop computers. This is useful for realizing a highly reliable memory that can be used in a small area.
  • variable resistance element resistance variable nonvolatile memory element
  • Lower electrode first electrode
  • Resistance change layer transition metal oxide layer
  • first transition metal oxide layer 100b-1 first transition metal oxide layer
  • second transition metal oxide layer 100c upper electrode (second electrode)
  • DESCRIPTION OF SYMBOLS 101,105 Lower electrode terminal 102 Upper electrode terminal 103
  • Gate terminal 104
  • NMOS transistor 110
  • Memory cell 200
  • Resistance variable nonvolatile memory device 201
  • Memory main body 202
  • Memory cell array Column selection circuit 204
  • Sense amplifier Data input / output circuit
  • Variable pulse width Write circuit 207
  • Control circuit 211 Power supply for writing 212 Power supply for low resistance (LR) 213 Power supply for high resistance (HR) 218 Current mirror circuit 219, 220 Clamp transistor 221 Reference circuit 222, 223 Select transistor 224
  • Differential amplifier 225, 226 Transistor 500 Forming power supply 702 Normal operation reference current generation circuit 703 Reference current generation circuit for

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Abstract

従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することが可能な抵抗変化型不揮発性記憶素子のフォーミング方法を提供する。そのフォーミング方法は、抵抗変化素子（１００）を初期化させるフォーミング方法であって、１Ｔ１Ｒ型メモリセル電流が基準電流より大きいかどうかを判断するステップ（Ｓ２４）と、大きくないと判断された場合に（Ｓ２４でＮｏ）、パルス幅（Ｔｐ（ｎ））がステップアップされていくフォーミング用正電圧パルスを印加するステップ（Ｓ２２）と、パルス幅Ｔｐ（ｎ）以下のパルス幅Ｔｎを有する負電圧パルスを印加するステップ（Ｓ２３）とを含み、ステップ（Ｓ２４）と印加ステップ（Ｓ２２）及び印加ステップ（Ｓ２３）とが、フォーミングが完了するまで繰り返す。

Description

抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子が安定に抵抗変化をするためのフォーミング（初期化）方法、及び、そのような機能を有する抵抗変化型不揮発性記憶装置に関する。
　近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
　また、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。
　以下、代表的な従来の抵抗変化素子を説明する（非特許文献１、特許文献１、２）。
　まず、非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物薄膜は、フォーミング前は通常絶縁体に近い超高抵抗であり、パルスを印加しても抵抗変化はしない。抵抗値をパルス変化させるためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成することが示されている。ここで、フォーミング（あるいは、フォーミング処理）とは、抵抗変化素子に対する初期化処理であり、製造後における極めて高い抵抗値をもつ状態（つまり、製造後に電圧が印加されていない状態）から、印加されるパルス電圧に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に抵抗変化素子を変化させるための処理であり、言い換えると、抵抗変化素子が未だ抵抗変化素子として機能していない製造後の状態から抵抗変化素子として機能し得る状態に変化させるための処理であり、通常、製造後に一度だけ施される。
　図２５は、非特許文献１で示されているフォーミング電圧（Ｖ＿ｆｏｒｍ）の遷移金属酸化物膜厚(ＴＭＯ　Ｔｈｉｃｋｎｅｓｓ)依存を示す特性図である。フォーミング電圧とは、フォーミング処理が可能となる電圧である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2の４種類の特性が示されており、フォーミング電圧は、遷移金属酸化物の種類に依存し、また、遷移金属酸化物膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物膜厚を薄膜化することが好ましいことが開示されている。
　また、特許文献１では、希土類酸化物薄膜を抵抗変化素子として用いた金属イオン伝導型不揮発性記憶素子が示されている。
　図２６は、特許文献１で示されているメモリセルの断面の模式図である。
　メモリセルは、高電気伝導度の基板１（例えばＰ型の高濃度の不純物がドープされたシリコン基板１）上に下部電極２が形成され、この下部電極２上にイオン源となる金属元素が含有された、イオン源層３が形成され、その上に比較的高い抵抗値を有する記憶層４が形成され、この記憶層４上の絶縁層５に形成された開口を通じて記憶層４に接続するように上部電極６が形成されて構成されている。
　ここでは、イオン源層３に用いる材料としては、ＣｕＴｅ、ＧｅＳｂＴｅ、ＡｇＧｅＴｅなど、記憶層４の材料としては、酸化ガドリニウム(Gadolinium oxide)等の希土類元素酸化物(rare earth element oxide)などが開示されている。また、下部電極２、上部電極６は、ＴｉＷ、ＴａＮなどの通常の半導体配線材料が用いられる。さらに、記憶層４の酸化ガドリニウムには、金属粒子、例えばＣｕが、層を成すのに不十分な量だけ、つまり記憶層４が、絶縁性又は半絶縁性が維持される程度に添加されている。
　図２６に示すメモリセルへの書き込み方法については、上部電極６の電位が下部電極２の電位よりも低くなる負電圧を印加すると、記憶層４内に金属元素を多量に含む導電パスが形成、又は、記憶層４内に、金属元素による欠陥が多数形成されることによって、記憶層４の抵抗値が低くなり、逆に、上部電極６の電位が下部電極２の電位よりも高くなる正電圧を印加すると、記憶層４内に形成されていた、金属元素による導電パス、或いは欠陥が消滅して、記憶層４の抵抗値が高くなる。
　図２７は、図２６のメモリセルにおける初期状態からのＩ－Ｖ特性図であり、最初のループでは、比較的高い負電圧で、初期状態の高抵抗状態から低抵抗状態に遷移する。このときの電圧を初期化電圧Ｖｏとする。そして、正電位を増大させていくと、消去電圧Ｖｅにおいて、低抵抗状態から高抵抗状態に遷移する。さらに、２回目以降のループでは、初期化電圧Ｖｏよりも絶対値の小さい記録電圧Ｖｒで、高抵抗状態から低抵抗状態に遷移する。
　このように、特許文献１では、最初にＶｏの高い電圧で初期化したら、以降低い消去電圧Ｖｅ及び記録電圧Ｖｒで抵抗変化でき、さらに、初期化電圧Ｖｏは、記憶層４に金属粒子を添加し、記憶層４中に金属元素による欠陥を形成することにより、制御可能であることが開示されている。
　また、特許文献２では、初期化後のデータ書き込みや消去を高速で行うことを可能にする、イオン伝導型不揮発性可変抵抗素子の初期化（フォーミング）方法が示されている。
　図２８は、特許文献２に開示されている、初期化を実施するための初期化パルス波形であり、図２８に示すように、初期化を１組の書き込み電圧パルスと消去電圧パルスによって行うのではなく、初期化に最低限必要な数１００ｍｓ程度の長いパルスから、データの書き込み・消去を行う所望のパルス幅まで、徐々にパルス幅が短くなっていくように変化させて、書き込みと消去を交互に繰り返す。
　具体的には、１組目の書き込み電圧パルスＰＷ１及び消去電圧パルスＰＥ１を、数１００ｍ秒程度の長いパルスとする。２組目の書き込み電圧パルスＰＷ２及び消去電圧パルスＰＥ２は、１組目のパルスＰＷ１、ＰＥ１よりもパルス幅を少し短くする。３組目の書き込み電圧パルスＰＷ３及び消去電圧パルスＰＥ３は、さらにパルス幅を短くする。そして、４組目の書き込み電圧パルスＰＷ４及び消去電圧パルスＰＥ４は、その後のデータの書き込み及び消去を行う電圧パルスと同じパルス幅としている。
　従って、長いパルス幅の電圧印加後、長いパルス幅から短いパルス幅に、パルス幅を変化させる初期化（フォーミング）を行うことにより、データの書き込み・消去を短いパルス幅で高速に実行できるようになることが開示されている。
特開２００６－３５１７８０号公報（図１） 特開２００７－４８７３号公報（図６） 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号
Ｉ．Ｇ．Ｂａｅｋ　ｅｔ　ａｌ．，ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ））
　ここで、背景技術で開示された従来の技術をまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により不揮発的な抵抗変化現象を示すことが示されている。またそれらは、製造後非常に高抵抗な状態にあり、導電パスを形成と考えられる、比較的高い電圧を印加する初期化（フォーミング）で抵抗変化が可能となることが開示されている。
　特許文献１では、遷移金属酸化物とは異なる材料からなる金属イオン導電型抵抗変化素子でも同様に、比較的高い電圧印加をすることが必要で、初期化（フォーミング）処理を行うことにより、電気的パルスによる抵抗変化ができることが示されている。
　特許文献２では、可変抵抗素子に初めて情報を記録する前に、初期化（フォーミング）処理として、可変抵抗素子に、初期化において、パルス幅の長い１回目の電圧印加だけでなく、徐々に短いパルスを連続的に印加することでフォーミング処理を行い、短パルスでも抵抗変化が可能になることが開示されている。
　このように、遷移金属酸化物など幾つかの材料は、それを２つの電極で挟んだ単純な構造で抵抗変化型不揮発性記憶素子が構成でき、その不揮発性記憶素子に対し、初期に(製造直後に)高電圧のフォーミングを施すことで、導電パスを形成し、その後は短パルスの電気信号を与えるだけで低抵抗状態（ＬＲ）と高抵抗状態（ＨＲ）を可逆的に安定に制御でき、かつそれらの状態は不揮発的であることが示されている。そしてこれらの抵抗変化型不揮発性記憶素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速で低コストなメモリが構成できることが期待できる。
　本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（タンタル酸化物であり、以下にはＴａ酸化物と略記）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。
　課題を説明するための準備として、酸素不足型のＴａ酸化物（ＴａＯx、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献３、特許文献４に開示されている。
　図２９は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図であり、図２９に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタと抵抗変化素子１００から構成されている。
　図２９に示されるように、抵抗変化素子１００は、下部電極１００ａ、前記酸素不足型の遷移金属酸化物（ここでは、Ｔａ酸化物）で構成された低抵抗な第１の遷移金属酸化物層（ここでは、ＴａＯx、０＜ｘ＜２．５）１００ｂ－１と高抵抗な第２の遷移金属酸化物層（ここでは、ＴａＯy、ｘ＜ｙ）１００ｂ－２とを積層した抵抗変化層１００ｂ、および上部電極１００ｃとが積層して形成されたものである。下部電極１００ａから下部電極端子Ｂ（１０５）が引き出され、上部電極１００ｃから上部電極端子Ａが引き出されている。また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子Ｇを備える。抵抗変化素子１００の下部電極端子Ｂ（１０５）とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極側端子Ｃとして引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第２の遷移金属酸化物層１００ｂ－２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子Ａ側に配置している。
　ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献４に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用できる。抵抗変化層１００ｂの構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくくなっており、電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっていることが開示されている。なお、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。
　しかしながら、上述した従来の抵抗変化型の半導体記憶装置においては、メモリセルアレイを構成する抵抗変化素子ごとにフォーミング電圧がばらつく、あるいは、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加するフォーミング電圧が高くなるという課題がある。
　本発明は上記課題を解決するためになされたものであり、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することが可能な抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的としている。
　上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子のフォーミング方法の一形態は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第２電極を基準として前記第１電極に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態における非線形の電流・電圧特性と、前記初期状態において前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性とを有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、（１）前記第１電極を基準として前記第２電極に対して正の電位を持ち、前記第２の閾値電圧より大きい所定電圧以上の振幅、又は、前記第１電極を基準として前記第２電極に対して負の電位を持ち、前記第１の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、（２）第１のパルス幅を有する第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第１電圧印加ステップと、前記第１電圧印加ステップにおける前記第１の電圧パルスの印加によってフォーミングが完了したか否かを判断する判断ステップとを有し、前記第１電圧印加ステップと前記判断ステップとは、前記判断ステップで前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記第１電圧印加ステップでは、直前の前記第１電圧印加ステップで印加した第１の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する。
　これにより、フォーミングにおいて、フォーミング用の第１の電圧パルスが印加され、フォーミング完了していない場合に、さらに、フォーミング用の新たな第１の電圧パルスが印加されるので、累積パルス印加時間が増加し、フォーミングが完了する確率が高くなる。さらに、新たな第１の電圧パルスのパルス幅は、直前の第１の電圧パルスのパルス幅よりも長いので、累積パルス印加時間が加速的に増加し、同一のパルス幅の電圧パルスを繰り返し印加する場合に比べ、より短い時間でフォーミングが完了し得る。
　ここで、前記第１電圧印加ステップでは、前記第１の電圧パルスとして、（１）前記第１電極を基準として前記第２電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、（２）前記第１のパルス幅を有する第１の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記判断ステップでは、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第１の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断することによって、前記フォーミングが完了したか否かを判断してもよい。これにより、判定ステップにおいては、抵抗変化型不揮発性記憶素子を低抵抗状態に変化させるための負電圧パルスを印加した後に、その抵抗値を判定するので、このような負電圧パルスを印加しない場合に比べ、フォーミング完了後の抵抗変化型不揮発性記憶素子の抵抗値が低くなるので、フォーミング完了の判定が容易に、あるいは、正確になる。
　なお、前記第１電圧印加ステップと前記判断ステップの繰り返しにおいて、前記第１電圧印加ステップでは、直前の前記第１電圧印加ステップで印加した第１の電圧パルスのパルス幅を指数関数的に増加させたパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加するのが好ましい。また、前記第１の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅と同一であるのが好ましい。
　また、さらに、前記判断ステップにおける前記第１の負電圧パルスの印加後に、前記第１の正電圧パルスと極性、電圧振幅およびパルス幅が同じ第２の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第２電圧印加ステップを含む構成としたり、前記第１の負電圧パルスのパルス幅が前記低抵抗化電圧パルスのパルス幅よりも長くなる構成としたりしてもよい。これにより、再度の正電圧パルスが印加される、あるいは、負電圧パルスのパルス幅が通常書き込みにおける電圧パルスと同程度の短いパルス幅であるので、負電圧パルスの印加による抵抗変化型不揮発性記憶素子の低抵抗状態への張付きという不具合が回避される。
　また、上記目的を達成するために、本発明は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第２電極を基準として前記第１電極に対して正の電圧をもつ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると、前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電圧をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると、高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態における非線形の電流・電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、前記初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を前記高抵抗状態から前記低抵抗状態に、又は、前記低抵抗状態から前記高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子をフォーミングするために、（１）前記第１電極を基準として前記第２電極に対して正の電位を持ち、前記第２の閾値電圧より大きい所定電圧以上の振幅、又は、前記第１電極を基準として前記第２電極に対して負の電位を持ち、前記第１の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、（２）第１のパルス幅を有する第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、前記パルス幅可変書込み用電圧パルス発生部による前記第１の電圧パルスの印加と前記フォーミング判定部による判断とは、前記フォーミング判定部で前記フォーミングが完了したと判断されるまで繰り返され、前記繰り返しにおいて、前記パルス幅可変書込み用電圧パルス発生部は、直前に印加した第１の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する構成を備える抵抗変化型不揮発性記憶装置として実現してもよい。
　また、上記目的を達成するために、本発明は、スイッチ素子と直列に接続されてメモリセルを構成する抵抗変化型不揮発性記憶素子であって、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、前記第２電極を基準として前記第１電極に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態と、前記初期状態における非線形の電流・電圧特性と、前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、前記フォーミングにおいては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する抵抗変化型不揮発性記憶素子として実現してもよい。
　本発明の抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置によると、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することができるので、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく、フォーミング特性にばらつきを有する全メモリセルのフォーミングが可能となり、これにより、高信頼性かつ小面積化が可能となる。さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、高速にフォーミングを実施することができる。また、フォーミング用の正電圧パルスの印加後、負電圧パルスのパルス幅を通常データ書込み工程における低抵抗化電圧パルスのパルス幅と同じに設定することにより、より低いＬＲ状態に張付く不具合を撲滅でき、高信頼性のフォーミング手法が実現可能となり、歩留り向上が可能となる。
図１は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングフロー図である。 図２（ａ）は、正電圧パルス連続印加によるフォーミング処理をした場合における、累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係を測定するためのメモリセルの回路図であり、図２（ｂ）は、その測定結果を示す図である。 図３は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングフローに即して、１Ｔ１Ｒ型メモリセルのフォーミングを行った場合の抵抗推移を示す図である。 図４は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングに用いる電圧パルスの電圧と、その時のフォーミングに要した累積パルス時間の関係を示す図である。 図５は、本発明におけるフォーミング時の動作点を考察するための動作点解析図である。 図６は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の平均フォーミング時間とフォーミング電流の関係を示す図である。 図７は、本発明の実施の形態における抵抗変化素子端子間電圧Ｖｅとフォーミング電流の関係を示す図である。 図８は、本発明の実施の形態における１Ｔ１Ｒ型セルの初期状態からのＩ－Ｖ特性図である。 図９は、本発明の抵抗変化素子（上部電極Ｉｒ）におけるフォーミング電圧Ｖｂの累積確率分布の選択トランジスタゲート幅依存を示す図である。 図１０は、本発明の１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。 図１１は、本発明の１Ｔ１Ｒ型メモリセルの正負交互パルス印加時の抵抗変化特性図である。 図１２は、本発明の基礎データとしての１Ｔ１Ｒ型セルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。 図１３は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルの正負交互パルス印加時の抵抗変化不具合を説明するための図である。 図１４は、本発明の変形例としての１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。 図１５は、本発明の１Ｔ１Ｒ型メモリセルの正負交互パルス印加時の抵抗変化特性図である。 図１６は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図１７は、本発明の実施の形態に係るセンスアンプの構成の一例を示す回路図である。 図１８は、本発明の実施の形態に係るセンスアンプ判定レベルを説明するための図である。 図１９は、本発明の実施の形態に係る各モードの設定電圧を説明するための図である。 図２０は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置におけるパルス幅ステップアップフォーミングフロー図である。 図２１（ａ）～（ｃ）は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図２２は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のフォーミング動作タイミング説明図である。 図２３は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置のアレイにおける累積パルス印加時間に対する累積フォーミング率分布図である。 図２４は、基本データとしての抵抗変化型不揮発性記憶装置のアレイにおける累積パルス印加時間に対する累積フォーミング率分布図である。 図２５は、従来の抵抗変化型不揮発性メモリにおけるフォーミング電圧の遷移金属酸化物膜厚依存を示す特性図である。 図２６は、従来の抵抗変化型不揮発性記憶素子におけるメモリセルの断面の模式図である。 図２７は、従来の抵抗変化型不揮発性記憶素子における初期状態からのＩ－Ｖ特性図である。 図２８は、従来の抵抗変化型不揮発性記憶素子の初期化パルス波形図である。 図２９は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。 図３０は、従来の抵抗変化素子（上部電極Ｐｔ）におけるフォーミング電圧Ｖｂの累積確率分布図である。 図３１は、従来の抵抗変化素子（上部電極Ｉｒ）におけるフォーミング電圧Ｖｂの累積確率分布図である。
　まず、図２９に示すような、抵抗変化層が第１の遷移金属酸化物層１００ｂ－１（ここでは、ＴａＯx、０＜ｘ＜２．５）及び第２の遷移金属酸化物層１００ｂ－２（ＴａＯy、ｘ＜ｙ）で構成される抵抗変化素子からなる１Ｔ１Ｒ型メモリセルについて、上部電極１００ｃにＰｔ（白金）を用いた場合と、上部電極１００ｃにＩｒ（イリジウム）を用いた場合についてフォーミング特性を示し、その課題を説明する。
　ここで実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ2（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１の遷移金属酸化物層１００ｂ－１（ここでは、ＴａＯx：Ｘ＝１．５４、膜厚：４４．５ｎｍ）、および上部電極１００ｃに接する第２の遷移金属酸化物層１００ｂ－２（ここでは、ＴａＯy：ｙ＝２．４７、膜厚：５．５ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタは、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍである。
　第２の遷移金属酸化物層１００ｂ－２（ここでは、ＴａＯ2.47）は、上部電極１００ｃ製造工程前に、スパッタリングにより成膜された第１の遷移金属酸化物層１００ｂ－１（ここでは、ＴａＯ1.54）の表面にプラズマ酸化処理を施して作られる。そのため、第１の遷移金属酸化物層１００ｂ－１（ここでは、ＴａＯ1.54）と比べて酸素含有率が高く（言い換えると、酸素不足度が低く）、つまり、抵抗値が非常に高い（＞１ＭΩ）構造である。抵抗変化動作するためには最初に一定のフォーミング電圧を印加し、第２の遷移金属酸化物層１００ｂ－２中に導電パスを形成することが必要である。
　ここでフォーミング処理は、図２９に示す１Ｔ１Ｒ型メモリセル１１０に対し、第１ステップとして、下部電極側端子Ｃに０Ｖ、ゲート端子Ｇに３．３Ｖを印加した状態で、上部電極端子Ａにフォーミング電圧ＶＰＡでパルス幅５０ｎｓのパルスを抵抗変化素子１００が高抵抗化する方向に一回だけ印加し、第２ステップとして、上部電極端子Ａを０Ｖ、ゲート端子Ｇを３．３Ｖ、下部電極側端子Ｃに同じフォーミング電圧ＶＰＡでパルス幅５０ｎｓのパルスを抵抗変化素子１００が低抵抗化する方向に一回だけ印加し、第３ステップとして、下部電極側端子Ｃを０Ｖ、ゲート端子Ｇを１．８Ｖ、上部電極端子Ａに約０．４Ｖの電圧（抵抗変化素子１００の書き込みの閾値電圧以下の電圧）を印加して１Ｔ１Ｒ型メモリセル１１０に流れる電流が所定以上の電流が流れる（つまり、低抵抗状態にある）か否かでフォーミングが完了されたか否かを判定している。もしフォーミングの完了が否と判定された場合は、フォーミング電圧ＶＰＡを０．１Ｖ上昇させ、再度同じ処理を最大３．３Ｖになるまで繰返す。
　このように、高抵抗化方向の電圧ＶＰＡ印加でフォーミング処理を実施した後に、低抵抗化方向の電圧ＶＰＡを印加して抵抗変化素子１００を低抵抗状態にしたのは、読み出し時のメモリセル電流を大きくして、フォーミング処理が完了したかどうかを容易に判定できるようにするためである。
　そして、このフォーミング処理のフローを、１Ｔ１Ｒ型メモリセル１１０を２６２，１４４ビット（２５６ｋビット）マトリックス状にアレイ配置した不揮発性記憶装置で行っている。
　なお、この不揮発性記憶装置は、これらの動作を実現するように従来より知られている回路で構成されており、主要部分については後述でも説明するため、ここでは詳細は省略する。
　まず、１Ｔ１Ｒ型メモリセル１１０の上部電極１００ｃを標準電極電位が高い白金（Ｐｔ）を主成分とする電極材料で構成し（つまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし）、下部電極１００ａを標準電極電位が低い窒化タンタル（ＴａＮ）で構成（つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態に）した場合のフォーミング特性について説明する。
　図３０に、図２９に示す上部電極１００ｃがＰｔであり、抵抗変化層１００ｂが酸素不足型の遷移金属酸化物で構成される抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルをアレイ状に配置した不揮発性記憶装置（アレイ容量２５６ｋビット）において、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Ｖｂの累積確率分布図を示す。横軸は、図２９のメモリセルにおける上部電極端子Ａと下部電極側端子Ｃ間に、下部電極側端子Ｃを基準として、上部電極端子Ａに下部電極側端子Ｃよりも高い電圧を印加する正電圧パルス（パルス幅５０ｎｓ）を１．０Ｖから２．３Ｖまで印加（この時、ゲート電圧Ｖｇ＝３．３Ｖ）した場合における、各メモリセルのフォーミング電圧（フォーミングが完了したと判断された電圧）Ｖｂを表し、縦軸は、そのフォーミング電圧Ｖｂにおいて抵抗変化素子のフォーミングが完了している累積確率（ここでは、全ての抵抗変化素子のうち、フォーミングが完了した抵抗変化素子の比率）を表す。
　このようにＰｔ（白金）を１Ｔ１Ｒ型メモリセル１１０の上部電極１００ｃに適用した場合は、メモリセル毎に１．１Ｖ～２．３Ｖのばらつきはあるが、所定のフォーミング電圧Ｖｂ（例えば、２．５Ｖ）をメモリセルに印加することで、アレイ全ビットのフォーミングが可能であることが分かる。
　なお、上部電極１００ｃを構成するＰｔ（白金）の層は、１ｎｍ以上２３ｎｍ以下の膜厚であって、抵抗変化層と物理的に接触しているのが好ましく、さらに好ましくは、膜厚が１ｎｍ以上１０ｎｍ以下であることが望まれる。Ｐｔ（白金）の層を薄くしないと、白金粒界からマイグレーションが起こり、白金電極表面（白金電極と抵抗変化層との界面）に突起が形成され、このような突起を有する電極を備えた抵抗変化素子に対して繰り返して電圧パルスを印加すると、その突起部周辺で電界集中が起こり、抵抗変化層が破壊されて抵抗変化しなくなる可能性があるからである。
　次に、１Ｔ１Ｒ型メモリセル１１０の上部電極１００ｃを、標準電極電位が高いイリジウム（Ｉｒ）を主成分とする電極材料で構成し（つまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし）、下部電極１００ａを標準電極電位が低い窒化タンタル（ＴａＮ）で構成（つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態に）した場合のフォーミング特性について説明する。
　図３１に、図２９に示す上部電極１００ｃがＩｒであり、抵抗変化層１００ｂが酸素不足型の遷移金属酸化物（ここでは、タンタル酸化物）から成る抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルアレイ（２５６ｋビット）において、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Ｖｂの累積確率分布図を示す。横軸及び縦軸は、図３０と同様のため、ここでは詳しい説明は省略する。
　図３１から分かるように、上記に示す従来フォーミング方法では、電圧を最大４Ｖまで上昇させても、アレイ（２５６ｋビット）中の約４０％しかフォーミング処理が完了できない。その為、Ｉｒを上部電極１００ｃの材料に用いた１Ｔ１Ｒ型メモリセル１１０では、約４０％のビットに対してしか抵抗変化で情報を記録するアレイ動作が実施できないという課題が見出された。しかし、Ｉｒ電極を用いた場合、フォーミング処理後の特性ばらつきが小さく、信頼性もよいというメリットがある。なお、図３１によると、フォーミング電圧に対し累積フォーミング率は徐々に上昇しており、さらなる高電圧を印加すれば、全てのメモリセルに対しフォーミングができることは推測できる。これを実現するためには、非常に高い電圧のフォーミング処理を行い得る構成に対応した設計が必要となる。例えば、高耐圧を有したトランジスタで構成すればよいが、この場合、セル面積の縮小化が困難になり、低コスト化の妨げになる。
　また、上部電極１００ｃの電極材料に依っては、従来知られているフォーミング方法ではフォーミングが不完全で全てのビットが安定に抵抗変化できない場合も考えられる。
　しかし、上部電極１００ｃにＩｒを用いると、フォーミング処理前の初期抵抗のばらつきが、上部電極１００ｃにＰｔを用いた場合に比べて非常に小さくすることができ、Ｉｒを用いたメモリセルに対しフォーミング処理を適切に実施できれば、メモリセルの抵抗変化特性のばらつき低減や信頼性向上が実現できると考えられる。
　このことは、一般的には半導体記憶装置においては、歩留りや信頼性を向上させたり、微細プロセス化や大容量化を進める場合、より最適な材料を総合的に実験して最適なものを選択していくアプローチが行われるが、このような理由から材料選択の自由度が制限されるという課題にも繋がる。
　本願の発明者は、このような事情を鑑みて、実用的な電圧パルスを用いて、メモリセルアレイの全ビットがフォーミング可能となる、抵抗変化素子の新たなフォーミング方法とそのような機能を有する抵抗変化型不揮発性記憶装置の検討を行った。
　次に、本発明の実施の形態について説明するが、説明を容易にするため、本発明の基本部分であるＩｒ電極を用いた１Ｔ１Ｒ型メモリセルの１ビットに着目したときのフォーミング方法などいくつかの基礎データを最初に説明する。
　本発明を適用する１Ｔ１Ｒ型メモリセルは図２９で説明した構造と同じもので、特に上部電極１００ｃの材料としてＩｒ（イリジウム）を主成分として構成されている。なお、抵抗変化素子１００の下部電極１００ａ、抵抗変化層１００ｂ、第１の遷移金属酸化物層１００ｂ－１、第２の遷移金属酸化物層１００ｂ－２、上部電極１００ｃは、それぞれ、本発明に係るフォーミング方法における抵抗変化素子の第１電極、遷移金属酸化物層、第１の遷移金属酸化物層、第２の遷移金属酸化物層、及び、第２電極に相当する。
　この構造の場合、フォーミング後、抵抗変化動作が可能な状態では、先述のように、上部電極端子１０２を基準として下部電極端子１０１に所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、抵抗変化素子１００は高抵抗状態に遷移する。
　図１は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングフロー図で、ステップＳ２１～Ｓ２７で構成されている。つまり、本図は、抵抗変化素子１００とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、抵抗変化素子１００を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法の手順を示している。なお、ここでは、正電圧パルス（下部電極を基準に上部電極に正電圧パルスが印加されること）によるフォーミングについて説明するが、後述するように、負電圧パルス（下部電極を基準に上部電極に負電圧パルスが印加されること）によるフォーミングであってもよい。
　・ステップＳ２１では、初期設定を行う。このステップＳ２１では、抵抗変化素子１００は、１Ｔ１Ｒ型メモリセルの製造が完成後の初期状態で、１ＭΩ以上の非常に高抵抗状態で、通常の抵抗変化パルスを印加してもパルス抵抗変化は出来ない状態にある。また、初期設定として、フォーミングパルス幅Ｔｐは、Ｔｐ（１）（＝５０ｎｓ）に、フォーミング繰返し回数ｎは１に設定している。
　・ステップＳ２２は、第１電圧印加ステップであり、ここでは、下部電極端子１０１を基準にして上部電極端子１０２にパルス幅５０ｎｓ（可変）、パルス電圧３．３Ｖのパルス（ＨＲ化方向である正のフォーミングパルス、つまり、第１の電圧パルス（ここでは、第１の正電圧パルス））を１回印加する。この時、ゲート端子１０３の電圧は３．３Ｖ(トランジスタ、オン状態)である。
　・ステップＳ２３は、判断ステップの前半処理であり、ここでは、上部電極端子１０２を基準して下部電極端子１０１にパルス幅５０ｎｓ（一定）、パルス電圧３．３Ｖのパルス（ＬＲ化方向の負パルス、つまり、低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、低抵抗化電圧パルスと同じ極性の第１の負電圧パルス）を１回印加する。この時、ゲート端子１０３の電圧は３．３Ｖ（トランジスタ、オン状態）である。
　・ステップＳ２４は、判断ステップの後半処理であり、ここでは、上部電極端子１０２（あるいは、下部電極端子１０１）を基準にして下部電極端子１０１（あるいは、上部電極端子１０２）に電流測定源を接続して読み出し電圧（例えば０．４Ｖ）で下部電極端子１０１（あるいは、上部電極端子１０２）から上部電極端子１０２（あるいは、下部電極端子１０１）に流れる電流を測定する。この時、ゲート端子１０３の電圧は３．３Ｖである。そして、読み出し電流が基準値（例えば１０μＡ）より大きな値の場合（つまり、抵抗変化素子１００が低抵抗状態にあると判断できた場合）はフォーミングが完了したと判定し、フォーミングフローを終了する（Ｓ２６）。
　・もし、読み出し電流が１０μＡより小さな値の場合はフォーミングが完了していないと判定し、ステップＳ２５に移行し印加パルス幅をＴｐ（２）に変更し（ここでは、５０ｎｓだけパルス幅を増加させて１００ｎｓにし）、かつ、フォーミング繰返し回数をインクリメントして再度ステップＳ２２にもどる（つまり、新たな第１の電圧パルス（ここでは、第１の正電圧パルス）を印加する）。そしてステップＳ２４でフォーミングが完了したと判定出来るまで、以下の表１に示すように、フォーミング繰返し回数ｎに対応させて予め定められたパルス幅に順次長くし、繰り返す。
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　また、もし最大１０ｍｓのパルスを印加しても、ステップＳ２４でフォーミングが完了したと判定出来ない場合は（ここでは、フォーミング繰返し回数が最大（パルス幅が１０ｍｓに相当する繰返し回数）に達した場合）、フォーミングできない、即ち抵抗変化動作ができない不良のメモリセルと判定する（Ｓ２７）。
　なお、ステップＳ２２では上部電極端子１０２に所定の正電圧を印加しているが（ＨＲ化方向）、これはＮＭＯＳトランジスタ１０４の基板バイアス効果が小さい方向に対応し、フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子１０２に正電圧を印加することで、ＮＭＯＳトランジスタ１０４のソースは、基準電位となる下部電極側端子Ｃとほぼ同電位になるので、基板バイアス効果が避けられる。よって、ＮＭＯＳトランジスタ１０４は、上部電極端子１０２に正電圧を印加するときにおける電流駆動能力が、上部電極端子１０２に負電圧を印加するときにおける電流駆動能力よりも大きい。
　なお、抵抗変化素子を高抵抗状態に遷移させることを「ＨＲ化」、抵抗変化素子を低抵抗状態に遷移させることを「ＬＲ化」ともいう。
　さらに、同じ理由でゲート端子１０３の電圧も通常使用時の電圧より高く設定している。
　また、ステップＳ２３では、逆に下部電極端子１０１に所定の正電圧を印加している（ＬＲ化方向）。これはフォーミングが完了したか否かをステップＳ２４で判定するが、ステップＳ２２でフォーミングが完了した状態は高抵抗状態の、約１００ｋΩにセットされる。これは初期状態（約１ＭΩ以上）に比べると約１桁小さいが、より判定を容易に、より高速に判定するためには、抵抗変化素子１００がより低抵抗の状態であることが望ましい。その為、ステップＳ２３で一旦、抵抗変化素子１００のＬＲ化を行っている。もしステップＳ２２でフォーミングが完了していない場合は、ステップＳ２３でも、抵抗変化素子１００は初期状態の非常に高い高抵抗状態のままで維持される。
　なお、このステップＳ２３でもゲート端子１０３の電圧をステップＳ２２と同じ３．３Ｖに設定しているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は２．４Ｖ等、通常の抵抗変化動作時の電圧に切替えてもよい。また、このステップＳ２３は、フォーミング完了の判断を容易にするものであり、上述したように、抵抗変化素子の初期状態とフォーミング完了後の状態（約１桁の抵抗値の相違）を判断できる限りは、本発明に係るフォーミング方法にとって必須のステップではない。
　また、ステップＳ２４では、０．４Ｖなる低電圧で電流測定を行っているが、これは書き込み状態へのディスターブの影響（つまり、抵抗変化素子１００の抵抗状態を変化させてしまうこと）を回避するためである。またフォーミング直後の抵抗変化素子１００の抵抗変化特性はその変化幅が小さい傾向にある。その為、読み出し電流の基準値として通常の抵抗変化時の高抵抗状態と低抵抗状態の中間値よりも高抵抗状態寄りのメモリセル電流に対応する１０μＡを判定値としている。また、メモリセル電流の測定は、上部電極端子１０２をグランド電圧に設定して、ステップＳ２３と同じ方向で行っているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は、逆方向で判定してもよい。さらにこのステップＳ２４でもゲート端子１０３の電圧をステップＳ２３と同じ３．３Ｖに設定しているが、これも電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は２．４Ｖ等、通常の読出し動作時の電圧に切替えてもよい。
　また、上記表１に示す、ステップＳ２２での印加パルスに関し、その開始時のパルス幅や終了時のパルス幅、その間隔は適宜決めればよい。つまり、フォーミング繰返し回数ｎのインクリメントに対して、指数関数的に増加していくパルス幅を設定しておいてもよいし、その他、比例的に増加していくパルス幅を設定しておいてもよいし、上記表１のようにそれらの混在であってもよい。指数関数的にパルス幅を増加させることにより、フォーミングの繰り返しに伴って累積パルス印加時間が加速的に増加し、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、短い時間でフォーミングを完了させることができる。なお、上記表１のように、フォーミング繰返し回数ｎが小さい（パルス幅が短い）時は比例的に増加させ、フォーミング繰返し回数ｎが大きくなると指数関数的に増加するようにパルス幅を設定しておくことで、フォーミングしやすいメモリセルへの過大なフォーミングパルスの印加を回避すると共に、短い時間でフォーミングが完了し得る。
　図２（ａ）は、正電圧パルス連続印加によるフォーミング処理をした場合における、累積的なパルス印加時間（累積パルス印加時間）と各ビットの抵抗変化素子１００の抵抗値との関係を測定するためのメモリセルの回路図であり、図２（ｂ）は、その測定結果を示す図である。ここでは、３個のメモリセル（抵抗変化素子１００と固定抵抗（１．５ｋΩ）との直列接続からなるメモリセル）に対して、図１に示されるフォーミングフローからステップＳ２３の負電圧パルス印加を除き、さらにステップＳ２４の判定電流を、高抵抗状態と初期状態（約１ＭΩ以上）との比較をする必要があるため1μＡに変更したフローに従ってフォーミング用の正電圧パルス（パルス幅＝１μｓ）を印加してフォーミングを試みたときの、それら３個の抵抗変化素子１００の抵抗値と累積パルス印加時間との関係をプロットしている。なお、横軸の累積パルス印加時間は、抵抗変化素子１００に印加したフォーミング用の正電圧パルスの累積的な印加時間（パルス幅の合計時間）である。また、ここでは、測定の都合上、フォーミングが完了した後も続けて、正電圧パルス（パルス幅＝１μｓ）を印加している。この図２（ｂ）から分かるように、個々の抵抗変化素子１００によって、フォーミングに要する累積パルス印加時間が１桁以上ばらついている。
　図３は、上記１Ｔ１Ｒ型メモリセルのフォーミングフローに即して、１Ｔ１Ｒ型メモリセルのフォーミングを行った場合の抵抗変化素子１００の抵抗推移を示す図である。
　ここでは、図１に示すフローのステップに即して、１Ｔ１Ｒ型メモリセルのフォーミングを行った実施結果を図３を用いて説明する。
　ケース１：最初のＴｐ（１）の５０ｎｓパルス幅でフォーミングが完了したと判定された場合
　ケース２：８回目のＴｐ（８）の５０μｓパルス幅でフォーミングが完了したと判定された場合
　の２つを例に説明している。
　なお、製造後の初期状態であるステップＳ２１は、何れの場合においても抵抗変化素子１００は測定器の測定限界である２０ＭΩより非常に高抵抗な状態Ｓ１にある。
　ケース１では、最初のステップＳ２２においてＴｐ（１）：５０ｎｓのパルスで抵抗変化素子１００がフォーミングされる。つまり、抵抗変化素子１００は、状態Ｓ１から状態Ｓ２（黒丸）に遷移する。
　このステップＳ２２はＨＲ化方向のパルス印加なので、抵抗変化素子１００は、フォーミングされた時点で高抵抗状態（１ＭΩ程度、つまり、状態Ｓ２（黒丸））に遷移している。
　ステップＳ２３は逆にＬＲ化方向のパルス印加である。ステップＳ２２でフォーミングができているとすると、低抵抗状態Ｓ３（黒丸）に遷移する。
　最後にステップＳ２４で０．４Ｖの電流測定源を接続して１Ｔ１Ｒ型メモリセル下部電極端子１０１から上部電極端子１０２に流れる電流を測定するが、ステップＳ２３で低抵抗状態Ｓ３（黒丸）に遷移しているので、２９μＡ程度の大きな電流が検出される。このことはステップＳ２２の５０ｎｓのパルスでフォーミングが行われたことを示している。
　次にケース２を説明する。
　ステップＳ２２で、Ｔｐ（１）：５０ｎｓ、Ｔｐ（２）：１００ｎｓ、Ｔｐ（３）：２００ｎｓ、Ｔｐ（４）：５００ｎｓ、Ｔｐ（５）：１μｓ、Ｔｐ（６）：５μｓ、Ｔｐ（７）：１０μｓの最初から７回目までのパルス印加ではフォーミングされていない。従って、抵抗変化素子１００は、何れの場合も初期状態と同じ、２０ＭΩの測定限界を超えた非常に高抵抗な状態（Ｔｐ（１）～Ｔｐ（７）におけるＳ２（白四角））にある。
　ステップＳ２３ではＬＲ化方向のパルス印加が行われるが、これらの時はまだフォーミングができていないので、抵抗変化素子１００は、抵抗変化は行えず初期状態と同じ、２０ＭΩの測定限界を超えた非常に高抵抗な状態（Ｔｐ（１）～Ｔｐ（７）におけるＳ３（白四角））が維持される。
　その為ステップＳ２４の電流測定では、殆ど電流が流れない。
　一方、８回目のステップＳ２２ではＴｐ（８）：５０μｓのパルスで抵抗変化素子１００がフォーミングされ、高抵抗状態（２６０ｋΩ程度、つまり、Ｔｐ（８）におけるＳ２（白四角））に遷移している。
　ステップＳ２３は８回目のステップＳ２２でフォーミングがなされているので、抵抗変化素子１００は低抵抗状態（Ｔｐ（８）におけるＳ３（白四角））に遷移する。
　そしてステップＳ２４では、ステップＳ２３で抵抗変化素子１００は低抵抗状態に遷移しているので、２４μＡ程度の大きな電流が検出され、この８回目のステップＳ２２の５０μｓのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で約６７μｓのパルス幅が印加されたことになる。
　以上、Ir（イリジウム）を上部電極１００ｃに用いた例で見られるように、従来知られている所定電圧を印加する方法でフォーミングが完全にはできない場合でも、フォーミングパルス時間を適切に調整することでフォーミングが行えることがわかる。
　ここで、幾つかの実験データを基に、上部電極１００ｃにIr（イリジウム）を用いた場合の本発明のフォーミングに関する基礎的な特性を説明する。
　図４は、図２９に示す１Ｔ１Ｒ型メモリセルにおいて、フォーミングに用いる電圧パルスの電圧ＶＰと、その時フォーミングに要した平均フォーミング時間の関係を測定したものである。
　この測定はＮＭＯＳトランジスタ１０４の駆動電流量とフォーミング時間との関係を調べる目的で、ＮＭＯＳトランジスタ１０４のゲート電圧を２つの条件で測定している。
　測定は図２９に示した１Ｔ１Ｒ型メモリセルを２５６キロビット配列したアレイが搭載された抵抗変化型不揮発性記憶装置を用い、図１に示すフォーミングフローに従いながら、２５６キロビットの領域毎に電圧パルスの電圧及びゲート電圧を変えてフォーミングを行った。図４は、各２５６キロビット領域で、その中の各々のビットがフォーミングに要した累積パルス時間の平均値（これを、平均フォーミング時間と定義する。）を縦軸に、その時の電圧パルスの電圧ＶＰを横軸に表したものである。
　なお、この測定に用いた抵抗変化型不揮発性記憶装置の構成や、具体的な動作方法は後ほど抵抗変化型不揮発性記憶装置の項で説明するので、ここでは省略する。
　図４において、実線は、ゲート電圧ＶＧを３．３Ｖに固定とした場合（ケース３）の特性であり、破線は、ゲート電圧ＶＧと電圧パルスの電圧ＶＰを連動させて変えた場合（ケース４）の特性である。
　何れのケースでも平均フォーミング時間は、電圧パルスの電圧ＶＰに対して、指数関数的に変化していることを示している。また、ケース４は、ケース３に比べてＶＧ＝３．３Ｖのときを除きゲート電圧は低く、その為ＮＭＯＳトランジスタ１０４の駆動電流は低い。同一の電圧パルスの電圧ＶＰであってもフォーミング時に抵抗変化素子１００に流れる電流が小さく、その結果、ケース４のフォーミング時間は、ケース３に比べて長くなることを示している。
　ところで、電圧パルスの電圧ＶＰが異なっても、同じフォーミング時間として観測されるポイントは、同一のフォーミング駆動電流が流れている結果と考えられる。
　例えば、図４において、ケース３の点Ｘ（ゲート電圧ＶＧが３．３Ｖ、電圧パルスの電圧ＶＰが２．９Ｖ）と、ケース４の点Ｙ（ゲート電圧ＶＧと電圧パルスの電圧ＶＰとが３．０Ｖ）の平均フォーミング時間は０．３５μｓで同じである。このことは点Ｘと点Ｙにおけるフォーミング時には、同一のフォーミング駆動電流が抵抗変化素子１００に流れ、抵抗変化素子１００のＡＢ端子間電圧Ｖｅも同一で、同一の現象が生じている結果と考えられる。
　図５は、図４における点Ｘと点Ｙとの２つの場合のフォーミング時の動作点を考察するための動作点解析図である。
　ここで、点Ｘに対応するゲート電圧ＶＧが３．３Ｖの時のＮＭＯＳトランジスタ１０４の静特性を曲線（１）で、点Ｙに対応するゲート電圧ＶＧが３．０Ｖの時のＮＭＯＳトランジスタ１０４の静特性を曲線（２）で表している。また、点Ｘに対応する抵抗変化素子１００の負荷特性を直線（３）で、点Ｙに対応する抵抗変化素子１００の負荷特性を直線（３）と同一の傾きをもつ直線（４）で表しており、各々ＮＭＯＳトランジスタ１０４の静特性との交点をＤ点、Ｅ点としている。このＤ点およびＥ点がフォーミング時のＮＭＯＳトランジスタ１０４と抵抗変化素子１００の動作点に対応する。
　ここで直線（３）と直線（４）は、次のようにして決定されている。つまり、先述のように点Ｘと点Ｙは、抵抗変化素子１００の端子間電圧Ｖｅは同一でかつ同一の電流が流れていると考えられる。即ちＤ点とＥ点の電流値が同一となるように、直線（３）および直線（４）の傾きを調整してプロットしたものである。
　図５から、点Ｘ及び点Ｙのフォーミングは、いずれもフォーミング電流が３９５μＡで、かつ、抵抗変化素子１００の端子間電圧Ｖｅは約２．０Ｖで生じていることがわかる。即ち、平均フォーミング時間を０．３５μｓで行うためには、フォーミング電流として、３９５μＡ必要であり、抵抗変化素子１００のＡＢ端子間電圧Ｖｅが２．０Ｖになっていることが分かる。
　図６は、上記手法により図４の各々の電圧パルスの電圧ＶＰに対応する平均フォーミング時間から、フォーミング電流と平均フォーミング時間の関係を求めた図であり、縦軸は、平均フォーミング時間であり、横軸は、フォーミング電流である。図６中の点Ｆは、上記で求めたフォーミング電流が、３９５μＡ、平均フォーミング時間が０．３５μｓの点に対応する。図６に示されるように、上部電極１００ｃをＩｒを主成分とする材料で構成された抵抗変化素子１００の平均フォーミング時間は、フォーミング電流を大きく駆動すると、指数関数的に短縮するという特性を今回新たに見い出した。つまり、本発明に係る抵抗変化素子は、初期状態において下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少するという特性とを有する。
　図７は、上記手法により図４の各電圧パルスの電圧ＶＰに対応する平均フォーミング時間から求めた、フォーミング電流と抵抗変化素子端子間電圧Ｖｅの関係を示す図であり、縦軸は、抵抗変化素子端子間電圧Ｖｅであり、横軸は、フォーミング電流である。図７中の点Ｇは、図６の点Ｆ（フォーミング電流が、３９５μＡ、平均フォーミング時間が０．３５μｓ）に対応する。図７に示されるように、フォーミング時の抵抗変化素子端子間電圧Ｖｅは、抵抗変化素子１００を流れる電流量に顕著に依存せず、約２Ｖの一定の値を示している。即ちフォーミングは抵抗変化素子１００のＡＢ端子間電圧が所定の閾値電圧（ここでは約２Ｖ）に達したとき生じ、１Ｔ１Ｒ型メモリセルのＡＣ端子間電圧を上昇させても、抵抗変化素子１００のＡＢ端子間電圧はその所定電圧（ここでは約２Ｖ）にクランプされたような状態に保たれていることがわかる。
　図８は、フォーミング処理前の初期状態にある図２９に示す１Ｔ１Ｒ型メモリセルに、０Ｖからフォーミング電圧以上の電圧まで徐々に振幅が大きくなる電圧を印加することで、フォーミング処理前後の電流を直接測定したＩ－Ｖ特性図である。横軸は下部電極端子１０１を基準として、上部電極端子１０２に印加したときの１Ｔ１Ｒ型メモリセルへの印加電圧Ｖｃを示し、縦軸は１Ｔ１Ｒ型メモリセルに流れるメモリセル電流Ｉｃである。
　なお、この測定は直流電圧源と直流電流測定器を用い、フォーミング時の電流を直接測定するため行ったもので、一つ一つの電圧印加はＤＣ的な状態で行われたものである。前述の所定パルス幅を印加したフォーミング条件と同じものではないが、概ねの現象は共通すると考えられる。
　図８によると、初期状態のメモリセルに対して、正バイアス方向のメモリセル端子間電圧Ｖｃを増加させて行くと（軌跡Ａ）、約１Ｖ未満の領域では、１ＭΩ以上の非常に高抵抗な状態にあり殆ど電流は流れない。一方、図７で説明した閾値電圧に相当する２Ｖ前後の電圧から急峻に電流が流れ出し、強い非線形の電流・電圧特性を示している。さらに印加電圧Ｖを３．３Ｖまで増加させ、その後、メモリセル端子間電圧Ｖｃを減少させて行くと、別の軌跡（軌跡Ｂ）を通って原点に戻る特性を示している。０．５Ｖ近傍は約２００ｋΩであり、即ちこの軌跡を経ることでフォーミングが行われ、電圧印加の方向から想定される通り、高抵抗状態にセットされていることがわかる。
　なお、ここでは省略しているが、必ずしも印加電圧を３．３Ｖまで印加することは必要なく、例えば３．０Ｖなどその途中までの印加で戻しても軌跡Ａとは異なる軌跡を辿り、フォーミングが行われ高抵抗状態にセットされることが確認されている。
　一方、軌跡Ａにおいて急峻に電流が流れ出す電圧である約２Ｖを超える、例えば２．２Ｖまでの電圧Ｖｃを印加後に電圧Ｖｃを減少させても軌跡Ａをそのままたどり、フォーミングされていないことが確認されている。
　このことは、次のように考えることができる。図８に示した測定はＤＣ的な電圧印加－電流測定装置でなされたものである。一般的なＤＣ電圧印加－電流測定装置の場合、一つ一つの測定は１ミリ秒（１ｍｓ）～１０ミリ秒（１０ｍｓ）要していると考えられる。図６で説明した結果によると、１ｍｓ～１０ｍｓのフォーミングに要するフォーミング電流は約２００μＡに相当する。即ち図８の測定においては２Ｖを超え、且つ２００μＡを超える付近の電圧値でフォーミングが起こっていると推測される。図８では、２．２Ｖは、２００μＡのフォーミング電流が流れるかどうかの境界に当たっている。
　また、図５の説明では、簡単化のため、抵抗変化素子の電流・電圧特性を線形特性（オーミック特性）と仮定して考察した。実際には図８に示すように非線形な特性を示している。しかし図５での考察は、抵抗変化素子１００の特性を同一とし、それを横方向にシフトして交点Ｄ、Ｅで同一電流となるＮＭＯＳトランジスタ１０４の動作点を求めている。従ってここでの考察では抵抗変化素子の特性が線形性か非線形性かで結果に影響はしない。
　以上、本発明の基礎データの特徴は次のように整理される。
　図２９の構造の１Ｔ１Ｒ型メモリセルでは、抵抗変化を起こしやすい電極材料で構成された上部電極１００ｃと接する高抵抗な第２の遷移金属酸化物層１００ｂ－２に従来知られているように所定電圧を印加してフィラメント（つまり、導電パス）を形成するフォーミングによって、抵抗変化動作が起こると考えられる。
　上部電極１００ｃにＩｒを用いた場合においても、抵抗変化素子１００は、初期状態においては非常に高抵抗な状態にあるが、所定電圧以上の印加で急激に電流が流れる特徴を有している。しかし、その所定電圧以上に電圧を印加しただけではフォーミングはなされず、さらに所定時間以上フォーミング電流を流し続けることで初めてフィラメントが形成され、フォーミングが完了する。またこのフォーミング電流とフォーミング時間の関係は、例えばフォーミング電流を２倍にすると、フォーミング時間は約１／１００００に短縮されるという大きな依存性を有しており、これは一般的に知られている、時間∝１／（電流の２乗）のジュール熱的なメカニズムとは異なると考えられる。酸化膜の絶縁耐圧特性の説明で用いられるＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）などのメカニズム等が検討されているが、本論と外れるのでここでは省略する。
　そしてこれらの特徴を利用すると、１Ｔ１Ｒ型メモリセルの設計やフォーミング操作は次のようにすると、より最適に行えることがわかる。
　初期状態は抵抗変化素子が非常に高抵抗な状態にあり、従って１Ｔ１Ｒ型メモリセルに流れる電流は非常に小さいため、ＮＭＯＳトランジスタ１０４での電圧降下は小さく、その為、電流を流す向きはどちらからでも大きな差異はない。しかし、Ｉｒのように、所定の電圧以上の電圧を印加した場合に抵抗変化素子１００の初期状態においても非線形に大きな電流が流れる材料からなる抵抗変化素子１００においては、ＮＭＯＳトランジスタ１０４のソース電圧が上昇しない向き、即ち下部電極端子１０１を基準に、上部電極端子１０２に正電圧を印加する向きの方がより多くの電流をＮＭＯＳトランジスタ１０４により駆動することができ、フォーミング時間を短縮できる。これは、上述したように、ＮＭＯＳトランジスタ１０４に負の基板バイアス効果が発生しないためである。
　さらには、抵抗変化素子１００の面積をより小さく設計する、またはより小さい面積に加工することは、同一のトランジスタサイズであっても相対的に抵抗変化素子１００に流れる電流密度を上昇させることであり、フォーミング時間の短縮に有効となる。
　また、フォーミングはフォーミング時間やトランジスタで駆動するフォーミング電流で制御できる。このことは、より大容量で高集積なメモリを構成する場合はできるだけメモリセル中のトランジスタ（スイッチ素子）は小さく設計したい。その場合においても、フォーミングが行える適切なパルス時間に調整したパルスを印加することでフォーミングは可能になる。この時、フォーミング時間は増加するが、フォーミングは、製品の検査工程でデータの書き込みに先立って、１回のみ行えばよいだけなので、製品の性能を左右することなく低コストなメモリ装置の提供が可能になる。なお、この手法についての詳細は後述する。
　一方、小容量な用途や、メモリセルサイズが直接影響しないような場合においては、メモリセル中のトランジスタの大きさを適切に大きく設計しておけば、トランジスタの電流能力が拡大され、フォーミング時間は大きく短縮できる。
　図９は、ＮＭＯＳトランジスタ１０４のゲート幅Ｗを（i）０．４４μｍ、（ii）０．８８μｍ、（iii）１．７６μｍ、（iv）１０．９４μｍにおけるフォーミング電圧Ｖｂの累積確率分布図を示す。横軸、縦軸及び測定方法は、図３１と同様のため、ここでは詳しい説明は省略する。
　図９に示されるように、１Ｔ１Ｒ型メモリセルの選択トランジスタであるＮＭＯＳトランジスタ１０４のゲート幅Ｗを大きくすると、フォーミング時に抵抗変化素子１００に供給できる電流が増大し、一例として、ゲート幅Ｗが（iii）１．７６μｍ以上になると、フォーミング時の正電圧パルス幅が５０ｎｓでフォーミング可能となることがわかる。
　以上、最適なフォーミング方法を示したが、フォーミング方法はフォーミング後の抵抗変化特性とも関係していることを見い出した。上記で示した典型的なフォーミング処理を行った場合と、フォーミング条件を変更した変形例について説明する。
　図１０は、上部電極１００ｃにＩｒを用いた場合の抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸は、図２９のメモリセルにおける上部電極端子１０２と下部電極端子１０１間に印加される電圧パルスの電圧ＶＰであり、横軸は、時間である。ここでは、下部電極端子１０１を基準として、上部電極端子１０２に下部電極端子１０１よりも高い電圧の電圧パルスを印加する方向を正電圧パルスと定義し、逆に下部電極端子１０１に上部電極端子１０２よりも高い電圧の電圧パルスを印加する方向を負電圧パルスと定義して、タイミングチャートが図示されている。図１０のフォーミング工程では、図２９の初期状態のメモリセルに対して、ゲート端子にゲート電圧ＶＧ＝３．３Ｖが印加され、上部電極端子１０２にＶｐ＝＋３．３Ｖの電圧パルス（パルス幅Ｔｐ＝１ｍｓ）の印加（このとき、下部電極端子１０１には、接地電位を印加）、つまり＋３．３Ｖの第１の正電圧パルスの印加でフォーミングを試みる。その後、ゲート端子にゲート電圧ＶＧ＝３．３Ｖが印加され、下部電極端子１０１にＶｎ＝＋３．３Ｖの電圧パルス（パルス幅Ｔｎ＝５０ｎｓ）の印加（このとき、上部電極端子１０２には、接地電位を印加）、つまり－３．３Ｖの負電圧パルスの印加で、電流が比較的流れ、フォーミングが完了したかどうかを判定するベリファイ判定がし易くなる低抵抗（ＬＲ）状態近傍に遷移させる。その後、ベリファイ判定を行い、抵抗変化素子１００がＬＲ状態近傍に遷移していれば、フォーミング工程終了とし、もし、フォーミングされていなければ、再度、正電圧パルス（つまり、新たな第１の正電圧パルス）の印加（フォーミング）と負電圧パルスの印加及びベリファイ判定を繰り返す。図１０に示す例では、１回の正電圧パルスの印加でフォーミングが完了した場合を示している。フォーミング工程完了後、通常データ書き込み工程（ＨＲ化とＬＲ化交互書き換え）では、ゲート端子にゲート電圧ＶＧ＝２．４Ｖが印加され、上部電極端子１０２にＶｈ＝＋２．４Ｖの電圧パルス（パルス幅Ｔｈ＝５０ｎｓ）の印加（このとき、下部電極端子１０１には、接地電位を印加）、つまり＋２．４Ｖの正電圧パルス（高抵抗化電圧パルス）の印加で抵抗変化素子１００を高抵抗化させ、次に、ゲート端子にゲート電圧ＶＧ＝２．４Ｖが印加され、下部電極端子１０１にＶｌ＝＋２．４Ｖの電圧パルス（パルス幅Ｔｌ＝５０ｎｓ）の印加（このとき、上部電極端子１０２には、接地電位を印加）、つまり－２．４Ｖの負電圧パルス（低抵抗化電圧パルス）の印加で、抵抗変化素子１００を低抵抗化させる。以降、正電圧パルスの印加と負電圧パルスの印加を交互に繰り返してデータ書き換えが実施可能となる。
　図１１は、図１０においてフォーミングを完了した１Ｔ１Ｒ型メモリセルの正負交互パルス印加時の抵抗変化特性図を示す。縦軸は、図２９のメモリセルにおいて、ゲート端子にゲート電圧ＶＧ＝１．８Ｖが印加され、上部電極端子１０２に＋０．４Ｖの電圧印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗状態と低抵抗状態のセル電流であり、横軸は、電圧パルスの印加回数である。このように、正常にフォーミング工程が終了した場合には、通常の高抵抗化電圧パルスと低抵抗化電圧パルスとを交互に印加すると、非常に安定なパルス抵抗変化特性を示す。
　図１２は、上部電極１００ｃにＩｒを用いた場合の抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸及び横軸は、図１０と同様である。また、図１０と同じ構成要素については同じ符号を用い、説明を省略する。図１０でのフォーミング工程では、第１の正電圧パルスのパルス幅Ｔｐ（例えば１ｍｓ）よりも短いパルス幅Ｔｎ（例えば５０ｎｓ）を有する負電圧パルスを印加して、その後ベリファイ判定を実施していたが、図１２では、フォーミング工程の負電圧パルスのパルス幅Ｔｎを第１の正電圧パルスのパルス幅Ｔｐ（例えば１ｍｓ）と同じに設定している。その他の電圧パルスは図１０と同様である。
　図１３は、図１２においてフォーミングを完了した１Ｔ１Ｒ型メモリセルの正負交互パルス（高抵抗化電圧パルスと低抵抗化電圧パルス）の印加時の抵抗変化特性図を示し、図１１と同様にフォーミング工程完了後の通常パルス（高抵抗化電圧パルスと低抵抗化電圧パルス）の印加時の抵抗変化素子１００の抵抗変化特性を示す。フォーミング工程が終了した後、フォーミング工程のベリファイ判定時に印加される－３．３Ｖの負電圧パルス（パルス幅Ｔｎ＝１ｍｓ）印加で、抵抗変化素子１００の抵抗状態が通常のＬＲ状態（セル電流約４１μＡ）よりもさらに低抵抗化された、より低いＬＲ状態（セル電流約６２μＡ）に張り付いてしまい、以降、通常のパルス幅Ｔｈ＝５０ｎｓの高抵抗化電圧パルス（＋２．４Ｖ）の印加では、高抵抗化することが出来ない書き換え不具合が多発（発生率約８０％）する新たな課題が判明した。
　図１４は、上部電極１００ｃにＩｒを用いた場合の抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルの変形例としてのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸及び横軸は、図１２と同様である。また、図１２と同じ構成要素については同じ符号を用い、説明を省略する。図１４でのフォーミング工程では、図１２のフォーミング工程における負電圧パルスの印加及びベリファイ判定パス後、最後に、パルス幅がＴｐ（＝１ｍｓ）の第２の正電圧パルスを印加している。その他の電圧パルスは図１２と同様である。
　このように図１２のフォーミング工程において、負電圧パルスの印加及びベリファイ判定でパスした後、図１４に示されるフォーミング工程のように、第１の正電圧パルスのパルス幅Ｔｐ（＝１ｍｓ）と極性、電圧振幅およびパルス幅が同一の第２の正電圧パルスを印加することにより、図１３で見られた、より低いＬＲ状態に張り付く不具合が解消し、以降、図１５に示すように通常の低抵抗化電圧パルスと高抵抗化電圧パルスとを交互に印加すると、抵抗変化素子１００は、非常に安定なパルス抵抗変化特性を示す。図１５の縦軸及び横軸は、図１１と同様である。
　以上のように、変形例として、新たな高信頼性のフォーミング手法を見い出した。
　なお、図１４では、１回の正電圧パルスの印加でフォーミングが完了した場合を示しているが、もし、フォーミングが完了していなければ、再度、最初の正電圧パルスの印加（フォーミング）と負電圧パルスの印加及びベリファイ判定のみを繰り返し、ベリファイ判定にてパスしたら、最後に１回のみＬＲ状態の張付き不具合を解消するために第２の正電圧パルスを印加してもよい。さらに、正電圧パルスの印加（フォーミング）と負電圧パルスの印加とを繰り返す場合には、それらのパルス幅（Ｔｐ＝Ｔｎ）を徐々に長くしていっても良い。
　次に、図１のフォーミングフローを実現する本発明の実施の形態について説明する。
　本発明の実施の形態として、図２９に示された抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図１６は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を示すブロック図である。
　図１６に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図２９で説明した上部電極１００ｃにＩｒ（イリジウム）を用いた１Ｔ１Ｒ型メモリセルが行列状に配列されたメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、フォーミング及びデータの書き込みを行うためのパルス幅可変書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
　センスアンプ２０４は、機能的には、メモリセルアレイ２０２から選択された少なくとも一つのメモリセルに含まれる抵抗変化型不揮発性記憶素子が低抵抗状態にあるか否かを判定するフォーミング判定部、及び、そのメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有し、それを実現する具体的な回路構成として、通常動作用基準電流生成回路７０２、フォーミング動作用基準電流生成回路７０３及び比較回路７０４から構成されている。つまり、通常動作用基準電流生成回路７０２及び比較回路７０４によって通常判定部が実現され、フォーミング動作用基準電流生成回路７０３及び比較回路７０４によってフォーミング判定部が実現されている。
　さらには、抵抗変化型不揮発性記憶装置２００は、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３及び低抵抗（ＬＲ）化用電源２１２を備え、また、フォーミング用電源５００を備えている。
　さらに、抵抗変化型不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
　メモリセルアレイ２０２は、抵抗変化型不揮発性記憶素子とスイッチ素子（ここでは、トランジスタ）とが直列に接続された複数のメモリセルから構成され、より詳しくは、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた、スイッチ素子の一例である複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
　図１６に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
　また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
　抵抗変化素子Ｒ１１、Ｒ１２、・・・は、図２９に示される抵抗変化素子１００であり、上述した特性を有する。つまり、これらの抵抗変化素子は、（１）上部電極（第２電極）１００ｃを基準として下部電極（第１電極）１００ａに対して正の電圧をもつ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、下部電極１００ａを基準として上部電極１００ｃに対して正の電圧をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、（２）製造後に電圧が印加されていない初期状態（つまり、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態）における非線形の電流・電圧特性と、（３）初期状態において下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流が増大すると、指数関数的に当該フォーミング時間が減少する特性と、（４）フォーミングにおいては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する。
　また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・は、ビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、実施の形態におけるメモリセルアレイ２０２に対して、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対応する抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・がＮＭＯＳトランジスタＮ１１、Ｎ１２、・・・を介さずに直接接続される構成を採用しているが、この構成には限定されない。例えば、図１６において、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・がＮＭＯＳトランジスタＮ１１、Ｎ１２、・・・の一端と接続し、各ソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・が抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・の一端と接続する構成でもよい。ＮＭＯＳトランジスタに代えて、ＰＭＯＳトランジスタを用いることも可能である。また、図１６においては、ソース線がワード線と平行となる構成例が示されているが、ソース線がビット線と平行となる構成としてもよい。
　制御回路２１０は、フォーミング時には、フォーミング用電圧の印加を指示するフォーミング信号をフォーミング用電源５００及びパルス幅可変書き込み回路２０６へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号をパルス幅可変書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　なお、行選択回路２０８及び列選択回路２０３は、メモリセルアレイ２０２の中から、少なくとも１つメモリセルを選択する選択部を構成している。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
　パルス幅可変書き込み回路２０６は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生する回路である。そのために、パルス幅可変書き込み回路２０６は、通常動作モード（抵抗変化素子を高抵抗状態と低抵抗状態との間で遷移させる動作モード）時は制御回路２１０より、書き込み指示がされたとき、５０ｎｓ幅のパルスを生成する。一方、パルス幅可変書き込み回路２０６は、フォーミングモード（フォーミング処理）時は、フォーミング用パルス幅制御クロック信号端子より入力される任意幅のパルス信号に基づいて、その幅と同じ幅のフォーミング用パルスを生成する。このように生成された書き込み及びフォーミング用パルスは、列選択回路２０３により選択されたビット線に対して印加される。
　具体的には、このパルス幅可変書き込み回路２０６は、制御回路２１０による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第１のパルス幅を有する第１の電圧パルス（ここでは、第１の正電圧パルス）をメモリセルに印加するとともに、上記フォーミング判定部が、第１の電圧パルス（ここでは、第１の正電圧パルス）の印加後における抵抗変化型不揮発性記憶素子のフォーミングが完了していないと判断した場合に、下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の振幅を有し、かつ、第１のパルス幅よりも長いパルス幅を有する新たな第１の電圧パルス（ここでは、第１の正電圧パルス）をメモリセルに印加する。
　なお、このような正電圧パルスによるフォーミングとは逆に、負電圧パルスによるフォーミングを行ってもよい。つまり、パルス幅可変書き込み回路２０６は、制御回路２１０による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極１００ａを基準として上部電極１００ｃに対して負の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第１のパルス幅を有する第１の電圧パルスをメモリセルに印加するとともに、上記フォーミング判定部が、第１の電圧パルスの印加後における抵抗変化型不揮発性記憶素子のフォーミングが完了していないと判断した場合に、下部電極１００ａを基準として上部電極１００ｃに対して負の電位を持つ所定電圧以上の振幅を有し、かつ、第１のパルス幅よりも長いパルス幅を有する新たな第１の電圧パルスをメモリセルに印加してもよい。なお、この負電圧パルスは、上部電極１００ｃを基準として下部電極１００ａに正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第１のパルス幅を有する第１の電圧パルスを印加することにより達成してもよい。負電圧パルスによるフォーミングを行った場合は、図１のフローにおいて、Ｓ２２が「パルス幅Ｔｐで負パルス印加（ＬＲ化方向）となり、Ｓ２３は省略される。
　つまり、パルス幅可変書き込み回路２０６による第１の正又は負電圧パルスの印加と上記フォーミング判定部による判断とは、フォーミング判定部でフォーミングが完了したと判断されるまで繰り返される。そして、その繰り返しにおいて、パルス幅可変書き込み回路２０６は、直前に印加した第１の正又は負電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１の対応する正又は負電圧パルスを抵抗変化型不揮発性記憶素子に印加する。
　書き込み用電源２１１は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する回路である。具体的には、この書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成される。ＬＲ化用電源２１２の出力ＶＬ０は行ドライバ２０７に入力され、また、ＨＲ化用電源２１３の出力ＶＨ０はパルス幅可変書き込み回路２０６に入力されている。
　また、フォーミング用電源５００の出力ＶＦＬ０は行ドライバ２０７に入力され、また、出力ＶＦＨ０はパルス幅可変書き込み回路２０６に入力されている。
　通常動作用基準電流生成回路７０２は、通常読み出し（上記通常動作モードにおける読み出し）時に、読み出しイネーブル信号Ｃ１により活性化され、読み出し用基準電流を比較回路７０４に転写する。また、フォーミング動作用基準電流生成回路７０３は、フォーミング動作（上記フォーミングモード）時に、フォーミングイネーブル信号Ｃ２により活性化され、フォーミング用基準電流を比較回路７０４に転写する。また、比較回路７０４は、読み出し用基準電流、又は、フォーミング用基準電流の何れか一方の基準電流と、列選択回路２０３により選択されたメモリセル電流とを比較判定し、判定結果をデータ入出力回路２０５に出力する。
　図１７は、図１６におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。
　センスアンプ２０４は、ミラー比が１対１のカレントミラー回路２１８とサイズが等しいクランプトランジスタ２１９、２２０と、基準回路２２１、及び差動アンプ２２４から構成される。基準回路２２１は、通常動作用基準電流生成回路７０２と、フォーミング動作用基準電流生成回路７０３から構成される。通常動作用基準電流生成回路７０２では、選択トランジスタ２２２と、通常読み出し用で高抵抗セル電流と低抵抗セル電流のほぼ中間の電流値に対応する抵抗値に設定された基準抵抗Ｒｒｅｆ（一例として１８．２ｋΩ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子に接続される。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。同様に、フォーミング動作用基準電流生成回路７０３では、選択トランジスタ２２３と、フォーミング用で、通常動作で書込まれる高抵抗状態の抵抗値より少し低めの抵抗値に設定された基準抵抗Ｒｂ（一例として４０ｋΩ）とが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子に接続される。また、選択トランジスタ２２３のゲート端子には、フォーミングイネーブル信号Ｃ２が入力され、フォーミングイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
　また、クランプトランジスタ２１９、２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（一例として０．９Ｖ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２１９、２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５、２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、基準電圧ＶＲＥＦ（１．１Ｖ）が入力された差動アンプ２２４により反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。
　図１８は、センスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図１８に示すように、高抵抗状態ＨＲ（一例として１００ｋΩ）と低抵抗状態ＬＲ（一例として１０ｋΩ）の間に、通常読み出し用の基準抵抗Ｒｒｅｆ（一例として１８．２ｋΩ）と、高抵抗状態ＨＲより小さいフォーミング用の基準抵抗Ｒｂ（一例として４０ｋΩ）との２つの判定レベルを有する。なお、フォーミング用の基準抵抗Ｒｂは、抵抗変化素子のフォーミングが完了したか否かを判定するために、高抵抗状態ＨＲの抵抗値よりもやや小さい抵抗値に設定される。また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値より小さく、かつ、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定される。
　なお、この図１８には、参考として、抵抗変化素子の初期状態（ここでは、１ＭΩ以上の抵抗値）も図示されている。ここで、フォーミング後の抵抗変化素子の抵抗値としては、必ずしも高抵抗状態ＨＲにおける抵抗値よりも低いとは限らないので、フォーミング用の基準抵抗Ｒｂとしては、本図に示されるような、高抵抗状態ＨＲより小さい抵抗値である必要はなく、初期状態と高抵抗状態ＨＲとを区別できるならば、高抵抗状態ＨＲにおける抵抗値よりも大きい抵抗値（例えば、２００ｋΩ）であってもよい。これによって、図１のステップＳ２３における負電圧パルスを印加することなく、フォーミング用の正電圧パルスの印加直後における抵抗値を判断することで、フォーミングの完了を判断することができる。
　次に、以上の様に構成された抵抗変化型不揮発性記憶装置２００について、先ず、センスアンプ２０４の動作を説明し、その後、抵抗変化型不揮発性記憶装置２００のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
　先ず、図１７に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化素子に導電パスを形成するフォーミング工程では、対象の抵抗変化素子にフォーミング用の正電圧パルスを印加し、さらに低抵抗化のための負電圧パルスを印加した後には、列選択回路２０３とビット線を介して、対象のメモリセル（対象の抵抗変化素子を含む）と接続される。対象のメモリセルには、クランプ電圧ＶＣＬＰ（一例として０．９Ｖ）からクランプトランジスタ２１９、２２０のしきい値電圧（一例として０．５Ｖ）分だけ低下した電圧（一例として０．４Ｖ）より大きな電圧が印加されない構成となっている。一方、基準回路２２１では、フォーミングイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、フォーミング用の基準抵抗Ｒｂ（一例として４０ｋΩ）が選択される。もう一方の選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（一例として約１０μＡ（＝（０．９Ｖ－０．５Ｖ）／４０ｋΩ））が流れる。従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、この場合約１０μＡが流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦ（一例として１．１Ｖ）より高くなるか低くなるかが差動アンプ２２４により検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
　ここで、低抵抗化のための負電圧パルスの印加後の抵抗値が初期抵抗状態のまま(一例として２０ＭΩ）とした場合に、メモリセル電流Ｉｃは、読み出し電圧を０．４Ｖとした時、０．０２μＡ（＝０．４Ｖ／２０ＭΩ）流れる。この時、負荷電流ＩＬ（約１０μＡ）＞メモリセル電流Ｉｃ（０．０２μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦ（＝１．１Ｖ）より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、フォーミング用の基準抵抗Ｒｂ（ここでは４０ｋΩ）より高い初期抵抗状態（ここでは２０ＭΩ）の場合には、センスアンプ２０４は、“０”、つまり、フォーミング処理はフェイルと判定する。一方、選択メモリセルの抵抗値がフォーミング工程でフォーミングされ、低抵抗化のための負電圧パルスの印加後の抵抗値が低抵抗（一例として１２ｋΩ）となる。上記負電圧パルスの印加後の抵抗値がフォーミング用の基準抵抗Ｒｂ（ここでは４０ｋΩ）より低くなった場合には、メモリセル電流Ｉｃは、３３．３μＡ（＝０．４Ｖ／１２ｋΩ）流れる。この時、負荷電流ＩＬ（約１０μＡ）＜メモリセル電流Ｉｃ（３３．３μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦ（＝１．１Ｖ）より低くなる。以上により、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、フォーミング用の基準抵抗Ｒｂ（４０ｋΩ）より低い抵抗状態の場合には、センスアンプ２０４は、“１”、つまり、フォーミング処理はパスと判定し、対象メモリセルのフォーミングが完了していることを示す。
　また、通常読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になる。このため、通常読み出し用の基準抵抗Ｒｒｅｆが選択され、もう一方の選択トランジスタ２２３は、フォーミングイネーブル信号Ｃ２により非活性化され、非導通状態にされる。この結果、基準電流Ｉｒｅｆは、例えば２２μＡ（＝（０．９Ｖ－０．５Ｖ）／１８．２ｋΩ）流れる。従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、２２μＡ流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係を比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦ（＝１．１Ｖ）より高くなるか低くなるかが差動アンプ２２４により検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
　ここで、高抵抗状態を１００ｋΩ、低抵抗状態を１０ｋΩとした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃは、４μＡ（＝０．４Ｖ／１００ｋΩ）流れる。この時、負荷電流ＩＬ（２２μＡ）＞メモリセル電流Ｉｃ（４μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦ（＝１．１Ｖ）より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆ（ここでは１８．２ｋΩ）より高い高抵抗状態（１００ｋΩ）の場合には、センスアンプ２０４は、“０”データと判定する。一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃは、４０μＡ（＝０．４Ｖ／１０ｋΩ）流れる。この時、負荷電流ＩＬ（２２μＡ）＜メモリセル電流Ｉｃ（４０μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦ（＝１．１Ｖ）より低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆ（１８．２ｋΩ）より低い低抵抗状態（１０ｋΩ）の場合には、センスアンプ２０４は、“１”データと判定する。
　次に、フォーミング、フォーミング判定（ベリファイ）読み出し、“１”書き込み（ＬＲ化）、“０”書き込み（ＨＲ化）、読み出しの各動作モードにおけるワード線（ＷＬ）電圧、ソース線（ＳＬ）電圧、ビット線（ＢＬ）電圧の各種設定電圧一覧を図１９に示す。
　図１９において、フォーミング時の正電圧パルス及び負電圧パルス印加におけるビット線ＢＬ電圧は、ＶＨ（例えば３．３Ｖ）の振幅のパルス電圧を表す。また、“１”書き込み（ＬＲ化）、“０”書き込み（ＨＲ化）におけるビット線ＢＬ電圧は、ＶＨ（例えば２．４Ｖ）の振幅の書き込みパルス電圧を表す。ここで、フォーミング時のＶＨ＞書き込み時のＶＨ、である。
　“１”書き込み（ＬＲ化）時において、ＶＬ（２．４Ｖ）は、ＬＲ化用電源２１２で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤから印加されるワード線電圧、ソース線電圧である。ＶＨ（２．４Ｖ）は、パルス幅可変書き込み回路２０６に供給されるＨＲ化用電源２１３で発生されている電圧である。
　“０”書き込み（ＨＲ化）時において、ＶＬ（２．４Ｖ）は、ＬＲ化用電源２１２で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤから印加されるワード線電圧である。ＶＨは、パルス幅可変書き込み回路２０６に供給されるＨＲ化用電源２１３で発生されている電圧である。
　また、フォーミング工程の正パルス印加時には、ＶＨは、パルス幅可変書き込み回路２０６から印加されるパルス幅がＴｐ（５０ｎｓ～１０ｍｓの範囲で可変）で、通常の書き換え用の電圧パルスのパルス幅（Ｔｈ＝Ｔｌ＝５０ｎｓ）以上である電圧パルスの振幅（３．３Ｖ）である。ＶＬ（３．３Ｖ）は、フォーミング用電源５００で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤから印加されるワード線電圧である。
　また、フォーミング工程の負パルス印加時には、ＶＨは、パルス幅可変書き込み回路２０６から印加されるパルス幅がＴｎ（５０ｎｓ）で通常の書き換え用の電圧パルスのパルス幅（Ｔｈ＝Ｔｌ＝５０ｎｓ）と等しい電圧パルスの振幅（３．３Ｖ）である。ＶＬ（３．３Ｖ）は、フォーミング用電源５００で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤから印加されるワード線電圧、ソース線電圧である。
　フォーミング判定（ベリファイ）読み出し及び通常読み出し時において、Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧（０．４Ｖ）で、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値（＋０．４Ｖ）に対応している。また、ＶＤＤは抵抗変化型不揮発性記憶装置２００に供給される電源電圧に対応している。
　さらに、フォーミング判定（ベリファイ）読み出し時には、図８に示されるように、フォーミング可否に拘わらず、約２Ｖ近傍の正電圧印加以上で、セル電流が抵抗変化素子１００の非線形特性により急増し、１０μＡ以上流れてしまう。このため、フォーミング判定読み出し用電圧Ｖｒｅａｄは、２Ｖよりも十分低い電圧（例えば、０．４Ｖ）に設定する必要がある。
　次に、抵抗変化型不揮発性記憶装置２００におけるフォーミング動作の一例について、図２０に示すフォーミングフロー図を参照しながら説明する。図２０に示すように、先ず、正電圧パルスＶＰ（電圧ＶＰ＝３．３Ｖ）のパルス幅をＴｐ（１）（ここでは一例として５０ｎｓ）に設定し、かつ、ループ回数変数ｎを１に初期化（Ｓ１：第１ステップ）する。
　次に、ループ回数変数ｎが１３以下かどうかを判定（Ｓ２：第２ステップ）する。ループ回数変数ｎが１３より大きい場合には（第２ステップでＮｏ）、フォーミング不良としてフォーミング動作を終了し、一方、ループ回数変数ｎが１３以下の場合には（第２ステップでＹｅｓ）、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し（Ｓ３：第３ステップ）、次に、選択メモリセルＭ１１のアドレスＡＤがメモリセルアレイ２０２の最終アドレスＡＤｆ以下であるかどうかを判定（Ｓ４：第４ステップ）する。
　その結果、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆ以下である場合には（第４ステップでＹｅｓ）、選択メモリセルに対して、選択メモリセルの抵抗値Ｒｃが基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判断するベリファイ読み出し（Ｓ５：第５ステップ（判定ステップ））をする。その結果、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）場合には（第５ステップでＹｅｓ）、既にフォーミングを必要としない程度に抵抗値が低下しているため、選択メモリセルのアドレスＡＤをインクリメント（Ｓ８：第８ステップ）し、次のアドレスＡＤのメモリセルを選択する。一方、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上（Ｒｃ≧Ｒｂ）の場合には（第５ステップでＮｏ）、設定されたフォーミング用の正電圧パルスＶＰ（例えば、電圧ＶＰ＝３．３Ｖ）のパルス幅Ｔｐ（１）（例えば、５０ｎｓ）を用いて、選択メモリセルに対して、フォーミング用の正電圧パルス（例えば、＋３．３Ｖ、パルス幅Ｔｐ（１）＝５０ｎｓ）を印加（Ｓ６：第６ステップ（第１電圧印加ステップ））し、次に、フォーミングできたかどうかを判定する前準備として、負電圧パルス（例えば、－３．３Ｖ、パルス幅Ｔｎ＝５０ｎｓ）を印加（Ｓ７：第７ステップ（判断ステップの一部））する。
　その後、選択メモリセルのアドレスＡＤをインクリメント（Ｓ８：第８ステップ）し、次のアドレスＡＤのメモリセルを選択する。以下、第４ステップ（Ｓ４）～第８ステップ（Ｓ８）までを、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きくなるまで、繰り返す。第４ステップ（Ｓ４）で、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きい場合（ＡＤ＞ＡＤｆ）には（第４ステップでＮｏ）、メモリセルアレイ２０２の全メモリセルの各抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さく（Ｒｃ＜Ｒｂ）なっているかどうかをメモリテスター等の外部装置で判定（Ｓ９：第９ステップ）する。そして、全メモリセルの各抵抗値Ｒｃが基準抵抗Ｒｂより小さくなっていない場合には（第９ステップでＮｏ）、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定（Ｓ１０：第１０ステップ）し、次に、ループ回数変数ｎが１３以下かどうかを判定（Ｓ２：第２ステップ）する。その後、第２ステップ（Ｓ２）～第１０ステップ（Ｓ１０）までを、ループ回数変数ｎが１３より大きくなるまで、又は、第９ステップ（Ｓ９）で全メモリセルのフォーミングがパスするまで、繰り返す。
　但し、フォーミング用の正電圧パルスの幅Ｔｐ（ｎ）（ｎ＝１、２、３、・・・、の整数）の値は、上記表１のように設定されている。
　このように、このフォーミングフローは、抵抗変化素子１００の抵抗値がフォーミング用の基準抵抗Ｒｂよりも小さいか否かを判定する判定ステップＳ５と、小さくないと判定された場合に（Ｓ５でＮｏ）、通常の書き換えに使用するパルス幅（Ｔｈ＝Ｔｌ＝５０ｎｓ）と同一か、それよりも長いフォーミング用の正電圧パルス（例えば、＋３．３Ｖ、パルス幅Ｔｐ（ｎ））を印加する印加ステップＳ６と、フォーミングできたかどうかを判定する前準備としての負電圧パルス（例えば、－３．３Ｖ、パルス幅Ｔｎ＝５０ｎｓ）を印加する印加ステップＳ７とを含む。そして、判定ステップＳ５と印加ステップＳ６、Ｓ７とはメモリセルアレイ２０２中の全メモリセルについて繰り返し（Ｓ４～Ｓ８）、フォーミング対象メモリセルについて同一の正電圧パルスと負電圧パルス印加を終えた後に、フォーミングされていないセルが存在したら、再び、判定ステップＳ５と印加ステップＳ６、Ｓ７とを全メモリセルについて繰り返す（Ｓ４～Ｓ８）。
　図２０では、Ｓ７の後にＳ８でアドレスＡＤをインクリメントして全ビットについて各パルス幅の正電圧パルスを印加する一例のフローチャートを示した。この変形例として、Ｓ７の後、Ｓ５に戻し、１ビットずつフォーミングの成功を確認してから、次のビットにアドレスＡＤをインクリメントしてもよい。
　以上のような、フォーミング処理のための正電圧パルスのパルス幅がステップアップするフォーミングフローを採ることにより、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを印加できるため、メモリセルアレイに対して、高速にフォーミングを実施することができる。
　以上の様に構成された抵抗変化型不揮発性記憶装置２００の、データ書き込みサイクル、読み出しサイクル、及びフォーミングにおける動作例について、図２１（ａ）～図２１（ｃ）及び図２２に示すタイミングチャート、図１６の本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成図を参照しながら説明する。
　図２１（ａ）～図２１（ｃ）は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
　図２１（ａ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０及び選択ソース線ＳＬ０を、それぞれ電圧ＶＨ（例えば、２．４Ｖ）及び電圧ＶＬ（例えば、２．４Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、２．４Ｖ）に設定するが、この時は、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図１６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧２．４Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間（例えば、Ｔｌ＝５０ｎｓ）、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（例えば、２．４Ｖ）となるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には、低抵抗化電圧パルス（例えば、電圧＝－２．４Ｖ）が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負電圧パルスを印加して低抵抗化している。
　図２１（ｂ）に示すメモリセルＭ１１に対するデータ「０」書き込みにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、２．４Ｖ）に設定し、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間（例えば、Ｔｈ＝５０ｎｓ）、電圧ＶＨ（例えば、２．４Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には正電圧パルス（つまり、高抵抗化電圧パルス）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正電圧パルスを印加して高抵抗化している。ただし、この方法に限定されるわけではない。
　図２１（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば、１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを所定の電圧（例えば、０．４Ｖ）に設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　次に、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００のフォーミング動作について説明する。
　図２２は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００のフォーミング動作の一例を示すタイミングチャートである。図２２に示すフォーミング動作では、アドレスＡＤが０であるメモリセルＭ１１の１ビットのみをアクセスし、アレイではなく、そのビットに対して、図２０に示すフォーミングフロー（但し、１ビットアクセスのため、第４、第８ステップはカット）を実施している。
　図２２において、フォーミング開始時は、フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、フォーミング用パルス幅制御クロック信号、及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、初期状態である。
　先ず、図２０に示すフローチャートの第１ステップ（Ｓ１）において、フォーミング用パルス幅制御クロック信号のパルス幅を５０ｎｓに設定することにより、正電圧パルスＶＰ（例えば、電圧ＶＰ＝３．３Ｖ）のパルス幅Ｔｐ（１）を５０ｎｓに設定し、かつ、ループ回数変数ｎを１に初期化し、パルス幅可変書き込み回路２０６が、正電圧パルス（例えば、電圧＝＋３．３Ｖ、Ｔｐ（１）＝５０ｎｓ）を印加できるように設定する。
　次に、第２ステップ（Ｓ２）において、ループ回数変数ｎが１３以下であると判定され、第３ステップ（Ｓ３）において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップ（Ｓ５）に移行する。
　第５ステップにおいて、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば、１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄ（例えば、０．４Ｖ）に設定する。センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判定する。抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上の場合、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミング処理がフェイル（偽）している（ここでは、フォーミング処理が必要である）ことを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
　次に、選択メモリセルに対して、図２０に示すフォーミング用の正電圧パルス（例えば、＋３．３Ｖ、パルス幅Ｔｐ（１）＝５０ｎｓ）を印加（第６ステップ（Ｓ６））するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定し、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線ＢＬ０を所定期間（ここでは、Ｔｐ（１）＝５０ｎｓ）、電圧ＶＨ（例えば、３．３Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１の抵抗値Ｒｃは、初期状態のままで、フォーミングはされていないとしている。つまり、ここではフォーミングは失敗している状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、正電圧パルス印加が完了する。
　次に、図２０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（例えば、－３．３Ｖ、パルス幅Ｔｎ＝５０ｎｓ）を印加（第７ステップ（Ｓ７））するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＨ（例えば、３．３Ｖ）及び電圧ＶＬ（例えば、３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定するが、この時は、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図１６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧３．３Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間（例えば、Ｔｎ＝５０ｎｓ）、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（例えば、３．３Ｖ）となるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には、ＬＲ化負電圧パルス（例えば、－３．３Ｖ）が印加されるが、選択メモリセルＭ１１は、フォーミングされていないため、低抵抗状態近傍には遷移できていない状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
　その後、第９ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され（図２２では図示せず）、第１０ステップに移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定する。
　次に、第２ステップにおいて、ループ回数変数ｎが１３以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　２回目の第５ステップでは、１回目の第５ステップと同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、選択メモリセルに対して、図２０に示すフォーミング用の正電圧パルス（例えば、＋３．３Ｖ、パルス幅Ｔｐ（２）＝１００ｎｓ）を印加（第６ステップ）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定し、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、パルス幅可変書き込み回路２０６は、選択ビット線ＢＬ０を所定期間（例えば、Ｔｐ（２）＝１００ｎｓ）、電圧ＶＨ（例えば、３．３Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階でも、図１６のメモリセルＭ１１は、初期状態のままで、フォーミングはされていないとしている。つまり、フォーミングは失敗している状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、正電圧パルス印加が完了する。
　次に、図２０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（例えば、－３．３Ｖ、パルス幅Ｔｎ＝５０ｎｓ）を印加（第７ステップ）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＨ（例えば、３．３Ｖ）及び電圧ＶＬ（例えば、３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定するが、この時は、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図１６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧３．３Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間（例えば、Ｔｎ＝５０ｎｓ）、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（例えば、３．３Ｖ）となるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には、ＬＲ化負電圧パルス（例えば、－３．３Ｖ）が印加されるが、選択メモリセルＭ１１は、フォーミングされていないため、低抵抗状態近傍には遷移できない。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
　その後、図２０に示す第２ステップから第１０ステップ（第４、第８ステップを除く）のループ、つまり、ベリファイ読み出し動作と正電圧パルスの印加及び負電圧パルスの印加を３回目から９回目まで繰返すが、メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、基準抵抗Ｒｂ以上のままである。つまり、フォーミングは失敗している状態を示している。
　その後、第９ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され（図２２では図示せず）、第１０ステップに移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝１０に設定している。
　次に、第２ステップにおいて、ループ回数変数ｎが１３以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　１０回目の第５ステップでは、１回目の第５ステップと同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、選択メモリセルに対して、図２０に示すフォーミング用の正電圧パルス（例えば、＋３．３Ｖ、パルス幅Ｔｐ（１０）＝５００μｓ）を印加（第６ステップ）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定し、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線ＢＬ０を所定期間（例えば、Ｔｐ（１０）＝５００μｓ）、電圧ＶＨ（例えば、３．３Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には、長いパルス幅Ｔｐ（１０）（例えば、５００μｓ）のフォーミング用正電圧パルスが印加されることになり、選択メモリセルＭ１１は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態ＨＲ近傍のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、フォーミングが成功したことを示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、フォーミング用正電圧パルス印加が完了する。
　次に、図２０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（例えば、－３．３Ｖ、パルス幅Ｔｎ＝５０ｎｓ）を印加（第７ステップ）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＨ（例えば、３．３Ｖ）及び電圧ＶＬ（例えば、３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（例えば、３．３Ｖ）に設定するが、この時は、図１６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図１６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧３．３Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間（例えば、Ｔｎ＝５０ｎｓ）、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（例えば、３．３Ｖ）となるパルス波形を印加する。この段階で、図１６のメモリセルＭ１１には、ＬＲ化負電圧パルス（例えば、－３．３Ｖ）が印加され、選択メモリセルＭ１１は、フォーミングされているため、高抵抗状態(ＨＲ)から、低抵抗状態（ＬＲ）に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
　その後、第９ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され、第１０ステップに移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝１１に設定する。
　次に、第２ステップにおいて、ループ回数変数ｎが１３以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　１１回目の第５ステップでは、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さくなっている。したがって、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　その後、第９ステップにおいて、直前の第５ステップの判定結果がフォーミングパス（真）していたと確認され、フォーミングが完了する。
　フォーミング後、図２１に示すように、高抵抗（ＨＲ）化電圧パルスの電圧を例えば＋２．４Ｖに、低抵抗（ＬＲ）化電圧パルスの電圧を例えば－２．４Ｖに、またパルス幅（Ｔｈ＝Ｔｌ）を例えば５０ｎｓに設定し、通常の“０”データ（ＨＲ化）及び“１”データ（ＬＲ化）書き込みが可能となる。
　このように、図２０に示すフォーミングフローに基づいて、図１６に示す１Ｔ１Ｒ型メモリセルのアレイ（２５６ｋビット）に対して、メモリセル毎に導電パスを形成するフォーミングを実施した場合における累積パルス印加時間と累積フォーミング率の関係を図２３に示す。図２３の横軸は、図２９のメモリセルにおいて、パルス幅Ｔｐ（ｎ）（ｎ＝１～１３までの整数）の正電圧パルス（例えば、パルス電圧ＶＰ：３．３Ｖ）を印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積フォーミング率を表す。
　図２３に示すように、フォーミング処理時に、正電圧パルス幅を徐々に長くすることで、フォーミングが進行して、正電圧パルス（例えば、電圧ＶＰ＝＋３．３Ｖで、最大約１６７μｓの累積パルス印加時間で、アレイ（２５６ｋビット）全セルがフォーミング可能となる。
　また、参考データとして、図２０に示すフォーミングフローにおいて、ステップＳ７をカットし、ステップＳ６のフォーミングパルス印加方向を負電圧印加方向（ＬＲ化方向）にして負電圧パルス幅を徐々に長くしてフォーミングした場合における累積パルス印加時間と累積フォーミング率の関係を図２４に示す。縦軸及び横軸は、図２３と同様である。図２４に示されるように、負電圧の電圧パルス印加では、ＮＭＯＳトランジスタ１０４のソース電圧がフォーミング電流が流れることにより上昇し、ＮＭＯＳトランジスタ１０４の駆動電流が小さくなるため、図２３における正電圧の最大フォーミング時間（１６７μｓ）よりも約３桁弱長いフォーミング時間（約１１７ｍｓ）を要して、アレイ全ビット（２５６ｋビット）をフォーミング可能となるため、あまり効率的とは言えない。
　従って、従来の方法では、フォーミング用の正電圧パルス幅が例えば５０ｎｓの場合、累積フォーミング率が約７３％（図２３；ＶＧ＝ＶＰ＝３．３Ｖにおける累積パルス印加時間に対する累積フォーミング率分布図参照）となり、全セル（２５６ｋｂ）フォーミングができなかった。しかしながら、図２０に示すように正電圧パルス幅を徐々に長くしてフォーミングを行うフォーミングフローを採ることにより、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく（ＮＭＯＳトランジスタのゲート幅Ｗは、０．４４μｍ）、全セルフォーミング可能となる。さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、効率よくフォーミングを実施することができる。また、フォーミング用の正電圧パルスの印加後、負電圧パルスのパルス幅Ｔｎを通常データ書込み工程における高抵抗化電圧パルスと低抵抗化電圧パルスのパルス幅と同様のパルス幅に設定（実施例ではＴｎ＝Ｔｈ＝Ｔｌ＝５０ｎｓ）することにより、より低いＬＲ状態に張り付く不具合は発生せず、高信頼性のフォーミング手法が可能となる。
　なお、図２３と図２４を比較して分かるように、正電圧パルス（下部電極を基準に上部電極に正電圧パルスが印加されること）によるフォーミングと、負電圧パルス（下部電極を基準に上部電極に負電圧パルスが印加されること）によるフォーミングを比較した場合に、正電圧パルスによるフォーミングが効率的であるが、いずれのフォーミングであっても、累積パル印加時間の増加に伴って累積フォーミング率が増加していく点において共通する。よって、フォーミングが完了するまで第１の電圧パルスのパルス幅を長くしながらフォーミングを試みるという本発明は、正電圧パルスによるフォーミングだけでなく、負電圧パルスによるフォーミングにも適用できることは言うまでもない。
　以上、本発明に係るフォーミング方法及び抵抗変化型不揮発性記憶装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における各ステップ及び構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。
　たとえば、本実施の形態では、抵抗変化素子１００の上部電極材料としては、Ｉｒを用いたが、ＩｒとＰｔの合金電極等を用いてもよい。
　また、本実施の形態では、抵抗変化素子１００の抵抗変化層（つまり、遷移金属酸化物層）として、タンタル酸化物（ＴａＯx）の場合を例にして説明したが、抵抗変化層はタンタル酸化物に限ることなく、例えば、ハフニウム酸化物やジルコニウム酸化物など、上部電極端子を基準として下部電極端子に所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合に低抵抗状態に遷移し、一方、下部電極端子を基準として上部電極端子に別の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合に高抵抗状態に遷移する、遷移金属酸化物であれば、本実施の形態と同様の作用効果が得られる。
　より詳しくは、本発明に係るフォーミング方法の対象となるメモリセルを構成する抵抗変化素子１００の構造及び材料は次の通りである。つまり、図２９に示すように、本実施の形態の抵抗変化素子１００は、下部電極１００ａと、抵抗変化層１００ｂと、上部電極１００ｃを備えている。ここで、抵抗変化層１００ｂは、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層１００ｂ－１と、第１の遷移金属酸化物層１００ｂ－１よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層１００ｂ－２とが積層されて構成されている。本実施形態においては、その一例として、第１の遷移金属酸化物層１００ｂ－１としての第１の酸素不足型のタンタル酸化物層（以下、第１のＴａ酸化物層）と、第２の遷移金属酸化物層１００ｂ－２としての第２のタンタル酸化物層（以下、第２のＴａ酸化物層）とが積層されて構成されている。ここで、第２のＴａ酸化物層の酸素含有率は、第１のＴａ酸化物層の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層の酸素不足度は、第１のＴａ酸化物層の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　抵抗変化層１００ｂを構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層１００ｂ－１としての第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１００ｂ－２としての第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層の膜厚は、３～４ｎｍが好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層の膜厚は、１～５ｎｍが好ましい。
　なお、第１の遷移金属酸化物層１００ｂ－１を構成する第１の遷移金属と、第２の遷移金属酸化物層１００ｂ－２を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層１００ｂ－２は、第１の遷移金属酸化物層１００ｂ－１よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極１００ａ及び上部電極１００ｃ間に印加された電圧は、第２の遷移金属酸化物層１００ｂ－２に、より多くの電圧が分配され、第２の遷移金属酸化物層１００ｂ－２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１００ｂ－２中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１００ｂ－１に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１００ｂ－２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層１００ｂ－２に第１の遷移金属酸化物層１００ｂ－１より標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層１００ｂ－２中でより酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層１００ｂ－２中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の遷移金属酸化物層１００ｂ－２側の上部電極１００ｃに、下部電極１００ａを基準にして正の電圧を印加したとき、抵抗変化層１００ｂ中の酸素イオンが第２の遷移金属酸化物層１００ｂ－２側に引き寄せられて第２の遷移金属酸化物層１００ｂ－２中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層１００ｂ－２側の上部電極１００ｃに、下部電極１００ａを基準にして負の電圧を印加したとき、第２の遷移金属酸化物層１００ｂ－２中の酸素イオンが第１の遷移金属酸化物層１００ｂ－１側に押しやられて第２の遷移金属酸化物層１００ｂ－２中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
　酸素不足度がより小さい第２の遷移金属酸化物層１００ｂ－２に接続されている上部電極１００ｃは、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層１００ｂ－２を構成する遷移金属及び下部電極１００ａを構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極１００ｃと第２の遷移金属酸化物層１００ｂ－２の界面近傍の第２の遷移金属酸化物層１００ｂ－２中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　また、本実施の形態では、１Ｔ１Ｒ型メモリセルの選択トランジスタとして、ＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても良い。その際には、ＰＭＯＳトランジスタのソースが正電位に接続される（つまり、ドレインが抵抗変化素子と接続される）のが好ましい。より大きな電流駆動能力を確保するためである。
　また、本実施の形態では、スイッチ素子として選択トランジスタを用いたが、クロスポイントアレイでは、スイッチ素子として、双方向ダイオードを用いても良い。
　なお、本実施の形態では、フォーミング工程における負電圧パルスのパルス幅Ｔｎを、通常データ書込み工程における高抵抗化電圧パルスのパルス幅Ｔｈ、及び、低抵抗化電圧パルスのパルス幅Ｔｌと同じ（例えば、５０ｎｓ）に設定したが、これらのパルス幅Ｔｎ、Ｔｈ、Ｔｌは必ずしも一致している必要は無い。
　なお、本実施の形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（例えば、＋２．４Ｖ）、低抵抗化電圧パルスの電圧ＶＰ（例えば、－２．４Ｖ）、及び高抵抗化電圧パルスの電圧ＶＰ（例えば、＋２．４Ｖ）は、全て電圧の絶対値を同一に設定したが、必ずしも一致させる必要は無い。
　なお、フォーミング工程は、初回のデータの書き込みに先立って、１回行えばよいため、フォーミング用電源５００を設けず、外部から直接フォーミング用電圧を印加しても良い。
　また、本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として実現できるだけでなく、抵抗変化型不揮発性記憶素子として実現できる。つまり、本発明は、図２９に示される抵抗変化素子１００と同様の構造を有するが、その特性として、（１）第２電極（上記実施の形態における上部電極１００ｃ）を基準として第１電極（上記実施の形態における下部電極１００ａ）に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、第１電極を基準として第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、（２）初期状態における非線形の電流・電圧特性と、（３）初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流に応じて、指数関数的に当該フォーミングの完了時間が決まる特性と、（４）フォーミングにおいては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する抵抗変化型不揮発性記憶素子として実現することもできる。
　本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく、フォーミングを実施できるので、携帯電話やノートパソコン等の電子機器に使用される、高信頼性で、かつ、小面積化が可能なメモリを実現するのに有用である。
　　１００　抵抗変化素子（抵抗変化型不揮発性記憶素子）
　　１００ａ　下部電極（第１電極）
　　１００ｂ　抵抗変化層（遷移金属酸化物層）
　　１００ｂ－１　第１の遷移金属酸化物層
　　１００ｂ－２　第２の遷移金属酸化物層
　　１００ｃ　上部電極（第２電極）
　　１０１、１０５　下部電極端子
　　１０２　上部電極端子
　　１０３　ゲート端子
　　１０４　ＮＭＯＳトランジスタ
　　１１０　メモリセル
　　２００　抵抗変化型不揮発性記憶装置
　　２０１　メモリ本体部
　　２０２　メモリセルアレイ
　　２０３　列選択回路
　　２０４　センスアンプ
　　２０５　データ入出力回路
　　２０６　パルス幅可変書き込み回路
　　２０７　行ドライバ
　　２０８　行選択回路
　　２０９　アドレス入力回路
　　２１０　制御回路
　　２１１　書き込み用電源
　　２１２　低抵抗（ＬＲ）化用電源
　　２１３　高抵抗（ＨＲ）化用電源
　　２１８　カレントミラー回路
　　２１９、２２０　クランプトランジスタ
　　２２１　基準回路
　　２２２、２２３　選択トランジスタ
　　２２４　差動アンプ
　　２２５、２２６　トランジスタ
　　５００　フォーミング用電源
　　７０２　通常動作用基準電流生成回路
　　７０３　フォーミング動作用基準電流生成回路
　　７０４　比較回路

Claims (25)

  1. 　抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対して電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化させるフォーミング方法であって、
    　前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、
    　前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の遷移金属酸化物層とを含み、
    　前記抵抗変化型不揮発性記憶素子は、
    　前記第２電極を基準として前記第１電極に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、
    　前記初期状態における非線形の電流・電圧特性と、
    　前記初期状態において前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性とを有し、
    　前記フォーミング方法は、
    　前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、（１）前記第１電極を基準として前記第２電極に対して正の電位を持ち、前記第２の閾値電圧より大きい所定電圧以上の振幅、又は、前記第１電極を基準として前記第２電極に対して負の電位を持ち、前記第１の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、（２）第１のパルス幅を有する第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第１電圧印加ステップと、
    　前記第１電圧印加ステップにおける前記第１の電圧パルスの印加によってフォーミングが完了したか否かを判断する判断ステップとを有し、
    　前記第１電圧印加ステップと前記判断ステップとは、前記判断ステップで前記フォーミングが完了したと判断されるまで繰り返され、
    　前記繰り返しにおいて、前記第１電圧印加ステップでは、直前の前記第１電圧印加ステップで印加した第１の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する
    　抵抗変化型不揮発性記憶素子のフォーミング方法。
  2. 　前記第１電圧印加ステップでは、前記第１の電圧パルスとして、（１）前記第１電極を基準として前記第２電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、（２）前記第１のパルス幅を有する第１の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、
    　前記判断ステップでは、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第１の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断することによって、前記フォーミングが完了したか否かを判断する
    　請求項１に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  3. 　前記第１電圧印加ステップと前記判断ステップの繰り返しにおいて、前記第１電圧印加ステップでは、直前の前記第１電圧印加ステップで印加した第１の電圧パルスのパルス幅を指数関数的に増加させたパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する
    　請求項１に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  4. 　前記第１の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅と同一である
    　請求項２に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  5. 　さらに、前記判断ステップにおける前記第１の負電圧パルスの印加後に、前記第１の正電圧パルスと極性、電圧振幅およびパルス幅が同じ第２の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する第２電圧印加ステップを含む
    　請求項２に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  6. 　前記第１の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅よりも長い
    　請求項５に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  7. 　前記第１電極と前記第２電極とは異なる材料から成り、
    　前記第２電極は、イリジウム、又は、イリジウムと白金の合金から成る
    　請求項１乃至請求項６のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  8. 　前記第１の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、
    　前記第２の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される組成を有する
    層である
    　請求項１乃至請求項７のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  9. 　前記第１の遷移金属酸化物層を構成する遷移金属と、前記第２の遷移金属酸化物層を構成する遷移金属とは異なる
    　請求項１乃至請求項７のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  10. 　前記初期状態における抵抗変化型不揮発性記憶素子は、前記高抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値よりも高い初期抵抗値を有し、
    　前記初期抵抗値は、１ＭΩより大きい
    　請求項１乃至請求項８のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  11. 　前記スイッチ素子は、ＭＯＳトランジスタである
    　請求項１乃至請求項１０のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  12. 　前記スイッチ素子は、双方向ダイオードである
    　請求項１乃至請求項１０のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  13. 　抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、
    　前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、
    　前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とを含み、
    　前記抵抗変化型不揮発性記憶素子は、
    　前記第２電極を基準として前記第１電極に対して正の電圧をもつ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると、前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電圧をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると、高抵抗状態に遷移する特性と、
    　印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態における非線形の電流・電圧特性と、
    　前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、前記初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、を有し、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
    　前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするためのフォーミング用電圧を発生するフォーミング用電源部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を前記高抵抗状態から前記低抵抗状態に、又は、前記低抵抗状態から前記高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する書き込み用電源部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、
    　前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子をフォーミングするために、（１）前記第１電極を基準として前記第２電極に対して正の電位を持ち、前記第２の閾値電圧より大きい所定電圧以上の振幅、又は、前記第１電極を基準として前記第２電極に対して負の電位を持ち、前記第１の閾値電圧より大きい所定電圧以上の振幅を有し、かつ、（２）第１のパルス幅を有する第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、
    　前記パルス幅可変書込み用電圧パルス発生部による前記第１の電圧パルスの印加と前記フォーミング判定部による判断とは、前記フォーミング判定部で前記フォーミングが完了したと判断されるまで繰り返され、
    　前記繰り返しにおいて、前記パルス幅可変書込み用電圧パルス発生部は、直前に印加した第１の電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する
    　抵抗変化型不揮発性記憶装置。
  14. 　前記パルス幅可変書込み用電圧パルス発生部は、前記第１の電圧パルスとして、（１）前記第１電極を基準として前記第２電極に対して正の電位を持つ前記所定電圧以上の振幅を有し、かつ、（２）前記第１のパルス幅を有する第１の正電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、
    　前記フォーミング判定部は、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判定することによって、前記第１の正電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子のフォーミングが完了したか否かを判断する
    　請求項１３に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記フォーミング判定部は、前記低抵抗化電圧パルスの電圧振幅以上の電圧振幅を有し、かつ、前記低抵抗化電圧パルスと同じ極性の第１の負電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記低抵抗状態にあるか否かを判断する
    　請求項１４に記載の抵抗変化型不揮発性記憶装置。
  16. 　前記第１の負電圧パルスのパルス幅は、前記低抵抗化電圧パルスのパルス幅とが同一である
    　請求項１５に記載の抵抗変化型不揮発性記憶装置。
  17. 　前記第１電極と前記第２電極とは異なる材料から成り、
    　前記第２電極は、イリジウム、又は、イリジウムと白金の合金から成る
    　請求項１３乃至請求項１６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  18. 　前記第１の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、
    　前記第２の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される組成を有する層である
    　請求項１３乃至請求項１７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  19. 　前記第１の遷移金属酸化物層を構成する遷移金属と、前記第２の遷移金属酸化物層を構成する遷移金属とは異なる
    　請求項１３乃至請求項１７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  20. 　前記初期状態における抵抗変化型不揮発性記憶素子は、前記高抵抗状態における抵抗変化型不揮発性記憶素子の抵抗値よりも高い初期抵抗値を有し、
    　前記初期抵抗値は、１ＭΩより大きい
    　請求項１３乃至請求項１９のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  21. 　前記スイッチ素子は、前記抵抗変化型不揮発性記憶素子の第１電極を基準として第２電極に対して正の電位をもつ電圧パルスが抵抗変化型不揮発性記憶素子に印加されるときにおける電流駆動能力が、前記抵抗変化型不揮発性記憶素子の第１電極を基準として第２電極に対して負の電位をもつ電圧パルスが抵抗変化型不揮発性記憶素子に印加されるときにおける電流駆動能力よりも大きい
    　請求項１３乃至請求項２０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  22. 　前記スイッチ素子は、ＭＯＳトランジスタである
    　請求項１３乃至請求項２１のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  23. 　前記スイッチ素子は、双方向ダイオードである
    　請求項１３乃至請求項２１のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  24. 　前記選択部は、前記メモリセルアレイに含まれる全てのメモリセルを順に選択し、
    　前記パルス幅可変書込み用電圧パルス発生部は、前記選択部で選択された全てのメモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対して前記第１の電圧パルスを印加した後、前記選択部で選択された全てのメモリセルのうち、前記フォーミング判定部によってフォーミングが完了していないと判断された抵抗変化型不揮発性記憶素子を含むメモリセルに対して、前記新たな第１の電圧パルスを印加する
    　請求項１３乃至請求項２３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  25. 　スイッチ素子と直列に接続されてメモリセルを構成する抵抗変化型不揮発性記憶素子であって、
    　前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、
    　前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも低い酸素不足度をもつ第２の遷移金属酸化物層とを含み、
    　前記抵抗変化型不揮発性記憶素子は、
    　前記第２電極を基準として前記第１電極に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、
    　印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態とはなっていない製造後の初期状態と、
    　前記初期状態における非線形の電流・電圧特性と、
    　前記初期状態において所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、前記抵抗変化型不揮発性記憶素子に流れる電流が増加すると、指数関数的に当該フォーミング時間が減少する特性と、
    　前記フォーミングにおいては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性とを有する
    　抵抗変化型不揮発性記憶素子。
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