JP2018147532A - 半導体記憶装置及び情報処理装置 - Google Patents

Abstract

【課題】記憶素子から正常に値を読み出せるようにして、大容量化を実現することが可能な半導体記憶装置を提供する。【解決手段】メモリ素子と、前記メモリ素子に保持された値を判別するためのリファレンス電位を生成するための第１の抵抗状態を有する参照素子と、前記リファレンス電位を生成するための前記第１の抵抗状態の抵抗値より高い第２の抵抗状態を有する参照素子と、を備え、前記リファレンス電位を生成する際には、前記第１の抵抗状態を有する参照素子の数の方を多くするよう構成を有する、半導体記憶装置が提供される。【選択図】図１

Description

本開示は、半導体記憶装置及び情報処理装置に関する。

抵抗変化型半導体記憶装置は、少なくとも２値の情報を電気的抵抗値に基づき保存する少なくとも１つの抵抗変化型記憶素子で構成される記憶素子を備えている。そして抵抗変化型半導体記憶装置は、選択された記憶素子に電流を流し、記憶素子の電気的抵抗に掛かる電圧値をセンスアンプで検知することで、記憶素子に保存された論理値を読み取る。また抵抗変化型半導体記憶装置の記憶素子は、閾値以上の電圧が印加されると、印加された電圧の方向に応じて高抵抗または低抵抗に変化する特徴を有している。従って抵抗変化型半導体記憶装置には、この閾値電圧以内での読み出しが要求される。記憶素子の抵抗値を判別するために２値の抵抗値の中間の値を用意する必要があり、例えば高低２つの記憶素子を並列に並べて平均値を取る半導体記憶装置が開示されている（特許文献１〜３等）。

特開２００８−８４５１７号公報 特開２００９−２３８３２７号公報 特開２０１３−４１５１号公報

しかし、２値の抵抗値の単純平均の値は、それぞれの抵抗値ばらつきを考慮すると中央の値にならず、記憶素子から正常に値を読み出せない場合があり、大容量化の阻害要因となる。

そこで、本開示では、記憶素子から正常に値を読み出せるようにして、大容量化を実現することが可能な、新規かつ改良された半導体記憶装置及び情報処理装置を提案する。

本開示によれば、メモリ素子と、前記メモリ素子に保持された値を判別するためのリファレンス電位を生成するための第１の抵抗状態を有する参照素子と、前記リファレンス電位を生成するための前記第１の抵抗状態の抵抗値より高い第２の抵抗状態を有する参照素子と、を備え、前記リファレンス電位を生成する際には、前記第１の抵抗状態を有する参照素子の数の方を多くするよう構成を有する、半導体記憶装置が提供される。

また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。

以上説明したように本開示によれば、記憶素子から正常に値を読み出せるようにして、大容量化を実現することが可能な、新規かつ改良された半導体記憶装置及び情報処理装置を提供することが出来る。

なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

高低２つの記憶素子の抵抗値ばらつきの一例を示す説明図である。 一般的な定電流源の回路構成例を示す説明図である。 ドレインソース間電圧とドレイン電流との関係を示す説明図である。 本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。 同実施の形態に係る半導体記憶装置の具体的な回路構成例を示す説明図である。 リファレンス用の記憶素子の組み合わせの別の例を示す説明図である。 図５に示した半導体記憶装置１の回路構成例を示す説明図である。 データ記憶用の記憶素子の構成例を示す説明図である。 データ記憶用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 リファレンス用の記憶素子の構成例を示す説明図である。 同実施形態に係る半導体記憶装置１の回路構成例を示す説明図である。 同実施形態に係る半導体記憶装置１の回路構成例を示す説明図である。 同実施形態に係る半導体記憶装置１の回路構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１を備えたシステムの構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１を備えたシステムの構成例を示す説明図である。 同開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．概要
１．２．構成例
２．応用例
３．まとめ

＜１．本開示の実施の形態＞
［１．１．概要］
本開示の実施の形態について説明する前に、本開示の実施の形態の概要について説明する。

上述したように、抵抗変化型半導体記憶装置は、少なくとも２値の情報を電気的抵抗値に基づき保存する少なくとも１つの抵抗変化型記憶素子で構成される記憶素子を備えている。そして抵抗変化型半導体記憶装置は、選択された記憶素子に電流を流し、記憶素子の電気的抵抗に掛かる電圧値をセンスアンプで検知することで、記憶素子に保存された論理値を読み取る。また抵抗変化型半導体記憶装置の記憶素子は、閾値以上の電圧が印加されると、印加された電圧の方向に応じて高抵抗または低抵抗に変化する特徴を有している。従って抵抗変化型半導体記憶装置には、この閾値電圧以内での読み出しが要求される。

記憶素子の抵抗値を判別するために２値の抵抗値の中間の値を用意する必要があるが、中間の値を有するリファレンス用の抵抗素子を設けるとすると、記憶用の抵抗素子とリファレンス用の抵抗素子とを作り分ける必要があり、製造コストが増大してしまう。そこで、記憶素子の抵抗値を判別するために、例えば高低２つの記憶素子を並列に並べて平均値を取ることで、２値の抵抗値の中間の値とする半導体記憶装置が開示されている。

ところが、高低２つの記憶素子による単純平均の値は、それぞれの抵抗値ばらつきを考慮すると正しく中央の値にならないことがある。高低２つの記憶素子による単純平均の値が中央の値にならないことで、記憶素子の抵抗値を正しく読み出せない確率が上がり、大容量化を阻害する要因となる。

そこで本件開示者は、上述した点に鑑み、半導体記憶装置の記憶素子から正常に値を読み出せるようにして、大容量化を実現することが可能な技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、半導体記憶装置の記憶素子から正常に値を読み出せるようにして、大容量化を実現することが可能な技術を考案するに至った。

図１は、高低２つの記憶素子の抵抗値ばらつきの一例を示す説明図である。抵抗変化型記憶素子は、２値の抵抗のうち、高い側をＲＨ、低い側をＲＬとする。図１には、そのＲＨとＲＬの分布の一例が示されている。ＲＬとＲＨとの間には、ＲＨ＝ＲＬ×（１＋α）で示されるような、抵抗比αに基づいた関係がある。ＲＬとＲＨとを分離するための基準値ＲＡを求める方法として、ＲＬとＲＨの相加平均を取る方法や、調和平均を取る方法がある。ＲＬが正規分布でばらつくとすると、その１σあたりのばらつきは、ＲＨにとっては（１＋α）倍されたばらつきとなり、結果的にＲＨのばらつきはＲＬのばらつきより広くなる。すなわち、相加平均よりも調和平均を取る方が、記憶素子の抵抗値の判別性が良いとされる。

しかし、実際にはこの抵抗比αもばらつきがある。よって、ＲＨの分布の裾が広くなり、単純な調和平均よりも低い抵抗値が必要となる。また、一般的に、抵抗変化型記憶素子の抵抗状態を判別するために電流注入型増幅器が記憶素子に接続される。図２は一般的な定電流源の回路構成例を示す説明図であり、図３は、ドレインソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係を示す説明図である。構成要素である定電流源は、ドレインソース間電圧Ｖｄｓの変化に対しドレイン電流Ｉｄの変化が少なくなるように設定される。従って、αの値が大きな記憶素子のＲＨ側を電流注入型増幅器に接続すると、Ｖｄｓが相対的に小さくなり、ＲＨ側のドレイン電流Ｉｄの値が、ＲＬ側のドレイン電流Ｉｄに対して小さくなる。これにより、電流注入型増幅器の出力電圧が、定電流印加時の期待値より低くなってしまう。従って、実際の電流注入型増幅器の出力として、ＲＬの接続時とＲＨの接続時との中間の出力レベルを得るには、調和平均よりも低い抵抗となることが求められる。

そこで、本開示の実施の形態に係る半導体記憶装置は、リファレンス用の記憶素子を複数設けてリファレンス電位を生成する際に、ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような組み合わせで具備する。ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような組み合わせによってリファレンス電位を生成することで、本開示の実施の形態に係る半導体記憶装置は、リファレンス電位を最適化でき、記憶素子の抵抗値を正しく読み出すことが可能となる。

［１．２．構成例］
図４は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図４を用いて本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。

図４に示したように、本開示の実施の形態に係る半導体記憶装置１は、電流注入型増幅器１０ａ、１０ｂと、抵抗変化型記憶素子２１ａと、リファレンス抵抗としての抵抗変化型記憶素子２１ｂと、センスアンプ１００と、を含んで構成される。

電流注入型増幅器１０ａは、抵抗変化型記憶素子２１ａからデータを読み出す際に抵抗変化型記憶素子２１ａに電流を注入して、抵抗変化型記憶素子２１ａからの出力を増幅してセンスアンプ１００に出力する。電流注入型増幅器１０ａは、抵抗変化型記憶素子２１ａの抵抗の状態がＲＨの場合は高レベルの、ＲＬの場合は低レベルの出力をセンスアンプ１００へ出力する。

電流注入型増幅器１０ｂは、抵抗変化型記憶素子２１ａからデータを読み出す際に抵抗変化型記憶素子２１ｂに電流を注入して、抵抗変化型記憶素子２１ｂからの出力を増幅してセンスアンプ１００に出力する。すなわち、抵抗変化型記憶素子２１ｂからの出力は、記憶素子２０ａからのデータの読み出しに用いられる。電流注入型増幅器１０ａ、１０ｂの構成は後述するが、定電流源と、電圧クランプ用のトランジスタと、で構成される。

抵抗変化型記憶素子２１ａは、少なくとも２値の情報を電気的抵抗値に基づき保存する、少なくとも１つの抵抗変化型記憶素子を含んで構成される。抵抗変化型記憶素子２１ａは、データ記憶用の記憶素子であり、抵抗変化型記憶素子２１ｂは、リファレンス用の電位を生成するためのものであり、本実施形態では、高抵抗の記憶素子と低抵抗の記憶素子との組み合わせによって抵抗変化型記憶素子２１ｂが形成される。低抵抗の記憶素子とは、論理値「０」が書き込まれた記憶素子であり、高抵抗の記憶素子とは、論理値「１」が書き込まれた記憶素子である。

センスアンプ１００は、抵抗変化型記憶素子２１ａからの出力と、抵抗変化型記憶素子２１ｂからの出力と、を比較して、比較結果を増幅して出力する。センスアンプ１００は、図示しないメモリコントローラからの活性化制御信号によって活性化される。

以上、図４を用いて本開示の実施の形態に係る半導体記憶装置の機能構成例について説明した。続いて、本開示の実施の形態に係る半導体記憶装置の具体的な回路構成例を説明する。図５は、本開示の実施の形態に係る半導体記憶装置の具体的な回路構成例を示す説明図である。以下、図５を用いて本開示の実施の形態に係る半導体記憶装置の具体的な回路構成例について説明する。

図５に示した半導体記憶装置１は、読み出し回路２と、リファレンス生成回路３と、メモリセルアレイ４と、リファレンスセルアレイ５と、を含んで構成される。

読み出し回路２は、電流注入型増幅器１０ａと、センスアンプ１００と、を含んで構成される。電流注入型増幅器１０ａは、定電流源１１ａと、電圧クランプ用トランジスタ１２ａと、を含んで構成される。電圧クランプ用トランジスタ１２ａは、抵抗変化型記憶素子２１ａに掛かる電圧を制限するよう、所定の参照電圧Ｖｒｅｆにより制御される。なお、読み出し回路２は複数設けられ得る。

リファレンス生成回路３は、複数の電流注入型増幅器１０ｂを含んで構成される。電流注入型増幅器１０ｂは、定電流源１１ｂと、電圧クランプ用トランジスタ１２ｂと、を含んで構成される。電圧クランプ用トランジスタ１２ｂは、リファレンス用の抵抗変化型記憶素子２１ｂ、２１ｃに掛かる電圧を制限するよう、所定の参照電圧Ｖｒｅｆにより制御される。

メモリセルアレイ４は、マトリクス状に配置された抵抗変化型記憶素子２１ａを備える。図５では、説明の便宜上、メモリセルアレイ４に抵抗変化型記憶素子２１ａが１つだけ設けられている状態が示されている。

リファレンスセルアレイ５は、マトリクス状に配置されたリファレンス用の抵抗変化型記憶素子２１ｂ、２１ｃを備える。本実施形態では、低抵抗の状態にあるものを抵抗変化型記憶素子２１ｂとし、高抵抗の状態にあるものを抵抗変化型記憶素子２１ｃとしている。なお、抵抗の状態はそれぞれの記憶素子への書き込みの結果によって変化しうるものであり、リファレンスセルアレイ５に設けられる各記憶素子は特定の抵抗の状態に固定されるとは限らない。リファレンスセルアレイ５に設けられる各記憶素子へデータを書き込むための構成については後述する。

そして本実施形態に係る半導体記憶装置１は、上述したように、リファレンス用の記憶素子を複数設けてリファレンス電位を生成する際に、ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような組み合わせで具備する。図５には、２つの抵抗変化型記憶素子２１ｂと、１つの抵抗変化型記憶素子２１ｃとでリファレンス電位を生成する。このようにリファレンス電位を生成する際に、ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような組み合わせで具備することで、本開示の実施の形態に係る半導体記憶装置１は、リファレンス電位を最適化でき、記憶素子の抵抗値を正しく読み出すことが可能となる。

リファレンス用の抵抗変化型記憶素子２１ｂ、２１ｃの組み合わせは、図５に示したものに限定されない。図６は、本実施形態に係る半導体記憶装置１におけるリファレンス用の抵抗変化型記憶素子２１ｂ、２１ｃの組み合わせの別の例を示す説明図である。半導体記憶装置１は、例えば図６に示したように、１列あたりＲＬの状態である抵抗変化型記憶素子２１ｂを２つ、ＲＨの状態である抵抗変化型記憶素子２１ｃを１つ具備した組を並列に並べることで、ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような構成を有していても良い。

図７は、図５に示した半導体記憶装置１の回路構成例を示す説明図であり、各記憶素子に選択トランジスタが設けられた場合の半導体記憶装置１の回路構成例を示したものである。図７に示したように、抵抗変化型記憶素子２１ａと、抵抗変化型記憶素子２１ａに直列に接続される選択トランジスタ２２ａとで記憶素子２０ａを構成し、抵抗変化型記憶素子２１ｂと、抵抗変化型記憶素子２１ｂに直列に接続される選択トランジスタ２２ｂとで記憶素子２０ｂを構成し、抵抗変化型記憶素子２１ｃと、抵抗変化型記憶素子２１ｃに直列に接続される選択トランジスタ２２ｃとで記憶素子２０ｃを構成してもよい。選択トランジスタ２２ａ、２２ｂ、２２ｃは、それぞれ、ゲートに行選択線ＷＬが接続され、ソースにソース線ＳＬが接続され、ドレインに抵抗変化型記憶素子が接続されている。

図７に示した例では、リファレンスセルアレイ５は、１行につき、ＲＬの状態である抵抗変化型記憶素子２１ｂを２つ、ＲＨの状態である抵抗変化型記憶素子２１ｃを１つ有している。すなわち、半導体記憶装置１は、ある行の行選択線ＷＬにハイレベルの電位が印加され、その行が選択されると、２つの抵抗変化型記憶素子２１ｂと、１つの抵抗変化型記憶素子２１ｃとを用いてリファレンス電位を生成することになる。

なお、リファレンスセルアレイ５は、抵抗変化型記憶素子２１ｂの数の方が多いという条件を満たす限り、行毎に異なる抵抗変化型記憶素子２１ｂと抵抗変化型記憶素子２１ｃとの組み合わせを有してもよい。例えば、リファレンスセルアレイ５は、ある行では４つの抵抗変化型記憶素子２１ｂと１つの抵抗変化型記憶素子２１ｃとを有し、別の行では３つの抵抗変化型記憶素子２１ｂと２つの抵抗変化型記憶素子２１ｃとを有していても良い。

データ記憶用の記憶素子２０ａは、様々な構成を採りうる。図８Ａ、８Ｂはデータ記憶用の記憶素子２０ａの構成例を示す説明図である。図８Ａに示したように、ソース線ＳＬと選択トランジスタ２２ａとの間に抵抗変化型記憶素子２１ａが設けられていても良く、また図８Ｂに示したように、ソース線ＳＬと行選択線ＷＬとの間に抵抗変化型記憶素子２１ａだけが設けられていても良い。

リファレンス用の記憶素子２０ｂ、２０ｃは、様々な構成を採りうる。図９Ａ〜９Ｆは、リファレンス用の記憶素子２０ｂ、２０ｃの構成例を示す説明図である。リファレンス用の記憶素子２０ｂ、２０ｃは、抵抗変化型記憶素子２１ｂの数の方が多いという条件を満たす限り、図９Ａ〜９Ｆの中のいずれかの構成であってもよく、これらの他にも様々な構成を採りうる。

図９Ａ〜９Ｃは、３つの抵抗変化型記憶素子を直列に接続したものを３つ並列に並べることでリファレンス電位を生成する場合の構成例である。直列に接続された抵抗変化型記憶素子は、１つが高抵抗、２つが低抵抗である。従って、全体として３つの高抵抗状態の抵抗変化型記憶素子と、６つの低抵抗状態の抵抗変化型記憶素子とでリファレンス電位を生成する。図９Ａ〜９Ｃの違いは、選択トランジスタの位置、または選択トランジスタの有無である。

図９Ｄ〜９Ｆは、３つの抵抗変化型記憶素子を並列に接続したものを３つ直列に接続することでリファレンス電位を生成する場合の構成例である。直列に接続された抵抗変化型記憶素子は、１つが高抵抗、２つが低抵抗である。従って、全体として３つの高抵抗状態の抵抗変化型記憶素子と、６つの低抵抗状態の抵抗変化型記憶素子とでリファレンス電位を生成する。図９Ｄ〜９Ｆの違いは、選択トランジスタの位置、または選択トランジスタの有無である。

本実施形態に係る半導体記憶装置１のリファレンス用の記憶素子２０ｂ、２０ｃは、データ用の記憶素子２０ａと同一のアレイ上に形成されていても良い。図１０は、本実施形態に係る半導体記憶装置１の回路構成例を示す説明図であり、リファレンス用の記憶素子２０ｂ、２０ｃが、データ用の記憶素子２０ａと同一のアレイ上に形成されている場合の回路構成例である。このようにリファレンス用の記憶素子２０ｂ、２０ｃが、データ用の記憶素子２０ａと同一のアレイ上に形成されていることで、半導体記憶装置１の製造プロセスが簡略化できる。

抵抗変化型記憶素子はデバイスの組成で決まる閾値を超えた電圧を印加した方向によって、抵抗の状態をＲＨとＲＬとに切り替えることができる。従って、本実施形態に係る半導体記憶装置１も、リファレンス用の抵抗変化型記憶素子の抵抗の状態を、値を書き込むことによって、すなわち電圧の印加によって変化させる構成を有していてもよい。

図１１は、本実施形態に係る半導体記憶装置１の回路構成例を示す説明図である。図１０に示したのは、リファレンス用の抵抗変化型記憶素子に対して値を書き込むための構成を図７に示した半導体記憶装置１に追加した場合の、半導体記憶装置１の回路構成例である。図１１には、リファレンス用の抵抗変化型記憶素子にデータを書き込むための書き込み回路６０が示されている。書き込み回路６０は、ソース線ＳＬとビット線ＢＬとに与えられた所定の電位をリファレンス用の抵抗変化型記憶素子に印加するための回路である。また図１１には、書き込み回路６０によってリファレンス用の抵抗変化型記憶素子にデータを書き込む際に、電流注入型増幅器１０ｂから記憶素子を切り離すためのスイッチ７０も示されている。

書き込み回路６０は、少なくとも３つの状態となるよう制御される。読み出し時にはビット線ＢＬをグランドに固定する状態（ソース線側はハイインピーダンスに制御する）、書き込み時にソース線側に所定の書き込み電圧を印加し、ビット線はグランド状態とする状態、書き込み時にビット線側に所定の書き込み電圧を印加し、ソース線はグランド状態とする状態、の３つである。書き込み時に、どちらの状態が１の値となるかは、抵抗変化型記憶素子の組成により決まる。

本実施形態に係る半導体記憶装置１は、リファレンス用の抵抗変化型記憶素子に書き込む値を保持するためのレジスタをさらに備えていても良い。図１２は、本実施形態に係る半導体記憶装置１の回路構成例を示す説明図である。図１２に示したのは、リファレンス用の抵抗変化型記憶素子に対して値を書き込むためのレジスタ８０をさらに備えた場合の半導体記憶装置１の構成例である。

レジスタ８０は、それぞれ、論理値が０または１の状態を保持するように設定されている。リファレンス用の抵抗変化型記憶素子に値を書き込む際には、レジスタ８０に保持されている値が、書き込み回路６０によってリファレンス用の抵抗変化型記憶素子に書き込まれる。なお、レジスタ８０に保持される値は、半導体記憶装置１の外部から設定が出来るようになっていてもよい。

＜２．応用例＞
本開示の実施の形態に係る半導体記憶装置１は、１つまたは複数が、半導体記憶装置１を制御する制御回路と同じ半導体装置に組み込まれても良く、半導体記憶装置１を制御する制御回路と異なる半導体装置に組み込まれても良い。図１３、１４は、本開示の実施の形態に係る半導体記憶装置１を備えたシステムの構成例を示す説明図である。

図１３に示した例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０と接続されている例である。信号処理回路２１１は、半導体記憶装置１に対してデータの読み書きのための信号を生成する回路である。

また図１４に示した例は、半導体記憶装置１が、信号処理回路２１１を備える半導体装置２１０の内部に設けられている例である。

そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。

図１５は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１５に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。

アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。

表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。

センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。

プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。

無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。

このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、データ読出し時の信頼性を向上させることが可能となる。

＜３．まとめ＞
以上説明したように本開示の実施の形態によれば、ＲＬの記憶素子の数を、ＲＨの記憶素子の数より多くなるような組み合わせによってリファレンス電位を生成することで、リファレンス電位を最適化でき、記憶素子の抵抗値を正しく読み出すことが可能となる半導体記憶装置が提供される。

本開示の実施の形態に係る半導体記憶装置１は、抵抗変化型の半導体記憶装置、例えばスピンラム（Ｓｐｉｎ−ＲＡＭ）であり得る。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

なお、以下のような構成も本開示の技術的範囲に属する。
（１）
メモリ素子と、
前記メモリ素子に保持された値を判別するためのリファレンス電位を生成するための第１の抵抗状態を有する参照素子と、
前記リファレンス電位を生成するための前記第１の抵抗状態の抵抗値より高い第２の抵抗状態を有する参照素子と、
を備え、
前記リファレンス電位を生成する際には、前記第１の抵抗状態を有する参照素子の数の方を多くするよう構成を有する、半導体記憶装置。
（２）
前記参照素子への値の書き込みを行う書き込み回路をさらに備える、前記（１）に記載の半導体記憶装置。
（３）
前記参照素子へ電流を供給して該メモリ素子からの出力を増幅する電流注入型増幅器と、
前記書き込み回路が前記参照素子へ値を書き込む際に前記電流注入型増幅器と前記参照素子とを切り離すスイッチと、
をさらに備える、前記（２）に記載の半導体記憶装置。
（４）
前記書き込み回路は、前記参照素子に前記第１の抵抗状態または前記第２の抵抗状態ととるための値を書き込む、前記（２）または（３）に記載の半導体記憶装置。
（５）
前記書き込み回路は、前記参照素子に前記第１の抵抗状態または前記第２の抵抗状態ととるための値を保持するレジスタを備える、前記（４）に記載の半導体記憶装置。
（６）
前記参照素子は抵抗変化型のメモリ素子である、前記（１）〜（５）のいずれかに記載の半導体記憶装置。
（７）
前記参照素子は磁気抵抗変化型のメモリ素子である、前記（１）〜（６）のいずれかに記載の半導体記憶装置。
（８）
前記（１）〜（７）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。

１ ：半導体記憶装置
２ ：読み出し回路
３ ：リファレンス生成回路
４ ：メモリセルアレイ
５ ：リファレンスセルアレイ
１０ａ ：電流注入型増幅器
１０ｂ ：電流注入型増幅器
１１ａ ：定電流源
１１ｂ ：定電流源
１２ａ ：電圧クランプ用トランジスタ
１２ｂ ：電圧クランプ用トランジスタ
２０ａ ：記憶素子
２０ｂ ：記憶素子
２０ｃ ：記憶素子
２１ａ ：抵抗変化型記憶素子
２１ｂ ：抵抗変化型記憶素子
２１ｃ ：抵抗変化型記憶素子
２２ａ ：選択トランジスタ
２２ｂ ：選択トランジスタ
２２ｃ ：選択トランジスタ
６０ ：書き込み回路
７０ ：スイッチ
８０ ：レジスタ
１００ ：センスアンプ
１０００ ：電子デバイス
ＢＬ ：ビット線
ＳＬ ：ソース線
ＷＬ ：行選択線

Claims (8)

1. メモリ素子と、
   前記メモリ素子に保持された値を判別するためのリファレンス電位を生成するための第１の抵抗状態を有する参照素子と、
   前記リファレンス電位を生成するための前記第１の抵抗状態の抵抗値より高い第２の抵抗状態を有する参照素子と、
   を備え、
   前記リファレンス電位を生成する際には、前記第１の抵抗状態を有する参照素子の数の方を多くするよう構成を有する、半導体記憶装置。
2. 前記参照素子への値の書き込みを行う書き込み回路をさらに備える、請求項１に記載の半導体記憶装置。
3. 前記参照素子へ電流を供給して該メモリ素子からの出力を増幅する電流注入型増幅器と、
   前記書き込み回路が前記参照素子へ値を書き込む際に前記電流注入型増幅器と前記参照素子とを切り離すスイッチと、
   をさらに備える、請求項２に記載の半導体記憶装置。
4. 前記書き込み回路は、前記参照素子に前記第１の抵抗状態または前記第２の抵抗状態ととるための値を書き込む、請求項２に記載の半導体記憶装置。
5. 前記書き込み回路は、前記参照素子に前記第１の抵抗状態または前記第２の抵抗状態ととるための値を保持するレジスタを備える、請求項４に記載の半導体記憶装置。
6. 前記参照素子は抵抗変化型のメモリ素子である、請求項１に記載の半導体記憶装置。
7. 前記参照素子は磁気抵抗変化型のメモリ素子である、請求項１に記載の半導体記憶装置。
8. 請求項１に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
   

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