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WO2014196142A1 - 抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶装置 Download PDF

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WO2014196142A1
WO2014196142A1 PCT/JP2014/002715 JP2014002715W WO2014196142A1 WO 2014196142 A1 WO2014196142 A1 WO 2014196142A1 JP 2014002715 W JP2014002715 W JP 2014002715W WO 2014196142 A1 WO2014196142 A1 WO 2014196142A1
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WO
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memory cell
electrode
resistance
layer
voltage
Prior art date
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PCT/JP2014/002715
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English (en)
French (fr)
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裕平 吉本
一彦 島川
賢 河合
亮太郎 東
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Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
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Publication date
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Definitions

  • This disclosure relates to reading of a variable resistance nonvolatile memory device that includes a variable resistance nonvolatile memory element whose resistance value changes according to an applied electrical signal as a memory cell.
  • nonvolatile memory device having a memory cell formed using a variable resistance nonvolatile memory element (hereinafter also simply referred to as “resistance variable element”).
  • resistance variable element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a so-called 1T1R type in which a MOS transistor and a resistance change element are connected in series at a position near the intersection of a bit line and a word line arranged orthogonal to each other
  • a nonvolatile memory device in which memory cells are arranged in a matrix is generally known.
  • one end of the two-terminal resistance change element is connected to the bit line or the source line, and the other end is connected to the drain or source of the transistor.
  • the gate of the transistor is connected to the word line.
  • the other end of the transistor is connected to a source line or a bit line to which one end of the variable resistance element is not connected.
  • the source line is arranged in parallel with the bit line or the word line.
  • each memory cell is configured by being sandwiched between the bit line and the word line at the position of the intersection of the bit line and the word line arranged orthogonally, There is also a so-called cross point structure.
  • Such a cross-point type can stack memory cell arrays in the vertical direction, and can realize a large capacity.
  • Japanese Patent Application Laid-Open No. 2004-151867 discloses that in the read operation, a read disturb is performed in order to suppress the influence of the read disturb in which the resistance value of the variable resistance element changes depending on the read voltage.
  • a non-volatile memory semiconductor memory device that applies a read voltage in a direction in which the influence of the change is relatively small is disclosed.
  • This disclosure provides a variable resistance nonvolatile memory device that realizes a stable read operation in a variable resistance nonvolatile memory device.
  • a plurality of memory cells are arranged in a matrix, and each of the plurality of memory cells includes a first electrode, a second electrode, and the first electrode. Between the first electrode and the second electrode, and in contact with the first electrode and the second electrode, and based on electrical signals having different polarities provided between the first electrode and the second electrode
  • a memory cell array comprising: a resistance change element including a resistance change layer whose resistance value reversibly changes; and a selection element connected in series to the resistance change element; and an arbitrary one of the memory cell arrays
  • the Odd-numbered wiring layers and even-numbered wiring layers having a plurality of second wirings intersecting with the plurality of first wirings are alternately stacked, and a plurality of first wiring layers constitu
  • the memory cell is provided at each intersection between a wiring and a plurality of second wirings constituting the even wiring layer to form a multi-layer memory cell array, and the resistance change layer includes a first oxygen-deficient layer A first resistance change layer that is in contact with the first electrode, and the second metal oxide has a lower oxygen deficiency than the first resistance change layer.
  • the memory cell of the odd-numbered memory cell array and the memory cell of the even-numbered memory cell array which are configured by stacking the second resistance change layer in contact with the second electrode and constitute the multilayer memory cell array, Same for memory cells
  • the selection element, the first electrode, the first variable resistance layer, the second variable resistance layer, and the second electrode are arranged, and the read circuit configures the odd-numbered memory cell array.
  • a first sense amplifier for detecting a resistance state of the memory cell and a second sense amplifier for detecting a resistance state of a memory cell constituting the memory cell array of the even layer, wherein the first sense amplifier and the first sense amplifier
  • the sense amplifier of 2 selects the voltage at which the second electrode is positive with respect to the first electrode in the selected memory cell, regardless of which layer of the multilayer memory cell array is the selected memory cell. The reading is performed by applying to a memory cell.
  • variable resistance nonvolatile memory device it is possible to provide a variable resistance nonvolatile memory device capable of a stable read operation.
  • FIG. 3 is a current-voltage characteristic diagram in the direction of decreasing resistance of a 1T1R type memory cell. It is a current-voltage characteristic view in the direction of increasing resistance of the 1T1R type memory cell. It is a figure showing the state transition of the resistance change of a resistance change element. It is a figure which shows the resistance change mechanism of the filament of a resistance change element. It is a three-dimensional structure diagram of a single layer cross point type memory cell array. It is a three-dimensional structure diagram of a multilayer cross-point type memory cell array. 2 is a cross-sectional structure diagram and an equivalent circuit diagram of a memory cell.
  • FIG. 3 is a current-voltage characteristic diagram in the direction of decreasing resistance of a 1T1R type memory cell. It is a current-voltage characteristic view in the direction of increasing resistance of the 1T1R type memory cell. It is a figure showing the state transition of the resistance change of a resistance change element. It is a figure which shows the resistance change mechanism of the filament of a
  • FIG. 1 is a configuration diagram of a variable resistance nonvolatile memory device according to Embodiment 1.
  • FIG. 1 is a cross-sectional structure diagram of a two-layer cross-point type memory cell array according to Embodiment 1.
  • FIG. 3 is a timing chart of the odd-numbered layer sense amplifier according to the first embodiment. 3 is a timing chart of the even-numbered layer sense amplifier according to the first embodiment. 3 is a configuration diagram of a variable resistance nonvolatile memory device according to Embodiment 2.
  • FIG. 6 is a configuration diagram of a read circuit of a variable resistance nonvolatile memory device according to Embodiment 2.
  • FIG. FIG. 10 is a diagram illustrating a flowchart of the operation (during the manufacturing process) of the memory cell array according to the second embodiment.
  • FIG. 9 is a diagram illustrating a flowchart of an operation (during normal operation) of the memory cell array according to the second embodiment.
  • FIG. 10 is a circuit configuration diagram when reading a main body cell region and a redundant cell region according to the second embodiment.
  • FIG. 10 is a circuit configuration diagram when reading a redundant address information area according to the second embodiment.
  • 10 is a timing chart at the time of reading the main body cell region and the redundant cell region according to the second embodiment.
  • 10 is a timing chart at the time of reading a redundant address information area according to the second embodiment.
  • a plurality of memory cells are arranged in a matrix, and each of the plurality of memory cells includes a first electrode, a second electrode, and the first electrode. Between the first electrode and the second electrode, and in contact with the first electrode and the second electrode, and based on electrical signals having different polarities provided between the first electrode and the second electrode
  • a memory cell array comprising: a resistance change element including a resistance change layer whose resistance value reversibly changes; and a selection element connected in series to the resistance change element; and an arbitrary one of the memory cell arrays
  • the Odd-numbered wiring layers and even-numbered wiring layers having a plurality of second wirings intersecting with the plurality of first wirings are alternately stacked, and a plurality of first wiring layers constitu
  • the memory cell is provided at each intersection between a wiring and a plurality of second wirings constituting the even wiring layer to form a multi-layer memory cell array, and the resistance change layer includes a first oxygen-deficient layer A first resistance change layer that is in contact with the first electrode, and the second metal oxide has a lower oxygen deficiency than the first resistance change layer.
  • the memory cell of the odd-numbered memory cell array and the memory cell of the even-numbered memory cell array which are configured by stacking the second resistance change layer in contact with the second electrode and constitute the multilayer memory cell array, Same for memory cells
  • the selection element, the first electrode, the first variable resistance layer, the second variable resistance layer, and the second electrode are arranged, and the read circuit configures the odd-numbered memory cell array.
  • a first sense amplifier for detecting a resistance state of the memory cell and a second sense amplifier for detecting a resistance state of a memory cell constituting the memory cell array of the even layer, wherein the first sense amplifier and the first sense amplifier
  • the sense amplifier of 2 selects the voltage at which the second electrode is positive with respect to the first electrode in the selected memory cell, regardless of which layer of the multilayer memory cell array is the selected memory cell. The reading is performed by applying to the memory cell.
  • the memory cell array is a multi-layer cross-point type memory cell array
  • the resistance change caused by the characteristics of the resistance change element regardless of the memory layer in which the selected memory cell is located.
  • a stable operation can be realized by reading without increasing the resistance value of the element.
  • a writing circuit for performing writing which is an operation for setting the resistance state of the variable resistance element, to the selected memory cell, and writing of the high resistance state to the selected memory cell by the writing circuit is performed as described above.
  • the selected memory cell is a memory cell in any layer of the multi-layer memory cell array
  • the direction of the current flowing through the selected memory cell when the resistance of the selected memory cell is increased constitutes the selected memory cell.
  • High-resistance state writing may be performed on the selected memory cell so as to go from the second electrode to the first electrode.
  • the first sense amplifier is a charge-type sense amplifier circuit that detects a voltage that increases due to charging through the selected memory cell, and the second sense amplifier decreases due to discharge through the selected memory cell. It may be a discharge sense amplifier circuit that detects a voltage.
  • Each of the plurality of resistance change elements changes from a low resistance state to a high resistance state by applying a voltage higher than the positive voltage VH0 to the second electrode with respect to the first electrode.
  • a voltage higher than the positive voltage VL2 is applied to the first electrode with respect to the second electrode, the state changes from a high resistance state to a low resistance state, and a positive with reference to the second electrode
  • the resistance value is obtained by applying the voltage included in the voltage region to the first electrode with reference to the second electrode. It may be possible to have a resistance change characteristic that further increases.
  • the resistance value of the resistance change element does not increase due to the characteristics of the resistance change element in reading. Therefore, for example, it is possible to provide a variable resistance nonvolatile memory device capable of stable operation by eliminating the disadvantage that a voltage necessary for subsequent writing to the selected memory cell is insufficient due to an increase in resistance value.
  • the read circuit applies a voltage at which the second electrode is positive with respect to the first electrode to the selected memory cell in order to read data from the selected memory cell; and Applying a voltage at which the first electrode is positive with respect to the electrode to the selected memory cell may be switched according to the number of times of writing performed on the selected memory cell.
  • VL1 and lower than VL2 when a voltage higher than VL1 and lower than VL2 is applied to the first electrode with respect to the second electrode, where 0 ⁇ VL1 ⁇ VL2, the higher the applied voltage, the higher the resistance of the variable resistance element.
  • the resistance value is increased, and the read circuit is higher than VL1 when a positive voltage is applied to the first electrode with respect to the second electrode in order to read the selected memory cell, and You may apply the voltage below VL2.
  • VL1 and lower than VL3 when a voltage higher than VL1 and lower than VL3 is applied to the first electrode with respect to the second electrode, where 0 ⁇ VL1 ⁇ VL3 ⁇ VL2, the resistance change increases as the applied voltage increases.
  • the value of the current flowing through the element is reduced, and the read circuit applies a positive voltage to the first electrode with respect to the second electrode in order to read data from the selected memory cell.
  • a voltage higher than VL3 may be applied.
  • a plurality of memory cells are arranged in a matrix, and each of the plurality of memory cells includes a first electrode, a second electrode, and the first electrode.
  • An electrical signal provided between the first electrode and the second electrode so as to be in contact with the first electrode and the second electrode and having a polarity different between the first electrode and the second electrode
  • a memory cell array comprising: a resistance change element including a resistance change layer whose resistance value reversibly changes based on the resistance change element; and a selection element connected in series to the resistance change element.
  • a selection circuit for selecting any one of the memory cells as a selected memory cell, a write circuit for performing a write operation for setting a resistance state of the variable resistance element with respect to the selected memory cell, and the selected memory cell A read circuit for performing a read operation for reading the resistance state of the resistance change element, and in each memory cell of the memory cell array, the selection element includes a first terminal, a second terminal, and A control terminal for controlling conduction and non-conduction between the first terminal and the second terminal, and one of the first electrode and the second electrode of the variable resistance element and the selection Any one of the first terminal and the second terminal of the element is connected, and the other of the first electrode and the second electrode of the variable resistance element and the first terminal of the selection element and The other of the second terminals constitutes both ends of the memory cell, and the memory cell array is divided into a first memory region and a second memory region, and one end of the memory cell in the first memory region Second A first wiring commonly connected to one end of the memory cell in the memory area, and a second end of the memory cell in
  • the readout circuit includes a sense amplifier circuit that performs readout by applying a readout voltage, and the selection circuit reads out the memory cells in the first memory region.
  • the first wiring and the sense amplifier circuit are electrically connected when performing, and the second wiring and the sense amplifier circuit are electrically connected when reading from the memory cells in the second memory region. May be.
  • the first memory cell and the second memory cell according to the number of times of writing performed on the first memory cell and the number of times of writing performed on the second memory cell.
  • One of the memory cells in which writing is performed many times reading is performed without causing an increase in the resistance value of the resistance change element due to the characteristics of the resistance change element.
  • a number of times of the first memory cell and the second memory cell are increased.
  • the resistance value of the resistance change element is positively increased due to the characteristics of the resistance change element in reading, for example, as a resistance state determination margin due to an increase in resistance value. It is possible to provide a variable resistance nonvolatile memory device capable of expanding a reading window and performing stable operation.
  • variable resistance element a phenomenon newly found by the present inventors and a problem in the variable resistance nonvolatile device will be described.
  • the present inventors conducted experiments on a resistance change element using an oxygen-deficient Ta oxide (TaO x ) as a resistance change layer, and obtained some findings described below.
  • TaO x oxygen-deficient Ta oxide
  • FIG. 1 is a configuration diagram of a memory cell composed of a resistance change element used in an experiment.
  • the memory cell 17 is a 1T1R type memory cell configured by connecting the NMOS transistor 15 and the resistance change element 10 in series.
  • the NMOS transistor 15 is an example of a selection element.
  • the resistance change element 10 includes a first electrode 10d made of TaN (tantalum nitride), a low resistance first resistance change layer (TaO x ) 10c made of oxygen-deficient Ta oxide, and a high resistance second resistance change layer ( A variable resistance layer 11 in which TaO y and x ⁇ y) 10b are stacked and a second electrode 10a made of Ir (iridium) are stacked. Further, the resistance change element 10 includes a third terminal 13 that is a lead-out portion of the first electrode 10d and a second terminal 12 that is a lead-out portion from the second electrode 10a.
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • the NMOS transistor 15 which is a selection transistor includes a gate terminal 14, and the third terminal 13 of the resistance change element 10 and one of the source and drain of the NMOS transistor 15 are connected in series. The other drain or source not connected to the third terminal of the variable resistance element 10 is drawn out as the first terminal 16.
  • the memory cell 17 performs a forming process in which a predetermined voltage is applied to the first terminal 16, the second terminal 12, and the gate terminal 14 for a predetermined time after manufacture, so that the second resistance change layer 10 b has a second resistance.
  • a local region 18 having a higher oxygen deficiency than the change layer 10b is formed.
  • a conductive path also referred to as a filament
  • a reversible resistance change operation between the high resistance state and the low resistance state can be performed.
  • the resistance change element 10 has the standard electrode potential V2 of the second electrode 10a, the standard electrode potential V1 of the first electrode 10d, and the standard electrode potential Vt of tantalum, the relationship between the standard electrode potentials is Vt ⁇ V2. And it is comprised with the material which satisfies the relationship of V1 ⁇ V2.
  • the resistance change element 10 transitions to the low resistance state
  • the resistance change element 10 exhibits a so-called bipolar characteristic in which it transitions to a high resistance state.
  • the voltage applied in the low resistance writing for setting the resistance change element 10 in the low resistance state is represented as the LR voltage
  • the direction of the voltage is referred to as the LR direction
  • the resistance change element 10 is set in the high resistance state.
  • the voltage applied in the high resistance writing is represented as the HR voltage
  • the direction of the voltage is represented as the HR direction.
  • the direction here is synonymous with electrical polarity.
  • FIG. 2 shows a current-voltage characteristic (hereinafter referred to as IV) in which the current flowing from the first terminal 16 to the second terminal 12 when a voltage in the LR direction is applied to the memory cell 17 of FIG. Characteristic).
  • IV current-voltage characteristic
  • a gate voltage for turning on the NMOS transistor 15 is applied to the gate 14 of the NMOS transistor 15 with respect to the resistance change element 10 in the high resistance state, and gradually increases to the first terminal 16 with respect to the second terminal 12.
  • the operation of sequentially applying a positive voltage is repeated twice.
  • the trajectory (1) indicated by a thick line indicates the IV characteristics measured in the first operation
  • the trajectory (2) indicated by a thin line indicates the IV characteristics measured in the second operation.
  • the current when a voltage of VL1 or less is applied, the current exhibits a monotonically increasing characteristic (characteristic A). Further, when a voltage higher than VL1 and lower than VL2 is applied, the current once decreases and then increases (characteristic B). It shows a characteristic that the current increases discontinuously when a voltage higher than VL2 is applied (characteristic C). The characteristic C corresponds to the change in resistance from the high resistance state to the low resistance state.
  • FIG. 3 shows voltage characteristics (hereinafter referred to as IV characteristics) obtained by measuring the current flowing from the second terminal 12 to the first terminal 16 when a voltage in the HR direction is applied next time, following (2).
  • IV characteristics voltage characteristics obtained by measuring the current flowing from the second terminal 12 to the first terminal 16 when a voltage in the HR direction is applied next time, following (2).
  • the operation of applying a gate voltage for turning on the NMOS transistor 15 to the gate 14 of the NMOS transistor 15 and successively applying a positive voltage stepwise to the second terminal 12 with the first terminal 16 as a reference is repeated twice.
  • the trajectory (3) indicated by a thick line indicates the IV characteristics measured in the first operation
  • the trajectory (4) indicated by a thin line indicates the IV characteristics measured in the second operation.
  • the current shows a monotonically increasing characteristic when a voltage of VH0 or less is applied (characteristic E). It shows a characteristic that current decreases discontinuously when a voltage higher than VH0 is applied (characteristic F).
  • the characteristic F corresponds to the change in resistance from the low resistance state to the high resistance state. After that, it also shows a monotonically increasing characteristic (characteristic G).
  • the current almost monotonously increases in any region of the applied voltage, and shows a characteristic almost overlapping with the current of the characteristic G at a voltage higher than VH0 (characteristic H ).
  • FIGS. 2 and 3 are generally understood as the following resistance change phenomenon.
  • the characteristic C in which the current increases discontinuously is a low resistance operation point where the high resistance state changes from the low resistance state, and the characteristic F where the current decreases discontinuously changes from the low resistance state to the high resistance state. This is a high resistance operating point.
  • the characteristic D and characteristic E in which a relatively large amount of current flows are in the low resistance state, and the characteristic A, characteristic B, and characteristic H in which the current flowing less than the characteristic D and characteristic E are in the high resistance state. It corresponds.
  • the characteristics D and E corresponding to the low resistance state monotonically increase with respect to the voltage even when the voltage application direction is different, and the current amount with respect to the applied voltage shows almost the same symmetrical characteristics.
  • the present inventors have noticed the existence of the following resistance change phenomenon from FIG. 2 and FIG. 3 in addition to the conventional rough understanding described above.
  • the current with respect to the voltage VH when the voltage VH in the HR direction is applied to the resistance change element 10 in the high resistance state monotonously increases in any voltage region (characteristic H).
  • Characteristic A shows the resistance of the resistance change element when a voltage VL included in a specific voltage region (region higher than VL1 and less than VL2 in FIG. 2) is applied to the resistance change device in the high resistance state. This represents a resistance change phenomenon in which the value increases.
  • a characteristic B peculiar to the variable resistance element in the high resistance state is referred to as a negative resistance characteristic.
  • FIG. 4 schematically shows the state of the resistance state of the resistance change element 10 as a state transition diagram.
  • the resistance change element 10 in the low resistance state (the state of the characteristic D or the state of the characteristic E) having the resistance value LR has the resistance value HR by applying a voltage VH in the HR direction and a predetermined voltage VH0 or more. Transition to a high resistance state (state of characteristic A or state of characteristic H).
  • the resistance change element 10 in the high resistance state (the state of the characteristic A or the state of the characteristic H) having the resistance value HR applies the voltage VL in the LR direction and the predetermined voltage VL1 or higher to apply the resistance value HR. Further, the state transits to a high resistance state (state of characteristic B) having a high resistance value Rc.
  • VL1 the LR voltage included in the specific voltage region in the process of reducing the resistance of the resistance change element in the high resistance state.
  • FIG. 5 is a diagram for explaining an estimation mechanism representing the state of the filament 18 in FIG. 1 in correspondence with the state transition diagram described in FIG.
  • the resistance change phenomenon of the resistance change element 10 is an oxidation-reduction phenomenon that accompanies the movement of oxygen ions in the filament 18 formed in the second resistance change layer 10b. Specifically, in the high resistance state, the oxygen ions O ⁇ of the first resistance change layer 10c move to the vicinity of the interface of the second electrode 10a set at a higher potential than the first electrode 10d, so that the high oxidation portion 20a. It is considered that this corresponds to the increase in the resistance value of the filament 18.
  • the voltage of the first electrode 10d is set to a higher potential than that of the second electrode 10a, and oxygen ions O ⁇ move from the high oxidation portion 20a to the first resistance change layer 10c, and the resistance of the filament 18 It is thought to correspond to the decline in value.
  • the behavior having the intermediate state showing the negative resistance characteristic newly found as described above may have the following influence on the operation of the variable resistance nonvolatile memory device and its use.
  • the resistance value in the high resistance state, the resistance value can be further increased by applying the LR voltage in a voltage region higher than VL1 and lower than VL2.
  • the low resistance state no significant change in the direction of increasing resistance occurs (characteristic D in FIG. 2). Therefore, a memory cell set to a high resistance state and a memory cell set to a low resistance state by applying a voltage in the LR direction higher than VL1 and lower than VL2 after writing regardless of write data.
  • the readout window as a margin for determining the resistance state can be expanded, and more stable readout can be expected.
  • the voltage applied to the other electrode is suppressed to a low voltage of, for example, about 0.5 V with respect to one electrode of the variable resistance element in order to suppress read disturb as described above.
  • the memory cell current flowing through the memory cell is detected by a sense amplifier circuit, and it is determined whether it is a high resistance state or a low resistance state as logical data “1” or data “0”.
  • the read circuit when reading is performed on a memory cell in a high resistance state, the read circuit is applied.
  • the effective applied voltage to the variable resistance element varies, or the voltage VL1 at which the intermediate state occurs varies in the variable resistance element itself, and the voltage applied for reading is in the voltage region corresponding to the intermediate state. If it enters, it is conceivable that the resistance change element is further increased in resistance during reading.
  • Forming performed in the manufacturing process is performed by applying a predetermined forming voltage to the resistance change element in the ultrahigh resistance state after manufacturing to determine whether or not the conduction path 18 has been formed. Detection is performed by a readout circuit. Also in this case, when the read determination is performed with the voltage in the LR direction, there is a problem that the variable resistance element is fluctuated in the high resistance direction by the read itself and accurate forming determination cannot be performed.
  • variable resistance nonvolatile memory device when a large number of times of writing is required, when writing at a lower voltage is required, or when it is necessary to perform reading determination with a small memory cell current, a voltage in the HR direction is applied.
  • a suitable variable resistance nonvolatile memory device By performing the reading, a suitable variable resistance nonvolatile memory device can be realized without increasing the resistance value of the variable resistance element due to the negative resistance characteristic during the reading.
  • the negative resistance characteristic is considered to be a characteristic that a resistance change element that causes a resistance change based on an oxidation-reduction reaction in a filament generally has. It is done. Therefore, the present invention is not limited to the variable resistance element used in the experiments by the present inventors, and can be widely applied to variable resistance elements having the following configuration.
  • the variable resistance layer is interposed between the first electrode and the second electrode, and an electrical signal applied between the first electrode and the second electrode.
  • This is a layer that reversibly changes its resistance value.
  • it is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of the voltage applied between the first electrode and the second electrode.
  • the resistance change layer is configured by stacking at least two layers of a first resistance change layer connected to the first electrode and a second resistance change layer connected to the second electrode.
  • the first resistance change layer is made of an oxygen-deficient first metal oxide
  • the second resistance change layer is made of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide. It is configured.
  • a minute local region in which the degree of oxygen deficiency reversibly changes in accordance with the application of the electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • Oxygen deficiency is an oxide of a metal oxide that has a stoichiometric composition (if there are multiple stoichiometric compositions, the stoichiometric composition having the highest resistance value among them). This refers to the proportion of oxygen that is deficient with respect to the amount of oxygen that is produced.
  • a metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • the oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • the metal constituting the resistance change layer may be tantalum or a metal other than tantalum.
  • a metal constituting the variable resistance layer a transition metal or aluminum (Al) can be used.
  • As the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide layer is TaO x
  • x is 0.8 or more and 1.9 or less
  • the second metal oxide When the composition of the layer is TaO y and y is larger than the value of x, the resistance value of the variable resistance layer can be stably changed at high speed.
  • the thickness of the second metal oxide layer may be 1 nm or more and 8 nm or less.
  • the resistance value of the variable resistance layer can be stably changed at high speed.
  • the thickness of the second metal oxide layer may be 3 nm or more and 4 nm or less.
  • the thickness of the second metal oxide layer may be 1 nm or more and 5 nm or less.
  • the first metal constituting the first metal oxide to be the first resistance change layer and the second metal constituting the second metal oxide to be the second resistance change layer are different metals. It may be used.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal is used. May be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure is caused by a redox reaction in a small local region formed in the second metal oxide having a high resistance and a low resistance. It is considered that the resistance value changes when the filament (conductive path) in the region changes.
  • the second electrode connected to the second metal oxide layer having a lower oxygen deficiency constitutes the second metal oxide such as platinum (Pt), iridium (Ir), palladium (Pd), etc.
  • the standard electrode potential is made of a material higher than that of the material constituting the metal and the first electrode.
  • the first electrode connected to the first metal oxide layer having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al ), Tantalum nitride (TaN), titanium nitride (TiN), or the like, the standard electrode potential may be made of a material lower than that of the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the second electrode, the standard electrode potential Vr2 of the metal constituting the second metal oxide, the standard electrode potential Vr1 of the metal constituting the first metal oxide, the standard of the first electrode The relationship of Vr2 ⁇ V2 and V1 ⁇ V2 may be satisfied between the electrode potential V1. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • the first embodiment is a variable resistance nonvolatile memory device including a cross-point type memory cell array.
  • the cross-point type memory cell array is a memory cell array in which memory cells are arranged at intersections between word lines and bit lines. The configuration and operation of this nonvolatile memory device will be described below.
  • FIG. 6A is a diagram showing a three-dimensional structure of a single-layer cross-point type memory cell array.
  • the bit line 61 is arranged as the first wiring layer
  • the word line 60 is arranged as the second wiring layer on the upper layer so as to intersect the bit line 61.
  • a memory cell 62 is formed at each intersection position between the bit line 61 and the word line 60.
  • FIG. 6B is a diagram showing a three-dimensional structure of a multilayer cross-point type memory cell array.
  • a first layer bit line 63 is disposed as a first wiring layer
  • a first layer word line 66 is disposed as a second wiring layer on the upper layer so as to intersect the first layer bit line 63.
  • the second layer bit line 64 is disposed as a third wiring layer on the upper layer so as to intersect the first layer word line 66.
  • a second layer word line 67 is arranged as a fourth wiring layer on the upper layer so as to intersect the second layer bit line 64.
  • a third layer bit line 65 is disposed as a fifth wiring layer on the upper layer so as to intersect the second layer word line 67.
  • a memory cell 62 is formed at each intersection of the word line and the bit line.
  • the cross-point type memory cell array has a feature that it can be multi-layered and can increase the degree of integration.
  • the first wiring layer, the third wiring layer, and the fifth wiring layer are examples of odd-numbered wiring layers
  • the second wiring layer and the fourth wiring layer are examples of even-numbered wiring layers.
  • a bit line is an example of the first wiring
  • a word line is an example of the second wiring.
  • FIG. 7 shows a cross-sectional configuration diagram of the memory cell 62 used in the cross-point type memory cell array.
  • the memory cell 62 has a resistance change element 10 and a current control element 70, and the so-called 1D1R type in which the current control element 70 is connected in series on the first electrode (here, lower electrode) 10d side of the resistance change element 10. It becomes the composition of.
  • the current control element 70 is an example of a selection element.
  • resistance change element 10 is the same as the resistance change element 10 described in FIG. 1, description thereof is omitted here.
  • the current control element 70 is a diode element having nonlinear current-voltage characteristics in both positive and negative directions of the applied voltage.
  • the current control element 70 has a structure in which a current control layer 70b made of nitrogen-deficient silicon nitride (SiNx) is sandwiched between a lower electrode 70c and an upper electrode 70a made of tantalum nitride (TaN) or the like. ing.
  • the bidirectionally non-linear current-voltage characteristic indicates that the current control element 70 is in a high resistance (off) state in a predetermined voltage range, and has a low resistance (on) in a region where the voltage is higher and lower than the predetermined voltage range. ) Indicates the state. That is, the current control element 70 exhibits a high resistance (off) state when the absolute value of the applied voltage is equal to or less than a predetermined value, and the current control element 70 exhibits a low resistance (on) state when greater than the predetermined value.
  • the memory cell 62 is represented by the equivalent circuit shown in FIG.
  • FIG. 8 is a configuration diagram of the variable resistance nonvolatile memory device according to the first embodiment.
  • the memory cell array of the variable resistance nonvolatile memory device 89 according to the first embodiment includes cross-point type memory cells.
  • the variable resistance nonvolatile memory device 89 has a local bit line BL and a global bit line GBL wired in the X direction, a word line WL wired in the Y direction, and a memory at the intersection of the local bit line BL and the word line WL.
  • a memory cell array 80 having a configuration in which the cells 62 are arranged is provided. In order to select a predetermined memory cell from the plurality of memory cells 62, one of the plurality of global bit lines GBL is selected.
  • a local bit line / layer selection circuit 80c for selecting one local bit line from the plurality of local bit lines is provided.
  • a write circuit 83 for writing data and a read circuit 84 for detecting the amount of current flowing through the selected memory cell and determining the high resistance state and the low resistance state are provided.
  • the operation of the memory cell array 80 is controlled based on a data input / output circuit 86 that performs input / output processing of input / output data, an address input circuit 85 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 87.
  • the read circuit 84 includes two sense amplifiers, an odd layer sense amplifier 84a and an even layer sense amplifier 84b, which have different operation methods.
  • the global bit line decoder / driver 80a, the word line decoder / driver 80b, and the local bit line / layer selection circuit 80c are examples of a selection circuit that selects an arbitrary memory cell in the memory cell array 80 as a selected memory cell. It is.
  • a plurality of memory cells 62 are arranged in an array in the row direction and the column direction, and two layers are stacked to constitute a memory cell array.
  • FIG. 9 is a cross-sectional structure diagram of the two-layer cross-point type memory cell array according to the first embodiment. That is, FIG. 9 shows the relationship between the cross-sectional structure of the memory cell array 80 viewed from the Y direction (longitudinal direction of the word lines) and the configuration of the sense amplifier circuit connected via the global bit line 97.
  • the memory cell 62 in the first layer is arranged at each intersection of the first layer local bit line 93a wired in the X direction and the word line 92 wired in the Y direction. Constitutes a first-layer memory cell group 90a.
  • the memory cell 62 has a structure in which the current control element 70 is disposed on the first layer local bit line 93a side and the resistance change element 10 is disposed on the word line 92 side.
  • the first layer local bit line 93a is connected to one end of the odd layer switch element 95a via the odd layer local via 94a, and the other end of the odd layer switch element 95a is connected to the global bit line 97.
  • the second-layer memory cells 62 are arranged at the intersections of the second-layer local bit lines 93b wired in the X direction and the word lines 92 wired in the Y direction.
  • a second-layer memory cell group 90b is configured.
  • the memory cell 62 has a structure in which the variable resistance element 10 is arranged on the second layer local bit line 93b side and the current control element 70 is arranged on the word line 92 side.
  • the second layer local bit line 93b is connected to one end of the even layer switch element 95b through the even layer local via 94b, and is wired to the global bit line 97 at the other end of the even layer switch element 95b.
  • first layer local bit line 93a and the second layer local bit line 93b are examples of the first wiring
  • the word line 92 is an example of the second wiring intersecting with the first wiring.
  • the first-layer memory cell and the second-layer memory cell are configured in the same direction with respect to the Z direction.
  • each of the first-layer memory cells and the second-layer memory cells is configured by stacking the layers included in the cross-sectional structure of FIG. 7 in the order shown in FIG.
  • the resistance change element 10 has a configuration in which a first resistance change layer 10c having a low resistance and a second resistance change layer 10b having a high resistance are sandwiched between a first electrode 10d and a second electrode 10a. Yes.
  • the reason why the layers constituting the memory cell are stacked in the same order is that the first layer is also divided into two layers regardless of the layer in which the memory cells are arranged. This is because it is easy to obtain memory cell characteristics having uniform characteristics by arranging the same stack with the same manufacturing process.
  • the global bit line 97 is connected to an odd layer selection switch element 96a using the odd layer selection signal 99a as a control signal and an even layer selection switch element 96b using the even layer selection signal 99b as a control signal.
  • An odd layer sense amplifier 84a is connected to the element 96a, and an even layer sense amplifier 84b is connected to the even layer selection switch element 96b.
  • the odd layer sense amplifier 84a has the following configuration. First, an odd layer selection switch element 96a is provided at one end, an odd layer PMOS clamp transistor 100a having a SEN1 node at the other end and a control voltage VCLMP1 at the gate terminal. Further, the node SEN1 is connected to one end, the GND is connected to the other end, and an odd-numbered NMOS load transistor 101a is connected to the control terminal LOAD1 at the gate terminal. Further, an odd-numbered layer NMOS precharge transistor 102a is connected to one end of the node SEN1 and to the other end of GND, and to the gate terminal of the control signal PRE1.
  • the node SEN1 is supplied to one end and the reference voltage VREF1 is supplied to the other end, the potential of the node SEN1 is compared with the reference voltage VREF1, and VDD or GND is output to the output terminal SAO1 according to the magnitude relationship.
  • An odd layer comparator 103a is provided.
  • the even-layer sense amplifier 84b has the following configuration. First, an even layer selection switch element 96b is provided at one end, an even layer NMOS clamp transistor 100b having a node SEN2 at the other end and a control voltage VCLMP2 at the gate terminal.
  • the even-numbered layer PMOS load transistor 101b is connected to the node SEN2 at one end, to VDD at the other end, and to the control signal LOAD2 at the gate terminal.
  • the even-numbered PMOS precharge transistor 102b is connected to the node SEN2 at one end, VDD to the other end, and the control signal PRE2 to the gate terminal.
  • the node SEN2 is supplied to one end and the reference voltage VREF2 is supplied to the other end, the potential of the node SEN2 is compared with the reference voltage VREF2, and VDD or GND is output to the output terminal SAO2 depending on the magnitude relationship.
  • An even layer comparator 103b is provided.
  • the LR direction for the first layer memory cell group 90a is a direction in which the global bit line 97 is set to a high potential with respect to the word line 92, whereas the LR direction for the second layer memory cell group 90b is set.
  • the direction corresponds to a direction in which the word line 92 is set to a high potential with the global bit line 97 as a reference.
  • the direction of current flowing in the memory cell of the first layer memory cell group 90a at the time of LR is the same as the direction of current flowing in the memory cell of the second layer memory cell group 90b at the time of LR. Current flows in the direction from the first electrode (lower electrode) constituting the resistance change element 10 (see FIG. 1) of each memory cell to the second electrode (upper electrode).
  • the HR direction for the first layer memory cell group 90a is a direction in which the global bit line 97 is set to a low potential with respect to the word line 92
  • the HR direction for the second layer memory cell group 90b is Conversely, this corresponds to a direction in which the word line 92 is set to a low potential with the global bit line 97 as a reference.
  • the direction of current flowing in the memory cell of the first layer memory cell group 90a at the time of HR and the direction of current flowing in the memory cell of the second layer memory cell group 90b at the time of HR are the same. Current flows in the direction from the second electrode (upper electrode) constituting the resistance change element 10 (see FIG. 1) of each memory cell to the first electrode (lower electrode).
  • the layer corresponding to the first-layer memory cell group 90a is associated with the odd-numbered memory layer
  • the layer corresponding to the second-layer memory cell group 90b is associated with the even-numbered memory layer.
  • the memory cell group 90a in the odd-numbered memory layer and the memory cell group 90b in the even-numbered memory layer are sequentially stacked in the Z direction in the connection relationship shown in FIG.
  • the odd-numbered local bit lines connected to the memory cell group in the odd-numbered memory layer are commonly connected to the odd-numbered local via 94a and further connected to the global bit line 97 via the odd-numbered layer switch element 95a.
  • the even-numbered local bit lines connected to the memory cell group in the even-numbered memory layer are connected in common to the even-numbered layer local via 94b and further connected to the global bit line 97 through the even-numbered layer switch element 95b.
  • the direction of the current flowing to the memory cells of the odd-numbered memory cell group and the even-numbered layer is the same.
  • the direction of current flowing in the memory cells of the odd-numbered memory cell group at the time of HR is the same as the direction of current flowing in the memory cells of the even-numbered memory cell group at the time of HR.
  • variable resistance nonvolatile memory device Regarding the variable resistance nonvolatile memory device 89 configured as described above, the operation in the read cycle when reading the data of the selected memory cell from each of the odd memory layer and the even memory layer is shown in FIG. This will be described with reference to the timing charts shown in FIGS.
  • FIG. 10 is an operation timing diagram of the odd layer sense amplifier according to the first embodiment, and is a timing chart showing reading when a memory cell in the odd memory layer of the variable resistance nonvolatile memory device 89 is selected. .
  • the following description applies to the case where data is read by selecting the memory cell 62 belonging to the odd layer.
  • Time T1-1 is a precharge period in reading.
  • the control signal PRE1 is set to high level, the odd layer NMOS precharge transistor 102a is turned on, and the control signal LOAD1 is set to low level, so that the odd layer NMOS load transistor 101a is set off and the word line 92 is set to GND.
  • first-layer local bit line 93a and node SEN1 are precharged to the GND level.
  • the output data of the output terminal SAO1 of the odd layer sense amplifier 84a is indefinite.
  • Time T1-2 is a sensing period for reading data in the selected memory cell 62.
  • the odd layer NMOS precharge transistor 102a is turned off, the odd layer NMOS load transistor 101a is turned on, and the read voltage Vread is applied to the selected word line 92. .
  • a voltage in the HR direction in which the second electrode 10a is positive with respect to the first electrode 10d is applied to the selected memory cell 62, and the selected memory cell 62 is supplied from the word line 92 to the first layer local Current begins to flow in the direction of the bit line 93a (see FIG. 9).
  • the amount of current flowing differs depending on whether the set resistance value of the selected memory cell 62 is in a high resistance state or a low resistance state. Note that the direction of the current ICELL flowing through the memory cell 62 is shown as positive in the direction flowing out from the word line 92 and negative in the direction flowing in.
  • the rising speed varies depending on whether the set resistance value of the selected memory cell 62 is in the high resistance state or the low resistance state.
  • Time T1-3 is a period in which data is determined and output by the odd layer comparator 103a.
  • the potentials of the nodes SEN1 and VREF1, connected to the input terminal of the odd layer comparator 103a, are compared, and it is determined whether the data is “0” or data “1” according to the magnitude relationship, and is output to the output terminal SAO1. .
  • control signal PRE1 is again set to the high level and the control signal LOAD1 is set to the low level, so that the odd layer NMOS precharge transistor 102a is turned on and the odd layer NMOS load transistor 101a is turned off.
  • the control signal PRE1 is again set to the high level and the control signal LOAD1 is set to the low level, so that the odd layer NMOS precharge transistor 102a is turned on and the odd layer NMOS load transistor 101a is turned off.
  • the node SEN1 is precharged to the GND level, and data reading from the odd layer memory cells is completed.
  • the odd layer sense amplifier 84a functions as a charge-type sense amplifier circuit that detects a voltage rising due to charging through the selected memory cell.
  • FIG. 11 is an explanatory diagram of the operation timing of the even layer sense amplifier according to the first embodiment, and is a timing chart showing reading when a memory cell in the even memory layer of the variable resistance nonvolatile memory device 89 is selected. .
  • the following description applies to the case where data is read by selecting the memory cell 62 belonging to the even layer.
  • Time T2-1 is a precharge period in reading.
  • the control signal PRE2 By setting the control signal PRE2 to low level, turning on the even layer PMOS precharge transistor 102b, setting the control signal LOAD2 to high level, the even layer PMOS load transistor 101b is set to OFF, and the word line 92 is set to Vread. Second-layer local bit line 93b and node SEN2 are precharged to the Vread level.
  • Time T2-2 is a sensing period for reading data in the selected memory cell 62.
  • a voltage in the HR direction in which the second electrode 10a is positive with respect to the first electrode 10d is applied to the selected memory cell 62, and the selected memory cell 62 is applied to the selected memory cell 62 from the second layer local bit line 93b. It starts to flow in the direction in which current flows into the word line 92. At this time, the amount of current flowing differs depending on whether the set resistance value of the selected memory cell 62 is in a high resistance state or a low resistance state. As a result, the second-layer local bit line 93b and the node SEN2 start discharging, and start to drop from the potential at time T2-2. At this time, the descending speed varies depending on whether the set resistance value of the selected memory cell 92 is in the high resistance state or the low resistance state.
  • Time T2-3 is a period in which data is determined and output by the even layer comparator 103b.
  • the potentials of the nodes SEN2 and VREF connected to the input terminal of the even layer comparator 103b are compared, a determination is made as to whether the data is “0” or data “1” according to the magnitude relationship, and the data is output to the output terminal SAO2. .
  • control signal PRE2 is again set to the low level and the control signal LOAD2 is set to the high level, so that the even layer PMOS precharge transistor 102b is turned on and the even layer PMOS load transistor 101b is turned off.
  • the control signal PRE2 is again set to the low level and the control signal LOAD2 is set to the high level, so that the even layer PMOS precharge transistor 102b is turned on and the even layer PMOS load transistor 101b is turned off.
  • the control signal LOAD2 is set to the high level, so that the even layer PMOS precharge transistor 102b is turned on and the even layer PMOS load transistor 101b is turned off.
  • the even-layer sense amplifier 84b functions as a discharge-type sense amplifier circuit that detects a voltage that rises due to discharge through the selected memory cell.
  • variable resistance nonvolatile memory device 89 the directions of currents flowing in the memory cells in the odd-numbered layer and the even-numbered layer in the multi-layer cross-point type memory cell array formed with the same structure in the Z direction.
  • the sense amplifier is switched so as to be in the same direction with respect to the memory cell itself (the direction in which the current flows from the word line to the bit line is reversed between the odd layer and the even layer).
  • a voltage in the HR direction in which the second electrode is positive with respect to the first electrode is applied to the selected memory cell. Reading from the current direction in which the resistance value of the variable resistance element does not fluctuate during reading can be realized.
  • the present invention is not limited to this.
  • the memory cell structure is manufactured symmetrically with respect to the word line in the vertical direction (in the stacking direction), it is possible to realize reading with no change in resistance value using only one of the sense amplifiers.
  • the LR direction in which the first electrode 10d is positive with respect to the second electrode 10a for any memory cell in any memory layer. Reading may be performed by applying the above voltage. Such reading is performed, for example, when the memory cell array is used as a programmable ROM (Read Only Memory) and the number of writings expected for each memory cell is limited (for example, only once or several times). Is suitable.
  • the odd-numbered sense amplifier 84a reads data from the memory cells in the even-numbered memory layer
  • the even-numbered sense amplifier 84b reads data from the memory cells in the odd-numbered memory layer.
  • the odd layer switch element 95a, the even layer switch element 95b, the odd layer selection switch element 96a, and the even layer selection switch element 96b can be changed in timing.
  • FIG. 12 is a configuration diagram of the variable resistance nonvolatile memory device 110 according to the second embodiment.
  • the memory cell array of the variable resistance nonvolatile memory device 110 according to the second embodiment includes 1T1R type memory cells.
  • variable resistance nonvolatile memory device 110 is configured using the 1T1R type memory cell shown in FIG. 1, and has a main cell region 120a for writing actual data.
  • a redundant cell area 120b provided with a redundant memory cell for substituting a defective memory cell generated in main body cell area 120a, and address information of a redundant memory cell substituting for a defective memory cell generated in main body cell area 120a are stored.
  • the memory cell array 120 is divided into three areas of redundant address information area 120c.
  • a row decoder circuit 121 for selecting one word line from a plurality of word lines connected to the main cell region 120a or the redundant cell region 120b, and a plurality of word lines connected to the redundant address information region 120c.
  • a redundant address selection circuit 125 for selecting one word line.
  • column selection circuits 122a and 122b that select one bit line and one source line from among the plurality of bit lines and the plurality of source lines and apply a predetermined voltage in each operation are provided.
  • a writing circuit 123 that writes data to the selected memory cell and a reading circuit 124 that detects the amount of current flowing through the bit line or the source line and determines data are provided.
  • a data input / output circuit 128 that performs input / output processing of input / output data is provided.
  • an address input circuit 127 that receives an address signal input from the outside and a control circuit 126 that controls the operation of the memory cell array 120 based on a control signal input from the outside are provided.
  • a voltage application circuit 129 is provided that applies a voltage set to the memory cell to each bit line or source line in each operation.
  • the row decoder circuit 121, the redundant address selection circuit 125, and the column selection circuits 122a and 122b are examples of a selection circuit that selects an arbitrary memory cell in the memory cell array 120 as a selected memory cell.
  • each region is connected to a separate word line, and the same column (column) in all regions is the same as the same bit line. Commonly connected to the source line.
  • the word lines WL0, WL1, WL2 In the plurality of main body cell regions 120a, the word lines WLr0, WLr1, WLr2... In the redundant cell region, and the word lines WLi0, WLi1, WLi2 in the redundant address information region. are arranged to cross bit lines BL0, BL1, BL2,.
  • the word lines WLr0, WLr1, WLr2 In the main cell region 120a, the word lines WLr0, WLr1, WLr2... In the redundant cell region 120b, and the word lines WLi0, WLi1, WLi2 in the redundant address information region 120c. And 1T1R type memory cells 17 are provided corresponding to the intersections of the bit lines BL0, BL1, BL2,. Source lines SL0, SL1, SL2,... Are arranged in parallel with the bit lines BL0, BL1, BL2,.
  • each transistor of the memory cell 17 is connected to the word line, and the source line is connected to the terminal 16 (see FIG. 1) on the side not connected to the resistance change element 10 of the transistor.
  • each bit line is connected to a terminal 12 on the second electrode (upper electrode) 10 a side of the variable resistance element 10.
  • the terminals 12 and 16 of the memory cell 17 constitute both ends of the memory cell 17, and the bit line and the source line are examples of the first wiring and the second wiring, respectively.
  • the main cell area 120a and the redundant cell area 120b are examples of the first memory area, and the redundant address information area 120c is an example of the second memory area.
  • the address input circuit 127 outputs the input address signal to the row decoder circuit 121 or the redundant address selection circuit 125.
  • the row decoder circuit 121 or the redundant address selection circuit 125 selects one word line from the plurality of word lines
  • the column selection circuits 122a and 122b respectively include a plurality of bit lines and a plurality of sources. One bit line and one source line are selected from the lines. For example, when the column selection circuit 122a selects a bit line, the column selection circuit 122b selects a source line. When the column selection circuit 122a selects a source line, the column selection circuit 122b selects a bit line. Thus, the memory cell corresponding to the address signal is selected.
  • the control circuit 126 sets whether to connect a source line or a bit line to the column selection circuits 122a and 122b based on the input control signal.
  • the writing circuit 123 is used for writing and the writing circuit 123 is used for reading.
  • the read circuit 124 is operated, and a voltage necessary for each operation is set by the voltage application circuit 129.
  • the defective address register 136 is a register that reads data in the redundant address information area 120c by the read circuit 124 and stores the address information.
  • the address comparator 137 compares the address information of the defective address register 136 with the address information of the address input circuit 127, and instructs the row decoder circuit 121 to select the redundant cell region 120b if the address information matches. .
  • FIG. 13 shows a configuration of the read circuit 124 of the variable resistance nonvolatile memory device 110 according to the second embodiment.
  • the readout circuit 124 has a discharge type sense amplifier circuit.
  • the sense amplifier circuit includes a comparator 130, a precharge PMOS transistor 131, a load PMOS transistor 132, and a clamp NMOS transistor 133.
  • the precharge PMOS transistor 131 has a gate terminal connected to the precharge control signal PRE, a source terminal connected to VDD, and a drain terminal connected to the node SEN.
  • the load PMOS transistor 132 has a gate terminal connected to the load control signal LOAD, a source terminal connected to VDD, and a drain terminal connected to the node SEN.
  • the clamp NMOS transistor 133 has either a source terminal or a drain terminal connected to the node SEN, and the other end connected to a memory cell.
  • the clamp circuit 134 includes the clamp NMOS transistor 133 and the switches SWa, SWb, and SWc.
  • the switches SWa, SWb, and SWc are connected to the gate terminal of the clamp NMOS transistor 133, the voltage source VCLMP_A is connected to SWa, the voltage source VCLMP_B having a larger voltage value than the voltage source VCLMP_A, and the GND terminal is connected to SWc. It is connected. By switching these three voltage sources, the voltage applied to the memory cell at the time of reading can be adjusted.
  • FIG. 14 is a flowchart illustrating the operation (during the manufacturing process) of the memory cell array according to the second embodiment.
  • FIG. 15 is a diagram illustrating a flowchart of the operation (during normal operation) of the memory cell array according to the second embodiment.
  • the reading method of the variable resistance nonvolatile memory device according to the second embodiment differs between the inspection of the manufacturing process shown in FIG. 14 and the normal operation shown in FIG.
  • the inspection is started for the memory cells in the main body cell region 120a of the memory cell array 120 after the manufacture of the product (S12). If a defective memory cell is detected in the main body cell region 120a by this inspection (Yes in S13), an operation for replacing the defective memory cell in the main body cell region 120a with a predetermined memory cell in the redundant cell region 120b. I do. In this operation, allocation information for associating the address of the defective memory cell in the main body cell region 120a with the address of the memory cell in the redundant cell region 120b used for replacement of the defective memory cell is stored in the redundant address information region 120c. The redundancy relief process is completed (S14). If all the memory cells in the main body cell region 120a are inspected and the above-described redundancy repair process is performed, the inspection ends (S15).
  • FIG. 15 shows a flowchart of the operation when the product inspection of FIG. 14 is completed and the memory cell array 120 is handled as a normal operation.
  • the redundant address information area 120c is first read once (S22), and the information is stored in the defective address register. 136 is stored.
  • the address information (S24) input to the address input circuit 127 and the information in the defective address register 136 are compared each time by the address comparator 137, and if they do not match (in S25) No), each operation is performed on the address in the main body cell area 120a (S26).
  • the bit accessing main cell area 120a is determined to be a defective bit, so the memory cell in redundant cell area 120b allocated at the time of access is accessed and instructed. Read or write is performed (S27). By such control, redundant repair for repairing defective bits generated in the main body cell region is realized (S28).
  • writing to the redundant address information area 120c is mainly performed only once or several times during the manufacturing process inspection, and many rewriting operations are not performed. In normal operation, only reading is performed.
  • Reading the main body cell region 120a will be described with reference to the circuit configuration diagram of FIG. 16 and the operation timing diagram of FIG.
  • FIG. 16 is a circuit configuration diagram when reading the main body cell region and the redundant cell region according to the second embodiment. More specifically, FIG. 16 shows a main body cell of the read circuit 124 composed of a part of the memory cell array connected to the bit line BLs and the selected source line SLs, and a sense amplifier circuit connected via the column selection circuit 122b. It is a circuit block diagram when reading the memory cell of the area
  • the selected source line SLs is connected to GND by turning off SW1 and turning on SW2 in the column selection circuit 122b.
  • SW3 is turned on and SW4 is turned off, whereby the bit line BLs is connected to the read circuit 124.
  • the voltage source VCLMP_A is supplied to the gate terminal of the clamp NMOS transistor 133 during the reading period.
  • FIG. 18 shows a timing chart at the time of reading the main cell area and the redundant cell area according to the second embodiment.
  • the control signal PRE_A is at a low level and the precharge PMOS transistor 131 is turned on, while the control signal LOAD_A is at a high level and the load PMOS transistor 132 is turned off.
  • the word line WL is at a low level and the NMOS transistor 15 is in an off state.
  • the gate terminal of the clamp circuit 134 is connected to SWa, and the voltage of VCLMP_A is applied, so that the potential of the bit line BLs is precharged to a potential obtained by subtracting the threshold voltage VT of the clamp NMOS transistor from VCLMP_A. Precharged to VDD.
  • the precharge PMOS transistor 131 is turned off by setting the control signal PRE_A to high level, and the load PMOS transistor 132 is turned on by setting the control signal LOAD_A to low level. Further, the NMOS transistor 15 is turned on by setting the designated word line WLs to the high level.
  • the comparator 130 compares the potential of the node SEN at the start time of time TA-3 with the reference voltage VREF_A. If the resistance state of the selected memory cell 160 is a high resistance state, the data is output to the output terminal SAO1 as low level data.
  • FIG. 17 is a circuit configuration diagram when the redundant address information area according to the second embodiment is read. More specifically, FIG. 17 shows a redundancy of the read circuit 124 configured by a part of the memory cell array 120 connected to the bit line BLs and the selected source line SLs and a sense amplifier circuit connected via the column selection circuit 122b. It is a circuit block diagram when reading the memory cell of the address information area 120c.
  • the bit line BLs When reading from the redundant address information area 120c, the bit line BLs is connected to GND by turning on SW1 and turning off SW2 in the column selection circuit 122b.
  • the column selection circuit 122a when SW3 is turned off and SW4 is turned on, the selected source line SLs is connected to the read circuit 124. That is, in the reading of the redundant address information area 120c, the connection between the bit line and the source line is opposite to that in the reading of the main cell area 120a and the redundant cell area 120b.
  • the voltage source VCLMP_B is supplied to the gate terminal of the clamp NMOS transistor 133 during the reading period. Note that the voltage of the voltage source VCLMP_B is set higher than the voltage of the voltage source VCLMP_A.
  • FIG. 19 is a timing chart at the time of reading the redundant address information area according to the second embodiment.
  • the control signal PRE_B is at a low level and the precharge PMOS transistor 131 is turned on, while the control signal LOAD_B is at a high level and the load PMOS transistor 132 is turned off.
  • the word line WL is at a low level and the NMOS transistor 15 is in an off state.
  • the gate terminal of the clamp circuit 134 is connected to SWb, and the voltage of VCLMP_B is applied, so that the potential of the source line SLs is precharged to a potential obtained by subtracting the threshold voltage VT of the clamp NMOS transistor from VCLMP_B. Precharged to VDD.
  • the precharge PMOS transistor 131 is turned off by setting the control signal PRE_B to high level, and the load PMOS transistor 132 is turned on by setting the control signal LOAD_B to low level. Further, the NMOS transistor 15 is turned on by setting the designated word line WLs to the high level.
  • the comparator 130 compares the potential of the node SEN and the reference voltage VREF_B at the start time of time TB-3. If the resistance state of the selected memory cell 170 is a high resistance state, it is output to the output terminal SAO1 as low data, and if it is in a low resistance state, it is output as high data.
  • variable resistance nonvolatile memory device As described above, in the variable resistance nonvolatile memory device according to the second embodiment, the connection relationship between the bit line, the source line, the sense amplifier, and the GND is switched according to the memory area from which data is read, so that the 1T1R type memory is read. The direction of the current flowing through the cell 17 is changed.
  • the redundant address information area 120c has a write frequency to the memory cell as compared with the main cell area 120a and the redundant cell area 120b. This is because the usage as a memory is greatly reduced.
  • the main body cell region 120a and the redundant cell region 120b according to the second embodiment are regions where data writing and reading are repeatedly performed as a normal operation even after product inspection. In other words, in these regions, not only reading but also writing is performed. Therefore, when reading is performed, in consideration of stabilization of the next writing, the resistance value in the high resistance state is not changed to a higher resistance.
  • the resistance change element is read by applying a voltage obtained by subtracting the threshold voltage VT from the relatively low voltage VCLMP_A in the HR direction.
  • the access to the redundant address information area is not performed in the subsequent normal operation. Limited to reading. That is, writing in the redundant address information area is performed once or several times at the time of product inspection, and writing is not performed thereafter.
  • the resistance value of the resistance change element is used when the memory cell is written and read a large number of times as in the main body cell region 120a and the redundant cell region 120b, or even in the case of a small number of times.
  • the resistance change element has a relatively low HR direction. It is preferable to read by applying a voltage.
  • the resistance change element is in the LR direction. It is preferable to read by applying a voltage of. Further, it is more preferable to perform reading by applying a relatively high voltage in the voltage region B showing the negative resistance characteristic shown in FIG.
  • program information such as the OS (Operating System) of the device, information such as date of birth and personal ID recorded on an IC (Integrated Circuit) card, etc., and encryption key information. Reading of recorded information.
  • the method of switching the connection relationship between the bit line, the source line, and the sense amplifier in each memory cell region is used.
  • the present invention is not limited to this.
  • the bit line and the source line are not switched, and the sense amplifier circuit is prepared with two types of sense amplifiers of the discharge method and the charge method as in the case of the first embodiment. It is also possible to switch between these two types of sense amplifiers when reading the cell area and redundant cell area) and when reading the redundant address information area.
  • variable resistance nonvolatile memory device in particular, when reading is performed with a read voltage smaller than the LR write voltage in the LR direction with respect to the high resistance state resistance element, the state changes to a higher resistance state.
  • a variable resistance nonvolatile memory device having a memory cell composed of a resistive element and a switch element read stability of the nonvolatile memory device can be improved. Therefore, it is useful for realizing a highly reliable memory used for electronic devices such as mobile phones and notebook computers.

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Abstract

メモリセルアレイ（８０）の中の任意のメモリセル（６２）を選択メモリセルとして選択する選択回路（８０ａ）（８０ｂ）（８０ｃ）と、選択メモリセルに対して抵抗変化素子の抵抗状態を読み出すための読み出し回路とを備え、多層のメモリセルアレイ（８０）を構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、選択素子、第１電極、第１抵抗変化層、第２抵抗変化層及び第２電極が配置されており、読み出し回路（８４）は、選択メモリセルが多層のメモリセルアレイのいずれの層である場合も、選択メモリセルにおける第１電極を基準にして第２電極が正となる電圧を選択メモリセルに印加して読み出しを行う。

Description

抵抗変化型不揮発性記憶装置
　本開示は、与えられる電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子をメモリセルとして備える抵抗変化型不揮発性記憶装置の読み出しに関するものである。
　近年、抵抗変化型の不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型のメモリセルにおいて、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
　また、抵抗変化素子を用いたメモリセルとして、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される、いわゆるクロスポイント構造もある。このようなクロスポイント型はメモリセルアレイを垂直方向に積み上げることが可能となり、大容量化を実現できる。
　特許文献１には、抵抗変化素子の読み出し動作の際に、読み出し電圧によって抵抗変化素子の抵抗値が変化してしまう読み出しディスターブの影響を抑制することを目的として、読み出し動作の際に、読み出しディスターブの影響が相対的に変化の小さい方向の読み出し電圧を印加する不揮発性記憶半導体記憶装置が開示されている。
特許第４２５１５７６号公報
　本開示は、抵抗変化型不揮発性記憶装置において、安定した読み出し動作を実現する抵抗変化型不揮発性記憶装置を提供する。
　本開示の一態様に係る抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、複数の第１配線を有する奇数配線層と、前記複数の第１配線と交差する複数の第２配線を有する偶数配線層とが交互に積層され、前記積層の方向に隣接する前記奇数配線層を構成する複数の第１配線と前記偶数配線層を構成する複数の第２配線との間の各交差部に前記メモリセルが設けられて多層のメモリセルアレイを構成しており、前記抵抗変化層は、第１の酸素不足度を有する第１の金属酸化物で構成された前記第１電極に接する第１の抵抗変化層と、前記第１の抵抗変化層より酸素不足度が小さい第２の金属酸化物で構成され前記第２電極に接する第２の抵抗変化層とを積層して構成され、前記多層のメモリセルアレイを構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、前記選択素子、前記第１電極、前記第１抵抗変化層、前記第２抵抗変化層及び前記第２電極が配置されており、前記読み出し回路は、前記奇数層のメモリセルアレイを構成するメモリセルの抵抗状態の検知する第１のセンスアンプと、前記偶数層のメモリセルアレイを構成するメモリセルの抵抗状態を検知する第２のセンスアンプとを備え、前記第１のセンスアンプおよび前記第２のセンスアンプは、前記選択メモリセルが前記多層のメモリセルアレイのいずれの層である場合も、前記選択メモリセルにおける前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加して前記読み出しを行うものである。
　本開示に係る抵抗変化型不揮発性記憶装置によれば、安定した読み出し動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
１Ｔ１Ｒ型メモリセルの構成図である。 １Ｔ１Ｒ型メモリセルの低抵抗化方向の電流電圧特性図である。 １Ｔ１Ｒ型メモリセルの高抵抗化方向の電流電圧特性図である。 抵抗変化素子の抵抗変化の状態遷移を表す図である。 抵抗変化素子のフィラメントの抵抗変化メカニズムを示す図である。 単層クロスポイント型メモリセルアレイの立体構造図である。 多層クロスポイント型メモリセルアレイの立体構造図である。 メモリセルの断面構造図と等価回路図である。 実施形態１に係る抵抗変化型不揮発性記憶装置の構成図である。 実施形態１に係る２層クロスポイント型メモリセルアレイの断面構造図である。 実施形態１に係る奇数層センスアンプのタイミングチャートである。 実施形態１に係る偶数層センスアンプのタイミングチャートである。 実施形態２に係る抵抗変化型不揮発性記憶装置の構成図である。 実施形態２に係る抵抗変化型不揮発性記憶装置の読み出し回路の構成図である。 実施形態２に係るメモリセルアレイの動作（製造工程時）のフローチャートを示す図である。 実施形態２に係るメモリセルアレイの動作（通常動作時）のフローチャートを示す図である。 実施形態２に係る本体セル領域と冗長セル領域を読み出しする時の回路構成図である。 実施形態２に係る冗長アドレス情報領域を読み出しする時の回路構成図である。 実施形態２に係る本体セル領域と冗長セル領域の読み出し時のタイミングチャートである。 実施形態２に係る冗長アドレス情報領域の読み出し時のタイミングチャートである。
　本開示の一態様に係る抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、複数の第１配線を有する奇数配線層と、前記複数の第１配線と交差する複数の第２配線を有する偶数配線層とが交互に積層され、前記積層の方向に隣接する前記奇数配線層を構成する複数の第１配線と前記偶数配線層を構成する複数の第２配線との間の各交差部に前記メモリセルが設けられて多層のメモリセルアレイを構成しており、前記抵抗変化層は、第１の酸素不足度を有する第１の金属酸化物で構成された前記第１電極に接する第１の抵抗変化層と、前記第１の抵抗変化層より酸素不足度が小さい第２の金属酸化物で構成され前記第２電極に接する第２の抵抗変化層とを積層して構成され、前記多層のメモリセルアレイを構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、前記選択素子、前記第１電極、前記第１抵抗変化層、前記第２抵抗変化層及び前記第２電極が配置されており、前記読み出し回路は、前記奇数層のメモリセルアレイを構成するメモリセルの抵抗状態の検知する第１のセンスアンプと、前記偶数層のメモリセルアレイを構成するメモリセルの抵抗状態を検知する第２のセンスアンプとを備え、前記第１のセンスアンプおよび前記第２のセンスアンプは、前記選択メモリセルが前記多層のメモリセルアレイのいずれの層である場合も、前記選択メモリセルにおける前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加して前記読み出しを行う。
　このような構成によれば、前記メモリセルアレイが、多層クロスポイント型メモリセルアレイである場合に、前記選択メモリセルが何れのメモリ層にある場合でも、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行うことで、安定した動作を実現できる。
　また、前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路を備え、前記書き込み回路による前記選択メモリセルへの高抵抗状態の書き込みは、前記選択メモリセルが、前記多層のメモリセルアレイのいずれの層のメモリセルである場合も、前記選択メモリセルの高抵抗化時に当該選択メモリセルに流れる電流の向きが、前記選択メモリセルを構成する前記第２電極から前記第１電極へと向かうように、前記選択メモリセルに高抵抗状態の書き込みを行なうようにしてもよい。
　前記第１のセンスアンプは、前記選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路であり、前記第２のセンスアンプは、前記選択メモリセルを介した放電により低下する電圧を検知する放電方式センスアンプ回路であってもよい。
　また、前記複数の抵抗変化素子の各々は、前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなる抵抗変化特性を有するとしてもよい。
　このような構成によれば、読み出しにおいて前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない。したがって、例えば、抵抗値の上昇によって前記選択メモリセルに対するその後の書き込みに必要な電圧が不足するといった不都合を排除して、安定した動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
　また、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加することと、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加することとを、前記選択メモリセルに対し行われる書き込みの回数の多寡に応じて切り替えて行ってもよい。
　このような構成によれば、例えば、前記選択メモリセルに対し多数回の書き込みが行われる場合には、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行うことで、例えば、抵抗値の上昇によって前記選択メモリセルに対するその後の書き込みに必要な電圧が不足するといった不都合を排除して、安定した動作を実現できる。また例えば、前記選択メモリセルに対し１回のみ書き込みが行われる場合には、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行うことで、抵抗状態の判定余裕としての読み出しウィンドウを拡大して、安定した動作を実現できる。
　また、前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ２以下の電圧、ただし０＜ＶＬ１＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子の抵抗値は高くなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合に、ＶＬ１よりも高くかつＶＬ２以下の電圧を印加してもよい。
　また、前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ３以下の電圧、ただし０＜ＶＬ１＜ＶＬ３＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子に流れる電流値は小さくなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合にＶＬ１よりも高くかつＶＬ３以下の電圧を印加してもよい。
　これらの構成によれば、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行う場合に、前記抵抗変化素子の抵抗値を上昇させる電圧を確実に印加することできる。
　また、本開示の一態様に係る抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、前記メモリセルアレイの各メモリセルにおいて、前記選択素子は、第１端子、第２端子、及び当該第１端子と当該第２端子との間の導通及び非導通を制御するための制御端子を有し、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの何れか一方と前記選択素子の当該第１端子及び当該第２端子のうちの何れか一方とが接続され、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの他方と前記選択素子の当該第１端子及び当該第２端子のうちの他方とが前記メモリセルの両端を構成し、前記メモリセルアレイは、第１メモリ領域と第２メモリ領域とに分けられ、当該第１メモリ領域内のメモリセルの一端と当該第２メモリ領域内のメモリセルの一端とに共通に接続されている第１配線、及び当該第１メモリ領域内のメモリセルの他端と当該第２メモリ領域内のメモリセルの他端とに共通に接続されている第２配線を有し、前記読み出し回路は、読み出し電圧を印加して読み出しを行うセンスアンプ回路を有し、前記選択回路は、前記第１メモリ領域内のメモリセルに対し読み出しを行うときには前記第１配線と前記センスアンプ回路とを電気的に接続し、前記第２メモリ領域内のメモリセルに対して読み出しを行うときには前記第２配線と前記センスアンプ回路とを電気的に接続してもよい。
　このような構成によれば、例えば、前記第１メモリセルに対し行われる書き込み回数と前記第２メモリセルに対して行われる書き込み回数との多寡に応じて、前記第１メモリセル及び前記第２メモリセルのうち、多数回の書き込みが行われる一方に対し、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行う。また、前記第１メモリセルに対し行われる書き込み回数と前記第２メモリセルに対して行われる書き込み回数との多寡に応じて、前記第１メモリセル及び前記第２メモリセルのうち、多数回の書き込みが行われる前記一方ではない他方に対し、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行うことで、前記第１メモリセル及び前記第２メモリセルのそれぞれに適した方法で安定した動作を実現できる。
　このような構成によれば、読み出しにおいて前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇を積極的に起こすことで、例えば、抵抗値の上昇によって抵抗状態の判定余裕としての読み出しウィンドウを拡大して、安定した動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
　なお、これらの全般的または具体的な態様は、システム、方法、集積回路で実現されてもよく、システム、方法、集積回路の任意な組み合わせで実現されてもよい。
　以下本開示の実施の形態について、図面を参照しながら説明する。
　なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　［本発明者らによって新規に見出された知見］
　まず抵抗変化素子に関して、本発明者らが新たに見出した現象と、抵抗変化型不揮発性装置における課題とを説明する。
　本発明者らは、酸素不足型のＴａ酸化物（ＴａＯｘ）を抵抗変化層とする抵抗変化素子について実験を行い、次に述べるいくつかの知見を得た。
　図１は、実験に用いた抵抗変化素子で構成するメモリセルの構成図である。メモリセル１７は、ＮＭＯＳトランジスタ１５と抵抗変化素子１０を直列接続して構成されている１Ｔ１Ｒ型のメモリセルである。ここで、ＮＭＯＳトランジスタ１５は、選択素子の一例である。
　抵抗変化素子１０は、ＴａＮ（窒化タンタル）からなる第１電極１０ｄ、酸素不足型のＴａ酸化物からなる低抵抗な第１抵抗変化層（ＴａＯｘ）１０ｃと高抵抗な第２抵抗変化層（ＴａＯｙ、ｘ＜ｙ）１０ｂとを積層した抵抗変化層１１、およびＩｒ（イリジウム）からなる第２電極１０ａとを積層して形成されている。また抵抗変化素子１０は、第１電極１０ｄの引き出し部である第３端子１３および、第２電極１０ａからの引き出し部である第２端子１２を備えている。ここで酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。
　選択トランジスタであるＮＭＯＳトランジスタ１５は、ゲート端子１４を備え、抵抗変化素子１０の第３端子１３とＮＭＯＳトランジスタ１５のソースまたはドレインの一方が直列に接続されている。抵抗変化素子１０の第３端子と接続されていない他方のドレインまたはソースは、第１端子１６として引き出されている。
　メモリセル１７は、製造後に第１端子１６と第２端子１２およびゲート端子１４にそれぞれ所定の電圧を所定時間印加するフォーミング処理を行うことで、第２抵抗変化層１０ｂ中に、当該第２抵抗変化層１０ｂよりも酸素不足度の高い局所領域１８が形成されている。局所領域１８内には、酸素欠陥の連なりによって構成される導電パス（フィラメントともいう）が形成されている。導電パスを含む局所領域１８を形成することで、高抵抗状態と低抵抗状態の間の可逆的な抵抗変化動作が可能となる。
　また、抵抗変化素子１０は第２電極１０ａの標準電極電位Ｖ２と第１電極１０ｄの標準電極電位Ｖ１とタンタルの標準電極電位Ｖｔとしたとき、各々の標準電極電位の関係は、Ｖｔ＜Ｖ２、かつＶ１＜Ｖ２の関係を満足するような材料で構成している。
　このように構成されたメモリセル１７は、第２端子１２を基準として第１端子１６に正の所定電圧以上の電圧が印加されると、抵抗変化素子１０は低抵抗状態に遷移し、第１端子１６を基準として第２端子１２に正の所定電圧以上の電圧が印加されると抵抗変化素子１０は高抵抗状態へ遷移する、所謂バイポーラ特性を示す。
　後述の説明では、抵抗変化素子１０を低抵抗状態に設定する低抵抗化書き込みにおいて印加する電圧をＬＲ化電圧、当該電圧の方向をＬＲ化方向と表し、抵抗変化素子１０を高抵抗状態に設定する高抵抗化書き込みにおいて印加する電圧をＨＲ化電圧、当該電圧の方向をＨＲ化方向として表している。ここで言う方向とは、電気的な極性と同義である。
　図２は、フォーミング処理実施後の図１のメモリセル１７に対し、ＬＲ化方向の電圧を印加したとき第１端子１６から第２端子１２に流れる電流を測定した電流電圧特性（以下Ｉ－Ｖ特性）を示している。高抵抗状態の抵抗変化素子１０に対して、ＮＭＯＳトランジスタ１５のゲート１４にＮＭＯＳトランジスタ１５をオン状態にするゲート電圧を印加し、第２端子１２を基準として第１端子１６に段階的に高くなる正の電圧を逐次印加する動作を、２回繰り返している。太線で示す（１）の軌跡は１回目の動作、細線で示す（２）の軌跡は２回目の動作において、それぞれ測定されたＩ－Ｖ特性を示している。
　なお、図示は省略しているが、３回目以降の動作を繰り返した場合は（２）と同じＩ－Ｖ特性を示すことが確かめられている。
　（１）で示す１回目のＩ－Ｖ特性では、ＶＬ１以下の電圧の印加において、電流は単調増加の特性を示している（特性Ａ）。また、ＶＬ１よりも高くかつＶＬ２以下の電圧の印加において、電流は一旦減少した後、増加に転じる特性を示している（特性Ｂ）。そしてＶＬ２よりも高い電圧の印加により、電流が不連続に増加する特性を示している（特性Ｃ）。特性Ｃは、高抵抗状態から低抵抗状態への抵抗変化が生じたことに対応する。
　次に（２）で示す２回目のＩ－Ｖ特性では、印加電圧の何れの領域においても電流は単調増加し、ＶＬ２よりも高い電圧では特性Ｃの低抵抗化後の電流と重なる特性を示している（特性Ｄ）。
　図３は、（２）に引き続き、今度は逆にＨＲ化方向の電圧を印加したとき、第２端子１２から第１端子１６に流れる電流を測定した電圧特性（以下Ｉ－Ｖ特性）を示している。ＮＭＯＳトランジスタ１５のゲート１４にＮＭＯＳトランジスタ１５をオン状態にするゲート電圧を印加し、第１端子１６を基準として第２端子１２に段階的に高くなる正の電圧を逐次印加する動作を２回繰り返している。太線で示す（３）の軌跡は１回目の動作、細線で示す（４）の軌跡は２回目の動作において、それぞれ測定されたＩ－Ｖ特性を示している。
　なお、図示は省略しているが、３回目以降の動作を繰り返した場合は（４）と同じＩ－Ｖ特性を示すことが確かめられている。
　（３）で示す１回目のＩ－Ｖ特性では、ＶＨ０以下の電圧の印加において電流は単調増加の特性を示している（特性Ｅ）。そしてＶＨ０よりも高い電圧の印加により電流が不連続に減少する特性を示している（特性Ｆ）。特性Ｆは、低抵抗状態から高抵抗状態への抵抗変化が生じたことに対応する。そして、その後はまた単調増加の特性を示している（特性Ｇ）。
　（４）で示す２回目のＩ－Ｖ特性では、印加電圧の何れの領域においても電流はほぼ単調増加し、ＶＨ０よりも高い電圧では特性Ｇの電流とほぼ重なる特性を示している（特性Ｈ）。
　図２および図３のＩ－Ｖ特性は、大まかには、従来、次のような抵抗変化現象として理解される。
　不連続に電流が増加する特性Ｃは、高抵抗状態から低抵抗状態に変化する低抵抗化動作点であり、不連続に電流が減少する特性Ｆは、低抵抗状態から高抵抗状態に変化する高抵抗化動作点である。そして比較的多くの電流が流れている特性Ｄや特性Ｅは低抵抗状態であり、特性Ｄや特性Ｅと比べて流れている電流がより少ない特性Ａや特性Ｂ、特性Ｈは高抵抗状態に対応している。
　また低抵抗状態に対応する特性Ｄや特性Ｅは電圧の印加方向が異なっても電圧に対して単調増加で、印加電圧に対する電流量はほぼ同一の対称な特性を示している。
　本発明者らは、図２および図３から、前述した従来の大まかな理解に加えて、さらに次のような抵抗変化現象の存在に気付いた。
　高抵抗状態の抵抗変化素子１０にＨＲ化方向の電圧ＶＨを印加したときの電圧ＶＨに対する電流は、何れの電圧領域においても単調に増加する（特性Ｈ）。
　他方、高抵抗状態の抵抗変化素子１０にＬＲ化方向の電圧ＶＬを印加したときの電圧ＶＬに対する電流は、０よりも高くかつＶＬ１以下の低い電圧領域では単調増加する（特性Ａ）が、ＶＬ１よりも高くかつＶＬ３以下の電圧領域では減少し、ＶＬ３よりも高くかつＶＬ２以下の電圧領域では増加に転じるものの、増加の度合いは低い電圧領域で単調増加する度合いに比べて小さい（特性Ｂ）。特性Ｂは、高抵抗状態の抵抗変化素子にＬＲ化方向でかつ特定の電圧領域（図２のＶＬ１よりも高くかつＶＬ２以下の領域）に含まれる電圧ＶＬを印加したときに抵抗変化素子の抵抗値が上昇する抵抗変化現象を表している。本明細書では、高抵抗状態の抵抗変化素子に特有のこのような特性Ｂのことを、負性抵抗特性と称する。
　高抵抗状態の抵抗変化素子１０が負性抵抗特性を持つことは、従来知られておらず、本発明者らが新規に見出したものである。
　図４は抵抗変化素子１０の抵抗状態の推移の様子を、状態遷移図として模式的に整理したものである。
　抵抗値ＬＲを持つ低抵抗状態（特性Ｄの状態または特性Ｅの状態）にある抵抗変化素子１０は、ＨＲ化方向でかつ所定の電圧ＶＨ０以上の電圧ＶＨが印加されることで抵抗値ＨＲを持つ高抵抗状態（特性Ａの状態または特性Ｈの状態）に遷移する。
　抵抗値ＨＲを持つ高抵抗状態（特性Ａの状態または特性Ｈの状態）にある抵抗変化素子１０は、ＬＲ化方向でかつ所定の電圧ＶＬ１以上の電圧ＶＬが印加されることで抵抗値ＨＲよりさらに高い抵抗値Ｒｃを持つ高抵抗状態（特性Ｂの状態）に遷移する。
　そして、ＬＲ化方向でかつ所定の電圧ＶＬ２以上の電圧が印加されることで、抵抗値ＬＲを持つ低抵抗状態（特性Ｄの状態または特性Ｅの状態）に遷移する。
　このように、抵抗変化素子の高抵抗化と低抵抗化との可逆的な変化において、高抵抗状態の抵抗変化素子を低抵抗化する過程において特定の電圧領域に含まれるＬＲ化電圧ＶＬ（ＶＬ１＜ＶＬ≦ＶＬ２）を印加すると、前述した負性抵抗特性のために、抵抗変化素子の抵抗値がさらに上昇する。
　この現象については、次のようなメカニズムで考えることができる。
　図５は、図４で説明した状態遷移図に対応して、図１のフィラメント１８の様子を表した推定メカニズムを説明するための図である。
　抵抗変化素子１０の抵抗変化現象は、第２抵抗変化層１０ｂに形成されるフィラメント１８内の酸素イオンの移動に伴う酸化還元現象であることが、従来知られている。具体的には高抵抗状態は第１抵抗変化層１０ｃの酸素イオンＯ－が、第１電極１０ｄに比べより高電位に設定された第２電極１０ａの界面付近に移動することで高酸化部２０ａが形成され、フィラメント１８の抵抗値が高くなることに対応していると考えられている。
　低抵抗状態は、第１電極１０ｄの電圧が第２電極１０ａに比べより高電位に設定され、高酸化部２０ａより酸素イオンＯ－が、第１抵抗変化層１０ｃに移動し、フィラメント１８の抵抗値が下がることに対応していると考えられている。
　高抵抗状態の抵抗変化素子１０に対し、ＶＬ１よりも高いＬＲ化電圧を印加すると、第２電極１０ａ側に形成されている高酸化部２０ａの酸素イオンは第１電極１０ｄ側へ拡散、すなわち還元が始まり、高酸化部２０ａは高酸化部２０ｂで示されるように縮小していく。それと同時にフィラメント１８内の酸素イオン濃度が高まり、さらには第１抵抗変化層１０ｃへ酸素イオンが完全に移動するまではフィラメント１８との界面付近に高濃度の酸素イオンＯ－滞留部２１が形成される。
　その結果、フィラメント１８内には第２電極１０ａとの界面付近と第１抵抗変化層１０ｃとの界面付近の２箇所に酸素イオンが残った状態となり、抵抗変化素子１０の抵抗値が高抵抗状態よりも更に高い中間状態が形成され、負性抵抗特性として表れると推定される。
　なお、抵抗値ＨＲを持つ高抵抗状態においてＬＲ化電圧ＶＬを、ＶＬ１よりも高くかつＶＬ２以下の電圧範囲で印加した場合、当初の抵抗値ＨＲより高い抵抗値Ｒｃを持つ、より高抵抗の状態に維持される。一方、この状態に対し再度ＬＲ化電圧ＶＬの印加をして低抵抗化を行う場合、印加電圧が高酸化部２０ａやＯ－滞留部２１などに分圧されるため、電圧ＶＬ２よりもさらに高い駆動電圧が必要となる。
　以上説明した新たに見出した負性抵抗特性を示す中間状態を有する挙動は、抵抗変化型不揮発性記憶装置の動作に次のような影響や、その活用が考えられる。
　まず、高抵抗状態において、ＬＲ化電圧を、ＶＬ１よりも高くかつＶＬ２以下の電圧領域で与えることで、より抵抗値は上昇できる。一方低抵抗状態においては高抵抗化方向への変化は顕著には生じない（図２の特性Ｄ）。従って、書き込みデータに依らず、書き込み後、ＶＬ１よりも高くかつＶＬ２以下のＬＲ化方向の電圧を与えることで、高抵抗状態に設定されているメモリセルと低抵抗状態に設定されているメモリセルとの抵抗状態の判定余裕としての読み出しウィンドウを拡大することができ、より安定的な読み出しの実現が期待できる。
　特許文献１でも開示されているように、従来、バイポーラ特性の抵抗変化素子を用いたメモリセルにおいて、高抵抗状態のメモリセルに対し低抵抗化方向の電圧を印加した場合、低抵抗方向の変化（ディスターブ）を受け易いと考えられていた。また、従来、バイポーラ特性の抵抗変化素子を用いたメモリセルにおいて、低抵抗状態のメモリセルに対し高抵抗化方向の電圧を印加した場合、高抵抗方向の変化（ディスターブ）を受け易いと考えられていた。そして、高抵抗状態のメモリセルに対し低抵抗化方向の電圧を印加した場合も、低抵抗状態のメモリセルに対し高抵抗化方向の電圧を印加した場合も、高電圧を印加するほど、ディスターブの影響は大きいと見られていた。しかしながら、上述した図３の説明からも理解されるように、本発明者らによって新規に見出された知見においては、高抵抗状態においては上記した従来のような考えとは異なる挙動となっている。
　一方、この新たに見出した現象を鑑みると次のような課題も考えられる。
　抵抗変化型不揮発性記憶装置の読み出しにおいては、上述のように読み出しディスターブを抑える為、抵抗変化素子の一方の電極に対し他方の電極の印加電圧を例えば０．５Ｖ前後の低電圧に抑えその両端に流れるメモリセル電流をセンスアンプ回路で検出し、高抵抗化状態か低抵抗化状態かを論理的なデータ「１」かデータ「０」かとして判別する。
　しかるに、本現象を鑑みると、ＬＲ化方向の電圧で読み出しを行うように読み出し回路を構成した抵抗変化型不揮発性装置において、高抵抗状態のメモリセルに対し読み出しを行う場合、読み出し回路が印加する抵抗変化素子への実効的な印加電圧がばらついたり、中間状態が生じる電圧ＶＬ１が抵抗変化素子自体でばらつくことに起因し、読み出しのために印加する電圧が、この中間状態に対応する電圧領域に入ってしまうと、読み出し時に抵抗変化素子をより高抵抗化してしまうことが考えられる。
　このことは、前述のように、読み出しウィンドウを拡大できる効果がある反面、次の動作サイクル以降でそのメモリセルを低抵抗状態に設定する書き込みを行う場合、当初の低抵抗化電圧ＶＬ２より高い電圧を印加しないと低抵抗状態に設定できない課題が生じることが考えられる。
　また、製造工程で行うフォーミングは、製造後の超高抵抗状態にある抵抗変化素子に所定のフォーミング電圧を印加して導通パス１８が形成されたか否かを、メモリセルに流れる僅かな電流の増化を読み出し回路で検出して行う。この場合も、ＬＲ化方向の電圧で読み出し判定を行った場合、読み出し自体で抵抗変化素子を高抵抗化方向に変動させてしまい、正確なフォーミング判定ができない課題も考えられる。
　以上より、書き込み回数が限定的（例えば１回のみまたは数回程度）な場合や、書き込み電圧を十分高く与えることができる用途では、ＶＬ１よりも高くかつＶＬ２以下のＬＲ化方向の電圧を印加して読み出しを行うことで、負性抵抗特性を積極的に利用して読み出しウィンドウを拡大でき、安定な読み出しが実現できる抵抗変化型不揮発性記憶装置を実現できる。
　他方、多数の書き込み回数を必要とする場合や、より低い電圧で書き込みを行う必要がある場合、若しくは、微少なメモリセル電流で読み出し判定する必要がある用途では、ＨＲ化方向の電圧を印加して読み出しを行うことで、読み出しにおいて負性抵抗特性による抵抗変化素子の抵抗値の上昇が起こらないようにして、好適な抵抗変化型不揮発性記憶装置を実現できる。
　なお、前述した負性抵抗特性の推定メカニズムに鑑みて、負性抵抗特性は、フィラメントにおける酸化還元反応に基づいて抵抗変化を起こす抵抗変化素子が、一般的に有している特性であると考えられる。従って、本発明は、本発明者らによる実験で用いた抵抗変化素子に限定して適用されるものではなく、次のような構成の抵抗変化素子に広く適用され得る。
　本開示の一態様が適用され得る抵抗変化素子において、抵抗変化層は、第１電極と第２電極との間に介在され、第１電極と第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第１電極と第２電極との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、第１電極に接続する第１の抵抗変化層と、第２電極に接続する第２の抵抗変化層の少なくとも２層を積層して構成される。
　第１の抵抗変化層は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　酸素含有率とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　抵抗変化層を構成する金属は、タンタル又はタンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、抵抗変化層にタンタル酸化物を用いる場合、第１の金属酸化物層の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の金属酸化物層の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。
　例えば、抵抗変化層にハフニウム酸化物を用いる場合、第１の金属酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。
　また、抵抗変化層にジルコニウム酸化物を用いる場合、第１の金属酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
　第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、前記第１の金属酸化物を構成する第１の金属と、前記第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層における抵抗変化現象は、高抵抗化及び低抵抗化のいずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の金属酸化物層に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物層側に引き寄せられる。これによって、第２の金属酸化物層中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の金属酸化物層に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２の金属酸化物層中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物層中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の金属酸化物層に接続されている第２電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第１電極を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物層に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　（実施形態１）
　［クロスポイント型メモリセルの構造］
　実施形態１は、クロスポイント型メモリセルアレイを備える抵抗変化型不揮発性記憶装置である。ここで、クロスポイント型メモリセルアレイとは、ワード線とビット線との交差位置にメモリセルを配置した態様のメモリセルアレイである。以下、この不揮発性記憶装置の構成及び動作について説明する。
　図６Ａは、単層クロスポイント型メモリセルアレイの立体構造を示す図である。ここでは、第１配線層としてビット線６１が配置され、その上層に、ビット線６１と交差するようにワード線６０が第２配線層として配置される。ビット線６１とワード線６０との各交点位置に、メモリセル６２が構成されている。
　図６Ｂは、多層クロスポイント型メモリセルアレイの立体構造を示す図である。第１層ビット線６３が第１配線層として配置され、その上層に、第１層ビット線６３と交差するように第１層ワード線６６が第２配線層として配置される。更にその上層に、第１層ワード線６６と交差するように第２層ビット線６４が第３配線層として配置される。更にその上層に、第２層ビット線６４と交差するように第２層ワード線６７が第４配線層として配置される。更にその上層に、第２層ワード線６７と交差するように第３層ビット線６５が第５配線層として配置される。ワード線、ビット線の各交差部にメモリセル６２が構成されている。このように、クロスポイント型メモリセルアレイは多層化が可能で、集積度を上げることができる特徴がある。
　図６Ａ及び図６Ｂにおいて、第１配線層、第３配線層、及び第５配線層が奇数配線層の一例であり、第２配線層、及び第４配線層が偶数配線層の一例である。また、ビット線が第１配線の一例であり、ワード線が第２配線の一例である。
　次に、図７に、クロスポイント型メモリセルアレイに用いられるメモリセル６２の断面構成図を示す。メモリセル６２は、抵抗変化素子１０と、電流制御素子７０を有し、抵抗変化素子１０の第１電極（ここでは下部電極）１０ｄ側に電流制御素子７０が直列に接続された、いわゆる１Ｄ１Ｒ型の構成となっている。ここで、電流制御素子７０は、選択素子の一例である。
　抵抗変化素子１０は、図１で説明した抵抗変化素子１０と同一のため、ここでの説明は割愛する。
　電流制御素子７０は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子である。この電流制御素子７０は、窒素不足型窒化シリコン（ＳｉＮx）で構成される電流制御層７０ｂを、窒化タンタル（ＴａＮ）等で構成される下部電極７０ｃと上部電極７０ａとで挟持した構造を有している。
　双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子７０は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域および電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子７０は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子７０は低抵抗（オン）状態を示す。
　以下の説明において、回路図では、メモリセル６２を、図７に示した等価回路で表記することとする。
　［抵抗変化型不揮発性記憶装置の構成］
　図８は、実施形態１に係る抵抗変化型不揮発性記憶装置の構成図である。実施形態１における抵抗変化型不揮発性記憶装置８９のメモリセルアレイはクロスポイント型のメモリセルで構成されている。
　抵抗変化型不揮発性記憶装置８９は、Ｘ方向にローカルビット線ＢＬとグローバルビット線ＧＢＬが配線され、Ｙ方向にはワード線ＷＬが配線され、ローカルビット線ＢＬとワード線ＷＬの交差部にメモリセル６２が配置された構成からなるメモリセルアレイ８０を備えているまた、複数のメモリセル６２の中から所定のメモリセルを選択するために、複数のグローバルビット線ＧＢＬの中から１本を選択し、各動作における所定の電圧を印加するグローバルビット線デコーダ／ドライバ８０ａと、複数のワード線ＷＬの中から１本を選択し、各動作に応じて所定の電圧を印加するためのワード線デコーダ／ドライバ８０ｂとを備えている。さらに、複数のローカルビット線の中から１つのローカルビット線を選択するローカルビット線／層選択回路８０ｃを備える。また、データの書き込みを行う書き込み回路８３と、選択したメモリセルに流れる電流量を検出し、高抵抗状態と低抵抗状態を判定する読み出し回路８４とを備える。さらに、入出力データの入出力処理を行うデータ入出力回路８６と、外部から入力されるアドレス信号を受け取るアドレス入力回路８５と、外部から入力されるコントロール信号に基づいてメモリセルアレイ８０の動作を制御する制御回路８７とを備えている。
　さらに、読み出し回路８４は、互いに動作方式の異なる奇数層用センスアンプ８４ａと偶数層用センスアンプ８４ｂの２つのセンスアンプを備えている。
　ここで、グローバルビット線デコーダ／ドライバ８０ａ、ワード線デコーダ／ドライバ８０ｂ、及びローカルビット線／層選択回路８０ｃは、メモリセルアレイ８０の中の任意のメモリセルを選択メモリセルとして選択する選択回路の一例である。
　メモリセルアレイ８０は、メモリセル６２を行方向と列方向にアレイ状に複数個を配置し、かつ２層積層してメモリセルアレイを構成している。
　図９は、実施形態１に係る２層クロスポイント型メモリセルアレイの断面構造図である。すなわち、図９は、メモリセルアレイ８０をＹ方向（ワード線の長手方向）から見た断面構造と、グローバルビット線９７を介して接続されるセンスアンプ回路の構成の関係を示すものである。
　１層目のメモリセル６２は、Ｘ方向に配線された第１層ローカルビット線９３ａと、Ｙ方向に配線されたワード線９２との交差部の各々に配置され、これらの複数のメモリセル６２は１層目メモリセル群９０ａを構成する。メモリセル６２は第１層ローカルビット線９３ａ側に電流制御素子７０、ワード線９２側に抵抗変化素子１０が配置された構造となっている。第１層ローカルビット線９３ａは奇数層ローカルビア９４ａを介して奇数層スイッチ素子９５ａの一端に接続され、奇数層スイッチ素子９５ａの他端にはグローバルビット線９７に接続されている。
　２層目のメモリセル６２はＸ方向に配線された第２層ローカルビット線９３ｂと、Ｙ方向に配線されたワード線９２との交差部の各々に配置され、これらの複数のメモリセル６２は２層目メモリセル群９０ｂを構成する。メモリセル６２は第２層ローカルビット線９３ｂ側に抵抗変化素子１０、ワード線９２側に電流制御素子７０が配置された構造となっている。第２層ローカルビット線９３ｂは偶数層ローカルビア９４ｂを介して偶数層スイッチ素子９５ｂの一端に接続され、偶数層スイッチ素子９５ｂの他端にはグローバルビット線９７に配線されている。
　ここで、第１層ローカルビット線９３ａ及び第２層ローカルビット線９３ｂは第１配線の一例であり、ワード線９２が前記第１配線と交差する第２配線の一例である。
　１層目のメモリセルと２層目のメモリセルとはＺ方向に対して同じ向きで構成されている。例えば、１層目のメモリセルと２層目のメモリセルのいずれのメモリセルも、図７の断面構造に含まれる各層を、図７に示される通りの順序で積層して構成されている。
　図７の構成例では、抵抗変化素子１０は、低抵抗な第１抵抗変化層１０ｃと高抵抗な第２抵抗変化層１０ｂとを、第１電極１０ｄと第２電極１０ａとで挟持した構成としている。
　このように、１層目と２層目のメモリセルについて、メモリセルを構成する各層を同一の順序で積層する理由は、メモリセルが配置されている層に依らず、１層目も２層目も製造プロセスを同じにして同一の積層体を配置することで、均一の特性を有するメモリセル特性が得られ易いためである。
　グローバルビット線９７には、奇数層選択信号９９ａを制御信号とする奇数層選択スイッチ素子９６ａと、偶数層選択信号９９ｂを制御信号とする偶数層選択スイッチ素子９６ｂとが接続され、奇数層選択スイッチ素子９６ａには奇数層用センスアンプ８４ａが、偶数層選択スイッチ素子９６ｂには偶数層用センスアンプ８４ｂが接続されている。
　奇数層用センスアンプ８４ａは、以下の構成を備えている。まず、一端に奇数層選択スイッチ素子９６ａが、他端にＳＥＮ１ノード、ゲート端子に制御電圧ＶＣＬＭＰ１が接続された奇数層ＰＭＯＳクランプトランジスタ１００ａを備えている。また、一端にはノードＳＥＮ１が、他端にはＧＮＤが接続され、ゲート端子には制御信号ＬＯＡＤ１が接続された奇数層ＮＭＯＳロードトランジスタ１０１ａを備えている。また、一端にはノードＳＥＮ１が、他端にはＧＮＤが接続され、ゲート端子には制御信号ＰＲＥ１が接続された奇数層ＮＭＯＳプリチャージトランジスタ１０２ａを備えている。また、一端にはノードＳＥＮ１が、他端には参照電圧ＶＲＥＦ１を供給し、ノードＳＥＮ１の電位と参照電圧ＶＲＥＦ１とを比較し、その大小関係に応じて、ＶＤＤ、もしくはＧＮＤを出力端子ＳＡＯ１に出力する奇数層比較器１０３ａを備えている。
　偶数層用センスアンプ８４ｂは、以下の構成を備えている。まず、一端に偶数層選択スイッチ素子９６ｂが、他端にノードＳＥＮ２、ゲート端子に制御電圧ＶＣＬＭＰ２が接続された偶数層ＮＭＯＳクランプトランジスタ１００ｂを備えている。また、一端にはノードＳＥＮ２が、他端にはＶＤＤが接続され、ゲート端子には制御信号ＬＯＡＤ２が接続された偶数層ＰＭＯＳロードトランジスタ１０１ｂを備えている。また、一端にはノードＳＥＮ２が、他端にはＶＤＤが接続され、ゲート端子には制御信号ＰＲＥ２が接続された偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂを備えている。また、一端にはノードＳＥＮ２が、他端には参照電圧ＶＲＥＦ２を供給し、ノードＳＥＮ２の電位と参照電圧ＶＲＥＦ２を比較し、その大小関係に応じて、ＶＤＤ、もしくはＧＮＤを出力端子ＳＡＯ２に出力する偶数層比較器１０３ｂを備えている。
　またこの構造では、１層目メモリセル群９０ａに対するＬＲ化方向は、ワード線９２を基準としてグローバルビット線９７を高電位にする方向であるのに対し、２層目メモリセル群９０ｂに対するＬＲ化方向は、逆にグローバルビット線９７を基準としてワード線９２を高電位にする方向に対応する。言い換えると、１層目メモリセル群９０ａのメモリセルにＬＲ化時に流れる電流方向と、２層目メモリセル群９０ｂのメモリセルにＬＲ化時に流れる電流方向とは同一である。各メモリセルの抵抗変化素子１０（図１を参照）を構成している第１電極（下部電極）から第２電極（上部電極）への方向に電流は流れる。
　したがって、１層目メモリセル群９０ａに対するＨＲ化方向は、ワード線９２を基準としてグローバルビット線９７を低電位にする方向であるのに対し、２層目メモリセル群９０ｂに対するＨＲ化方向は、逆にグローバルビット線９７を基準としてワード線９２を低電位にする方向に対応する。言い換えると、１層目メモリセル群９０ａのメモリセルにＨＲ化時に流れる電流方向と、２層目メモリセル群９０ｂのメモリセルにＨＲ化時に流れる電流方向とは同一である。各メモリセルの抵抗変化素子１０（図１を参照）を構成している第２電極（上部電極）から第１電極（下部電極）への方向に電流は流れる。
　上記説明では、１層目メモリセル群９０ａに対応する層を奇数メモリ層、２層目メモリセル群９０ｂに対応する層を偶数メモリ層に対応させている。
　メモリセル群を３層以上の積層とする場合は、図６Ｂで説明したように、メモリセルをさらにＺ方向に積層した場合に、３層目、５層目、・・・が奇数メモリ層となり、２層目、４層目、・・・が偶数メモリ層となる。、この場合、奇数メモリ層のメモリセル群９０ａと、偶数メモリ層のメモリセル群９０ｂとが図９に示す接続関係で順にＺ方向に積層される。すなわち、奇数メモリ層のメモリセル群に接続される奇数層のローカルビット線は、奇数層ローカルビア９４ａに共通接続されて、さらに奇数層スイッチ素子９５ａを介してグローバルビット線９７に接続される。また、偶数メモリ層のメモリセル群に接続される偶数層のローカルビット線は、偶数層ローカルビア９４ｂに共通接続されて、さらに偶数層スイッチ素子９５ｂを介してグローバルビット線９７に接続される。
　このような３層以上の多層積層とした場合にも、上述した２層のメモリセル群の場合と同様に、奇数層目のメモリセル群のメモリセルにＬＲ化時に流れる電流方向と、偶数層目メモリセル群のメモリセルにＬＲ化時に流れる電流方向とは同一である。また、奇数層目のメモリセル群のメモリセルにＨＲ化時に流れる電流方向と、偶数層目のメモリセル群のメモリセルにＨＲ化時に流れる電流方向とは同一である。
　［抵抗変化型不揮発性記憶装置の動作］
　以上のように構成された、抵抗変化型不揮発性記憶装置８９について、奇数メモリ層、偶数メモリ層の各層を選択メモリセルのデータを読み出す場合の読み出しサイクルにおける動作について、図９の回路構成図と図１０、図１１に示すタイミングチャートを参照しながら説明する。
　［奇数メモリ層にあるメモリセルを選択した場合］
　図１０は、実施形態１に係る奇数層用センスアンプの動作タイミング説明図であり、抵抗変化型不揮発性記憶装置８９の奇数メモリ層にあるメモリセルを選択した場合の読み出しを示すタイミングチャートである。以下の説明は、奇数層に属するメモリセル６２を選択してデータを読み出す場合についてあてはまる。
　時刻Ｔ１－１は読み出しにおけるプリチャージ期間である。制御信号ＰＲＥ１をハイレベルにし、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａをオンさせ、制御信号ＬＯＡＤ１をロウレベルにすることで、奇数層ＮＭＯＳロードトランジスタ１０１ａをオフに設定し、ワード線９２をＧＮＤに設定することにより、第１層ローカルビット線９３ａおよびノードＳＥＮ１がＧＮＤレベルにプリチャージされる。
　このとき、対象のメモリセル６２に流れる電流ＩＣＥＬＬはゼロである。また奇数層用センスアンプ８４ａの出力端子ＳＡＯ１の出力データは不定である。
　時刻Ｔ１－２は選択メモリセル６２のデータを読み出すセンス期間である。制御信号ＰＲＥ１はロウレベル、制御信号ＬＯＡＤ１をハイレベルに切り替えることで、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａはオフ、奇数層ＮＭＯＳロードトランジスタ１０１ａがオンとなり、また選択するワード線９２に読み出し電圧Ｖｒｅａｄを印加する。
　すると、選択したメモリセル６２に対し、第１電極１０ｄを基準にして第２電極１０ａが正となるＨＲ化方向の電圧が印加され、選択したメモリセル６２にはワード線９２から第１層ローカルビット線９３ａの向き（図９参照）に電流が流れ始める。この時、選択されるメモリセル６２の設定抵抗値が高抵抗状態か低抵抗状態かで、流れる電流量は異なる。なお、メモリセル６２に流れる電流ＩＣＥＬＬの電流の向きは、ワード線９２から流れ出る向きをプラス、流れ込む向きをマイナスとして示している。
　そして、その結果、第１層ローカルビット線９３ａおよびノードＳＥＮ１に充電が開始され、時刻Ｔ１－１の時の電位から上昇が開始される。この時、選択されるメモリセル６２の設定抵抗値が高抵抗状態か低抵抗状態かに応じて上昇の速度が異なる。
　時刻Ｔ１－３は奇数層比較器１０３ａでデータを判定し出力する期間である。奇数層比較器１０３ａの入力端子に接続された、ノードＳＥＮ１とＶＲＥＦ１の電位を比較し、その大小関係に応じてデータ「０」かデータ「１」かの判定を行い、出力端子ＳＡＯ１へ出力する。
　その後、時刻Ｔ１－４で再び制御信号ＰＲＥ１がハイレベル、制御信号ＬＯＡＤ１がロウレベルに設定されることで、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａがオン、奇数層ＮＭＯＳロードトランジスタ１０１ａがオフとなり、ワード線９２、第１層ローカルビット線９３ａをＧＮＤに設定することで、ノードＳＥＮ１がＧＮＤレベルにプリチャージされ、奇数層メモリセルのデータ読み出しが完了する。
　このように、奇数層用センスアンプ８４ａは、選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路として機能する。
　［偶数メモリ層にあるメモリセルを選択した場合］
　図１１は、実施形態１に係る偶数層用センスアンプの動作タイミング説明図であり、抵抗変化型不揮発性記憶装置８９の偶数メモリ層にあるメモリセルを選択した場合の読み出しを示すタイミングチャートである。以下の説明は、偶数層に属するメモリセル６２を選択してデータを読み出す場合についてあてはまる。
　時刻Ｔ２－１は読み出しにおけるプリチャージ期間である。制御信号ＰＲＥ２をロウレベルにし、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂをオンさせ、制御信号ＬＯＡＤ２をハイレベルにすることで偶数層ＰＭＯＳロードトランジスタ１０１ｂをオフに設定し、ワード線９２をＶｒｅａｄに設定することにより、第２層ローカルビット線９３ｂおよびノードＳＥＮ２がＶｒｅａｄレベルにプリチャージされる。
　時刻Ｔ２－２は選択メモリセル６２のデータを読み出すセンス期間である。制御信号ＰＲＥ２はハイレベル、制御信号ＬＯＡＤ２をロウレベルに切り替えることで、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂはオフ、偶数層ＰＭＯＳロードトランジスタ１０１ｂがオンとなり、また選択するワード線９２にＧＮＤを印加する。
　すると、選択したメモリセル６２に対し、第１電極１０ｄを基準にして第２電極１０ａが正となるＨＲ化方向の電圧が印加され、選択したメモリセル６２には第２層ローカルビット線９３ｂからワード線９２に電流が流れ込む向きに流れ始める。この時、選択されるメモリセル６２の設定抵抗値が高抵抗状態か低抵抗状態かで、流れる電流量は異なる。そして、その結果、第２層ローカルビット線９３ｂおよびノードＳＥＮ２は放電が開始され、時刻Ｔ２－２の時の電位から下降が開始される。この時、選択されるメモリセル９２の設定抵抗値が高抵抗状態か低抵抗状態かに応じて下降の速度が異なる。
　時刻Ｔ２－３は偶数層比較器１０３ｂでデータを判定し出力する期間である。偶数層比較器１０３ｂの入力端子に接続された、ノードＳＥＮ２とＶＲＥＦの電位を比較し、その大小関係に応じてデータ「０」かデータ「１」かの判定を行い、出力端子ＳＡＯ２へ出力する。
　その後、時刻Ｔ２－４で再び制御信号ＰＲＥ２がロウレベル、制御信号ＬＯＡＤ２がハイレベルにされることで、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂがオン、偶数層ＰＭＯＳロードトランジスタ１０１ｂがオフとなり、ワード線９２、第１層ローカルビット線９３ａをＶｒｅａｄに設定することで、ノードＳＥＮ２がＶｒｅａｄレベルにプリチャージされ、偶数層メモリセルのデータ読み出しが完了する。
　このように、偶数層用センスアンプ８４ｂは、選択メモリセルを介した放電により上昇する電圧を検知する放電方式センスアンプ回路として機能する。
　以上、説明したように、抵抗変化型不揮発性記憶装置８９では、Ｚ方向に、同一の構造で形成された多層クロスポイント型メモリセルアレイにおいて、奇数層と偶数層で各々メモリセルに流れる電流の向きが、メモリセル自体に対して同一方向（ワード線からビット線へ電流が流れる方向としては、奇数層と偶数層とでは、逆になる）になるようにセンスアンプを切り替える。これによって、何れの層にあるメモリセルを選択して読み出しを行うときも、第１電極を基準にして第２電極が正となるＨＲ化方向の電圧が、選択メモリセルに印加されるので、読み出し時に抵抗変化素子の抵抗値の変動が生じない電流方向からの読み出しが実現可能となる。
　なお、本実施形態１において、奇数層用センスアンプと偶数層用センスアンプとして、電流の向きが異なる２種類のセンスアンプを設けたが、それに限るものではない。
　例えば、メモリセルの構造をワード線に対して上下（積層方向に）対称に製造すれば、何れか一方のセンスアンプのみで抵抗値の変動が生じない読み出しの実現が可能となる。
　さらに、抵抗変化型不揮発性記憶装置８９に想定される用途によっては、いずれのメモリ層にあるメモリセルに対しても、第２電極１０ａを基準にして第１電極１０ｄが正となるＬＲ化方向の電圧を印加して読み出しを行ってもよい。そのような読み出しは、例えばメモリセルアレイがプログラマブルＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）として用いられ、各メモリセルに対して想定される書き込み回数が限定的（例えば１回のみまたは数回程度）である場合などに適している。
　そのような読み出しは、例えば、奇数層用センスアンプ８４ａで偶数メモリ層にあるメモリセルに対し読み出しを行い、かつ、偶数層用センスアンプ８４ｂで奇数メモリ層にあるメモリセルに対し読み出しを行うように、奇数層スイッチ素子９５ａ、偶数層スイッチ素子９５ｂ、奇数層選択スイッチ素子９６ａ、及び偶数層選択スイッチ素子９６ｂをオンさせるタイミングを変更することによって行い得る。
　（実施形態２）
　［抵抗変化型不揮発性記憶装置の構成］
　図１２は、実施形態２に係る抵抗変化型不揮発性記憶装置１１０の構成図を示している。実施形態２における抵抗変化型不揮発性記憶装置１１０のメモリセルアレイは１Ｔ１Ｒ型のメモリセルで構成されている。
　図１２に示すように、本実施形態２における抵抗変化型不揮発性記憶装置１１０は、図１で示された１Ｔ１Ｒ型メモリセルを用いて構成され、実データの書き込みを行う本体セル領域１２０ａと、本体セル領域１２０ａ内で発生した不良メモリセルを代替するための冗長メモリセルが設けられた冗長セル領域１２０ｂ、本体セル領域１２０ａで発生した不良メモリセルを代替した冗長メモリセルのアドレス情報を格納しておく冗長アドレス情報領域１２０ｃの３つの領域に分けられたメモリセルアレイ１２０を備える。
　さらに、本体セル領域１２０ａ又は冗長セル領域１２０ｂに接続されている複数のワード線の中から１つのワード線を選択するロウデコーダ回路１２１と、冗長アドレス情報領域１２０ｃに接続されている複数のワード線の中から１つのワード線を選択する冗長アドレス選択回路１２５とを備える。また、複数のビット線と複数のソース線の中から１つのビット線と１つのソース線とを選択し、各動作における所定の電圧を印加するカラム選択回路１２２ａ、１２２ｂを備える。また、選択メモリセルへデータの書き込みをする書き込み回路１２３と、ビット線、もしくはソース線に流れる電流量を検出し、データの判定を行う読み出し回路１２４とを備える。さらに、入出力データの入出力処理を行うデータ入出力回路１２８とを備える。
　さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路１２７と、外部から入力されるコントロール信号に基づいて、メモリセルアレイ１２０の動作を制御する制御回路１２６を備える。また、各動作においてメモリセルへ設定された電圧をビット線やソース線に与える電圧印加回路１２９を備えている。
　ここで、ロウデコーダ回路１２１、冗長アドレス選択回路１２５、カラム選択回路１２２ａ、１２２ｂは、メモリセルアレイ１２０の中の任意のメモリセルを選択メモリセルとして選択する選択回路の一例である。
　メモリセルアレイ１２０内の本体セル領域１２０ａ、冗長セル領域１２０ｂ、冗長アドレス情報領域１２０ｃは、各領域が別々のワード線に接続されるとともに、全領域の同一の列（カラム）は同じビット線と同じソース線に共通に接続されている。メモリセルアレイ１２０において、複数の本体セル領域１２０ａのワード線ＷＬ０、ＷＬ１、ＷＬ２・・・、冗長セル領域のワード線ＷＬｒ０、ＷＬｒ１、ＷＬｒ２・・・および冗長アドレス情報領域のワード線ＷＬｉ０、ＷＬｉ１、ＷＬｉ２・・・に交差してビット線ＢＬ０、ＢＬ１、ＢＬ２・・・が配置されている。そして、本体セル領域１２０ａのワード線ＷＬ０、ＷＬ１、ＷＬ２・・・、冗長セル領域１２０ｂのワード線ＷＬｒ０、ＷＬｒ１、ＷＬｒ２・・・および冗長アドレス情報領域１２０ｃのワード線ＷＬｉ０、ＷＬｉ１、ＷＬｉ２・・・と、ビット線ＢＬ０、ＢＬ１、ＢＬ２・・・との交点に対応してそれぞれ１Ｔ１Ｒ型のメモリセル１７が設けられている。ビット線ＢＬ０、ＢＬ１、ＢＬ２・・・と平行にソース線ＳＬ０、ＳＬ１、ＳＬ２・・・が配置されている。
　メモリセル１７の各々のトランジスタのゲートはワード線に接続され、トランジスタの抵抗変化素子１０と接続されていない側の端子１６(図１を参照)にはソース線が接続されている。一方、各々のビット線は、抵抗変化素子１０の第２電極（上部電極）１０ａ側の端子１２と各々接続されている。
　ここで、メモリセル１７の端子１２、１６が、メモリセル１７の両端を構成しており、ビット線及びソース線が、それぞれ第１配線及び第２配線の一例である。また、本体セル領域１２０ａと冗長セル領域１２０ｂとが、第１メモリ領域の一例であり、冗長アドレス情報領域１２０ｃが、第２メモリ領域の一例である。
　アドレス入力回路１２７は、入力されたアドレス信号をロウデコーダ回路１２１あるいは冗長アドレス選択回路１２５へ出力する。このアドレス信号によって、ロウデコーダ回路１２１あるいは冗長アドレス選択回路１２５は複数のワード線の中から１つのワード線を選択し、また、カラム選択回路１２２ａ、１２２ｂはそれぞれ、複数のビット線と複数のソース線の中から１つずつ、かつ別々のビット線とソース線を選択する。例えば、カラム選択回路１２２ａがビット線を選択した場合は、カラム選択回路１２２ｂはソース線を選択する。カラム選択回路１２２ａがソース線を選択した場合は、カラム選択回路１２２ｂはビット線を選択する。以上により、アドレス信号に応じたメモリセルが選択される。
　制御回路１２６は、入力されたコントロール信号に基づき、カラム選択回路１２２ａ、１２２ｂに対し、ソース線を接続するのか、あるいはビット線を接続するのかを設定し、書き込み時は書き込み回路１２３、読み出し時は読み出し回路１２４を動作させ、各動作に必要な電圧は電圧印加回路１２９により設定される。
　不良アドレスレジスタ１３６は、冗長アドレス情報領域１２０ｃのデータを読み出し回路１２４で読み出し、そのアドレス情報を蓄えておくレジスタである。アドレス比較器１３７は、不良アドレスレジスタ１３６のアドレス情報とアドレス入力回路１２７のアドレス情報とを比較し、アドレス情報が一致する場合は冗長セル領域１２０ｂを選択するようにロウデコーダ回路１２１に指示を出す。
　図１３は実施形態２に係る抵抗変化型不揮発性記憶装置１１０の読み出し回路１２４の構成を示している。
　読み出し回路１２４は放電方式のセンスアンプ回路を有している。当該センスアンプ回路は、比較器１３０と、プリチャージＰＭＯＳトランジスタ１３１と、ロードＰＭＯＳトランジスタ１３２と、クランプＮＭＯＳトランジスタ１３３とを備えている。プリチャージＰＭＯＳトランジスタ１３１は、ゲート端子にプリチャージ制御信号ＰＲＥ、ソース端子にＶＤＤ、ドレイン端子にノードＳＥＮが接続されている。ロードＰＭＯＳトランジスタ１３２は、ゲート端子にロード制御信号ＬＯＡＤ、ソース端子にＶＤＤ、ドレイン端子にノードＳＥＮが接続されている。クランプＮＭＯＳトランジスタ１３３は、ソース端子もしくはドレイン端子の何れか一方がノードＳＥＮと接続され、他端にはメモリセルが接続されている。
　また、クランプＮＭＯＳトランジスタ１３３とスイッチＳＷａ、ＳＷｂ、ＳＷｃとを備えてクランプ回路１３４が構成されている。
　クランプＮＭＯＳトランジスタ１３３のゲート端子にはスイッチＳＷａとＳＷｂとＳＷｃとが接続され、ＳＷａには電圧源ＶＣＬＭＰ＿Ａ、ＳＷｂには電圧源ＶＣＬＭＰ＿Ａよりも大きな電圧値を持つ電圧源ＶＣＬＭＰ＿Ｂ、ＳＷｃにはＧＮＤ端子が接続されている。これら３つの電圧源の切り替えにより、読み出し時にメモリセルへ印加される電圧を調整することができる。
　［抵抗変化型不揮発性記憶装置の動作］
　次に、実施形態２における抵抗変化型不揮発性記憶装置１１０のシステム、及び各メモリセルアレイ領域における読み出しについて、図１４、図１５のフローチャートを用いて説明する。図１４は、実施形態２に係るメモリセルアレイの動作（製造工程時）のフローチャートを示す図である。図１５は、実施形態２に係るメモリセルアレイの動作（通常動作時）のフローチャートを示す図である。
　本実施形態２における抵抗変化型不揮発性記憶装置の読み出し方法は、図１４に示す製造工程の検査時と、図１５に示す通常動作時とでは異なる。
　図１４の製造工程検査（Ｓ１１）では、製品製造後にメモリセルアレイ１２０の本体セル領域１２０ａ内のメモリセルに対して検査が開始される（Ｓ１２）。この検査により、本体セル領域１２０ａ内に不良メモリセルが検出された場合は（Ｓ１３でＹｅｓ）、本体セル領域１２０ａ内の不良メモリセルを冗長セル領域１２０ｂ内の定められたメモリセルで代替する動作を行う。この動作において、本体セル領域１２０ａ内の不良メモリセルのアドレスと当該不良メモリセルの代替に用いられた冗長セル領域１２０ｂのメモリセルのアドレスとを対応づけるための割り当て情報が冗長アドレス情報領域１２０ｃ内のメモリセルへ書き込まれ、冗長救済処理が完了する（Ｓ１４）。本体セル領域１２０ａ内の全てのメモリセルに対して検査を行い、上述の冗長救済処理を行えば、検査終了となる（Ｓ１５）。
　図１５に示すのは、図１４の製品検査が完了し、メモリセルアレイ１２０を通常動作として扱う場合の動作のフローチャートを示している。
　通常動作（Ｓ２１）では、抵抗変化型不揮発性記憶装置１１０に電源ＶＤＤが投入されると、最初に一度だけ冗長アドレス情報領域１２０ｃに対して読み込みが実施され（Ｓ２２）、その情報が不良アドレスレジスタ１３６に格納される。それ以降の読み出し又は書き込み（Ｓ２３）においては、アドレス入力回路１２７に入力されたアドレス情報（Ｓ２４）と不良アドレスレジスタ１３６の情報をアドレス比較器１３７でその都度比較し、一致しなければ（Ｓ２５でＮｏ）、本体セル領域１２０ａ内のアドレスへ各動作が実施される（Ｓ２６）。一方、上記のアドレスが一致した場合（Ｓ２５でＹｅｓ）、本体セル領域１２０ａにアクセスするビットは不良ビットと判断されるため、検査時に割り当てられた冗長セル領域１２０ｂのメモリセルへアクセスし、指示された読み出しや書き込みが実施される（Ｓ２７）。このような制御により、本体セル領域に発生する不良ビットを救済する冗長救済が実現される（Ｓ２８）。
　以上説明のように、冗長アドレス情報領域１２０ｃへの書き込みは、主には製造工程検査時に１回のみまたは数回程度で、多くの書き換え動作は行われない。また通常動作では読み出しのみが行われる。
　次に、各領域におけるメモリセルアレイの詳細な読み出しについて説明する。
　［本体セル領域、冗長セル領域における読み出し］
　図１６の回路構成図と図１８の動作タイミング図を用いて、本体セル領域１２０ａの読み出しについて説明する。
　図１６は、実施形態２に係る本体セル領域と冗長セル領域を読み出しする時の回路構成図である。更に詳細には、図１６は、ビット線ＢＬｓと選択ソース線ＳＬｓに接続されたメモリセルアレイの一部分と、カラム選択回路１２２ｂを介して接続されるセンスアンプ回路で構成された読み出し回路１２４の本体セル領域１２０ａのメモリセルを読み出しする時の回路構成図である。
　本体セル領域の読み出し時においては、カラム選択回路１２２ｂ内のＳＷ１がオフ、ＳＷ２がオンすることにより、選択ソース線ＳＬｓがＧＮＤへ接続される。一方、カラム選択回路１２２ａではＳＷ３がオン、ＳＷ４がオフすることにより、ビット線ＢＬｓが読み出し回路１２４へ接続される。
　また、クランプＮＭＯＳトランジスタ１３３のゲート端子には、読み出しの期間中、電圧源ＶＣＬＭＰ＿Ａが与えられる。
　図１８は、実施形態２に係る本体セル領域と冗長セル領域の読み出し時のタイミングチャートを示している。
　時刻ＴＡ－１のプリチャージ期間では、制御信号ＰＲＥ＿Ａはロウレベルとなり、プリチャージＰＭＯＳトランジスタ１３１はオン状態になる一方で、制御信号ＬＯＡＤ＿ＡはハイレベルとなりロードＰＭＯＳトランジスタ１３２はオフ状態となる。また、ワード線ＷＬはロウレベルでＮＭＯＳトランジスタ１５はオフ状態となっている。
　クランプ回路１３４のゲート端子はＳＷａに接続され、ＶＣＬＭＰ＿Ａの電圧が印加されることで、ビット線ＢＬｓの電位はＶＣＬＭＰ＿ＡからクランプＮＭＯＳトランジスタの閾値電圧ＶＴを引いた電位までプリチャージされ、またノードＳＥＮはＶＤＤまでプリチャージされる。
　時刻ＴＡ－２のセンス期間では、制御信号ＰＲＥ＿ＡをハイレベルにすることでプリチャージＰＭＯＳトランジスタ１３１がオフ状態となり、制御信号ＬＯＡＤ＿Ａがロウレベルになることで、ロードＰＭＯＳトランジスタ１３２はオン状態になる。また、指定するワード線ＷＬｓをハイレベルにすることでＮＭＯＳトランジスタ１５はオン状態となる。
　そして、ビット線ＢＬｓから選択メモリセル１６０を通して選択ＳＬｓに向かって電流が流れる向き、すなわち抵抗変化層１１が高抵抗化する向きの電圧が印加され、放電が開始される。このとき、ノードＳＥＮの放電の様子は図１８の破線に示すように、選択メモリセルの抵抗変化素子が高抵抗状態の場合は、低抵抗状態のときと比べて電位の変化が遅くなる。
　時刻ＴＡ－３のラッチ期間では、時刻ＴＡ－３の開始時刻におけるノードＳＥＮの電位と参照電圧ＶＲＥＦ＿Ａを比較器１３０により比較する。選択メモリセル１６０の抵抗状態が高抵抗状態であればロウレベル、低抵抗状態であればハイレベルのデータとして出力端子ＳＡＯ１へ出力される。
　データ出力が完了すると、時刻ＴＡ－４では、ワード線がロウレベルとなり、選択メモリセル１６０の選択トランジスタがオフして読み出しが終了する。
　なお、冗長セル領域１２０ｂに関しても、動作自体は本体セル領域と同じであるため、ここでの説明は割愛する。
　［冗長アドレス情報領域における読み出し］
　次に、図１７の回路構成図と図１９の動作タイミング図を用いて、冗長アドレス情報領域１２０ｃの読み出しについて説明する。
　図１７は、実施形態２に係る冗長アドレス情報領域を読み出しする時の回路構成図である。更に詳細には、図１７は、ビット線ＢＬｓと選択ソース線ＳＬｓに接続されたメモリセルアレイ１２０の一部分と、カラム選択回路１２２ｂを介して接続されるセンスアンプ回路で構成された読み出し回路１２４の冗長アドレス情報領域１２０ｃのメモリセルを読み出しする時の回路構成図である。
　冗長アドレス情報領域１２０ｃの読み出し時においては、カラム選択回路１２２ｂ内のＳＷ１がオン、ＳＷ２がオフすることにより、ビット線ＢＬｓがＧＮＤへ接続される。一方、カラム選択回路１２２ａではＳＷ３がオフ、ＳＷ４がオンすることにより、選択ソース線ＳＬｓが読み出し回路１２４へ接続される。つまり、冗長アドレス情報領域１２０ｃの読み出しでは、本体セル領域１２０ａと冗長セル領域１２０ｂの読み出し時とビット線とソース線の接続は逆の関係となる。
　また、クランプＮＭＯＳトランジスタ１３３のゲート端子には、読み出しの期間中、電圧源ＶＣＬＭＰ＿Ｂが与えられる。なお、電圧源ＶＣＬＭＰ＿Ｂの電圧は電圧源ＶＣＬＭＰ＿Ａの電圧より高く設定されている。
　図１９は、実施形態２に係る冗長アドレス情報領域の読み出し時のタイミングチャートを示している。
　時刻ＴＢ－１のプリチャージ期間では、制御信号ＰＲＥ＿Ｂはロウレベルとなり、プリチャージＰＭＯＳトランジスタ１３１はオン状態になる一方で、制御信号ＬＯＡＤ＿ＢはハイレベルとなりロードＰＭＯＳトランジスタ１３２はオフ状態となる。また、ワード線ＷＬはロウレベルでＮＭＯＳトランジスタ１５はオフ状態となっている。クランプ回路１３４のゲート端子はＳＷｂに接続され、ＶＣＬＭＰ＿Ｂの電圧が印加されることで、ソース線ＳＬｓの電位はＶＣＬＭＰ＿ＢからクランプＮＭＯＳトランジスタの閾値電圧ＶＴを引いた電位までプリチャージされ、またノードＳＥＮはＶＤＤまでプリチャージされる。
　時刻ＴＢ－２のセンス期間では、制御信号ＰＲＥ＿ＢをハイレベルにすることでプリチャージＰＭＯＳトランジスタ１３１がオフ状態となり、制御信号ＬＯＡＤ＿Ｂがロウレベルになることで、ロードＰＭＯＳトランジスタ１３２はオン状態となる。また、指定するワード線ＷＬｓをハイレベルにすることでＮＭＯＳトランジスタ１５はオン状態となる。
　そして、選択ソース線ＳＬｓから選択メモリセル１７０を通してビット線ＢＬｓに向かって電流が流れる向き、すなわち抵抗変化層１１が低抵抗化する向きの電圧が印加され、放電が開始される。このとき、ノードＳＥＮの放電の様子は図１９の破線に示すように、選択メモリセルの抵抗変化素子が高抵抗状態の場合は、低抵抗状態のときと比べて電位の変化が遅くなる。
　時刻ＴＢ－３のラッチ期間では、時刻ＴＢ－３の開始時刻におけるノードＳＥＮの電位と参照電圧ＶＲＥＦ＿Ｂを比較器１３０により比較する。選択メモリセル１７０の抵抗状態が高抵抗状態であればロウ、低抵抗状態であればハイのデータとして出力端子ＳＡＯ１へ出力される。
　データ出力が完了すると、時刻ＴＢ－４では、ワード線がロウレベルとなり、選択メモリセル１７０の選択トランジスタがオフ、クランプ回路もオフとなることで、読み出しが終了する。
　以上のように、実施形態２における抵抗変化型不揮発性記憶装置では、ビット線とソース線とセンスアンプとＧＮＤの接続関係を、データを読み出すメモリ領域に応じて切り替えることで、読み出しにおいて１Ｔ１Ｒ型メモリセル１７に流す電流の向きを変えている。
　これは、本実施形態２における本体セル領域１２０ａ、冗長セル領域１２０ｂ、冗長アドレス情報領域１２０ｃにおいて、冗長アドレス情報領域１２０ｃが本体セル領域１２０ａや冗長セル領域１２０ｂと比べ、メモリセルへの書き込み頻度が大幅に少なく、メモリとしての用途が異なるからである。
　実施形態２における本体セル領域１２０ａ、冗長セル領域１２０ｂでは、製品検査後においても、通常動作として、データの書き込みや読み出しが繰り返し行われる領域である。つまり、これらの領域では、読み出しだけでなく、書き込みも行なわれるため、読み出しを行う際にも、次の書き込みの安定化を考慮し、高抵抗状態の抵抗値が更に高抵抗へ変動しないように、抵抗変化素子にはＨＲ化方向の比較的低い電圧ＶＣＬＭＰ＿Ａから閾値電圧ＶＴを引いた電圧を印加して読み出しを行っている。
　一方で、冗長アドレス情報領域の動作においては、製品検査時に検出された固定の不良ビットのアドレス情報が冗長アドレス情報領域に一旦書き込まれると、後の通常動作時では冗長アドレス情報領域へのアクセスは読み出しに限られる。つまり、冗長アドレス情報領域での書き込みは製品検査時の１回もしくは数回程度であり、それ以後は書き込みが行われることはない。
　この場合、ＬＲ化方向の図２における電圧領域Ｂに相当するＶＣＬＭＰ＿Ｂから閾値電圧ＶＴを引いた比較的高い電圧を印加して、データを読み出すことが有効となる。なぜなら、読み出しだけを考慮すればよいため、高抵抗状態に書き込まれたメモリセルにおいては、電圧領域Ｂの電圧が印加されることで、より高抵抗化方向に遷移することで、より少ない読み出し電流状態にできるからである。また、低抵抗状態に書き込まれたメモリセルにおいては、電圧領域Ｂという比較的高い電圧が印加されることで、より多くの電流を流すことができ、その結果、高抵抗状態と低抵抗状態の読み出しウィンドウを拡大させることができ、読み出しの安定性を高くすることができるためである。
　以上より、本体セル領域１２０ａや冗長セル領域１２０ｂのように、多数回の書き込みや読み出しをメモリセルに対して行う場合や、少数回であっても多値記録のように抵抗変化素子の抵抗値を所定の範囲に上限および下限値を止めておく必要がある場合や、抵抗変化素子自体の抵抗値の絶対値を測定する場合などの利用形態では、抵抗変化素子にＨＲ化方向の比較的低い電圧を印加して読み出しを行うのが好適である。
　一方、冗長アドレス情報領域のように、１回または少数回（例えば１０回以下）の書き換え動作のみで、以降はその記録情報の読み出しのみを行う利用形態の場合は、抵抗変化素子にＬＲ化方向の電圧を印加して読み出しを行うのがよい。さらには図２で示す負性抵抗特性を示す電圧領域Ｂの比較的高い電圧を印加して読み出しを行うのが、より好適である。このような利用形態は他に、機器のＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）などのプログラム情報、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）カードなどに記録される生年月日や個人ＩＤなどの情報や暗号鍵情報などのワンタイム的な記録情報の読み出しがある。
　なお、本実施形態２においては、各メモリセル領域においてビット線、ソース線とセンスアンプの接続関係の切り替えを行う方法を用いたが、それに限るものではない。
　例えば、ビット線とソース線の切り替えは行わず、センスアンプ回路を、実施形態１で述べた場合と同様に、放電方式と充電方式の２種類のセンスアンプを用意し、通常の読み出し時（本体セル領域、冗長セル領域の読み出し時）と、冗長アドレス情報領域の読み出し時とで、これらの２種類のセンスアンプを切り替えることでも実現可能である。
　本開示は、抵抗変化型不揮発性記憶装置として、特に高抵抗状態抵抗素子に対して、ＬＲ化方向にＬＲ化書き込み電圧よりも小さい読み出し電圧で読み出しを行った際、より高抵抗状態へ遷移してしまう抵抗素子とスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、不揮発性記憶装置の読み出しの安定性を向上できる。したがって、携帯電話やノートパソコン等の電子機器に使用される高信頼性メモリを実現するのに有用である。
１０　　　抵抗変化素子
１０ａ　　第２電極
１０ｂ　　第２抵抗変化層
１０ｃ　　第１抵抗変化層
１０ｄ　　第１電極
１１　　　抵抗変化層
１２　　　第２端子
１３　　　第３端子
１４　　　ゲート端子
１５　　　ＮＭＯＳトランジスタ
１６　　　第１端子
１７　　　メモリセル
１８　　　局所領域
６０，６６，６７　ワード線
６１，６３，６４，６５　ビット線
６２　　　メモリセル
７０　　　電流制御素子
７０ａ　　上部電極
７０ｂ　電流制御層
７０ｃ　　下部電極
８０　　　メモリセルアレイ
８０ａ　　ローカルビット線／層選択回路
８０ｂ　　ワード線デコーダ／ドライバ回路
８０ｃ　　グローバルビット線デコーダ／ドライバ回路
８３　　　書き込み回路
８４　　　読み出し回路
８４ａ　　奇数層用センスアンプ
８４ｂ　　偶数層用センスアンプ
８５　　　アドレス入力回路
８６　　　データ入出力回路
８７　　　制御回路
８９　　　抵抗変化型不揮発性記憶装置
９０ａ，９０ｂ　メモリセル群
９２　　　ワード線
９３ａ，９３ｂ　ローカルビット線
９４ａ，９４ｂ　ローカルビア
９５ａ，９５ｂ　スイッチ素子
９６ａ，９６ｂ　選択スイッチ素子
９７　　　グローバルビット線
１００ａ，１００ｂ　クランプトランジスタ
１０１ａ，１０１ｂ　ロードトランジスタ
１０２ａ，１０２ｂ　プリチャージトランジスタ
１０３ａ，１０３ｂ　比較器
１１０　　抵抗変化型不揮発性記憶装置
１２０　　メモリセルアレイ
１２０ａ　本体セル領域
１２０ｂ　冗長セル領域
１２０ｃ　冗長アドレス情報領域
１２１　　ロウデコーダ回路
１２２ａ，１２２ｂ　カラム選択回路
１２３　　書き込み回路
１２４　　読み出し回路
１２５　　冗長アドレス選択回路
１２６　　制御回路
１２７　　アドレス入力回路
１２８　　データ入出力回路
１２９　　電圧印加回路
１３０　　比較器
１３１　　プリチャージトランジスタ
１３２　　ロードトランジスタ
１３３　　クランプトランジスタ
１３４　　クランプ回路
１３６　　不良アドレスレジスタ
１３７　　アドレス比較器
１６０，１７０　　選択メモリセル

Claims (16)

  1. 　複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、
    　前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、
    　前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、
    　を備え、
    　複数の第１配線を有する奇数配線層と、前記複数の第１配線と交差する複数の第２配線を有する偶数配線層とが交互に積層され、前記積層の方向に隣接する前記奇数配線層を構成する複数の第１配線と前記偶数配線層を構成する複数の第２配線との間の各交差部に前記メモリセルが設けられて多層のメモリセルアレイを構成しており、
    　前記抵抗変化層は、第１の酸素不足度を有する第１の金属酸化物で構成された前記第１電極に接する第１の抵抗変化層と、前記第１の抵抗変化層より酸素不足度が小さい第２の金属酸化物で構成され前記第２電極に接する第２の抵抗変化層とを積層して構成され、
    　前記多層のメモリセルアレイを構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、前記選択素子、前記第１電極、前記第１抵抗変化層、前記第２抵抗変化層及び前記第２電極が配置されており、
    　前記読み出し回路は、前記奇数層のメモリセルアレイを構成するメモリセルの抵抗状態の検知する第１のセンスアンプと、前記偶数層のメモリセルアレイを構成するメモリセルの抵抗状態を検知する第２のセンスアンプとを備え、
    　前記第１のセンスアンプおよび前記第２のセンスアンプは、前記選択メモリセルが前記多層のメモリセルアレイのいずれの層である場合も、前記選択メモリセルにおける前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加して前記読み出しを行う、
    　抵抗変化型不揮発性記憶装置。
  2. 　前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路を備え、
    　前記書き込み回路による前記選択メモリセルへの高抵抗状態の書き込みは、前記選択メモリセルが、前記多層のメモリセルアレイのいずれの層のメモリセルである場合も、前記選択メモリセルの高抵抗化時に当該選択メモリセルに流れる電流の向きが、前記選択メモリセルを構成する前記第２電極から前記第１電極へと向かうように、前記選択メモリセルに高抵抗状態の書き込みを行なう、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記第１のセンスアンプは、前記選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路であり、
    　前記第２のセンスアンプは、前記選択メモリセルを介した放電により低下する電圧を検知する放電方式センスアンプ回路である、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記複数の抵抗変化素子の各々は、
    　前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、
    　前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、
    　かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなる抵抗変化特性を有する
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加することと、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加することとを、前記選択メモリセルに対し行われる書き込みの回数の多寡に応じて切り替えて行う、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ２以下の電圧、ただし０＜ＶＬ１＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子の抵抗値は高くなり、
    　前記読み出し回路は、前記選択メモリセルに対して読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合に、ＶＬ１よりも高くかつＶＬ２以下の電圧を印加する、
    　請求項５に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ３以下の電圧、ただし０＜ＶＬ１＜ＶＬ３＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子に流れる電流値は小さくなり、
    　前記読み出し回路は、前記選択メモリセルに対して読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合にＶＬ１よりも高くかつＶＬ３以下の電圧を印加する、
    　請求項５に記載の抵抗変化型不揮発性記憶装置。
  8. 　前記抵抗変化層は、タンタルもしくはハフニウムで構成される、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  9. 　前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ１と、前記第２電極の標準電極電位Ｖ２と、遷移金属酸化物の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２を満足する、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記第１電極は、タングステン、ニッケル、タンタル、チタン、アルミニウム、窒化タンタル、窒化チタンからなる群から選択される材料で構成され、前記第２電極は、白金、イリジウム、パラジウムからなる群から選択される材料で構成される、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  11. 　前記選択素子は、ダイオード素子で構成されている、
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  12. 　複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、
    　前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、
    　前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、
    　前記選択メモリセルに対して前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、
    　を備え、
    　前記メモリセルアレイの各メモリセルにおいて、前記選択素子は、第１端子、第２端子、及び当該第１端子と当該第２端子との間の導通及び非導通を制御するための制御端子を有し、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの何れか一方と前記選択素子の当該第１端子及び当該第２端子のうちの何れか一方とが接続され、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの他方と前記選択素子の当該第１端子及び当該第２端子のうちの他方とが前記メモリセルの両端を構成し、
    　前記メモリセルアレイは、第１メモリ領域と第２メモリ領域とに分けられ、当該第１メモリ領域内のメモリセルの一端と当該第２メモリ領域内のメモリセルの一端とに共通に接続されている第１配線、及び当該第１メモリ領域内のメモリセルの他端と当該第２メモリ領域内のメモリセルの他端とに共通に接続されている第２配線を有し、
    　前記読み出し回路は、読み出し電圧を印加して読み出しを行うセンスアンプ回路を有し、
    　前記選択回路は、前記第１メモリ領域内のメモリセルに対して読み出しを行うときには前記第１配線と前記センスアンプ回路とを電気的に接続し、前記第２メモリ領域内のメモリセルに対して読み出しを行うときには前記第２配線と前記センスアンプ回路とを電気的に接続する、
    　抵抗変化型不揮発性記憶装置。
  13. 　前記第１メモリセルに対し行われる書き込みの回数は、前記第２メモリセルに対し行われる書き込みの回数よりも多い、
    　請求項１２に記載の抵抗変化型不揮発性記憶装置。
  14. 　前記第２メモリセルに対し書き込みが１回のみ行われる、
    　請求項１２に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記第１メモリセルが、不良メモリセルを代替するための冗長メモリセルである、
    　請求項１２に記載の抵抗変化型不揮発性記憶装置。
  16. 　前記第２メモリセルが、前記不良メモリセルの前記メモリセルアレイ内での位置を表すアドレス情報を記録する、
    　請求項１５に記載の抵抗変化型不揮発性記憶装置。
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