JP5209151B1 - 抵抗変化型不揮発性記憶素子の書き込み方法 - Google Patents

Abstract

抵抗変化不良を回復し、動作ウィンドウを確保し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を開示する。抵抗変化型不揮発性記憶素子において、抵抗変化不良が発生した場合に、通常の高抵抗化電圧パルスおよび低抵抗化電圧パルスよりも振幅が大きい高抵抗化電圧パルスである第１回復電圧パルス（１４）と、第１回復電圧パルス（１４）に後続する低抵抗化電圧パルスである第２回復電圧パルス（１５）との２パルスで構成される回復電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する。

Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の抵抗変化を安定的に持続させるための書き込み方法に関する。

近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。

抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。

また、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。

以下、代表的な従来の抵抗変化素子を説明する。

非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物薄膜は、通常絶縁体であり、遷移金属酸化物薄膜の抵抗値を電気パルスの印加にて変化可能にするためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成する必要があることが示されている。

図１３は、非特許文献１で示されているフォーミング電圧（Ｖ＿ｆｏｒｍ）の遷移金属酸化物の膜厚（ＴＭＯ Ｔｈｉｃｋｎｅｓｓ）からの依存を示す特性図である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ_２、ＨｆＯ_２、ＺｒＯ_２の４種類の特性が示されており、必要なフォーミング電圧は、遷移金属酸化物の種類に依存し、遷移金属酸化物膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物膜厚を薄膜化することが好ましい。

特許文献１では、絶縁体膜（アモルファスＧｄ_２Ｏ_３）と導体膜（ＣｕＴｅ）から成るイオン伝導型抵抗変化素子で構成された不揮発性メモリが開示されている。

図１４は、特許文献１で示されている可変抵抗素子の断面の模式図である。

可変抵抗素子５は、２つの電極１、２の間に導体膜３と絶縁体膜４の積層構造を持つ構成となっている。ここでは、導体膜３に用いる材料としては、例えば、Ｃｕ、Ａｇ、Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等、また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ_２Ｏ_３や、ＳｉＯ_２等の絶縁体が開示されている。

図１４に示す可変抵抗素子５への書き込みについては、電極１の電位が電極２の電位よりも低くなる電圧を印加すると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、イオンが電極２まで到達すると、上下の電極１、２間が導通して低抵抗化（ＬＲ化）する。このように可変抵抗素子５へのデータの書き込み（ＬＲ化）が行われる。逆に、電極１の電位が電極２の電位よりも低くなる電圧を印加すると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１、２間の絶縁性が増して、高抵抗化（ＨＲ化）する。このように可変抵抗素子５へのデータの消去（ＨＲ化）が行われる。

図１５（ａ）、図１５（ｂ）は、１回のデータ記録を行う場合に、可変抵抗素子５に印加する電圧パルスの波形図である。

図１５（ａ）は、書き込み（“１”データの記録）を行う場合のパルス波形であり、まず逆極性の電圧パルスとして消去電圧パルスＰＥを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＷを印加している。即ち、２つの電圧パルスＰＥ、ＰＷのセットにより、“１”情報の記録を行う電圧パルスＰ１を構成している。

図１５（ｂ）は、消去（“０”データの記録）を行う場合のパルス波形であり、まず逆極性の電圧パルスとして書き込み電圧パルスＰＷを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＥを印加している。即ち、２つの電圧パルスＰＷ、ＰＥのセットにより、“０”情報の記録を行う電圧パルスＰ０を構成している。

図１５（ａ）、図１５（ｂ）に示した電圧パルスＰ１、Ｐ０を用いて、可変抵抗素子５にデータの記録を行うことにより、同じ極性の電圧パルスＰＷまたはＰＥが連続する回数が２回以下に制限される。これにより、同一極性の電圧パルスＰＷまたはＰＥが多数回連続して印加されることによる可変抵抗素子５の抵抗値の変化（ＬＲ状態→高抵抗方向に変動、ＨＲ状態→低抵抗方向に変動）を抑制することができ、書き換え寿命が向上する。

特開２００７−４９３５号公報（図１、図２） 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号

Ｉ．Ｇ．Ｂａｅｋ ｅｔ ａｌ．，ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ））

ここで、背景技術で開示されたことをまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により可逆的かつ不揮発的な抵抗変化現象を示すこと、また、その抵抗変化現象が起こり得る状態にするためには、当該状態になってから可逆的な抵抗変化を起こすために印加する電圧よりも絶対値が大きい電圧を、あらかじめ印加する必要があることが示されている。本明細書では統一して、そのような電圧を印加する動作を初期ブレイクと称し、初期ブレイクで印加される電圧を初期ブレイク電圧と称する。

非特許文献１には、初期ブレイクのメカニズムは、初期の絶縁状態に近い非常に高抵抗な状態にある遷移金属酸化物に対し、可逆的な抵抗変化が可能な導電パスを形成するモデルで説明できることが開示されている。

特許文献１では、記録すべき情報に対応する一方の極性の電圧が可変抵抗素子に印加される前に、他方の極性の電圧を可変抵抗素子に印加することで、可変抵抗素子の書き換え寿命を向上させるデータ記録方法が開示されている。

そしてこの抵抗変化素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速なメモリが構成できることが期待できる。

しかしながら、上述した可変抵抗素子を用いたメモリセルにおいて、高抵抗化電圧パルス（１回）と低抵抗化電圧パルス（１回）を交互印加すると、書き換え初期は、安定的に抵抗変化動作をするが、書き換え回数を増やしていくと、抵抗変化状態が不安定になるという課題がある。

本発明は上記課題を解決するためになされたものであり、従来生じていた不安定な抵抗変化現象を改善し、動作ウィンドウを確保し、抵抗変化動作を安定的に持続可能とする抵抗変化型不揮発性記憶素子の書き込み方法を提供することを目的としている。

上記の課題を解決するために、本発明の抵抗変化型不揮発性記憶素子の書き込み方法の１つの態様は、抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度を持つ第２の遷移金属酸化物層とを含み、前記抵抗変化型不揮発性記憶素子は、製造後に前記第１電極と前記第２電極との間に所定の振幅を持つ初期ブレイク電圧パルスが印加された後、前記第１電極を基準として前記第２電極に対して負の電位を与える低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位を与える高抵抗化電圧パルスが印加されると前記低抵抗状態よりも抵抗値が高い高抵抗状態に遷移する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子に前記低抵抗化電圧パルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移できず、前記高抵抗状態に留まる場合に、前記高抵抗化電圧パルスの振幅より大きい振幅を有し、かつ、前記第１電極を基準として前記第２電極に対して正の電位を与える第１の回復電圧パルスと、当該第１の回復電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の回復電圧パルスとの２パルスで構成される回復電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する。

また、前記抵抗変化型不揮発性記憶素子の書き込み方法において、前記第２の回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移したか否かを判定し、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に達するまで、前記回復電圧パルスの印加および前記判定が繰り返されてもよい。

また、前記抵抗変化型不揮発性記憶素子の書き込み方法において、前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスを、前記抵抗変化型不揮発性記憶素子に少なくとも１回印加してもよい。

また、前記抵抗変化型不揮発性記憶素子の書き込み方法において、前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスと、当該第１の再ブレイク電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の再ブレイク電圧パルスとの２パルスで構成されるブレイク電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加してもよい。

また、前記抵抗変化型不揮発性記憶素子の書き込み方法において、前記第２の回復電圧パルスの振幅は、前記低抵抗化電圧パルスの振幅以下であってもよい。

また、前記抵抗変化型不揮発性記憶素子の書き込み方法において、前記第１の回復電圧パルスのパルス幅は、前記第２の回復電圧パルスのパルス幅よりも長くてもよい。

また、前記書き込み方法が適用される抵抗変化型不揮発性記憶素子において、前記第１の遷移金属酸化物層は、ＴａＯ_ｘで表される組成を有する層であり、前記第２の遷移金属酸化物層は、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層であってもよい。

本発明は、このような抵抗変化型不揮発性記憶素子の書き込み方法として実現できるだけでなく、このような書き込み方法を実行する駆動回路を備えた抵抗変化型不揮発性記憶装置として実現することもできる。

本発明の抵抗変化型不揮発性記憶素子の書き込み方法によれば、書き換え回数が増加しても適切な動作ウィンドウ確保が可能となり、不揮発性記憶装置の信頼性を大きく向上可能となる。

図１（ａ）は、本発明の高抵抗（ＨＲ）化電圧パルス（１パルス）印加と低抵抗（ＬＲ）化電圧パルス（１パルス）印加を交互に実施する場合におけるパルス波形の模式図、図１（ｂ）は、図１（ａ）に示した高抵抗化電圧パルスと低抵抗化電圧パルスを交互印加した場合における通常の抵抗変化特性図、図１（ｃ）は、高抵抗張り付き不具合が発生した場合の異常な抵抗変化特性図である。 図２（ａ）は、本発明の高抵抗（ＨＲ）化電圧パルス印加と低抵抗（ＬＲ）化電圧パルス印加を交互に実施する場合におけるパルス波形の模式図、図２（ｂ）は、図２（ａ）に示した高抵抗化電圧パルスと低抵抗化電圧パルスを交互印加した場合における高抵抗状態（ＨＲ）張り付きからの回復特性図、図２（ｃ）は、ＨＲ張り付き不具合から回復した後の通常の抵抗変化特性図である。 図３（ａ）、図３（ｂ）は、本発明の回復電圧パルス印加によるＨＲ張り付き不具合回復の推定メカニズム説明図である。 図４（ａ）は、本発明の比較例における電圧不足の第１の回復電圧パルス印加と第２の回復電圧パルス印加とを交互に実施する場合におけるパルス波形の模式図、図４（ｂ）は、本発明の比較例における第２の回復電圧パルスのみを連続して印加する場合におけるパルス波形の模式図、図４（ｃ）は、本発明の比較例における第１の回復電圧パルスのみを連続して印加する場合におけるパルス波形の模式図である。 図５（ａ）は、本発明の高抵抗（ＨＲ）化電圧パルス印加と低抵抗（ＬＲ）化電圧パルス印加を交互に実施する場合におけるパルス波形の模式図、図５（ｂ）は、図５（ａ）に示した高抵抗化電圧パルスと低抵抗化電圧パルスを交互印加した場合における高抵抗状態（ＨＲ）張り付きからの回復特性図、図５（ｃ）は、 ＨＲ張り付き不具合から回復した後の通常パルス抵抗変化特性図である。 図６（ａ）〜図６（ｃ）は、本発明の再ブレイクによるＨＲ張り付き不具合回復の推定メカニズム説明図である。 図７は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図８は、本発明の実施形態に係るセンスアンプの構成の一例を示す回路図である。 図９は、本発明の実施形態に係るセンスアンプ判定レベルを説明するための図である。 図１０は、本発明の実施形態に係る各動作における設定電圧を説明するための図である。 図１１（ａ）〜図１１（ｃ）は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図１２は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置におけるＨＲ張り付き回復ＬＲ化書き込みフロー図である。 図１３は、従来の抵抗変化型不揮発性記憶素子におけるフォーミング電圧の遷移金属酸化物膜厚依存を示す特性図である。 図１４は、従来の可変抵抗素子の断面の模式図である。 図１５（ａ）は、従来の書き込みを行う場合のパルス波形図、図１５（ｂ）は、従来の消去を行う場合のパルス波形図である。 図１６は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。

（本発明の基礎となった知見）
本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。

ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。

以下に、本発明を想到するに至った知見と、従来技術の課題を説明するが、まず、その準備として、酸素不足型のＴａ酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は、背景技術の項目で述べた特許文献２、特許文献３に開示されている。

図１６は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図であり、図１６に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタ１０４と抵抗変化素子１００とから構成されている。

図１６に示されるように、抵抗変化素子１００は、下部電極１００ａ、酸素不足型のＴａ酸化物で構成された低抵抗な第１のタンタル酸化物層（ＴａＯ_ｘ、０＜ｘ＜２．５）１００ｂ−１と高抵抗な第２のタンタル酸化物層（ＴａＯ_ｙ、ｘ＜ｙ）１００ｂ−２とを積層した抵抗変化層１００ｂ、および上部電極１００ｃとが積層して形成されたものである。下部電極１００ａから下部電極端子１０５が引き出され、上部電極１００ｃから上部電極端子１０２が引き出されている。

また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ^＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ^＋拡散）領域は、下部電極端子１０１として引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第２のタンタル酸化物層１００ｂ−２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置している。

ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献３に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用できる。

特許文献３には、抵抗変化層１００ｂの上部電極１００ｃとの界面付近における抵抗変化が、標準電極電位が抵抗変化層１００ｂの構成元素であるＴａよりも高い電極材料で上部電極１００ｃを構成した場合には起こりやすく、標準電極電位がＴａよりも低い電極材料で上部電極１００ｃを構成した場合には起こりにくいこと、また、上部電極１００ｃを構成する電極材料と抵抗変化層１００ｂを構成する金属の標準電極電位の差が、大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなることが開示されている。

なお、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。特に、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。

また、図１６に示されたメモリセルでは、上部電極端子１０２を基準として下部電極端子１０１に所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、上部電極１００ｃ界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、上部電極１００ｃ界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。ここで、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。

まず、図１６に示すような、上部電極１００ｃがＩｒ（イリジウム）、下部電極１００ａがＴａＮ（窒化タンタル）、抵抗変化層が第１のタンタル酸化物層１００ｂ−１（ＴａＯ_ｘ、０＜ｘ＜２．５）および第２のタンタル酸化物層１００ｂ−２（ＴａＯ_ｙ、ｘ＜ｙ）で構成される抵抗変化素子１００を用いて構成された１Ｔ１Ｒ型メモリセルについて、抵抗変化特性を示し、その課題を説明する。

ここで実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ^２（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１のタンタル酸化物層１００ｂ−１（ＴａＯ_ｘ：ｘ＝１．５４、膜厚：３０ｎｍ）、および上部電極１００ｃに接する第２のタンタル酸化物層１００ｂ−２（ＴａＯ_ｙ：ｙ＝２．４７、膜厚：６．５ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタ１０４は、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍである。

第２のタンタル酸化物層１００ｂ−２（ＴａＯ_ｙ）は、上部電極１００ｃ製造工程前に、スパッタリングにより成膜された第１のタンタル酸化物層１００ｂ−１（ＴａＯ_ｘ）の上にスパッタリングにより成膜され、第１のタンタル酸化物層１００ｂ−１（ＴａＯ_ｘ）と比べて酸素不足度が小さく、つまり、抵抗値が非常に高い（＞１ＭΩ）構造で、抵抗変化動作するためには最初に初期ブレイク電圧を所定時間印加し第２のタンタル酸化物層１００ｂ−２中に導電パスを形成することが必要である。

酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％である。例えばＴａＯ_１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率が０より大きく、７１．４ａｔｍ％より小さいことになる。

抵抗変化層１００ｂを構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層１００ｂ−１の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層１００ｂ−２の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層１００ｂ−２の膜厚は、３〜４ｎｍが好ましい。

また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層１００ｂ−１の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層１００ｂ−２の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層１００ｂ−２の膜厚は、１〜５ｎｍが好ましい。

なお、第１の遷移金属酸化物層１００ｂ−１を構成する第１の遷移金属と、第２の遷移金属酸化物層１００ｂ−２を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層１００ｂ−２は、第１の遷移金属酸化物層１００ｂ−１よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極１００ａおよび上部電極１００ｃとの間に印加された電圧は、第２の遷移金属酸化物層１００ｂ−２に、より多くの電圧が分配され、第２の遷移金属酸化物層１００ｂ−２中で発生する酸化還元反応をより起こしやすくすることができる。

また、前記第１の遷移金属と前記第２の遷移金属とが互いに異なる材料を用いる場合、前記第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１００ｂ−２中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。

例えば、第１の遷移金属酸化物層１００ｂ−１に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１００ｂ−２にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層１００ｂ−２に第１の遷移金属酸化物層１００ｂ−１を構成する金属より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１００ｂ−２中でより酸化還元反応が発生しやすくなる。

上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層１００ｂ−２中に形成された微小な抵抗変化領域（フィラメント）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。

つまり、第２の遷移金属酸化物層１００ｂ−２側の電極１００ｃに、下部電極１００ａを基準にして正の電圧を印加したとき、抵抗変化膜１０６中の酸素イオンが第２の遷移金属酸化物層１００ｂ−２側に引き寄せられて第２の遷移金属酸化物層１００ｂ−２中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。

逆に、第２の遷移金属酸化物層１００ｂ−２側の電極１００ｃに、下部電極１００ａを基準にして負の電圧を印加したとき、第２の遷移金属酸化物層１００ｂ−２中の酸素イオンが第１の遷移金属酸化物層１００ｂ−１側に押しやられて第２の遷移金属酸化物層１００ｂ−２中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。

酸素不足度がより小さい第２の遷移金属酸化物層１００ｂ−２に接続されている上部電極１００ｃは、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層１００ｂ−２を構成する遷移金属および下部電極１００ａを構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極１００ｃと第２の遷移金属酸化物層１００ｂ−２の界面近傍の第２の遷移金属酸化物層１００ｂ−２中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

以上のように構成された抵抗変化素子１００を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極１００ａと上部電極１００ｃとの間に印加する。

このように構成された図１６の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図１（ａ）に示す高抵抗（ＨＲ）化電圧パルス１０（ＶＨ）と低抵抗（ＬＲ）化電圧パルス１１（−ＶＬ）を端子１０１と端子１０２との間に繰返し交互に複数回印加した場合における、通常の抵抗変化特性の一例を図１（ｂ）に示し、また、高抵抗（ＨＲ）状態の張り付き不具合が発生した場合の異常な抵抗変化特性の一例を図１（ｃ）に示す。

ここで、電圧パルスの後に付記した記号は当該電圧パルスの電圧値を表す。以下では適宜、電圧パルスの電圧値を同様に表記する。また、高抵抗、低抵抗なる語句は、明瞭性を損なわない限り、それぞれＨＲ、ＬＲと略記することがある。また、図１（ａ）において、高抵抗（ＨＲ）化電圧パルス１０と低抵抗（ＬＲ）化電圧パルス１１とは、それぞれＨＲ化、ＬＲ化と略記されている。

端子１０１に対して端子１０２に正の電圧を印加する場合を正の電圧印加、逆の場合を負の電圧印加とする。また、トランジスタ１０４のゲート端子１０３には、ＨＲ化電圧パルス１０（ＶＨ）とＬＲ化電圧パルス１１（−ＶＬ）印加時の両方において、例えばＬＲ化電圧パルス１１と絶対値が等しい正のゲート電圧ＶＬが印加される。

ここで、メモリセルの端子１０１と端子１０２との間にＨＲ化電圧パルス１０（ＶＨ）を印加したとき、抵抗変化素子１００の両端にはほぼＶＨがそのまま印加される。しかし、メモリセルの端子１０１と端子１０２との間にＬＲ化電圧パルス１１（−ＶＬ）を印加したときには、トランジスタ１０４の閾値をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（ＶＬ−Ｖｔｈ）となり、トランジスタ１０４の閾値電圧分だけ低下した電圧となる。これは、ＬＲ化電圧パルス１１（−ＶＬ）印加時にＮＭＯＳトランジスタ１０４がソースフォロア接続となるためである。

図１（ｂ）および図１（ｃ）において、縦軸は、図１６のメモリセルにおいて、ゲート端子１０３に正のゲート電圧ＶＧが印加され、上部電極端子１０２に正のＶｒｅａｄの読み出し電圧印加（このとき、下部電極端子１０１には、接地電位を印加）した時の高抵抗（ＨＲ）状態と低抵抗（ＬＲ）状態のセル電流（抵抗変化素子１００にほぼＶｒｅａｄが印加される）であり、横軸は、パルス印加回数である。このとき、Ｖｒｅａｄの印加では、抵抗変化は起こらない。

図１（ｂ）および図１（ｃ）は、図１（ａ）に示したように、ＨＲ化電圧パルス１０として、正の電圧ＶＨを端子１０１と端子１０２との間に所定のパルス幅で印加し、ＬＲ化電圧パルス１１として、負の電圧−ＶＬを端子１０１と端子１０２との間に所定のパルス幅で印加した場合の抵抗変化特性の一例を示している。この時、ゲート端子１０３にはゲート電圧ＶＬが印加されている。また、ＶＬ＞ＶＨである。ただし、低抵抗化時にトランジスタがソースフォロア接続となるため、実際に抵抗変化素子にかかる電圧は、高抵抗化時にかかる電圧ＶＨの方が低抵抗化時にかかる電圧ＶＬ−Ｖｔｈよりも大きい。

図１（ｂ）に示すように、通常の抵抗変化動作において、ＨＲ状態とＬＲ状態のセル電流は、それぞれ比較的狭い範囲内で安定した値を示している。しかしながら、図１（ｃ）に示すように、一旦、ＨＲ状態に張り付く不具合（あるＨＲ化電圧パルスの印加時にＨＲ状態になったまま、ＬＲ化電圧パルスを印加しても抵抗変化しない現象）が発生すると、以降は、図１（ａ）に示す通常のＨＲ化電圧パルス１０(ＶＨ)とＬＲ化電圧パルス１１(−ＶＬ)を所定回数繰返し交互印加したとしてもＨＲ状態に張り付いたまま回復しない。

このように高抵抗状態に張り付く不具合が発生する原因は、初期ブレイクにより形成した導電パスに、ＨＲ化電圧パルス印加時に、偶発的に、酸素イオンが、通常のＨＲ状態のときより過剰に存在してしまうためと推定されるが、一旦ＨＲ状態に張り付く不具合が発生してしまうと、通常のＬＲ化電圧パルス印加では、容易に回復することができなくなり、書き換え回数（書き換え寿命）が短くなるという課題が見出された。

本願の発明者は、このような事情を鑑みて、ＨＲ状態に張り付く不具合を解消（低抵抗（ＬＲ）化回復ともいう）することができる抵抗変化型不揮発性記憶素子の書き込み方法を鋭意検討した結果、通常書き換え電圧の絶対値よりも大きい振幅を有する回復電圧パルスを抵抗変化素子に印加することにより、導電パスに過剰に存在する酸素イオンを除去して導電パスを機能回復させるか、または、過剰に酸素イオンが存在する導電パス以外に新たに導電パスを形成し、以降、新たに形成した導電パスで抵抗変化動作させることにより、ＨＲ状態の張り付き不具合を解消できることを見出した。

以下では、まずＨＲ状態に張り付いた状態からの低抵抗（ＬＲ）化回復に関する基礎データを説明し、その後に、本発明の実施の形態について説明する。

（１）導電パスの機能回復によるＬＲ化回復
図１６に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの端子１０１と端子１０２との間に、図２（ａ）に示す第１の回復電圧パルス１４（Ｖｒｃｈ）と第２の回復電圧パルス１５（−Ｖｒｃｌ）とを繰返し交互に複数回印加した場合における、高抵抗（ＨＲ）張り付き状態からのＬＲ化回復特性の一例を図２（ｂ）に示し、ＨＲ張り付き状態からＬＲ化回復した後のパルス抵抗変化特性の一例を図２（ｃ）に示す。図２（ａ）において、第１の回復電圧パルス１４と第２の回復電圧パルス１５とは、それぞれ第１回復、第２回復と略記されている。

ここで、Ｖｒｃｈ＞ＶＨ、かつＶｒｃｈ≧Ｖｒｃｌである。ＶｒｃｌはＶＬ近傍の電圧であれば、ＶＬより高くても、低くてもよい。また、メモリセルの端子１０１と端子１０２との間に第１の回復電圧パルス１４（Ｖｒｃｈ）を印加したとき、抵抗変化素子１００の両端にはほぼＶｒｃｈがそのまま印加される。しかし、メモリセルの端子１０１と端子１０２との間に第２の回復電圧パルス１５（−Ｖｒｃｌ）を印加したときには、トランジスタ１０４の閾値をＶｔｈとすると、抵抗変化素子１００の両端に印加される電圧は−（Ｖｒｃｌ−Ｖｔｈ）となり、トランジスタ１０４の閾値電圧分だけ低下した電圧となる。

図２（ｂ）および図２（ｃ）において、縦軸および横軸は、図１（ｂ）と同様である。

図２（ｂ）は、図２（ａ）に示したように、図１（ｃ）で高抵抗状態に張り付いたメモリセルに対し、第１の回復電圧パルス１４（Ｖｒｃｈ）を所定のパルス幅で印加し、第２の回復電圧パルス１５（−Ｖｒｃｌ）を所定のパルス幅で印加する動作を、交互に繰り返した場合の抵抗変化特性の一例を示している。Ｖｒｃｈは、通常の高抵抗化電圧ＶＨよりも高く、かつ、再度ブレイクが生じない程度の電圧（ブレイクが生じる電圧をＶｂｒｈとすると、Ｖｂｒｈ＞Ｖｒｃｈ＞ＶＨ）である。この時、ゲート端子１０３にはゲート電圧Ｖｒｃｈが印加されている。

ここで、第１の回復電圧パルス１４および第２の回復電圧パルス１５で構成される電圧パルスセットを回復電圧パルスと定義する。なお、ここでは、第２の回復電圧パルス１５は、振幅、パルス幅ともに、図１（ａ）に示す通常のＬＲ化電圧パルス１１と等しいとしているが、第２の回復電圧パルス１５の振幅は、通常動作時のＬＲ化電圧パルス１１の振幅よりも小さくてもよく、また、第２の回復電圧パルス１５のパルス幅は、通常動作時のＬＲ化電圧パルス１１のパルス幅よりも小さくてもよい。

図２（ｂ）に示すように、ＨＲ張り付き状態から、メモリセルに回復パルスの印加を数回繰り返すことにより、ＬＲ状態のセル電流が増加し、ＨＲ張り付き状態から回復する。その後、メモリセルに、通常動作時のＨＲ化電圧パルス１０（ＶＨ）を所定のパルス幅で印加し、通常動作時のＬＲ化電圧パルス１１（−ＶＬ）を所定のパルス幅で印加する（ここで、ＶＬ＞ＶＨであり、トランジスタのゲート端子１０３にはゲート電圧ＶＬが印加される）、通常の抵抗変化電圧パルス（図１（ａ）と同じ条件）の交互印加を行うと、図２（ｃ）に示すように、再度ＨＲ張り付き不具合が発生することなく、安定的に抵抗変化できる。

図３（ａ）、（ｂ）は、回復電圧パルス印加によるＨＲ状態張り付き不具合からの回復の推定メカニズムを説明するための図である。図３において、図１６と同じ構成要素については、同じ符号を用い、説明を省略する。

図３（ａ）は、ＨＲ張り付き状態の抵抗変化素子１００を表し、第２の遷移金属酸化物層１０２ｂ−２中に形成されたフィラメント１１３中に酸素イオンが、通常の高抵抗状態時より過剰に存在し、通常のＬＲ化電圧パルスを印加してもフィラメント（導電パス）が低抵抗化せず、機能しなくなっている。

図３（ｂ）は、ＨＲ張り付き不具合が発生した抵抗変化素子１００に回復電圧パルスを繰返し印加した場合に、フィラメント中の過剰な酸素イオン（Ｏ^２−）が除去され、フィラメント１１３が正常状態に回復した様子を模式図で示している。

なお、図４（ａ）に示すように、図２（ａ）における第１の回復電圧パルス１４(Ｖｒｃｈ)の代わりに、通常のＨＲ化電圧パルス１０（ＶＨ）よりも電圧が低い正電圧パルス１６（Ｖｒｃｈ１、Ｖｒｃｈ１＜ＶＨ）と、第２の回復電圧パルス１５（−Ｖｒｃｌ）とをＨＲ張り付き状態にある抵抗変化素子１００に繰返し交互印加した場合、図２（ｂ）に見られたような抵抗変化特性の回復は起こらなかった。また、図４（ｂ）に示すように第２の回復電圧パルス１５（−Ｖｒｃｌ）のみをＨＲ張り付き状態にある抵抗変化素子１００に繰返し印加した場合や、図４（ｃ）に示すように第１の回復電圧パルス１４（Ｖｒｃｈ）のみをＨＲ張り付き状態にある抵抗変化素子１００に繰返し印加した場合には、図２（ｂ）に見られたような抵抗変化特性の回復は起こらなかった。

以上をまとめると、ＨＲ張り付き状態のメモリセルに、通常のＨＲ化電圧パルス１０（ＶＨ）よりも高く、かつ、第２の遷移金属酸化物層１０２ｂ−２の再ブレイクが生じない程度の電圧を持つ第１の回復電圧パルス１４（Ｖｒｃｈ）を印加し、その後、第２の回復電圧パルス１５（−Ｖｒｃｌ）を印加する回復電圧パルスを繰返し印加することにより、フィラメント内に過剰に存在する酸素イオンがフィラメント内から除去され、フィラメントを正常化でき、その結果、抵抗変化特性が安定化し、書き換え寿命が大幅に向上できると考えられる。

なお、ここでは、回復電圧パルスを構成する第１の回復電圧パルス１４（Ｖｒｃｈ）のパルス幅は第２の回復電圧パルス１５（−Ｖｒｃｌ）のパルス幅と同一にしていたが、強反転パルス印加によるＨＲ張り付きからの回復効果を高めるために、第１の回復電圧パルス１４のパルス幅を第２の回復電圧パルス１５のパルス幅よりも広げても良い。

（２）再ブレイクによるＬＲ化回復
図１６に示した抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、図５（ａ）に示す第１の再ブレイク電圧パルス１２（Ｖｂｒｈ、ここで、Ｖｂｒｈ＞Ｖｒｃｈ＞ＶＨ）と第２の再ブレイク電圧パルス１３（−Ｖｂｒｌ）とを繰返し交互に複数回印加した場合における、高抵抗（ＨＲ）張り付き状態からのＬＲ化回復特性の一例を図５（ｂ）に示し、ＨＲ張り付き状態からＬＲ化回復した後のパルス抵抗変化特性の一例を図５（ｃ）に示す。図５（ａ）において、第１の再ブレイク電圧パルス１２と第２の再ブレイク電圧パルス１３とは、それぞれ第１再ブレイク、第２再ブレイクと略記されている。

図５（ｂ）および図５（ｃ）において、縦軸および横軸は、図１（ｂ）と同様である。

図５（ｂ）は、図５（ａ）に示したように、第１の再ブレイク電圧パルス１２（Ｖｂｒｈ）として、第２の遷移金属酸化物層１０２ｂ−２を再度ブレイク可能な電圧（Ｖｂｒｈ）を所定のパルス幅で印加した後、第２の再ブレイク電圧パルス１３（−Ｖｂｒｌ）を印加した場合の抵抗変化特性の一例を示している。この時、トランジスタのゲート端子１０３には正のゲート電圧Ｖｂｒｈが印加されている。

図５（ｂ）に示すように、ＨＲ張り付き状態（点Ａ）では測定分解能以下の高抵抗状態にあるが、第１の再ブレイク電圧パルス１２（Ｖｂｒｈ）を印加すると、第２の遷移金属酸化物層１０２ｂ−２に再ブレイクが生じ、新たに導電パス（フィラメント）が第２の遷移金属酸化物層１０２ｂ−２中に形成され、高抵抗張り付き状態から脱出できている（点Ｂ）。

以降、第２の再ブレイク電圧パルス１３（−Ｖｂｒｌ）と第１の再ブレイク電圧パルス１２（Ｖｂｒｈ）を繰返し交互印加すると、ＬＲ状態のセル電流が徐々に増加し飽和する。その後、メモリセルに、通常動作時のＨＲ化電圧パルス１０（ＶＨ）を所定のパルス幅で印加し、通常動作時のＬＲ化電圧パルス１１（−ＶＬ）を所定のパルス幅で印加する（この時、トランジスタのゲート端子１０３にはゲート電圧ＶＬが印加されている）、通常の抵抗変化電圧パルスの交互印加を行うと、図５（ｃ）に示すように、再度ＨＲ張り付き不具合が発生することなく、安定的に抵抗変化できる。

なお、第２の遷移金属酸化物層１０２ｂ−２の再ブレイクは、第１の再ブレイク電圧パルス１２（Ｖｂｒｈ）の最初の印加のみで生じる場合がある。例えば、図５（ｂ）の抵抗変化特性では、第１の再ブレイク電圧パルス１２（Ｖｂｒｈ）の最初の印加によって、高抵抗張り付き状態から脱出できており（点Ｂ）、第２の再ブレイク電圧（−Ｖｂｒｌ）１３の印加、および第１の再ブレイク電圧パルス１２の第２回目以降の印加は必ずしも必要ではない。

ただし、第２の再ブレイク電圧パルス１３の印加、または、その後の（第２回目以降の）第１の再ブレイク電圧パルス１２および第２の再ブレイク電圧パルス１３の印加の繰り返しによって、初めて再ブレイクが生じる場合や、より好ましい抵抗変化特性が得られる場合があるため、第２の再ブレイク電圧パルス１３の印加、および、その後の（第２回目以降の）第１の再ブレイク電圧パルス１２および第２の再ブレイク電圧パルス１３の繰り返し印加の技術的な意義は否定されない。

図６（ａ）〜（ｃ）は、再ブレイクによるＨＲ張り付き不具合回復の推定メカニズムを説明するための図である。図６において、図１６と同じ構成要素については、同じ符号を用い、説明を省略する。

図６（ａ）は、ＨＲ張り付き状態の抵抗変化素子１００を表し、フィラメント１１０中に酸素イオンが過剰に存在して、フィラメント（導電パス）が抵抗変化できない状態になり、機能しなくなっている。

図６（ｂ）は、ＨＲ張り付き不具合が発生した抵抗変化素子１００を再ブレイクした場合に、新たにフィラメント１１１が形成された様子を示している。図６（ｃ）に示すように、さらに、フィラメント１１１においてもＨＲ張り付き不具合が発生した場合には、再々ブレイクし、別の新たなフィラメント１１２を形成でき、以降、フィラメントが詰り、ＨＲ張り付き不具合が発生する度に再ブレイク、別フィラメント形成を繰返し、ＨＲ張り付き不具合から回復することができる。

このように、再ブレイクを実施することにより、フィラメントが劣化し、ＨＲ張り付き不具合が発生する度に新しいフィラメントを形成でき、書き換え寿命が大幅に向上可能となる。もちろん、同じフィラメントの箇所が再度ブレイクされることもある。

なお、本再ブレイクの方法では、正電圧印加で新たなフィラメント形成を実施したが、負電圧印加で再ブレイクを実施しても良いのは言うまでも無い。

［本発明の実施形態における抵抗変化型不揮発性記憶装置］
発明者らは、上述したＨＲ張り付き状態からのＬＲ化回復に関する基礎データから得られた知見に基づき、ＨＲ張り付き不良セルに対して好適なＬＲ化回復動作を実施する不揮発性記憶装置を考案した。以下、本発明の実施形態として、図１６に示された抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。

図７は、本発明の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。

図７に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図１６に示された１Ｔ１Ｒ型メモリセルで構成されたメモリアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、ブレイクおよびデータの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。

さらには、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３および低抵抗（ＬＲ）化用電源２１２を備えている。

さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。

メモリアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。

図７に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。

また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（本実施形態では、垂直方向）するように配置されている。なお、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。

また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、実施形態におけるメモリアレイ２０２では、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成を取っている。

制御回路２１０は、ＬＲ化回復動作時には、所定の回復電圧の印加を指示するＬＲ化回復信号を書き込み回路２０６へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。

行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。

また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。

書き込み回路２０６は、制御回路２１０から出力されたＬＲ化回復信号を受け取った場合、所定パルス幅で所定振幅のＬＲ化回復動作用の電圧パルスを列選択回路２０３により選択されたビット線に対して印加する。また、書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３により選択されたビット線に対して通常動作時の書き込み用電圧を印加する。

書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成され、ＬＲ化用電源２１２の出力ＶＬ０は行ドライバ２０７に入力され、また、ＨＲ化用電源２１３の出力ＶＨ０は書き込み回路２０６に入力されている。

図８は、図７におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。

センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８とサイズが等しいクランプトランジスタ２１９、２２０と、基準回路２２１、およびインバータ２２４から構成される。基準回路２２１は、通常動作用基準電流生成回路７０２と、ＬＲ化ベリファイ用基準電流生成回路７０３から構成される。

通常動作用基準電流生成回路７０２では、選択トランジスタ２２２と通常読み出し用の基準抵抗Ｒｒｅｆが直列に接続されたブランチの一端を接地電位に接続され、他方の端子をクランプトランジスタ２１９のソース端子と接続され、また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。

同様に、ＬＲ化ベリファイ用基準電流生成回路７０３では、選択トランジスタ２２３とＬＲ化ベリファイ用の基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）が直列に接続されたブランチの一端を接地電位に接続され、他方の端子をクランプトランジスタ２１９のソース端子と接続され、また選択トランジスタ２２３のゲート端子には、ＬＲ化ベリファイイネーブル信号Ｃ２が入力され、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。

また、クランプトランジスタ２１９、２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（ＶＣＬＰ＜ＶＤＤ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２１９、２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５、２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、インバータ２２４により反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。

図９は、センスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図９に示すように、高抵抗（ＨＲ）状態にあるメモリセルの抵抗値＝Ｒｈｒと低抵抗（ＬＲ）状態にあるメモリセルの抵抗値＝Ｒｌｒとの間に、通常読み出し用の基準抵抗Ｒｒｅｆ（Ｒｌｒ＜Ｒｒｅｆ＜Ｒｈｒ）と、それより小さいＬＲ化ベリファイ用の基準抵抗ＲＬ（Ｒｌｒ＜ＲＬ＜Ｒｒｅｆ）との２つの判定レベルを有する。

なお、ＬＲ化ベリファイ用の基準抵抗ＲＬは、抵抗変化素子のＬＲ化書き込みが完了したか否かを判定するために、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定され、好ましくは、低抵抗（ＬＲ）状態の抵抗値に近い値に設定される。また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値より小さく、かつ、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定される。

高抵抗（ＨＲ）張り付き状態のメモリセルの抵抗値はＲｖｈ（Ｒｖｈ＞Ｒｈｒ）で表される。

［本発明の実施形態における抵抗変化型不揮発性記憶装置の動作］
以上のように構成された抵抗変化型不揮発性記憶装置について、まず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置の通常動作、導電パスの機能回復によるＬＲ化回復動作、および再ブレイクによるＬＲ化回復動作を説明する。

まず、図８に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化素子をＬＲ化するＬＲ書き込み工程では、抵抗変化素子にＬＲ化用負電圧パルス印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続され、メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９、２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ−Ｖｔｈ）より大きな電圧が印加されない構成となっている。

一方、基準回路２２１では、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、ＬＲ化用の基準抵抗ＲＬが選択され、もう一方の選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／ＲＬ）が流れる。

従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧がインバータ２２４の反転電圧（入力しきい値電圧）より高くなるか低くなるかが検知され、インバータ２２４は、センスアンプ出力ＳＡＯを出力する。

ここで、ＬＲ化負電圧パルス（−ＶＬ）印加後の抵抗変化素子の抵抗値をＲｖｈ（ＨＲ張り付き状態の抵抗値、Ｒｖｈ＞Ｒｈｒ＞ＲＬ＞Ｒｌｒ）とした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｖｈ）が流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後にインバータ２２４の反転電圧より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＬＲ化用の基準抵抗ＲＬより高いＨＲ張り付き状態（Ｒｖｈ）の場合には、センスアンプ２０４は、“０”、つまり、フェイルと判定する。

一方、選択メモリセルの抵抗値が、導電パスの機能回復、または、再ブレイクによる新たな導電パスの形成により、ＬＲ化負電圧パルス（−ＶＬ）印加後の抵抗値がＲｌｒ（＜ＲＬ）とＬＲ化ベリファイ用の基準抵抗ＲＬより低くなった場合には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後にインバータ２２４の反転電圧より低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＬＲ化ベリファイ用の基準抵抗ＲＬより低い抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”、つまり、パスと判定し、対象メモリセルのＬＲ化書き込みが完了していることを示す。

また、通常読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、通常読み出し用の基準抵抗Ｒｒｅｆが選択され、もう一方の選択トランジスタ２２３は、ＬＲ化イネーブル信号Ｃ２により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｒｅｆ）が流れる。

従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係を比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧がインバータ２２４の反転電圧（入力しきい値電圧）より高くなるか低くなるかが検知され、インバータ２２４は、センスアンプ出力ＳＡＯを出力する。

ここで、高抵抗状態のメモリセルの抵抗値をＲｈｒ、低抵抗状態のメモリセルの抵抗値をＲｌｒ（Ｒｈｒ＞Ｒｒｅｆ＞Ｒｌｒ）とした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｈｒ）流れ、この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、インバータ２２４の反転電圧より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより高い高抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”データと判定する。

一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ−Ｖｔｈ）／Ｒｌｒ）が流れ、この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、インバータ２２４の反転電圧より低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより低い低抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”データと判定する。

次に、図１０を参照して、通常動作における高抵抗（ＨＲ）化、低抵抗（ＬＲ）化、通常読み出し、導電パスの機能回復によるＬＲ化回復動作における、第１および第２の回復電圧パルス印加、ＬＲ化ベリファイ読み出し、及び、再ブレイクによるＬＲ化回復動作における、第１および第２の再ブレイク電圧パルス印加、再ブレイク後読み出しの各動作の際にメモリセルに印加される電圧パルスと、メモリセルに当該電圧パルスを印加するためにワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧について説明する。ワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧は、以下に述べるように、ＬＲ化用電源２１２、およびＨＲ化用電源２１３にて生成される。

図１０において、通常動作時の電圧ＶＬは、ＬＲ化用電源２１２で生成され、ワード線ドライバ回路ＷＬＤからワード線に印加される。通常動作時の電圧ＶＨは、ＨＲ化用電源２１３で生成され、書き込み回路２０６に供給される。

導電パスの機能回復によるＬＲ化回復動作において、第１の回復電圧パルス印加時におけるビット線ＢＬ電圧は、Ｖｒｃｈの振幅の電圧パルスを表し、また、第２の回復電圧パルス印加時におけるビット線ＢＬ電圧は、−Ｖｒｃｌの振幅の電圧パルスを表す。第２の回復電圧パルス印加時において、ＬＲ化用電源２１２で電圧Ｖｒｃｌが生成され、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤからそれぞれワード線、ソース線に印加され、また、ＨＲ化用電源２１３で電圧Ｖｒｃｌが生成され、書き込み回路２０６を介してビット線に印加される。

再ブレイクによるＬＲ化回復動作において、第１の再ブレイク電圧パルス印加時におけるビット線ＢＬ電圧は、Ｖｂｒｈの振幅の電圧パルスを表し、また、第２の再ブレイク電圧パルス印加時におけるビット線ＢＬ電圧は、−Ｖｂｒｌの振幅の電圧パルスを表す。第２の再ブレイク電圧パルス印加時において、ＬＲ化用電源２１２で電圧Ｖｂｒｌが生成され、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤからそれぞれワード線、ソース線に印加され、また、ＨＲ化用電源２１３で電圧Ｖｂｒｌが生成され、書き込み回路２０６を介してビット線に印加される。

通常読み出し時、ＬＲ化ベリファイ読み出し時、および再ブレイク後読み出し時において、Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧で、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値に対応している。また、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧に対応している。

以上の様に構成された抵抗変化型不揮発性記憶装置の、データ書き込みサイクル、読み出しサイクル、およびＬＲ化回復動作の一例について、図１１（ａ）〜図１１（ｃ）、図７の本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図を参照しながら説明する。

図１１（ａ）〜図１１（ｃ）は、本発明の実施形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。以下の説明は、１つのメモリセル（例えば、メモリセルＭ１１）に対してデータの書き込みおよび読み出しをする場合についてなされている。

図１１（ａ）は、メモリセルＭ１１に対する、通常動作時のＨＲ化（データ「０」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＨＲ化正電圧パルスＶＨが印加される。

このサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（ＶＬ＞ＶＨ）に設定し、図７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。

次に、選択ビット線ＢＬ０を時間ｔｈの間、電圧ＶＨに設定し、その後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図７のメモリセルＭ１１には正パルスＶＨが印加され、メモリセルＭ１１の抵抗値が低抵抗状態から高抵抗状態になるような書き込みが行われる。つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加している。ただし、この方法に限定されるわけではない。

ＬＲ化回復動作においても、用いる電圧が異なる点を除けば、上述した方法と同様にして、正電圧パルスである第１の回復電圧パルスまたは第１の再ブレイク電圧パルスの印加が行われる。この場合には、図７のメモリセルＭ１１には導電パスの機能回復のための正電圧Ｖｒｃｈ、または再ブレイクが生じる正電圧Ｖｂｒｈが印加され、導電パスの機能回復または再ブレイクによる新たなフィラメントが形成され、メモリセルＭ１１はＨＲ張り付き状態から抵抗値が低下して、通常動作時の駆動電圧パルス印加により抵抗変化が可能な状態に移行する。

その後、ワード線ＷＬ０を電圧０Ｖに設定し、通常動作時のデータ「０」の書き込み、ＬＲ化回復動作時の第１の回復電圧パルスまたは第１の再ブレイク電圧パルスの印加が完了する。このとき、ワード線ＷＬ０には、ＮＭＯＳトランジスタＮ１１のオン抵抗が十分低くなるような電圧が印加される。

つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加している。ただし、この方法に限定されるわけではない。

ＬＲ化回復動作では、図１１（ｂ）に記載の負電圧パルスの印加方法に従って、第２の回復電圧パルスまたは第２の再ブレイク電圧パルスの印加が引き続き行われ、さらに正パルス印加と負パルス印加のペアを複数回繰り返すことにより、ＨＲ張り付き状態から抵抗変化可能な状態に移行する。

図１１（ｂ）は、メモリセルＭ１１に対する、通常動作時のＬＲ化（データ「１」書き込み）サイクルのタイミングチャートを示している。このサイクルでは、メモリセルＭ１１にＬＲ化負電圧パルス−ＶＬが印加される。

これらのサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＬに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定するが、この時は、図７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図７のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧ＶＬが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。

次に、選択ビット線ＢＬ０を時間ｔｌの間、電圧０Ｖに設定し、その後、再度電圧ＶＬとなるパルス波形を印加する。この段階で、図７のメモリセルＭ１１には、ＬＲ化負電圧（−ＶＬ）の電圧パルスが印加され、メモリセルＭ１１の抵抗値が高抵抗値から低抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込み動作におけるＬＲ化負電圧パルス印加が完了する。ただし、この方法に限定されるわけではない。

ＬＲ化回復動作においても、用いる電圧が異なる点を除けば、上述した方法と同様にして、負電圧パルスである第２の回復電圧パルスまたは第２の再ブレイク電圧パルスの印加が行われる。この場合には、図７のメモリセルＭ１１には導電パスの機能回復のための負電圧Ｖｒｃｌ、または再ブレイク後の負電圧Ｖｂｒｌが印加され、導電パスの機能回復または再ブレイクによる新たなフィラメントが低抵抗化され、メモリセルＭ１１は通常動作時の駆動電圧パルス印加により抵抗変化が可能な状態に移行する。

その後、ワード線ＷＬ０を電圧０Ｖに設定し、通常動作時のデータ「１」の書き込み、ＬＲ化回復動作時の第２の回復電圧パルスまたは第２の再ブレイク電圧パルス印加が完了する。このとき、ワード線ＷＬ０には、ＮＭＯＳトランジスタＮ１１のオン抵抗が極力低くなるような電圧が印加される。

つまり、ソース線およびワード線で行方向のメモリセルを選択しておき、その後、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線およびビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加して低抵抗化している。

ＬＲ化回復動作では、前述したように、図１１（ａ）に記載の正電圧パルスの印加方法に従って第１の回復電圧パルスまたは第１の再ブレイク電圧パルスが印加された後、引き続き、図１１（ｂ）の負電圧パルスの印加方法に従って第２の回復電圧パルスまたは第２の再ブレイク電圧パルスの印加が行われ、さらに正電圧パルス印加と負電圧パルス印加のペアを複数回繰り返すことにより、ＨＲ張り付き状態から抵抗変化可能な状態に移行する。

図１１（ｃ）は、メモリセルＭ１１に対するデータの読み出しサイクルのタイミングチャートを示している。この読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（ＶＤＤ＞Ｖｒｅａｄ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。

次に、選択ビット線ＢＬ０を時間ｔｒの間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。

読み出し動作については、センスアンプ２０４において、通常動作時には読み出し用基準抵抗Ｒｒｅｆが用いられ、ＬＲ化回復動作時（導電パスの機能回復および再ブレイクとも）にはＬＲ化ベリファイ用基準抵抗が用いられる（図９）点を除けば、図１１（ｃ）に示される読み出し方法は、通常動作時とＬＲ化回復動作時とで同様である。ただし、ＬＲ化回復動作時において、正パルス印加と負パルス印加の都度、読み出し動作を実施する必要はない。

次に、抵抗変化型不揮発性記憶装置におけるＬＲ化回復動作の一例について、図１２に示すフローチャートを参照しながら説明する。図１２に示すように、まず、選択アドレスに対応するメモリセル（以下、選択メモリセル）が高抵抗（ＨＲ）状態にあって低抵抗（ＬＲ）化したい場合、通常のＬＲ化電圧パルス（−ＶＬ）が選択メモリセルに印加され（Ｓ１）、次に、選択メモリセルの抵抗値Ｒｃが基準抵抗ＲＬ以下（Ｒｃ≦ＲＬ）かどうかを判定するＬＲ化ベリファイ読出しを行う（Ｓ２）。ここで、選択メモリセルの抵抗値ＲｃがＬＲ化ベリファイ用の基準抵抗ＲＬ以下（Ｒｃ≦ＲＬ）である場合には（Ｓ２でＹｅｓ）、ＨＲ張り付きが発生せず、正常にＬＲ化書き込みが完了したと判断する。他方、選択メモリセルの抵抗値ＲｃがＬＲ化ベリファイ用の基準抵抗ＲＬより大きい（Ｒｃ＞Ｒｂ）場合には（Ｓ２でＮｏ）、ＨＲ張り付き状態が発生していると判断し、ＬＲ化回復動作に入る。ここでは、ＬＲ化回復動作には、再ブレイク動作を含む。

ＬＲ化回復動作では、第１の回復電圧パルス（Ｖｒｃｈ）を選択メモリセルに印加し（Ｓ３）、次に、第２の回復電圧パルス（−Ｖｒｃｌ)を選択メモリセルに印加してから（Ｓ４）再度ＬＲ化ベリファイ読出しを行う（Ｓ２）。このような処理が、ＬＲ化できたことが確かめられるか（Ｓ２でＹｅｓ）、または所定の上限回数に到達するまで繰り返される（Ｓ５でＮｏ）。

ＬＲ化できないまま前述の処理が所定の上限回数繰り返された場合は（Ｓ５でＹｅｓ）、第１の再ブレイク電圧パルス（Ｖｂｒｈ）の印加（Ｓ６）、及び第２の再ブレイク電圧パルス（−Ｖｂｒｌ）の印加（Ｓ７）により、再ブレイクを実施し、ＬＲ化回復を図る。ステップＳ６及びＳ７は所定の回数繰り返し行ってもよい。また、前述したように、第１の再ブレイク電圧パルス（Ｖｂｒｈ）の印加のみで再ブレイクが生じる場合があることを考慮して、ステップＳ７を省略し、ステップＳ６のみにより再ブレイクを実施してもよい。

なお、再ブレイクによっても選択メモリセルのＬＲ化回復が見られない場合は、そのメモリセルを回復不可能と判断して、周知の代替処理（例えば、冗長救済処理（ｒｅｄｕｎｄａｎｃｙ）や誤り訂正処理（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）等）を行うなどの処置を行ってもよい。

ここで、ステップＳ１、ステップＳ４、ステップＳ７は、図１１（ｂ）のタイミングチャートに対応し、ステップＳ３、ステップＳ５は、図１１（ａ）のタイミングチャートに対応し、ステップＳ２は、図１１（ｃ）のタイミングチャートに対応している。

このように、本実施形態のＨＲ張り付き状態からのＬＲ化回復動作により、ＨＲ張り付き不良が撲滅可能となり、メモリアレイの抵抗変化動作が大幅に安定化し、書き換え寿命の長寿命化が可能となる。

なお、図７に示した記憶装置の構成では、スイッチ素子であるＮＭＯＳトランジスタに１つの抵抗変化素子を接続した、所謂１Ｔ１Ｒ型メモリセルであったが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いた１Ｄ１Ｒ型メモリセルに適用しても良い。

また、本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。

本発明は、抵抗変化型不揮発性記憶素子の書き込み方法として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、不揮発性記憶装置の書き換え可能回数を向上できるので、携帯電話やノートパソコン等の電子機器に使用される、高信頼性メモリを実現するのに有用である。

１、２ 電極
３ 導体膜
４ 絶縁体膜
５ 可変抵抗素子
１０ 高抵抗（ＨＲ）化電圧パルス
１１ 低抵抗（ＬＲ）化電圧パルス
１２ 第１再ブレイク電圧パルス
１３ 第２再ブレイク電圧パルス
１４ 第１回復電圧パルス
１５ 第２回復電圧パルス
１６ 第１回復電圧パルス（電圧不足）
１００ 抵抗変化素子
１００ａ 下部電極
１００ｂ 抵抗変化層
１００ｂ−１ 第１のタンタル酸化物層
１００ｂ−２ 第２のタンタル酸化物層
１００ｃ 上部電極
１０１、１０５ 下部電極端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１１０、１１１、１１２、１１３ フィラメント
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ 低抵抗（ＬＲ）化用電源
２１３ 高抵抗（ＨＲ）化用電源
２１８ カレントミラー回路
２１９、２２０ クランプトランジスタ
２２１ 基準回路
２２２、２２３ 選択トランジスタ
２２４ インバータ
２２５、２２６ トランジスタ
７０２ 通常動作用基準電流生成回路
７０３ ＬＲ化ベリファイ用基準電流生成回路

Claims (14)

1. 抵抗変化型不揮発性記憶素子に電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子の抵抗状態を可逆的に変化させる書き込み方法であって、
   前記抵抗変化型不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有し、
   前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度を持つ第２の遷移金属酸化物層とを含み、
   前記抵抗変化型不揮発性記憶素子は、
   製造後に前記第１電極と前記第２電極との間に所定の振幅を持つ初期ブレイク電圧パルスが印加された後、前記第１電極を基準として前記第２電極に対して負の電位を与える低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位を与える高抵抗化電圧パルスが印加されると前記低抵抗状態よりも抵抗値が高い高抵抗状態に遷移する特性を有し、
   前記書き込み方法は、
   前記抵抗変化型不揮発性記憶素子に前記低抵抗化電圧パルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移できず、前記高抵抗状態に留まる場合に、
   前記高抵抗化電圧パルスの振幅より大きい振幅を有し、かつ、前記第１電極を基準として前記第２電極に対して正の電位を与える第１の回復電圧パルスと、当該第１の回復電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の回復電圧パルスとの２パルスで構成される回復電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する
   抵抗変化型不揮発性記憶素子の書き込み方法。
2. 前記第２の回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移したか否かを判定し、
   前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に達するまで、前記回復電圧パルスの印加および前記判定が繰り返される
   請求項１に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
3. 前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスを、前記抵抗変化型不揮発性記憶素子に少なくとも１回印加する
   請求項２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
4. 前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスと、当該第１の再ブレイク電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の再ブレイク電圧パルスとの２パルスで構成されるブレイク電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する
   請求項２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
5. 前記第２の回復電圧パルスの振幅は、前記低抵抗化電圧パルスの振幅以下である
   請求項１〜請求項３のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
6. 前記第１の回復電圧パルスのパルス幅は、前記第２の回復電圧パルスのパルス幅よりも長い
   請求項１〜請求項５のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
7. 前記第１の遷移金属酸化物層は、ＴａＯ_ｘで表される組成を有する層であり、
   前記第２の遷移金属酸化物層は、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
   請求項１〜請求項６のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
8. 第１電極と、第２電極と、前記第１電極および前記第２電極に挟まれた酸素不足型の遷移金属酸化物層とを有する抵抗変化型不揮発性記憶素子と、
   駆動回路と、を備え、
   前記遷移金属酸化物層は、前記第１電極と接する第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度を持つ第２の遷移金属酸化物層とを含み、
   前記抵抗変化型不揮発性記憶素子は、
   製造後に前記第１電極と前記第２電極との間に所定の振幅を持つ初期ブレイク電圧パルスが印加された後、前記第１電極を基準として前記第２電極に対して負の電位を与える電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して正の電位を与える電圧パルスである高抵抗化電圧パルスが印加されると前記低抵抗状態よりも抵抗値が高い高抵抗状態に遷移する特性を有し、
   前記駆動回路は、
   前記抵抗変化型不揮発性記憶素子に前記低抵抗化電圧パルスが印加された時に、前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移できず、前記高抵抗状態に留まる場合に、
   前記高抵抗化電圧パルスの振幅より大きい振幅を有し、かつ、前記第１電極を基準として前記第２電極に対して正の電位を与える第１の回復電圧パルスと、当該第１の回復電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の回復電圧パルスとの２パルスで構成される回復電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する
   抵抗変化型不揮発性記憶装置。
9. 前記駆動回路は、
   前記第２の回復電圧パルス印加によって前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移したか否かを判定し、
   前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に達するまで、前記回復電圧パルスの印加および前記判定を繰り返す
   請求項８に記載の抵抗変化型不揮発性記憶装置。
10. 前記駆動回路は、
    前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスを、前記抵抗変化型不揮発性記憶素子に少なくとも１回印加する
    請求項９に記載の抵抗変化型不揮発性記憶装置。
11. 前記駆動回路は、
    前記回復電圧パルスの印加および前記判定を、所定の回数繰り返しても前記抵抗変化型不揮発性記憶素子の抵抗状態が前記低抵抗状態に遷移しない場合、前記第１の回復電圧パルスより大きい振幅を持つ第１の再ブレイク電圧パルスと、当該第１の再ブレイク電圧パルスに後続し、前記第１電極を基準として前記第２電極に対して負の電位を与える第２の再ブレイク電圧パルスとの２パルスで構成されるブレイク電圧パルスを少なくとも１回、前記抵抗変化型不揮発性記憶素子に印加する
    請求項９に記載の抵抗変化型不揮発性記憶装置。
12. 前記駆動回路は、
    前記第２の回復電圧パルスとして、振幅が前記低抵抗化電圧パルスの振幅以下である電圧パルスを、前記抵抗変化型不揮発性記憶素子に印加する
    請求項８〜請求項１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
13. 前記駆動回路は、
    前記第１の回復電圧パルスとして、パルス幅が前記第２の回復電圧パルスのパルス幅よりも長い電圧パルスを、前記抵抗変化型不揮発性記憶素子に印加する
    請求項８〜請求項１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
14. 前記第１の遷移金属酸化物層は、ＴａＯ_ｘで表される組成を有する層であり、
    前記第２の遷移金属酸化物層は、ＴａＯ_ｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
    請求項８〜請求項１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。

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