JP2019502224A - メモリおよびその動作を含む装置および方法 - Google Patents

Abstract

本明細書にメモリセルが開示されている。メモリセルは、セレクタデバイスとメモリ素子を組み合わせたものの役割を果たし得る。メモリセルは、異なる極性を有する書き込みパルスを印加することによって、プログラムされ得る。書き込みパルスの異なる極性は、メモリセルに異なる論理状態をプログラムし得る。メモリセルの読み出しは、全てが同じ極性を有する複数の読み出しパルスによって行われ得る。読み出しパルスが印加される時に異なるしきい電圧が認められることによって、メモリセルの論理状態が検出され得る。異なるしきい電圧は、書き込みパルスの異なる極性に応じていることがあり得る。【選択図】図１

Description

従来のメモリセルは、論理状態を記憶するために用いられるメモリ素子、及びセレクタデバイスを備える。メモリ素子およびセレクタデバイスは、クロスポイントアーキテクチャ（ｃｒｏｓｓ−ｐｏｉｎｔ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリアレイにおいて第１の信号線（例えばワード線）と第２の信号線（例えばビット線）が交差するところに位置していてもよい。いくつかのアーキテクチャでは、セレクタはワード線に接続されてもよく、メモリ素子はビット線に接続されてもよい。セレクタデバイスは、漏れ電流を減少させ、データの読み出しおよび／またはデータの書き込み用に単一のメモリ素子を選択するために用いられる場合がある。しかし、個別のメモリ素子およびセレクタデバイスを用いることで、メモリデバイスの製造中に形成すべき材料および／または層の数が増加し、その結果、構造および製造工程がより複雑になる。さらに、セレクタデバイスを作動させ、メモリ素子への書き込みやメモリ素子の読み出しを行うために、高電圧、及び／または、時間幅の長いパルスを与えることが必要となり、メモリデバイスの消費電力が増加する場合がある。

本開示の一実施形態に係る例示的な装置は、論理状態を記憶するように構成され得るメモリセルと、メモリセルに結合された第１のメモリアクセス線と、メモリセルに結合された第２のメモリアクセス線とを備え得る。ここで、第１のメモリアクセス線および第２のメモリアクセス線は、第１の極性を有する第１の電圧をメモリセルに与えて、第１の論理状態をメモリセルに書き込むように構成され得るものであり、第１のメモリアクセス線および第２のメモリアクセス線は、更に、第２の極性を有する第２の電圧をメモリセルに与えて、第２の論理状態をメモリセルに書き込むように構成され得る。

本開示の一実施形態に係る別の例示的な装置は、読み出し動作に応じて、第１の論理状態にある場合は第１のしきい電圧を、第２の論理状態にある場合は第２のしきい電圧を示すように構成され得るメモリセルであって、メモリ素子およびセレクタデバイスの役割を果たすように構成され得るメモリセルと、メモリセルに結合された第１のメモリアクセス線と、メモリセルに結合された第２のメモリアクセス線とを備え得る。ここで第１のメモリアクセス線および第２のメモリアクセス線は、読み出し動作中に、第１の極性を有する読み出しパルスを与えるように構成され得る。

本開示の一実施形態に係る例示的な方法は、第１の極性を有する読み出しパルスを、第１の論理状態または第２の論理状態の書き込みが行われ得るメモリセルに印加することであって、第１の極性を有する書き込みパルスに応じて第１の論理状態の書き込みが行われ、第２の極性を有する書き込みパルスに応じて第２の論理状態の書き込みが行われ得る、ことと、読み出しパルスに応じて、メモリセルを流れる電流を感知することと、当該メモリセルを流れる電流に基づき、メモリセルが第１の論理状態または第２の論理状態にあることを判定することとを含み得る。

本開示の一実施形態に係る別の例示的な方法は、第１の極性または第２の極性を有する書き込みパルスで、ある論理状態にプログラムされたメモリセルに、第１の極性を有する第１の読み出しパルスを印加することと、第１の読み出しパルスに応じてメモリセルの第１のしきい電圧を感知することと、第１の極性を有する第２の読み出しパルスをメモリセルに印加することと、第２の読み出しパルスに応じてメモリセルの第２のしきい電圧を感知することと、第１のしきい電圧と第２のしきい電圧の差を算出することと、メモリセルの論理状態を判定することであって、当該差が閾値を下回る場合、論理状態は第１の状態であると判定され、当該差が閾値を上回る場合、論理状態は第２の状態であると判定される、こととを含み得る。

本開示の一実施形態に係るメモリアレイの一部分を示す図である。 本開示の一実施形態に係るしきい電圧の電圧プロットである。 本開示の一実施形態に係るしきい電圧および読み出しパルス電圧の電圧プロットである。 本開示の一実施形態に係るしきい電圧および読み出しパルス電圧の電圧プロットである。 本開示の一実施形態に係るしきい電圧および読み出しパルス電圧の電圧プロットである。 本開示の一実施形態に係る書き込みパルス電圧の電圧プロットである。 本開示の一実施形態に係る方法のフローチャートである。 本開示の一実施形態に係る方法のフローチャートである。 本開示の一実施形態に係る読み出しパルス電圧の電圧プロットである。 本開示の一実施形態に係る方法のフローチャートである。 相転移メモリアレイの一部分を示す図である。 本開示の一実施形態に係るしきい電圧の電圧プロットである。 本開示の一実施形態に係るメモリのブロック図である。 本開示の一実施形態に係るメモリアレイの一部分の概略図である。 本開示の一実施形態に係るメモリアレイの一部分の概略図である。

本発明の実施形態を十分に理解できるように、以下に詳しい説明をいくつか行う。しかし、それらの特定の詳しい説明がなくとも本発明の実施形態は実践され得る、ということは、当業者にとって明らかであろう。さらに、本明細書に記載された本発明の特定の実施形態は、例として示されるものであり、本発明の範囲をそれらの特定の実施形態に限定するために用いられるべきではない。その他、本発明を不必要に不明確にすることを回避するために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェアの動作は詳細に示さなかった。

あるしきい電圧特性を示すメモリセルを用いるメモリアレイが実装されてもよい。あるしきい電圧特性を示すとは、メモリセルが特定のしきい電圧を有する場合がある、または、有するようにみえる場合がある、ということを意味する。メモリセルでは、あるしきい電圧特性を示した時に閾値事象（ｔｈｒｅｓｈｏｌｄ ｅｖｅｎｔ）が起こる場合も、起こらない場合もある。メモリセルで示されるしきい電圧は、当該メモリセルに印加される読み出しパルスおよび書き込みパルスの相対的な電圧極性に左右され得る。例えば、メモリセルへの書き込みが行われて、その後、同じ電圧極性で読み出しが行われる場合、メモリセルは、読み出しの際に第１のしきい電圧を示すことがあり得る。メモリセルへの書き込みが行われて、その後、異なる（例えば、反対の）電圧極性で読み出しが行われる場合、メモリセルは、読み出しの際に第２のしきい電圧を示すことがあり得る。メモリセルのしきい電圧特性によって、メモリセルがセレクタデバイスおよびメモリ素子の役割を果たすことが可能となり得る。実施形態によっては、メモリセルは電極同士の間に単一の材料層を含み得る。そのようなメモリセルの構造は、クロスポイントメモリアレイ（ｃｒｏｓｓ−ｐｏｉｎｔ ｍｅｍｏｒｙ ａｒｒａｙ）のための簡略化されたアーキテクチャおよび／または他のメモリアーキテクチャにとって有益である。簡略化されたアーキテクチャで必要とされる層をより少なくすることができ、その結果、製造中の処理工程を減少させることができる。

１ビット以上のデータに対応し得る論理状態をメモリセルに書き込んでもよい。異なる極性の電圧を印加して、メモリセルへの書き込みが行われてもよい。単一の極性の電圧を印加して、メモリセルの読み出しが行われてもよい。読み出しのプロトコルおよび書き込みのプロトコルには、メモリセルの、異なる極性によって生じる異なるしきい電圧を利用してもよい。メモリセルは、読み出しおよび書き込みのために、短い、比較的低電力のパルスを必要とする場合がある。実施形態によっては、メモリセルはカルコゲニド材料を含んでもよい。しかし、カルコゲニド材料は、読み出しおよび／または書き込み中に相転移する場合も、しない場合もある。実施形態によっては、カルコゲニド材料は、相転移材料ではない場合もある。従来の相転移メモリアーキテクチャと比較すると、当該メモリセルの場合、熱擾乱が少なくてすむ場合がある。

図１は、本開示の一実施形態に係るメモリアレイ１００の一部分を示す図である。メモリアレイ１００は、第１のアクセス線１０５および第２のアクセス線１２５を備えていてもよい。参照しやすいように、第１のアクセス線をワード線（ＷＬ）と呼び、第２のアクセス線をビット線（ＢＬ）１２５と呼ぶ場合がある。図１に示されるように、ＷＬ１０５はＢＬ１２５と直角に交わる。図１に示されるように、ＷＬ１０５はページに平行に延在し、ＢＬ１２５はページの中へと延在する。メモリセル１１５は、ＷＬ１０５とＢＬ１２５が交差するところに位置していてもよい。メモリセル１１５は、第１の電極１１０によりＷＬ１０５に結合され、第２の電極１２０によりＢＬ１２５に結合されてもよい。メモリセル１１５は、相転移材料の層を含んでもよい。実施形態によっては、カルコゲニドは相転移材料であってもよい。実施形態によっては、メモリセル１１５は、セレン（Ｓｅ）、ひ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成物を含んでもよい。実施形態によっては、メモリセル１１５は、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成物を含んでもよい。他の材料も用いられてもよい。メモリセル１１５は、セレクタデバイスおよびメモリ素子の両方の役割を果たす場合がある。

書き込み動作によって、メモリセル１１５に書き込みを行い、少なくとも２つの異なる論理状態（例えば、「１」、「０」）のうちの１つを記憶させてもよい。実施形態によっては、異なる論理状態は、メモリセル１１５の、異なるしきい電圧（Ｖ_ＴＨ）で表されてもよい。例えば、論理状態「１」は第１のＶ_ＴＨにより表され、論理状態「０」は第２のＶ_ＴＨにより表されてもよい。メモリセル１１５が示すしきい電圧は、書き込み動作中はメモリセル１１５に印加される書き込みパルスの極性に基づき、読み出し動作中はメモリセル１１５に印加される読み出しパルスの極性に基づく場合がある。書き込みパルスおよび読み出しパルスは、第１のアクセス線１０５および第２のアクセス線１２５を用いて、メモリセル１１５に印加される場合がある。

実施形態によっては、メモリセル１１５は、ＢＬ１２５とＷＬ１０５との間に２端子デバイスとして構成されてもよい。第１の極性でメモリセル１１５に電圧（例えば書き込みパルス）を印加することによって、第１の論理状態をメモリセル１１５に書き込んでもよい。第２の極性でメモリセル１１５に電圧（例えば書き込みパルス）を印加することによって、第２の論理状態をメモリセル１１５に書き込んでもよい。ここで、第２の極性は第１の極性とは反対である場合がある。２つの端子間に電圧（例えば読み出しパルス）を印加することによって、メモリセル１１５の読み出しが行われる。いくつかの実施形態では、第１の極性でメモリセル１１５に電圧を印加することによって、メモリセル１１５の読み出しが行われる。他の実施形態では、第２の極性でメモリセル１１５に電圧を印加することによって、メモリセル１１５の読み出しが行われる。メモリセル１１５の読み出しは、常に同じ極性で行われてもよい。メモリセル１１５への書き込みが行われた時と同じ電圧極性での電圧でメモリセル１１５の読み出しが行われると、メモリセル１１５は第１のＶ_ＴＨを示し得る。メモリセル１１５への書き込みが行われた時とは反対の電圧極性での電圧でメモリセル１１５の読み出しが行われると、メモリセルは第２のＶ_ＴＨを示し得る。異なるしきい電圧を用いて異なる論理状態を表してもよい。

メモリセル１１５が２端子デバイスである場合、２端子間の電圧の相対的な値によって、メモリセル１１５に印加する電圧の大きさおよび極性が決まる。例えば、３Ｖの電圧をＢＬ１２５に、０ＶをＷＬ１０５に与える場合、６Ｖの電圧をＢＬ１２５に、３ＶをＷＬ１０５に与える場合と同じ電圧の大きさおよび極性となる。実施形態によっては、その他の負ではない電圧（例えば、０Ｖまたはそれ以上）、負電圧、及び／または、正電圧が、メモリアクセス線に与えられる場合がある。本明細書で使用する場合、順方向極性は、ＢＬ１２５がＷＬ１０５より高い電圧で設定されていることを示し、逆方向極性は、ＢＬ１２５がＷＬ１０５より低い電圧で設定されていることを示す。しかし、「順方向」極性および「逆方向」極性の使用は一例であり、本発明の実施形態は、本明細書に記載された、極性の特定の方向の実施形態に限定されない。

図２は、本開示の一実施形態に係るメモリセルの２つの論理状態Ｓｔａｔｅ_１、Ｓｔａｔｅ_０のしきい電圧Ｖ_ＴＨ１、Ｖ_ＴＨ０の電圧プロット２００である。メモリセルのしきい電圧は、メモリセルの読み出しの際に認められるしきい電圧である。読み出しのたびに、同じ極性、例えば順方向極性での読み出し電圧を用いて、メモリセルの読み出しが行われてもよい。読み出し電圧と同じ極性でメモリセルへの書き込みが行われた場合には、メモリセルでＶ_ＴＨ１が認められることがある。これは論理状態Ｓｔａｔｅ_１に対応し得る。例えば、順方向極性でメモリセルへの書き込みが行われたかもしれず、そして順方向極性で読み出しが行われる。反対に、読み出し電圧とは反対の極性でメモリセルへの書き込みが行われた場合には、メモリセルでＶ_ＴＨ０が認められることがある。例えば、逆方向極性でメモリセルへの書き込みが行われたかもしれず、そして順方向極性で読み出しが行われる。図２に示されるように、実施形態によっては、同じ極性で書き込みおよび読み出しが行われたメモリセルと比較すると、反対の極性で書き込みおよび読み出しが行われたメモリセルについて、異なるしきい電圧が認められる場合がある。

図３Ａから図３Ｃは、本開示の実施形態に係る、読み出しパルスによって読み出しが行われた場合のメモリセルのしきい電圧の電圧プロットである。実施形態によっては、メモリセルは、図１に示されるメモリセル１１５を用いて実装されてもよい。読み出しパルスは、ある期間（例えば、１０ｎｓ〜５０ｎｓ）、メモリセルに印加された電圧であってもよい。第１の電圧をビット線に与え、第２の電圧を対応するワード線に与えることによって、読み出しパルスを印加してもよい。実施形態によっては、読み出しパルスは常に同じ極性で印加されてもよい（例えば、全ての読み出しパルスは順方向極性を示し、全ての読み出しパルスは逆方向極性を示す）。

図３Ａは、本開示の一実施形態に係る、Ｓｔａｔｅ_１におけるメモリセルのしきい電圧の電圧プロット３００Ａである。図３Ａは、Ｓｔａｔｅ_１におけるメモリセルに印加された２つの読み出しパルスを示す。第１の読み出しパルスＲｅａｄ_１がメモリセルに印加され得る。メモリセルへの書き込みは、Ｒｅａｄ_１の極性と同じ極性を有する書き込みパルスで行われたかもしれない。Ｒｅａｄ_１は、Ｓｔａｔｅ_１におけるメモリセルのしきい電圧よりも大きな電圧を有し得る。Ｒｅａｄ_１が印加されると、メモリセルは、Ｓｔａｔｅ_１に対応するしきい電圧Ｖ_ＴＨ１を示す。第２の読み出しパルスＲｅａｄ_２がメモリセルに印加され得る。Ｒｅａｄ_２はＲｅａｄ_１と同じ極性を有する。Ｒｅａｄ_２が印加されると、メモリセルは、Ｓｔａｔｅ_１に対応するしきい電圧Ｖ_ＴＨ１を示す。読み出しパルスが、メモリセルへの書き込みが行われた際の極性と同じ極性を有する場合（例えば、順方向極性での書き込み、順方向極性での読み出し、または、逆方向極性での書き込み、逆方向極性での読み出し）、Ｓｔａｔｅ_１におけるメモリセルは、読み出し回数にかかわらず、しきい電圧Ｖ_ＴＨ１を示し得る。つまり、読み出しパルスの大きさがしきい電圧Ｖ_ＴＨ１を上回る場合であっても、Ｓｔａｔｅ_１におけるメモリセルの読み出しが破壊読み出しとならない場合がある。同様に、図３Ａに示されてはいないが、Ｒｅａｄ_１の大きさ、及び／またはＲｅａｄ_２の大きさがＶ_ＴＨ１よりも高くＶ_ＴＨ０よりも低い場合、メモリセルは読み出しパルスごとにしきい電圧Ｖ_ＴＨ１を示す。

図３Ｂは、本開示の一実施形態に係る、Ｓｔａｔｅ_０におけるメモリセルのしきい電圧の電圧プロット３００Ｂである。図３Ｂは、Ｓｔａｔｅ_０におけるメモリセルに印加された２つの読み出しパルスを示す。第１の読み出しパルスＲｅａｄ_１がメモリセルに印加され得る。メモリセルへの書き込みは、Ｒｅａｄ_１の極性とは反対の極性を有する書き込みパルスで行われたかもしれない（例えば、逆方向極性での書き込み、順方向極性での読み出し、または、順方向極性での書き込み、逆方向極性での読み出し）。Ｒｅａｄ_１は、Ｓｔａｔｅ_０におけるメモリセルのしきい電圧よりも大きな電圧を有し得る。Ｒｅａｄ_１が印加されると、メモリセルは、Ｓｔａｔｅ_０に対応するしきい電圧Ｖ_ＴＨ０を示す。読み出しパルスＲｅａｄ_１に続いて、第２の読み出しパルスＲｅａｄ_２がメモリセルに印加され得る。Ｒｅａｄ_２はＲｅａｄ_１と同じ極性を有する。Ｒｅａｄ_２が印加されると、メモリセルは、Ｓｔａｔｅ_１に対応するしきい電圧Ｖ_ＴＨ１を示す。

図３Ｂに示されるように、Ｓｔａｔｅ_０におけるメモリセルの読み出しが、Ｖ_ＴＨ０以上の大きさの電圧を有する反対の極性での読み出しパルス（Ｒｅａｄ_１）で行われた場合、メモリセルはＳｔａｔｅ_１に書き換えられ得る。メモリセルは、次の読み出し（Ｒｅａｄ_２）中はＶ_ＴＨ１を示す。つまり、読み出しパルスが、当該読み出しパルスとは反対の極性で既に書き込みが行われたメモリセルのＶ_ＴＨ０以上の電圧を有する場合、Ｓｔａｔｅ_０におけるメモリセルに対して破壊読み出しが起こり得る。第１の読み出しパルスの後、メモリセルは書き換えられて、その後の読み出し動作について、メモリセルの論理状態が元に戻る場合がある。

図３Ｃは、本開示の一実施形態に係る、Ｓｔａｔｅ_０におけるメモリセルのしきい電圧の電圧プロット３００Ｃである。図３Ｃは、Ｓｔａｔｅ_０におけるメモリセルに印加された２つの読み出しパルスを示す。第１の読み出しパルスＲｅａｄ_１がメモリセルに印加され得る。メモリセルへの書き込みは、Ｒｅａｄ_１の極性とは反対の極性での書き込みパルスで行われたかもしれない。Ｒｅａｄ_１は、Ｓｔａｔｅ_０におけるメモリセルのしきい電圧よりも小さな電圧を有し得る。Ｒｅａｄ_１が印加されると、メモリセルは、Ｓｔａｔｅ_０に対応するしきい電圧Ｖ_ＴＨ０を示す。しかし、メモリセルは閾値に至らない。第２の読み出しパルスＲｅａｄ_２がメモリセルに印加され得る。Ｒｅａｄ_２はＲｅａｄ_１と同じ極性を有する。Ｒｅａｄ_２が印加されると、メモリセルは、Ｓｔａｔｅ_０に対応するしきい電圧Ｖ_ＴＨ０を示すが、Ｒｅａｄ_１が印加された場合と同様、メモリセルは閾値に至らない。

図３Ｃに示されるように、Ｓｔａｔｅ_０におけるメモリセルの読み出しが、Ｖ_ＴＨ０未満の大きさの電圧を有する反対の極性での読み出しパルス（Ｒｅａｄ_１）で行われた場合、メモリセルはＳｔａｔｅ_０を維持し得る。メモリセルは、次の読み出しパルス（例えば、Ｒｅａｄ_２）の間は、引き続きＶ_ＴＨ０を示し得る。つまり、読み出しパルスがＶ_ＴＨ０未満の電圧を有する場合、読み出しパルスはメモリセルの論理状態を変更しない場合がある。図３Ｃに示されるように、読み出しパルスＲｅａｄ_１およびＲｅａｄ_２の大きさは、しきい電圧Ｖ_ＴＨ０とＶ_ＴＨ０の間にあるように選択され得る。

図３Ａから図３Ｃに示されるように、読み出しパルスの電圧の大きさ、及びメモリセルの論理状態に少なくともある程度基づき、読み出しパルスはメモリセルの論理状態に影響を与える場合も、与えない場合もある。読み出しパルスの電圧の大きさは、読み出しパルスがメモリセルに与える望ましい効果に基づき選択され得る（例えば、非破壊読み出しについてはＶ_ＴＨ０未満、破壊読み出しについてはＶ_ＴＨ０超）。

図４は、本開示の一実施形態に係る２つの書き込みパルス４０５、４１０の電圧プロット４００である。書き込み動作中に、書き込みパルス４０５、４１０を用いて、図１に示されるメモリセル１１５のようなメモリセルに論理状態を書き込んでもよい。第１の電圧をＢＬに、第２の電圧をＷＬに与えることによって、書き込みパルスを印加してもよい。結果的にメモリセルに印加される電圧は、第１の電圧と第２の電圧の差である。書き込みパルスは、読み出しパルスと同じ時間幅であってもよい。実施形態によっては、時間幅は１０ｎｓ〜５０ｎｓである。実施形態によっては、時間幅は１〜１００ｎｓである。実施形態によっては、時間幅は１ｎｓ〜１μｓである。実施形態によっては、メモリセルへの書き込みは、メモリセルの読み出しと同じ時間がかかる場合がある。図４では方形パルスとして示されているが、他の形の書き込みパルスが実現されてもよい。他の好適な書き込みパルスの形としては、それらに限定はされないが、三角、台形、及び／または、正弦曲線がある。実施形態によっては、書き込みパルスは立ち上がりエッジおよび／または立ち下がりエッジを含み得る。

図３Ａ〜図３Ｃを参照して説明した読み出しパルスとは異なり、書き込みパルスの極性は、第１の極性または第２の極性（例えば、順方向極性または逆方向極性）のどちらかであり得る。書き込みパルス４０５は、第１の極性でメモリセルに電圧Ｖ_Ｗ１を印加する場合がある（例えば、６Ｖでビット線、０Ｖでワード線に）。書き込みパルス４０５の極性は、読み出しパルスの極性と同じであり得る。このことによって、第１の論理状態（Ｓｔａｔｅ_１）がメモリセルに書き込まれる場合がある。図２に示されるように、書き込みパルス４０５がメモリセルにＳｔａｔｅ_１を書き込むと、メモリセルは読み出しが行われる際にしきい電圧Ｖ_ＴＨ１を示す。

書き込みパルス４１０は、第２の極性でメモリセルに電圧Ｖ_Ｗ０を印加する場合がある（例えば、−６Ｖでビット線、０Ｖでワード線に、または、０Ｖでビット線、６Ｖでワード線に）。書き込みパルス４１０は、書き込みパルス４０５および（図３Ａ〜図３Ｃに示される読み出しパルスのような）読み出しパルスとは反対の極性を有し得る。書き込みパルス４１０は、第２の論理状態（Ｓｔａｔｅ_０）をメモリセルに書き込む場合がある。図２に示されるように、書き込みパルス４１０がメモリセルにＳｔａｔｅ_０を書き込むと、メモリセルは読み出しが行われる際にしきい電圧Ｖ_ＴＨ０を示す。

実施形態によっては、Ｖ_Ｗ０およびＶ_Ｗ１の電圧の大きさは同じであってもよい。実施形態によっては、Ｖ_Ｗ０およびＶ_Ｗ１の大きさは異なっていてもよい。Ｖ_Ｗ０およびＶ_Ｗ１の大きさは、それぞれＳｔａｔｅ_０およびＳｔａｔｅ_１のしきい電圧Ｖ_ＴＨ０およびＶ_ＴＨ１のうちの大きい方以上であるように選択されてもよい。例えば、｜Ｖ_Ｗ０｜＝｜Ｖ_Ｗ１｜＝６Ｖ、Ｖ_ＴＨ１＝４．５Ｖ、Ｖ_ＴＨ０＝５．５Ｖである。実施形態によっては、書き込みパルスの大きさは、読み出しパルスと同じであってもよい。実施形態によっては、書き込みパルスの大きさは、読み出しパルスよりも大きくてもよい。

図２〜図４に示されるように、読み出し動作中のメモリセルの、認められるしきい電圧は、メモリセルへの書き込みのために印加される電圧の極性、及び、メモリセルの読み出しのために次に印加される電圧の極性に少なくともある程度基づいて、異なるしきい電圧に設定されてもよい。異なるしきい電圧を用いて異なる論理状態に対応させてもよい。実施形態によっては、メモリセルは、閾値切り替えタイプの２端子デバイスの役割を果たす場合がある。つまり、しきい電圧を下回ると、デバイスは「オフ」になり、伝導される電流はわずか、または全くない。しきい電圧を上回ると、デバイスは「オン」になり、ある電流、及び／または、しきい電流を上回る電流が伝導される。特定のパルス極性で読み出しおよび書き込みが行われることで生じる異なるしきい電圧によって、メモリセルがセレクタデバイスおよびメモリ素子の両方の役割を果たすことが可能になる場合がある。このことによって、複雑ではないアーキテクチャを有するメモリアレイを利用することができる。例えば、メモリアレイのメモリセルを製造する際に、追加の電極層でセレクタとメモリ層を別々に分離する必要はなくなり得る。実施形態によっては、メモリアレイはクロスポイントメモリアレイであってもよい。実施形態によっては、メモリアレイは３次元クロスポイントアーキテクチャを有してもよい。

図２〜図４を参照して説明したようなしきい電圧特性を有するメモリセルに、様々な書き込みプロトコルおよび読み出しプロトコルが用いられ得る。

図５は、本開示の一実施形態に係るメモリセルの読み出し方法５００のフローチャートである。実施形態によっては、メモリセルは図１に示されたメモリセル１１５で実装されてもよい。メモリセルは、図２〜図４に示されたしきい電圧特性を示し得る。

電圧Ｖ_Ｒの読み出しパルスがメモリセルに印加され得る。読み出しパルスは、読み出しパルスが印加されるたびに同じ極性であってもよい。図５では、読み出しパルスは、論理状態Ｓｔａｔｅ_１をメモリセルに書き込むのに用いられる書き込みパルスと同じ極性を有し得る。読み出しパルスの電圧Ｖ_Ｒは、Ｓｔａｔｅ_１のしきい電圧Ｖ_ＴＨ１とＳｔａｔｅ_０のしきい電圧Ｖ_ＴＨ０の間にあるように選択されてもよい（例えば、Ｖ_ＴＨ１≦Ｖ_Ｒ＜Ｖ_ＴＨ０）。実施形態によっては、Ｖ_Ｒ＝５Ｖ、Ｖ_ＴＨ１＝４．５Ｖ、Ｖ_ＴＨ０＝５．５Ｖである。言い換えると、Ｖ_Ｒは、Ｓｔａｔｅ_１におけるメモリセルが閾値に至るのに十分高い電圧であり得るが、Ｓｔａｔｅ_０におけるメモリセルが閾値に至るには低すぎることがある。

読み出しが行われたメモリセルに結合されたビット線に接続されたセンス増幅器を用いて、メモリセルを流れる電流を検出してもよい。センス増幅器は、読み出し動作に応じてメモリセルを流れる電流を感知し、メモリセルによって記憶された論理状態を示す出力信号を与えるように構成されてもよい。センス増幅器は、メモリセルを含むメモリに含まれていてもよい。例えば、センス増幅器は、メモリアレイに結合され得る、当該メモリの他の読み出し／書き込み回路、デコード回路、レジスタ回路などと共に含まれていてもよい。

読み出しパルスがＳｔａｔｅ_１におけるメモリセルに印加されると、読み出しパルスがメモリセルのしきい電圧を超えるため、メモリセルは電流を伝導する。センス増幅器は、メモリセルを流れる電流Ｉ_Ｓを検出してもよい。読み出しパルスがＳｔａｔｅ_０におけるメモリセルに印加されると、読み出しパルスがメモリセルのしきい電圧を超えないため、メモリセルは電流を伝導しない。センス増幅器は、メモリセルを流れる電流をわずかに検出する、または、全く検出しないかもしれない。メモリセルによって記憶された論理状態を読み取るために、しきい電流Ｉ_ＴＨを定めてもよい。しきい電流Ｉ_ＴＨは、読み出しパルスに応じてメモリセルが閾値に至らない場合にメモリセルを流れ得る電流より大きく設定され得るが、読み出しパルスに応じてメモリセルが閾値に至った場合にメモリセルを流れる電流以下に設定され得る。つまり、しきい電流Ｉ_ＴＨは、ビット線および／またはワード線の漏れ電流よりも高くなければならない。センス増幅器がＩ_Ｓ≧Ｉ_ＴＨを検出すると、Ｓｔａｔｅ_１がメモリセルから読み出される場合がある。センス増幅器がＩ_Ｓ＜Ｉ_ＴＨを検出すると、Ｓｔａｔｅ_０がメモリセルから読み出される場合がある。実施形態によっては、メモリセルによって記憶された論理状態は、読み出しパルスに応じて電流Ｉ_Ｓがもたらす電圧に基づいていてもよい。例えば、結果として得られる電圧を基準電圧と比較してもよい。ここで、第１の論理状態に対応する、結果として得られる電圧は、基準電圧よりも小さく、第２の論理状態に対応する、結果として得られる電圧は、基準電圧よりも大きい。

メモリセルの読み出し方法５００は、非破壊的であり得る。つまり、メモリセルの読み出しが行われた後、メモリセルの論理状態を書き換える必要がない場合がある。実施形態によっては、記憶された論理状態を維持するために、適切な書き込みパルスを印加することによって、メモリセルの論理状態を定期的にリフレッシュしてもよい。メモリセルをリフレッシュすることによって、読み出し擾乱誤差を減少させる、または、取り除くことができる。実施形態によっては、メモリセルの論理状態のリフレッシュは必要ない場合がある。

図６は、本開示の一実施形態に係るメモリセルの別の読み出し方法６００のフローチャートである。方法６００は、図７に示される傾斜電圧読み出しパルスＲｅａｄ_１、Ｒｅａｄ_２を用いる場合がある。読み出しパルスは、Ｖ_Ｒの最大電圧までの上昇電圧レベルを印加し得る。読み出しパルスは同じ極性であってもよい。読み出しパルスは、論理状態Ｓｔａｔｅ_１の書き込みを行うために用いられる書き込みパルスと同じ極性を有してもよく、また、論理状態Ｓｔａｔｅ_０のメモリセルへの書き込みを行うために用いられる書き込みパルスとは反対の極性を有してもよい。読み出しパルスの最大電圧Ｖ_Ｒは、Ｓｔａｔｅ_１のしきい電圧Ｖ_ＴＨ１およびＳｔａｔｅ_０のしきい電圧Ｖ_ＴＨ０よりも大きくなるように選択されてもよい（Ｖ_ＴＨ１＜Ｖ_ＴＨ０≦Ｖ_Ｒ）。例えば、実施形態によっては、Ｖ_Ｒ＝６Ｖ、Ｖ_ＴＨ１＝４．５Ｖ、Ｖ_ＴＨ０＝５．５Ｖである。読み出しパルスの最大電圧は、双方の論理状態におけるメモリセルが閾値に至るのに十分な高さの電圧であり得る。

ステップ６０５で、読み出しパルスＲｅａｄ_１をメモリセルに印加する。ステップ６１０で、メモリセルの第１のしきい電圧Ｖ_ＴＨＦを測定する。ステップ６１５で、読み出しパルスＲｅａｄ_２をメモリセルに印加し、ステップ６２０で、第２のしきい電圧Ｖ_ＴＨＳを測定する。実施形態によっては、読み出しパルスの印加と同時に、メモリセルのしきい電圧の測定を行ってもよい。例えば、Ｒｅａｄ_１パルスが最大電圧Ｖ_Ｒまで上昇すると、メモリセルが電流を伝導する電圧が判定され、この電圧が第１のしきい電圧Ｖ_ＴＨＦを表す。同様に、Ｒｅａｄ_２パルスが最大電圧Ｖ_Ｒまで上昇すると、メモリセルが電流を伝導する電圧が判定され、この電圧が第２のしきい電圧Ｖ_ＴＨＳを表す。

ステップ６２５で、Ｖ_ＴＨＦとＶ_ＴＨＳの差を判定する。上述したように、メモリセルへの書き込みが、読み出しパルスとは反対の極性を有する書き込みパルスで行われる場合、読み出しの際に、メモリセルはより高いしきい電圧を示す。しかし、読み出しパルスが、メモリセルが閾値に至るのに十分な高さの電圧を有する場合、次の読み出し中に、メモリセルはより低いしきい電圧を示す。このような特性が図３Ｂで示されている。したがって、Ｖ_ＴＨＦとＶ_ＴＨＳの差が、ある大きさを上回ると判定される場合（例えば、０．２５Ｖ、０．５Ｖ）、メモリセルは読み出しパルスとは反対の極性を有する書き込みパルスによってプログラムされたことになる（例えば、図２〜図４のＳｔａｔｅ_０）。Ｖ_ＴＨＦとＶ_ＴＨＳの差がわずかであると判定される場合、メモリセルは読み出しパルスと同じ極性を有する書き込みパルスによってプログラムされたことになる（例えば、図２〜図４のＳｔａｔｅ_１）。

実施形態によっては、Ｒｅａｄ_１およびＲｅａｄ_２は、Ｖ_Ｒまで上昇しない場合がある。正確にいえば、Ｒｅａｄ_１およびＲｅａｄ_２は、それぞれのしきい電圧が検出されるまでしか上昇しない場合がある。

メモリセルの読み出し方法６００は、破壊的であり得る。つまり、Ｒｅａｄ_１およびＲｅａｄ_２の印加によって、メモリセルのしきい電圧が変更され、その結果、メモリセルの論理状態が変更される。結果として、メモリセルの読み出しが行われた後、メモリセルの論理状態の書き換えが必要な場合がある。例えば、Ｓｔａｔｅ_０におけるメモリセルは、読み出し動作中にＳｔａｔｅ_１に変更される。ステップ６２５の後に、メモリセルの論理状態の書き換えが行われる場合がある。

上昇した電圧パルスのＲｅａｄ_１およびＲｅａｄ_２を、図７を参照して説明したが、実施形態によっては、Ｒｅａｄ_１およびＲｅａｄ_２の電圧は、本開示の範囲から逸脱することなく、非線形的に（例えば、指数関数的に）上昇する場合がある。

図６に示されていない代替実施形態では、例えばメモリセルが閾値に至った際にメモリセルが電流を伝導する場合、メモリセルを流れる電流を、読み出しパルスごとに感知してもよい。そして、それらの読み出しパルスの感知された電流の差を算出し、メモリセルの論理状態を判定してもよい。本代替実施形態では、Ｖ_Ｒは、図５を参照して示し上述した方法５００と同様、異なる論理状態のしきい電圧の間にあり得る。本代替実施形態によって、メモリセルの非破壊読み出しが起こる場合がある。

実施形態によっては、メモリセルへの書き込みは、図４を参照して上述したように、第１の極性または第２の極性のいずれかの、単一の書き込みパルスによって行われてもよい。実施形態によっては、メモリセルの読み出しは、書き込みの前に行われてもよい。図８は、本開示の一実施形態に係る、論理状態のメモリセルへの書き込みが行われる前にメモリセルの読み出しを行う方法８００のフローチャートである。

ステップ８０５で、読み出しパルスをメモリセルに印加し、ステップ８１０で、メモリセルの論理状態を読み取る。実施形態によっては、ステップ８０５および８１０でのメモリセルの読み出しは、図５に示される方法５００を用いて実施されてもよい。現在、メモリセルが、書き込まれる論理状態にある場合、当該方法はステップ８１５ａで終了する。現在、メモリセルが、書き込まれる論理状態とは異なる論理状態にプログラムされている場合、メモリセルの書き込みがステップ８１５ｂで行われる。適切な書き込みパルスを印加し、望ましい論理状態を書き込むことによって、メモリセルの書き込みが行われてもよい。例えば、図４に示される書き込みパルスのうちの１つを用いて、メモリセルをプログラムしてもよい。書き込みパルスの電圧が読み出しパルスの電圧よりも大きい場合（例えば、６Ｖ対５Ｖ）に、書き込みの前にメモリセルを読み出すことで、メモリアレイの動作中に必要とされる高い電圧パルスの回数を減少させることができる。

他の書き込みプロトコルおよび読み出しプロトコル、並びに／または、本明細書で説明したプロトコルへの変更を、本開示の原理から逸脱することなく、用いてもよい。例えば、いくつかの方法においては、電流および／または電圧の感知は、特定の期間に限定される場合がある。当該期間は、読み出しパルスの開始から、読み出しパルスの開始後のある時点までであり得る（例えば、２０ｎｓ）。実施形態によっては、メモリセルの読み出しは順方向極性で行われ、書き込みは順方向極性または逆方向極性のいずれかで行われてもよい。実施形態によっては、メモリセルの読み出しは逆方向極性で行われ、書き込みは順方向極性または逆方向極性のいずれかで行われてもよい。

実施形態によっては、逆方向極性で読み出しが行われた場合、メモリセルのカルコゲニド材料における２つの論理状態のしきい電圧の差は、より大きくなり得る。実施形態によっては、順方向極性で読み出しが行われた場合、メモリセルのカルコゲニド材料における２つの論理状態のしきい電圧の差は、より大きくなり得る。読み出しパルスの極性は、しきい電圧同士の差が最大であるように選択されてもよい。

図９は、従来のメモリアレイ９００の一部分を示す図である。メモリアレイ９００は、ワード線（ＷＬ）９０５およびビット線（ＢＬ）９３５を備えていてもよい。図９に示されるように、ＷＬ９０５はページの平面に平行に延在し、ＢＬ９３５は、ＷＬ９０５と直角に交わり、ページの平面の中へと延在する。セレクタデバイス９１５は、ＷＬ９０５とＢＬ９３５が交差するところに位置していてもよい。セレクタデバイス９１５は、第１の電極９１０によりＷＬ９０５に結合され、そして第２の電極９２０に結合されてもよい。電極９２０は、セレクタデバイス９１５をメモリ素子９２５に結合してもよい。メモリ素子９２５は、第３の電極９３０によりＢＬ９３５に結合されてもよい。メモリ素子９２５は、カルコゲニド材料の層を含んでいてもよい。実施形態によっては、カルコゲニド材料は相転移材料であってもよいが、他の材料が用いられてもよい。実施形態によっては、セレクタデバイス９１５はまた、カルコゲニド材料の層を含んでいてもよい。他の材料もまた、用いられてもよい。

本開示の代替実施形態では、図４〜図８を参照して説明したような、複数の異なる電圧極性でメモリセルの読み出しや書き込みを行うためのプロトコルは、メモリアレイのセレクタデバイスおよびメモリ素子、例えば、図９に示されたセレクタデバイス９１５およびメモリ素子９２５、に適用されてもよい。図１に示されたメモリセル１１５と同様、セレクタデバイスおよびメモリ素子は、図２に示されるような、異なるしきい電圧で表される２つ以上の論理段階に書き込みが行われ得る。異なる書き込み極性および読み出し極性のしきい電圧は、セレクタデバイスおよびメモリ素子全体における相加効果をもたらす場合がある。図１０の電圧プロットにおいて示されるように、セレクタデバイスおよびメモリ素子の異なる論理状態のしきい電圧の差は、メモリセルの異なる論理状態のしきい電圧の差よりも大きいことがあり得る。つまり、｜Ｖ_ＴＨ０−Ｖ_ＴＨ１｜＜｜Ｖ_{ＴＨ０＋Ｎ}−Ｖ_ＴＨ１｜であり、Ｖ_{ＴＨ０＋Ｎ}は、セレクタデバイスおよびメモリ素子の相加効果に起因する、異なる論理状態のしきい電圧の大きさのさらなる差を、電圧Ｖ_ＴＨ０に加えたものである。このしきい電圧間のより大きな差は、異なる論理状態を検出するための大きなマージンをもたらし得る。図１０では、メモリセル、並びに、セレクタデバイスおよびメモリ素子の両方について、同じしきい電圧Ｖ_ＴＨ１を有するＳｔａｔｅ_１が示されているが、実施形態によっては、メモリセルのＳｔａｔｅ_１のしきい電圧は、セレクタデバイスおよびメモリ素子のＳｔａｔｅ_１のしきい電圧とは異なっていてもよい。

図１１は、本開示の一実施形態に係るメモリ１１００を示す。メモリ１１００は、データを記憶するように構成された複数のメモリセルを備えるメモリアレイ１１６０を含む。様々な信号線、ワード線（ＷＬ）、及びビット線（ＢＬ）を用いることで、アレイ内でメモリセルへのアクセスを行うことができる。メモリセルは、相転移メモリセルのような不揮発性メモリセルであってもよく、または、概していかなる種類のメモリセルであってもよい。メモリセルは、１ビットのデータ用の、データを記憶するように構成されたシングルレベルセルであってもよい。メモリセルはまた、２ビット以上のデータ用の、データを記憶するように構成されたマルチレベルセルであってもよい。

コマンド、アドレス情報、及び書き込みデータが、入力／出力（Ｉ／Ｏ）バス１１２８を介して送信された連続するＩ／Ｏの組として、メモリ１１００に与えられてもよい。同様に、読み出しデータが、Ｉ／Ｏバス１１２８を介してメモリ１００から与えられてもよい。データストローブ信号ＤＱＳが、データストローブバス１３０を介して送信されてもよい。データのメモリへの伝送またはデータのメモリからの伝送のためのタイミング情報を提供するために、ＤＱＳ信号を用いてもよい。Ｉ／Ｏバス１１２８は、Ｉ／Ｏバス１１２８と、内部データバス１１２２、内部アドレスバス１１２４、及び内部コマンドバス１１２６との間のデータ信号、アドレス情報信号、及び他の信号のルーティングを行うＩ／Ｏ制御回路１１２０に接続される。Ｉ／Ｏ制御回路１１２０によって、アドレス情報がアドレスレジスタ１１２５に与えられて、一時的に格納されてもよい。Ｉ／Ｏ制御回路１１２０は、状態レジスタバス１１３２を介して状態レジスタ１１３４に接続される。状態レジスタ１１３４によって格納された状態ビットは、メモリ１１００に与えられた読み出し状態コマンドに応じて、Ｉ／Ｏ制御回路１１２０によって与えられてもよい。状態ビットは、それぞれの値を有し、メモリおよびその動作の様々な側面の状態条件を示す。

メモリ１１００はまた、外部から（例えば、ＣＥ＃、ＣＬＥ、ＡＬＥ、ＣＬＫ、Ｗ／Ｒ＃、及びＷＰ＃）またはコマンドバス１１２６を介して多数の制御信号を受信してメモリ１１００の動作を制御する制御論理回路１１１０も備える。コマンドレジスタ１１３６は、内部コマンドバス１１２６に接続されて、Ｉ／Ｏ制御回路１１２０によって受信された情報を格納したり、当該情報を制御論理回路１１１０に与えたりする。制御論理回路１１１０は更に、状態レジスタバス１１３２を介して状態レジスタ１３４にアクセスし、例えば、状態条件が変化するにつれて状態ビットを更新してもよい。制御論理回路１１１０は更に、待機／使用中回路１１３８に接続されて、メモリ１１００が動作する準備ができているのか、使用中なのかを示すために当該メモリによって与えられ得る待機／使用中信号Ｒ／Ｂ＃の値（例えば論理値）を制御する。制御論理回路１１１０は、内部制御信号をメモリ１１００の様々な回路に与えるように構成されてもよい。例えば、メモリアクセスコマンド（例えば、読み出し、書き込み、プログラム）の受信に応じて、制御論理回路１１１０は、様々なメモリアクセス回路のメモリアクセス動作の実行を制御するために、内部制御信号を与えてもよい。様々なメモリアクセス回路は、メモリアクセス動作中に用いられるものであり、概して、ロウデコーダやカラムデコーダのような回路、信号線ドライバ、データレジスタ１１８０およびキャッシュレジスタ１１７０、Ｉ／Ｏ回路などを含んでもよい。

アドレスレジスタ１１２５は、ロウデコーダ１１４０にブロック−ロウアドレス信号を、カラムデコーダ１１５０にカラムアドレス信号を与える。ロウデコーダ１１４０およびカラムデコーダ１１５０は、メモリ動作（例えば、読み出し動作、プログラム動作、及び消去動作）のためのメモリセルブロックの選択に用いられてもよい。ロウデコーダ１１４０および／またはカラムデコーダ１１５０は、メモリアレイ１１６０における１つ以上の信号線にバイアス信号を与えるように構成された１つ以上の信号線ドライバを含んでもよい。

実施形態によっては、メモリアレイ１１６０のメモリセル上での書き込み動作中に、選択されたワードに第１の電圧（例えば０Ｖ）が与えられてもよく、選択されたビット線に第２の電圧が与えられてもよい。メモリセルは、選択されたワード線とビット線の交差するところに位置していてもよい。第２の電圧は、選択されたワード線およびビット線に対応するアドレスに格納される論理状態に応じて、ワード線に与えられた電圧よりも高い、または、低いことがあり得る（例えば、「１」に対しては−６Ｖ、「０」に対しては＋６Ｖ）。実施形態によっては、書き込み動作中に、選択されたビット線には、常に特定の電圧が与えられてもよく、ワード線には、アドレスに格納される論理状態に応じて、当該ビット線の電圧よりも高い電圧または低い電圧が与えられることがあり得る。

実施形態によっては、メモリセル上での読み出し動作中に、選択されたワード線に第１の電圧（例えば０Ｖ）が与えられてもよく、選択されたビット線に第２の電圧（例えば−５Ｖ、＋５Ｖ）が与えられてもよい。メモリセルは、選択されたワード線とビット線の交差するところに位置していてもよい。第２の電圧は、ワード線に与えられた第１の電圧よりも大きい、または、小さいことがあり得るが、第２の電圧は、書き出し動作ごとに同じ電圧極性をもたらすことがあり得る。メモリセルの論理状態は、選択されたビット線に接続されたセンス増幅器によって読み取られてもよい。メモリセルの読み取られた論理状態は、データレジスタ１８０に与えられてもよい。

図１２は、本開示の一実施形態に係るメモリセルのアレイ１２００の一部分を示す図である。実施形態によっては、アレイ１２００を用いて、図１１のメモリアレイ１１６０を実装してもよい。図１２に示された実施例では、アレイ１２００は、本明細書でワード線と呼ばれることがある、第１の数の導電線１２３０−０、１２３０−１、・・・、１２３０−Ｎ（例えばアクセス線）と、本明細書でビット線と呼ばれることがある、第２の数の導電線１２２０−０、１２２０−１、・・・、１２２０−Ｍ（例えばアクセス線）とを備えるクロスポイントアレイ（ｃｒｏｓｓ−ｐｏｉｎｔ ａｒｒａｙ）である。メモリセル１２２５は、ワード線１２３０−０、１２３０−１、・・・、１２３０−Ｎと、ビット線１２２０−０、１２２０−１、１２２０−Ｍがそれぞれ交差するところに位置づけられていてもよく、メモリセル１２２５は、例えば、メモリセル１２２５の電極として作用する特定のワード線１２３０−０、１２３０−１、・・・、１２３０−Ｎおよびビット線１２２０−０、１２２０−１、・・・、１２２０−Ｍを備える２端子アーキテクチャにおいて、機能することができる。

メモリセル１２２５は、例えば、いくつかのメモリセルの種類のうち、ＲＲＡＭセル、ＣＢＲＡＭセル、ＰＣＲＡＭセル、及び／または、ＳＴＴ−ＲＡＭセルなどの抵抗可変メモリセルであり得る。メモリセル１２２５は、異なるデータ状態にプログラム可能な材料（例えば、カルコゲニド）であり得る。例えば、メモリセル１２２５への書き込みを行い、例えば印加された書き込み電圧および／または電流パルスに応じて、特定のデータ状態に対応する特定のレベルを記憶させてもよい。実施形態は１つ以上の特定の材料に限定されない。例えば、材料は、ドープされた、またはドープされていない様々な材料でできたカルコゲニドであり得る。記憶素子の製作のために用いられ得る材料の他の例としては、二元金属酸化物材料、巨大磁気抵抗材料、及び／または、様々な抵抗可変高分子材料などがある。

動作中に、選択されたワード線１２３０−０、１２３０−１、・・・、１２３０−Ｎおよびビット線１２２０−０、１２２０−１、１２２０−Ｍを介して、アレイ１２００のメモリセル１２２５に電圧（例えば書き込み電圧）を印加することによって、メモリセル１２２５への書き込みが行われ得る。例えば、選択されたワード線１２３０−０、１２３０−１、・・・、１２３０−Ｎに印加された特定の電圧に応じて、それぞれのメモリセルに対応するビット線１２２０−０、１２２０−１、１２２０−Ｍを流れる電流を感知することによって、メモリセル１２２５のデータ状態を判定するために、感知動作（例えば読み出し動作）を用いることがあり得る。ここで、選択されたワード線１２３０−０、１２３０−１、・・・、１２３０−Ｎには、それぞれのメモリセルが結合されている。

図１３は、メモリセルのアレイ１３００の一部分を示す図である。実施形態によっては、アレイ１３００を用いて、図１１のメモリアレイ１１６０を実装してもよい。図１３に示された実施例では、アレイ１３００は、クロスポイントメモリアレイアーキテクチャ（例えば、３次元（３Ｄ）クロスポイントメモリアレイアーキテクチャ）で構成されている。このマルチデッキ構成（ｍｕｌｔｉ−ｄｅｃｋ）のクロスポイントメモリアレイ１３００は、第１の方向に延在するワード線（例えば、１３３０−０、１３３０−１、・・・、１３３０−Ｎや１３１２−０、１３１２−１、・・・、１３１２−Ｎ）と、第２の方向に延在するビット線（例えば、１３２０−０、１３２０−１、・・・、１３２０−Ｎや１３１４−０、１３１４−１、・・・、１３１４−Ｍ）が互い違いになった（例えば、交互配置された）複数のデッキ同士の間に配置された、多数の連続するメモリセル（例えば、１３０５、１３１５、１３２５）を備える。デッキの数は、例えば、増やすこともできるし、減らすこともできる。１つのメモリセル１３０５、１３２５が、それぞれのビット線（例えば、１３２０−０、１３２０−１、・・・、１３２０−Ｎや１３１４−０、１３１４−１、・・・、１３１４−Ｍ）およびワード線（例えば、１３３０−０、１３３０−１、・・・、１３３０−Ｎや１３１２−０、１３１２−１、・・・、１３１２−Ｎ）と直接電気的に結合され、かつ、電気的に直列の状態になるように、メモリセル１３０５、１３２５の各々はワード線とビット線との間に構成され得る。例えば、アレイ１３００は、個別にアドレス指定可能な（例えば、ランダムにアドレス指定可能な）メモリセルの３次元マトリクスを備え得る。当該アドレス指定可能なメモリセルは、１つ以上の記憶素子と同じ程度に高い粒度で、データ操作（例えば、読み取って書き込む）のためにアクセスすることができる。多くの実施形態では、メモリアレイ１３００に含まれるビット線、ワード線、及び／または、メモリセルの数は、図１３の実施例で示された数よりも多くてもよく、少なくてもよい。

本発明の実施形態に係るメモリは、様々な電子デバイスのうちのいずれかにおいて用いられてもよく、様々な電子デバイスには、コンピューティングシステム、電子記憶システム、カメラ、電話機、無線機器、ディスプレイ、チップセット、セットトップボックス、またはゲーム機が含まれるが、それらに限定はされない。

本発明の特定の実施形態を例示の目的で本明細書に記載したが、本発明の趣旨および範囲から逸脱することなく、様々な変更を行うことができる、ということが、上述の説明から理解されよう。したがって、本発明は添付の請求項以外によって限定されることはない。

本開示の代替実施形態では、図４〜図８を参照して説明したような、複数の異なる電圧極性でメモリセルの読み出しや書き込みを行うためのプロトコルは、メモリアレイのセレクタデバイスおよびメモリ素子、例えば、図９に示されたセレクタデバイス９１５およびメモリ素子９２５、に適用されてもよい。図１に示されたメモリセル１１５と同様、セレクタデバイスおよびメモリ素子は、図２に示されるような、異なるしきい電圧で表される２つ以上の論理状態に書き込みが行われ得る。異なる書き込み極性および読み出し極性のしきい電圧は、セレクタデバイスおよびメモリ素子全体における相加効果をもたらす場合がある。図１０の電圧プロットにおいて示されるように、セレクタデバイスおよびメモリ素子の異なる論理状態のしきい電圧の差は、メモリセルの異なる論理状態のしきい電圧の差よりも大きいことがあり得る。つまり、｜Ｖ_ＴＨ０−Ｖ_ＴＨ１｜＜｜Ｖ_{ＴＨ０＋Ｎ}−Ｖ_ＴＨ１｜であり、Ｖ_{ＴＨ０＋Ｎ}は、セレクタデバイスおよびメモリ素子の相加効果に起因する、異なる論理状態のしきい電圧の大きさのさらなる差を、電圧Ｖ_ＴＨ０に加えたものである。このしきい電圧間のより大きな差は、異なる論理状態を検出するための大きなマージンをもたらし得る。図１０では、メモリセル、並びに、セレクタデバイスおよびメモリ素子の両方について、同じしきい電圧Ｖ_ＴＨ１を有するＳｔａｔｅ_１が示されているが、実施形態によっては、メモリセルのＳｔａｔｅ_１のしきい電圧は、セレクタデバイスおよびメモリ素子のＳｔａｔｅ_１のしきい電圧とは異なっていてもよい。

コマンド、アドレス情報、及び書き込みデータが、入力／出力（Ｉ／Ｏ）バス１１２８を介して送信された連続するＩ／Ｏの組として、メモリ１１００に与えられてもよい。同様に、読み出しデータが、Ｉ／Ｏバス１１２８を介してメモリ１１００から与えられてもよい。データストローブ信号ＤＱＳが、データストローブバス１１３０を介して送信されてもよい。データのメモリへの伝送またはデータのメモリからの伝送のためのタイミング情報を提供するために、ＤＱＳ信号を用いてもよい。Ｉ／Ｏバス１１２８は、Ｉ／Ｏバス１１２８と、内部データバス１１２２、内部アドレスバス１１２４、及び内部コマンドバス１１２６との間のデータ信号、アドレス情報信号、及び他の信号のルーティングを行うＩ／Ｏ制御回路１１２０に接続される。Ｉ／Ｏ制御回路１１２０によって、アドレス情報がアドレスレジスタ１１２５に与えられて、一時的に格納されてもよい。Ｉ／Ｏ制御回路１１２０は、状態レジスタバス１１３２を介して状態レジスタ１１３４に接続される。状態レジスタ１１３４によって格納された状態ビットは、メモリ１１００に与えられた読み出し状態コマンドに応じて、Ｉ／Ｏ制御回路１１２０によって与えられてもよい。状態ビットは、それぞれの値を有し、メモリおよびその動作の様々な側面の状態条件を示す。

メモリ１１００はまた、外部から（例えば、ＣＥ＃、ＣＬＥ、ＡＬＥ、ＣＬＫ、Ｗ／Ｒ＃、及びＷＰ＃）またはコマンドバス１１２６を介して多数の制御信号を受信してメモリ１１００の動作を制御する制御論理回路１１１０も備える。コマンドレジスタ１１３６は、内部コマンドバス１１２６に接続されて、Ｉ／Ｏ制御回路１１２０によって受信された情報を格納したり、当該情報を制御論理回路１１１０に与えたりする。制御論理回路１１１０は更に、状態レジスタバス１１３２を介して状態レジスタ１１３４にアクセスし、例えば、状態条件が変化するにつれて状態ビットを更新してもよい。制御論理回路１１１０は更に、待機／使用中回路１１３８に接続されて、メモリ１１００が動作する準備ができているのか、使用中なのかを示すために当該メモリによって与えられ得る待機／使用中信号Ｒ／Ｂ＃の値（例えば論理値）を制御する。制御論理回路１１１０は、内部制御信号をメモリ１１００の様々な回路に与えるように構成されてもよい。例えば、メモリアクセスコマンド（例えば、読み出し、書き込み、プログラム）の受信に応じて、制御論理回路１１１０は、様々なメモリアクセス回路のメモリアクセス動作の実行を制御するために、内部制御信号を与えてもよい。様々なメモリアクセス回路は、メモリアクセス動作中に用いられるものであり、概して、ロウデコーダやカラムデコーダのような回路、信号線ドライバ、データレジスタ１１８０およびキャッシュレジスタ１１７０、Ｉ／Ｏ回路などを含んでもよい。

実施形態によっては、メモリアレイ１１６０のメモリセル上での書き込み動作中に、選択されたワード線に第１の電圧（例えば０Ｖ）が与えられてもよく、選択されたビット線に第２の電圧が与えられてもよい。メモリセルは、選択されたワード線とビット線の交差するところに位置していてもよい。第２の電圧は、選択されたワード線およびビット線に対応するアドレスに格納される論理状態に応じて、ワード線に与えられた電圧よりも高い、または、低いことがあり得る（例えば、「１」に対しては−６Ｖ、「０」に対しては＋６Ｖ）。実施形態によっては、書き込み動作中に、選択されたビット線には、常に特定の電圧が与えられてもよく、ワード線には、アドレスに格納される論理状態に応じて、当該ビット線の電圧よりも高い電圧または低い電圧が与えられることがあり得る。

実施形態によっては、メモリセル上での読み出し動作中に、選択されたワード線に第１の電圧（例えば０Ｖ）が与えられてもよく、選択されたビット線に第２の電圧（例えば−５Ｖ、＋５Ｖ）が与えられてもよい。メモリセルは、選択されたワード線とビット線の交差するところに位置していてもよい。第２の電圧は、ワード線に与えられた第１の電圧よりも大きい、または、小さいことがあり得るが、第２の電圧は、書き出し動作ごとに同じ電圧極性をもたらすことがあり得る。メモリセルの論理状態は、選択されたビット線に接続されたセンス増幅器によって読み取られてもよい。メモリセルの読み取られた論理状態は、データレジスタ１１８０に与えられてもよい。

Claims (34)

1. 論理状態を記憶するように構成されたメモリセルと、
   前記メモリセルに結合された第１のメモリアクセス線と、
   前記メモリセルに結合された第２のメモリアクセス線と
   を備える装置であって、
   前記第１のメモリアクセス線および前記第２のメモリアクセス線は、第１の極性を有する第１の電圧を前記メモリセルに与えて、第１の論理状態を前記メモリセルに書き込むように構成され、第２の極性を有する第２の電圧を前記メモリセルに与えて、第２の論理状態を前記メモリセルに書き込むように構成される、装置。
2. 前記メモリセル上での読み出し動作中に、
   前記メモリセルは、前記メモリセルの書き込みのために与えられる、前記第１の極性を有する前記第１の電圧に応じて、前記第１の論理状態を表す第１のしきい電圧を示す、または、
   前記メモリセルは、前記メモリセルの書き込みのために与えられる、前記第２の極性を有する前記第２の電圧に応じて、前記第２の論理状態を表す第２のしきい電圧を示す、請求項１に記載の装置。
3. 前記メモリセルはカルコゲニド材料を含む、請求項１に記載の装置。
4. 前記カルコゲニド材料は相転移材料ではない、請求項３に記載の装置。
5. 前記メモリセルは、シリコン（Ｓｉ）、セレン（Ｓｅ）、ひ素（Ａｓ）、及びゲルマニウム（Ｇｅ）のうちの少なくとも１つを含む、請求項１に記載の装置。
6. 前記メモリセルは、閾値切り替えタイプの２端子デバイスである、請求項１に記載の装置。
7. 前記メモリセルは、前記第１のメモリアクセス線に結合されたセレクタデバイスと、前記セレクタデバイスおよび前記第２のメモリアクセス線に結合されたメモリ素子とを備える、請求項１に記載の装置。
8. 前記第１のメモリアクセス線は負電圧を与えるように構成され、前記第２のメモリアクセス線は正電圧を与えるように構成されて、前記第１の極性を有する前記第１の電圧が与えられる、請求項１に記載の装置。
9. 前記第１のメモリアクセス線は、第１の負ではない電圧を与えるように構成され、前記第２のメモリアクセス線は、前記第１の負ではない電圧よりも大きな第２の負ではない電圧を与えるように構成されて、前記第１の極性を有する前記第１の電圧が与えられる、請求項１に記載の装置。
10. 読み出し動作に応じて、第１の状態にある場合は第１のしきい電圧を、第２の状態にある場合は第２のしきい電圧を示すように構成されたメモリセルであって、メモリ素子およびセレクタデバイスの役割を果たすように更に構成されたメモリセルと、
    前記メモリセルに結合された第１のメモリアクセス線と、
    前記メモリセルに結合された第２のメモリアクセス線と
    を備える装置であって、
    前記第１のメモリアクセス線および前記第２のメモリアクセス線は、前記読み出し動作中に、第１の極性を有する読み出しパルスを与えるように構成される、装置。
11. 前記第１のメモリアクセス線および前記第２のメモリアクセス線は、書き込み動作中に、前記第１の極性または第２の極性を有する書き込みパルスを与えるように更に構成される、請求項１０に記載の装置。
12. 前記第１のメモリアクセス線は負電圧を与えるように構成され、前記第２のメモリアクセス線は正電圧を与えるように構成されて、前記第１の極性を有する前記書き込みパルスが与えられる、請求項１１に記載の装置。
13. 前記第１のメモリアクセス線は、第１の負ではない電圧を与えるように構成され、前記第２のメモリアクセス線は、前記第１の負ではない電圧よりも大きな第２の負ではない電圧を与えるように構成されて、前記第１の極性を有する前記書き込みパルスが与えられる、請求項１１に記載の装置。
14. 前記書き込み動作中に、前記第１の極性を有する前記書き込みパルスが与えられた時、前記メモリセルは、前記読み出し動作に応じて前記第１のしきい電圧を示し、前記書き込み動作中に、前記第２の極性を有する前記書き込みパルスが与えられた時、前記メモリセルは、前記読み出し動作に応じて前記第２のしきい電圧を示す、請求項１１に記載の装置。
15. 複数のメモリセルと、前記複数のメモリセルの少なくともいくつかに結合された複数のメモリアクセス線とを備えるメモリアレイを更に備え、
    前記メモリセルは、前記複数のメモリセルのうちの１つであり、前記第１のメモリアクセス線および前記第２のメモリアクセス線はそれぞれ、前記複数のメモリアクセス線のうちの１つである、請求項１０に記載の装置。
16. 前記メモリアレイは２次元アレイである、請求項１５に記載の装置。
17. 前記メモリアレイは３次元アレイである、請求項１５に記載の装置。
18. 前記メモリセルと前記第１のメモリアクセス線との間に結合された第１の電極と、
    前記メモリセルと前記第２のメモリアクセス線との間に結合された第２の電極と
    を更に備える、請求項１０に記載の装置。
19. 前記第１のメモリアクセス線または前記第２のメモリアクセス線に接続されたセンス増幅器であって、前記読み出し動作に応じて、前記メモリセルを流れる電流を感知するように構成されるセンス増幅器を更に備える、請求項１０に記載の装置。
20. 前記メモリセルはカルコゲニドを含む、請求項１０に記載の装置。
21. 第１の極性を有する読み出しパルスを、第１の論理状態または第２の論理状態の書き込みが行われるメモリセルに印加することであって、前記第１の極性を有する書き込みパルスに応じて前記第１の論理状態の書き込みが行われ、第２の極性を有する前記書き込みパルスに応じて前記第２の論理状態の書き込みが行われる、ことと、
    前記読み出しパルスに応じて、前記メモリセルを流れる電流を感知することと、
    前記メモリセルを流れる前記電流に基づき、前記メモリセルが前記第１の論理状態または前記第２の論理状態にあることを判定することと
    を含む方法。
22. 前記メモリセルを流れる前記電流がしきい電流を下回る場合、前記メモリセルは前記第２の論理状態にあると判定され、前記メモリセルを流れる前記電流が前記しきい電流と同じ、または、前記しきい電流を上回る場合、前記メモリセルは前記第１の論理状態にあると判定される、請求項２１に記載の方法。
23. 前記電流はセンス増幅器で感知される、請求項２１に記載の方法。
24. 前記読み出しパルスの大きさは、前記書き込みパルスの大きさよりも小さい、請求項２１に記載の方法。
25. 前記読み出しパルスおよび前記書き込みパルスの時間幅は、１ナノ秒〜１マイクロ秒の間である、請求項２１に記載の方法。
26. 前記メモリセルの論理状態が望ましくない論理状態であると判定されると、前記第１の極性または前記第２の極性を有する前記書き込みパルスで、望ましい論理状態を前記メモリセルに書き込むことを更に含む、請求項２１に記載の方法。
27. 前記メモリセルに前記読み出しパルスを印加することで、前記第１の論理状態または前記第２の論理状態について破壊読み出しが起こる、請求項２１に記載の方法。
28. 前記メモリセルに結合された第１のメモリアクセス線に負電圧を与え、かつ、前記メモリセルに結合された第２のメモリアクセス線に正電圧を与えて、前記第１の極性を有する前記書き込みパルスを与えることを更に含む、請求項２１に記載の方法。
29. 前記メモリセルに結合された第１のメモリアクセス線に第１の負ではない電圧を与え、かつ、前記メモリセルに結合された第２のメモリアクセス線に、前記第１の負ではない電圧よりも大きい第２の負ではない電圧を与えて、前記第１の極性を有する前記書き込みパルスを与えることを更に含む、請求項２１に記載の方法。
30. 第１の極性または第２の極性を有する書き込みパルスで、ある論理状態にプログラムされたメモリセルに、前記第１の極性を有する第１の読み出しパルスを印加することと、
    前記第１の読み出しパルスに応じて前記メモリセルの第１のしきい電圧を感知することと、
    前記第１の極性を有する第２の読み出しパルスを前記メモリセルに印加することと、
    前記第２の読み出しパルスに応じて前記メモリセルの第２のしきい電圧を感知することと、
    前記第１のしきい電圧と前記第２のしきい電圧の差を算出することと、
    前記メモリセルの前記論理状態を判定することであって、前記差が閾値を下回る場合、前記論理状態は第１の状態であると判定され、前記差が前記閾値を上回る場合、前記論理状態は第２の状態であると判定される、ことと
    を含む、方法。
31. 前記第１の読み出しパルスおよび前記第２の読み出しパルスは、傾斜電圧パルスである、請求項３０に記載の方法。
32. 前記傾斜電圧パルスの電圧は線形的に上昇する、請求項３１に記載の方法。
33. 前記傾斜電圧パルスの電圧は非線形的に上昇する、請求項３１に記載の方法。
34. 前記第２の読み出しパルスの後、前記メモリセルを前記論理状態に再度プログラムすることを更に含む、請求項３０に記載の方法。